JP2018036455A - 光論理回路 - Google Patents
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Description
また、従来のBDD型の回路では、回路構成が複雑になり、実現が困難な回路構成になってしまうという問題点があった。
また、本発明の光論理回路の1構成例において、前記第1の論理回路と前記第2の論理回路はカスケード接続されており、 前記第1の論理回路は、1乃至複数の前記論理関数の結果を出力するものであり、前記第2の論理回路は、前記論理関数の出力を制御入力とし、下位ビットからの伝搬信号と、この伝搬信号の否定信号と、値0と、値1と、前段の光ゲートの出力のうち少なくとも1つを信号入力とする複数の光ゲートを、複数段のツリー状に接続した構造を含むことを特徴とするものである。
また、本発明の光論理回路の1構成例において、前記第1の論理回路と前記第2の論理回路はカスケード接続されており、前記第1の論理回路は、1乃至複数の前記論理関数の結果を出力するものであり、前記第2の論理回路は、前記論理関数の出力を制御入力とし、下位ビットからの伝搬信号と、この伝搬信号の否定信号のうち少なくとも1つを信号入力とする1つの光ゲートを含むことを特徴とするものである。
また、本発明の光論理回路の1構成例において、前記第1の論理回路は、1乃至複数の前記論理関数の結果を出力するものであり、前記第2の論理回路は、前記論理関数の出力を制御入力とし、下位ビットからの伝搬信号と、この伝搬信号の否定信号と、値0を表す位相の信号と、値1を表す位相の信号のうちいずれか1つを信号入力とし、この信号入力の位相の変調/無変調を前記論理関数の出力に応じて切り替える1乃至複数の位相変調器と、前記論理関数の出力を制御入力とし、下位ビットからの伝搬信号と、この伝搬信号の否定信号と、値0を表す位相の信号と、値1を表す位相の信号と、前段の1乃至複数の位相変調器の出力のうち2つを信号入力とする光ゲートとを含むことを特徴とするものである。
また、本発明の光論理回路の1構成例において、前記第1の論理回路は、1乃至複数の前記論理関数の結果を出力するものであり、前記第2の論理回路は、前記論理関数の出力を制御入力とし、下位ビットからの伝搬信号を信号入力とし、この信号入力の位相の変調/無変調を前記論理関数の出力に応じて切り替える1つの位相変調器を含むことを特徴とするものである。
また、本発明の光論理回路の1構成例において、前記第1の論理回路は、1乃至複数の前記論理関数の結果を出力するものであり、前記第2の論理回路は、前記論理関数の出力を制御入力とし、下位ビットからの伝搬信号と、この伝搬信号の否定信号と、値0を表す位相の信号と、値1を表す位相の信号のうち少なくとも1つを信号入力とする1つの光ゲートを含むことを特徴とするものである。
本発明では、図1(A)〜図1(C)に示されるcascaded−BDDの構成を適用する。Cascaded−BDD型の光論理回路は、Product−term型の光回路とBDD型の光回路の複合形態となっており、product−term型の光回路の第1ステージと第2ステージのどちらの演算もBDD型で構成されるものとする。また第1ステージと第2ステージの間はカスケード接続とする。それぞれのステージが光回路か電気回路のどちらかであるため、図1(A)〜図1(C)の3通りの組み合わせを考えることができる。
以下、本発明の実施の形態について図面を参照して説明する。本実施の形態では図1(A)の形態を想定し、図5の入力Ciの経路を図1(A)の第2ステージのBDD型の光回路201に振り分け、その他の演算を第1ステージのBDD型の電気回路200に振り分ける。
図9(A)に示した論理回路5のためには、Ciと“0”の対と、バーCiと“1”の対に分割するための論理関数f1を規定し、Ciと“0”の対を分割するための論理関数f2を規定し、バーCiと“1”の対を分割するための論理関数f3を規定すればよい。
次に、本発明の第2の実施の形態について説明する。本実施の形態では、光論理回路の具体例として全加算器について説明する。図12(A)〜図12(C)は全加算器を設計する手順を説明する図である。図12(A)の600は全加算器の桁上げ部をツリー構造で表現した回路、601は加算部をツリー構造で表現した回路である。Xi,Yiは加算されるi桁目の値、Ciはi−1桁からの桁上げの値である。また、信号の“0”/“1”を0/1の光強度信号に対応させる。
次に、本発明の第3の実施の形態について説明する。本実施の形態では、第1の実施の形態における“0”,“1”の強度情報を、光の位相情報に転化することを考える。電気回路では、信号の“0”,“1”の情報を電気強度の違いで表現するが、光では光強度だけでなく位相を利用することができる。本実施の形態では、この光の特徴を演算に利用する。つまり、信号の“0”/“1”をπ/0°、または0°/πの位相情報に対応させる。これにより例えば、Ciの位相をπ(180°)だけずらすことで、バーCiを作り出すことが可能となる。
次に、本発明の第4の実施の形態について説明する。本実施の形態では、第3の実施の形態の構成を全加算器に適用する。つまり、信号の“0”/“1”をπ/0°、または0°/πの位相情報に対応させることにより、Ciの位相をπ(180°)だけずらすことで、バーCiを作り出し、図12(C)の論理回路6cを不要にする。
次に、本発明の第5の実施の形態について説明する。本実施の形態では、第1、第3の実施の形態の構成をパタンマッチ回路に適用する。また、信号の“0”/“1”を0/1の光強度信号、または、π/0°、0°/πの位相情報に対応させる。パタンマッチ回路の真理値表を図22に示す。
論理回路10は、強度または位相の情報が“0” の光信号を出力する光源71と、pass/cross型の光ゲート72とから構成される。ただし、後述のように、光源71を設ける場合と設けない場合の2とおりの構成がある。
ここで、論理関数f1はXNOR演算を行う関数であるから、強度の情報が“0” の光信号を出力する光源71を配置、つまり光源71を配置しない場合には、図23のパタンマッチ回路は第1の実施の形態と同様に強度変調信号を出力する回路となる。
次に、本発明の第6の実施の形態について説明する。本実施の形態では、図1(B)の形態を想定し、第5の実施の形態における第1ステージの演算を全て光で処理するケースについて説明する。つまり、第5の実施の形態では、第1ステージへの入力信号X,Yが電気信号であったのに対し、本実施の形態では、第1ステージへの入力信号も光信号となる。
論理回路10については第5の実施の形態で説明したとおりである。
次に、本発明の第7の実施の形態について説明する。本実施の形態では、図1(B)の形態を想定し、第4の実施の形態における第1ステージの演算を全て光で処理するケースについて説明する。つまり、第4の実施の形態では、第1ステージへの入力信号X,Yが電気信号であったのに対し、本実施の形態では、第1ステージへの入力信号も光信号となる。ここでは、信号の“0”/“1”をπ/0°、または0°/πの位相情報に対応させる。
論理回路17は、pass/cross型の光ゲート62と、pass/π−shift型の位相変調器70とから構成される。光ゲート62は、OE変換器18の出力が“1”であるときに光信号Ciを選択して出力し、OE変換器18の出力が“0”であるときに光信号Xiを選択して出力する。位相変調器70については第4の実施の形態で説明したとおりである。
第2、第4、第6の実施の形態に示した全加算器を用いると、減算器、乗算器なども構成することができる。例えば、図14、図15、図20において最小桁のCi,バーCiを、Ci=“0”、バーCi=“1”とすれば、加算器となり、Ci=“1”、バーCi=“0”とし、入力Y(Yi〜Yi+3)の全ての信号をY(Yi〜Yi+3)の論理否定とすれば減算器となる。
マッハツェンダ干渉計を用いた典型的なpass/cross型の光ゲートの場合、入出力ポートと位相(θ、φ)の関係は図37のようになる。ここでpass/cross型光ゲートは、2つの位相変調器b102,b103と2つのXカップラーb100,b101の組み合わせで構成されている。位相変調器b102,b103は、それぞれ電気信号Xi,Yiが“1”であるときにXカップラーb100からの光信号の位相をπだけずらして出力し、信号Xi,Yiが“0”であるときにXカップラーb100からの光信号をそのまま通過させる。Xカップラーb100,b101は、一方のポートから入力された光信号のパワーを1:1の割合で2つのポートに出力し、入力ポートと対角の出力ポートからの光信号の位相を、他方の出力ポートからの光信号の位相より−π/2だけシフトさせる。なお図37では簡単のため、信号伝搬による位相シフトが2πの整数倍になる場合を図示している。
次に、本発明の第9の実施の形態について説明する。本実施の形態では、第2、第5の実施の形態における電気入力に対する論理関数f1,f2の演算をpass/cross型の光ゲートに組み込む構成を示す。図37に示されるとおり、マッハツェンダ干渉計などで構成されるpass/cross型の光ゲートは、2つの電気制御ポートを有しており、この2つの電気制御入力を利用することで2入力信号に対する簡単な演算を光ゲート側で実行することが可能である。このような2制御入力のpass/cross型の光ゲートを利用した従来の全加算器の構成を図39に示す。
2制御入力のpass/cross型の光ゲートを利用すると、図23に示したパタンマッチ回路は図42に示すような構成に置き換えることができる。図42のパタンマッチ回路は、位相情報が“1”の光信号を出力する光源522と、pass/cross型の光ゲート523と、位相シフタq601と、位相変調器q600,q602とから構成される。
2制御入力のpass/cross型の光ゲートは光入力に対する演算にも適用が可能であり、この場合、図40に示した全加算器は図43に示すような構成に置き換えることができる。図43の全加算器は、強度情報が“1”の光信号を出力する光源510,511と、pass/block型の光ゲート512,513と、pass/cross型の光ゲート514〜516と、OE変換器524〜526とから構成される。
2制御入力のpass/cross型の光ゲートを光入力に対する演算に適用すると、図42に示したパタンマッチ回路は図45に示すような構成に置き換えることができる。図45のパタンマッチ回路は、位相情報が“1”の光信号を出力する光源522と、pass/cross型の光ゲート523と、OE変換器530,531とから構成される。
Claims (8)
- Nビット(Nは2以上の整数)の複数の入力信号の論理演算を行う際に、前記複数の入力信号に対する同一のビット同士の所定の論理関数の結果をビット毎に出力する第1の論理回路と、
この第1の論理回路の出力を制御入力として、ビット毎の前記論理演算の結果、またはビット毎の論理演算に必要な、上位ビットへの伝搬信号を出力する第2の論理回路とを備え、
前記第2の論理回路は、前記第1の論理回路の出力に応じて、下位ビットからの伝搬信号と、この伝搬信号の否定信号と、値0と、値1のうちいずれか1つを出力することを特徴とする光論理回路。 - 請求項1記載の光論理回路において、
前記第1の論理回路が電気回路または光回路からなり、
前記第2の演算回路が光回路からなることを特徴とする光論理回路。 - 請求項1または2記載の光論理回路において、
前記第1の論理回路と前記第2の論理回路はカスケード接続されており、
前記第1の論理回路は、1乃至複数の前記論理関数の結果を出力するものであり、
前記第2の論理回路は、前記論理関数の出力を制御入力とし、下位ビットからの伝搬信号と、この伝搬信号の否定信号と、値0と、値1と、前段の光ゲートの出力のうち少なくとも1つを信号入力とする複数の光ゲートを、複数段のツリー状に接続した構造を含むことを特徴とする光論理回路。 - 請求項1または2記載の光論理回路において、
前記第1の論理回路と前記第2の論理回路はカスケード接続されており、
前記第1の論理回路は、1乃至複数の前記論理関数の結果を出力するものであり、
前記第2の論理回路は、前記論理関数の出力を制御入力とし、下位ビットからの伝搬信号と、この伝搬信号の否定信号のうち少なくとも1つを信号入力とする1つの光ゲートを含むことを特徴とする光論理回路。 - 請求項1記載の光論理回路において、
前記第1の論理回路が電気回路または光回路からなり、
前記第2の論理回路が光回路からなる場合に、光信号の異なる位相に0,1の値を割り当てることを特徴とする光論理回路。 - 請求項5記載の光論理回路において、
前記第1の論理回路は、1乃至複数の前記論理関数の結果を出力するものであり、
前記第2の論理回路は、前記論理関数の出力を制御入力とし、下位ビットからの伝搬信号と、この伝搬信号の否定信号と、値0を表す位相の信号と、値1を表す位相の信号のうちいずれか1つを信号入力とし、この信号入力の位相の変調/無変調を前記論理関数の出力に応じて切り替える1乃至複数の位相変調器と、
前記論理関数の出力を制御入力とし、下位ビットからの伝搬信号と、この伝搬信号の否定信号と、値0を表す位相の信号と、値1を表す位相の信号と、前段の1乃至複数の位相変調器の出力のうち2つを信号入力とする光ゲートとを含むことを特徴とする光論理回路。 - 請求項5記載の光論理回路において、
前記第1の論理回路は、1乃至複数の前記論理関数の結果を出力するものであり、
前記第2の論理回路は、前記論理関数の出力を制御入力とし、下位ビットからの伝搬信号を信号入力とし、この信号入力の位相の変調/無変調を前記論理関数の出力に応じて切り替える1つの位相変調器を含むことを特徴とする光論理回路。 - 請求項5記載の光論理回路において、
前記第1の論理回路は、1乃至複数の前記論理関数の結果を出力するものであり、
前記第2の論理回路は、前記論理関数の出力を制御入力とし、下位ビットからの伝搬信号と、この伝搬信号の否定信号と、値0を表す位相の信号と、値1を表す位相の信号のうち少なくとも1つを信号入力とする1つの光ゲートを含むことを特徴とする光論理回路。
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