JP2018025686A - Method for manufacturing field effect transistor, positioning method, and exposure apparatus - Google Patents
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Abstract
Description
本発明は、電界効果型トランジスタの製造方法、位置合わせ方法、露光装置に関する。 The present invention relates to a method for manufacturing a field effect transistor, an alignment method, and an exposure apparatus.
電子ペーパ等の平面薄型ディスプレイにおいて、半導体層のチャネル形成領域にキャリア移動度が高く素子間のばらつきの小さい酸化物半導体層を用いた電界効果型トランジスタを含むTFTを作製し、電子デバイスや光デバイス等に応用する技術が注目されている。例えば、酸化物半導体層として酸化亜鉛(ZnO)、酸化インジウム(In2O3)、In−Ga−Zn−O等を用いた電界効果型トランジスタが提案されている。 In flat thin displays such as electronic paper, TFTs including field effect transistors using oxide semiconductor layers with high carrier mobility and small variation between elements in the channel formation region of the semiconductor layer are manufactured. Attention has been focused on technologies applied to the above. For example, a field effect transistor using zinc oxide (ZnO), indium oxide (In 2 O 3 ), In—Ga—Zn—O, or the like as an oxide semiconductor layer has been proposed.
ところで、電界効果型トランジスタの半導体層に塗布型酸化物半導体を用いる場合には、耐熱性が悪い金属電極を形成する前に半導体層となる塗布液を高温で焼成する必要があるため、トップゲート/トップコンタクト構造の電界効果型トランジスタを採用し、基材上に最初に半導体層を形成することが好ましい。この場合、基材上の半導体層と同一層に、上層との位置合わせに用いるアライメントマークが形成される。 By the way, when a coating type oxide semiconductor is used for a semiconductor layer of a field effect transistor, it is necessary to bake a coating solution to be a semiconductor layer at a high temperature before forming a metal electrode having poor heat resistance. It is preferable to employ a field effect transistor having a top contact structure, and first form a semiconductor layer on the substrate. In this case, an alignment mark used for alignment with the upper layer is formed in the same layer as the semiconductor layer on the substrate.
トップゲート/トップコンタクト構造の電界効果型トランジスタを製造する際には、基材上に半導体層及びアライメントマークを形成した後、これらを被覆する金属膜を形成する。アライメントマークを被覆する部分の金属膜には、アライメントマークに対応した突起部が形成される。次に、金属膜上にフォトレジストを形成し、フォトレジストを露光及び現像してパターニングした後、パターニングしたフォトレジストをマスクとして金属膜をエッチングすることでソース電極及びドレイン電極を形成する。 When manufacturing a field effect transistor having a top gate / top contact structure, a semiconductor layer and an alignment mark are formed on a base material, and then a metal film covering them is formed. A protrusion corresponding to the alignment mark is formed on a portion of the metal film that covers the alignment mark. Next, a photoresist is formed on the metal film, the photoresist is exposed and developed and patterned, and then the metal film is etched using the patterned photoresist as a mask to form a source electrode and a drain electrode.
フォトレジストを露光及び現像する前に、アライメントマークを用いて露光対象物の位置を検出し、露光用のマスクと露光対象物との位置合わせを行う。この際、フォトレジストを介して金属膜の突起部に光を照射し、突起部からの反射光を撮像素子で検出し、画像処理により突起部の位置(すなわち、アライメントマークの位置)を検出する(例えば、特許文献1参照)。 Before exposing and developing the photoresist, the alignment mark is used to detect the position of the exposure object, and the exposure mask and the exposure object are aligned. At this time, light is irradiated to the protrusion of the metal film through the photoresist, the reflected light from the protrusion is detected by the image sensor, and the position of the protrusion (that is, the position of the alignment mark) is detected by image processing. (For example, refer to Patent Document 1).
ところで、塗布型酸化物半導体は薄いほど膜中酸素量を制御しやすく、厚くなると表面の酸素量と基板付近の半導体の酸素量が異なり、不安定な特性を示す場合が多い。そのため、半導体層及びアライメントマークは十数nm以下の厚さに形成される。この場合、アライメントマークに対応して金属膜に形成される突起部の段差も十数nm以下となる。 By the way, the thinner the coated oxide semiconductor, the easier it is to control the amount of oxygen in the film. When the thickness is thicker, the amount of oxygen on the surface is different from the amount of oxygen in the semiconductor near the substrate and often exhibits unstable characteristics. For this reason, the semiconductor layer and the alignment mark are formed to a thickness of tens of nm or less. In this case, the step of the protrusion formed on the metal film corresponding to the alignment mark is also less than a dozen nm.
しかしながら、十数nm以下の段差はコントラスト良く撮像できないため、アライメントマークの位置を精度よく検出することが困難であった。 However, it is difficult to accurately detect the position of the alignment mark because a step of less than 10 nm cannot be imaged with good contrast.
本発明は、アライメントマークの位置を精度よく検出することが可能な電界効果型トランジスタの製造方法を提供することを目的とする。 An object of the present invention is to provide a method for manufacturing a field-effect transistor that can accurately detect the position of an alignment mark.
本電界効果型トランジスタの製造方法は、電界効果型トランジスタの製造方法であって、基材上の所定領域に、酸化物半導体層及びアライメントマークを同一材料により形成する工程と、前記基材上に、前記酸化物半導体層及び前記アライメントマークを被覆する金属膜を形成する工程と、前記金属膜上に、フォトレジストを形成する工程と、前記アライメントマークに光を照射し、前記基材、前記アライメントマーク、前記金属膜、及び前記フォトレジストを透過する前記光を撮像して、前記フォトレジストに転写するパターンが形成されたマスクと前記アライメントマークとの相対的な位置関係を調整する工程と、前記マスクを介して前記フォトレジストを露光及び現像し、前記フォトレジストを前記マスクに対応するパターンに形成する工程と、前記フォトレジストをマスクとして前記金属膜をエッチングし、ソース電極及びドレイン電極を形成する工程と、を有することを要件とする。 The method for producing a field effect transistor is a method for producing a field effect transistor, comprising: forming an oxide semiconductor layer and an alignment mark in a predetermined region on a base material from the same material; and Forming a metal film covering the oxide semiconductor layer and the alignment mark; forming a photoresist on the metal film; and irradiating the alignment mark with light to form the base material and the alignment Imaging the light transmitted through the mark, the metal film, and the photoresist, and adjusting a relative positional relationship between the alignment mark and a mask on which a pattern to be transferred to the photoresist is formed; The photoresist is exposed and developed through a mask, and the photoresist is formed into a pattern corresponding to the mask. A step, by etching the metal film using the photoresist as a mask, a requirement to have the steps of forming a source electrode and a drain electrode.
開示の技術によれば、アライメントマークの位置を精度よく検出することが可能な電界効果型トランジスタの製造方法を提供することができる。 According to the disclosed technique, it is possible to provide a method of manufacturing a field effect transistor capable of accurately detecting the position of the alignment mark.
以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。 Hereinafter, embodiments for carrying out the invention will be described with reference to the drawings. In the drawings, the same components are denoted by the same reference numerals, and redundant description may be omitted.
〈第1の実施の形態〉
[電界効果型トランジスタの構造]
図1は、第1の実施の形態に係る電界効果型トランジスタを例示する断面図である。図1を参照するに、電界効果型トランジスタ10は、基材11と、半導体層12と、ソース電極13と、ドレイン電極14と、ゲート絶縁層15と、ゲート電極16とを有するトップゲート/トップコンタクト型の電界効果型トランジスタである。なお、電界効果型トランジスタ10は、本発明に係る半導体装置の代表的な一例である。
<First Embodiment>
[Structure of field effect transistor]
FIG. 1 is a cross-sectional view illustrating a field effect transistor according to the first embodiment. Referring to FIG. 1, a
電界効果型トランジスタ10では、絶縁性の基材11上に半導体層12が形成され、半導体層12上に、ソース電極13及びドレイン電極14が形成されている。更に、半導体層12、ソース電極13、ドレイン電極14を覆うようにゲート絶縁層15が形成され、ゲート絶縁層15上にゲート電極16が形成されている。以下、電界効果型トランジスタ10の各構成要素について、詳しく説明する。
In the
なお、本実施の形態では、便宜上、ゲート電極16側を上側又は一方の側、基材11側を下側又は他方の側とする。又、各部位のゲート電極16側の面を上面又は一方の面、基材11側の面を下面又は他方の面とする。但し、電界効果型トランジスタ10は天地逆の状態で用いることができ、又は任意の角度で配置することができる。又、平面視とは対象物を基材11の上面の法線方向から視ることを指し、平面形状とは対象物を基材11の上面の法線方向から視た形状を指すものとする。
In this embodiment, for convenience, the
基材11は、半導体層12等を形成する基体となる絶縁性の部材である。基材11の形状、構造、及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができる。基材11の材料としては、アライメント光を透過可能な材料であれば特に制限はなく、目的に応じて適宜選択することができるが、例えば、ガラス基材やプラスチック基材等を用いることができる。ガラス基材としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、無アルカリガラス、シリカガラス等が挙げられる。又、プラスチック基材としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、ポリカーボネート(PC)、ポリイミド(PI)、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)等が挙げられる。
The
半導体層12は、酸化物半導体からなり、基材11上の所定領域に形成されている。半導体層12を構成する酸化物半導体としては、例えば、n型酸化物半導体を用いることができる。n型酸化物半導体としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、ZnO、SnO2、In2O3、TiO2、Ga2O3等が挙げられる。
The
又、n型酸化物半導体として、In−Zn系酸化物、In−Sn系酸化物、In−Ga系酸化物、Sn−Zn系酸化物、Sn−Ga系酸化物、Zn−Ga系酸化物、In−Zn−Sn系酸化物、In−Ga−Zn系酸化物、In−Sn−Ga系酸化物、Sn−Ga−Zn系酸化物、In−Al−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−Al−Ga−Zn系酸化物等、複数の金属を含む酸化物を用いることもできる。 In addition, as an n-type oxide semiconductor, an In—Zn-based oxide, an In—Sn-based oxide, an In—Ga-based oxide, a Sn—Zn-based oxide, a Sn—Ga-based oxide, a Zn—Ga-based oxide, or the like can be used. In-Zn-Sn-based oxide, In-Ga-Zn-based oxide, In-Sn-Ga-based oxide, Sn-Ga-Zn-based oxide, In-Al-Zn-based oxide, Al-Ga- An oxide containing a plurality of metals such as a Zn-based oxide, a Sn-Al-Zn-based oxide, an In-Hf-Zn-based oxide, and an In-Al-Ga-Zn-based oxide can also be used.
n型酸化物半導体は、高い電界効果移動度が得られる点、及び電子キャリア濃度を適切に制御しやすい点から、インジウム、亜鉛、錫、ガリウム、及びチタンの少なくとも何れかと、アルカリ土類金属とを含有することが好ましく、インジウムとアルカリ土類金属とを含有することがより好ましい。アルカリ土類金属としては、ベリリウム、マグネシウム、カルシウム、ストロンチウム、バリウム、ラジウム等が挙げられる。 An n-type oxide semiconductor has at least one of indium, zinc, tin, gallium, and titanium, an alkaline earth metal, and a point from which high field effect mobility can be obtained and the electron carrier concentration can be easily controlled. It is preferable to contain, and it is more preferable to contain indium and an alkaline earth metal. Examples of the alkaline earth metal include beryllium, magnesium, calcium, strontium, barium, and radium.
酸化インジウムは、酸素欠損量によって電子キャリア濃度が1018cm−3〜1020cm−3程度に変化する。但し、酸化インジウムは酸素欠損ができやすい性質があり、酸化物半導体層形成後の後工程で、意図しない酸素欠損ができる場合がある。インジウムと、インジウムよりも酸素と結合しやすいアルカリ土類金属との主に二つの金属から酸化物を形成することは、意図しない酸素欠損を防ぐとともに、組成の制御が容易となり電子キャリア濃度を適切に制御しやすい点で特に好ましい。 Indium oxide has an electron carrier concentration of about 10 18 cm −3 to 10 20 cm −3 depending on the amount of oxygen deficiency. However, indium oxide has a property that oxygen vacancies are easily generated, and in some cases, unintended oxygen vacancies may be generated in a subsequent step after the formation of the oxide semiconductor layer. Forming oxides from two metals, indium and an alkaline earth metal that is easier to bond with oxygen than indium, prevents unintentional oxygen vacancies and facilitates control of the composition. It is particularly preferable because it can be easily controlled.
スパッタリング等の真空成膜法を用いて半導体層12を形成する場合は、半導体層12の平均厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、1nm〜200nmが好ましく、2nm〜100nmがより好ましい。
When the
一方、塗布型酸化物半導体を用いる場合には、塗布型酸化物半導体は薄いほど膜中酸素量を制御しやすく、厚くなると表面の酸素量と基板付近の半導体の酸素量が異なり、不安定な特性を示す場合が多い。そのため、塗布型酸化物半導体を用いる場合には、半導体層12の平均厚みとしては、0.5nm〜100nmが好ましく、1〜30nmがより好ましい。
On the other hand, when a coated oxide semiconductor is used, the thinner the coated oxide semiconductor, the easier it is to control the amount of oxygen in the film. When the coated oxide semiconductor is thicker, the amount of oxygen on the surface differs from the amount of oxygen in the semiconductor near the substrate. Often exhibits characteristics. Therefore, when using the coating type oxide semiconductor, the average thickness of the
耐熱性が悪い金属電極を形成する前に半導体層となる塗布液を高温で焼成する必要があるため、トップゲート/トップコンタクト構造の電界効果型トランジスタを採用し、最初に半導体層を形成することが好ましい。 Before forming a metal electrode with poor heat resistance, it is necessary to bake the coating solution that becomes the semiconductor layer at a high temperature. Therefore, a field effect transistor with a top gate / top contact structure is adopted, and the semiconductor layer is formed first. Is preferred.
ソース電極13及びドレイン電極14の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、Au、Cu、Al、Ti、Ag、Mo、Pd、Nb、Ta、Cr等の金属及びこれらの合金等が挙げられる。ソース電極13及びドレイン電極14の平均厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、30nm〜2μmが好ましく、50nm〜500nmがより好ましい。
The material of the
ソース電極13及びドレイン電極14において、アライメント光(例えば、可視光)の透過率は、0.1%以上であることが好ましく、1%以上であることがより好ましい。アライメント光の透過率が0.1%以上あれば、実施例1等で示すように、基材11の裏面側からアライメント光を照射し、基材11の表面側に透過する透過光を用いて、アライメントマークのパターンエッジを精度よく検出することが可能である。
In the
ゲート絶縁層15は、半導体層12とゲート電極16との間に、ソース電極13、ドレイン電極14を被覆して設けられている。ゲート絶縁層15は、ソース電極13及びドレイン電極14とゲート電極16とを絶縁するための層である。ゲート絶縁層15の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、無機絶縁材料、有機絶縁材料等が挙げられる。
The
無機絶縁材料としては、例えば、酸化ケイ素、酸化アルミニウム、酸化タンタル、酸化チタン、酸化イットリウム、酸化ランタン、酸化ハフニウム、酸化ジルコニウム、窒化ケイ素、窒化アルミニウム、これらの混合物等が挙げられる。又、有機絶縁材料としては、例えば、ポリイミド、ポリアミド、ポリアクリレート、ポリビニルアルコール、ノボラック樹脂等が挙げられる。ゲート絶縁層15の平均厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、50nm〜1000nmが好ましく、100nm〜500nmがより好ましい。
Examples of the inorganic insulating material include silicon oxide, aluminum oxide, tantalum oxide, titanium oxide, yttrium oxide, lanthanum oxide, hafnium oxide, zirconium oxide, silicon nitride, aluminum nitride, and a mixture thereof. Examples of the organic insulating material include polyimide, polyamide, polyacrylate, polyvinyl alcohol, and novolak resin. There is no restriction | limiting in particular as average thickness of the
ゲート電極16は、ゲート絶縁層15上の所定領域に形成されている。ゲート電極16は、ゲート電圧を印加するための電極である。ゲート電極16の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、白金、パラジウム、金、銀、銅、亜鉛、アルミニウム、ニッケル、クロム、タンタル、モリブデン、チタン等の金属、これらの合金、これら金属の混合物等が挙げられる。
The
又、酸化インジウム、酸化亜鉛、酸化スズ、酸化ガリウム、酸化ニオブ、スズ(Sn)が添加されたIn2O3(ITO)、ガリウム(Ga)が添加されたZnO、アルミニウム(Al)が添加されたZnO、アンチモン(Sb)が添加されたSnO2等の導電性酸化物、これらの複合化合物、これらの混合物等が挙げられる。ゲート電極16の平均厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、10nm〜200nmが好ましく、50nm〜100nmがより好ましい。
Also, indium oxide, zinc oxide, tin oxide, gallium oxide, niobium oxide, In 2 O 3 (ITO) to which tin (Sn) is added, ZnO to which gallium (Ga) is added, and aluminum (Al) are added. Examples thereof include conductive oxides such as ZnO and SnO 2 to which antimony (Sb) is added, composite compounds thereof, mixtures thereof, and the like. There is no restriction | limiting in particular as average thickness of the
[電界効果型トランジスタの製造方法]
次に、図1に示す電界効果型トランジスタの製造方法について説明する。図2は、第1の実施の形態に係る電界効果型トランジスタの製造工程を例示する図である。
[Method for Manufacturing Field Effect Transistor]
Next, a method for manufacturing the field effect transistor shown in FIG. 1 will be described. FIG. 2 is a diagram illustrating a manufacturing process of the field effect transistor according to the first embodiment.
まず、図2(a)に示す工程では、ガラス基材等からなる基材11を準備し、基材11上の所定領域に半導体層12を形成する。基材11の材料や厚さは、前述の通り適宜選択することができる。又、基材11の表面の清浄化及び密着性向上の点で、酸素プラズマ、UVオゾン、UV照射洗浄等の前処理が行われることが好ましい。
First, in the step shown in FIG. 2A, a
半導体層12の製造方法は、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタ法、パルスレーザーデポジッション(PLD)法、化学気相蒸着(CVD)法、原子層蒸着(ALD)法等の真空プロセスや、ディップコーティング、スピンコート、ダイコート等の溶液プロセスによる成膜後、フォトリソグラフィによってパターニングする方法、インクジェット、ナノインプリント、グラビア等の印刷法によって、所望の形状を直接成膜する方法などが挙げられる。
The manufacturing method of the
なお、後述のように、半導体層12の形成と同時に、半導体層12と同一材料により、基材11上にアライメントマークを形成する。アライメントマークは、例えば、基材11の対向する外縁部に1つづつ形成することができる。アライメントマークは、任意の平面形状としてよいが、例えば、十字型とすることができる。
As will be described later, an alignment mark is formed on the
次に、図2(b)に示す工程では、基材11及び半導体層12上に金属膜を成膜し、金属膜をエッチングによってパターニングしてソース電極13及びドレイン電極14を形成する。金属膜を形成する方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタ法、真空蒸着法、ディップコーティング法、スピンコート法、ダイコート法等が挙げられる。ソース電極13及びドレイン電極14となる金属膜の材料や、ソース電極13及びドレイン電極14の厚さは、前述の通り適宜選択することができる。なお、金属膜をエッチングする前に、所定の露光装置を用いてアライメントを行うが、これについては後述する。
2B, a metal film is formed on the
次に、図2(c)に示す工程では、半導体層12上に、ソース電極13及びドレイン電極14を被覆するゲート絶縁層15を形成する。ゲート絶縁層15の製造方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、(i)スパッタ法、パルスレーザーデポジッション(PLD)法、化学気相蒸着(CVD)法、原子層蒸着(ALD)法等の真空プロセス、ディップコーティング法、スピンコート法、ダイコート法等の溶液プロセスによる成膜後、フォトリソグラフィによってパターニングする工程、(ii)インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜する工程などが挙げられる。ゲート絶縁層15の材料や厚さは、前述の通り適宜選択することができる。
Next, in the step shown in FIG. 2C, a
なお、ソース電極13及びドレイン電極14上のゲート絶縁層15を、エッチング等により一部除去してソース電極13及びドレイン電極14の一部を露出させ、電界効果型トランジスタ10から電流を取り出すことができる。
Note that a part of the
次に、図2(d)に示す工程では、ゲート絶縁層15上に、ゲート電極16を形成する。ゲート電極16を形成する方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、(i)スパッタ法、真空蒸着法、ディップコーティング法、スピンコート法、ダイコート法等による成膜後、フォトリソグラフィによってパターニングする方法、(ii)インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜する方法などが挙げられる。ゲート電極16の材料や厚さは、前述の通り適宜選択することができる。
Next, in the step shown in FIG. 2D, the
以上の工程により、トップゲート/トップコンタクト型の電界効果型トランジスタ10を作製できる。
Through the above steps, the top-gate / top-contact
[露光装置]
図3は、第1の実施の形態に係る露光装置を例示する図である。図4は、図3のアライメント照明部及びアライメント検出部近傍の拡大図である。図5は、図3の制御部のハードウェアブロックを例示する図である。図6は、図3の制御部の機能ブロックを例示する図である。
[Exposure equipment]
FIG. 3 is a diagram illustrating an exposure apparatus according to the first embodiment. FIG. 4 is an enlarged view of the vicinity of the alignment illumination unit and the alignment detection unit in FIG. FIG. 5 is a diagram illustrating hardware blocks of the control unit in FIG. FIG. 6 is a diagram illustrating functional blocks of the control unit in FIG.
図3を参照するに、露光装置100は、露光光源110と、照明光学部120と、マスクステージ130と、マスク搬送部140と、基板ステージ150と、基板搬送部160と、アライメント照明部170と、アライメント検出部180と、制御部190とを有している。
Referring to FIG. 3, the
図5を参照するに、制御部190は、CPU191と、ROM192と、RAM193と、I/F194と、バスライン195とを有している。CPU191、ROM192、RAM193、及びI/F194は、バスライン195を介して相互に接続されている。
Referring to FIG. 5, the
CPU191は、制御部190の各機能を制御する。記憶手段であるROM192は、CPU191が制御部190の各機能を制御するために実行するプログラムや、各種情報を記憶している。記憶手段であるRAM193は、CPU191のワークエリア等として使用される。又、RAM193は、所定の情報を一時的に記憶することができる。I/F194は、他の機器等と接続するためのインターフェイスであり、例えば、外部ネットワーク等と接続される。
The
露光装置100において、露光光源110は、露光光L1を出射する光源である。露光光源110は、露光されるフォトレジストの感度に応じて適宜選択することができる。例えば、露光されるフォトレジストが、g線と称される波長436nmの光や、i線と称される波長365nmの光に感度を有する場合には、露光光源110として、これらの光を発する紫外光源である高圧水銀ランプを用いることができる。露光光源110の出射タイミング等は、制御部190の露光光源制御手段190Aにより制御することができる。
In the
マスクステージ130上には、フォトレジストに転写するパターンが形成されたマスク210が保持されている。又、露光対象物が載置される載置部である基板ステージ150上には、露光対象物220が保持されている。
A
露光光源110から出射された露光光L1は、照明光学部120により所定の投影倍率とされた後、マスクステージ130上に保持されたマスク210を介して、基板ステージ150上に保持された露光対象物220に導かれる。露光対象物220には予めフォトレジストが形成されており、フォトレジストの表面が被露光面となる。フォトレジストの被露光面には、マスク210のパターンの投影像が形成される。フォトレジストの被露光面において、投影像が形成される領域が露光領域となる。
The exposure light L 1 emitted from the exposure
照明光学部120は、例えば、レンズやミラー等を含む複数の光学素子から構成することができる。照明光学部120は、レンズ制御系によって外部から位置及び姿勢を調整可能な可動レンズを有していてもよい。
The illumination
なお、マスク210は、制御部190のマスク搬送手段190Bに制御されたマスク搬送部140により、必要なときにマスクステージ130上に搬入され、その後マスクステージ130上から搬出される。又、露光対象物220は、制御部190の基板搬送手段190Cに制御された基板搬送部160により、必要なときに基板ステージ150上に搬入され、その後基板ステージ150上から搬出される。
The
ここで、照明光学部120の光軸と平行な座標軸をZ軸とするXYZ座標系を考える。基板ステージ150は、制御部190のステージ位置制御手段190Dに制御されて、6自由度に位置を調整することが可能である。具体的には、基板ステージ150は、XY平面を移動可能である。すなわち、X軸方向の移動、Y軸方向の移動、及びθz軸方向の移動(Z軸回りの回転)が可能である。又、基板ステージ150は、Z軸方向の移動、θx方向の移動(X軸回りの回転)、θyの移動(Y軸回りの回転)が可能である。
Here, consider an XYZ coordinate system in which the coordinate axis parallel to the optical axis of the illumination
制御部190のステージ位置制御手段190Dに制御されて基板ステージ150が移動することで、マスクステージ130上に保持されたマスク210と、基板ステージ150上に保持された露光対象物220との相対的な位置関係が調整される。基板ステージ150上に保持された露光対象物220にはアライメントマークが形成されており、マスク210と露光対象物220との相対的な位置関係の調整にアライメントマークが使用される。
The relative movement between the
露光装置100では、基板ステージ150の裏面側(露光対象物を保持しない側)から、アライメント照明部170によりアライメントマークにアライメント光L2を照射する。そして、基板ステージ150の表面側(マスクステージ130側)に配置されたアライメント検出部180により、アライメントマークの透過像を検出し、アライメントを行う。
In
図4を参照して、アライメント照明部170及びアライメント検出部180について、より詳しく説明する。図4では、基材11上にアライメントマーク221が形成され、アライメントマーク221上に金属膜230及びフォトレジスト250が積層された露光対象物220が、基板ステージ150上に保持された状態を示している。
With reference to FIG. 4, the
アライメント照明部170は、例えば、アライメント光源171と、光学フィルタ172と、集光レンズ173と、投影レンズ174とにより構成することができる。一方、アライメント検出部180は、ミラー181と、集光レンズ182と、撮像素子183とにより構成することができる。
The
アライメント光源171としては、例えば、ハロゲンランプ等を用いることができる。光学フィルタ172は、アライメント光源171の出射光の不要な波長領域を遮断し、必要な波長領域を透過する機能を有する。
For example, a halogen lamp or the like can be used as the
集光レンズ173は、光学フィルタ172で波長領域が制限されたアライメント光L2を、投影レンズ174に、より多く入射させる機能を有している。投影レンズ174は、アライメントマーク221に均一な光を照射する機能を有している。アライメント照明部170により、基板ステージ150を介して、露光対象物220に形成されたアライメントマーク221に対して垂直にケーラー照明を行うことができる。
The
投影レンズ174を透過したアライメント光L2は、ガラス等により形成された基板ステージ150を透過して、アライメントマーク221を照明し、露光対象物220を透過する。そして、ミラー181で反射されて集光レンズ182で集光され、撮像素子183に入射し、撮像素子183により、アライメントマーク221の透過像が検出される。撮像素子183としては、例えば、CCD(Charge Coupled Device)やCMOS(Complementary Metal Oxide Semiconductor)等を用いることができる。
The alignment light L 2 that has passed through the
なお、アライメント光源171の出射タイミング等は、制御部190のアライメント光源制御手段190Eにより制御することができる。又、撮像素子183により検出されたアライメントマーク221の透過像は、制御部190の画像処理手段190Fにより画像処理され、アライメントマーク221の座標が算出される。
Note that the emission timing of the
制御部190のステージ位置制御手段190Dは、画像処理手段190Fにより算出されたアライメントマーク221の座標に基づいて、基板ステージ150を移動させ、マスクステージ130上に保持されたマスク210とアライメントマーク221との相対的な位置関係を調整する。これにより、マスクステージ130上に保持されたマスク210と、基板ステージ150上に保持された露光対象物220とが位置合わせできる。その結果、フォトレジスト250の被露光面の所望の位置に露光光L1を照射することができる。
The stage
なお、露光の際には、マスクステージ130は、基板ステージ150に同期してY軸方向に移動する。照明光学部120の投影倍率に応じてマスクステージ130及び基板ステージ150をY軸方向に同期走査することにより、マスク210のパターン全体を、フォトレジスト250上に転写することができる。
During exposure, the
〈実施例1〉
実施例1では、露光装置100を使用して、図1に示すトップゲート/トップコンタクト型の電界効果型トランジスタ10を作製した。適宜、図7〜図9を参照しながら、実施例1の説明を行う。
<Example 1>
In Example 1, the top gate / top contact type
(半導体層12の形成)
まず、基材11上に所定形状の半導体層12を形成した。具体的には、まず、ビーカーに、3.55gの硝酸インジウム(In(NO3)3・3H2O)と0.139gの塩化ストロンチウム(SrCl2・6H2O)を秤量し、1,2−プロパンジオール40mLとエチレングリコールモノメチルエーテル40mLとメチルアルコール120mLを加え室温で混合、溶解させ、実施例1で用いる酸化物半導体層形成用塗布液を作製した。
(Formation of semiconductor layer 12)
First, a
そして、基材11として無アルカリガラスを用い、スピナーで回転させた基材11上に、酸化物半導体層形成用塗布液を塗布し、その基材を120℃に加熱したホットプレート上で10分間乾燥させた後、大気雰囲気中400℃で1時間焼成し、In−Sr系酸化物膜を形成した。その後、In−Sr系酸化物半導体層に対してフォトリソグラフィとエッチングを行って、厚さが10nmの所定形状の半導体層12を形成した。なお、半導体層12の形成と同時に、半導体層12と同一材料により、基材11の外縁部にアライメントマーク221を作製した(図8(a)参照)。
Then, a non-alkali glass is used as the
(ソース電極13、ドレイン電極14形成)
次に、図7のステップS301及び図8(a)に示すように、基材11、半導体層12、及びアライメントマーク221上に、スパッタリング法を用いて、金属膜230として厚さ100nmのAu膜を形成した。
(Formation of
Next, as shown in step S301 of FIG. 7 and FIG. 8A, an Au film having a thickness of 100 nm is formed as a
次に、図7のステップS302及び図8(b)に示すように、金属膜230の全面にフォトレジストをスピナーで塗布し、約1.6μmの均一なレジスト膜を形成した。そして、レジスト膜を100℃のオーブンで30分間乾燥させ、フォトレジスト250とした。
Next, as shown in step S302 of FIG. 7 and FIG. 8B, a photoresist was applied to the entire surface of the
次に、図7のステップS303及び図8(c)に示すように、露光対象物となる図8(b)に示す構造体を、基板ステージ150上に搬送した。搬送は、制御部190の基板搬送手段190Cに制御された基板搬送部160により行った。なお、実施例1では、ガラスで作製した基板ステージ150を用いた。
Next, as shown in step S <b> 303 of FIG. 7 and FIG. 8C, the structure shown in FIG. 8B serving as an exposure target was transferred onto the
次に、図7のステップS304及び図9(a)に示すように、アライメントを行った。具体的には、基板ステージ150を介して、アライメント光L2を露光対象物に形成されたアライメントマーク221に照明し、撮像素子183により、アライメントマーク221の透過像を検出した。なお、実施例1では、アライメント光源171としてハロゲンランプを用い、光学フィルタ172で500nm以下の波長をカットした可視光をアライメント光L2とした。
Next, alignment was performed as shown in step S304 of FIG. 7 and FIG. 9A. Specifically, the alignment light L 2 was illuminated onto the
そして、撮像素子183により検出されたアライメントマーク221の透過像を、制御部190の画像処理手段190Fにより画像処理し、アライメントマーク221の座標を算出した。
Then, the transmission image of the
更に、制御部190のステージ位置制御手段190Dにより、画像処理手段190Fにより算出されたアライメントマーク221の座標に基づいて、基板ステージ150を移動させ、マスクステージ130上に保持されたマスク210と、アライメントマーク221との相対的な位置関係を調整した。
Further, the stage
次に、図7のステップS305に示すように、マスク210のパターンをフォトレジスト250上に露光することで転写した。そして、ステップS306及び図9(b)に示すように、露光した部分のフォトレジスト250を現像で溶かし、フォトレジスト250を所望のパターンにした。
Next, as shown in step S305 of FIG. 7, the pattern of the
次に、図7のステップS307及び図9(c)に示すように、パターニングしたフォトレジスト250をマスクとして金属膜230をエッチングし、基材11及び半導体層12上にソース電極13及びドレイン電極14を形成した。その後、フォトレジスト250を除去した。
Next, as shown in step S307 of FIG. 7 and FIG. 9C, the
(ゲート絶縁層15の形成)
次に、プラズマCVD法により、200nmの厚みになるようにSiO2を成膜することによって、ゲート絶縁層15を形成した。
(Formation of gate insulating layer 15)
Next, a
(ゲート電極16の形成)
次に、ゲート絶縁層15上に、スパッタリング法を用いてAl膜を形成した。そして、Al膜に対してフォトリソグラフィとエッチングを行って、所定形状のゲート電極16を形成した。以上により、図1に示すトップゲート/トップコンタクト型の電界効果型トランジスタを作製した。
(Formation of the gate electrode 16)
Next, an Al film was formed on the
〈比較例1〉
比較例1では、基板ステージ150の上側(マスクステージ130側)から、アライメント光をアライメントマーク221に照明し、撮像素子183により、アライメントマーク221の反射像の検出を試みた以外は、実施例1と同様とした。
<Comparative example 1>
In Comparative Example 1, Example 1 is performed except that the
〈実施例1と比較例1との比較〉
実施例1において、図7のステップS304及び図9(a)を参照して説明したアライメントの際に、撮像素子183により検出したアライメントマーク221の透過光強度を、図10(a)に模式的に示した。図10(a)において、透過光強度が相対的に低い(暗い)領域Aが、アライメントマーク221に対応している。
<Comparison between Example 1 and Comparative Example 1>
In the first embodiment, the transmitted light intensity of the
図10(a)に示すように、実施例1では、厚さ10nmのアライメントマークがコントラストよく検出できた。その結果、アライメントずれ量0.9μmで、マスクステージ130上に保持されたマスク210と、アライメントマーク221との相対的な位置関係を調整することができた。
As shown in FIG. 10A, in Example 1, an alignment mark having a thickness of 10 nm was detected with good contrast. As a result, it was possible to adjust the relative positional relationship between the
これは、アライメントマーク221が形成された領域では、アライメント光L2の一部がアライメントマーク221に吸収されて周囲の領域よりも透過光強度が低下し、撮像素子183によりコントラスト良く撮像できたためと考えられる。
This is because in the region where the
一方、比較例1におけるアライメントの際に、撮像素子183により検出したアライメントマーク221が形成された領域の反射光強度を、図10(b)に模式的に示した。図10(b)において、領域Bは、アライメントマーク221が形成された領域に対応しているが、アライメントマーク221が形成された領域のエッジ部分がはっきりと検出できず、アライメントすることができなかった。
On the other hand, the reflected light intensity in the region where the
これは、金属膜230は反射率が高いため、撮像素子183で検出されるのは金属膜230の反射光が支配的となる。しかし、金属膜230には、アライメントマーク221の厚さに対応する極僅かの段差(図9(a)のG部)しか形成されていないため、撮像素子183によりコントラスト良く撮像できなかったと考えられる。
This is because the reflectance of the
このように、アライメントマーク221の上層となる膜の段差が極僅かしかなくて反射光の検出ではコントラストが取れない場合でも、基材11の裏面側からアライメントマーク221にアライメント光を照射して透過光強度を検出することで、アライメントマークの位置を精度よく検出できることが確認された。
As described above, even when there is only a slight level difference in the film that is the upper layer of the
なお、基材11の裏面側からアライメントマーク221にアライメント光を照射して透過光強度を検出するアライメント方法は、塗布型酸化物半導体を用いる場合のように、アライメントマーク221が薄く(数十nm程度)形成される場合に特に有効である。しかし、基材11の裏面側からアライメントマーク221にアライメント光を照射して透過光強度を検出するアライメント方法は、アライメントマーク221が厚い場合でも使用可能である。
The alignment method of detecting the transmitted light intensity by irradiating the
〈実施例2〉
実施例2では、実施例1と同様に、露光装置100を使用して、図1に示すトップゲート/トップコンタクト型の電界効果型トランジスタ10を作製した。
<Example 2>
In Example 2, similarly to Example 1, the
但し、実施例2では金属で作製した不透明の基板ステージ150を用い、図11に示すようにアライメント光L2を照射する部分に貫通孔150xを設け、アライメント光L2が基板ステージ150の下側から上側に貫通孔150x内を透過できるようにした。
However, using an
実施例2でも実施例1と同様の精度でアライメントできることが確認された。 In Example 2, it was confirmed that alignment can be performed with the same accuracy as in Example 1.
〈実施例3〉
実施例3では、実施例1と同様に、露光装置100を使用して、図1に示すトップゲート/トップコンタクト型の電界効果型トランジスタ10を作製した。
<Example 3>
In Example 3, the top gate / top contact type
但し、実施例3では金属で作製した不透明の基板ステージ150を用い、図12及び図13に示すようにアライメント光L2を照射する部分に基板ステージ150の側面から内方に向かって溝150yを形成し、溝150yにガラス270を嵌め込んだ。これにより、アライメント光L2が、ガラス270を介して基板ステージ150の下側から上側に透過できるようにした。なお、図13は図12の平面図であり、基板ステージ150の溝150y近傍のみを図示している。
However, using an
実施例3でも実施例1と同様の精度でアライメントできることが確認された。 In Example 3, it was confirmed that alignment can be performed with the same accuracy as in Example 1.
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。 The preferred embodiments and the like have been described in detail above, but the present invention is not limited to the above-described embodiments and the like, and various modifications can be made to the above-described embodiments and the like without departing from the scope described in the claims. Variations and substitutions can be added.
例えば、露光装置100において、アライメント照明部170とアライメント検出部180との配置は上下逆でもよい。すなわち、マスクステージ130側に配置されたアライメント照明部170から露光対象物にアライメント光L2を照射し、基板ステージ150の下方に配置されたアライメント検出部180により透過光を検出してもよい。
For example, in the
10 電界効果型トランジスタ
11 基材
12 半導体層
13 ソース電極
14 ドレイン電極
15 ゲート絶縁層
16 ゲート電極
100 露光装置
110 露光光源
120 照明光学部
130 マスクステージ
140 マスク搬送部
150 基板ステージ
150x 貫通孔
150y 溝
160 基板搬送部
170 アライメント照明部
171 アライメント光源
172 光学フィルタ
173 集光レンズ
174 投影レンズ
180 アライメント検出部
181 ミラー
182 集光レンズ
183 撮像素子
190 制御部
190A 露光光源制御手段
190B マスク搬送手段
190C 基板搬送手段
190D ステージ位置制御手段
190E アライメント光源制御手段
190F 画像処理手段
191 CPU
192 ROM
193 RAM
194 I/F
195 バスライン
220 露光対象物
221 アライメントマーク
230 金属膜
250 フォトレジスト
270 ガラス
DESCRIPTION OF
192 ROM
193 RAM
194 I / F
195
Claims (7)
基材上の所定領域に、酸化物半導体層及びアライメントマークを同一材料により形成する工程と、
前記基材上に、前記酸化物半導体層及び前記アライメントマークを被覆する金属膜を形成する工程と、
前記金属膜上に、フォトレジストを形成する工程と、
前記アライメントマークに光を照射し、前記基材、前記アライメントマーク、前記金属膜、及び前記フォトレジストを透過する前記光を撮像して、前記フォトレジストに転写するパターンが形成されたマスクと前記アライメントマークとの相対的な位置関係を調整する工程と、
前記マスクを介して前記フォトレジストを露光及び現像し、前記フォトレジストを前記マスクに対応するパターンに形成する工程と、
前記フォトレジストをマスクとして前記金属膜をエッチングし、ソース電極及びドレイン電極を形成する工程と、を有することを特徴とする電界効果型トランジスタの製造方法。 A method of manufacturing a field effect transistor,
A step of forming the oxide semiconductor layer and the alignment mark with the same material in a predetermined region on the substrate;
Forming a metal film covering the oxide semiconductor layer and the alignment mark on the substrate;
Forming a photoresist on the metal film;
The alignment mark is irradiated with light, the light is transmitted through the base material, the alignment mark, the metal film, and the photoresist, and a mask on which a pattern to be transferred to the photoresist is formed and the alignment Adjusting the relative positional relationship with the mark;
Exposing and developing the photoresist through the mask and forming the photoresist in a pattern corresponding to the mask;
Etching the metal film using the photoresist as a mask to form a source electrode and a drain electrode, and a method for manufacturing a field effect transistor.
前記基材上に酸化物半導体層形成用塗布液を塗布する工程と、
前記基材上に塗布した前記酸化物半導体層形成用塗布液を焼成する工程と、を有することを特徴とする請求項1に記載の電界効果型トランジスタの製造方法。 The step of forming the oxide semiconductor layer and the alignment mark includes:
Applying a coating liquid for forming an oxide semiconductor layer on the substrate;
The method for producing a field effect transistor according to claim 1, further comprising a step of baking the coating liquid for forming an oxide semiconductor layer applied on the base material.
前記相対的な位置関係を調整する工程では、前記ステージに形成された貫通孔を介して、前記構造体側に前記光が照射されることを特徴とする請求項1又は2に記載の電界効果型トランジスタの製造方法。 The structure in which the photoresist is formed is disposed on a stage formed from a light shielding member before the step of adjusting the relative positional relationship.
3. The field effect type according to claim 1, wherein, in the step of adjusting the relative positional relationship, the light is irradiated to the structure side through a through hole formed in the stage. A method for manufacturing a transistor.
前記相対的な位置関係を調整する工程では、前記ステージの一部に設けられた透光部材を介して、前記構造体側に前記光が照射されることを特徴とする請求項1又は2に記載の電界効果型トランジスタの製造方法。 The structure in which the photoresist is formed is disposed on a stage formed from a light shielding member before the step of adjusting the relative positional relationship.
The step of adjusting the relative positional relationship includes irradiating the light to the structure side via a light transmitting member provided in a part of the stage. A method of manufacturing a field effect transistor.
アライメントマークに光を照射する光照明部と、
前記アライメントマークを透過した前記光を検出する光検出部と、を有し、
前記光照明部と前記光検出部とは、前記載置部を介して対向する位置に配置されている露光装置。 A placement unit on which an exposure object on which an alignment mark is formed is placed; and
A light illumination unit for irradiating the alignment mark with light;
A light detection unit for detecting the light transmitted through the alignment mark,
The exposure apparatus in which the light illumination unit and the light detection unit are disposed at positions facing each other with the placement unit interposed therebetween.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016157846A JP2018025686A (en) | 2016-08-10 | 2016-08-10 | Method for manufacturing field effect transistor, positioning method, and exposure apparatus |
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Cited By (2)
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---|---|---|---|---|
US11921427B2 (en) | 2018-11-14 | 2024-03-05 | Lam Research Corporation | Methods for making hard masks useful in next-generation lithography |
US11988965B2 (en) | 2020-01-15 | 2024-05-21 | Lam Research Corporation | Underlayer for photoresist adhesion and dose reduction |
-
2016
- 2016-08-10 JP JP2016157846A patent/JP2018025686A/en active Pending
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