JP2018022795A - 磁気メモリ - Google Patents

Abstract

【課題】集積度の向上が可能な磁気メモリを提供する。【解決手段】実施形態によれば、磁気メモリは、第１磁性層と導電層とを含む構造体と、第２磁性層と、構造体の第１部分と電気的に接続された第１電極と、第１磁性層と前記第２磁性層との間に設けられた第２電極と、第３磁性層と、前記第３磁性層と前記第２磁性層との間に設けられた中間層と、構造体の第２部分と電気的に接続された第３電極と、構造体の第３部分と絶縁されて設けられた第４磁性層と、第１電極と前記第２電極の間に設けられた第６磁性層とを含む。また、第１電極と電気的に接続された第１導電形の第１半導体層と、第３磁性層と電気的に接続された第１導電形の第２半導体層と、第１半導体層および前記第２半導体層と電気的に接続された第２導電形の第３半導体層を含む。【選択図】図１

Description

本発明の実施形態は、磁気メモリに関する。

スピン軌道相互作用を起源とするトルクを用いた３端子型の磁気ランダムアクセスメモ
リ（ＭＲＡＭ:Magnetic Random Access Memory）が提案されている。磁気メモリにおいて
、集積度の向上が望まれている。

特開２００４−２８８８４４号公報

本発明の実施形態は、集積度の向上が可能な磁気メモリを提供する。

本発明の実施形態によれば、磁気メモリは、第１磁性層と導電層とを含む構造体と、第
２磁性層と、構造体の第１部分と電気的に接続された第１電極と、第１磁性層と前記第２
磁性層との間に設けられた第２電極と、第３磁性層と、前記第３磁性層と前記第２磁性層
との間に設けられた中間層と、構造体の第２部分と電気的に接続された第３電極と、構造
体の第３部分と絶縁されて設けられた第４磁性層と、第１電極と前記第２電極の間に設け
られた第６磁性層とを含む。また、第１電極と電気的に接続された第１導電形の第１半導
体層と、第３磁性層と電気的に接続された第１導電形の第２半導体層と、第１半導体層お
よび前記第２半導体層と電気的に接続された第２導電形の第３半導体層を含む。

第１実施形態に係る磁気メモリを示す模式的断面図である。 第１実施形態に係る磁気メモリを示す模式的断面図である。 第１実施形態に係る磁気メモリの一部の特性を示す模式図である。 第１実施形態に係る磁気メモリの動作を示す模式図である。 第１実施形態に係る磁気メモリの動作を示す模式図である。 第１実施形態に係る磁気メモリの動作を示す模式図である。 第２実施形態に係る磁気メモリを示す模式的断面図である。 第２実施形態に係る磁気メモリの動作を示す模式図である。 第２実施形態に係る磁気メモリの動作を示す模式図である。 第２実施形態に係る磁気メモリの動作を示す模式図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の
大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場
合であっても、図面により互いの寸法や比率が異なって表される場合もある。

なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同
一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１および図２は、第１実施形態に係る磁気メモリを示す模式的断面図である。

図１に示すように、第１実施形態に係る磁気メモリ１００は、構造体１を含む。構造体
１は、第１磁性層２と導電層３とを含む。構造体１の第１部分１ａ上には、第１電極４ａ
が設けられている。図１の例では、第１部分１ａは第１磁性層２上にあるが、実施形態に
おいて、第１部分１ａは、導電層３上にあってもよいし、第１磁性層２および導電層３上
にあってもよい。構造体１の第１磁性層２上には、第２電極４ｂが設けられている。第２
電極４ｂは、第１電極４ａから離れている。構造体１の第２部分１ｂ上には、第３電極４
ｃが設けられている。第２部分１ｂは、第１部分１ａから離れている。第２部分１ｂは、
導電層３上にあってもよいし、第１磁性層２および導電層３上にあってもよい。

構造体１の第４部分１ｄ上には、第１電極４ａと第２電極４ｂの間に第６磁性層１４が
設けられている。第６磁性層１４は構造体１と接している。第６磁性層１４は構造体１の
導電層３に接してもよいし、第１磁性層２に接してもよい。

導電層３は、非磁性である。導電層３は、例えば、スピン軌道相互作用が大きい導電物
を含む。このような導電物としては、例えば、タンタル（Ｔａ）およびプラチナ（Ｐｔ）
を挙げることができる。

本明細書で、１つの方向をＸ方向とする。Ｘ方向に対して垂直な１つの方向をＹ方向と
する。Ｘ方向およびＹ方向に対して直交する方向をＺ方向とする。

磁気メモリ１００は、例えば、半導体基板上に形成される。例えば、半導体基板の主面
をＸＹ平面とする。図１においては、半導体基板は省略されている。

第２電極４ｂ上には、第２磁性層５が設けられている。第１磁性層２は、第１部分１ａ
から離れた箇所に第３部分１ｃを有する。図１の例では、第２磁性層５は、第１磁性層２
の第３部分１ｃの上方に、第２電極４ｂを介して設けられている。第３部分１ｃは、磁気
メモリ１００の読み出しヘッド６に対応する。第２磁性層５上には、絶縁層（中間層）７
が設けられている。絶縁層７上には、第３磁性層８が設けられている。第３磁性層８上に
は、カップリング層９が設けられている。カップリング層９は、非磁性である。カップリ
ング層９上には、第４磁性層１０が設けられている。第３磁性層８は、第４磁性層１０に
非磁性のカップリング層９を挟んで反強磁性結合する。第３磁性層８の磁化の向きは、第
４磁性層１０の磁化の向きと反対である。第３磁性層８、カップリング層９、および第４
磁性層１０は、シンセティックアンチフェロ（Ｓｙ−ＡＦ：Synthetic Anti-Ferromagnet
ic）構造の第５磁性層１１である。絶縁層７は、第２磁性層５と第５磁性層１１とによっ
て挟まれている（中間層）。第２磁性層５、絶縁層７、および第５磁性層１１は、磁気ト
ンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を形成する。この構造は、ＭＴＪ素子
である。磁気メモリ１００の読み出しヘッド６は、ＭＴＪ素子を含む。本明細書に添付す
る図面には、ＭＴＪ素子に対して“ＭＴＪ”の符号を付与する。

第５磁性層１１は参照層である。参照層（第５磁性層１１）の磁化の向きは、固定され
ている。第２磁性層５はフリー層である。フリー層（第２磁性層５）の磁化の向きは、可
変である。第１磁性層２は磁気記録層である。磁気記録層（第１磁性層２）の磁化の向き
は、可変である。磁気記録層（第１磁性層２）は、第２磁性層５と静磁結合する。図１の
例では、フリー層（第２磁性層５）および磁気記録層（第１磁性層２）の磁化の向きは、
Ｚ方向に沿っている。実施形態において、磁化の向きは、Ｚ方向と交差してもよく、任意
である。磁化の向きについて、便宜的に、「上向き」または「下向き」として、説明する
。

磁気記録層（第１磁性層２）の磁化の向きは、「上向き」か「下向き」のいずれか１つ
の方向に可変である。第１磁性層２には、磁壁１２によって区切られた、例えば、複数の
磁区１３が設定される。磁壁１２は、第１磁性層２中に、第１磁性層２中を横断するよう
に生じる。第１磁性層２に複数の磁区１３を設定すると、例えば、２以上の複数の情報（
データ）を、第１磁性層２に記録できる。図１には、第１磁性層２に、４つの磁区１３ａ
、１３ｂ、１３ｃ、および１３ｄが設定された例を示す。この場合、４つの情報が、第１
磁性層２に記録される。図１に示す例では、磁化の向きが「上向き」の情報が、磁区１３
ａおよび磁区１３ｄに記録されている。磁化の向きが「下向き」に対応した情報が、磁区
１３ｂおよび磁区１３ｃに記録されている。

磁区１３ａ〜１３ｄに記録された情報は、静磁結合によって第２磁性層（フリー層）５
に伝えられる。第２磁性層５には、第２磁性層５の下方にある磁区の“磁化の向き”が伝
えられる。例えば、図１に示すように、第２磁性層５の下方にある磁区１３ｄの磁化の向
きが「上向き」であれば、第２磁性層５の磁化の向きは、例えば、「上向き」となる。第
２磁性層５の下方にある磁区の磁化の向きが「下向き」であれば、第２磁性層５の磁化の
向きは、例えば、「下向き」となる。第２磁性層（フリー層）５の磁化の向きと、第５磁
性層（参照層）１１の磁化の向きとが、例えば、平行状態となると、ＭＴＪ素子の抵抗値
は低くなる。反対に、第２磁性層（フリー層）５の磁化の向きと、第５磁性層（参照層）
１１の磁化の向きとが、例えば、反平行状態となると、ＭＴＪ素子の抵抗値は高くなる。
読み出しヘッド６は、ＭＴＪ素子の抵抗値に応じて、第１磁性層（磁気記録層）２に記録
されていた情報が、例えば“１”であるか“０”であるかを読み出す。

上記のように構造体１は、少なくとも第１部分１ａと第２部分１ｂとの間に第４部分１
ｄを有する。実施形態では、第４部分１ｄは、第１磁性層２側にある。第４部分１ｄには
、第６磁性層１４が、構造体１から絶縁された状態で設けられている。第４部分１ｄは、
磁気メモリ１００の書き込みヘッド１５に対応する。第６磁性層１４は、反強磁性もしく
は強磁性である。第６磁性層１４の磁化の向きは、固定されている。本実施形態では、第
６磁性層１４の磁化の向きは、Ｘ方向に沿っている。第６磁性層１４は、第１磁性層（磁
気記録層）２に接しており、交換結合をしている。第６磁性層１４が反強磁性である場合
には、第６磁性層１４の第１磁性層（磁気記録層）２と接している面の、X方向に沿った
磁化の方向に、第１磁性層（磁気記録層）２の磁化を向けようとする作用（交換バイアス
と呼ばれる）が生じる。第６磁性層１４が強磁性であっても同様の効果が生じるが、反強
磁性であるほうが、外部磁界による擾乱に強く、望ましい。上記交換バイアス磁界は、情
報を書き込む際、第１磁性層２の磁化の向きを決まった方向へ反転させるために利用され
る。第６磁性層１４は、第１磁性層（磁気記録層）２に、例えば、電流を図上でX方向に
沿って右から左に流した際、平行状態から半平行状態に変化するように、反転する方向を
決定づける。

導電層３に電流を流すと、導電層３中にスピン流が発生する。導電層３中にスピン流が
発生すると、導電層３から第１磁性層（磁気記録層）２にスピンが注入される。導電層３
から注入されたスピンが「上向き」か「下向き」かによって、第１磁性層（磁気記録層）
２の磁化の向きが決定される。導電層３から注入されるスピンの向きは、導電層３に流す
電流の向きで決定できる。磁気メモリ１００は、情報の書き込みに際し、導電層３から第
１磁性層（磁気記録層）２にスピンを注入する。このような書き込み方式は、例えば、ス
ピン注入方式である。

図２に示すように、第１電極４ａは、第２電極４ｂに第１並列回路１１０ａを介して接
続される。第１並列回路１１０ａは、第１抵抗部ｒ１ａおよび第２抵抗部ｒ２ａを含む。
第１抵抗部ｒ１ａは、第１電極４ａから第２電極４ｂまでの間の導電層３の抵抗成分であ
る。第２抵抗部ｒ２ａは、第１電極４ａから第２電極４ｂまでの間の第１磁性層２の抵抗
成分である。第１抵抗部ｒ１ａの抵抗値は、第２抵抗部ｒ２ａの抵抗値よりも低い。

第３の電極４ｃは、第１電極４ａに第２並列回路１１０ｂを介して接続される。第２並
列回路１１０ｂは、第３抵抗部ｒ１ｂおよび第４抵抗部ｒ２ｂを含む。第３抵抗部ｒ１ｂ
は、第３電極４ｃから第１電極４ａまでの間の導電層３の抵抗成分である。第４抵抗部ｒ
２ｂは、第３電極４ｃから第１電極４ａまでの間の第１磁性層２の抵抗成分である。第３
抵抗部ｒ１ｂの抵抗値は、第４抵抗部ｒ２ｂ抵抗値よりも低い。

第２の電極４ｂは、第３電極４ｃに、第１並列回路１１０ａと第２並列回路１１０ｂと
の直列回路を介して接続される。

磁気メモリ１００は、回路素子１２０を含む。回路素子１２０は、第１導電形の第１半
導体層１６、第１導電形の第２半導体層１７、および第２導電形の第３半導体層１８を含
む。第１半導体層１６は、第１電極４ａと電気的に接続されている。第２半導体層１７は
、第５磁性層１１と電気的に接続されている。本実施形態では、第５磁性層１１のうち、
第４磁性層１０と電気的に接続されている。第３半導体層１８は、第１半導体層１６およ
び第２半導体層１８と電気的に接続されている。本実施形態では、第１半導体層１６およ
び第２半導体層１７はｐ形であり、第３半導体層１８はｎ形である。第１半導体層１６お
よび第２半導体層１７は、ダイオードのアノードである。第３半導体層１８は、ダイオー
ドのカソードである。回路素子１２０は、ダイオードＤ１、Ｄ２を含む。ダイオードＤ１
のカソードは、ダイオードＤ２のカソードに接続される。本実施形態では、ダイオードＤ
１、Ｄ２のカソードどうしを接続しているが、ダイオードＤ１、Ｄ２のアノードどうしを
接続するようにしてもよい。ダイオードＤ１、Ｄ２は、例えば、ツェナーダイオードであ
る。

磁気メモリ１００は、第１配線１３０ａ、第２配線１３０ｂ、および第３配線１３０ｃ
を含む。さらに、磁気メモリ１００は、第１外部端子１４０ａ、第２外部端子１４０ｂ、
および第３外部端子１４０ｃを含む。第１外部端子１４０ａは、第１配線１３０ａと電気
的に接続されている。第１配線１３０ａは、第５磁性層１１および第２半導体１７と電気
的に接続されている。本実施形態では、第１配線１３０ａは、第５磁性層１１のうち、第
４磁性層１０と電気的に接続されている。第２外部端子１４０ｂは、第２配線１３０ｂと
電気的に接続されている。第２配線１３０ｂは、第２電極４ｂと電気的に接続されている
。第３外部端子１４０ｃは、第３配線１３０ｃと電気的に接続されている。第３配線１３
０ｃは、第３電極４ｃと電気的に接続されている。第１外部端子１４０ａ、第２外部端子
１４０ｂ、および第３外部端子１４０ｃは、磁気メモリ１００の外部にある図示せぬ外部
回路に接続可能な端子である。外部回路の一例は、磁気メモリ１００に対する情報の読み
出しおよび情報の書き込み等を制御する制御装置を含む回路である。

以下、磁気メモリ１００の動作の例を説明する。
図３は、第１実施形態に係る磁気メモリの一部の特性を示す模式図である。
図３は、回路素子１２０の電流−電圧特性を示している。

図３に示すように、回路素子１２０は、正しきい値Ｖｔｈ、および負しきい値−Ｖｔｈ
を持つ。第１配線１３０ａと第２配線１３０ｂとの間に与えられる電圧を“配線間電圧Ｖ
”とする。配線間電圧Ｖが“−Ｖｔｈ＜Ｖ＜Ｖｔｈ”の範囲にあり、かつ、“Ｖ＜|Ｖｔ
ｈ|”であるとき、回路素子１２０には、電流Ｉが流れない。

配線間電圧Ｖが“Ｖｔｈ≦Ｖ”であるとき、回路素子１２０には、第１配線１３０ａか
ら第２配線１３０ｂに向かって電流Ｉが流れる。配線間電圧Ｖが“Ｖ≦−Ｖｔｈ”である
とき、回路素子１２０には、第２配線１３０ｂから第１配線１３０ａに向かって電流Ｉが
流れる。

（読み出し動作）
読み出し動作は、配線間電圧Ｖｒを“Ｖｒ＜|Ｖｔｈ|”として行う。使用する外部端子
は、例えば、第１外部端子１４０ａおよび第２外部端子１４０ｂである。読み出し動作の
とき、第１外部端子１４０ａおよび第２外部端子１４０ｂに第１電位差が与えられる。配
線間電圧Ｖｒは、第１電位差に基づいて、“Ｖｒ＜|Ｖｔｈ|”に設定される。

図４は、第１実施形態に係る磁気メモリ１００の動作を示す模式図である。
図４は、磁気メモリ１００の読み出し動作Ｒ／Ｏを例示している。

図４には、第１配線１３０ａに正電位を与え、第２配線１３０ｂに第１配線１３０ａよ
りも低い電圧、例えば、接地電位（０Ｖ）を与えた場合が示されている。配線間電圧Ｖｒ
は、“０Ｖ≦Ｖｒ＜Ｖｔｈ”とされる。この場合には、電流Ｉが、読み出しヘッド６を介
して第１配線１３０ａから第２配線１３０ｂに向かって流れる。電流Ｉの値は、読み出し
ヘッド６のＭＴＪ素子の抵抗値に応じて変化する。ＭＴＪ素子の抵抗値が低いと電流Ｉの
値は大きくなり、ＭＴＪ素子の抵抗値が高いと電流Ｉの値は小さくなる。磁気記録層（第
１磁性層２）の、例えば、磁区１３ｄに記録されていた情報は、電流Ｉの値の大小に基づ
いて、“１”であるのか“０”であるのかが判断される。

磁気メモリ１００は、ＭＴＪ素子の電圧降下を、配線間電圧Ｖｒよりも高くすることが
できる。この場合には、電流Ｉは流れない。磁区１３ｄに記録されていた情報は、電流Ｉ
が流れるか流れないかに基づいて、“１”であるのか“０”であるのかが判断される。

図４に示した読み出し動作Ｒ／Ｏの例では、第２配線１３０ｂの電位を、第１配線１３
０ａよりも低くした。しかしながら、第２配線１３０ｂの電位は、第１配線１３０ａより
も高くすることもできる。この場合には、電流Ｉが、ＭＴＪ素子を介して第２配線１３０
ｂから第１配線１３０ａに向かって流れる。具体的には、第２配線１３０ｂに正電位を与
え、第１配線１３０ａに０Ｖを与える。あるいは、第２配線１３０ｂに０Ｖを与え、第１
配線１３０ａに負電位を与える。この場合にも、情報が“１”であるのか“０”であるの
は、電流Ｉの値の大小、又は電流Ｉが流れるか流れないかに基づいて判断される。

（書き込み動作）
書き込み動作は、配線間電圧Ｖｗを、書き込む情報に応じて“Ｖｔｈ≦Ｖｗ”、又は“
−Ｖｗ≦−Ｖｔｈ”として行う。使用する外部端子は、例えば、第１外部端子１４０ａお
よび第２外部端子１４０ｂである。書き込み動作のとき、第１外部端子１４０ａおよび第
２外部端子１４０ｂに第２電位差が与えられる。配線間電圧Ｖｗは、第２電位差に基づい
て、“Ｖｔｈ≦Ｖｗ”、又は“−Ｖｗ≦−Ｖｔｈ”に設定される。

図５は、第１実施形態に係る磁気メモリの動作を示す模式図である。
図５は、磁気メモリ１００の書き込み動作Ｗ／Ｏを例示している。
図５には、配線間電圧Ｖｗを“Ｖｔｈ≦Ｖｗ”とする場合が示されている。

図５に示す状態は、例えば、第１配線１３０ａに正しきい値Ｖｔｈ以上の正電位を与え
、第２配線１３０ｂに接地電位（０Ｖ）の電位を与えることで得られる。電流Ｉは、回路
素子１２０を介して第１配線１３０ａから第２配線１３０ｂに向かって流れる。この際、
導電層３には、電流Ｉが第１電極４ａから第２電極４ｂに向かって、少なくとも導電層３
を介して流れる。これにより、導電層３から第１磁性層２にスピンが注入される。これに
より、第１磁性層２の磁区１３ａの磁化の向きは、例えば「上向き」となる。磁区１３ａ
には、磁化の向きが「上向き」に対応した情報が書き込まれる。

磁区１３ａに、磁化の向きが“下向き”に対応した情報を書き込みたい場合には、配線
間電圧Ｖｗを“−Ｖｔｈ≦−Ｖｗ”とすればよい。配線間電圧Ｖｗを“−Ｖｔｈ≦−Ｖｗ
”とするには、例えば、第１配線１３０ａに接地電位（０Ｖ）を与え、第２配線１３０ｂ
に正しきい値Ｖｔｈ以上の正電位を与えればよい。あるいは第１配線１３０ａに負しきい
値−Ｖｔｈ以下の負電位を与え、第２配線１３０ｂに接地電位（０Ｖ）を与えればよい。
電流Ｉは、回路素子１２０を介して第２配線１３０ｂから第１配線１３０ａに向かって、
少なくとも導電層３を介して流れる。この際、導電層３には、電流Ｉが第２電極４ａから
第１電極４ａに向かって流れる。第１磁性層２には、導電層３から図５に示した状態と逆
向きのスピンが注入される。これにより、第１磁性層２の磁区１３ａの磁化の向きは、例
えば「下向き」となる。磁区１３ａには、磁化の向きが「下向き」に対応した情報が書き
込まれる。

（シフト動作）
シフト動作は、配線間電圧Ｖｓｆを、シフトさせる方向に応じて“Ｖｗ＜Ｖｓｆ”、又
は“−Ｖｓｆ＜−Ｖｗ”として行う。配線間電圧Ｖｓｆは、第２配線１３０ｂと第３配線
１３０ｃとの間の電圧である。使用する外部端子は、例えば、第２外部端子１４０ｂおよ
び第３外部端子１４０ｃである。シフト動作のとき、第２外部端子１４０ｂおよび第３外
部端子１４０ｃに第３電位差が与えられる。配線間電圧Ｖｓｆは、第３電位差に基づいて
、“Ｖｗ＜Ｖｓｆ”、又は“−Ｖｓｆ＜−Ｖｗ”に設定される。

図６は、第１実施形態に係る磁気メモリの動作を示す模式図である。
図６は、磁気メモリ１００のシフト動作Ｓ／Ｏを例示している。
図６には、配線間電圧Ｖｓｆを“Ｖｗ＜Ｖｓｆ”とする場合が示されている。

“Ｖｗ＜Ｖｓｆ”は、第３配線１３０ｃの電位を第２配線１３０ｂよりも高くした場合
である。“−Ｖｓｆ＜−Ｖｗ”は、第３配線１３０ｃの電位を第２配線１３０ｂよりも低
くした場合である。シフト動作Ｓ／Ｏでは、例えば、第２配線１３０ｂの電位を接地電位
（例えば０Ｖ）に固定し、第３配線１３０ｃの電位を、情報をシフトさせる方向に応じて
、正電位又は負電位とする。あるいは情報をシフトさせる方向に応じて、第２配線１３０
ｂの電位と第３配線１３０ｃの電位とを入れ換える。

“Ｖｗ＜Ｖｓｆ”のとき、第１シフト電流Ｉｓｆ１が、第３電極４ｃから第２電極４ｂ
に向かって、第１磁性層２および導電層３を介して流れる（図６参照）。第１シフト電流
Ｉｓｆ１が第１磁性層２に磁壁１２を貫通して流れることで、磁壁１２は、第３電極４ｃ
側から第２電極４ｂ側へとシフトする。磁区１３ａ〜１３ｄは、第３電極４ｃから第２電
極４ｂに向かってシフトする。

“−Ｖｓｆ＜Ｖｗ”のとき、逆向きの第２シフト電流Ｉｓｆ２が、第２電極４ｂから第
３電極４ｃに向かって、第１磁性層２および導電層３を介して流れる（第２シフト電流Ｉ
ｓｆ２は、特に図示せず）。第２シフト電流Ｉｓｆ２が第１磁性層２に磁壁１２を貫通し
て流れることで、磁壁１２は、第２電極４ｂ側から第３電極４ｃ側へとシフトする。磁区
１３ａ〜１３ｄは、第２電極４ｂから第３電極４ｃに向かってシフトする。

配線間電圧Ｖｓｆおよび−Ｖｓｆは、例えば、パルス状に与えられる。配線間電圧Ｖｓ
ｆ、又は−Ｖｓｆがパルス状に与えられている間、第１シフト電流Ｉｓｆ１、又は第２シ
フト電流Ｉｓｆ２が流れる。磁壁１２は、第１シフト電流Ｉｓｆ１および第２シフト電流
Ｉｓｆ２が流れている間、移動する。１パルスで磁壁１２が移動する距離は、例えば、磁
区１３ａ〜１３ｄの１つ分の距離である。ただし、１パルスで磁壁１２が移動する距離は
、これに限られることはない。

図６には、読み出しヘッド６に磁区１３ｃがある場合が示されている。読み出しヘッド
６に磁区１３ｃから磁区１３ｂをシフトさせたい場合には、例えば、配線間電圧Ｖｓｆの
１パルスを与える。これにより、読み出しヘッド６には、磁区１３ｂがシフトされる。読
み出しヘッド６に磁区１３ｃから磁区１３ｄをシフトさせたい場合には、例えば、配線間
電圧−Ｖｓｆの１パルスを与える。これにより、読み出しヘッド６には、磁区１３ｄがシ
フトされる。磁区１３ａ〜１３ｄを、書き込みヘッド１５へシフトさせるときにも、この
ような動作が行われる。
シフト動作Ｓ／Ｏでは、磁区１３ａ〜１３ｄのうち、読み出したい情報を記録している
磁区を、読み出しヘッド６へシフトさせる。また、磁区１３ａ〜１３ｄのうち、情報を書
き込みたい磁区を、書き込みヘッド１５にシフトさせる。

シフト動作Ｓ／Ｏの間、第１シフト電流Ｉｓｆ１、および第２シフト電流Ｉｓｆ２は、
第１磁性層２だけでなく導電層３にも流れる。導電層３に電流が流れることは、書き込み
動作Ｗ／Ｏと同様である。異なるところは、第１磁性層２において磁壁１２が移動してい
るか、停止しているかである。磁壁１２が移動していれば、導電層３に電流が流れたとし
ても、第１磁性層２へのスピン注入は抑制される。

言い換えれば、書き込み動作Ｗ／Ｏの間は、磁壁１２を停止させる。これにより、第１
磁性層２へのスピン注入を促進する。シフト動作Ｓ／Ｏの間は、磁壁１２を移動させる。
これにより、第１磁性層２へのスピン注入を抑制する。磁壁１２を停止させたままなのか
、移動させるのかは、第１磁性層２に流す電流の大きさで制御できる。

このような第１実施形態に係る磁気メモリ１００によれば、情報の書き込み方式をスピ
ン注入方式とした磁壁移動メモリ（以下スピン注入磁壁移動メモリという）が提供される
。

第１実施形態に係る磁気メモリ１００によれば、読み出し動作Ｒ／Ｏが、第１外部端子
１４０ａおよび第２外部端子１４０ｂに与えられた第１電位差に基づいて行われる。書き
込み動作Ｗ／Ｏも、第１外部端子１４０ａおよび第２外部端子１４０ｂに与えられた第２
電位差に基づいて行われる。このため、読み出し動作Ｒ／Ｏと書き込み動作Ｗ／Ｏとで、
外部端子を使い分けなくてもよい。したがって、読み出し動作Ｒ／Ｏと書き込み動作Ｗ／
Ｏとで外部端子を使い分ける磁気メモリに比較して、第１の実施形態に係る磁気メモリ１
００は、外部端子数を削減できる。

第６磁性層１４は、構造体１の第１部分１ａと構造体１の第２部分１ｂとの間の第４部
分１ｄに設けられている。このため、磁気メモリ１００は、構造体１の第１部分１ａと第
２部分１ｂとの間の第１磁性層２に、例えば、複数の情報を記録することができる。

構造体１の第２部分１ｂには、第３電極４ｃが電気的に接続されている。このため、構
造体１の第１磁性層２を、磁壁移動メモリの、複数の情報を記録する磁気記録層とできる
。

さらに、第１配線１３０ａは、読み出し動作Ｒ／Ｏが行われるときだけでなく、書き込
み動作Ｗ／Ｏが行われるときにも電位が与えられる。このため、磁気記録層（第１磁性層
２）、読み出しヘッド６、および書き込みヘッド１５が集積されるメモリセルアレイにお
いては、読み出し動作Ｒ／Ｏ用の配線と書き込み動作Ｗ／Ｏ用の配線とを別々に設けなく
てもよい。したがって、メモリセルアレイ内に、読み出し動作Ｒ／Ｏ用の配線と書き込み
動作Ｗ／Ｏ用の配線とを備えている磁気メモリに比較して、磁気メモリ１００は、メモリ
セルアレイの集積度を向上できる。

読み出しヘッド６のＭＴＪ素子には、より高いＴＭＲ比が求められる。これにより、磁
気メモリ１００の設計・製造マージンが拡大する。高いＴＭＲ比を得るために、高抵抗状
態と低抵抗状態とで抵抗値の差は拡大される。しかし、高抵抗状態における抵抗値を高め
すぎると、書き込み動作Ｗ／Ｏ中にＭＴＪ素子に電流が流れ難くなり、ＭＴＪ素子の書き
込み特性が低下する。

このような事情に対して、磁気メモリ１００は、書き込み動作Ｗ／Ｏ中にＭＴＪ素子に
電流を流さない。このため、書き込み動作Ｗ／Ｏ中にＭＴＪ素子に電流を流す場合に比較
して、書き込み特性を低下させずに、高抵抗状態における抵抗値を高めることができる。
したがって、磁気メモリ１００は、その設計・製造マージンを拡大できる。

磁気メモリ１００は、ＭＴＪ素子の抵抗値に関わらずに、配線間電圧Ｖｗが、回路素子
１２０の正しきい値Ｖｔｈ以上、又は負しきい値−Ｖｔｈ以上になれば、情報を書き込む
ことができる。このため、ＭＴＪ素子の抵抗値を、書き込み動作の際に与えられる配線間
電圧Ｖｗでは、導通しないような値に高めることが可能である。

磁気メモリ１００は、第１磁性層（磁気記録層）２が第２磁性層（フリー層）５に静磁
結合する。第１磁性層２の磁区１３ａ〜１３ｄに記録された情報は、読み出しヘッド６に
おいて静磁結合により第２磁性層５に伝えられる。磁化の向きを静磁結合によって、第１
磁性層（磁気記録層）２から第２磁性層（フリー層）５に伝える場合、第５磁性層（参照
層）１１は、シンセティックアンチフェロ（Ｓｙ−ＡＦ）構造とされることが好ましい。
Ｓｙ−ＡＦ構造は、磁化の向きを強固に固定できる。このため、静磁結合による第５磁性
層（参照層）１１の磁化の反転を抑制できる。磁気メモリ１００の第５磁性層（参照層）
１１をＳｙ−ＡＦ構造とすると、磁気メモリ１００の設計・製造マージンは、さらに拡大
する。

このように、第１実施形態に係る磁気メモリ１００によれば、外部端子数の削減、集積
度の向上、および設計・製造マージンの拡大が可能な磁気メモリを提供できる。

（第２実施形態）
第２実施形態は、第１実施形態に係る磁気メモリ１００を、メモリセルアレイに集積す
る場合の一例に関する。

図７は、磁気メモリを示す模式的断面図である。
図７に示すように、第２実施形態に係る磁気メモリ２００は、半導体構造２１０、磁気
トンネル接合構造ＭＴＪ、第１電極構造２２０、バイアス構造２３０、第２電極構造２４
０、絶縁膜２５０、メモリホール２６０、構造体１、および第３電極構造２７０を含む。

半導体構造２１０は、半導体基板２０１に設けられている。半導体構造２１０は、第１
トランジスタ２１１、第２トランジスタ２１２、および回路素子１２０を含む。第１トラ
ンジスタ２１１、第２トランジスタ２１２、および回路素子１２０は、半導体基板２０１
に設けられる。半導体基板２０１の導電形は、例えば、ｐ形である。ｐ形半導体基板２０
１に設けられる第１トランジスタ２１１および第２トランジスタ２１２は、ｎチャネル形
絶縁ゲート型ＦＥＴである。半導体基板２０１の一例は、シリコン基板である。

第１トランジスタ２１１の電流通路の一端、例えば、ｎ形ドレイン領域２１１ｄは、第
１横配線２１３を介して第１外部端子１４０ａと電気的に接続される。第２トランジスタ
２１２の電流通路の一端、例えば、ｎ形ドレイン領域２１２ｄは、第２横配線２１４を介
して第２外部端子１４０ｂと電気的に接続される。

回路素子１２０は、第１導電形の第１半導体層１６、第１導電形の第２半導体層１７、
第２導電形の第３半導体層１８を含む。本実施形態では第１導電形はｎ形であり、第２導
電形はｐ形である。ｎ形とｐ形とは逆であってもよい。ｎ形第２半導体層１７は、ｐ形で
ある半導体基板２０１内に設けられ、例えば、第３横配線２１５を介して第１トランジス
タ２１１の他端、例えば、ｎ形ソース領域２１１ｓと電気的に接続される。第１横配線２
１５上には、第１縦配線２１６が設けられている。ｐ形第３半導体層１８は、例えば、ｎ
形第２半導体層１７内に設けられ、ｎ形第２半導体層１７とｐｎ接合を介して電気的に接
続される。ｎ形第１半導体層１６は、例えば、ｐ形第３半導体層１８内に設けられ、ｐ形
第３半導体層１８とｐｎ接合を介して電気的に接続される。

図７に示す例では、第１配線１３０ａは、第１横配線２１３、第１トランジスタ２１１
の電流通路、および第３横配線２１５を含む。第２配線１３０ｂは、第２横配線２１４お
よび第２トランジスタ２１２の電流通路を含む。

半導体構造２１０の上方には、磁気トンネル接合構造ＭＴＪが設けられている。磁気ト
ンネル接合構造ＭＴＪは、第２磁性層５、絶縁層７、および第５磁性層１１を含む。第５
磁性層１１は、第３磁性層８、カップリング層９、および第４磁性層１０を含む。第５磁
性層１１は、Ｓｙ−ＡＦ構造である。第５磁性層１１に含まれた第４磁性層１０は、第１
縦配線２１６上に設けられている。第４磁性層１０は、第１縦配線２１６および第３横配
線２１５を介して、ｎ形ソース領域２１１ｓおよび第２半導体層１７と電気的に接続され
る。第４磁性層１０上には、カップリング層９が設けられている。カップリング層９上に
は、第３磁性層８が設けられている。第３磁性層８上には、絶縁層７が設けられている。
絶縁層７上には、第２磁性層５が設けられている（中間層）。

磁気トンネル接合構造ＭＴＪの上方には、第１電極構造２２０が設けられている。第１
電極構造２２０は、第２トランジスタ２１２の電流通路の他端、例えば、ｎ形ソース領域
２１２ｓおよび第２磁性層５と電気的に接続される。本実施形態では、第１電極構造２２
０は、第２電極４ｂ、接続電極２２１、および第２縦配線２２２を含む。第２電極４ｂは
、接続電極２２１および第２縦配線２２２と電気的に接続される。接続電極２２１は第２
磁性層５上に設けられ、第２電極４ｂを第２磁性層５と電気的に接続する。第２縦配線２
２２はソース領域２１２ｓ上に設けられ、第２電極４ｂをソース領域２１２ｓに接続する
。

第１電極構造２２０の上方には、バイアス構造２３０が設けられている。バイアス構造
２３０は、第６磁性層１４を含む。書き込みヘッド１５は、バイアス構造２３０を含む。

バイアス構造２３０の上方には、第２電極構造２４０が設けられている。第２電極構造
２４０は、第１半導体層１６と電気的に接続される。本実施形態では、第２電極構造２４
０は、第１電極４ａ、第３縦配線２４１を含む。第１電極４ａは、第３縦配線２４１と電
気的に接続される。第３縦配線２４１は第１半導体層１６上に設けられ、第１電極４ａを
第１半導体層１６と電気的に接続する。

第２電極構造２４０の上方には、絶縁膜２５０が設けられている。絶縁膜２５０は、磁
気メモリ２００が備えた構造を、電気的に絶縁する層間絶縁膜である。図７においては、
層間絶縁膜を簡略化して示している。

絶縁膜２５０には、メモリホール２６０が設けられている。メモリホール２６０は、そ
の底部において第１電極構造２２０が露出する。メモリホール２６０は、その側部におい
て第２電極構造２４０が露出する。

メモリホール２６０内には、構造体１が設けられている。構造体１は、第１磁性層２と
導電層３とを含む。本実施形態では、第１磁性層２がメモリホール２６０の底部および側
部を含む内壁上に設けられている。第１磁性層２は、メモリホール２６０の底部において
、第１電極構造２２０と電気的に接続される。本実施形態では、第２電極４ｂと電気的に
接続される。第１磁性層２は、メモリホール２６０の側部において、第２電極構造２４０
と電気的に接続される。本実施形態では、第１電極４ａと電気的に接続される。導電層３
は、第１磁性層２上に設けられている。読み出しヘッド６は、メモリホール２６０の底部
に、第１磁性層２、第２電極４ｂ、接続電極２２１、第２磁性層５、絶縁層７、および第
５磁性層を含む。第１磁性層２は、メモリホール２６０の底部において、第２磁性層５と
静磁結合する。

絶縁膜２５０上には、第３電極構造２７０が設けられている。第３電極構造２７０は、
構造体１と電気的に接続される。第３電極構造２７０は、第３電極４ｃを含む。第３電極
４ｃは、例えば、メモリホール２６０の上端と電気的に接続される。第３電極４ｃは、第
３外部端子１４０ｃと電気的に接続される。

次に、磁気メモリ２００の動作の例を説明する。
磁気メモリ２００の動作は、図１に示した磁気メモリ１００の動作と同様である。した
がって、以下では、読み出し動作時、書き込み動作時、およびシフト動作時の電流経路を
説明する。

（読み出し動作）
図８は、第２実施形態に係る磁気メモリ２００の動作を示す模式図である。
図８は、読み出し動作Ｒ／Ｏを例示している。

図８に示すように、読み出し動作Ｒ／Ｏのとき、電流経路は、例えば、第１外部端子１
４０ａ〜第１横配線２１３〜ドレイン領域２１１ｄ〜ソース領域２１１ｓ〜第３横配線２
１５〜第１縦配線２１６〜読み出しヘッド６〜第２電極４ｂ〜第２縦配線２２２〜ソース
領域２１２ｓ〜ドレイン領域２１２ｄ〜第２横配線２１４〜第２外部端子１４０ｂである
。読み出しヘッド６においては、ＭＴＪ〜接続電極２２１を介する。

（書き込み動作）
図９は、第２実施形態に係る磁気メモリ２００の動作を示す模式図である。
図９は、書き込み動作Ｗ／Ｏを例示している。

図９に示すように、書き込み動作Ｗ／Ｏのとき、電流経路は、例えば、第１外部端子１
４０ａ〜第１横配線２１３〜ドレイン領域２１１ｄ〜ソース領域２１１ｓ〜第３横配線２
１５〜回路素子１２０〜第３縦配線２４１〜第１電極４ａ〜導電層３〜書き込みヘッド１
５〜第２電極４ｂ〜第２縦配線２２２〜ソース領域２１２ｓ〜ドレイン領域２１２ｄ〜第
２横配線２１４〜第２外部端子１４０ｂである。電流経路は、書き込む情報に応じて図１
０に示す場合と逆となることがある。

（シフト動作）
図１０は、第２実施形態に係る磁気メモリ２００の動作を示す模式図である。
図１０は、書き込み動作Ｗ／Ｏを例示している。

図１０に示すように、シフト動作Ｓ／Ｏのとき、電流経路は、例えば、第３外部端子１
４０ｃ〜第１磁性層２〜第２電極４ｂ〜第２縦配線２２２〜ソース領域２１２ｓ〜ドレイ
ン領域２１２ｄ〜第２横配線２１４〜第２外部端子１４０ｂである。電流経路は、情報を
シフトさせる方向に応じて図１０に示す場合と逆となることがある。

以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明の実
施形態は、これらの具体例に限定されるものではない。例えば、磁気メモリに含まれた、
第１磁性層２、導電層３、第２磁性層５、絶縁層７、第６磁性層１１などの各要素の具体
的な構成に関しては、当業者が公知の範囲から適宜選択することができる。また、本発明
を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。

また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも
、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施形態として上述した磁気メモリを基にして、当業者が適宜設計変
更して実施し得る全ての磁気記憶素子および不揮発性記憶装置も、本発明の要旨を包含す
る限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に
想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するもの
と了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。

１…構造体、 １ａ…第１部分、 １ｂ…第２部分、 １ｃ…第３部分、 １ｄ…第４
部分、 ２…第１磁性層、 ３…導電層、 ４ａ…第１電極、 ４ｂ…第２電極、 ４ｃ
…第３電極、 ５…第２磁性層、 ６…読み出しヘッド、 ７…絶縁層（中間層）、 ８
…第３磁性層、 ９…カップリング層、 １０…第４磁性層、 １１…第５磁性層、 １
２…磁壁、 １３ａ〜１３ｄ…磁区、 １４…第６磁性層、 １５…書き込みヘッド、
１６…第１導電形の第１半導体層、 １７…第１導電形の第２半導体層、 １８…第２導
電形の第３半導体層、 １００…磁気メモリ、 １０１…磁気メモリ、 １１０ａ…第１
並列回路、 １１０ｂ…第２並列回路、 １２０…回路素子、 １３０ａ…第１配線、
１３０ｂ…第２配線、 １３０ｃ…第３配線、 １４０ａ…第１外部端子、 １４０ｂ…
第２外部端子、 １４０ｃ…第３外部端子、 Ｄ１…ダイオード、 Ｄ２…ダイオード、
ｒ１ａ…第１抵抗部、 ｒ２ａ…第２抵抗部、 ｒ１ｂ…第３抵抗部、 ｒ２ｂ…第４
抵抗部、 ＭＴＪ…磁気トンネル接合構造、 ２００…磁気メモリ、 ２０１…半導体基
板、 ２１０…半導体構造、 ２１１…第１トランジスタ、 ２１２…第２トランジスタ
、 ２１３…第１横配線、 ２１４…第２横配線、 ２１５…第３横配線、 ２１６…第
１縦配線、 ２２０…第１電極構造、 ２２１…接続電極、 ２２２…第２縦配線、 ２
２２ａ…第１レベル第２縦配線、 ２２２ｂ…第２レベル第２縦配線、 ２３０…バイア
ス構造、 ２４０…第２電極構造、 ２４１…第３縦配線、 ２４１ａ…第１レベル第３
縦配線、 ２４１ｂ…第２レベル第３縦配線、 ２４１ｃ…第３レベル第３縦配線、 ２
５０…絶縁膜。

Claims (12)

1. 第１磁性層と導電層とを含む構造体と、
   第２磁性層であって、前記第２磁性層と前記導電層との間に前記第１磁性層が配置され
   た、前記第２磁性層と、
   前記構造体の第１部分と電気的に接続された第１電極と、
   前記第１磁性層と前記第２磁性層との間に設けられた第２電極と、
   第３磁性層と、
   前記第３磁性層と前記第２磁性層との間に設けられた中間層と、
   前記構造体の第２部分と電気的に接続された第３電極と、
   前記構造体の第３部分と絶縁されて設けられた第４磁性層と、
   前記第１電極と前記第２電極の間に設けられた第６磁性層と、
   前記第１電極と電気的に接続された第１導電形の第１半導体層と、
   前記第３磁性層と電気的に接続された第１導電形の第２半導体層と、
   前記第１半導体層および前記第２半導体層と電気的に接続された第２導電形の第３半導
   体層と、
   を備えた磁気メモリ。
2. 前記導電層による第１抵抗部と、前記第１磁性層による第２抵抗部であって前記第１抵
   抗部と並列に接続された前記第２抵抗部と、を含む並列回路により、前記第１電極は、前
   記第２電極と接続された、請求項１記載の磁気メモリ。
3. 前記第１抵抗部の抵抗値は、前記第２抵抗部の抵抗値よりも低い、請求項２記載の磁気
   メモリ。
4. 前記導電層は、非磁性である、請求項１〜３のいずれか１つに記載の磁気メモリ。
5. 前記第１磁性層は、前記第２磁性層と静磁結合した、請求項１〜４のいずれか１つに記
   載の磁気メモリ。
6. 前記第３磁性層は、
   第５磁性層と、
   第６磁性層と、
   前記第５磁性層と前記第６磁性層との間に設けられた非磁性層と、
   を含み、
   前記第５磁性層の磁化の向きは、前記第６磁性層の磁化の向きと反対である、請求項１
   〜５のいずれか１つに記載の磁気メモリ。
7. 前記第３磁性層および前記第２半導体層と電気的に接続された第１配線と、
   前記第２電極と電気的に接続された第２配線と、
   前記第３電極と電気的に接続された第３配線と、
   をさらに備えた、請求項１〜６のいずれか１つに記載の磁気メモリ。
8. 前記第１電極と電気的に接続された第１導電形の第１半導体層と、
   前記第３磁性層と電気的に接続された第１導電形の第２半導体層と、
   前記第１半導体層および前記第２半導体層と電気的に接続された第２導電形の第３半導
   体層とを含む回路素子を備え、
   前記回路素子は、正しきい値電圧Ｖｔｈおよび負しきい値電圧−Ｖｔｈを持ち、
   読み出し動作のとき、
   前記第１配線と前記第２配線との間の電圧Ｖｒは、
   Ｖｒ＜|Ｖｔｈ|
   であり、
   書き込み動作のとき、
   前記第１配線と前記第２配線との間の電圧Ｖｗは、
   Ｖｔｈ≦Ｖｗ、又は−Ｖｗ≦−Ｖｔｈ
   であり、
   シフト動作のとき、
   前記第２配線と前記第３配線との間の電圧Ｖｓｆは、
   Ｖｗ≦Ｖｓｆ、又は−Ｖｓｆ≦−Ｖｗ
   である、請求項７記載の磁気メモリ。
9. 第１外部端子と、
   第２外部端子と、
   第３外部端子と、
   をさらに備え、
   前記第１外部端子は、前記第１配線と電気的に接続され、
   前記第２外部端子は、前記第２配線と電気的に接続され、
   前記第３外部端子は、前記第３配線と電気的に接続され、
   前記読み出し動作のとき、前記第１外部端子および前記第２外部端子に第１電位差が与
   えられ、
   前記書き込み動作のとき、前記第１外部端子および前記第２外部端子に第２電位差が与
   えられ、
   前記シフト動作のとき、前記第２外部端子および前記第３外部端子に第３電位差が与え
   られる、請求項８記載の磁気メモリ。
10. 第１情報および第２情報が、前記第１磁性層に書き込まれる、請求項１〜９のいずれか
    １つに記載の磁気メモリ。
11. 前記第１磁性層は、第１磁区と、第２磁区とを含み、
    前記第１情報は前記第１磁区に書き込まれ、前記第２情報は前記第２磁区に書き込まれ
    る、請求項１０記載の磁気メモリ。
12. 前記第６磁性層は反強磁性を含む、請求項１乃至１１のいずれか１に記載の磁気メモリ
    。

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