JP2018011358A - Image pickup device, image reading apparatus, and image forming apparatus - Google Patents
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Abstract
Description
本発明は、撮像素子、画像読取装置及び画像形成装置に関する。 The present invention relates to an image sensor, an image reading apparatus, and an image forming apparatus.
画像を読取るスキャナには光電変換素子として従来CCDが多く使われてきたが、近年の低電力化要求により、CMOSリニアセンサが注目されている。CMOSリニアセンサは、入射光をフォトダイオードによって光電変換する点ではCCDと同じである。CCDは、シフトレジスタによって転送した電荷を電荷検出部によって電荷−電圧変換する。これに対し、CMOSリニアセンサは、画素毎の電荷検出部によって電荷を電圧信号に変換し、スイッチを介して電圧信号をそれぞれ出力するため、CCDよりも低消費電力であることが知られている。 Conventionally, CCDs are often used as photoelectric conversion elements in scanners that read images, but CMOS linear sensors are attracting attention due to recent demands for low power consumption. The CMOS linear sensor is the same as the CCD in that incident light is photoelectrically converted by a photodiode. The CCD performs charge-voltage conversion on the charge transferred by the shift register by the charge detection unit. On the other hand, a CMOS linear sensor is known to have lower power consumption than a CCD because it converts charges into voltage signals by a charge detection unit for each pixel and outputs each voltage signal via a switch. .
しかし、従来のCMOSリニアセンサでは、アナログバスを介してアナログ画像信号を伝送するために、アナログバスが全画素にわたって接続されて長くなっていた。従って、配線抵抗や配線容量が大きく、高速化ができないという問題があった。 However, in the conventional CMOS linear sensor, in order to transmit an analog image signal via an analog bus, the analog bus is connected over all pixels and becomes long. Therefore, there is a problem that the wiring resistance and the wiring capacity are large and the speed cannot be increased.
また、従来技術として、特許文献1には、1ラインを走査するために、3分割されたブロックが3回に分けて走査制御され、1回目、2回目、3回目の走査で、第1ブロック、第2ブロック、第3ブロックが異なる色の異なる分割ブロックを同時走査するセンサが開示されている。
In addition, as a conventional technique, in
しかしながら、従来は、アナログバスの配線抵抗や配線容量を小さくすることができず、CMOSリニアセンサを高速化することができなかった。 However, conventionally, the wiring resistance and wiring capacity of the analog bus cannot be reduced, and the speed of the CMOS linear sensor cannot be increased.
本発明は、上記に鑑みてなされたものであって、画像読取りの高速化を可能にする撮像素子、画像読取装置及び画像形成装置を提供することを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to provide an image sensor, an image reading apparatus, and an image forming apparatus that enable high-speed image reading.
上述した課題を解決し、目的を達成するために、本発明は、複数の光電変換素子と、複数の光電変換素子の中で選択された複数の光電変換素子により構成される画素群毎にA/D変換を行うAD変換部と、を有し、画素群を構成する各光電変換素子は、画素群に対応するAD変換部に対して、予め定められた時間内に伝送可能な距離としたバスラインでそれぞれ接続されていることを特徴とする。 In order to solve the above-described problems and achieve the object, the present invention provides an A for each pixel group including a plurality of photoelectric conversion elements and a plurality of photoelectric conversion elements selected from the plurality of photoelectric conversion elements. Each photoelectric conversion element constituting the pixel group has a distance that can be transmitted within a predetermined time with respect to the AD conversion unit corresponding to the pixel group. Each is connected by a bus line.
本発明によれば、画像読取りの高速化を可能にすることができるという効果を奏する。 According to the present invention, it is possible to increase the speed of image reading.
まず、本発明をするに至った背景について説明する。図1は、画像読取装置1の概要を示す図である。画像読取装置1は、CMOSリニアセンサ10、AFE(Analog front end)12及びタイミング制御部(TG:Timing Generator)14を有する。
First, the background that led to the present invention will be described. FIG. 1 is a diagram showing an outline of the
CMOSリニアセンサ10は、n個の画素毎にフォトダイオード(PD:光電変換素子)100、電荷検出部(Cfd)102及びスイッチ(SW)104を有し、画像信号を出力バッファ106から出力する。PD100は、例えば原稿からの反射光(入射光)を光電変換する。電荷検出部102は、PD100が光電変換により蓄積した電荷を電圧信号に変換する。そして、電圧信号に変換された画像信号は、スイッチ104を介してアナログバスに入力され、出力バッファ106から出力される。
The CMOS
具体的には、各スイッチ104は、1〜n画素目まで順に切替わることによって画素毎の画像信号を出力する。なお、CMOSリニアセンサ10は、A3原稿を読取るために、例えば約7000画素(n=約7000)となっている。以下、n=7000として説明する。
Specifically, each
スイッチ104を駆動する駆動信号(S[7000])は、1ライン期間に1回ONする信号となる。但し、複数画素を同時にONすることができないため、画素毎に僅かにONとなるタイミングが異なる。つまり、各スイッチ104を駆動する信号(S[7000:1])は、1ライン期間に画素周期幅で1回アサートする信号であり、信号数は画素数と同じである。
A drive signal (S [7000]) for driving the
同様に、PD100が蓄積した電荷を電荷検出部102に転送するための信号(TS[7000:1])や、電荷検出部102をリセットする信号(RS[7000:1])も、1ライン期間に画素周期幅で1回アサートする信号であり、信号数は画素数と同じである。
Similarly, a signal (TS [7000: 1]) for transferring the charge accumulated in the
なお、図1においては、読取対象における画素位置となるPix1〜Pix(n)に対してそれぞれ1画素のみ記載されているが、RGBの3色のフィルタによって入射光をRGBの3色の電気信号へ変換して取り出す場合には、3色分の画素(約7000画素×3色)が色毎にアレイ状に配置される。 In FIG. 1, only one pixel is described for each of Pix1 to Pix (n) serving as pixel positions in the reading target. However, incident light is converted into RGB three-color electrical signals by RGB three-color filters. In the case of taking out by converting into a pixel, pixels for three colors (approximately 7000 pixels × 3 colors) are arranged in an array for each color.
AFE12は、AD変換部(ADC)120などを有し、CMOSリニアセンサ10が出力する画像信号をアナログ信号からデジタル信号に変換する。また、AFE12は、デジタル変換した画像信号を後段の画像処理部へ伝送するための高速シリアル信号変換部(例えばLVDSやVbyOne等)を有していてもよい。タイミング制御部14は、CMOSリニアセンサ10を制御する制御信号、及びAFE12を制御する信号等を出力する。
The AFE 12 includes an AD conversion unit (ADC) 120 and the like, and converts an image signal output from the CMOS
なお、AFE12及びタイミング制御部14が1チップで構成されてもよいし、CMOSリニアセンサ10、AFE12及びタイミング制御部14が1チップで構成されてもよい。また、CMOSリニアセンサ10は、高速化のために、画素毎に存在するスイッチ104のサイズが大きくされ、アナログバス幅も広く確保されることによってインピーダンスが低く抑えられ、高速駆動による信号劣化を抑えるように構成されてもよい。ただし、この場合には、スイッチ104の寄生容量、及びアナログバスの配線容量による負荷が必然的に増大するため、高速駆動を妨げる要因もある。
The AFE 12 and the
図2は、図1に示したCMOSリニアセンサ10を駆動する動作を示すタイミングチャートである。CMOSリニアセンサ10の駆動信号は、基準クロック(CLK)を用いてタイミング制御部14が生成する。
FIG. 2 is a timing chart showing an operation for driving the CMOS
まず、タイミング制御部14は、ライン(ライン毎の読取り)の開始に先立ってRSをONにする。RSは、電荷検出部102の電荷をリセットする信号であり、画素信号を読み出す期間ではリセット状態が解除(OFF)される。
First, the
タイミング制御部14は、電荷検出部102のリセット状態を解除した状態で、転送信号(TS)をONにすることによってPD100から電荷を電荷検出部102へ転送する。電荷検出部102は、電荷−電圧変換を行う。
The
次に、タイミング制御部14は、スイッチ104を制御するスイッチ制御信号(S)をONにし、電圧変換された画像信号をアナログバスに送出させる。アナログバスは、全画素の出力が接続されたバスであり、あるタイミングでは選択された1画素のみが接続され、それ以外の画素はスイッチ104によって非接続状態となっている。このように、CMOSリニアセンサ10は、全ての画素信号が共通のアナログバスを用いる。
Next, the
アナログバスに出力された画像信号は、出力バッファ106を介して外部に出力される。その後、タイミング制御部14は、スイッチ制御信号(S)をOFFにすることによってスイッチ104を閉じ、次画素の処理に移る。タイミング制御部14は、この一連の動作を全画素信号が出力されるまで行う。そのため、TS[n]、RS[n]、S[n]のタイミングは、1画素周期ずつずれており、1ライン周期には1連の動作が約7000回行われる。CMOSリニアセンサ10は、RGB3色の画像信号を出力する場合、RGB3色分のアナログバスを備えることとなる。
The image signal output to the analog bus is output to the outside via the
なお、lsyncは、ライン同期信号であり、画像データの主走査1ラインの周期を示す。画像読取装置1は、CMOSリニアセンサ10が出力した画素データを順次AFE12によってA/D変換し、例えば高速シリアル信号に変換して後段に出力する。
Note that lsync is a line synchronization signal and indicates the period of one main scanning line of image data. The
上記の動作は、CMOSリニアセンサ10の全画素に渡って行われるため、タイミング制御部14は、数〜数十MHzの画素周波数で画素を駆動していることとなる。CMOSリニアセンサ10は、画素周波数1クロック分の動作を7000回駆動(7000本の信号で駆動)する。CMOSリニアセンサ10を高速で動作させる場合には、信号波形の劣化を防ぐためにスイッチ104を大きくしてインピーダンスを小さくすることや、7000画素分のアナログ信号を転送するアナログバス配線を太くする必要がある。しかし、高速動作を行うために、スイッチ104を大きくすると、寄生容量が増大する。また、アナログバスを太くすると、配線容量が増大する。つまり、信号波形をなまらせてしまうことになるため、高速動作を妨げてしまう。
Since the above operation is performed over all the pixels of the CMOS
(第1実施形態)
次に、第1実施形態にかかる撮像素子について説明する。図3は、第1実施形態にかかる撮像素子20の構成の概要を例示する図である。撮像素子20は、例えば読取対象における画素位置となるPix1〜Pix(n)をRGBの3色でそれぞれ読取り可能にされ、色毎に一方向にn個ずつ画素(画素部)が配列されたCMOSカラーリニアセンサである。以下、各撮像素子の構成部分と実質的に同じ構成部分には、同一の符号が付してある。
(First embodiment)
Next, the image sensor according to the first embodiment will be described. FIG. 3 is a diagram illustrating an outline of the configuration of the
Rのフィルタ(図示せず)が設けられた画素200は、フォトダイオード(PD_r)及び画素ブロック(pixblk_r)を有する。Gのフィルタ(図示せず)が設けられた画素202は、フォトダイオード(PD_g)及び画素ブロック(pixblk_g)を有する。Bのフィルタ(図示せず)が設けられた画素204は、フォトダイオード(PD_b)及び画素ブロック(pixblk_b)を有する。各画素ブロックは、フォトダイオード(光電変換素子)が蓄積した電荷を電圧変換する図示しない電荷検出部(Cfd)、及びCfdを駆動する回路等を含む。以下、フォトダイオードはPD_*と記し、画素ブロックはpixblk_*と記すことがある。なお、添え字*は、r,g,bの色のいずれかを表す。
The
そして、撮像素子20は、画素200、画素202、画素204及びAD変換部(ADC)をそれぞれn個ずつ有し、n個のADCがA/D変換を行った画像信号をパラレルシリアル変換部(PS)206を介して色毎にシリアルに出力するように構成されている。
The
例えば、撮像素子20は、原稿からの反射光(入射光)をPD_*により電荷として蓄積し、蓄積した電荷をpixblk_*のCfdによって電圧に変換する。そして、撮像素子20は、複数の画素からなる画素群毎に、近傍に設けられた共通のADCによって画像信号をA/D変換する。ここで、近傍とは、例えば画素群を構成する複数の画素それぞれからADCまでの距離の差が桁違いに(又は2桁を超えて)異なることがないことなど、予め定められた時間内に各信号を伝送可能な距離とする。
For example, the
撮像素子20は、色毎の配列方向(主走査方向)に隣接する同色の3画素を1つの画素群(図3中の黒太線で囲んだ範囲を1つの画素群)とし、画素群毎に1つのADC(共通のADC)を使用する。つまり、撮像素子20は、pixblk_*のCfdからのアナログ信号を近傍のADCで直ちにA/D変換するので、アナログバス長が極端に短くされており、高速化が可能となっている。
The
撮像素子20は、画素群内の1画素毎に全画素群が出力する画像信号を全ADCが一斉にA/D変換する。そして、撮像素子20は、全ADCが画素群毎にパラレルに出力するデジタル信号の画像データをパラレルシリアル変換部206によってシリアルデータ(Dout(r)、Dout(g)、Dout(b))に変換して後段へ出力する。
In the
そして、撮像素子20は、画素群として3画素を一括りにする(選択する)ことに限定されない。例えば、撮像素子20は、1ラインをEVEN画素とODD画素の2つに分けて出力する場合と同様に、6画素(RGBそれぞれEVEN画素とODD画素の2画素ずつ)を1つの画素群としてADCを共用してもよい。
The
図4は、図3に示した画素の構成を示す図である。図3においては、同色の3画素を1つの画素群として並列処理する例を示したが、図4では撮像素子20のBの画素群に着目して説明する。
FIG. 4 is a diagram showing a configuration of the pixel shown in FIG. FIG. 3 shows an example in which three pixels of the same color are processed in parallel as one pixel group, but in FIG. 4, the description will be given focusing on the B pixel group of the
Vddは、撮像素子20に供給される電源電圧であり、出力の基準電位となっている。PD_bは、それぞれ入射光の強さに応じて電荷を蓄積する。リセット信号(RS1、RS2、RS3)は、PD_bが蓄積した電荷を電圧に変換する電荷検出部(Cfd)をリセットする信号である。転送信号(TS1、TS2、TS3)は、PD_bが蓄積した電荷を電圧に変換するCfdへ伝送する信号である。
Vdd is a power supply voltage supplied to the
図4においては、点線で囲まれたCfdを含む範囲が画素回路(pixblk_b)である。pixblk_bによって電圧に変換されたアナログ信号(A_sig_b1、A_sig_b2、A_sig_b3)は、画素204(PD_bとpixblk_b)の近傍に設けられたADCへの転送信号(ADTS1、ADTS2、ADTS3)に応じて転送される。 In FIG. 4, a range including Cfd surrounded by a dotted line is a pixel circuit (pixblk_b). The analog signals (A_sig_b1, A_sig_b2, A_sig_b3) converted into voltages by pixblk_b are transferred according to transfer signals (ADTS1, ADTS2, ADTS3) to the ADC provided in the vicinity of the pixel 204 (PD_b and pixblk_b).
なお、撮像素子20は、各信号(RS、TS、ADTS)が各画素群に並列に入力される。ただし、これらの各信号(RS、TS、ADTS)は、他の画素群とそれぞれ共通になっている。
Note that in the
図5は、図3に示した画素が出力した信号をA/D変換するAD変換部(ADC)の周辺を示す図である。画素204が出力したアナログ信号(A_sig_b1、A_sig_b2、A_sig_b3)は、転送タイミングが異なる3本の転送信号(ADTS1、ADTS2、ADTS3)によってADCへ転送される。
FIG. 5 is a diagram illustrating the periphery of an AD conversion unit (ADC) that performs A / D conversion on the signal output from the pixel illustrated in FIG. 3. The analog signals (A_sig_b1, A_sig_b2, A_sig_b3) output from the
ADCへ転送された画像信号は、ADCをイネーブルにする信号ADENがHighの期間に1画素ずつA/D変換され、転送信号(ADTS1、ADTS2、ADTS3)がHighの期間にデジタル信号(D_sig_b1、D_sig_b2、D_sig_b3)がパラレルシリアル変換部206へ出力される。
The image signal transferred to the ADC is A / D converted pixel by pixel when the signal ADEN for enabling the ADC is High, and the digital signal (D_sig_b1, D_sig_b2) when the transfer signals (ADTS1, ADTS2, ADTS3) are High. , D_sig_b3) is output to the parallel-
なお、撮像素子20は、各ADCの前段にそれぞれアナログメモリ(記憶部)を備えることにより、A_sig_b1、A_sig_b2、A_sig_b3を同時にADCへ転送させることが可能となり、時間的に同時に読取対象の同じ位置(画素)を各色で読取ることも可能となる(=グローバルシャッター)。
The
図6は、撮像素子20を駆動する動作を示すタイミングチャートである。図2に示したCMOSリニアセンサ10と同様に、撮像素子20の駆動信号は、基準クロック(CLK)を用いて、例えばタイミング制御部14が生成する。
FIG. 6 is a timing chart showing an operation for driving the
lsyncはライン同期信号であり、画像データの主走査方向の1ラインの周期を示す。タイミング制御部14は、撮像素子20が3画素を1つの画素群としているので、まず、ラインの開始に先立ってRS1をONにしてCfdをリセットする。次いで、タイミング制御部14は、RS1とは異なったタイミングでRS2をONにし、さらにRS1、RS2とは異なったタイミングでRS3をONにして、画素群の3つのCfdを一度リセットする。
lsync is a line synchronization signal, and indicates the cycle of one line in the main scanning direction of the image data. Since the
タイミング制御部14は、各Cfdをリセットした後、TS1〜TS3を異なるタイミングで順次ONにし、PD_*が蓄積した電荷をCfdへ転送する。そして、タイミング制御部14は、ADTS1〜3を異なるタイミングで順次ONにし、Cfdが電荷−電圧変換したアナログ信号をADCへ入力させる。
After resetting each Cfd, the
撮像素子20は、上記の動作を画素群毎に一斉に行う。なお、ADCは、ADENがHighの期間に例えば10回程度のA/D変換を繰り返して10bitデータを出力する。デジタル信号に変換された画像信号は、パラレルシリアル変換部206がパラレルシリアル変換を行い、後段の図示しない画像処理部へ出力する。なお、上述したA/D変換の回数は、10回に限ったものではなく、後段の画像処理部が受ける画像データの必要なデータ数に応じて変えられてもよい。
The
図7は、撮像素子20が読取って再現する画像の色を模式的に示す図である。上述したように、撮像素子20は、色毎の配列方向に隣接する同色の3画素を1つの画素群として、画素群毎に1つのADCを使用するので、画像読取りの高速化を可能にすることができる。一方で、撮像素子20は、読取画像の色を忠実に再現できない可能性がある。
FIG. 7 is a diagram schematically illustrating the color of an image read and reproduced by the
撮像素子20は、高速化を実現するために各画素群に1つの共通処理回路(ここでは処理回路=ADCとして説明する)を備えて並列処理を行うものである。一方、撮像素子20は、画素群の構成を主走査方向にアレイ状に配列した同色の複数画素としているので、ADC毎に特性が異なると、固定パターンノイズが発生する。
The
読取画像の黒側(暗い部分)と白側(明るい部分)における固定パターンノイズについては、黒シェーディング及び白シェーディングで補正可能である。しかし、固定パターンノイズの発生が各ADCのリニアリティーの差に起因する場合、その影響は中間調に現れるため、上述した黒及び白のシェーディングでは補正しきれない。 The fixed pattern noise on the black side (dark part) and white side (bright part) of the read image can be corrected by black shading and white shading. However, when the occurrence of fixed pattern noise is caused by the difference in linearity of each ADC, the effect appears in a halftone, and cannot be corrected by the above-described black and white shading.
撮像素子20を用いて画像読取を行う場合、物理的に読取対象又は撮像素子20自身を移動させることにより、画素200、画素202及び画素204によって同一主走査位置(読取対象の同じ位置の画素;例えばPix1の位置の画素)の画像データを取得することが可能である。このとき、RGBで濃度の均一なグレー原稿(白黒の中間調)を読み取ると、ADCが共通であるRの3画素間、Gの3画素間、Bの3画素間では、それぞれのリニアリティーが同一(共通)であるため、色味差は出ない。
When image reading is performed using the
ところが、同一画素位置のRGB間、すなわち最終的にRGBを合成した画像(例えば主走査方向のPix1の位置の画像)では、3つのADCの特性差が各々に発生してしまうため、画像に色ムラが生じたり、偽色となる。そもそも、各ADCにおいて、リニアリティーに差がなければ色ムラや偽色は生じない。しかし、各ADCが物理的に異なる回路である以上、各ADCではリニアリティーに差が生じ得る。また、リニアリティーを画素毎に補正することも可能ではあるが、そのための補正回路は膨大となり、その制御も複雑になってしまう。 However, in an RGB image at the same pixel position, that is, an image obtained by finally combining RGB (for example, an image at a Pix1 position in the main scanning direction), a characteristic difference between the three ADCs occurs in each image. Unevenness occurs or the color becomes false. In the first place, color unevenness and false color do not occur in each ADC if there is no difference in linearity. However, as long as each ADC is a physically different circuit, there may be a difference in linearity between each ADC. Although it is possible to correct the linearity for each pixel, the correction circuit for that purpose becomes enormous and the control thereof becomes complicated.
(第2実施形態)
次に、第2実施形態にかかる撮像素子について説明する。図8は、第2実施形態にかかる撮像素子30の構成の概要を例示する図である。撮像素子30は、例えば読取対象における画素位置となるPix1〜Pix(n)をRGBの3色でそれぞれ読取り可能にされ、色毎に一方向にn個ずつ画素(画素部)が配列されたCMOSカラーリニアセンサである。
(Second Embodiment)
Next, an image sensor according to the second embodiment will be described. FIG. 8 is a diagram illustrating an outline of the configuration of the image sensor 30 according to the second embodiment. The image sensor 30 is a CMOS in which, for example, Pix1 to Pix (n), which are pixel positions in a reading target, can be read in three colors of RGB, and n pixels (pixel portions) are arranged in one direction for each color. It is a color linear sensor.
ただし、図3に示した撮像素子20が色毎の配列方向に隣接する同色の3画素を1つの画素群としたのに対し、撮像素子30は、画素群の構成が撮像素子20とは異なる。撮像素子30は、画素の色毎の配列方向(主走査方向)の同一位置で読取対象を読取ることが可能にされた全色の画素を1つの画素群(図8中の黒太線で囲んだ範囲を1つの画素群)とし、画素群毎に1つのADC(共通のADC)を使用する。つまり、撮像素子30は、物理的に読取対象又は撮像素子30自身を移動させることにより、読取対象の同一位置を読取ることができる全色の複数画素(ここではRGBの3画素)を1つの画素群としている。また、撮像素子30は、3画素を1つの画像群とすることに限定されない。例えば、撮像素子30は、6画素(RGBの3画素×2)を1つの画素群としてもよい。
However, the
図9は、図8に示した画素の構成を示す図である。RS1は、PD_rが蓄積した電荷を電圧に変換する電荷検出部(Cdf)をリセットする信号である。RS2は、PD_gが蓄積した電荷を電圧に変換する電荷検出部(Cdf)をリセットする信号である。RS3は、PD_bが蓄積した電荷を電圧に変換する電荷検出部(Cdf)をリセットする信号である。 FIG. 9 is a diagram showing a configuration of the pixel shown in FIG. RS1 is a signal that resets the charge detection unit (Cdf) that converts the charge accumulated in PD_r into a voltage. RS2 is a signal that resets the charge detection unit (Cdf) that converts the charge accumulated in PD_g into a voltage. RS3 is a signal that resets the charge detection unit (Cdf) that converts the charge accumulated in PD_b into a voltage.
TS1は、PD_rが蓄積した電荷を電圧に変換する電荷検出部(Cfd)へ電荷を伝送する。TS2は、PD_gが蓄積した電荷を電圧に変換する電荷検出部(Cfd)へ電荷を伝送する。TS3は、PD_bが蓄積した電荷を電圧に変換する電荷検出部(Cfd)へ電荷を伝送する。 TS1 transmits the charge to the charge detection unit (Cfd) that converts the charge accumulated in PD_r into a voltage. TS2 transmits the charge to the charge detection unit (Cfd) that converts the charge accumulated in PD_g into a voltage. TS3 transmits the charge to the charge detection unit (Cfd) that converts the charge accumulated in PD_b into a voltage.
pixblk_r、pixblk_g及びpixblk_bがそれぞれ電荷を電圧に変換したアナログ信号(A_sig_r、A_sig_g、A_sig_b)は、それぞれ異なる転送信号(ADTS1、ADTS2、ADTS3)に応じてADCへ転送される。 Analog signals (A_sig_r, A_sig_g, A_sig_b) obtained by converting charges into voltages by pixblk_r, pixblk_g, and pixblk_b, respectively, are transferred to the ADC according to different transfer signals (ADTS1, ADTS2, ADTS3).
なお、撮像素子20と撮像素子30とでは、画素群の括りがそれぞれ異なるが、いずれも3画素を1つの画素群とした並列処理を行うので、各信号(RS、TS、ADTS)がそれぞれ必要とされている。また、これらの各信号(RS、TS、ADTS)は、他の画素群とそれぞれ共通になっている。
The
図10は、図8に示した画素が出力した信号をA/D変換するAD変換部(ADC)の周辺を示す図である。画素200、画素202及び画素204がそれぞれ出力したアナログ信号(A_sig_r、A_sig_g、A_sig_b)は、転送タイミングが異なる転送信号(ADTS1、ADTS2、ADTS3)のHighの期間にADCへ転送される。
FIG. 10 is a diagram showing the periphery of an AD conversion unit (ADC) that performs A / D conversion on signals output from the pixels shown in FIG. Analog signals (A_sig_r, A_sig_g, A_sig_b) output from the
ADCへ転送された画像信号は、ADCをイネーブルにする信号ADENがHighの期間に1画素ずつA/D変換され、転送信号(ADTS1、ADTS2、ADTS3)がHighの期間にデジタル信号(D_sig_r、D_sig_g、D_sig_b)がパラレルシリアル変換部206へ出力される。
The image signal transferred to the ADC is A / D converted pixel by pixel when the signal ADEN for enabling the ADC is High, and the digital signal (D_sig_r, D_sig_g) while the transfer signal (ADTS1, ADTS2, ADTS3) is High. , D_sig_b) is output to the parallel-
なお、撮像素子30を駆動するタイミングは、図6に示した撮像素子20を駆動する動作と同じである(画素群が異なることによりRGBの色が異なる)。
Note that the timing for driving the image sensor 30 is the same as the operation for driving the
図11は、撮像素子30が読取って再現する画像の色を模式的に示す図である。撮像素子30は、上述したように画素の色毎の配列方向の同一位置で読取対象を読取ることが可能にされた全色の画素を1つの画素群としている。従って、読取対象の同一位置で画素200、画素202及び画素204が読取った画像データに現れるADCのリニアリティーも共通(同一)である。つまり、撮像素子30は、黒及び白シェーディングにより補正しきれない中間調での固定パターンノイズによる色ムラや偽色の発生を防止することができる。
FIG. 11 is a diagram schematically illustrating the color of an image read and reproduced by the image sensor 30. As described above, the image pickup element 30 includes pixels of all colors that can read the reading target at the same position in the arrangement direction for each pixel color as one pixel group. Accordingly, the linearity of the ADC appearing in the image data read by the
(第3実施形態)
次に、第3実施形態にかかる撮像素子について説明する。図12は、第3実施形態にかかる撮像素子40の構成の概要を例示する図である。図13は、図12に示した画素が出力した信号をA/D変換するAD変換部(ADC)の周辺を示す図である。撮像素子40は、図8に示した撮像素子30に対し、画素群毎にADCの前段にPGA(Programmable Gain Amplifier:増幅部)が設けられている。PGAは、画素群を構成するPD_*毎に増幅率を変更可能にされている。撮像素子40は、画素200、画素202及び画素204がそれぞれ出力するアナログ信号をPGAが増幅させるので、ADCのダイナミックレンジを有効に用いることが可能となる。
(Third embodiment)
Next, an image sensor according to the third embodiment will be described. FIG. 12 is a diagram illustrating an outline of the configuration of the
また、PGAは、画素200、画素202及び画素204が出力するアナログ信号を、それぞれ異なる増幅率で増幅させてもよい。これにより、アナログ信号のレベルがRGB色毎に異なっても、色毎にダイナミックレンジを最適化することが可能となる。
Further, the PGA may amplify the analog signals output from the
図14は、撮像素子40を駆動する動作を示すタイミングチャートである。図2に示したCMOSリニアセンサ10と同様に、撮像素子40の駆動信号は、基準クロック(CLK)を用いて、例えばタイミング制御部14が生成する。撮像素子40は、画素群とADCとの間にPGAが設けられており、TSがHighの期間に、CdfからPGAへアナログ信号が転送する。PGAへ転送されたアナログ信号は、PGENがHighの期間に増幅され、ADCへ入力される。ADCへ入力された増幅後のアナログ信号は、ADENがHighの期間にデジタル信号へ変換される。
FIG. 14 is a timing chart showing an operation for driving the
(第4実施形態)
次に、第4実施形態にかかる撮像素子について説明する。図15は、第4実施形態にかかる撮像素子45の構成の概要を例示する図である。図16は、図15に示した画素の構成を示す図である。図17は、図15に示した画素が出力した信号をA/D変換するAD変換部(ADC)の周辺を示す図である。撮像素子45は、図8に示した撮像素子30に対し、各画素(各画素200、画素202及び画素204)にアナログメモリ(mem_r)210、アナログメモリ(mem_g)212及びアナログメモリ(mem_b)214がそれぞれ設けられた構成となっている。また、撮像素子45は、タイミング制御部14が有する機能に加えて、画素群毎に各画素の出力をそれぞれアナログメモリ210、212、214に記憶させる制御を行うタイミング制御部(TG)216を有する。
(Fourth embodiment)
Next, an image sensor according to the fourth embodiment will be described. FIG. 15 is a diagram illustrating an outline of the configuration of the
図18は、撮像素子45を駆動する動作を示すタイミングチャートである。撮像素子45の各部を駆動する駆動信号は、タイミング制御部216が生成する。撮像素子45は、信号Sig_STがHighにされ、信号Mem_ENがHighの期間に各画素(各画素200、画素202及び画素204)が出力した画像信号をアナログメモリ210、212、214がそれぞれ記憶する。つまり、撮像素子45は、タイミング制御部216の制御によってA_sig_r、A_sig_g、A_sig_bをアナログメモリに記憶させることができるので、RGBで露光タイミングを合わせた同時露光(グローバルシャッタ)が実現される。つまり、時間的に同時に読取対象の同じ位置(画素)を各色で読取ることが可能となり、色ずれを防止することができる。
FIG. 18 is a timing chart showing an operation for driving the
(比較例)
次に、撮像素子の比較例について説明する。図19は、比較例のCMOSエリアセンサ11の構成の概略を示す図である。CMOSエリアセンサ11は、2次元方向(主走査方向及び副走査方向)に画素200、画素202及び画素204が例えばベイヤー配列となるように配列されている。CMOSエリアセンサ11は、例えば列毎にAD変換部(ADC)110が設けられている。また、図19において、CMOSエリアセンサ11は、CMOSリニアセンサとCMOSエリアセンサとで特徴的に異なる画素および処理回路(ここではADC)に着目して示されている。
(Comparative example)
Next, a comparative example of the image sensor will be described. FIG. 19 is a diagram showing an outline of the configuration of the
CMOSエリアセンサ11は、読取対象における同一位置(読取対象の画素位置)から読み取った1画素の情報がR、G、又はBの何れか1色である(1画素=1色)。読取対象における同一位置(読取対象の画素位置)の1画素における不足している残り2色分の情報は、周辺画素から補間処理を行って算出することによって生成される。
In the
従って、CMOSエリアセンサ11は、複数画素(例えば列毎の画素)を1つの画素群として1つのADCを共用しても、異なるADCを使用した周辺画素の値を用いて補間処理が行われるため、各ADCの特性の差によって、画像に色ムラ又は偽色が発生してしまう。つまり、上述した各実施形態の効果は、CMOSリニアセンサに特有の効果である。
Therefore, even if the
次に、実施形態にかかる撮像素子を有する画像読取装置を備えた画像形成装置について説明する。図20は、例えば撮像素子45を有する画像読取装置60を備えた画像形成装置50の概要を示す図である。画像形成装置50は、画像読取装置60と画像形成部70とを有する例えば複写機やMFP(Multifunction Peripheral)などである。
Next, an image forming apparatus including an image reading apparatus having an image sensor according to the embodiment will be described. FIG. 20 is a diagram illustrating an outline of an
画像読取装置60は、例えば撮像素子45、LEDドライバ(LED_DRV)600及びLED602を有する。LEDドライバ600は、タイミング制御部(TG)216が出力するライン同期信号などに同期して、LED602を駆動する。LED602は、原稿に対して光を照射する。撮像素子45は、ライン同期信号などに同期して、原稿からの反射光を受光して図示しない複数のPD_*が電荷を発生させて蓄積を開始する。そして、撮像素子45は、AD変換及びパラレルシリアル変換等を行った後に、画像データを画像形成部70に対して出力する。
The image reading device 60 includes, for example, an
画像形成部70は、処理部80とプリンタエンジン82とを有し、処理部80とプリンタエンジン82とがインターフェイス(I/F)84を介して接続されている。
The image forming unit 70 includes a
処理部80は、LVDS800、画像処理部802及びCPU804を有する。CPU804は、撮像素子45などの画像形成装置50を構成する各部を制御する。また、CPU804(又はタイミング制御部216)は、各PD_*が受光量に応じて電荷を発生させることを略同時に開始するよう制御する。
The
撮像素子45は、LVDS800に対して例えば画像読取装置60が読取った画像の画像データ、ライン同期信号及び伝送クロックなどを出力する。LVDS800は、受入れた画像データ、ライン同期信号及び伝送クロックなどをパラレル10ビットデータに変換する。画像処理部802は、変換された10ビットデータを用いて画像処理を行い、画像データなどをプリンタエンジン82に対して出力する。プリンタエンジン82は、受入れた画像データを用いて印刷を行う。
The
このように、実施形態にかかる撮像素子は、複数画素からなる画素群毎にA/D変換を行うADCが、各画素群の近傍に配置されているので、アナログバスの配線抵抗や配線容量を小さくすることができ、画像読取りの高速化を可能にする。つまり、実施形態にかかる撮像素子は、アナログ信号の駆動周波数を下げることも可能となる。 As described above, in the image pickup device according to the embodiment, the ADC that performs A / D conversion for each pixel group including a plurality of pixels is arranged in the vicinity of each pixel group. Therefore, the wiring resistance and wiring capacitance of the analog bus are reduced. It can be made small, and the speed of image reading can be increased. That is, the imaging device according to the embodiment can also reduce the driving frequency of the analog signal.
20 撮像素子
30 撮像素子
40 撮像素子
45 撮像素子
50 画像形成装置
60 画像読取装置
70 画像形成部
200 画素
202 画素
204 画素
206 パラレルシリアル変換部
210 アナログメモリ(記憶部)
212 アナログメモリ(記憶部)
214 アナログメモリ(記憶部)
216 タイミング制御部(制御部)
PD_* フォトダイオード(光電変換素子)
ADC AD変換部
PGA 増幅部
DESCRIPTION OF
212 Analog memory (storage unit)
214 Analog memory (storage unit)
216 Timing control unit (control unit)
PD_ * Photodiode (photoelectric conversion element)
ADC AD converter PGA Amplifier
Claims (9)
前記複数の光電変換素子の中で選択された複数の前記光電変換素子により構成される画素群毎にA/D変換を行うAD変換部と、
を有し、
前記画素群を構成する前記各光電変換素子は、当該画素群に対応する前記AD変換部に対して、予め定められた時間内に伝送可能な距離としたバスラインでそれぞれ接続されていること
を特徴とする撮像素子。 A plurality of photoelectric conversion elements;
An AD conversion unit that performs A / D conversion for each pixel group constituted by the plurality of photoelectric conversion elements selected among the plurality of photoelectric conversion elements;
Have
Each of the photoelectric conversion elements constituting the pixel group is connected to the AD converter corresponding to the pixel group by a bus line having a distance that can be transmitted within a predetermined time. A characteristic imaging device.
を特徴とする請求項1に記載の撮像素子。 The image sensor according to claim 1, wherein the photoelectric conversion elements are arranged in one direction for each color to receive light.
前記色毎の配列方向に隣接する同色の複数画素を1つの画素群として形成されていること
を特徴とする請求項2に記載の撮像素子。 The pixel group is:
The imaging device according to claim 2, wherein a plurality of pixels of the same color adjacent in the arrangement direction for each color are formed as one pixel group.
前記色毎の配列方向の同一位置で読取対象を読取り可能とされた異なる色の画素で、一つの画素群が形成されていること
を特徴とする請求項2に記載の撮像素子。 The pixel group is:
The image sensor according to claim 2, wherein one pixel group is formed of pixels of different colors that can read a reading target at the same position in the arrangement direction for each color.
前記各色の光電変換素子の配列方向の奇数番目の一つの光電変換素子、及び、前記奇数番目の光電変換素子に対して前記配列方向に沿って隣接する、前記各色の光電変換素子の配列方向の偶数番目の一つの光電変換素子で、一つの画素群が形成されていること
を特徴とする請求項2に記載の撮像素子。 The pixel group is:
One odd-numbered photoelectric conversion element in the arrangement direction of the photoelectric conversion elements of each color, and the arrangement direction of the photoelectric conversion elements of each color adjacent to the odd-numbered photoelectric conversion element in the arrangement direction The imaging device according to claim 2, wherein one pixel group is formed by one even-numbered photoelectric conversion device.
を特徴とする請求項1から請求項5のうち、いずれか一項に記載の撮像素子。 The imaging device according to any one of claims 1 to 5, further comprising an amplifying unit that amplifies a signal in front of the AD conversion unit.
前記画素群を構成する前記光電変換素子毎に増幅率を変更可能にされていること
を特徴とする請求項6に記載の撮像素子。 The amplification unit is
The imaging device according to claim 6, wherein an amplification factor can be changed for each of the photoelectric conversion elements constituting the pixel group.
を特徴とする画像読取装置。 An image reading apparatus comprising the image pickup device according to claim 1.
前記画像読取装置が読取った画像を形成する画像形成部と
を有することを特徴とする画像形成装置。 An image reading apparatus according to claim 8,
An image forming apparatus comprising: an image forming unit that forms an image read by the image reading apparatus.
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