JP2018005200A - Display driver and semiconductor device - Google Patents

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Abstract

PURPOSE: To provide a display driver capable of performing image display with suppressed display unevenness.CONSTITUTION: The display driver includes an output delay setting unit which receives output delay data for specifying an output delay time of each of a plurality of amplifiers supplying to a plurality of data lines of a display device a plurality of display drive voltages obtained by individually amplifying a plurality of gradation voltages indicating brightness level of respective pixels, and generates an output delay control signal corresponding to the output delay time for each of the plurality of amplifiers. Each of the plurality of amplifiers includes: an amplification unit outputting a voltage obtained by amplifying the gradation voltage as display drive voltage; and an output delay adjustment unit adjusting the output delay of the amplification unit based on the output delay control signal.SELECTED DRAWING: Figure 3

Description

本発明は、映像信号に応じて表示デバイスを駆動する表示ドライバ及び当該表示ドライバが形成されている半導体装置に関する。   The present invention relates to a display driver that drives a display device according to a video signal and a semiconductor device in which the display driver is formed.

表示デバイスとしての例えば液晶表示パネルには、２次元画面の水平方向に伸張する複数のゲート信号ラインと、２次元画面の垂直方向に伸張する複数のソースラインと、が交叉するように配置されている。更に、液晶表示パネルには、入力映像信号によって表される各画素の輝度レベルに対応した階調電圧をソースラインの各々に印加するソースドライバと、走査信号をゲート信号ラインに印加するゲートドライバと、が搭載されている（例えば特許文献１参照）。   In a liquid crystal display panel as a display device, for example, a plurality of gate signal lines extending in the horizontal direction of the two-dimensional screen and a plurality of source lines extending in the vertical direction of the two-dimensional screen are arranged so as to cross each other. Yes. Further, the liquid crystal display panel includes a source driver that applies a gradation voltage corresponding to the luminance level of each pixel represented by the input video signal to each of the source lines, and a gate driver that applies a scanning signal to the gate signal lines. Are mounted (see, for example, Patent Document 1).

特開２００４−３０１９４６号公報JP 2004-301946 A

ところで、表示パネルが大画面化すると、表示デバイスの画面水平方向の長さがソースドライバのサイズに比して大きくなり、それに伴い、ソースドライバの各出力端子と、表示デバイスのソースラインの各々とを個別に接続する配線各々の長さに差異が生じる。よって、比較的長い配線を介してソースドライバと接続されているソースラインは、比較的短い配線を介してソースドライバと接続されているソースラインに比べて、ソースドライバから送出された階調電圧が実際に到達するまでに費やされる遅延時間が長くなる。これにより、表示パネルの画面内において輝度差が生じる現象、いわゆる表示ムラが発生するという問題が生じた。   By the way, when the display panel is enlarged, the horizontal length of the display device becomes larger than the size of the source driver. Accordingly, each output terminal of the source driver and each of the source lines of the display device There is a difference in the length of each of the wirings that are connected individually. Therefore, the source line connected to the source driver through a relatively long wiring has a grayscale voltage sent from the source driver compared to the source line connected to the source driver through a relatively short wiring. The delay time spent until it actually reaches is increased. As a result, a phenomenon that a luminance difference occurs in the screen of the display panel, that is, so-called display unevenness occurs.

そこで、本発明は、表示ムラを抑制した画像表示を行うことが可能な表示ドライバ及び半導体装置を提供することを目的とする。   Accordingly, an object of the present invention is to provide a display driver and a semiconductor device capable of performing image display with display unevenness suppressed.

本発明に係る表示ドライバは、各画素の輝度レベルを表す複数の階調電圧を個別に増幅して得た複数の表示駆動電圧を表示デバイスの複数のデータラインに供給する複数のアンプを含む表示ドライバであって、前記複数のアンプ各々の出力遅延時間を指定する出力遅延データを受け、前記複数のアンプの各々毎に前記出力遅延時間に対応した出力遅延制御信号を生成する出力遅延設定部を含み、前記複数のアンプの各々は、前記階調電圧を増幅した電圧を前記表示駆動電圧として出力する増幅部と、前記出力遅延制御信号に基づき前記増幅部の出力遅延を調整する出力遅延調整部と、を有する。   A display driver according to the present invention includes a display including a plurality of amplifiers that supply a plurality of display drive voltages obtained by individually amplifying a plurality of gradation voltages representing the luminance level of each pixel to a plurality of data lines of a display device. An output delay setting unit that receives output delay data designating an output delay time of each of the plurality of amplifiers and generates an output delay control signal corresponding to the output delay time for each of the plurality of amplifiers; Each of the plurality of amplifiers includes: an amplifying unit that outputs a voltage obtained by amplifying the grayscale voltage as the display drive voltage; and an output delay adjusting unit that adjusts an output delay of the amplifying unit based on the output delay control signal And having.

また、本発明に係る半導体装置は、各画素の輝度レベルを表す複数の階調電圧を個別に増幅して得た複数の表示駆動電圧を表示デバイスの複数のデータラインに供給する複数のアンプを含む表示ドライバが形成されている半導体装置であって、前記複数のアンプ各々の出力遅延時間を指定する出力遅延データを受け、前記複数のアンプの各々毎に前記出力遅延時間に対応した出力遅延制御信号を生成する出力遅延設定部を含み、前記複数のアンプの各々は、前記階調電圧を増幅した電圧を前記表示駆動電圧として出力する増幅部と、
前記出力遅延制御信号に基づき前記増幅部の出力遅延を調整する出力遅延調整部と、を有する。 Further, the semiconductor device according to the present invention includes a plurality of amplifiers that supply a plurality of display drive voltages obtained by individually amplifying a plurality of gradation voltages representing the luminance level of each pixel to a plurality of data lines of the display device. A display device including a display driver, which receives output delay data designating an output delay time of each of the plurality of amplifiers, and outputs delay control corresponding to the output delay time for each of the plurality of amplifiers An output delay setting unit for generating a signal, and each of the plurality of amplifiers outputs a voltage obtained by amplifying the grayscale voltage as the display drive voltage;
An output delay adjusting unit that adjusts an output delay of the amplifying unit based on the output delay control signal.

本発明に係る表示ドライバによれば、複数の表示駆動電圧を表示デバイスの複数のデータラインに印加する複数のアンプ各々の出力遅延時間を出力遅延データによって調整することが可能となる。これにより、例え表示ドライバと表示デバイスの複数のデータラインの各々とを接続する配線に伴う配線遅延に差が生じていても、表示ドライバの内部の構成を変更することなく、表示デバイスから送出された表示駆動電圧が各データラインに到達するまでに掛かる遅延時間の差を小さくすることができる。よって、本発明によれば、
製造コスト増を招くこと無く、表示ドライバ及び表示デバイス間を接続する配線に伴う各種の配線遅延の形態に対応させて、当該遅延時間差に伴って生じる画面内の表示ムラを抑制することが可能となる。 According to the display driver of the present invention, it is possible to adjust the output delay time of each of the plurality of amplifiers that apply the plurality of display drive voltages to the plurality of data lines of the display device based on the output delay data. As a result, even if there is a difference in the wiring delay associated with the wiring connecting the display driver and each of the plurality of data lines of the display device, it is sent from the display device without changing the internal configuration of the display driver. Thus, the difference in delay time required for the display drive voltage to reach each data line can be reduced. Thus, according to the present invention,
It is possible to suppress display unevenness in the screen caused by the delay time difference corresponding to various wiring delay forms associated with the wiring connecting the display driver and the display device without increasing the manufacturing cost. Become.

本発明に係る表示ドライバを含む表示装置１０の構成を示すブロック図である。1 is a block diagram illustrating a configuration of a display device 10 including a display driver according to the present invention. データドライバ１３の内部構成を示すブロック図である。2 is a block diagram showing an internal configuration of a data driver 13. FIG. 出力アンプ部１３３の内部構成を示すブロック図である。3 is a block diagram showing an internal configuration of an output amplifier unit 133. FIG. 出力遅延データＭＯＤと出力遅延制御信号ＳＷａ、ＳＷｂ、及びＳＷｃとの対応関係の一例を示す図である。It is a figure which shows an example of the correspondence of output delay data MOD and output delay control signal SWa, SWb, and SWc. アンプＡＰ1の内部構成を示す回路図である。FIG. 3 is a circuit diagram showing an internal configuration of an amplifier AP 1 . ＰＣ制御部ＣＮＴの内部構成の一例を示す回路図である。It is a circuit diagram which shows an example of an internal structure of PC control part CNT. アンプＡＰ1の動作を説明する為のタイムチャートである。3 is a time chart for explaining the operation of an amplifier AP 1 . データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線による配線遅延にアンプＡＰ1〜ＡＰnによる出力遅延を反映させた、第１遅延モードに基づく遅延形態の一例を表す図である。The data lines D 1 to D n-wire delay by the print wires respectively are individually connected to reflect the output delay due to amplifier AP 1 ～AP n in is the diagram showing an example of a delay form based on the first delay mode . データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線による配線遅延にアンプＡＰ1〜ＡＰnによる出力遅延を反映させた、第２遅延モードに基づく遅延形態の一例を表す図である。The data lines D 1 to D n-wire delay by the print wires respectively are individually connected to reflect the output delay due to amplifier AP 1 ~AP n in is the diagram showing an example of a delay form based on the second delay mode . データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線による配線遅延にアンプＡＰ1〜ＡＰnによる出力遅延を反映させた、第３遅延モードに基づく遅延形態の一例を表す図である。The data lines D 1 to D n-wire delay by the print wires respectively are individually connected to reflect the output delay due to amplifier AP 1 ~AP n in is the diagram showing an example of a delay form based on the third delay mode . 出力アンプ部１３３の内部構成の他の一例を示すブロック図である。6 is a block diagram showing another example of the internal configuration of the output amplifier section 133. FIG. 出力遅延データＭＯＤと出力遅延制御信号ＳＷａ、ＳＷｂ、及びＳＷｃとの対応関係の他の一例を示す図である。It is a figure which shows another example of the correspondence of output delay data MOD and output delay control signal SWa, SWb, and SWc. アンプＡＧ1の内部構成を示す回路図である。Is a circuit diagram showing the internal configuration of the amplifier AG 1. アンプＡＧ1の動作を説明する為のタイムチャートである。Is a time chart for explaining the operation of the amplifier AG 1. データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線による配線遅延にアンプＡＰ1〜ＡＰnによる出力遅延を反映させた、第１遅延モードに基づく遅延形態の他の一例を表す図である。The data lines D 1 to D n-wire delay by the print wires respectively are individually connected to reflect the output delay due to amplifier AP 1 ～AP n, the diagram representing another example of a delay form based on the first delay mode It is. データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線による配線遅延にアンプＡＰ1〜ＡＰnによる出力遅延を反映させた、第２遅延モードに基づく遅延形態の他の一例を表す図である。The data lines D 1 to D n-wire delay by the print wires respectively are individually connected to reflect the output delay due to amplifier AP 1 ~AP n, the diagram representing another example of a delay form based on the second delay mode It is. データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線による配線遅延にアンプＡＰ1〜ＡＰnによる出力遅延を反映させた、第３遅延モードに基づく遅延形態の他の一例を表す図である。The data lines D 1 to D n-wire delay by the print wires respectively are individually connected to reflect the output delay due to amplifier AP 1 ~AP n, the diagram representing another example of a delay form based on the third delay mode It is.

以下、本発明の実施例を図面を参照しつつ詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図１は、本発明に係る表示ドライバを含む表示装置１０の構成を示すブロック図である。図１に示すように、表示装置１０は、駆動制御部１１、走査ドライバ１２、データドライバ１３、及び液晶又は有機ＥＬパネルからなる表示デバイス２０を有する。   FIG. 1 is a block diagram showing a configuration of a display device 10 including a display driver according to the present invention. As shown in FIG. 1, the display device 10 includes a drive control unit 11, a scan driver 12, a data driver 13, and a display device 20 including a liquid crystal or an organic EL panel.

表示デバイス２０には、夫々が２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査ラインＳ1〜Ｓmと、夫々が２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータラインＤ1〜Ｄnとが形成されている。更に、水平走査ライン及びデータラインの各交叉部の領域、つまり図１において破線にて囲まれた領域には、画素を担う表示セルが形成されている。 The display device 20 includes m (m is a natural number of 2 or more) horizontal scanning lines S 1 to S m each extending in the horizontal direction of the two-dimensional screen, and n each extending in the vertical direction of the two-dimensional screen. (N is a natural number of 2 or more) data lines D 1 to D n are formed. Further, display cells serving as pixels are formed in the regions of the crossing portions of the horizontal scanning lines and the data lines, that is, the regions surrounded by the broken lines in FIG.

駆動制御部１１は、入力映像信号ＶＳに基づき、画素毎にその画素の輝度レベルを例えば６ビットのデータで表す画素データＰＤの系列を生成し、この画素データＰＤの系列を含む映像データ信号ＶＤをデータドライバ１３に供給する。また、駆動制御部１１は、入力映像信号ＶＳから水平同期信号を検出しこれを走査ドライバ１２に供給する。   Based on the input video signal VS, the drive control unit 11 generates a series of pixel data PD representing the luminance level of each pixel by, for example, 6-bit data for each pixel, and a video data signal VD including the series of the pixel data PD. Is supplied to the data driver 13. Further, the drive control unit 11 detects a horizontal synchronization signal from the input video signal VS and supplies it to the scanning driver 12.

走査ドライバ１２は、駆動制御部１１から供給された水平同期信号に同期させて、水平走査パルスを生成し、これを表示デバイス２０の走査ラインＳ1〜Ｓm各々に順次、択一的に印加する。 The scan driver 12 generates a horizontal scan pulse in synchronization with the horizontal synchronization signal supplied from the drive control unit 11, and sequentially applies it to each of the scan lines S 1 to S m of the display device 20. To do.

図２は、表示ドライバとしてのデータドライバ１３の内部構成を示すブロック図である。データドライバ１３は、単一の半導体チップ、或いは複数の半導体チップに分割して形成されている。   FIG. 2 is a block diagram showing an internal configuration of the data driver 13 as a display driver. The data driver 13 is divided into a single semiconductor chip or a plurality of semiconductor chips.

図２に示すように、データドライバ１３は、データラッチ部１３１、階調電圧生成部１３２、及び出力アンプ部１３３を含む。   As shown in FIG. 2, the data driver 13 includes a data latch unit 131, a gradation voltage generation unit 132, and an output amplifier unit 133.

データラッチ部１３１は、駆動制御部１１から供給された映像データ信号ＶＤに含まれる画素データＰＤの系列を順次取り込む。この際、データラッチ部１３１は、１水平走査ライン分（ｎ個）の画素データＰＤの取り込みが為される度に、ｎ個の画素データＰＤを画素データＱ1〜Ｑnとして階調電圧生成部１３２及び出力アンプ部１３３に供給する。 The data latch unit 131 sequentially captures a series of pixel data PD included in the video data signal VD supplied from the drive control unit 11. At this time, the data latch unit 131 generates a gradation voltage using the n pieces of pixel data PD as the pixel data Q 1 to Q n every time the pixel data PD for one horizontal scanning line (n pieces) is captured. Unit 132 and output amplifier unit 133.

階調電圧生成部１３２は、データラッチ部１３１から供給された画素データＱ1〜Ｑnを、夫々の輝度レベルに対応した電圧値を有する階調電圧Ｖ1〜Ｖnに変換して出力アンプ部１３３に供給する。 The gradation voltage generation unit 132 converts the pixel data Q 1 to Q n supplied from the data latch unit 131 into gradation voltages V 1 to V n having voltage values corresponding to the respective luminance levels, and outputs an output amplifier. To the unit 133.

出力アンプ部１３３は、階調電圧Ｖ1〜Ｖnを夫々個別に増幅して得たｎ個の電圧を表示駆動電圧Ｇ1〜Ｇnとして生成し、表示デバイス２０のデータラインＤ1〜Ｄnに供給する。 The output amplifier unit 133 generates n voltages obtained by individually amplifying the grayscale voltages V 1 to V n as display drive voltages G 1 to G n , and data lines D 1 to D of the display device 20. Supply to n .

図３は、出力アンプ部１３３の内部構成の一例を示すブロック図である。   FIG. 3 is a block diagram illustrating an example of an internal configuration of the output amplifier unit 133.

図３に示すように、出力アンプ部１３３は、出力遅延設定部ＤＳＴ及びアンプＡＰ1〜ＡＰnを有する。 As illustrated in FIG. 3, the output amplifier unit 133 includes an output delay setting unit DST and amplifiers AP 1 to AP n .

出力遅延設定部ＤＳＴは、データドライバ１３の外部端子を介して供給された出力遅延データＭＯＤを受ける。尚、出力遅延データＭＯＤは、データドライバ１３に内蔵されているユーザレジスタ（図示せず）に格納されているものであっても良い。この際、出力遅延設定部ＤＳＴは、このユーザレジスタに格納されている出力遅延データＭＯＤを取り込む。   The output delay setting unit DST receives the output delay data MOD supplied via the external terminal of the data driver 13. The output delay data MOD may be stored in a user register (not shown) built in the data driver 13. At this time, the output delay setting unit DST takes in the output delay data MOD stored in the user register.

出力遅延データＭＯＤは、アンプＡＰ1〜ＡＰn各々の出力遅延時間を指定する為のデータであり、例えば以下の第１〜第３遅延モードのうちの１つを表す。 The output delay data MOD is data for designating the output delay time of each of the amplifiers AP 1 to AP n and represents, for example, one of the following first to third delay modes.

つまり、先ず、アンプＡＰ1〜ＡＰnを、表示デバイス２０による画面内の左領域の表示駆動を担うアンプＡＰ1〜ＡＰr（ｒは２以上の整数）からなるアンプ群ＣＨａと、中央領域の表示駆動を担うアンプＡＰr+1〜ＡＰk（ｋはｒより大きい整数）からなるアンプ群ＣＨｂと、右領域の表示駆動を担うアンプＡＰk+1〜ＡＰnからなるアンプ群ＣＨｃとに区分けする。 That is, first, the amplifiers AP 1 to AP n are connected to the amplifier group CHa composed of the amplifiers AP 1 to AP r (r is an integer of 2 or more) responsible for the display drive of the left region in the screen by the display device 20 and the central region. It is divided into an amplifier group CHb composed of amplifiers AP r + 1 to AP k (k is an integer greater than r) responsible for display driving and an amplifier group CHc composed of amplifiers AP k + 1 to AP n responsible for display driving in the right region. To do.

ここで、第１遅延モードでは、図４に示すように、アンプ群ＣＨａ及びＣＨｂ各々の出力遅延時間として出力遅延時間Ｗ１を指定し、アンプ群ＣＨｃの出力遅延時間として出力遅延時間Ｗ１よりも長い出力遅延時間Ｗ２を指定する。また、第２遅延モードでは、図４に示すように、アンプ群ＣＨａの出力遅延時間として出力遅延時間Ｗ２を指定し、アンプ群ＣＨｂ及びＣＨｃ各々の出力遅延時間として出力遅延時間Ｗ１を指定する。また、第３遅延モードでは、図４に示すように、アンプ群ＣＨａ及びＣＨｃの出力遅延時間として出力遅延時間Ｗ１を指定し、アンプ群ＣＨｂの出力遅延時間として出力遅延時間Ｗ２を指定する。
そして、出力遅延設定部ＤＳＴは、出力遅延データＭＯＤにて指定されている、アンプ群ＣＨａ、ＣＨｂ及びＣＨｃ各々の出力遅延時間に対応した出力遅延制御信号ＳＷａ、ＳＷｂ及びＳＷｃを生成する。例えば、出力遅延設定部ＤＳＴは、図４に示すように出力遅延データＭＯＤが第１遅延モードを表す場合には、出力遅延時間Ｗ１に対応した論理レベル１の出力遅延制御信号ＳＷａ及びＳＷｂを生成すると共に、出力遅延時間Ｗ２に対応した論理レベル０の出力遅延制御信号ＳＷｃを生成する。 Here, in the first delay mode, as shown in FIG. 4, the output delay time W1 is designated as the output delay time of each of the amplifier groups CHa and CHb, and the output delay time of the amplifier group CHc is longer than the output delay time W1. Specify the output delay time W2. In the second delay mode, as shown in FIG. 4, the output delay time W2 is specified as the output delay time of the amplifier group CHa, and the output delay time W1 is specified as the output delay time of each of the amplifier groups CHb and CHc. In the third delay mode, as shown in FIG. 4, the output delay time W1 is specified as the output delay time of the amplifier groups CHa and CHc, and the output delay time W2 is specified as the output delay time of the amplifier group CHb.
The output delay setting unit DST generates output delay control signals SWa, SWb, and SWc corresponding to the output delay times of the amplifier groups CHa, CHb, and CHc specified by the output delay data MOD. For example, when the output delay data MOD represents the first delay mode as shown in FIG. 4, the output delay setting unit DST generates the output delay control signals SWa and SWb of the logic level 1 corresponding to the output delay time W1. At the same time, an output delay control signal SWc having a logic level 0 corresponding to the output delay time W2 is generated.

そして、出力遅延設定部ＤＳＴは、上記のように生成した出力遅延制御信号ＳＷａをアンプ群ＣＨａ（ＡＰ1〜ＡＰr）に供給し、出力遅延制御信号ＳＷｂをアンプ群ＣＨｂ（ＡＰr+1〜ＡＰk）に供給し、出力遅延制御信号ＳＷｃをアンプ群ＣＨｃ（ＡＰk+1〜ＡＰn）に供給する。 Then, the output delay setting unit DST supplies the output delay control signal SWa generated as described above to the amplifier group CHa (AP 1 to AP r ), and the output delay control signal SWb to the amplifier group CHb (AP r + 1 to AP r + 1 to supplied to AP k), and supplies the output delay control signal SWc in amplifiers CHc (AP k + 1 ~AP n ).

アンプＡＰ1〜ＡＰnの各々は、階調電圧Ｖ1〜Ｖn及び画素データＱに夫々対応付けして設けられている。アンプＡＰ1〜ＡＰnは、階調電圧Ｖ1〜Ｖnを個別に利得１で増幅して得られた表示駆動電圧Ｇ1〜Ｇnを、夫々に対応して設けられている出力端子ＯＴ1〜ＯＴnを介して出力する。尚、出力端子ＯＴ1〜ＯＴnは、夫々個別のプリント配線を介して表示デバイス２０のデータラインＤ1〜Ｄnに接続されている。 Each of the amplifiers AP 1 to AP n is provided in association with the gradation voltages V 1 to V n and the pixel data Q, respectively. The amplifiers AP 1 to AP n respectively output the display drive voltages G 1 to G n obtained by individually amplifying the gradation voltages V 1 to V n with a gain of 1, and output terminals OT provided corresponding thereto. and outputs through a 1 ~OT n. Note that the output terminal OT 1 ~OT n are connected respectively via a separate printed circuit to the data lines D 1 to D n of the display device 20.

尚、アンプＡＰ1〜ＡＰnの各々は、そのアンプＡＰに対応した画素データＱに基づいて自身の内部でプリチャージを行うＰＣ方式の差動増幅器（オペアンプ）であり、互いに同一の内部構成を有する。 Each of the amplifiers AP 1 to AP n is a PC-type differential amplifier (op-amp) that precharges itself based on the pixel data Q corresponding to the amplifier AP, and has the same internal configuration. Have.

そこで、以下にアンプＡＰ1を抜粋してアンプＡＰ1〜ＡＰnの内部構成について説明する。 Therefore, an excerpt of the amplifier AP 1 below describes the internal structure of the amplifier AP 1 ~AP n.

図５は、当該アンプＡＰ1の内部構成を示す回路図である。図５に示すように、アンプＡＰ1は、差動回路ＤＦ１及びＤＦ２、ｐチャネルＭＯＳ（Metal-Oxide-Semiconductor）型の出力トランジスタＲ１、及びｎチャネルＭＯＳ型の出力トランジスタＲ２を含む増幅部を有する。 FIG. 5 is a circuit diagram showing an internal configuration of the amplifier AP 1 . As shown in FIG. 5, the amplifier AP 1 has an amplifying unit including differential circuits DF1 and DF2, a p-channel MOS (Metal-Oxide-Semiconductor) type output transistor R1, and an n-channel MOS type output transistor R2. .

第１の差動回路ＤＦ１は、ｎチャネルＭＯＳ型のトランジスタＵ１〜Ｕ３、及びｐチャネルＭＯＳ型のトランジスタＵ４及びＵ５を含む。差動対を為すトランジスタＵ１及びＵ２各々のソース端子は、電流源としてのトランジスタＵ３のドレイン端子に接続されている。トランジスタＵ３のゲート端子には差動回路駆動用のバイアス電圧Ｖｂ１が印加されており、そのソース端子には接地電圧Ｖｓｓ（例えば０ボルト）が印加されている。トランジスタＵ１のドレイン端子は、ラインＬｐ１を介してトランジスタＵ４のドレイン端子、出力トランジスタＲ１のゲート端子及びスイッチ素子ＳＷ１に接続されている。トランジスタＵ２のドレイン端子はラインＬｐ２を介してトランジスタＵ４のゲート端子と、トランジスタＵ５のドレイン端子及びゲート端子とに夫々接続されている。トランジスタＵ４及びＵ５各々のソース端子には電源電圧Ｖｄｄが印加されている。トランジスタＵ１のゲート端子は入力ラインＬＩＮに接続されており、トランジスタＵ２のゲート端子は出力ラインＬＯＴに接続されている。   The first differential circuit DF1 includes n-channel MOS transistors U1 to U3 and p-channel MOS transistors U4 and U5. The source terminals of the transistors U1 and U2 forming the differential pair are connected to the drain terminal of the transistor U3 as a current source. A bias voltage Vb1 for driving the differential circuit is applied to the gate terminal of the transistor U3, and a ground voltage Vss (for example, 0 volt) is applied to the source terminal thereof. The drain terminal of the transistor U1 is connected to the drain terminal of the transistor U4, the gate terminal of the output transistor R1, and the switch element SW1 via a line Lp1. The drain terminal of the transistor U2 is connected to the gate terminal of the transistor U4 and the drain terminal and the gate terminal of the transistor U5 via the line Lp2. A power supply voltage Vdd is applied to the source terminals of the transistors U4 and U5. The gate terminal of the transistor U1 is connected to the input line LIN, and the gate terminal of the transistor U2 is connected to the output line LOT.

ここで、トランジスタＵ１は、入力ラインＬＩＮを介して供給された階調電圧Ｖ1に対応した電流をラインＬｐ１に流す。トランジスタＵ２は、出力ラインＬＯＴを介して供給された出力電圧としての表示駆動電圧Ｇ1に対応した電流をラインＬｐ２に流す。この際、電流源としてのトランジスタＵ３は、バイアス電圧Ｖｂ１に基づき、ラインＬｐ１に流れる電流と、ラインＬｐ２に流れる電流とを合成した合成電流を生成する。よって、トランジスタＵ１及びＵ２は、ラインＬｐ１に流す電流とラインＬｐ２に流す電流との合計が上記した合成電流と一致するように、ラインＬｐ１及びＬｐ２に夫々電流を流す。 Here, the transistors U1 passes a current corresponding to the gradation voltages V 1 supplied via the input line LIN in line Lp1. Transistor U2 passes a current corresponding to the display driving voltage G 1 as supplied output voltage via the output line LOT line Lp2. At this time, the transistor U3 as a current source generates a combined current obtained by combining the current flowing through the line Lp1 and the current flowing through the line Lp2 based on the bias voltage Vb1. Therefore, the transistors U1 and U2 cause currents to flow through the lines Lp1 and Lp2, respectively, so that the sum of the current flowing through the line Lp1 and the current flowing through the line Lp2 matches the above-described combined current.

よって、かかる構成により、差動回路ＤＦ１は、階調電圧Ｖ1と表示駆動電圧Ｇ1との差分値に対応したレベルを有する出力電圧駆動信号ＰＧを、第１の駆動ラインとしてのラインＬｐ１に生成する。出力トランジスタＲ１は、出力電圧駆動信号ＰＧに基づく出力電流Ｉ1を出力ラインＬＯＴに送出する。 Thus, by such a structure, the differential circuit DF1 is an output voltage drive signal PG having a level corresponding to the difference value between the gradation voltages V 1 displays the driving voltage G 1, the line Lp1 of the first drive line Generate. The output transistor R1 sends an output current I 1 based on the output voltage drive signal PG to the output line LOT.

第２の差動回路ＤＦ２は、ｐチャネルＭＯＳ型のトランジスタＭ１〜Ｍ３、及びｎチャネルＭＯＳ型のトランジスタＭ４及びＭ５を含む。差動対を為すトランジスタＭ１及びＭ２各々のソース端子は、電流源としてのトランジスタＭ３のドレイン端子に接続されている。トランジスタＭ３のゲート端子には差動回路駆動用のバイアス電圧Ｖｂ２が印加されており、そのソース端子には電源電圧Ｖｄｄが印加されている。   The second differential circuit DF2 includes p-channel MOS transistors M1 to M3 and n-channel MOS transistors M4 and M5. The source terminals of the transistors M1 and M2 forming the differential pair are connected to the drain terminal of the transistor M3 as a current source. A bias voltage Vb2 for driving the differential circuit is applied to the gate terminal of the transistor M3, and a power supply voltage Vdd is applied to the source terminal thereof.

トランジスタＭ１のドレイン端子は、ラインＬｎ１を介してトランジスタＭ４のドレイン端子、出力トランジスタＲ２のゲート端子及びスイッチ素子ＳＷ２に接続されている。トランジスタＭ２のドレイン端子はラインＬｎ２を介してトランジスタＭ４のゲート端子と、トランジスタＭ５のドレイン端子及びゲート端子とに夫々接続されている。トランジスタＭ４及びＭ５各々のソース端子には接地電圧Ｖｓｓが印加されている。トランジスタＭ１のゲート端子は入力ラインＬＩＮに接続されており、トランジスタＭ２のゲート端子は出力ラインＬＯＴに接続されている。   The drain terminal of the transistor M1 is connected to the drain terminal of the transistor M4, the gate terminal of the output transistor R2, and the switch element SW2 via a line Ln1. The drain terminal of the transistor M2 is connected to the gate terminal of the transistor M4 and the drain terminal and the gate terminal of the transistor M5 via the line Ln2. A ground voltage Vss is applied to the source terminals of the transistors M4 and M5. The gate terminal of the transistor M1 is connected to the input line LIN, and the gate terminal of the transistor M2 is connected to the output line LOT.

ここで、トランジスタＭ１は、入力ラインＬＩＮを介して供給された階調電圧Ｖ1に対応した電流をラインＬｎ１に流す。トランジスタＭ２は、出力ラインＬＯＴを介して供給された出力電圧としての表示駆動電圧Ｇ1に対応した電流をラインＬｎ２に流す。この際、電流源としてのトランジスタＭ３は、バイアス電圧Ｖｂ２に基づき、ラインＬｎ１に流れる電流と、ラインＬｎ２に流れる電流とを合成した合成電流を生成する。よって、トランジスタＭ１及びＭ２は、ラインＬｎ１に流す電流とラインＬｎ２に流す電流との合計が上記した合成電流と一致するように、ラインＬｎ１及びＬｎ２に夫々電流を流す。 Here, the transistor M1 passes a current corresponding to the gradation voltage V 1 supplied via the input line LIN to the line Ln1. Transistor M2 flows a current corresponding to the display driving voltage G 1 as supplied output voltage via the output line LOT line Ln2. At this time, the transistor M3 as a current source generates a combined current obtained by combining the current flowing through the line Ln1 and the current flowing through the line Ln2 based on the bias voltage Vb2. Therefore, the transistors M1 and M2 cause the currents to flow through the lines Ln1 and Ln2, respectively, so that the sum of the current flowing through the line Ln1 and the current flowing through the line Ln2 matches the above-described combined current.

よって、かかる構成により、差動回路ＤＦ２は、階調電圧Ｖ1と表示駆動電圧Ｇ1との差分値に対応したレベルを有する出力電圧駆動信号ＮＧを第２の駆動ラインとしてのラインＬｎ１に生成する。尚、出力電圧駆動信号ＮＧは、上記した出力電圧駆動信号ＰＧの位相を反転させた信号となる。 Therefore, with this configuration, the differential circuit DF2 generates the output voltage drive signal NG having a level corresponding to the difference value between the gradation voltage V 1 and the display drive voltage G 1 on the line Ln1 as the second drive line. To do. The output voltage drive signal NG is a signal obtained by inverting the phase of the output voltage drive signal PG.

出力トランジスタＲ２は、出力電圧駆動信号ＮＧに基づく出力電流Ｉ2を出力ラインＬＯＴから引き抜く。よって、出力ラインＬＯＴには、上記した出力トランジスタＲ１が送出した出力電流Ｉ1から、上記出力電流Ｉ2を引いた電流値に対応した電圧値を有する表示駆動電圧Ｇ1が生成される。 The output transistor R2 withdraws the output current I 2 based on the output voltage drive signal NG from the output line LOT. Accordingly, the display drive voltage G 1 having a voltage value corresponding to the current value obtained by subtracting the output current I 2 from the output current I 1 sent out by the output transistor R 1 is generated on the output line LOT.

このように、アンプＡＰ1は、２つの独立した差動回路（ＤＦ１、ＤＦ２）によって、２つの出力トランジスタ（Ｒ１、Ｒ２）をプッシュプル駆動することにより、入力された階調電圧（Ｖ1）を利得１で増幅した電圧を表示駆動電圧（Ｇ1）として生成する。 As described above, the amplifier AP 1 pushes the two output transistors (R1, R2) by two independent differential circuits (DF1, DF2) to drive the input gradation voltage (V 1 ). Is generated as a display drive voltage (G 1 ).

更に、アンプＡＰ1には、かかる増幅部（ＤＦ１、ＤＦ２、Ｒ１、Ｒ２）の他に、図５に示すように、プリチャージ回路としてのｎチャネルＭＯＳ型のトランジスタＰＴ１及びｐチャネルＭＯＳ型のトランジスタＰＴ２と、スイッチ素子ＳＳ１及びＳＳ２と、ＰＣ（プリチャージ）制御部ＣＮＴとを含む出力遅延調整部が設けられている。 Further, the amplifier AP 1 includes, in addition to the amplifying units (DF1, DF2, R1, R2), as shown in FIG. 5, an n-channel MOS transistor PT1 and a p-channel MOS transistor as precharge circuits. An output delay adjustment unit including PT2, switch elements SS1 and SS2, and a PC (precharge) control unit CNT is provided.

図６は、ＰＣ制御部ＣＮＴの内部構成の一例を示すブロック図である。図６において、増加検出部６１は、画素データＱ1にて示される輝度レベルが増加したことを検出したときに、所定期間ＴＣの間だけ論理レベル１となり、他の期間は論理レベル０の状態を維持するプリチャージ信号ＰＣ１を生成する。増加検出部６１は、プリチャージ信号ＰＣ１を図５に示すスイッチ素子ＳＳ１に供給する。
低下検出部６２は、画素データＱ1にて示される輝度レベルが低下したことを検出したときに、所定期間ＴＣの間だけ論理レベル０となり、他の期間は論理レベル１の状態を維持するプリチャージ信号ＰＣ２を生成する。低下検出部６２は、プリチャージ信号ＰＣ２を図５に示すスイッチ素子ＳＳ２に供給する。 FIG. 6 is a block diagram illustrating an example of the internal configuration of the PC control unit CNT. 6, increases the detection unit 61, when it detects that the luminance level represented by the pixel data Q 1 is increased, only for a predetermined time period TC logic level 1, and the other periods of the logic level 0 state Is generated. The increase detection unit 61 supplies the precharge signal PC1 to the switch element SS1 shown in FIG.
When the decrease detector 62 detects that the luminance level indicated by the pixel data Q 1 has decreased, the decrease detector 62 becomes the logic level 0 only during the predetermined period TC, and maintains the logic level 1 state during the other periods. A charge signal PC2 is generated. The drop detection unit 62 supplies the precharge signal PC2 to the switch element SS2 shown in FIG.

スイッチ素子ＳＳ１は、出力遅延設定部ＤＳＴから供給された出力遅延制御信号ＳＷａが論理レベル０を示す場合には接地電圧ＶｓｓをトランジスタＰＴ１のゲート端に供給する。一方、出力遅延制御信号ＳＷａが論理レベル１を示す場合には、スイッチ素子ＳＳ１は、プリチャージ信号ＰＣ１をトランジスタＰＴ１のゲート端に供給する。   The switch element SS1 supplies the ground voltage Vss to the gate terminal of the transistor PT1 when the output delay control signal SWa supplied from the output delay setting unit DST indicates the logic level 0. On the other hand, when the output delay control signal SWa indicates the logic level 1, the switch element SS1 supplies the precharge signal PC1 to the gate terminal of the transistor PT1.

スイッチ素子ＳＳ２は、かかる出力遅延制御信号ＳＷａが論理レベル０を示す場合には電源電圧ＶｄｄをトランジスタＰＴ２のゲート端に供給する。一方、出力遅延制御信号ＳＷａが論理レベル１を示す場合には、スイッチ素子ＳＳ２は、プリチャージ信号ＰＣ２をトランジスタＰＴ２のゲート端に供給する。   When the output delay control signal SWa indicates the logic level 0, the switch element SS2 supplies the power supply voltage Vdd to the gate terminal of the transistor PT2. On the other hand, when the output delay control signal SWa indicates the logic level 1, the switch element SS2 supplies the precharge signal PC2 to the gate terminal of the transistor PT2.

プリチャージ回路としてのトランジスタＰＴ１のソース端には接地電圧Ｖｓｓが印加されており、ドレイン端はラインＬｐ１及び出力トランジスタＲ１のゲート端に接続されている。   The ground voltage Vss is applied to the source terminal of the transistor PT1 as a precharge circuit, and the drain terminal is connected to the line Lp1 and the gate terminal of the output transistor R1.

トランジスタＰＴ１は、自身のゲート端に供給されたプリチャージ信号ＰＣ１が論理レベル１を示す場合にはオン状態となり、接地電圧Ｖｓｓを出力トランジスタＲ１のゲート端に供給する。これにより、トランジスタＰＴ１は、ｐチャネル型の出力トランジスタＲ１のゲート端の電圧を急峻に低下させるという、プリチャージを行う。   The transistor PT1 is turned on when the precharge signal PC1 supplied to its gate terminal indicates a logic level 1, and supplies the ground voltage Vss to the gate terminal of the output transistor R1. As a result, the transistor PT1 performs a precharge that sharply reduces the voltage at the gate end of the p-channel output transistor R1.

一方、自身のゲート端に供給されたプリチャージ信号ＰＣ１が論理レベル０を示す場合にはトランジスタＰＴ１はオフ状態となり、上記したプリチャージを停止する。   On the other hand, when the precharge signal PC1 supplied to its gate terminal indicates a logic level 0, the transistor PT1 is turned off to stop the above precharge.

プリチャージ回路としてのトランジスタＰＴ２のソース端には電源電圧Ｖｄｄが印加されており、ドレイン端はラインＬｎ１及び出力トランジスタＲ２のゲート端に接続されている。   The power supply voltage Vdd is applied to the source terminal of the transistor PT2 as a precharge circuit, and the drain terminal is connected to the line Ln1 and the gate terminal of the output transistor R2.

トランジスタＰＴ２は、自身のゲート端に供給されたプリチャージ信号ＰＣ２が論理レベル０を示す場合にはオン状態となり、電源電圧Ｖｄｄを出力トランジスタＲ２のゲート端に供給する。これにより、トランジスタＰＴ２は、ｎチャネル型の出力トランジスタＲ２のゲート端の電圧を急峻に増加させるという、プリチャージを行う。   The transistor PT2 is turned on when the precharge signal PC2 supplied to its gate terminal indicates a logic level 0, and supplies the power supply voltage Vdd to the gate terminal of the output transistor R2. As a result, the transistor PT2 performs precharge, in which the voltage at the gate end of the n-channel output transistor R2 is sharply increased.

一方、自身のゲート端に供給されたプリチャージ信号ＰＣ２が論理レベル１を示す場合には、トランジスタＰＴ２はオフ状態となり、上記したプリチャージを停止する。
以下に、図５に示す構成を有するアンプＡＰ1の動作について、図７のタイムチャートを参照しつつ説明する。尚、図７では、画素データＱ1によって表される輝度レベルが、輝度レベルＹａの状態から、時点ｔ０にて当該輝度レベルＹａよりも高い輝度レベルＹｂに遷移し、その後、時点ｔ１にて輝度レベルＹａに遷移した場合におけるアンプＡＰ1の動作を示している。 On the other hand, when the precharge signal PC2 supplied to its gate terminal indicates a logic level 1, the transistor PT2 is turned off to stop the above-described precharge.
The operation of the amplifier AP 1 having the configuration shown in FIG. 5 will be described below with reference to the time chart of FIG. In FIG. 7, the luminance level represented by the pixel data Q 1 transitions from the luminance level Ya to the luminance level Yb higher than the luminance level Ya at time t0, and then the luminance level at time t1. The operation of the amplifier AP 1 when transitioning to the level Ya is shown.

先ず、輝度レベルＹａを表す画素データＱ1が供給されている間、アンプＡＰ1の増幅部（ＤＦ１、ＤＦ２、Ｒ１、Ｒ２）は、当該輝度レベルＹａに対応した電圧値ＶDT1を有する表示駆動電圧Ｇ1を出力する。 First, while the pixel data Q 1 representing the luminance level Ya is being supplied, the amplification unit (DF1, DF2, R1, R2) of the amplifier AP 1 performs display driving having a voltage value V DT1 corresponding to the luminance level Ya. and it outputs a voltage G 1.

そして、時点ｔ０にて、画素データＱ1によって表される輝度レベルがＹａからＹｂに遷移すると、アンプＡＰ1の増幅部は、表示駆動電圧Ｇ1の電圧値ＶDT1を、輝度レベルＹｂに対応した電圧値ＶDT2に向けて増加させる。 At time t0, when the luminance level represented by the pixel data Q 1 transitions from Ya to Yb, the amplifier unit of the amplifier AP 1 corresponds the voltage value V DT1 of the display drive voltage G 1 to the luminance level Yb. The voltage value is increased toward V DT2 .

この際、増加検出部６１は、画素データＱ1によって表される輝度レベルが輝度レベルＹａよりも高い輝度レベルＹｂへ遷移したことを検出したら、図７に示すように所定期間ＴＣの間だけ論理レベル１となる単一パルス状のプリチャージ信号ＰＣ１をスイッチ素子ＳＳ１に供給する。 At this time, if the increase detection unit 61 detects that the luminance level represented by the pixel data Q 1 has transitioned to the luminance level Yb higher than the luminance level Ya, the increase detection unit 61 performs logic only for a predetermined period TC as shown in FIG. A single-pulse precharge signal PC1 at level 1 is supplied to the switch element SS1.

ここで、出力遅延制御信号ＳＷａが出力遅延時間Ｗ２に対応した論理レベル０を示す場合には、スイッチ素子ＳＳ１は、接地電圧ＶｓｓをトランジスタＰＴ１のゲート端に供給する。これにより、プリチャージ用のトランジスタＰＴ１はオフ状態に固定され、出力トランジスタＲ１のゲート端へのプリチャージは実施されない。よって、この際、表示駆動電圧Ｇ1の電圧値は、時点ｔ０の直後、増幅部（ＤＦ１、ＤＦ２、Ｒ１、Ｒ２）の動作だけで図７の一点鎖線にて示されるように徐々に増加し、時点ｔ０から出力遅延時間Ｗ２が経過した時点で電圧値ＶDT2に到る。 Here, when the output delay control signal SWa indicates the logic level 0 corresponding to the output delay time W2, the switch element SS1 supplies the ground voltage Vss to the gate terminal of the transistor PT1. Thus, the precharge transistor PT1 is fixed in the off state, and the precharge to the gate terminal of the output transistor R1 is not performed. Therefore, at this time, the voltage value of the display drive voltage G 1 gradually increases immediately after the time point t0 as shown by the one-dot chain line in FIG. 7 only by the operation of the amplification units (DF1, DF2, R1, R2). The voltage value V DT2 is reached when the output delay time W2 has elapsed from time t0.

一方、出力遅延制御信号ＳＷａが論理レベル１を示す場合には、スイッチ素子ＳＳ１がオン状態となる。これにより、図７に示すプリチャージ信号ＰＣ１がプリチャージ用のトランジスタＰＴ１のゲート端に供給される。よって、トランジスタＰＴ１は、図７に示すように、表示駆動電圧Ｇ1の立ち上がり区間内において所定期間ＴＣに亘り、出力トランジスタＲ１のゲート端に接地電圧Ｖｓｓを印加するというプリチャージを行う。当該プリチャージによれば、増幅部（ＤＦ１、ＤＦ２、Ｒ１、Ｒ２）だけで電圧値を増加させた場合（一点鎖線にて示す）に比べて急峻に、表示駆動電圧Ｇ1の電圧値が電圧値ＶDT1の状態から増加し（実線にて示す）、上記した出力遅延時間Ｗ２よりも短い出力遅延時間Ｗ１が経過した時点で電圧値ＶDT2に到る。 On the other hand, when the output delay control signal SWa indicates the logic level 1, the switch element SS1 is turned on. As a result, the precharge signal PC1 shown in FIG. 7 is supplied to the gate terminal of the precharge transistor PT1. Thus, the transistor PT1, as shown in FIG. 7, for a predetermined time period TC in the leading edge of the display driving voltage G 1, precharging of applying a ground voltage Vss to the gate terminal of the output transistor R1. According to the pre-charge, the amplification unit (DF1, DF2, R1, R2) only sharply in comparison with the case of increasing the voltage value (shown by one-dot chain line), the voltage value of the display driving voltage G 1 is the voltage The voltage value V DT1 increases from the state of the value V DT1 (shown by a solid line), and reaches the voltage value V DT2 when the output delay time W1 shorter than the output delay time W2 has elapsed.

つまり、プリチャージを実行した場合には、プリチャージを実行しない場合に比して、表示駆動電圧Ｇ1の電圧値がＶDT1の状態から、これよりも高電圧なＶDT2の状態に到るまでの遅延時間が短くなるのである。 That is, when the precharge is executed, the voltage value of the display drive voltage G 1 reaches a higher voltage V DT2 from the state of the V DT1 than when the precharge is not executed. The delay time until is shortened.

その後、時点ｔ１において画素データＱ1によって表される輝度レベルがＹｂからＹａに遷移すると、アンプＡＰ1の増幅部は、表示駆動電圧Ｇ1の電圧値ＶDT2を、輝度レベルＹａに対応した電圧値ＶDT1に向けて低下させる。 Thereafter, when the luminance level represented by the pixel data Q 1 transitions from Yb to Ya at the time point t1, the amplifier unit of the amplifier AP 1 sets the voltage value V DT2 of the display drive voltage G 1 to a voltage corresponding to the luminance level Ya. Decrease towards value V DT1 .

この際、低下検出部６２は、画素データＱ1によって表される輝度レベルが輝度レベルＹｂよりも低い輝度レベルＹａへ遷移したことを検出したら、図７に示すように所定期間ＴＣの間だけ論理レベル０となる単一パルス状のプリチャージ信号ＰＣ２をスイッチ素子ＳＳ２に供給する。 In this case, drop detection unit 62, upon detecting that the luminance level represented by the pixel data Q 1 is transitioned to the low luminance level Ya than the luminance level Yb, only during a predetermined time period TC as shown in FIG. 7 logic A single-pulse precharge signal PC2 at level 0 is supplied to the switch element SS2.

ここで、出力遅延制御信号ＳＷａが論理レベル０を示す場合には、スイッチ素子ＳＳ２は、電源電圧ＶｄｄをトランジスタＰＴ２のゲート端に供給する。これにより、プリチャージ用のトランジスタＰＴ２はオフ状態に固定され、出力トランジスタＲ２のゲート端へのプリチャージは実施されない。   Here, when the output delay control signal SWa indicates the logic level 0, the switch element SS2 supplies the power supply voltage Vdd to the gate terminal of the transistor PT2. As a result, the precharge transistor PT2 is fixed in the off state, and the precharge to the gate terminal of the output transistor R2 is not performed.

よって、この際、表示駆動電圧Ｇ1の電圧値は、時点ｔ０の直後、増幅部（ＤＦ１、ＤＦ２、Ｒ１、Ｒ２）の動作だけで図７の一点鎖線にて示されるように徐々に低下し、時点ｔ１から出力遅延時間Ｗ２が経過した時点で電圧値ＶDT1に到る。 Therefore, at this time, the voltage value of the display drive voltage G 1 gradually decreases immediately after the time point t0 as shown by the one-dot chain line in FIG. 7 only by the operation of the amplification units (DF1, DF2, R1, R2). The voltage value V DT1 is reached when the output delay time W2 elapses from the time point t1.

一方、出力遅延制御信号ＳＷａが論理レベル１を示す場合には、スイッチ素子ＳＳ２がオン状態となる。これにより、図７に示すプリチャージ信号ＰＣ２がプリチャージ用のトランジスタＰＴ２のゲート端に供給される。よって、トランジスタＰＴ２は、図７に示すように、表示駆動電圧Ｇ1の立ち下がり区間内において所定期間ＴＣに亘り、出力トランジスタＲ２のゲート端に電源電圧Ｖｄｄを印加するというプリチャージを行う。当該プリチャージによれば、増幅部（ＤＦ１、ＤＦ２、Ｒ１、Ｒ２）だけで電圧値を低下させた場合（一点鎖線にて示す）に比べて急峻に、表示駆動電圧Ｇ1の電圧値が電圧値ＶDT2の状態から低下し（実線にて示す）、上記した出力遅延時間Ｗ２よりも短い出力遅延時間Ｗ１が経過した時点で電圧値ＶDT1に到る。 On the other hand, when the output delay control signal SWa indicates the logic level 1, the switch element SS2 is turned on. As a result, the precharge signal PC2 shown in FIG. 7 is supplied to the gate terminal of the precharge transistor PT2. Thus, the transistor PT2, as shown in FIG. 7, for a predetermined time period TC in the interval falling of the display driving voltage G 1, precharging of applying the power supply voltage Vdd to the gate terminal of the output transistor R2. According to the pre-charge, the amplification unit (DF1, DF2, R1, R2) only sharply compared with the case of lowering the voltage value (shown by one-dot chain line), the voltage value of the display driving voltage G 1 is the voltage It decreased from the state value V DT2 (shown by a solid line), leading to a voltage value V DT1 when the output delay time W1 is shorter than the output delay time W2 mentioned above has elapsed.

つまり、プリチャージを実行した場合には、プリチャージを実行しない場合に比して、表示駆動電圧Ｇ1の電圧値がＶDT2の状態から、これよりも低電圧な電圧値ＶDT1の状態に到るまでの遅延時間が短くなるのである。 That is, in the case of executing the pre-charge is different from the case of not executing a precharge, the state of the voltage value V DT2 display driving voltage G 1, a low voltage state of the voltage value V DT1 than this The delay time to reach is shortened.

以下に、データドライバ１３の出力端子ＯＴ1〜ＯＴnと表示デバイス２０のデータラインＤ1〜Ｄnとを個別に接続する各プリント配線における配線遅延を考慮した、出力遅延データＭＯＤに基づく出力遅延の設定動作について説明する。 Hereinafter, an output delay based on the output delay data MOD in consideration of a wiring delay in each printed wiring that individually connects the output terminals OT 1 to OT n of the data driver 13 and the data lines D 1 to D n of the display device 20. The setting operation will be described.

先ず、データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線各々による配線遅延の形態として、表示デバイス２０の画面の左端に配置されているデータラインＤ1に接続されている配線が最大となり、右端に向かうにつれて小さくなる遅延形態を想定する。ここで、アンプＡＰ1〜ＡＰn各々の出力遅延が全て出力遅延時間Ｗ２である場合、データドライバ１３から出力された表示駆動電圧Ｇ1〜ＧnがデータラインＤ1〜Ｄnに到達するまでに費やされる遅延時間は、図８の一点鎖線に示すような遅延形態となる。 First, as a form of wiring delay by each printed wiring individually connected to the data lines D 1 to D n , wiring connected to the data line D 1 arranged at the left end of the screen of the display device 20 is used. A delay form that assumes the maximum and decreases toward the right end is assumed. Here, when all the output delays of the amplifiers AP 1 to AP n are the output delay time W2, the display drive voltages G 1 to G n output from the data driver 13 reach the data lines D 1 to D n. The delay time spent in the process is a delay form as shown by a one-dot chain line in FIG.

よって、表示デバイス２０の画面内での最大遅延時間と最小遅延時間との差は、図８に示すようにデータラインＤ1での遅延時間とデータラインＤnでの遅延時間との遅延時間差ＤＬとなり、この遅延時間差ＤＬに対応した表示ムラが発生することになる。 Therefore, the difference between the maximum delay time and the minimum delay time in the screen of the display device 20 is the delay time difference DL between the delay time on the data line D 1 and the delay time on the data line D n as shown in FIG. Thus, display unevenness corresponding to the delay time difference DL occurs.

そこで、この際、図４に示す第１遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＴに供給する。これにより、出力遅延設定部ＤＳＴは、アンプＡＰ1〜ＡＰnのうちで、データラインＤ1〜Ｄr及びＤr+1〜Ｄkに接続されているアンプＡＰ1〜ＡＰr及びＡＰr+1〜ＡＰkに、プリチャージの実行を促す論理レベル１の出力遅延制御信号ＳＷａ及びＳＷｂを供給する。更に、出力遅延設定部ＤＳＴは、残りのアンプ群ＡＰk+1〜ＡＰnには、論理レベル０の出力遅延制御信号ＳＷｃを供給することによりプリチャージを停止させる。 Therefore, at this time, output delay data MOD representing the first delay mode shown in FIG. 4 is supplied to the output delay setting unit DST. Accordingly, the output delay setting unit DST is among the amplifier AP 1 ~AP n, the data lines D 1 to D r and D r + 1 amplifier AP 1 is connected to ~D k ~AP r and AP r + 1 ~AP k, and supplies the output delay control signal SWa and SWb logic level 1 to prompt the execution of the precharge. Further, the output delay setting unit DST stops the precharge by supplying the output delay control signal SWc of logic level 0 to the remaining amplifier groups AP k + 1 to AP n .

よって、アンプＡＰ1〜ＡＰnのうちで、アンプＡＰ1〜ＡＰr及びＡＰr+1〜ＡＰkの各々は、当該プリチャージの実行により自身の出力遅延を出力遅延時間Ｗ２から、出力遅延時間Ｗ１に低下させる。これにより、アンプＡＰ1〜ＡＰr及びＡＰr+1〜ＡＰkに対応したデータラインＤ1〜Ｄr及びＤr+1〜Ｄk各々での遅延時間は、図８の実線にて示されるように、全体的に低くなる。 Therefore, among the amplifier AP 1 ~AP n, each of the amplifier AP 1 ~AP r and AP r + 1 ~AP k is the the output delay time W2 its output delayed by execution of the precharge, the output delay time Reduce to W1. Thus, the delay times in the data lines D 1 to D r and D r + 1 to D k corresponding to the amplifiers AP 1 to AP r and AP r + 1 to AP k are indicated by solid lines in FIG. As a whole.

従って、第１遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＴに供給することにより、表示デバイス２０の画面内での遅延時間差は、図８に示すように、上記した遅延時間差ＤＬよりも小さい遅延時間差ＤＬＸとなる。よって、遅延時間差が小さくなる分だけ画面内での輝度差も小さくなるので、表示ムラを抑制することが可能となる。   Therefore, by supplying the output delay data MOD representing the first delay mode to the output delay setting unit DST, the delay time difference in the screen of the display device 20 is larger than the delay time difference DL as shown in FIG. A small delay time difference DLX is obtained. Therefore, the luminance difference in the screen is reduced by the amount that the delay time difference is reduced, so that display unevenness can be suppressed.

次に、データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線各々による配線遅延の形態として、表示デバイス２０の画面の右端に配置されているデータラインＤnに接続されている配線が最大となり、左端に向かうにつれて小さくなる遅延形態を想定する。ここで、アンプＡＰ1〜ＡＰn各々の出力遅延が全て出力遅延時間Ｗ２である場合、データドライバ１３から出力された表示駆動電圧Ｇ1〜ＧnがデータラインＤ1〜Ｄnに到達するまでに費やされる遅延時間は、図９の一点鎖線に示すような遅延形態となる。 Next, wiring connected to the data line D n arranged at the right end of the screen of the display device 20 as a form of wiring delay due to each of the printed wirings individually connected to the data lines D 1 to D n . Assume that the delay form becomes maximum and decreases toward the left end. Here, when all the output delays of the amplifiers AP 1 to AP n are the output delay time W2, the display drive voltages G 1 to G n output from the data driver 13 reach the data lines D 1 to D n. The delay time spent in the process is as shown by the one-dot chain line in FIG.

よって、表示デバイス２０の画面内での最大遅延時間と最小遅延時間との差は、図９に示すようにデータラインＤnでの遅延時間とデータラインＤ1での遅延時間との遅延時間差ＤＬとなり、この遅延時間差ＤＬに対応した表示ムラが発生することになる。 Therefore, the difference between the maximum delay time and the minimum delay time in the screen of the display device 20 is the delay time difference DL between the delay time on the data line D n and the delay time on the data line D 1 as shown in FIG. Thus, display unevenness corresponding to the delay time difference DL occurs.

そこで、この際、図４に示す第２遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＴに供給する。これにより、出力遅延設定部ＤＳＴは、アンプＡＰ1〜ＡＰnのうちで、データラインＤr+1〜Ｄk及びＤk+1〜Ｄnに接続されているアンプＡＰr+1〜ＡＰk及びＡＰk+1〜ＡＰnに、論理レベル１の出力遅延制御信号ＳＷｂ及びＳＷｃを供給することによりプリチャージを実行させる。更に、出力遅延設定部ＤＳＴは、残りのアンプＡＰ1〜ＡＰrに、プリチャージの停止を表す論理レベル０の出力遅延制御信号ＳＷａを供給する。 Therefore, at this time, output delay data MOD representing the second delay mode shown in FIG. 4 is supplied to the output delay setting unit DST. Accordingly, the output delay setting unit DST includes the amplifiers AP r + 1 to AP k connected to the data lines D r + 1 to D k and D k + 1 to D n among the amplifiers AP 1 to AP n. And AP k + 1 to AP n are supplied with logic level 1 output delay control signals SWb and SWc to cause precharge. Further, the output delay setting unit DST supplies the remaining delay amplifiers AP 1 to AP r with an output delay control signal SWa having a logic level 0 indicating stop of precharge.

よって、アンプＡＰ1〜ＡＰnのうちで、アンプＡＰr+1〜ＡＰk及びＡＰk+1〜ＡＰnの各々は、当該プリチャージの実行により自身の出力遅延を出力遅延時間Ｗ２から、出力遅延時間Ｗ１に低下させる。これにより、アンプＡＰr+1〜ＡＰk及びＡＰk+1〜ＡＰnに対応したデータラインＤr+1〜Ｄk及びＤk+1〜Ｄn各々での遅延時間は、図９の実線に示されるように全体的に低くなる。 Therefore, among the amplifier AP 1 ~AP n, each of the amplifiers AP r + 1 ~AP k and AP k + 1 ~AP n from the precharge output delay time its output delayed by execution of W2, the output The delay time is reduced to W1. Accordingly, the delay times in the data lines D r + 1 to D k and D k + 1 to D n corresponding to the amplifiers AP r + 1 to AP k and AP k + 1 to AP n are indicated by solid lines in FIG. As shown in FIG.

従って、第２遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＴに供給することにより、表示デバイス２０の画面内での遅延時間差は、図９に示すように、上記した遅延時間差ＤＬよりも小さい遅延時間差ＤＬＸとなる。よって、遅延時間差が小さくなる分だけ画面内での輝度差も小さくなるので、表示ムラを抑制することが可能となる。   Accordingly, by supplying the output delay data MOD representing the second delay mode to the output delay setting unit DST, the delay time difference in the screen of the display device 20 is larger than the delay time difference DL as shown in FIG. A small delay time difference DLX is obtained. Therefore, the luminance difference in the screen is reduced by the amount that the delay time difference is reduced, so that display unevenness can be suppressed.

次に、データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線各々による配線遅延の形態として、表示デバイス２０の画面の両端に配置されているデータラインＤ1及びＤnに接続されている配線が最大となり、画面中央に向かうにつれて小さくなる遅延形態を想定する。ここで、アンプＡＰ1〜ＡＰn各々の出力遅延が全て出力遅延時間Ｗ２である場合、データドライバ１３から出力された表示駆動電圧Ｇ1〜ＧnがデータラインＤ1〜Ｄnに到達するまでに費やされる遅延時間は、図１０の一点鎖線に示すような遅延形態となる。 Next, in the form of wire delay due to the printed wiring each data line D 1 to D n are respectively separately connected, is connected to the data lines D 1 and D n are arranged at both ends of the screen of the display device 20 Assume a delay form in which the number of wirings is the largest and decreases toward the center of the screen. Here, when all the output delays of the amplifiers AP 1 to AP n are the output delay time W2, the display drive voltages G 1 to G n output from the data driver 13 reach the data lines D 1 to D n. The delay time spent in the process is a delay form as shown by a one-dot chain line in FIG.

よって、表示デバイス２０の画面内での最大遅延時間と最小遅延時間との差は、図１０に示すようにデータラインＤn又はＤnでの遅延時間と中央付近に配置されているデータライン（例えばＤn/2）での遅延時間との遅延時間差ＤＬとなり、この遅延時間差ＤＬに対応した表示ムラが発生することになる。 Therefore, the difference between the maximum delay time and the minimum delay time in the screen of the display device 20 is the difference between the delay time in the data line D n or D n and the data line (near the center) as shown in FIG. For example, a delay time difference DL from the delay time at D n / 2 ) is generated, and display unevenness corresponding to the delay time difference DL occurs.

そこで、この際、図４に示す第３遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＴに供給する。これにより、出力遅延設定部ＤＳＴは、アンプＡＰ1〜ＡＰnのうちで、データラインＤ1〜Ｄr及びＤk+1〜Ｄnに接続されているアンプＡＰ1〜ＡＰr及びＡＰk+1〜ＡＰnに、論理レベル１の出力遅延制御信号ＳＷａ及びＳＷｃを供給することによりプリチャージを実行させる。更に、出力遅延設定部ＤＳＴは、残りのアンプＡＰr+1〜ＡＰkに、プリチャージの停止を表す論理レベル０の出力遅延制御信号ＳＷｂを供給する。 Therefore, at this time, output delay data MOD representing the third delay mode shown in FIG. 4 is supplied to the output delay setting unit DST. Accordingly, the output delay setting unit DST is among the amplifier AP 1 ~AP n, the data lines D 1 to D r and D k + 1 amplifier AP 1 is connected to ~D n ~AP r and AP k + to 1 ~AP n, to execute the pre-charge by supplying the output delay control signal SWa and SWc logic level 1. Further, the output delay setting unit DST supplies the remaining output amplifiers AP r + 1 to AP k with a logic level 0 output delay control signal SWb representing stop of precharge.

よって、アンプＡＰ1〜ＡＰnのうちで、アンプＡＰ1〜ＡＰr及びＡＰk+1〜ＡＰnの各々は、当該プリチャージの実行により自身の出力遅延を出力遅延時間Ｗ２から出力遅延時間Ｗ１に低下させる。これにより、アンプＡＰ1〜ＡＰr及びＡＰk+1〜ＡＰnに対応したデータラインＤ1〜Ｄr及びＤk+1〜Ｄn各々での遅延時間は、図１０の実線にて示されるように全体的に低くなる。 Therefore, among the amplifier AP 1 ~AP n, each of the amplifier AP 1 ~AP r and AP k + 1 ~AP n, the output delay time its output delay from the output delay time W2 by executing the precharge W1 To lower. Thereby, the delay times in the data lines D 1 to D r and D k + 1 to D n corresponding to the amplifiers AP 1 to AP r and AP k + 1 to AP n are indicated by solid lines in FIG. So as to lower overall.

従って、第３遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＴに供給することにより、表示デバイス２０の画面内での遅延時間差は、図１０に示すように、上記した遅延時間差ＤＬよりも小さい遅延時間差ＤＬＸとなる。よって、遅延時間差が小さくなる分だけ画面内での輝度差も小さくなるので、表示ムラを抑制することが可能となる。   Accordingly, by supplying the output delay data MOD representing the third delay mode to the output delay setting unit DST, the delay time difference in the screen of the display device 20 is larger than the delay time difference DL as shown in FIG. A small delay time difference DLX is obtained. Therefore, the luminance difference in the screen is reduced by the amount that the delay time difference is reduced, so that display unevenness can be suppressed.

尚、上記実施例では、アンプＡＰ1〜ＡＰn各々の内部でプリチャージを実行するか否かにより、アンプＡＰ1〜ＡＰnの出力遅延時間を２段階で設定できるようにしているが、プリチャージを利用しない他の方法によって、アンプＡＰ1〜ＡＰnの出力遅延時間を３段階以上の多段階にて設定することも可能である。
図１１は、かかる点に鑑みて為された出力アンプ部１３３の内部構成の他の一例を示すブロック図である。尚、図１１に示す構成では、図３に示される出力遅延設定部ＤＳＴに代えて出力遅延設定部ＤＳＸを採用し、アンプＡＰ1〜ＡＰnに代えてアンプＡＧ1〜ＡＧnを採用したものである。 In the above embodiment, depending on whether or not to execute the pre-charge inside the amplifier AP 1 ~AP n each amplifier AP 1 ~AP n output delay time although to be set in two stages, pre The output delay time of the amplifiers AP 1 to AP n can be set in three or more stages by other methods that do not use charging.
FIG. 11 is a block diagram showing another example of the internal configuration of the output amplifier unit 133 made in view of such points. In the configuration shown in FIG. 11, an output delay setting unit DSX is used instead of the output delay setting unit DST shown in FIG. 3, and amplifiers AG 1 to AG n are used instead of the amplifiers AP 1 to AP n. It is.

出力遅延設定部ＤＳＸは、出力遅延データＭＯＤにて示される遅延モードに対応した出力遅延制御信号ＳＷａ、ＳＷｂ、及びＳＷｃを生成する。   The output delay setting unit DSX generates output delay control signals SWa, SWb, and SWc corresponding to the delay mode indicated by the output delay data MOD.

出力遅延設定部ＤＳＸは、データドライバ１３の外部端子を介して供給された出力遅延データＭＯＤを受ける。尚、出力遅延データＭＯＤは、データドライバ１３に内蔵されているユーザレジスタに格納されているものであっても良い。この際、出力遅延設定部ＤＳＸは、このユーザレジスタに格納されている出力遅延データＭＯＤを取り込む。   The output delay setting unit DSX receives the output delay data MOD supplied via the external terminal of the data driver 13. The output delay data MOD may be stored in a user register built in the data driver 13. At this time, the output delay setting unit DSX takes in the output delay data MOD stored in the user register.

出力遅延データＭＯＤは、アンプＡＧ1〜ＡＧn各々の出力遅延時間を指定する為のデータであり、例えば以下の第１〜第３遅延モードのうちの１つを表す。 The output delay data MOD is data for designating the output delay time of each of the amplifiers AG 1 to AG n and represents, for example, one of the following first to third delay modes.

つまり、先ず、アンプＡＧ1〜ＡＧnを、表示デバイス２０による画面内の左領域の表示駆動を担うアンプＡＧ1〜ＡＧr（ｒは２以上の整数）からなるアンプ群ＣＨａと、中央領域の表示駆動を担うアンプＡＧr+1〜ＡＧk（ｋはｒより大きい整数）からなるアンプ群ＣＨｂと、右領域の表示駆動を担うアンプＡＧk+1〜ＡＧnからなるアンプ群ＣＨｃとに区分けする。 That is, first, the amplifiers AG 1 to AG n are connected to an amplifier group CHa composed of amplifiers AG 1 to AG r (r is an integer of 2 or more) responsible for display driving of the left region in the screen by the display device 20 and the central region. It is divided into an amplifier group CHb composed of amplifiers AG r + 1 to AG k (k is an integer larger than r) responsible for display driving and an amplifier group CHc composed of amplifiers AG k + 1 to AG n responsible for display driving in the right region. To do.

ここで、第１遅延モードでは、図１２に示すように、アンプ群ＣＨａ及の出力遅延時間として出力遅延時間Ｗ１を指定し、アンプ群ＣＨｂの出力遅延時間として出力遅延時間Ｗ１よりも長い出力遅延時間Ｗ２を指定する。更に当該第１遅延モードでは、アンプ群ＣＨｃの出力遅延時間として出力遅延時間Ｗ２よりも長い出力遅延時間Ｗ３を指定する。   Here, in the first delay mode, as shown in FIG. 12, the output delay time W1 is specified as the output delay time of the amplifier group CHa and the output delay time longer than the output delay time W1 as the output delay time of the amplifier group CHb. Designate time W2. Further, in the first delay mode, the output delay time W3 longer than the output delay time W2 is designated as the output delay time of the amplifier group CHc.

第２遅延モードでは、図１２に示すように、アンプ群ＣＨａの出力遅延時間として出力遅延時間Ｗ３を指定し、アンプ群ＣＨｂの出力遅延時間として出力遅延時間Ｗ２を指定する。更に当該第２遅延モードでは、アンプ群ＣＨｃの出力遅延時間として出力遅延時間Ｗ１を指定する。   In the second delay mode, as shown in FIG. 12, the output delay time W3 is specified as the output delay time of the amplifier group CHa, and the output delay time W2 is specified as the output delay time of the amplifier group CHb. Further, in the second delay mode, the output delay time W1 is designated as the output delay time of the amplifier group CHc.

また、第３遅延モードでは、図１２に示すように、アンプ群ＣＨａ及びＣＨｃの出力遅延時間として出力遅延時間Ｗ２を指定し、アンプ群ＣＨｂの出力遅延時間として出力遅延時間Ｗ３を指定する。   In the third delay mode, as shown in FIG. 12, the output delay time W2 is specified as the output delay time of the amplifier groups CHa and CHc, and the output delay time W3 is specified as the output delay time of the amplifier group CHb.

出力遅延設定部ＤＳＸは、出力遅延データＭＯＤにて指定されている、アンプ群ＣＨａ、ＣＨｂ及びＣＨｃ各々の出力遅延時間に対応した出力遅延制御信号ＳＷａ、ＳＷｂ及びＳＷｃを生成する。   The output delay setting unit DSX generates output delay control signals SWa, SWb, and SWc corresponding to the output delay times of the amplifier groups CHa, CHb, and CHc specified by the output delay data MOD.

例えば、出力遅延設定部ＤＳＸは、出力遅延データＭＯＤが図１２に示す第１遅延モードを表す場合には、出力遅延時間Ｗ１を表す出力遅延制御信号ＳＷａ、出力遅延時間Ｗ２を表す出力遅延制御信号ＳＷｂ、及び出力遅延時間Ｗ３を表す出力遅延制御信号ＳＷｃを生成する。また、出力遅延データＭＯＤが第２遅延モードを表す場合には、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ３を表す出力遅延制御信号ＳＷａ、出力遅延時間Ｗ２を表す出力遅延制御信号ＳＷｂ、及び出力遅延時間Ｗ１を表す出力遅延制御信号ＳＷｃを生成する。また、出力遅延データＭＯＤが第３遅延モードを表す場合には、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ２を表す出力遅延制御信号ＳＷａ及びＳＷｃを生成し、出力遅延時間Ｗ３を表す出力遅延制御信号ＳＷｂを生成する。
そして、出力遅延設定部ＤＳＸは、出力遅延制御信号ＳＷａをアンプ群ＣＨａに属するアンプＡＧ1〜ＡＧrの各々に供給し、出力遅延制御信号ＳＷｂをアンプ群ＣＨｂに属するアンプＡＧr+1〜ＡＧkの各々に供給し、出力遅延制御信号ＳＷｃをアンプ群ＣＨｃに属するアンプＡＧk+1〜ＡＧnの各々に供給する。 For example, when the output delay data MOD represents the first delay mode shown in FIG. 12, the output delay setting unit DSX outputs the output delay control signal SWa representing the output delay time W1 and the output delay control signal representing the output delay time W2. An output delay control signal SWc representing the SWb and the output delay time W3 is generated. When the output delay data MOD represents the second delay mode, the output delay setting unit DSX outputs the output delay control signal SWa representing the output delay time W3, the output delay control signal SWb representing the output delay time W2, and the output An output delay control signal SWc representing the delay time W1 is generated. When the output delay data MOD represents the third delay mode, the output delay setting unit DSX generates output delay control signals SWa and SWc representing the output delay time W2, and outputs delay control representing the output delay time W3. A signal SWb is generated.
The output delay setting unit DSX supplies the output delay control signal SWa to each of the amplifiers AG 1 to AG r belonging to the amplifier group CHa, and the output delay control signal SWb to the amplifiers AG r + 1 to AG belonging to the amplifier group CHb. The output delay control signal SWc is supplied to each of the amplifiers AG k + 1 to AG n belonging to the amplifier group CHc.

アンプＡＧ1〜ＡＧnの各々は、階調電圧Ｖ1〜Ｖn及び画素データＱに夫々対応付けして設けられている。アンプＡＧ1〜ＡＧnは、階調電圧Ｖ1〜Ｖnを個別に利得１で増幅して得られた表示駆動電圧Ｇ1〜Ｇnを、夫々に対応して設けられている出力端子ＯＴ1〜ＯＴnを介して出力する。尚、出力端子ＯＴ1〜ＯＴnは、夫々個別のプリント配線を介して表示デバイス２０のデータラインＤ1〜Ｄnに接続されている。 Each of the amplifiers AG 1 to AG n is provided in association with the gradation voltages V 1 to V n and the pixel data Q, respectively. The amplifiers AG 1 to AG n are provided with output terminals OT provided corresponding to display drive voltages G 1 to G n obtained by individually amplifying the gradation voltages V 1 to V n with a gain of 1, respectively. and outputs through a 1 ~OT n. Note that the output terminal OT 1 ~OT n are connected respectively via a separate printed circuit to the data lines D 1 to D n of the display device 20.

アンプＡＧ1〜ＡＧnの各々は、互いに同一の内部構成を有する。そこで、以下にアンプＡＧ1を抜粋してアンプＡＧ1〜ＡＧnの内部構成について説明する。 Each of amplifiers AG 1 to AG n has the same internal configuration. Therefore, an excerpt of the amplifier AG 1 below describes the internal structure of the amplifier AG 1 ~AG n.

図１３は、アンプＡＧ1の内部構成を示す回路図である。尚、図１３において、差動回路ＤＦ１及びＤＦ２、出力トランジスタＲ１及びＲ２からなる増幅部の構成及び動作については、図５に示されるものと同一であるので、その説明は省略する。 Figure 13 is a circuit diagram showing the internal configuration of the amplifier AG 1. In FIG. 13, the configuration and operation of the amplifying unit including the differential circuits DF1 and DF2 and the output transistors R1 and R2 are the same as those shown in FIG.

図１３に示すように、アンプＡＧ1には、増幅部（ＤＦ１、ＤＦ２、Ｒ１、Ｒ２）の他に、出力スイッチとしてのｎチャネルＭＯＳ型のトランジスタＴＸ、及び出力遅延調整部ＣＮＤが設けられている。 As shown in FIG. 13, the amplifier AG 1 is provided with an amplifying section (DF1, DF2, R1, R2), an n-channel MOS transistor TX as an output switch, and an output delay adjusting section CND. Yes.

出力遅延調整部ＣＮＤは、画素データＱ1にて示される輝度レベルが増加又は低下したことを検出したときに、出力遅延制御信号ＳＷａによって表される出力遅延時間と等しいパルス幅を有する論理レベル１の単一パルスを含む出力遅延調整信号ＯＰＳを生成する。 Output delay adjusting unit CND is a logic level 1 having when it detects that the luminance level represented by the pixel data Q 1 is increased or decreased, the output delay time equal to the pulse width represented by the output delay control signal SWa The output delay adjustment signal OPS including a single pulse is generated.

すなわち、出力遅延制御信号ＳＷａが出力遅延時間Ｗ１を表す場合には、出力遅延調整部ＣＮＤは、図１４に示すように、出力遅延時間Ｗ１と等しいパルス幅を有する論理レベル０の単一パルスＦＳＴを含む出力遅延調整信号ＯＰＳを生成する。また、出力遅延制御信号ＳＷａが出力遅延時間Ｗ２を表す場合には、出力遅延調整部ＣＮＤは、図１４に示すように、出力遅延時間Ｗ２と等しいパルス幅を有する論理レベル０の単一パルスＴＹＰを含む出力遅延調整信号ＯＰＳを生成する。また、出力遅延制御信号ＳＷａが出力遅延時間Ｗ３を表す場合には、出力遅延調整部ＣＮＤは、図１４に示すように、出力遅延時間Ｗ３と等しいパルス幅を有する論理レベル０の単一パルスＳＬＷを含む出力遅延調整信号ＯＰＳを生成する。   That is, when the output delay control signal SWa represents the output delay time W1, the output delay adjustment unit CND, as shown in FIG. 14, has a single pulse FST of logic level 0 having a pulse width equal to the output delay time W1. The output delay adjustment signal OPS including is generated. When the output delay control signal SWa represents the output delay time W2, the output delay adjustment unit CND, as shown in FIG. 14, has a logic level 0 single pulse TYP having a pulse width equal to the output delay time W2. The output delay adjustment signal OPS including is generated. When the output delay control signal SWa represents the output delay time W3, the output delay adjustment unit CND has a logic level 0 single pulse SLW having a pulse width equal to the output delay time W3 as shown in FIG. The output delay adjustment signal OPS including is generated.

出力遅延調整部ＣＮＤは、上記した単一パルスＦＳＴ、ＴＹＰ又はＳＬＷを含む出力遅延調整信号ＯＰＳを、画素データＱ1にて示される輝度レベルが増加又は低下したことを検出したときに、トランジスタＴＸのゲート端に供給する。 When the output delay adjustment unit CND detects that the luminance level indicated by the pixel data Q 1 has increased or decreased, the transistor TX TX receives the output delay adjustment signal OPS including the single pulse FST, TYP or SLW described above. Supply to the gate end.

トランジスタＴＸのソース端は出力ラインＬＯＴに接続されており、ドレイン端は出力端子ＯＴ1に接続されている。トランジスタＴＸは、自身のゲート端に供給された出力遅延調整信号ＯＰＳが論理レベル１を表している間はオン状態となり、出力ラインＬＯＴの電圧を表示駆動電圧Ｇ1として、出力端子ＯＴ1を介して出力する。一方、自身のゲート端に供給された出力遅延調整信号ＯＰＳが論理レベル０を表している間は、トランジスタＴＸはオフ状態となり、出力ラインＬＯＴと出力端子ＯＴ1との間の接続を遮断する。
以下に、図１３に示す構成を有するアンプＡＧ1の動作について、図１４に示されるタイムチャートを参照しつつ説明する。尚、図１４では、画素データＱ1によって表される輝度レベルが、時点ｔ０にて、輝度レベルＹａの状態から当該輝度レベルＹａよりも高い輝度レベルＹｂに遷移した場合に生成される出力遅延調整信号ＯＰＳと、アンプＡＧ1から出力される表示駆動電圧Ｇ1の波形を示している。 The source end of the transistor TX is connected to the output line LOT, and the drain end is connected to the output terminal OT 1 . The transistor TX is turned on while the output delay adjustment signal OPS supplied to its gate terminal represents the logic level 1, and the voltage of the output line LOT is set as the display drive voltage G 1 via the output terminal OT 1 . Output. On the other hand, while the output delay adjustment signal OPS supplied to its gate terminal represents the logic level 0, the transistor TX is turned off, and the connection between the output line LOT and the output terminal OT 1 is cut off.
Hereinafter, the operation of the amplifier AG 1 having the configuration shown in FIG. 13 will be explained with reference to a time chart shown in FIG. 14. In FIG. 14, the output delay adjustment generated when the luminance level represented by the pixel data Q 1 transitions from the luminance level Ya state to the luminance level Yb higher than the luminance level Ya at the time point t0. The waveforms of the signal OPS and the display drive voltage G 1 output from the amplifier AG 1 are shown.

先ず、輝度レベルＹａを表す画素データＱ1が供給されている間、アンプＡＧ1の増幅部（ＤＦ１、ＤＦ２、Ｒ１、Ｒ２）は、当該輝度レベルＹａに対応した電圧値ＶDT1を有する表示駆動電圧Ｇ1を、出力端子ＯＴ1を介して出力する。 First, while the pixel data Q 1 representing the luminance level Ya is being supplied, the amplifying unit (DF1, DF2, R1, R2) of the amplifier AG 1 performs display driving having a voltage value V DT1 corresponding to the luminance level Ya. The voltage G 1 is output via the output terminal OT 1 .

そして、時点ｔ０にて、画素データＱ1によって表される輝度レベルがＹａからＹｂに遷移すると、アンプＡＧ1の増幅部は、出力ラインＬＯＴの電圧を、電圧値ＶDT1から、輝度レベルＹｂに対応した電圧値ＶDT2に向けて増加させる増幅処理を行う。 At time t0, when the luminance level represented by the pixel data Q 1 transitions from Ya to Yb, the amplifier of the amplifier AG 1 changes the voltage of the output line LOT from the voltage value V DT1 to the luminance level Yb. An amplification process is performed to increase the voltage value to the corresponding voltage value VDT2 .

この際、アンプＡＧ1では、出力遅延調整信号ＯＰＳがトランジスタＴＸのゲート端に供給されることにより、画素データＱ1によって表される輝度レベルがＹａからＹｂに遷移した時点ｔ０から出力遅延時間Ｗ１、Ｗ２又はＷ３に亘りトランジスタＴＸがオフ状態となる。 At this time, the amplifier AG 1, output delay by adjusting signal OPS is supplied to the gate terminal of the transistor TX, pixel data Q output delay time from the time point t0 when the luminance level transitions from Ya to Yb represented by 1 W1 , W2 or W3, the transistor TX is turned off.

よって、表示駆動電圧Ｇ1の電圧値は、時点ｔ０から出力遅延時間（Ｗ１〜Ｗ３）が経過した時点から、輝度レベルＹａに対応した電圧値ＶDT1から、輝度レベルＹｂに対応した電圧値ＶDT2に向けて徐々に増加することになる。 Therefore, the voltage value of the display drive voltage G 1 is changed from the voltage value V DT1 corresponding to the luminance level Ya to the voltage value V corresponding to the luminance level Yb from the time when the output delay time (W1 to W3) has elapsed from the time t0. It will gradually increase toward DT2 .

例えば、出力遅延時間Ｗ１を表す出力遅延制御信号ＳＷａが出力遅延調整部ＣＮＤに供給された場合には、図１４に示すように、時点ｔ０から出力遅延時間Ｗ１の間だけ論理レベル０となる単一パルスＦＳＴを含む出力遅延調整信号ＯＰＳが、トランジスタＴＸのゲート端に供給される。これにより、時点ｔ０から出力遅延時間Ｗ１の間に亘りトランジスタＴＸがオフ状態となり、出力ラインＬＯＴと出力端子ＯＴ1との間の接続を遮断する。そして、当該出力遅延時間Ｗ１の経過後に、トランジスタＴＸがオン状態に遷移する。よって、表示駆動電圧Ｇ1は、時点ｔ０から出力遅延時間Ｗ１が経過した時点ｔ１にて、図１４の実線に示すように電圧値ＶDT1の状態から電圧値ＶDT2に向けての増加を開始する。 For example, when the output delay control signal SWa representing the output delay time W1 is supplied to the output delay adjustment unit CND, as shown in FIG. 14, the logic level is simply 0 for the output delay time W1 from the time point t0. An output delay adjustment signal OPS including one pulse FST is supplied to the gate terminal of the transistor TX. Thus, the transistor TX over between the output delay time W1 from the time t0 is turned off to cut off the connection between the output line LOT and the output terminal OT 1. Then, after the output delay time W1 has elapsed, the transistor TX shifts to the on state. Accordingly, the display drive voltage G 1 starts increasing from the state of the voltage value V DT1 to the voltage value V DT2 as shown by the solid line in FIG. 14 at the time point t1 when the output delay time W1 has elapsed from the time point t0. To do.

また、出力遅延時間Ｗ２を表す出力遅延制御信号ＳＷａが出力遅延調整部ＣＮＤに供給された場合には、図１４に示すように、時点ｔ０から出力遅延時間Ｗ２の間だけ論理レベル０となる単一パルスＴＹＰを含む出力遅延調整信号ＯＰＳが、トランジスタＴＸのゲート端に供給される。これにより、時点ｔ０から出力遅延時間Ｗ２の間に亘りトランジスタＴＸがオフ状態となり、出力ラインＬＯＴと出力端子ＯＴ1との間の接続を遮断する。そして、当該出力遅延時間Ｗ２の経過後に、トランジスタＴＸがオン状態に遷移する。よって、表示駆動電圧Ｇ1は、時点ｔ０から出力遅延時間Ｗ２が経過した時点ｔ２にて、図１４の一点鎖線に示すように電圧値ＶDT1の状態から電圧値ＶDT2に向けての増加を開始する。 When the output delay control signal SWa representing the output delay time W2 is supplied to the output delay adjustment unit CND, as shown in FIG. 14, the logic level 0 is simply set to the logic level 0 only from the time point t0 to the output delay time W2. An output delay adjustment signal OPS including one pulse TYP is supplied to the gate terminal of the transistor TX. Thus, the transistor TX over between the output delay time W2 from the time t0 is turned off to cut off the connection between the output line LOT and the output terminal OT 1. Then, after the output delay time W2 has elapsed, the transistor TX shifts to the on state. Therefore, the display drive voltage G 1 increases from the state of the voltage value V DT1 to the voltage value V DT2 as shown by the one-dot chain line in FIG. 14 at the time t2 when the output delay time W2 has elapsed from the time t0. Start.

また、出力遅延時間Ｗ３を表す出力遅延制御信号ＳＷａが出力遅延調整部ＣＮＤに供給された場合には、図１４に示すように、時点ｔ０から出力遅延時間Ｗ３の間だけ論理レベル０となる単一パルスＳＬＷを含む出力遅延調整信号ＯＰＳが、トランジスタＴＸのゲート端に供給される。これにより、時点ｔ０から出力遅延時間Ｗ３の間に亘りトランジスタＴＸがオフ状態となり、出力ラインＬＯＴと出力端子ＯＴ1との間の接続を遮断する。そして、当該出力遅延時間Ｗ３の経過後に、トランジスタＴＸがオン状態に遷移する。よって、表示駆動電圧Ｇ1は、時点ｔ０から出力遅延時間Ｗ３が経過した時点ｔ３にて、図１４の二点鎖線に示すように電圧値ＶDT1の状態から電圧値ＶDT2に向けての増加を開始する。 When the output delay control signal SWa representing the output delay time W3 is supplied to the output delay adjustment unit CND, as shown in FIG. 14, the logic level 0 is simply set to the logic level 0 from the time t0 to the output delay time W3. An output delay adjustment signal OPS including one pulse SLW is supplied to the gate terminal of the transistor TX. Thus, the transistor TX over between the output delay time W3 from the time t0 is turned off to cut off the connection between the output line LOT and the output terminal OT 1. Then, after the output delay time W3 has elapsed, the transistor TX shifts to the on state. Therefore, the display drive voltage G 1 increases from the state of the voltage value V DT1 to the voltage value V DT2 as shown by the two-dot chain line in FIG. 14 at the time t3 when the output delay time W3 has elapsed from the time t0. To start.

以下に、データドライバ１３の出力端子ＯＴ1〜ＯＴnと表示デバイス２０のデータラインＤ1〜Ｄnとを個別に接続する各プリント配線における配線遅延を考慮した、出力遅延データＭＯＤに基づく出力遅延の設定動作について説明する。 Hereinafter, an output delay based on the output delay data MOD in consideration of a wiring delay in each printed wiring that individually connects the output terminals OT 1 to OT n of the data driver 13 and the data lines D 1 to D n of the display device 20. The setting operation will be described.

先ず、データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線各々による配線遅延の形態として、表示デバイス２０の画面の左端に配置されているデータラインＤ1に接続されている配線が最大となり、右端に向かうにつれて小さくなる遅延形態を想定する。ここで、アンプＡＰ1〜ＡＰn各々の出力遅延が全て出力遅延時間Ｗ２である場合、データドライバ１３から出力された表示駆動電圧Ｇ1〜ＧnがデータラインＤ1〜Ｄnに到達するまでに費やされる遅延時間は、図１５の一点鎖線に示すような遅延形態となる。 First, as a form of wiring delay by each printed wiring individually connected to the data lines D 1 to D n , wiring connected to the data line D 1 arranged at the left end of the screen of the display device 20 is used. A delay form that assumes the maximum and decreases toward the right end is assumed. Here, when all the output delays of the amplifiers AP 1 to AP n are the output delay time W2, the display drive voltages G 1 to G n output from the data driver 13 reach the data lines D 1 to D n. The delay time spent in the process is in the form of a delay as shown by the one-dot chain line in FIG.

よって、表示デバイス２０の画面内での最大遅延時間と最小遅延時間との差は、図１５に示すようにデータラインＤ1での遅延時間とデータラインＤnでの遅延時間との遅延時間差ＤＬとなり、この遅延時間差ＤＬに対応した表示ムラが発生することになる。 Therefore, the difference between the maximum delay time and the minimum delay time in the screen of the display device 20 is the delay time difference DL between the delay time on the data line D 1 and the delay time on the data line D n as shown in FIG. Thus, display unevenness corresponding to the delay time difference DL occurs.

そこで、この際、図１２に示す第１遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＸに供給する。これにより、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ１を表す出力遅延制御信号ＳＷａを、データラインＤ1〜Ｄrに接続されているアンプ群ＣＨａに属するＡＧ1〜ＡＧrの各々に供給する。また、この際、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ２を表す出力遅延制御信号ＳＷｂを、データラインＤr+1〜Ｄkに接続されているアンプ群ＣＨｂに属するＡＧr+1〜ＡＧkの各々に供給する。更に、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ３を表す出力遅延制御信号ＳＷｃを、データラインＤk+1〜Ｄnに接続されているアンプ群ＣＨｃに属するＡＧk+1〜ＡＧnの各々に供給する。 Therefore, at this time, output delay data MOD representing the first delay mode shown in FIG. 12 is supplied to the output delay setting unit DSX. Thus, the output delay setting unit DSX supplies the output delay control signal SWa representative of the output delay time W1, each of AG 1 ~AG r belonging to amplifier group CHa which is connected to the data lines D 1 to D r . At this time, the output delay setting unit DSX converts the output delay control signal SWb representing the output delay time W2 into AG r + 1 to AG belonging to the amplifier group CHb connected to the data lines D r + 1 to D k. Supply to each of k . Further, the output delay setting unit DSX outputs the output delay control signal SWc representing the output delay time W3 to each of AG k + 1 to AG n belonging to the amplifier group CHc connected to the data lines D k + 1 to D n. To supply.

よって、アンプＡＧ1〜ＡＧnのうちで、アンプＡＧ1〜ＡＧrの出力遅延時間は最小の出力遅延時間Ｗ１となり、アンプＡＧk+1〜ＡＧnの出力遅延時間は最大の出力遅延時間Ｗ３となり、アンプＡＧr+1〜ＡＧkの出力遅延時間は、その中間の出力遅延時間Ｗ２となる。これにより、アンプＡＧr+1〜ＡＧkに対応したデータラインＤr+1〜Ｄk各々での遅延時間は、図１５の実線にて示されるように変化しない。一方、アンプＡＧ1〜ＡＧrに対応したデータラインＤ1〜Ｄr各々での遅延時間は、図１５の実線にて示されるように、全体的に低下する。一方、アンプＡＧk+1〜ＡＧnに対応したデータラインＤk+1〜Ｄn各々での遅延時間は、図１５の実線にて示されるように、全体的に増加する。 Therefore, among the amplifier AG 1 ~AG n, amplifiers AG 1 ~AG minimum output delay time W1 next to the output delay time of r, amp AG k + 1 ~AG n output delay time of the maximum output delay time W3 Thus, the output delay time of the amplifiers AG r + 1 to AG k becomes an intermediate output delay time W2. Thereby, the delay time in each of the data lines D r + 1 to D k corresponding to the amplifiers AG r + 1 to AG k does not change as shown by the solid line in FIG. On the other hand, the delay time in each of the data lines D 1 to D r corresponding to the amplifiers AG 1 to AG r decreases as shown by the solid line in FIG. On the other hand, the delay time in each of the data lines D k + 1 to D n corresponding to the amplifiers AG k + 1 to AG n increases as a whole as shown by the solid line in FIG.

従って、第１遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＸに供給することにより、図１５に示すように、表示デバイス２０の画面内での遅延時間差ＤＬＸは、遅延時間差ＤＬよりも小さくなる。   Accordingly, by supplying the output delay data MOD representing the first delay mode to the output delay setting unit DSX, the delay time difference DLX in the screen of the display device 20 is smaller than the delay time difference DL as shown in FIG. Become.

よって、遅延時間差が小さくなる分だけ画面内での輝度差も小さくなるので、表示ムラを抑制することが可能となる。   Therefore, the luminance difference in the screen is reduced by the amount that the delay time difference is reduced, so that display unevenness can be suppressed.

次に、データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線各々による配線遅延の形態として、表示デバイス２０の画面の右端に配置されているデータラインＤnに接続されている配線が最大となり、左端に向かうにつれて小さくなる遅延形態を想定する。ここで、アンプＡＰ1〜ＡＰn各々の出力遅延が全て出力遅延時間Ｗ２である場合、データドライバ１３から出力された表示駆動電圧Ｇ1〜ＧnがデータラインＤ1〜Ｄnに到達するまでに費やされる遅延時間は、図１６の一点鎖線に示すような遅延形態となる。 Next, wiring connected to the data line D n arranged at the right end of the screen of the display device 20 as a form of wiring delay due to each of the printed wirings individually connected to the data lines D 1 to D n . Assume that the delay form becomes maximum and decreases toward the left end. Here, when all the output delays of the amplifiers AP 1 to AP n are the output delay time W2, the display drive voltages G 1 to G n output from the data driver 13 reach the data lines D 1 to D n. The delay time spent in the process is a delay form as shown by a one-dot chain line in FIG.

よって、表示デバイス２０の画面内での最大遅延時間と最小遅延時間との差は、図１６に示すようにデータラインＤnでの遅延時間とデータラインＤ1での遅延時間との遅延時間差ＤＬとなり、この遅延時間差ＤＬに対応した表示ムラが発生することになる。 Therefore, the difference between the maximum delay time and the minimum delay time in the screen of the display device 20 is the delay time difference DL between the delay time on the data line D n and the delay time on the data line D 1 as shown in FIG. Thus, display unevenness corresponding to the delay time difference DL occurs.

そこで、この際、図１２に示す第２遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＸに供給する。これにより、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ３を表す出力遅延制御信号ＳＷａを、データラインＤ1〜Ｄrに接続されているアンプ群ＣＨａに属するＡＧ1〜ＡＧrの各々に供給する。また、この際、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ２を表す出力遅延制御信号ＳＷｂを、データラインＤr+1〜Ｄkに接続されているアンプ群ＣＨｂに属するＡＧr+1〜ＡＧkの各々に供給する。更に、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ１を表す出力遅延制御信号ＳＷｃを、データラインＤk+1〜Ｄnに接続されているアンプ群ＣＨｃに属するＡＧk+1〜ＡＧnの各々に供給する。 Therefore, at this time, output delay data MOD representing the second delay mode shown in FIG. 12 is supplied to the output delay setting unit DSX. Thus, the output delay setting unit DSX supplies the output delay control signal SWa representative of the output delay time W3, each of AG 1 ~AG r belonging to amplifier group CHa which is connected to the data lines D 1 to D r . At this time, the output delay setting unit DSX converts the output delay control signal SWb representing the output delay time W2 into AG r + 1 to AG belonging to the amplifier group CHb connected to the data lines D r + 1 to D k. Supply to each of k . Furthermore, the output delay setting unit DSX outputs the output delay control signal SWc representing the output delay time W1 to each of AG k + 1 to AG n belonging to the amplifier group CHc connected to the data lines D k + 1 to D n. To supply.

よって、アンプＡＧ1〜ＡＧnのうちで、アンプＡＧ1〜ＡＧrの出力遅延時間は最大の出力遅延時間Ｗ１となり、アンプＡＧk+1〜ＡＧnの出力遅延時間は最小の出力遅延時間Ｗ３となり、アンプＡＧr+1〜ＡＧkの出力遅延時間は、その中間の出力遅延時間Ｗ２となる。これにより、アンプＡＧr+1〜ＡＧkに対応したデータラインＤr+1〜Ｄk各々での遅延時間は、図１６の実線にて示されるように変化しない。一方、アンプＡＧ1〜ＡＧrに対応したデータラインＤ1〜Ｄr各々での遅延時間は、図１６の実線にて示されるように、全体的に増加する。一方、アンプＡＧk+1〜ＡＧnに対応したデータラインＤk+1〜Ｄn各々での遅延時間は、図１６の実線にて示されるように、全体的に低下する。 Therefore, among the amplifier AG 1 ~AG n, amplifiers AG 1 ~AG r output delay time of the maximum output delay time W1, and the amplifier AG k + 1 ~AG n output delay time of the minimum of the output delay time W3 Thus, the output delay time of the amplifiers AG r + 1 to AG k becomes an intermediate output delay time W2. Thereby, the delay time in each of the data lines D r + 1 to D k corresponding to the amplifiers AG r + 1 to AG k does not change as shown by the solid line in FIG. On the other hand, the delay time in each of the data lines D 1 to D r corresponding to the amplifiers AG 1 to AG r increases as a whole as shown by the solid line in FIG. On the other hand, the delay time in each of the data lines D k + 1 to D n corresponding to the amplifiers AG k + 1 to AG n decreases as a whole as shown by the solid line in FIG.

従って、第２遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＸに供給することにより、図１６に示すように、表示デバイス２０の画面内での遅延時間差ＤＬＸは、上記した遅延時間差ＤＬよりも小さくなる。   Therefore, by supplying the output delay data MOD representing the second delay mode to the output delay setting unit DSX, as shown in FIG. 16, the delay time difference DLX in the screen of the display device 20 is greater than the delay time difference DL described above. Becomes smaller.

よって、遅延時間差が小さくなる分だけ画面内での輝度差も小さくなるので、表示ムラを抑制することが可能となる。   Therefore, the luminance difference in the screen is reduced by the amount that the delay time difference is reduced, so that display unevenness can be suppressed.

次に、データラインＤ1〜Ｄnに夫々個別に接続されているプリント配線各々による配線遅延の形態として、表示デバイス２０の画面の両端に配置されているデータラインＤ1及びＤnに接続されている配線が最大となり、画面中央に向かうにつれて小さくなる遅延形態を想定する。ここで、アンプＡＰ1〜ＡＰn各々の出力遅延が全て出力遅延時間Ｗ２である場合、データドライバ１３から出力された表示駆動電圧Ｇ1〜ＧnがデータラインＤ1〜Ｄnに到達するまでに費やされる遅延時間は、図１７の一点鎖線に示すような遅延形態となる。 Next, in the form of wire delay due to the printed wiring each data line D 1 to D n are respectively separately connected, is connected to the data lines D 1 and D n are arranged at both ends of the screen of the display device 20 Assume a delay form in which the number of wirings is the largest and decreases toward the center of the screen. Here, when all the output delays of the amplifiers AP 1 to AP n are the output delay time W2, the display drive voltages G 1 to G n output from the data driver 13 reach the data lines D 1 to D n. The delay time spent in the process is a delay form as shown by a one-dot chain line in FIG.

よって、表示デバイス２０の画面内での最大遅延時間と最小遅延時間との差は、図１７に示すようにデータラインＤn又はＤnでの遅延時間と中央付近に配置されているデータライン（例えばＤn/2）での遅延時間との遅延時間差ＤＬとなり、この遅延時間差ＤＬに対応した表示ムラが発生することになる。 Therefore, the difference between the maximum delay time and the minimum delay time in the screen of the display device 20 is the difference between the delay time in the data line D n or D n and the data line (near the center) as shown in FIG. For example, a delay time difference DL from the delay time at D n / 2 ) is generated, and display unevenness corresponding to the delay time difference DL occurs.

そこで、この際、図１２に示す第３遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＸに供給する。これにより、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ２を表す出力遅延制御信号ＳＷａを、データラインＤ1〜Ｄrに接続されているアンプ群ＣＨａに属するＡＧ1〜ＡＧrの各々に供給する。また、この際、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ３を表す出力遅延制御信号ＳＷｂを、データラインＤr+1〜Ｄkに接続されているアンプ群ＣＨｂに属するＡＧr+1〜ＡＧkの各々に供給する。更に、出力遅延設定部ＤＳＸは、出力遅延時間Ｗ２を表す出力遅延制御信号ＳＷｃを、データラインＤk+1〜Ｄnに接続されているアンプ群ＣＨｃに属するＡＧk+1〜ＡＧnの各々に供給する。 Therefore, at this time, output delay data MOD representing the third delay mode shown in FIG. 12 is supplied to the output delay setting unit DSX. Thus, the output delay setting unit DSX supplies the output delay control signal SWa representative of the output delay time W2, each of AG 1 ~AG r belonging to amplifier group CHa which is connected to the data lines D 1 to D r . At this time, the output delay setting unit DSX converts the output delay control signal SWb representing the output delay time W3 into AG r + 1 to AG belonging to the amplifier group CHb connected to the data lines D r + 1 to D k. Supply to each of k . Further, the output delay setting unit DSX outputs an output delay control signal SWc representing the output delay time W2 to each of AG k + 1 to AG n belonging to the amplifier group CHc connected to the data lines D k + 1 to D n. To supply.

よって、アンプＡＧ1〜ＡＧnのうちで、アンプＡＧr+1〜ＡＧkの出力遅延時間は最小の出力遅延時間Ｗ１となり、アンプＡＧ1〜ＡＧr及びＡＧk+1〜ＡＧnの出力遅延時間は出力遅延時間Ｗ２となる。これにより、アンプＡＧ1〜ＡＧr及びＡＧk+1〜ＡＧnに対応したデータラインＤ1〜Ｄr及びＤk+1〜Ｄn各々での遅延時間は、図１７の実線にて示されるように変化しない。一方、アンプＡＧr+1〜ＡＧkに対応したデータラインＤr+1〜Ｄk各々での遅延時間は、図１７の実線にて示されるように、全体的に増加する。 Therefore, among the amplifier AG 1 ~AG n, amplifiers AG r + 1 ~AG k minimum output delay time W1 next to the output delay time of the output delay of the amplifier AG 1 ~AG r and AG k + 1 ~AG n The time is the output delay time W2. Thereby, the delay times in the data lines D 1 to D r and D k + 1 to D n corresponding to the amplifiers AG 1 to AG r and AG k + 1 to AG n are indicated by solid lines in FIG. Will not change. On the other hand, the delay time in each of the data lines D r + 1 to D k corresponding to the amplifiers AG r + 1 to AG k increases as a whole as shown by the solid line in FIG.

従って、第３遅延モードを表す出力遅延データＭＯＤを出力遅延設定部ＤＳＸに供給することにより、図１７に示すように、表示デバイス２０の画面内での遅延時間差ＤＬＸは、上記した遅延時間差ＤＬよりも小さくなる。
よって、遅延時間差が小さくなる分だけ画面内での輝度差も小さくなるので、表示ムラを抑制することが可能となる。 Accordingly, by supplying the output delay data MOD representing the third delay mode to the output delay setting unit DSX, as shown in FIG. 17, the delay time difference DLX in the screen of the display device 20 is greater than the delay time difference DL described above. Becomes smaller.
Therefore, the luminance difference in the screen is reduced by the amount that the delay time difference is reduced, so that display unevenness can be suppressed.

尚、上記実施例では、アンプＡＰ１〜ＡＰｎ（ＡＧ1〜ＡＧn）を３つのグループ（ＣＨａ、ＣＨｂ、ＣＨｃ）に区分けし、グループ単位で各アンプの出力遅延時間を調整するようにしているが、アンプ毎に個別に出力遅延時間の調整を行うようにしても良い。 In the above embodiment, the amplifier AP1~APn the (AG 1 ~AG n) 3 a group (CHa, CHb, CHc) is divided into, but so as to adjust the output delay time of each amplifier in groups The output delay time may be adjusted individually for each amplifier.

要するに、各画素の輝度レベルを表す複数の階調電圧（Ｖ1〜Ｖn）を個別に増幅して得た複数の表示駆動電圧（Ｇ1〜Ｇn）を表示デバイス（２０）の複数のデータライン（Ｄ1〜Ｄn）に供給する表示ドライバとして、以下の出力遅延設定部（ＤＳＴ、ＤＳＸ）及び複数のアンプ（ＡＰ1〜ＡＰn、ＡＧ1〜ＡＧn）を含むものであれば良い。すなわち、出力遅延設定部は、複数のアンプ各々の出力遅延時間を指定する出力遅延データ（ＭＯＤ）を受け、複数のアンプの各々毎に出力遅延時間に対応した出力遅延制御信号（ＳＷａ〜ＳＷｃ）を生成する。そして、各アンプは、上記した階調電圧を増幅した電圧を表示駆動電圧として出力する増幅部（ＤＦ１、ＤＦ２、Ｒ１、Ｒ２）と、出力遅延制御信号に基づき自身の増幅部の出力遅延を調整する出力遅延調整部（ＣＮＴ、ＳＳ１、ＳＳ２、ＰＴ１、ＰＴ２、ＣＮＤ、ＴＸ）と、を有する。 In short, a plurality of display drive voltages (G 1 to G n ) obtained by individually amplifying a plurality of gradation voltages (V 1 to V n ) representing the luminance level of each pixel are used as a plurality of display devices (20). As a display driver to be supplied to the data lines (D 1 to D n ), if it includes the following output delay setting units (DST, DSX) and a plurality of amplifiers (AP 1 to AP n , AG 1 to AG n ) good. That is, the output delay setting unit receives output delay data (MOD) designating the output delay time of each of the plurality of amplifiers, and outputs delay control signals (SWa to SWc) corresponding to the output delay time for each of the plurality of amplifiers. Is generated. Each amplifier adjusts the output delay of its own amplifying unit based on the output delay control signal, and an amplifying unit (DF1, DF2, R1, R2) that outputs a voltage obtained by amplifying the grayscale voltage as a display drive voltage. Output delay adjustment units (CNT, SS1, SS2, PT1, PT2, CND, TX).

これにより、例え表示ドライバと表示デバイスのデータライン各々とを接続する配線に伴う配線遅延に差が生じていても、表示ドライバの内部の構成を変更することなく、出力遅延データに基づき、表示ドライバから送出された表示駆動電圧が各データラインに到達するまでに掛かる遅延時間の差を小さくすることができる。よって、本発明によれば、製造コスト増を招くこと無く、表示ドライバ及び表示デバイス間を接続する配線に伴う各種の配線遅延の形態に対応させて、当該遅延時間差に伴って生じる画面内の表示ムラを抑制することが可能となる。   As a result, even if there is a difference in the wiring delay associated with the wiring connecting the display driver and each data line of the display device, the display driver is based on the output delay data without changing the internal configuration of the display driver. It is possible to reduce the difference in the delay time required for the display drive voltage sent from to reach each data line. Therefore, according to the present invention, the display within the screen caused by the delay time difference corresponding to various wiring delay modes associated with the wiring connecting the display driver and the display device without increasing the manufacturing cost. Unevenness can be suppressed.

１３ データドライバ
１３３ 出力アンプ部
ＡＰ1〜ＡＰn アンプ
ＣＮＴ ＰＣ制御部
ＤＳＴ 出力遅延設定部
ＰＴ１、ＰＴ２ トランジスタ
ＳＳ１、ＳＳ２ スイッチ素子 13 Data Driver 133 Output Amplifier Unit AP 1 to AP n Amplifier CNT PC Control Unit DST Output Delay Setting Unit PT1, PT2 Transistor SS1, SS2 Switch Element

Claims (7)

各画素の輝度レベルを表す複数の階調電圧を個別に増幅して得た複数の表示駆動電圧を表示デバイスの複数のデータラインに供給する複数のアンプを含む表示ドライバであって、
前記複数のアンプ各々の出力遅延時間を指定する出力遅延データを受け、前記複数のアンプの各々毎に前記出力遅延時間に対応した出力遅延制御信号を生成する出力遅延設定部を含み、
前記複数のアンプの各々は、
前記階調電圧を増幅した電圧を前記表示駆動電圧として出力する増幅部と、
前記出力遅延制御信号に基づき前記増幅部の出力遅延を調整する出力遅延調整部と、を有することを特徴とする表示ドライバ。 A display driver including a plurality of amplifiers for supplying a plurality of display drive voltages obtained by individually amplifying a plurality of gradation voltages representing the luminance level of each pixel to a plurality of data lines of a display device,
Receiving an output delay data specifying an output delay time of each of the plurality of amplifiers, and including an output delay setting unit for generating an output delay control signal corresponding to the output delay time for each of the plurality of amplifiers,
Each of the plurality of amplifiers is
An amplification unit that outputs a voltage obtained by amplifying the gradation voltage as the display drive voltage;
An output delay adjusting unit that adjusts an output delay of the amplifying unit based on the output delay control signal. 前記複数のアンプの各々の前記増幅部は、
前記表示駆動電圧を伝送する出力ラインと、
前記出力ラインの電圧と前記階調電圧との差分に対応したレベルを有する出力電圧駆動信号を生成する差動回路と、
前記出力電圧駆動信号を自身のゲート端に受け、前記出力電圧駆動信号に応じた大きさの電流を前記出力ラインに送出する出力トランジスタと、を含み、
前記出力遅延設定部は、
前記出力遅延データとして、前記複数のアンプ各々の出力遅延時間を第１遅延時間及び前記第１遅延時間よりも長い第２遅延時間の２段階で指定するデータを受け、前記複数のアンプの各々毎に前記第１遅延時間及び前記第２遅延時間のうちの一方を表す前記出力遅延制御信号を生成し、
前記出力遅延調整部は、
前記出力トランジスタのゲート端をプリチャージする、又は前記プリチャージを停止するプリチャージ回路と、
前記出力遅延制御信号が前記第１遅延時間を表す場合には前記プリチャージを実行させる一方、前記出力遅延制御信号が前記第２遅延時間を表す場合には前記プリチャージを停止させる制御を前記プリチャージ部に施すプリチャージ制御部と、を含むことを特徴とする請求項１記載の表示ドライバ。 The amplifying unit of each of the plurality of amplifiers is
An output line for transmitting the display driving voltage;
A differential circuit for generating an output voltage drive signal having a level corresponding to a difference between the voltage of the output line and the grayscale voltage;
An output transistor that receives the output voltage drive signal at its gate end and sends a current having a magnitude corresponding to the output voltage drive signal to the output line;
The output delay setting unit includes:
As the output delay data, data specifying the output delay time of each of the plurality of amplifiers in two stages of a first delay time and a second delay time longer than the first delay time is received, and each of the plurality of amplifiers is received. Generating the output delay control signal representing one of the first delay time and the second delay time;
The output delay adjustment unit is
A precharge circuit for precharging a gate terminal of the output transistor or stopping the precharge;
The precharge is executed when the output delay control signal represents the first delay time, and the precharge is stopped when the output delay control signal represents the second delay time. The display driver according to claim 1, further comprising a precharge control unit applied to the charging unit. 前記プリチャージ制御部は、前記プリチャージ部に対して、前記輝度レベルの増加又は低下を検出したときにだけ所定期間に亘り前記プリチャージを実行させることを特徴とする請求項２記載の表示ドライバ。   3. The display driver according to claim 2, wherein the precharge control unit causes the precharge unit to execute the precharge for a predetermined period only when an increase or decrease in the luminance level is detected. . 前記増幅部は、
前記表示駆動電圧を伝送する出力ラインと、
出力端子と、を含み、
前記出力遅延調整部は、前記出力ライン及び前記出力端子同士を接続又は遮断する出力スイッチを含み、前記出力遅延制御信号によって表される前記出力遅延時間の間だけ前記出力スイッチを遮断状態に設定することを特徴とする請求項１記載の表示ドライバ。 The amplification unit is
An output line for transmitting the display driving voltage;
And an output terminal,
The output delay adjustment unit includes an output switch that connects or cuts off the output line and the output terminals, and sets the output switch to a cut-off state only during the output delay time represented by the output delay control signal. The display driver according to claim 1. 前記出力遅延調整部は、前記輝度レベルの増加又は低下を検出したときにだけ前記出力スイッチを遮断状態に設定することを特徴とする請求項４に記載の表示ドライバ。   The display driver according to claim 4, wherein the output delay adjustment unit sets the output switch to a cut-off state only when the increase or decrease in the luminance level is detected. 前記複数のアンプは、前記複数のデータラインのうちで前記表示デバイスの画面の左領域の表示を担うデータライン各々を駆動する第１のアンプ群と、前記画面の中央領域の表示を担うデータライン各々を駆動する第２のアンプ群と、前記画面の右領域の表示を担うデータライン各々を駆動する第３のアンプ群とに区分けされており、
前記出力遅延設定部は、
前記第１〜第３のアンプ群毎に夫々の出力遅延時間を指定する出力遅延データを受けて、
前記第１〜第３のアンプ群の各々に対応した前記出力遅延時間に夫々対応した第１〜第３の出力遅延制御信号を生成し、
前記第１のアンプ群に属するアンプ各々に含まれる前記出力遅延調整部は、前記第１の出力遅延制御信号に基づき、前記第１のアンプ群に属するアンプ各々に含まれる前記増幅部の出力遅延を調整し、
前記第２のアンプ群に属するアンプの各々に含まれる前記出力遅延調整部は、前記第２の出力遅延制御信号に基づき、前記第２のアンプ群に属するアンプ各々に含まれる前記増幅部の出力遅延を調整し、
前記第３のアンプ群に属するアンプの各々に含まれる前記出力遅延調整部は、前記第３の出力遅延制御信号に基づき、前記第３のアンプ群に属するアンプ各々に含まれる前記増幅部の出力遅延を調整することを特徴とする請求項１〜５のいずれか１に記載の表示ドライバ。 The plurality of amplifiers includes a first amplifier group that drives each of data lines responsible for displaying a left region of the display device screen among the plurality of data lines, and a data line responsible for displaying a central region of the screen. A second amplifier group that drives each of them, and a third amplifier group that drives each of the data lines responsible for displaying the right area of the screen,
The output delay setting unit includes:
In response to the output delay data specifying the output delay time for each of the first to third amplifier groups,
Generating first to third output delay control signals respectively corresponding to the output delay times corresponding to the first to third amplifier groups;
The output delay adjustment unit included in each of the amplifiers belonging to the first amplifier group is based on the first output delay control signal, and the output delay of the amplification unit included in each of the amplifiers belonging to the first amplifier group. Adjust
The output delay adjusting unit included in each of the amplifiers belonging to the second amplifier group is based on the second output delay control signal, and the output of the amplifying unit included in each of the amplifiers belonging to the second amplifier group. Adjust the delay,
The output delay adjustment unit included in each of the amplifiers belonging to the third amplifier group is based on the third output delay control signal, and the output of the amplification unit included in each of the amplifiers belonging to the third amplifier group. The display driver according to claim 1, wherein the delay is adjusted. 各画素の輝度レベルを表す複数の階調電圧を個別に増幅して得た複数の表示駆動電圧を表示デバイスの複数のデータラインに供給する複数のアンプを含む表示ドライバが形成されている半導体装置であって、
前記複数のアンプ各々の出力遅延時間を指定する出力遅延データを受け、前記複数のアンプの各々毎に前記出力遅延時間に対応した出力遅延制御信号を生成する出力遅延設定部を含み、
前記複数のアンプの各々は、
前記階調電圧を増幅した電圧を前記表示駆動電圧として出力する増幅部と、
前記出力遅延制御信号に基づき前記増幅部の出力遅延を調整する出力遅延調整部と、を有することを特徴とする半導体装置。 A semiconductor device in which a display driver including a plurality of amplifiers for supplying a plurality of display drive voltages obtained by individually amplifying a plurality of gradation voltages representing the luminance level of each pixel to a plurality of data lines of a display device is formed Because
Receiving an output delay data specifying an output delay time of each of the plurality of amplifiers, and including an output delay setting unit for generating an output delay control signal corresponding to the output delay time for each of the plurality of amplifiers,
Each of the plurality of amplifiers is
An amplification unit that outputs a voltage obtained by amplifying the gradation voltage as the display drive voltage;
An output delay adjustment unit that adjusts an output delay of the amplification unit based on the output delay control signal.
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