JP2017534243A - 自己適応最大デューティサイクルリミット制御を有するブーストコンバータ - Google Patents

自己適応最大デューティサイクルリミット制御を有するブーストコンバータ Download PDF

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Abstract

一実施形態において、制御回路は、ブーストコンバータのデューティサイクルを調整し、ブーストコンバータに提供される入力電圧を受信することと、入力電圧に応答して、ブースターコンバータの出力電圧を制御するようにブーストコンバータのデューティサイクルを調整するためのブーストコンバータに提供されるべき制御信号を生成することとを行うように構成されたデューティサイクルリミッタジェネレータを備える。一実施形態において、最大デューティサイクルリミットジェネレータは、ブーストコンバータの出力電圧に応答して最大デューティサイクル信号をさらに生成する。

Description

関連出願の相互参照
[0001] 米国特許法第１１９条に従って、本願は、２０１４年１１月５日に出願された米国特許出願第１４／５３４，０３４号の出願日の利益を得る権利があり、その利益を主張するものであり、それらの内容は、すべての目的のためにその全体が参照により本明細書に組み込まれる。
[0002] 本開示は、ブーストコンバータに関し、具体的には、自己適応最大デューティサイクルリミット制御を有するブーストコンバータに関する。
[0003] 本明細書で別途示されない限り、このセクションで説明されるアプローチは、このセクションにおける包含によって先行技術であるとは認められるものではない。
[0004] ブーストコンバータは、固定のデューティサイクルにおいてブーストコンバータをスイッチングすることによって、入力電圧Ｖｉｎよりも高い出力電圧Ｖｏｕｔを生成する。ブーストコンバータがより低い入力電圧でより高い出力負荷を駆動する場合、ブーストコンバータで許容可能な規制を達成することは困難となる可能性がある。この問題は、ブーストコンバータの利得が高く、変化が大きい場合に頻繁に起こり得る。例えば、入力電圧Ｖｉｎは、２．５ボルトから４．７ボルトまで様々であるが、その一方で出力電圧Ｖｏｕｔは、１０ボルトである（ブーストコンバータによって２．１２から４．０までの利得を生成する）。
[0005] 入力電圧Ｖｉｎがターゲット出力電圧Ｖｏｕｔにほぼ近い場合、許容可能な信頼性および許容可能なスパイクレベルを達成することは困難となる可能性がある。この場合、デューティサイクルは低くあるべきである。デューティサイクルは固定であるので、最大デューティサイクルによって定義される可能な最大出力電圧は、ブーストコンバータのターゲット出力電圧よりもはるかに高い可能性がある。
[0006] 本開示は、自己適応最大デューティサイクルリミット制御を有するブーストコンバータを説明する。
[0007] 一実施形態において、制御回路は、ブーストコンバータのデューティサイクルを調整する。制御回路は、ブーストコンバータに提供される入力電圧を受信することと、入力電圧に応答して、ブースターコンバータの出力電圧を制御するようにブーストコンバータのデューティサイクルを調整するためのブーストコンバータに提供されるべき制御信号を生成することとを行うように構成されたデューティサイクルリミッタジェネレータを備える。
[0008] 一実施形態において、デューティサイクルリミッタジェネレータは、ブーストコンバータの入力電圧に応答して、デジタル化された信号を生成するためのアナログデジタルコンバータ、およびアナログデジタルコンバータによって生成されたデジタル化された信号に応答して、ブーストコンバータのデューティサイクルを制限するために最大デューティサイクル信号を生成するためのデューティサイクルリミットジェネレータを備える。
[0009] 一実施形態において、最大デューティサイクルリミットジェネレータは、ブーストコンバータを制御するために提供されるスイッチング信号に応答して、電流を供給するための電流枯渇型バッファ（current starved buffer）、電流枯渇型バッファの出力と接地との間に結合されたキャパシタ、デジタル化された信号に応答して、基準電圧を生成するための基準電圧選択回路、および、キャパシタの両端の電圧および基準電圧に応答して、最大デューティサイクル信号を生成するためのコンパレータを備える。
[0010] 一実施形態において、最大デューティサイクルリミットジェネレータは、ブーストコンバータの出力電圧に応答して、最大デューティサイクル信号をさらに生成する。
[0011] 一実施形態において、最大デューティサイクルリミットジェネレータは、ブーストコンバータの入力電圧および出力電圧に応答して、電流を生成するための電圧電流コンバータ、電流を時間測定する（time）アナログタイマ、および、時間測定された電流に応答して最大デューティサイクル信号を生成するためのデューティサイクルリミットジェネレータを備える。
[0012] 一実施形態において、アナログタイマは、電流を蓄積するために電圧電流ジェネレータの出力に結合されたキャパシタである。
[0013] 一実施形態において、最大デューティサイクルリミットジェネレータは、電圧電流コンバータからの電流に応答して、バイアス電流を生成するための可変電流源、ブーストコンバータを制御するために提供されるスイッチング信号およびバイアス電流に応答して、バイアス電流を供給するためのバッファ、電流枯渇型バッファの出力と接地との間に結合されたキャパシタ、およびキャパシタの両端の電圧および基準電圧に応答して、最大デューティサイクル信号を生成するためのコンパレータを備える。
[0014] 一実施形態において、方法は、ブーストコンバータのデューティサイクルを調整するためのものである。方法は、ブーストコンバータに提供される入力電圧を受信することと、入力電圧に応答して、ブースターコンバータの出力電圧を制御するようにブーストコンバータのデューティサイクルを調整するためのブーストコンバータに提供すべき制御信号を生成することとを備える。
[0015] 一実施形態において、制御信号を生成することは、ブーストコンバータの入力電圧に応答して、デジタル化された信号を生成することと、デジタル化された信号に応答して、ブーストコンバータのデューティサイクルを制限するために最大デューティサイクル信号を生成することを備える。
[0016] 一実施形態において、最大デューティサイクル信号を生成することは、ブーストコンバータを制御するために提供されるスイッチング信号に応答して、電流を生成することと、電流を蓄積することと、デジタル化された信号に応答して、基準電圧を生成することと、最大デューティサイクル信号を生成するために蓄積されたバッファ電流と基準電圧を比較することを備える。
[0017] 一実施形態において、制御信号を生成することは、ブーストコンバータの入力電圧および出力電圧に応答して、制御信号を生成することをさらに備える。
[0018] 一実施形態において、制御信号を生成することは、ブーストコンバータの入力電圧および出力電圧に応答して、電流を生成することと、生成された電流を時間測定することと、時間測定された電流に応答して、最大デューティサイクル信号を生成することを備える。
[0019] 一実施形態において、生成された電流を時間測定することは、生成された電流の電荷を蓄積することを備える。
[0020] 一実施形態において、最大デューティサイクル信号を生成することは、生成された電流に応答して、バイアス電流を生成することと、ブーストコンバータを制御するために提供されるスイッチング信号およびバイアス電流に応答して、バッファ電流を生成することと、バッファ電流を蓄積することと、蓄積されたバッファ電流を示す電圧および基準電圧に応答して、最大デューティサイクル信号を生成するために蓄積されたバッファ電流と基準電圧を比較することを備える。
[0021] 一実施形態において、制御回路は、ブーストコンバータのデューティサイクルを調整するためのものである。制御回路は、ブーストコンバータに提供される入力電圧を受信するための手段と、入力電圧に応答して、ブースターコンバータの出力電圧を制御するようにブーストコンバータのデューティサイクルを調整するためのブーストコンバータに提供すべき制御信号を生成するための手段を備える。
[0022] 一実施形態において、制御信号を生成するための手段は、ブーストコンバータの入力電圧に応答して、デジタル化された信号を生成するための手段と、デジタル化された信号に応答して、ブーストコンバータのデューティサイクルを制限するために最大デューティサイクル信号を生成するための手段を備える。
[0023] 一実施形態において、最大デューティサイクル信号を生成するための手段は、ブーストコンバータを制御するために提供されるスイッチング信号に応答して、電流を生成するための手段と、電流を蓄積するための手段と、デジタル化された信号に応答して、基準電圧を生成するための手段と、最大デューティサイクル信号を生成するために蓄積されたバッファ電流と基準電圧を比較するための手段を備える。
[0024] 一実施形態において、制御信号を生成するための手段は、ブーストコンバータの入力電圧および出力電圧に応答して、制御信号を生成するための手段をさらに備える。
[0025] 一実施形態において、制御信号を生成するための手段は、ブーストコンバータの入力電圧および出力電圧に応答して、電流を生成するための手段と、生成された電流を時間測定するための手段と、時間測定された電流に応答して、最大デューティサイクル信号を生成するための手段を備える。
[0026] 一実施形態において、生成された電流を時間測定するための手段は、生成された電流の電荷を蓄積するための手段を備える。
[0027] 一実施形態において、最大デューティサイクル信号を生成するための手段は、生成された電流に応答して、バイアス電流を生成するための手段と、ブーストコンバータを制御するために提供されるスイッチング信号およびバイアス電流に応答して、バッファ電流を生成するための手段と、バッファ電流を蓄積するための手段と、蓄積されたバッファ電流を示す電圧および基準電圧に応答して、最大デューティサイクル信号を生成するために蓄積されたバッファ電流と基準電圧を比較するための手段を備える。
[0028] 以下の詳細な説明および添付の図面は、本開示の性質および利点のより良い理解を提供する。
[0029] 次に続く論述および特に図面に関して、示される詳細は、例示的な論述の目的のために例を表し、本開示の原理の説明および概念的な態様を提供するために提示されることが強調される。この点に関して、本開示の根本的な理解に必要とされるものを超える実現の詳細を示す試みは行われない。図面と共に次に続く論述は、本開示に従った実施形態がどのように実施され得るかを当業者に明らかにする。添付の図面は以下の通りである。
[0030] 図１は、従来のブーストコンバータのブロック図を例示する。 [0031] 図２は、図１の従来のブーストコンバータのタイミング図を例示する。 [0032] 図３は、いくつかの実施形態に従ったブーストコンバータのブロック図を例示する。 [0033] 図４は、いくつかの実施形態に従った図３のブーストコンバータのタイミング図を例示する。 [0034] 図５は、いくつかの実施形態に従った図３のブーストコンバータの適応デューティサイクルのタイミング図を例示する。 [0035] 図６は、いくつかの実施形態に従ったブーストコンバータのブロック図を例示する。 [0036] 図７は、いくつかの実施形態に従ったデューティサイクルリミッタのブロック図を例示する。 [0037] 図８は、いくつかの実施形態に従ったデューティサイクルリミッタのブロック図を例示する。 [0038] 図９は、いくつかの実施形態に従ったブーストコンバータのデューティサイクルを調整するための処理フローを例示する簡易図である。 [0039] 図１０は、いくつかの実施形態に従ったブーストコンバータのデューティサイクルを調整するための処理フローを例示する簡易図である。
詳細な説明
[0040] 以下の説明では、説明の目的のために、多数の例および特定の詳細が、本開示の完全な理解を提供するために記載される。しかしながら、特許請求の範囲において表される本開示が、単独であるいは以下に説明される他の特徴との組み合わせにおいて、これらの例における特徴の一部またはすべてを含み、本明細書で説明される特徴および概念の修正および同等物をさらに含み得ることは、当業者にとって明らかであろう。
[0041] 図１は、従来のブーストコンバータ１００のブロック図を例示する。ブーストコンバータ１００は、ブーストコンバータ１０２、フィードバック回路１０４、ＯＲゲート１０６、およびＲＳフリップフロップ１０８を備える。ブーストコンバータ１０２は、入力ＤＣ電圧よりも大きい出力ＤＣ電圧を備えた電力コンバータである。フィードバック回路１０４は、出力電圧Ｖｏｕｔおよびインダクタ電流を検出し、出力電圧によって設定されたしきい値を超えるインダクタ電流を示す電圧に応答して、トリガ信号を生成する。フィードバック回路１０４は、ＯＲゲート１０６の第１の入力にトリガ信号を提供する。ＯＲゲート１０６の第２の入力は、固定の（この例では５０％のデューティで固定の）最大デューティサイクル（ＣｌｏｃｋＭａｘＤ）信号を受信する。ＯＲゲート１０６は、最大デューティサイクル（ＣｌｏｃｋＭａｘＤ）信号またはトリガ信号のいずれかがハイであることに応答して、ＲＳフリップフロップ１０８にリセット信号を提供する。ＲＳフリップフロップ１０８は、外部のコントローラ（図示せず）からのブーストクロック入力またはＯＲゲート１０６からのリセット信号に応答して、ブーストコンバータ１０２をスイッチするための制御信号を提供する。
[0042] ブーストコンバータ１０２は、入力電圧（ＶＩＮ）源１１０、直列抵抗器１１２、インダクタ１１４、ＮＭＯＳトランジスタ１１６、ＰＭＯＳトランジスタ１１８、キャパシタ１２０、実効直列抵抗器１２２、および負荷抵抗器１２４を備える。ＲＳフリップフロップ１０８からの制御信号に応答して、ＮＭＯＳトランジスタ１１６は、インダクタ１１４にエネルギーを蓄積するためにブーストコンバータ１０２のオン位相（on phase）中に、接地にインダクタ１１４を結合する。オン位相中に、ＲＳフリップフロップ１０８は、ＰＭＯＳトランジスタ１１８の電源を切る。ブーストコンバータ１０２のオフ位相（off phase）中に、ＲＳフリップフロップ１０８からの制御信号は、インダクタ１１４に蓄積された電流を負荷抵抗器１２４に供給するためにＮＭＯＳトランジスタ１１６の電源を切り、ＰＭＯＳトランジスタ１１８の電源を入れる。キャパシタ１２０は、実効直列抵抗器１２２と直列に存在する理想的なキャパシタとして示される。キャパシタ１２０は、オフ位相中にインダクタ電流を蓄積する。
[0043] フィードバック回路１０４は、複数の抵抗器１３２および１３４、複数のコンパレータ１３６および１３８、加算回路１４０および電流電圧コンバータ１４２を備える。抵抗器１３２および１３４は、出力電圧ＶＯＵＴと接地との間に直列に結合され、出力電圧ＶＯＵＴを示すフィードバック電圧をコンパレータ１３６の反転入力に提供するために電圧分配器として配置される。基準電圧Ｖｒｅｆは、コンパレータ１３６の非反転入力に提供される。コンパレータ１３６は、しきい値を超える出力電圧ＶＯＵＴに応じてコンパレータ１３８の反転入力に出力電圧しきい値信号を提供し、それは、基準電圧Ｖｒｅｆを超える抵抗器１３２および１３４の分配された出力電圧によって表される。抵抗器１３４および１３５およびキャパシタ１４４は、コンパレータ１３８の出力に対してループ安定性のためのフィルタリングを提供する。ＮＭＯＳトランジスタ１１６のソース上の電流は感知され、電圧コンバータ１４２への電流に提供され、それは、ＮＭＯＳトランジスタ１１６を通した電流を示す電圧を加算回路１４０に提供する。ループ安定性のための補償ランプ信号は、加算回路１４０に提供され、それは、ランプ電圧信号をコンパレータ１３８の非反転入力に提供し、それは、トリガ信号をＯＲゲート１０６の第１の入力に提供する。ＯＲゲート１０６の動作は、上記で説明されている。
[0044] 図２は、ブーストコンバータ１００のタイミング図を例示する。ライン２０２は、ブーストコンバータ１００の外部のコントローラのクロック信号のタイミングを例示する。ライン２０４は、ライン２０２に示されるクロック信号から導出された５０％のクロック信号のタイミングを例示する。ライン２０６は、ブーストコンバータ１０２によってブーストのオンステージ（on-stage）を開始するためのフリップフロップ１０８をセットするようにＯＲゲート１０６によってフリップフロップ１０８に提供されるブーストクロック信号のタイミングを例示する。
[0045] ライン２０８は、ブーストコンバータ１０２によってブーストのオンステージを終了するためのフリップフロップ１０８をリセットするようにＯＲゲート１０６に提供される最大デューティサイクルクロック信号のタイミングを例示する。最大デューティサイクルクロック信号のパルスは固定である。
[0046] 図３は、いくつかの実施形態に従ったブーストコンバータ３００のブロック図を例示する。ブーストコンバータ３００は、ブーストコンバータ１０２、フィードバック回路１０４、ＯＲゲート３０６、ＲＳフリップフロップ３０８、および最大デューティサイクルリミットジェネレータ３１０を備える。ブーストコンバータ３００は、ブーストコンバータ１０２以外のブーストコンバータを、またはフィードバック回路１０４以外のフィードバック回路を含み得る。フィードバック回路１０４は、ＯＲゲート３０６の第１の入力にトリガ信号を提供する。ＯＲゲート３０６の第２の入力は、最大デューティサイクルリミットジェネレータ３１０から可変である最大デューティサイクル（ＣｌｏｃｋＭａｘＤ）信号を受信する。ＯＲゲート３０６は、最大デューティサイクル（ＣｌｏｃｋＭａｘＤ）信号またはフィードバック回路１０４からのトリガ信号のいずれかがハイであることに応答して、ＲＳフリップフロップ３０８にリセット信号を提供する。ＲＳフリップフロップ３０８は、外部のコントローラ（図示せず）からのブーストクロック入力またはＯＲゲート３０６からのリセット信号に応答して、ブーストコンバータ１０２をスイッチするための制御信号を提供する。
[0047] 最大デューティサイクルリミットジェネレータ３１０は、入力電圧Ｖｉｎに適応的である。最大デューティサイクルリミットジェネレータ３１０は、入力電圧Ｖｉｎに応答して、出力電圧Ｖｏｕｔを制御するためにＲＳフリップフロップ３０８からブーストコンバータ１０２への制御信号の最大許容デューティサイクルを調整する。最大デューティサイクルリミットジェネレータ３１０は、最大デューティサイクルを増加させ、それによって、入力電圧Ｖｉｎの減少に応答してブーストコンバータ１０２の許容利得を増加させる。一方では、最大デューティサイクルリミットジェネレータ３１０は、最大デューティサイクルを減少させ、それによって、入力電圧Ｖｉｎの増加に応答してブーストコンバータ１０２の許容利得を低下させる。
[0048] 最大デューティサイクルリミットジェネレータ３１０は、アナログデジタルコンバータ３１２およびデューティサイクルリミットジェネレータ３１４を備える。アナログデジタルコンバータ３１２は、入力電圧Ｖｉｎをデジタル化し、そのデジタル化された信号をデューティサイクルリミットジェネレータ３１４に提供する。デューティサイクルリミットジェネレータ３１４は、最大デューティサイクル（ＣｌｏｃｋＭａｘＤ）信号をＯＲゲート３０６に提供し、それによって、ＲＳフリップフロップ３０８をリセットする。以下で説明されるように、図７は、デューティサイクルリミットジェネレータ３１４の実施形態を示す。
[0049] いくつかの実施形態において、最大デューティサイクルリミットジェネレータ３１０は、以下の関係性に基づいて最大デューティサイクルＤｍａｘを生成する：
[0050]
Figure 2017534243
[0051] ここで、Ｇは、電圧利得（Ｖｏｕｔ／Ｖｉｎ）であり、Ｒｎは、ＮＭＯＳトランジスタ１１６のインピーダンスであり、Ｒｐは、ＰＭＯＳトランジスタ１１８のインピーダンスであり、Ｒｅｑは、等価負荷抵抗（Ｖｏｕｔ／Ｉｏｕｔ）である。
[0052] いくつかの実施形態において、等価負荷抵抗は、以下のようにＰＭＯＳトランジスタ１１８のインピーダンスとＮＭＯＳトランジスタ１１６のインピーダンスとの間の違いよりもはるかに大きい：
[0053] （Ｒｅｑ＞＞（Ｒｐ−Ｒｎ）
[0054] この事例において、最大デューティサイクルＤｍａｘは、以下のようになる：
[0055]
Figure 2017534243
[0056] 以下に説明される最大デューティサイクルリミットジェネレータはまた、これら関係性に基づいて最大デューティサイクルＤｍａｘを生成し得る。
[0057] 図４は、ブーストコンバータ３００のタイミング図を例示する。ライン４０２は、ブーストコンバータ３００の外部のコントローラのクロック信号のタイミングを例示する。ライン４０４は、ライン４０２に示されるクロック信号から導出された５０％のクロック信号のタイミングを例示する。ライン４０６は、ブーストコンバータ１０２によってブーストのオンステージを開始するためのフリップフロップ１０８をセットするようにＯＲゲート３０６によってフリップフロップ１０８に提供されるブーストクロック信号のタイミングを例示する。
[0058] ライン４０８は、ブーストコンバータ１０２によってブーストのオンステージを終了するためのフリップフロップ３０８をリセットするようにＯＲゲート３０６に提供される最大デューティサイクルクロック信号のタイミングを例示する。最大デューティサイクルリミットジェネレータ３１０は、デューティサイクルを変更するために、図４の矢印によって示されるように、最大クロックデューティ信号のタイミングを調整する。最大デューティサイクルクロック信号のパルスは可変である。パルス４０８−１および４０８−３は、５０％のデューティサイクルに対応するパルスを表す。ブーストコンバータ３００は、パルス４０８−１およびパルス４０８−３とは異なる時間で発生する最大デューティサイクル（ＣｌｏｃｋＭａｘＤ）信号を生成することによってブーストレギュレータ３０２の最大デューティサイクルを変更することができる。この例において、最大デューティサイクル（ＣｌｏｃｋＭａｘＤ）信号は、パルス４０８−１よりも遅いパルス４０８−２、およびパルス４０８−３よりも遅いパルス４０８−４として発生する。パルス４０８−４は、パルス４０８−３後の時点で発生し、それは、時間パルス４８０−２がパルス４０８−１の後に発生することよりも短い。図４には示されていないが、パルス４０８−２および４０８−４は、それぞれ、パルス４０８−１および４０８−３より前に発生し得る。
[0059] 図５は、いくつかの実施形態に従ったブーストコンバータ３００の適応デューティサイクルのタイミング図を例示する。線５０２は、経時的なブーストコンバータ３００の出力電圧Ｖｏｕｔを表す。この例において、線５０２は、デューティサイクルＤ１に対してターゲットＶｏｕｔにある。デューティサイクルがデューティサイクルＤ２まで増加すると、出力電圧Ｖｏｕｔは、最大出力電圧Ｖｏｕｔを超える。ブーストコンバータ３００は、最大出力電圧Ｖｏｕｔにブーストコンバータ３００の出力電圧を制限するための最大デューティサイクルＤｍａｘを設定する。
[0060] 図６は、いくつかの実施形態に従ったブーストコンバータのブロック図を例示する。ブーストコンバータ６００は、ブーストコンバータ１０２、フィードバック回路１０４、ＯＲゲート３０６、ＲＳフリップフロップ３０８、および最大デューティサイクルリミットジェネレータ６１０を備える。ブーストコンバータ６００は、ブーストコンバータ１０２以外のブーストコンバータを、またはフィードバック回路１０４以外のフィードバック回路を含み得る。フィードバック回路１０４は、ＯＲゲート３０６の第１の入力にトリガ信号を提供する。ＯＲゲート３０６の第２の入力は、最大デューティサイクルリミットジェネレータ６１０から可変である最大デューティサイクル（ＣｌｏｃｋＭａｘＤ）信号を受信する。ＯＲゲート３０６は、最大デューティサイクル（ＣｌｏｃｋＭａｘＤ）信号またはフィードバック回路１０４からのトリガ信号のいずれかがハイであることに応答して、ＲＳフリップフロップ３０８にリセット信号を提供する。ＲＳフリップフロップ３０８は、外部のコントローラ（図示せず）からのブーストクロック入力またはＯＲゲート３０６からのリセット信号に応答して、ブーストコンバータ１０２をスイッチするための制御信号を提供する。
[0061] 最大デューティサイクルリミットジェネレータ６１０は、入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔに適応的である。最大デューティサイクルリミットジェネレータ６１０は、入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔに応答して、出力電圧Ｖｏｕｔを制御するためにＲＳフリップフロップ３０８からブーストコンバータ１０２への制御信号の最大デューティサイクルを調整する。最大デューティサイクルリミットジェネレータ６１０は、最大デューティサイクルを増加させ、それによって、入力電圧Ｖｉｎの減少または出力電圧Ｖｏｕｔにおける減少に応答してブーストコンバータ１０２の許容利得を増加させる。一方で、最大デューティサイクルリミットジェネレータ６１０は、最大デューティサイクルを減少させ、それによって、入力電圧Ｖｉｎの増加または出力電圧Ｖｏｕｔにおける増加に応答してブーストコンバータ１０２の許容利得を減少させる。
[0062] 最大デューティサイクルリミットジェネレータ６１０は、電圧電流コンバータ６１２、アナログタイマ６１４、およびデューティサイクルリミットジェネレータ６１６を備える。電圧電流コンバータ６１２は、入力電圧Ｖｉｎをアナログタイマ６１４に提供される電流に変換する。電流への電圧の変換は、Ｖｏｕｔ−ｓｅｔを設定する出力電圧の関数であり、それに基づくものであり、それは、出力電圧のプログラムされた値である。アナログタイマ６１４は、デューティサイクルの開始からの持続時間についてのブーストクロックに関する時間を決定し、その時間をデューティサイクルリミットジェネレータ３１４に提供する。デューティサイクルリミットジェネレータ６１６は、しきい値時間以上の時間に応答して最大デューティサイクル（ＣｌｏｃｋＭａｘＤ）信号をＯＲゲート３０６に提供し、それによって、ＲＳフリップフロップ３０８をリセットする。以下で説明されるように、図８は、デューティサイクルリミットジェネレータ６１４の実施形態を示す。
[0063] 図７は、いくつかの実施形態に従ったデューティサイクルリミッタ７００のブロック図を例示する。デューティサイクルリミッタ７００は、デューティサイクルリミットジェネレータ３１４に使用され得る。デューティサイクルリミッタ７００は、バッファ７０２、キャパシタ７０４、コンパレータ７０６、基準電圧選択回路７０８、および遅延回路７１０を備える。バッファ７０２は、供給電圧と接地との間に直列に結合された電流枯渇型バッファ７１６および電流源７１４を備える。電流枯渇型バッファ７１６は、ブーストコンバータ１０２をスイッチするＲＳフリップフロップ３０８からの制御信号に応答して、コンパレータ７０６をトリガするためにコンパレータ７０６の非反転入力に、およびキャパシタ７０４を充電するためにキャパシタ７０４に、電圧信号を提供する。キャパシタ７０４の充電は、タイマとして機能する。キャパシタ７０４は、放電回路（図示せず）によって次のデューティサイクルの間、放電されることができる。
[0064] 基準電圧選択回路７０８は、ＡＤＣ３１２からの入力電圧コード（ＶＩＮ ＡＤＣ ＣＯＤＥ）に応答して、コンパレータ７０６の反転入力に基準電圧を提供する。基準電圧は、入力電圧コードによって示されるような入力電圧ＶＩＮに反比例する。すなわち、より高い入力電圧は、より低い基準電圧を生成し、その一方で、より低い入力電圧は、より高い基準電圧を生成する。コンパレータ７０６は、基準電圧選択回路７０８によって設定される基準電圧を超える電圧を通したキャパシタ７０４に応答してＲＳフリップフロップ３０８をリセットするために遅延回路７１０に信号を提供する。デフォルトの基準電圧出力および電流源７１４からの電流の量は、それらを任意の入力クロック周波数に対して動作するよう設定するために電源オン中に調整され得る。
[0065] 図８は、いくつかの実施形態に従ったデューティサイクルリミッタ８００のブロック図を例示する。デューティサイクルリミッタ８００は、デューティサイクルリミットジェネレータ３１４に使用され得る。デューティサイクルリミッタ８００は、バッファ８０２、キャパシタ７０４、コンパレータ７０６、および遅延回路７１０を備える。バッファ８０２は、供給電圧と接地との間に直列に結合されたバッファ８１６および可変電流源８１４を備える。バッファ８０２はまた、ブーストコンバータ１０２の出力電圧Ｖｏｕｔから導出される、Ｖｏｕｔ−ｓｅｔを設定する出力電圧に応答して、可変電流源８１４によって提供された電流を変更するための電圧電流コンバータ８１８を備える。電圧電流コンバータ８１８は、Ｖｏｕｔ−ｓｅｔを設定する出力電圧およびブーストコンバータ１０２をスイッチするＲＳフリップフロップ３０８からの制御信号に応答して、可変電流源８１４によって提供される適応電流を変更するための制御信号を生成する。バッファ８１６は、ブーストコンバータ１０２をスイッチするＲＳフリップフロップ３０８からの制御信号に応答して、コンパレータ７０６をトリガするためにコンパレータ７０６の非反転入力に、およびキャパシタ７０４を充電するためにキャパシタ７０４に、電圧信号を提供する。
[0066] キャパシタ７０４の充電は、タイマとして機能する。キャパシタ７０４は、放電回路（図示せず）によって次のデューティサイクルの間、放電されることができる。固定の基準電圧Ｖｒｅｆは、コンパレータ７０６の反転入力に提供される。デューティサイクルリミッタ８００において、コンパレータ７０６に適用される基準電圧Ｖｒｅｆは固定であり、バッファ８０２によって提供される電流は、入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔに基づいて可変である。これに対し、デューティサイクルリミッタ８００において、コンパレータ７０６に適用される基準電圧Ｖｒｅｆは、入力電圧Ｖｉｎに基づいて可変であり、バッファ７０２によって提供される電圧は、固定である。コンパレータ７０６は、基準電圧Ｖｒｅｆを超える電圧を通したキャパシタ７０４に応答して、ＲＳフリップフロップ３０８をリセットするために遅延回路７１０に信号を提供する。理解されるように、バッファ８０２およびコンパレータ７０６は、同様の機能を提供する他のタイプの回路であり得る。最大デューティサイクル（ＣｌｏｃｋＭａｘＤ）信号は、ブーストレギュレータ１０２のより滑らかな制御を可能にするように適応的および連続的である。
[0067] 図９は、一実施形態に従ったブーストコンバータ１０２のデューティサイクルを調整するための処理フロー９００を例示する簡易図である。
[0068] ９０２において、ブーストコンバータ１０２に提供されるべき入力電圧が受信される。９０４において、制御信号が入力電圧に応答して生成される。制御信号は、ブースターコンバータ１０２の出力電圧を制御するようにブーストコンバータ１０２のデューティサイクルを調整するためのブーストコンバータ１０２に提供されるべきである。
[0069] ９０４において、制御信号を生成することは、９０６において、デジタル化された信号がブーストコンバータ１０２の入力電圧に応答して生成されることを備え得る。９０８において、ブーストコンバータ１０２のデューティサイクルを制限するための最大デューティサイクルリミット信号が、デジタル化された信号に応答して生成される。
[0070] 図１０は、一実施形態に従ったブーストコンバータ１０２のデューティサイクルを調整するための処理フロー１０００を例示する簡易図である。
[0071] １００２において、ブーストコンバータ１０２に提供されるべき入力電圧が受信される。１００４において、制御信号が、ブーストコンバータ１０２の出力電圧および入力電圧に応答して生成される。制御信号は、ブースターコンバータ１０２の出力電圧を制御するようにブーストコンバータ１０２のデューティサイクルを調整するためのブーストコンバータ１０２に提供されるべきである。
[0072] １００４において、制御信号を生成することは、１００６において、電流がブーストコンバータ１０２の入力電圧および出力電圧に応答して生成されることを備え得る。１００８において、生成された電流が時間測定される。１０１０において、最大デューティサイクルリミット信号が、時間測定された電流に応答して生成される。
[0073] 上記の説明は、どのように特定の実施形態の態様が実現され得るかの例と共に、本開示の様々な実施形態を例示する。上記の例は、唯一の実施形態であるように見なされるべきではなく、以下の特許請求の範囲によって定義される特定の実施形態の柔軟性および利点を例示するために提示されている。上記の開示および以下の特許請求の範囲に基づいて、他の配置、実施形態、実現および同等物が、特許請求の範囲によって定義される本開示の範囲から逸脱することなく用いられ得る。

Claims (20)

  1. ブーストコンバータのデューティサイクルを調整するための制御回路であって、
    前記ブーストコンバータに提供される入力電圧を受信することと、前記入力電圧に応答して、前記ブースターコンバータの前記出力電圧を制御するように前記ブーストコンバータの前記デューティサイクルを調整するための前記ブーストコンバータに提供されるべき制御信号を生成することとを行うように構成されたデューティサイクルリミッタジェネレータ
    を備える、制御回路。
  2. 前記デューティサイクルリミッタジェネレータは、
    前記ブーストコンバータの入力電圧に応答して、デジタル化された信号を生成するためのアナログデジタルコンバータと、
    前記アナログデジタルコンバータによって生成された前記デジタル化された信号に応答して、前記ブーストコンバータの前記デューティサイクルを制限するために最大デューティサイクル信号を生成するためのデューティサイクルリミットジェネレータと
    を備える、請求項１に記載の制御回路。
  3. 前記最大デューティサイクルリミットジェネレータは、
    前記ブーストコンバータを制御するために提供されるスイッチング信号に応答して、電流を供給するための電流枯渇型バッファと、
    前記電流枯渇型バッファの前記出力と接地との間に結合されたキャパシタと、
    前記デジタル化された信号に応答して、基準電圧を生成するための基準電圧選択回路と、
    前記キャパシタの両端の電圧および前記基準電圧に応答して、最大デューティサイクル信号を生成するためのコンパレータと
    を備える、請求項２に記載の制御回路。
  4. 前記最大デューティサイクルリミットジェネレータは、前記ブーストコンバータの出力電圧に応答して、前記最大デューティサイクル信号をさらに生成する、請求項１に記載の制御回路。
  5. 前記最大デューティサイクルリミットジェネレータは、
    前記ブーストコンバータの前記入力電圧および出力電圧に応答して、電流を生成するための電圧電流コンバータと、
    前記電流を時間測定するためのアナログタイマと、
    前記時間測定された電流に応答して、最大デューティサイクル信号を生成するためのデューティサイクルリミットジェネレータと
    を備える、請求項１に記載の制御回路。
  6. 前記アナログタイマは、前記電流を蓄積するために前記電圧電流ジェネレータの出力に結合されたキャパシタである、請求項５に記載の制御回路。
  7. 前記最大デューティサイクルリミットジェネレータは、
    前記電圧電流コンバータからの前記電流に応答して、バイアス電流を生成するための可変電流源と、
    前記ブーストコンバータを制御するために提供されるスイッチング信号および前記バイアス電流に応答して、バッファ電流を供給するためのバッファと、
    前記電流枯渇型バッファの前記出力と接地との間に結合されたキャパシタと、
    前記キャパシタの両端の電圧および基準電圧に応答して、最大デューティサイクル信号を生成するためのコンパレータと
    を備える、請求項５に記載の制御回路。
  8. ブーストコンバータのデューティサイクルを調整するための方法であって、
    前記ブーストコンバータに提供される入力電圧を受信することと、
    前記入力電圧に応答して、前記ブースターコンバータの前記出力電圧を制御するように前記ブーストコンバータの前記デューティサイクルを調整するための前記ブーストコンバータに提供すべき制御信号を生成することと
    を備える、方法。
  9. 制御信号を生成することは、
    前記ブーストコンバータの前記入力電圧に応答して、デジタル化された信号を生成することと、
    前記デジタル化された信号に応答して、前記ブーストコンバータの前記デューティサイクルを制限するために最大デューティサイクル信号を生成することと
    を備える、請求項８に記載の方法。
  10. 前記最大デューティサイクル信号を生成することは、
    前記ブーストコンバータを制御するために提供されるスイッチング信号に応答して、電流を生成することと、
    前記電流を蓄積することと、
    前記デジタル化された信号に応答して、基準電圧を生成することと、
    最大デューティサイクル信号を生成するために前記蓄積されたバッファ電流と前記基準電圧を比較することと
    を備える、請求項９に記載の方法。
  11. 前記制御信号を生成することは、前記ブーストコンバータの前記入力電圧および出力電圧に応答して、前記制御信号を生成することをさらに備える、請求項８に記載の方法。
  12. 前記制御信号を生成することは、
    前記ブーストコンバータの前記入力電圧および出力電圧に応答して、電流を生成することと、
    前記生成された電流を時間測定することと、
    前記時間測定された電流に応答して、最大デューティサイクル信号を生成することと
    を備える、請求項８に記載の方法。
  13. 前記生成された電流を時間測定することは、前記生成された電流の電荷を蓄積することを備える、請求項１２に記載の方法。
  14. 最大デューティサイクル信号を生成することは、
    前記生成された電流に応答して、バイアス電流を生成することと、
    前記ブーストコンバータを制御するために提供されるスイッチング信号および前記バイアス電流に応答してバッファ電流を生成することと、
    前記バッファ電流を蓄積することと、
    前記蓄積されたバッファ電流を示す電圧および基準電圧に応答して、最大デューティサイクル信号を生成するために前記蓄積されたバッファ電流および基準電圧を比較することと
    を備える、請求項１２に記載の方法。
  15. ブーストコンバータのデューティサイクルを調整するための制御回路であって、
    前記ブーストコンバータに提供される入力電圧を受信するための手段と、
    前記入力電圧に応答して、前記ブースターコンバータの前記出力電圧を制御するように前記ブーストコンバータの前記デューティサイクルを調整するための前記ブーストコンバータに提供すべき制御信号を生成するための手段と
    を備える、制御回路。
  16. 制御信号を生成するための前記手段は、
    前記ブーストコンバータの前記入力電圧に応答して、デジタル化された信号を生成するための手段と、
    前記デジタル化された信号に応答して、前記ブーストコンバータの前記デューティサイクルを制限するために最大デューティサイクル信号を生成するための手段と
    を備える、請求項１５に記載の制御回路。
  17. 前記最大デューティサイクル信号を生成するための前記手段は、
    前記ブーストコンバータを制御するために提供されるスイッチング信号に応答して、電流を生成するための手段と、
    前記電流を蓄積するための手段と、
    前記デジタル化された信号に応答して、基準電圧を生成するための手段と、
    最大デューティサイクル信号を生成するために前記蓄積されたバッファ電流と前記基準電圧を比較するための手段と
    を備える、請求項１６に記載の制御回路。
  18. 前記制御信号を生成するための前記手段は、前記ブーストコンバータの前記入力電圧および出力電圧に応答して、前記制御信号を生成するための手段をさらに備える、請求項１５に記載の制御回路。
  19. 前記制御信号を生成するための前記手段は、
    前記ブーストコンバータの前記入力電圧および出力電圧に応答して、電流を生成するための手段と、
    前記生成された電流を時間測定するための手段と、
    前記時間測定された電流に応答して、最大デューティサイクル信号を生成するための手段と
    を備える、請求項１５に記載の制御回路。
  20. 前記生成された電流を時間測定するための前記手段は、前記生成された電流の電荷を蓄積するための手段を備える、請求項１９に記載の制御回路。
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