JP2017519302A - 共有バスシステム内で非同期マスタデバイス基準クロックを使用して組合せバスクロック信号を生成すること、ならびに関連する方法、デバイス、およびコンピュータ可読媒体 - Google Patents
共有バスシステム内で非同期マスタデバイス基準クロックを使用して組合せバスクロック信号を生成すること、ならびに関連する方法、デバイス、およびコンピュータ可読媒体 Download PDFInfo
- Publication number
- JP2017519302A JP2017519302A JP2016574262A JP2016574262A JP2017519302A JP 2017519302 A JP2017519302 A JP 2017519302A JP 2016574262 A JP2016574262 A JP 2016574262A JP 2016574262 A JP2016574262 A JP 2016574262A JP 2017519302 A JP2017519302 A JP 2017519302A
- Authority
- JP
- Japan
- Prior art keywords
- clock line
- shared
- shared clock
- master device
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
本出願は、その全体が参照により本明細書に組み込まれている「GENERATING COMBINED BUS CLOCK SIGNALS USING ASYNCHRONOUS MASTER DEVICE REFERENCE CLOCKS IN SHARED BUS SYSTEMS, AND RELATED METHODS, DEVICES, AND COMPUTER-READABLE MEDIA」という名称の2014年6月26日出願の米国特許出願第14/316,026号の優先権を主張する。
10 コンピューティングデバイス
14 ハウジング
16 モニタ
18 キーボード
20 マウス
22 モバイル端末
24 リモートアンテナ
26 基地局(BS)
28 パブリックモバイルネットワーク(PLMN)
30 受信機経路
32 送信機経路
34 アンテナ
36 スイッチ
38 ベースバンドプロセッサ(BBP)
40 制御システム
42 周波数合成器
44 ユーザインターフェース
46 メモリ
48 ソフトウェア
50 ワイヤレスモデム
52 共有バス
54 共有データ線
56 共有クロック線
58 バスホルダ回路
60 バスホルダ回路
62 マスタデバイス
64 データドライバシステム
66 データ線
68 クロックドライバシステム
72 制御システム
Claims (25)
- 組合せバスクロック信号を生成するための方法であって、
共有バスの共有クロック線に通信可能に結合された1つまたは複数のマスタデバイスのうちの各マスタデバイスによって開始イベントを検出するステップと、
前記マスタデバイスについての基準クロック信号の対応する複数の遷移において、前記共有クロック線の複数の共有クロック線値を各マスタデバイスによってサンプリングするステップと、
前記複数の共有クロック線値が同一であるかどうかを各マスタデバイスによって判定するステップと、
前記複数の共有クロック線値が同一であるとの判定に応答して、前記マスタデバイスについての前記基準クロック信号の次の遷移において、前記複数の共有クロック線値の逆の共有クロック線駆動値を各マスタデバイスによって前記共有クロック線に駆動するステップと
を含む、方法。 - 前記共有クロック線の次の共有クロック線値として前記共有クロック線駆動値をサンプリングするステップをさらに含む請求項1に記載の方法。
- 前記1つまたは複数のマスタデバイスについての基準クロック信号の中の最速の基準クロック信号と最遅の基準クロック信号との比が4:3未満であり、
前記複数の共有クロック線値が同一であるかどうかを判定するステップが、2つの最も最近の共有クロック線値が同一であるかどうかを判定するステップを含む請求項1に記載の方法。 - 前記1つまたは複数のマスタデバイスについての基準クロック信号の中の最速の基準クロック信号と最遅の基準クロック信号との比が3:2以上であり、
前記複数の共有クロック線値が同一であるかどうかを判定するステップが、3つの最も最近の共有クロック線値が同一であるかどうかを判定するステップを含む請求項1に記載の方法。 - 前記開始イベントを検出するステップが、前記共有バスに対するアクセスのための前記1つまたは複数のマスタデバイスの間のバスアービトレーションの開始を検出するステップを含む請求項1に記載の方法。
- 前記基準クロック信号の前記複数の遷移のうちの各遷移が、前記基準クロック信号の立上りエッジを含む請求項1に記載の方法。
- 前記基準クロック信号の前記複数の遷移のうちの各遷移が、前記基準クロック信号の立下りエッジを含む請求項1に記載の方法。
- マスタデバイスであって、
共有クロック線を備える共有バスに通信可能に結合された通信インターフェースと、
制御システムと
を備え、前記制御システムが、
前記共有クロック線上の開始イベントを検出し、
前記マスタデバイスについての基準クロック信号の対応する複数の遷移において、前記共有クロック線の複数の共有クロック線値をサンプリングし、
前記複数の共有クロック線値が同一であるかどうかを判定し、
前記複数の共有クロック線値が同一であるとの判定に応答して、前記マスタデバイスについての前記基準クロック信号の次の遷移において、前記複数の共有クロック線値の逆の共有クロック線駆動値を前記共有クロック線に駆動する
ように構成された、マスタデバイス。 - 前記共有クロック線の次の共有クロック線値として前記共有クロック線駆動値をサンプリングするようにさらに構成された請求項8に記載のマスタデバイス。
- 2つの最も最近の共有クロック線値が同一であるかどうかを判定することによって前記複数の共有クロック線値が同一であるかどうかを判定するように構成された請求項8に記載のマスタデバイス。
- 3つの最も最近の共有クロック線値が同一であるかどうかを判定することによって前記複数の共有クロック線値が同一であるかどうかを判定するように構成された請求項8に記載のマスタデバイス。
- 前記共有バスに対するアクセスのための1つまたは複数のマスタデバイスの間のバスアービトレーションの開始を検出することによって前記開始イベントを検出するように構成された請求項8に記載のマスタデバイス。
- 前記基準クロック信号の対応する複数の立上りエッジにおいて前記複数の共有クロック線値をサンプリングすることによって、前記マスタデバイスについての前記基準クロック信号の前記対応する複数の遷移において、前記共有クロック線の前記複数の共有クロック線値をサンプリングするように構成された請求項8に記載のマスタデバイス。
- 前記基準クロック信号の対応する複数の立下りエッジにおいて前記複数の共有クロック線値をサンプリングすることによって、前記マスタデバイスについての前記基準クロック信号の前記対応する複数の遷移において、前記共有クロック線の前記複数の共有クロック線値をサンプリングするように構成された請求項8に記載のマスタデバイス。
- 集積回路(IC)内に統合された請求項8に記載のマスタデバイス。
- セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、固定位置データユニット、モバイル位置データユニット、携帯電話、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、同調器、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループから選択されたデバイス内に統合された請求項8に記載のマスタデバイス。
- マスタデバイスであって、
共有バスの共有クロック線上の開始イベントを検出するための手段と、
前記マスタデバイスについての基準クロック信号の対応する複数の遷移において、前記共有クロック線の複数の共有クロック線値をサンプリングするための手段と、
前記複数の共有クロック線値が同一であるかどうかを判定するための手段と、
前記複数の共有クロック線値が同一であるとの判定に応答して、前記マスタデバイスについての前記基準クロック信号の次の遷移において、前記複数の共有クロック線値の逆の共有クロック線駆動値を前記共有クロック線に駆動するための手段と
を備える、マスタデバイス。 - プロセッサに、
共有バスの共有クロック線上の開始イベントを検出させ、
基準クロック信号の対応する複数の遷移において、前記共有クロック線の複数の共有クロック線値をサンプリングさせ、
前記複数の共有クロック線値が同一であるかどうかを判定させ、
前記複数の共有クロック線値が同一であるとの判定に応答して、前記基準クロック信号の次の遷移において、前記複数の共有クロック線値の逆の共有クロック線駆動値を前記共有クロック線に駆動させる
ためのコンピュータ実行可能命令を記憶した非一時的コンピュータ可読記録媒体。 - 前記共有クロック線の次の共有クロック線値として前記共有クロック線駆動値を前記プロセッサにサンプリングすることをさらに行わせるコンピュータ実行可能命令を記憶した請求項18に記載の非一時的コンピュータ可読記録媒体。
- 2つの最も最近の共有クロック線値が同一であるかどうかを判定することによって前記複数の共有クロック線値が同一であるかどうかを前記プロセッサに判定させるためのコンピュータ実行可能命令を記憶した請求項18に記載の非一時的コンピュータ可読記録媒体。
- 3つの最も最近の共有クロック線値が同一であるかどうかを判定することによって前記複数の共有クロック線値が同一であるかどうかを前記プロセッサに判定させるためのコンピュータ実行可能命令を記憶した請求項18に記載の非一時的コンピュータ可読記録媒体。
- 前記共有バスに対するアクセスのための1つまたは複数のマスタデバイスの間のバスアービトレーションの開始を検出することによって前記開始イベントを前記プロセッサに検出させるためのコンピュータ実行可能命令を記憶した請求項18に記載の非一時的コンピュータ可読記録媒体。
- 前記基準クロック信号の対応する複数の立上りエッジにおいて前記複数の共有クロック線値をサンプリングすることによって、マスタデバイスについての前記基準クロック信号の前記対応する複数の遷移において、前記共有クロック線の前記複数の共有クロック線値を前記プロセッサにサンプリングさせるためのコンピュータ実行可能命令を記憶した請求項18に記載の非一時的コンピュータ可読記録媒体。
- 前記基準クロック信号の対応する複数の立下りエッジにおいて前記複数の共有クロック線値をサンプリングすることによって、マスタデバイスについての前記基準クロック信号の前記対応する複数の遷移において、前記共有クロック線の前記複数の共有クロック線値を前記プロセッサにサンプリングさせるためのコンピュータ実行可能命令を記憶した請求項18に記載の非一時的コンピュータ可読記録媒体。
- 組合せバスクロック信号を生成するための方法であって、
第1のマスタデバイスにおいて、
共有バスの共有クロック線に通信可能に結合された前記第1のマスタデバイスにおいて開始イベントを検出するステップと、
前記第1のマスタデバイスについての基準クロック信号の対応する複数の遷移において、前記共有クロック線の複数の共有クロック線値を前記第1のマスタデバイスによってサンプリングするステップと、
前記複数の共有クロック線値が同一であるかどうかを判定するステップと、
前記複数の共有クロック線値が同一であるとの判定に応答して、前記第1のマスタデバイスについての前記基準クロック信号の次の遷移において、前記複数の共有クロック線値の逆の共有クロック線駆動値を前記第1のマスタデバイスによって前記共有クロック線に駆動するステップと、
同時に第2のマスタデバイスにおいて、
前記共有バスの前記共有クロック線に通信可能に結合された前記第2のマスタデバイスにおいて前記開始イベントを検出するステップと、
前記第2のマスタデバイスについての前記基準クロック信号の対応する第2の複数の遷移において、前記共有クロック線の第2の複数の共有クロック線値を前記第2のマスタデバイスによってサンプリングするステップと、
前記第2の複数の共有クロック線値が同一であるかどうかを判定するステップと、
前記第2の複数の共有クロック線値が同一であるとの判定に応答して、前記第2のマスタデバイスについての前記基準クロック信号の次の遷移において、前記第2の複数の共有クロック線値の逆の第2の共有クロック線駆動値を前記第2のマスタデバイスによって前記共有クロック線に駆動し、それによって前記第1のマスタデバイスの動作と前記第2のマスタデバイスの動作との間に集合的に組合せクロック信号が前記共有クロック線上に生成されるようにする、ステップと
を含む、方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/316,026 | 2014-06-26 | ||
US14/316,026 US9524264B2 (en) | 2014-06-26 | 2014-06-26 | Generating combined bus clock signals using asynchronous master device reference clocks in shared bus systems, and related methods, devices, and computer-readable media |
PCT/US2015/037654 WO2015200610A1 (en) | 2014-06-26 | 2015-06-25 | Generating combined bus clock signals using asynchronous master device reference clocks in shared bus systems, and related methods, devices, and computer-readable media |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017519302A true JP2017519302A (ja) | 2017-07-13 |
JP6227174B2 JP6227174B2 (ja) | 2017-11-08 |
Family
ID=53511033
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016574262A Expired - Fee Related JP6227174B2 (ja) | 2014-06-26 | 2015-06-25 | 共有バスシステム内で非同期マスタデバイス基準クロックを使用して組合せバスクロック信号を生成すること、ならびに関連する方法、デバイス、およびコンピュータ可読媒体 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9524264B2 (ja) |
EP (1) | EP3161651A1 (ja) |
JP (1) | JP6227174B2 (ja) |
CN (1) | CN106471484A (ja) |
WO (1) | WO2015200610A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10795400B2 (en) * | 2018-04-30 | 2020-10-06 | Qualcomm Incorporated | Time synchronization for clocks separated by a communication link |
FR3100629B1 (fr) * | 2019-09-10 | 2023-04-07 | St Microelectronics Grenoble 2 | Communication par bus CAN |
JP7266698B2 (ja) * | 2019-10-15 | 2023-04-28 | 株式会社ソニー・インタラクティブエンタテインメント | 信号処理チップ、及び信号処理システム |
CN115827542B (zh) * | 2022-11-03 | 2024-04-09 | 广东保伦电子股份有限公司 | 一种允许双主设备使用i2s的电路和音频设备 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008294708A (ja) * | 2007-05-24 | 2008-12-04 | Oki Electric Ind Co Ltd | クロック乗せ替え回路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4371925A (en) | 1980-02-11 | 1983-02-01 | Data General Corporation | Data processing system having unique bus control operation |
US6338150B1 (en) | 1997-05-13 | 2002-01-08 | Micron Technology, Inc. | Diagnostic and managing distributed processor system |
US6647506B1 (en) | 1999-11-30 | 2003-11-11 | Integrated Memory Logic, Inc. | Universal synchronization clock signal derived using single forward and reverse direction clock signals even when phase delay between both signals is greater than one cycle |
KR100871205B1 (ko) | 2002-07-23 | 2008-12-01 | 엘지노텔 주식회사 | 다중 클럭 위상 결정 시스템 |
AU2003230507A1 (en) | 2003-04-29 | 2004-12-13 | Telefonaktiebolaget Lm Ericsson (Publ) | Multiphase clock recovery |
CN2859659Y (zh) * | 2005-06-14 | 2007-01-17 | 浙江中控电气技术有限公司 | 实现i2c设备可插拔的i2c接口及主设备 |
US9286257B2 (en) | 2011-01-28 | 2016-03-15 | Qualcomm Incorporated | Bus clock frequency scaling for a bus interconnect and related devices, systems, and methods |
-
2014
- 2014-06-26 US US14/316,026 patent/US9524264B2/en active Active
-
2015
- 2015-06-25 WO PCT/US2015/037654 patent/WO2015200610A1/en active Application Filing
- 2015-06-25 EP EP15734016.7A patent/EP3161651A1/en not_active Withdrawn
- 2015-06-25 JP JP2016574262A patent/JP6227174B2/ja not_active Expired - Fee Related
- 2015-06-25 CN CN201580033552.5A patent/CN106471484A/zh active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008294708A (ja) * | 2007-05-24 | 2008-12-04 | Oki Electric Ind Co Ltd | クロック乗せ替え回路 |
Also Published As
Publication number | Publication date |
---|---|
CN106471484A (zh) | 2017-03-01 |
WO2015200610A1 (en) | 2015-12-30 |
EP3161651A1 (en) | 2017-05-03 |
US9524264B2 (en) | 2016-12-20 |
JP6227174B2 (ja) | 2017-11-08 |
US20150378955A1 (en) | 2015-12-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6227174B2 (ja) | 共有バスシステム内で非同期マスタデバイス基準クロックを使用して組合せバスクロック信号を生成すること、ならびに関連する方法、デバイス、およびコンピュータ可読媒体 | |
US8564365B2 (en) | Wide input bit-rate, power efficient PWM decoder | |
US20170055235A1 (en) | Providing precision timing protocol (ptp) timing and clock synchronization for wireless multimedia devices | |
US9459727B2 (en) | Synchronization of sensor modules on a computing device | |
US8653868B2 (en) | Low power data recovery | |
CN106708240B (zh) | 一种省电方法、服务器及省电系统 | |
JP2015508262A (ja) | クロックおよびデータ復元(cdr)回路のためのリセット可能電圧制御発振器(vco)、ならびに関係するシステムおよび方法 | |
US11341963B2 (en) | Electronic apparatus and method for controlling same | |
JP2017512436A (ja) | 複数のワイヤデータ信号のためのクロック復元回路 | |
JP2014176096A (ja) | サンプリング回路のタイミング不整合を減少させるための装置および方法 | |
TW200830894A (en) | Method and apparatus for concurrent WiMAX and GSM operation | |
US9490964B2 (en) | Symbol transition clocking clock and data recovery to suppress excess clock caused by symbol glitch during stable symbol period | |
US9438195B2 (en) | Variable equalization | |
US9510281B2 (en) | Priority arbitration for interference mitigation | |
US8890726B2 (en) | Data interface clock generation | |
JP2017518692A (ja) | エントロピー源 | |
US20160179726A1 (en) | Programming hardware registers using a pipelined register bus, and related methods, systems, and apparatuses | |
CN103856315B (zh) | 一种信号捕获方法、装置及u盾 | |
US20200120421A1 (en) | Scrambling data-port audio in soundwire systems | |
WO2022147733A1 (zh) | 非连续接收方法及装置 | |
US20200356505A1 (en) | Multiple masters connecting to a single slave in an audio system | |
US20200119902A1 (en) | Payload transport on audio buses for simple pulse division multiplexed (pdm) devices | |
KR102298815B1 (ko) | 반도체 장치 및 반도체 시스템 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170208 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20170208 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20170601 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170626 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170828 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170911 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20171010 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6227174 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |