JP2017513404A - フィールドプログラマブルゲートアレイ及び通信方法 - Google Patents
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Abstract
Description
[実施形態1]
[実施形態2]
[実施形態3]
[実施形態4]
[実施形態6]
[実施形態7]
[方法の実施形態1]
[方法の実施形態2]
Claims (16)
- フィールドプログラマブルゲートアレイFPGAであって、
通信及び相互接続に用いられる少なくとも1つの特定用途向け集積回路ASICベースのハードコアが前記FPGAに組み込まれ、
ASICベースの前記ハードコアは、高速交換相互接続ユニットと少なくとも1つのステーションとを有し、
それぞれのステーションは、前記高速交換相互接続ユニットに接続され、
前記ステーションは、前記FPGAのそれぞれの機能モジュールとASICベースの前記ハードコアとの間でデータを送信するよう構成され、
前記高速交換相互接続ユニットは、複数の前記ステーション間でデータを送信するよう構成される、
FPGA。 - 複数の前記ステーションの数が複数の機能モジュールの数に等しく、複数の前記ステーションのうち1つは、複数の前記機能モジュールのうち1つに接続される、又は、
それぞれのステーションが複数の機能モジュールに対応し、それぞれのステーションは対応する複数の前記機能モジュールに接続される、
請求項1に記載のFPGA。 - 複数の前記ステーションの前記数が複数の前記機能モジュールの前記数に等しい場合、対応する機能モジュールのものと一致しているクロック周波数、データビット幅、及び時系列が、それぞれのステーション用に構成され、
前記高速交換相互接続ユニットはプログラム固定である、
請求項2に記載のFPGA。 - ASICベースの前記ハードコアのオンチップの相互接続バスプロトコルが、AVALON、Wishbone、CoreConnect、又はAMBAのうち少なくとも1つを含む、
請求項3に記載のFPGA。 - ASICベースの前記ハードコアは、クロスバースイッチマトリックスを用いて前記FPGAに一様に配置される、
請求項4に記載のFPGA。 - ASICベースの前記ハードコアは、AXI相互接続バスプロトコルを用いるハードコアであり、前記AXIバスプロトコルは前記AMBAの1つに属し、それぞれのロジックセルバンクが、少なくとも1つのマスターステーションと、少なくとも1つのスレーブステーションとを有する、
請求項5に記載のFPGA。 - ASICベースの前記ハードコアは、AXI相互接続バスプロトコルを用いる2又はそれより多くのハードコアを有し、
前記AXI相互接続バスプロトコルを用いる複数の前記ハードコアは、AXIブリッジを用いて互いと通信し、
それぞれのロジックセルバンクが、少なくとも1つのマスターステーションと、少なくとも1つのスレーブステーションとを有する、
請求項5に記載のFPGA。 - 前記AXI相互接続バスプロトコルを用いる複数の前記ハードコアは、同数のマスターステーション及び同数のスレーブステーションを有し、同一のビット幅及び同一の周波数を有する、
請求項7に記載のFPGA。 - 前記AXI相互接続バスプロトコルを用いる複数の前記ハードコアは、異なる数のマスターステーション及び異なる数のスレーブステーションを有し、複数の異なるビット幅及び複数の異なる周波数を有する、
請求項7に記載のFPGA。 - 前記AXI相互接続バスプロトコルを用いるいくつかのハードコアが、同数のマスターステーション及び同数のスレーブステーションを有し、同一のビット幅及び同一の周波数を有し、
前記AXI相互接続バスプロトコルを用いる複数の他のハードコアが、異なる数のマスターステーション及び異なる数のスレーブステーションを有し、複数の異なるビット幅及び複数の異なる周波数を有する、
請求項7に記載のFPGA。 - 前記高速交換相互接続ユニットは、リングバスを用いて前記FPGAに一様に配置される、
請求項1又は2に記載のFPGA。 - FPGAベースのデータ通信方法であって、
通信及び相互接続に用いられる少なくとも1つの特定用途向け集積回路ASICベースのハードコアが前記FPGAに組み込まれ、
ASICベースの前記ハードコアは、高速交換相互接続ユニットと少なくとも1つのステーションとを有し、
それぞれのステーションは、前記高速交換相互接続ユニットに接続され、
前記ステーションは、前記FPGAのそれぞれの機能モジュールとASICベースの前記ハードコアとの間でデータ送信を実行し、
前記高速交換相互接続ユニットは、複数の前記ステーション間でデータ送信を実行し、
前記方法は、
データ送信元の機能モジュールに対応するステーションを用いて前記高速交換相互接続ユニットにより、データの前記送信元の機能モジュールにより送信されたデータを受信する段階であって、前記データは、宛先の機能モジュールに関する情報を搬送する、受信する段階と、
前記宛先の機能モジュールに関する前記情報に従って、前記宛先の機能モジュールに対応するステーションを用いて、前記高速交換相互接続ユニットにより、受信した前記データを前記宛先の機能モジュールに送信する段階と、
を備える、
FPGAベースのデータ通信方法。 - 複数の前記ステーションの数が複数の機能モジュールの数に等しく、複数の前記ステーションのうち1つが、複数の前記機能モジュールのうち1つに接続される、又は、
それぞれのステーションが複数の機能モジュールに対応し、それぞれのステーションが、対応する複数の前記機能モジュールに接続される、
請求項12に記載のFPGAベースのデータ通信方法。 - 複数の前記ステーションの前記数が複数の前記機能モジュールの前記数に等しい場合、対応する機能モジュールのものと一致しているクロック周波数、データビット幅、及び時系列が、それぞれのステーション用に構成され、
前記高速交換相互接続ユニットはプログラム固定である、
請求項13に記載のFPGAベースのデータ通信方法。 - ASICベースの前記ハードコアのオンチップの相互接続バスプロトコルが、AVALON、Wishbone、CoreConnect、又はAMBAのうち少なくとも1つを含む、
請求項12から14の何れか一項に記載のFPGAベースのデータ通信方法。 - ASICベースの前記ハードコアは、クロスバースイッチマトリックスを用いて前記FPGAに一様に配置される、
請求項12から14の何れか一項に記載のFPGAベースのデータ通信方法。
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