JP2017510206A - オーディオフロンエンドのための多段式スイッチドキャパシタｄｃブロッキング回路 - Google Patents

オーディオフロンエンドのための多段式スイッチドキャパシタｄｃブロッキング回路 Download PDF

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Abstract

集積ＤＣブロッキング増幅器回路（１００）は、差動増幅器において構成された演算増幅器（１１０）と、少なくとも第１及び第２の二段式スイッチドキャパシタ回路と含み、各二段式スイッチドキャパシタ回路は、一段目の回路（１４０，１４４）と二段目の回路（１４２，１４６）とを含み、ここにおいて、第１の二段式スイッチドキャパシタ回路は、演算増幅器の正のフィードバック経路に接続され、第２の二段式スイッチドキャパシタ回路は、演算増幅器の負のフィードバック経路に接続され、一段目の回路は、比較的低い切替え周波数で切り替えられ、二段目の回路は、比較的高い切替え周波数で切り替えられる。【選択図】 図１

Description

関連出願への相互参照
[0001]本願は、全内容が参照により本明細書に組み込まれる、２０１４年３月３１日に出願された米国仮出願１４／２３０，９０９号の利益を主張する。
[0002]本発明は、ＤＣブロッキング増幅器に関し、より具体的には、多段式スイッチドキャパシタＤＣブロッキング増幅器に関する。
[0003]様々なユーザデバイスから高品質のオーディオ及びビデオを提供することへの需要が高まっている。例えば、ハンドヘルドデバイスは、現在、高画質のビデオをレンダリングすること及び高品質のマルチチャネルオーディオを出力することが可能である。このようなデバイスは典型的に、高品質の信号増幅を提供するように設計されたオーディオ増幅器を必要とする。
[0004]典型的なデバイス実装形態では、ハイパスフィルタリングを有する集積増幅器が、オーディオアプリケーションに提供される。例えば、ハイパスフィルタリングは、増幅の前にマイクロフォン入力信号からＤＣ成分を取り除く。ハイパスフィルタリングは、システムのコスト及び回路基板面積を低減するためにＤＣブロッキングキャパシタを利用し得る。
[0005]一実施形態では、集積ＤＣブロッキング増幅器回路が開示される。集積ＤＣブロッキング増幅器回路は、差動増幅器モードにおいて構成された演算増幅器と、少なくとも第１及び第２の二段式スイッチドキャパシタ回路と含み、各二段式スイッチドキャパシタ回路は、一段目の回路と二段目の回路とを含み、ここにおいて、第１の二段式スイッチドキャパシタ回路は、演算増幅器の正のフィードバック経路に接続され、第２の二段式スイッチドキャパシタ回路は、演算増幅器の負のフィードバック経路に接続され、一段目の回路は、比較的低い切替え周波数で切り替えられ、二段目の回路は、比較的高い切替え周波数で切り替えられる。
[0006]別の実施形態では、ＤＣブロッキング増幅器の集積回路内の二段式スイッチドキャパシタ回路を駆動するための方法が開示される。方法は、二段式スイッチドキャパシタ回路の一段目の第１のサンプリング周波数が、オーディオ信号の最小サンプリングレートよりも上だが比較的低い周波数であると決定することと、二段式スイッチドキャパシタ回路の二段目の第２のサンプリング周波数が、オーディオ信号の最小サンプリングレートよりも上だが比較的高い周波数であると決定することと、一段目及び二段目をそれぞれ第１のサンプリング周波数及び第２のサンプリング周波数で駆動することとを含む。
[0007]更に別の実施形態では、ＤＣブロッキング増幅器の集積回路内の二段式スイッチドキャパシタ回路を駆動するための装置が開示される。装置は、二段式スイッチドキャパシタ回路の一段目の第１のサンプリング周波数が、オーディオ信号の最小サンプリングレートよりも上だが比較的低い周波数であると決定するための手段と、二段式スイッチドキャパシタ回路の二段目の第２のサンプリング周波数が、オーディオ信号の最小サンプリングレートよりも上だが比較的高い周波数であると決定するための手段と、一段目及び二段目をそれぞれ第１のサンプリング周波数及び第２のサンプリング周波数で駆動するための手段とを含む。
[0008]更に別の実施形態では、ＤＣブロッキング増幅器の集積回路内の二段式スイッチドキャパシタ回路を駆動するための装置が開示される。装置は一般に、二段式スイッチドキャパシタ回路の一段目の第１のサンプリング周波数が、オーディオ信号の最小サンプリングレートよりも上だが比較的低い周波数であると決定するための手段と、二段式スイッチドキャパシタ回路の二段目の第２のサンプリング周波数が、オーディオ信号の最小サンプリングレートだが比較的高い周波数であると決定するための手段と、オーディオ信号の最小サンプリングレートよりも上だが比較的低い周波数において一段目を駆動するための手段と、オーディオ信号の最小サンプリングレートよりも上だが比較的高い周波数において二段目を駆動するための手段とを含む。
[0009]本発明の他の特徴及び利点は、例として、本発明の態様を例示する本説明から明らかになるはずである。
[0010]本発明の詳細は、その構造と動作の両方について、一部は、添付された更なる図面の検討によって認識されるべきであり、そこでは、同様の参照番号が同様の部分を指す。
[0011]図１は、本発明の一実施形態に係る、ＤＣブロッキング増幅器回路を例示する機能ブロック図である。 [0012]図２は、一段目のスイッチドキャパシタ回路の例である。 [0013]図３は、本発明の一実施形態に係る、小さな寄生キャパシタンスで大きな抵抗を生成するための、能動素子で構成された入力エイリアシングフィルタ(input aliasing filter)の概略図である。 [0014]図４は、本発明の一実施形態に係る、小さな寄生キャパシタンスで大きな抵抗を生成するための、能動素子で構成された入力エイリアシングフィルタの概略図である。 [0015]図５は、本発明の一実施形態に係る、一部がアンチエイリアシングフィルタ(anti-aliasing filter)内に、一部がアンチエイリアシングフィルタに存在するＰＭＯＳ回路の概略図である。 [0016]図６は、本発明の別の実施形態に係る、一部がアンチエイリアシングフィルタ内に、一部がアンチエイリアシングフィルタに存在することができるＮＭＯＳ回路の概略図である。 [0017]図７は、本発明の一実施形態に係る、ＤＣブロッキング増幅器の集積回路内の二段式スイッチドキャパシタ回路を駆動するためのフロー図である。
発明の詳細な説明
[0018]上述したように、典型的なデバイス実装形態では、増幅の前にマイクロフォン入力信号からＤＣ成分を取り除くために、ハイパスフィルタリングを有する集積増幅器がオーディオアプリケーションに提供される。ハイパスフィルタリングは、単段式ＤＣブロッキングスイッチドキャパシタ回路と、受動アンチエイリアシングフィルタとを利用し得る。しかしながら、単段式スイッチドキャパシタ回路は、低い周波数において、不十分なエイリアス除去（poor alias rejection）及び線形性を有する。更に、受動アンチエイリアシングフィルタは、大きく、コストがかかり、ノイズを引き起こし得る。
[0019]本明細書で説明される特定の実施形態は、（１）段ごとに異なる切替えクロック周波数を有する多段式スイッチドキャパシタ回路、及び（２）小さな寄生キャパシタンスで大きな抵抗を生成するための複数の能動エイリアシングフィルタ、を含むＤＣブロッキング増幅器を提供する。本説明を読んだ後、様々な実装形態及びアプリケーションにおいて本発明をどのようにして実装するかは明らかになるだろう。本発明の様々な実装形態が本明細書では説明されるが、これらの実装形態が限定ではなく例としてのみ提示されることは理解される。このように、様々な実装形態からなるこの詳細な説明は、本発明の範囲又は広さを限定すると解釈されるべきではない。
[0020]図１は、本発明の一実施形態に係る、ＤＣブロッキング増幅器回路１００を例示する機能ブロック図である。ＤＣブロッキング増幅器回路１００は、演算増幅器１１０及びＤＣブロッキングキャパシタＣＩＮ１、ＣＩＮ２を含み得る集積回路１０２を備える。ＤＣブロッキングキャパシタは、回路のコスト及び基板面積を低減するために、集積回路１０２の中に配設され得る。
[0021]集積回路１０２は、段ごとに異なる切替えクロック周波数を有する２つの二段式スイッチドキャパシタ回路１４０、１４２及び１４４、１４６を備える差動増幅器として構成され得る。図１の例示される実施形態では、二段式スイッチドキャパシタ回路１４０、１４２及び１４４、１４６は、演算増幅器１１０のフィードバック経路へと接続され得る。集積回路１０２はまた、オプションのアンチエイリアシングフィルタ１２０、１３０、１３２を含み得る。一実施形態では、アンチエイリアシングフィルタ１３０、１３２は、小さな寄生キャパシタンスで大きなオンチップ抵抗を生成するための能動フィルタとして構成され得る。演算増幅器１１０は、図１では差動増幅器として示されているが、回路が、シングルエンド増幅器との使用のために構成され得ることに留意されたい。
[0022]図１の例示される実施形態では、二段式スイッチドキャパシタ回路１４０、１４２は、演算増幅器１１０の正のフィードバック経路に接続され得る。一実施形態では、一段目のスイッチドキャパシタ回路１４０の例が図２に示される。二段目のスイッチドキャパシタ回路１４２は、図２に示される一段目の回路１４０に実質的に類似して構成され得る。しかしながら、一段目のスイッチドキャパシタ回路１４０のスイッチは、ノイズを制限するために比較的低い周波数（例えば、４８ＫＨｚ）で切り替えられ得、二段目のスイッチドキャパシタ回路１４２のスイッチは、エイリアシングを制限するために比較的高い周波数（例えば、１９２ＫＨｚ）で切り替えられ得る。
[0023]信号をサンプリングするとき、エイリアシングなしの信号の再構築は、サンプリング周波数が、サンプリングされた信号の最大周波数の２倍よりも大きい場合、可能であり得る。より低いサンプリングレートが使用される場合、元の信号の情報は、サンプリングされた信号から完全には復元されない可能性がある。人間の聴力の全範囲が２０Ｈｚから２０ｋＨｚであるため、全帯域幅に対するサンプリング要件を満たす最小サンプリングレートは４０ｋＨｚであり得る。デジタルオーディオでは、最も一般的なサンプリングレートは、４４．１ｋＨｚ、４８ｋＨｚ、８８．２ｋＨｚ、９６ｋＨｚ、及び１９２ｋＨｚである。
[0024]上述したように、一段目のサンプリング周波数（例えば、４８ｋＨｚ）は、少なくとも、全オーディオ帯域幅の２倍に対して最低限のサンプリング要件（即ち、４０ｋＨｚ）を満たすように選択され得る。更に、一実施形態では、二段目のスイッチドキャパシタ回路１４２のスイッチは、エイリアシングを制限するために比較的高い周波数（例えば、１９２ＫＨｚ）で切り替えられ得る。動作中、スイッチドキャパシタ回路１４０の入力は、スイッチＳ１及びＳ２によって仮想接地（ｃｍ）に選択的に接続され得、よって、信号振幅(signal swing)に加えあらゆるエイリアシング及び歪みを実質的に低減する。
[0025]図１に戻って、スイッチドキャパシタ回路１４０の出力は、依然として信号振幅の影響下に有り得、これは、キャパシタ（ＣＦＩＬＴ）を加えることで低減され得る。キャパシタＣＦＩＬＴの一方の端子は、回路１４０の出力に接続され得、もう一方の端子は、共通モード又は信号接地に接続され得る。キャパシタＣｆ１、Ｃｆ２は、ハイパスフィルタのコーナー周波数を制御するために、それぞれ演算増幅器１１０の正及び負のフィードバック経路に加えられ得る。
[0026]二段目のスイッチドキャパシタ回路１４２は、入力を仮想接地（ｃｍ）に選択的に接続することで、一段目のスイッチドキャパシタ回路１４０（図２参照）と同様の方式で動作して、スイッチドキャパシタ回路１４２の入力において信号振幅に加えあらゆるエイリアシング及び歪みを実質的に低減し得る。スイッチドキャパシタ回路１４２の出力は、演算増幅器１１０の出力において、依然として信号振幅の影響下にあり得るが、これが入力から離れているため、エイリアシングについての懸念（aliasing concern）は、オプションのアンチエイリアシングフィルタ１２０を加えることで対処され得る。更に、２つの異なる切替え周波数を有する二段式スイッチドキャパシタ構成をもつことで、アンチエイリアシングフィルタ１２０の面積は、実質的に低減され得る。
[0027]図１の例示される実施形態では、別の二段式スイッチドキャパシタ回路１４４、１４６は、演算増幅器１１０の負のフィードバック経路に接続され得る。一実施形態では、スイッチドキャパシタ回路１４４、１４６は、図２に例示されるスイッチドキャパシタ回路１４０に実質的に類似して構成され得る。この場合も同様に、一段目のスイッチドキャパシタ回路１４４のスイッチは、ノイズを制限するために比較的低い周波数（例えば、４８ＫＨｚ）で切り替えられ得、二段目のスイッチドキャパシタ回路１４６のスイッチは、エイリアシングを制限するために比較的高い周波数（例えば、１９２ＫＨｚ）で切り替えられ得る。上述したように、一段目の切替え周波数（例えば、４８ｋＨｚ）は、少なくとも、全オーディオ帯域幅の２倍に対して最低限のサンプリング要件（即ち、４０ｋＨｚ）を満たすように選択され得る。更に、二段目のスイッチドキャパシタ回路１４６のスイッチは、エイリアシングを制限するために比較的高い周波数（例えば、１９２ＫＨｚ）で切り替えられ得る。
[0028]演算増幅器１１０が理想的であり、無限の利得及び帯域幅を有する場合、全ての周波数においてゼロ振幅であるため、その入力において信号のエイリアシングによる悪影響はないだろう。実際には、演算増幅器１１０は、有限の利得帯域幅積を有し得るため、高周波数の場合、ループ利得は低下する。従って、かなりの高周波数成分が入力信号に存在する場合、これらの高周波数成分は、仮想接地にわたって、幾らかの量の信号振幅を引き起こし得る。高周波数成分の周波数が、サンプリング周波数の倍数と実質的に近い場合、スイッチドキャパシタ回路１４０、１４２、１４４、１４６は、これらを対象の周波数帯域へとエイリアシングし得る。特定の態様によれば、演算増幅器１１０の入力においてサンプリングされる高周波数信号のエイリアシングを低減するために、一実施形態では、オプションのアンチエイリアシングフィルタ１３０、１３２はが、それぞれスイッチドキャパシタ回路１４０、１４２、１４４、１４６の前に、入力に配置され得る。
[0029]図３は、本発明の一実施形態に係る、小さな寄生キャパシタンスで大きな抵抗を生成するための、能動素子で構成された入力エイリアシングフィルタ１３０の概略図である。上述したように、アンチエイリアシングフィルタ１３０は、演算増幅器１１０の入力においてサンプリングされる高周波数信号のエイリアシングを低減し得る。更に、能動素子を有するアンチエイリアシングフィルタ１３０の構成は、出力アンチエイリアシングフィルタ１２０の面積がより一層低減されること（即ち、２つの異なる切替え周波数を有する二段式スイッチドキャパシタ回路の構成による減少までチップ面積の更なる低減）を可能にし得る。
[0030]図３の例示される実施形態では、アンチエイリアシングフィルタ１３０は、ゲート端子がバイアス電圧（Ｖｂｉａｓ）に接続されており、ボディ端子がｎウェルに接続されている３つのＰ型金属酸化膜半導体電界効果トランジスタ（例えば、Ｐ−ＭＯＳＦＥＴ又はＰＭＯＳトランジスタ）３００、３１０、３２０を含み得る。更に、ＰＭＯＳトランジスタ３００のソース端子は、演算増幅器１１０の仮想接地に接続され得、ＰＭＯＳトランジスタ３００のドレイン端子は、ＰＭＯＳトランジスタ３１０のソース端子に接続され得、ＰＭＯＳトランジスタ３１０のドレイン端子は、ＰＭＯＳトランジスタ３２０のソース端子に接続され得、ＰＭＯＳトランジスタ３２０のドレイン端子は、スイッチドキャパシタ１４０の入力に接続され得る。特定の態様によれば、ＰＭＯＳトランジスタ３００、３１０、３２０の発生信号振幅（out signal swing）を低減するために、キャパシタが、ドレイン端子において加えられ得、キャパシタはまた、仮想接地に接続され得る。アンチエイリアシングフィルタ１３０は、３つのＰＭＯＳトランジスタで構成され得るが、フィルタ１３０は、類似したアンチエイリアシング機能を提供するために適切に接続された任意の数のｐ型又はｎ型ＭＯＳＦＥＴで構成され得る。
[0031]図４は、本発明の一実施形態に係る、小さな寄生キャパシタンスで大きな抵抗を生成するための、能動素子で構成され得る入力エイリアシングフィルタ１３２の概略図である。上述したように、アンチエイリアシングフィルタ１３２は、演算増幅器１１０の入力においてサンプリングされる高周波数信号のエイリアシングを低減し得る。更に、能動素子としてのアンチエイリアシングフィルタ１３２の構成は、出力アンチエイリアシングフィルタ１２０の面積がより一層低減されること（即ち、２つの異なる切替え周波数を有する二段式スイッチドキャパシタ回路の構成による減少までチップ面積の更なる低減）を可能にし得る。
[0032]図４の例示される実施形態では、アンチエイリアシングフィルタ１３２は、ゲート端子がバイアス電圧（Ｖｂｉａｓ）に接続されており、ボディ端子がｎウェルに接続されている３つのＰＭＯＳトランジスタ４００、４１０、４２０を含み得る。更に、特定の態様によれば、ＰＭＯＳトランジスタ４００のソース端子は、演算増幅器１１０の仮想接地に接続され得、ＰＭＯＳトランジスタ４００のドレイン端子は、ＰＭＯＳトランジスタ４１０のソース端子に接続され得、ＰＭＯＳトランジスタ４１０のドレイン端子は、ＰＭＯＳトランジスタ４２０のソース端子に接続され得、ＰＭＯＳトランジスタ４２０のドレイン端子は、スイッチドキャパシタ１４６の入力に接続され得る。ＰＭＯＳトランジスタ４００、４１０、４２０の発生信号振幅を低減するために、キャパシタは、ドレイン端子において加えられ得、キャパシタはまた、仮想接地に接続され得る。アンチエイリアシングフィルタ１３２は、３つのＰＭＯＳトランジスタで構成され得るが、フィルタ１３２は、類似したアンチエイリアシング機能を提供するために適切に接続された任意の数のｐ型又はｎ型ＭＯＳＦＥＴで構成され得る。
[0033]図５は、本発明の一実施形態に係る、演算増幅器１１０内に存在し得るＰＭＯＳ回路５００の概略図である。別の実施形態では、図５に示されるＰＭＯＳ回路５００は、一部がアンチエイリアシングフィルタ１３０に、一部がアンチエイリアシングフィルタ１３２に存在し得る。故に、アンチエイリアシングフィルタ１３０、１３２のための素子は、集積回路１０２の共通エリアに配置され得る。
[0034]図５の例示される実施形態では、２つのＰＭＯＳトランジスタ５１０ａ、５１０ｂは、一段目の差動増幅器を構成（constitute）し得、演算増幅器１１０内に存在し得る（図１参照）。ＰＭＯＳトランジスタ５１０ａのゲート端子は、演算増幅器１１０のＩｎ−（負の）端子であり得、ＰＭＯＳトランジスタ５１０ｂのゲート端子は、演算増幅器１１０のＩｎ＋（正の）端子であり得る。ＰＭＯＳトランジスタ５１０ａ、５１０ｂのソース端子は電流源５３０に接続され得、これは、電源電圧（Ｖｄｄ）にも接続し得る。ＰＭＯＳトランジスタ５１０ａ、５１０ｂのドレイン端子は、それぞれ負荷抵抗器Ｒ１及びＲ２に接続され得る。追加的に又は代替的に、負荷抵抗器は、トランジスタで構成され得る。ＰＭＯＳトランジスタ５１０ａ、５１０ｂのソース端子もまた、ドレイン端子が別の電流源５３２に接続され得るＰＭＯＳトランジスタ５２０のソース端子に接続され得る。ＰＭＯＳトランジスタ５２０のドレイン端子はまた、ＰＭＯＳトランジスタ５２０のゲート端子に接続し得、それらは両方、ｎウェルに接続され得る。電流源５３２は、電流Ｉ２を生成し得る。一実施形態では、ＰＭＯＳトランジスタ５２０のサイズは、ＰＭＯＳトランジスタ５１０ａ、５１０ｂの各々よりもＭと言う係数だけ小さくなるように設定され得る。電流源５３０は、に、電流源５３２によって生成された電流Ｉ２の（２×Ｍ＋１）倍である電流Ｉ１を生成し得る。故に、一実施形態では、Ｍが６に設定され、Ｉ２が２．５μＡであるとき、電流源５３０によって生成される電流Ｉ１は、３２．５μＡである。
[0035]特定の態様によれば、エイリアス除去は、高調波歪み（harmonic distortion）を増加させ得る。アンチエイリアシングプロセス中のこの高調波歪みを制御するために、可変電流源５３４を有する別のＰＭＯＳトランジスタ５４０が加えられ得る。ＰＭＯＳトランジスタ５２０のゲート端子は、バイアス電流（Ｉｂｉａｓ）を生成し得る可変電流源５３４にゲート端子及びドレイン端子が接続しているＰＭＯＳトランジスタ５４０のソース端子に接続され得る。このバイアス電流は、高調波歪みとエイリアス除去との間のトレードオフを制御し得る。オプションのキャパシタＣは、ＰＭＯＳトランジスタ５４０のソース端子とドレイン端子との間に接続され得る。別の実施形態では、回路５００は、図６に示されるように、Ｎ型ＭＯＳＦＥＴで構成され得る。
[0036]図６は、本開示の別の実施形態に係る、演算増幅器１１０内に存在し得るＮＭＯＳ回路６００の概略図である。ＰＭＯＳ回路５００と同様に、代替的な実施形態では、図６に示されるＮＭＯＳ回路６００は、一部がアンチエイリアシングフィルタ１３０に、一部がアンチエイリアシングフィルタ１３２に存在し得る。
[0037]図６の例示される実施形態では、２つのＮＭＯＳトランジスタ６１０ａ、６１０ｂは、演算増幅器１１０（図１参照）内に存在する一段目の差動増幅器を構成し得る。ＮＭＯＳトランジスタ６１０ａのゲート端子は、演算増幅器１１０のＩｎ−（負の）端子であり得、ＮＭＯＳトランジスタ６１０ｂのゲート端子は、演算増幅器１１０のＩｎ＋（正の）端子であり得る。ＮＭＯＳトランジスタ６１０ａ、６１０ｂのドレイン端子は、電源電圧（Ｖｄｄ）に接続され得、ＮＭＯＳトランジスタ６１０ａ、６１０ｂのソース端子は、接地電圧にも接続し得る電流源６３０に接続され得る。ＮＭＯＳトランジスタ６１０ａ、６１０ｂのドレイン端子は、それぞれ負荷抵抗器Ｒ１及びＲ２に接続され得る。代替的に、負荷抵抗器は、トランジスタで構成され得る。ＮＭＯＳトランジスタ６１０ａ、６１０ｂのソース端子もまた、ドレイン端子が別の電流源６３２に接続され得るＮＭＯＳトランジスタ６２０のソース端子に接続され得る。ＮＭＯＳトランジスタ６２０のドレイン端子はまた、ＮＭＯＳトランジスタ６２０のゲート端子に接続し得、それらは両方、ｎウェルに接続される。電流源６３２は、電流Ｉ２を生成し得る。一実施形態では、ＮＭＯＳトランジスタ６２０のサイズは、ＮＭＯＳトランジスタ６１０ａ、６１０ｂの各々よりもＭと言う係数だけ小さくなるように設定され得る。電流源６３０は、電流源６３２によって生成された電流Ｉ４の（２×Ｍ＋１）倍である電流Ｉ３を生成し得る。故に、一実施形態では、Ｍが６に設定され、Ｉ４が２．５μＡであるとき、電流源６３０によって生成される電流Ｉ３は、３２．５μＡである。
[0038]特定の態様によれば、アンチエイリアシングプロセス中の高調波歪みを制御するために、可変電流源６３４を有するＰＭＯＳトランジスタ６４０が加えられ得る。ＮＭＯＳトランジスタ６２０のゲート端子は、バイアス電流（Ｉｂｉａｓ）を生成する電流源６３４にゲート端子及びドレイン端子が接続し得るＰＭＯＳトランジスタ６４０のソース端子に接続され得る。このバイアス電流は、高調波歪みとエイリアス除去との間のトレードオフを制御し得る。前述同様に、オプションのキャパシタＣは、ＰＭＯＳトランジスタ６４０のソース端子とドレイン端子との間に接続され得る。
[0039]図７は、本発明の一実施形態に係る、ＤＣブロッキング増幅器の集積回路内の二段式スイッチドキャパシタ回路を駆動するためのフロー図７００である。最初に、二段式スイッチドキャパシタ回路の各段のサンプリング周波数が決定され得る。一段目のサンプリング周波数を決定する際、エイリアシングなしの信号（サンプリングされていない）の再構築が考慮され得る。例えば、オーディオ信号をサンプリングする際、帯域幅が略２０ＫＨｚであるため、全帯域幅に対するサンプリング要件を満たし得る最小サンプリングレートは４０ｋＨｚである。従って、ステップ７１０において、一段目のサンプリング周波数は、ノイズを制限するために、最小サンプリングレートよりも上だが比較的低い周波数（例えば、４０ＫＨｚである最小サンプリングレートの１０％〜３０％上、即ち、４４〜５２ＫHｚ）であると決定される。一実施形態では、一段目のサンプリング周波数は、４８ＫＨｚ、又は最小サンプリングレートの２０％上であると決定され得る。更に、ステップ７２０において、二段目のサンプリング周波数は、エイリアシングを低減又は制限するために、比較的高い周波数で、最小サンプリングレートよりも著しく上（例えば、一段目のサンプリングレートの４倍）であると決定され得る。一実施形態では、二段目のサンプリング周波数は、１９２ＫＨｚ、又は一段目のサンプリング周波数の４倍であると決定され得る。故に、スイッチドキャパシタ回路の１つの追加の段は、入力切替え周波数及び出力切替え周波数の分離を可能にし得る。更に、追加の段が出力アンチエイリアシングフィルタ（例えば、図１のフィルタ１２０）のコーナー周波数を約１０倍増加させ得るため、アンチエイリアシングフィルタの面積は、約３．２分の１に低減され得る（＝１／√１０）。従って、ステップ７３０において、スイッチドキャパシタ回路の一段目は、オーディオ信号の最小サンプリングレートよりも上だが比較的低い周波数である、決定されたサンプリング周波数で駆動され得る。ステップ７４０において、スイッチドキャパシタ回路の二段目は、オーディオ信号の最小サンプリングレートよりも上だが比較的高い周波数である、決定されたサンプリング周波数で駆動され得る。
[0040]本発明の幾つかの実施形態が上述されているが、本発明の多くの変形例が可能である。例えば、例示される実施形態は、二段式スイッチドキャパシタ回路を使用するが、このスイッチドキャパシタ回路は、任意の数の段へと構成され得る。更に、様々な実施形態の特徴は、上述されたものとは異なる組み合わせに組み合せられ得る。更に、明確かつ簡潔な説明のために、システム及び方法の多くの説明が簡略化され得る。多くの説明は、特定の規格の用語及び構造を使用する。しかしながら、開示されたシステム及び方法は、より広く適用可能であり得る。
[0041]当業者は、本明細書で開示された実施形態に関連して説明された実例となる様々なブロック及びモジュールが様々な形式で実装され得ることを認識するだろう。幾つかのブロック及びモジュールは、概ねそれらの機能性の観点から上述されている。そのような機能性がどのように実装されるかは、システム全体に課せられた設計制約に依存する。当業者は、特定の用途ごとに様々な方法で、説明された機能性を実装し得るが、このような実装の決定は、本発明の範囲からの逸脱の原因になるとして解釈されるべきではない。加えて、モジュール、ブロック、又はステップ内の機能のグループ化は、説明を容易にするためのものである。特定の機能又はステップは、本発明から逸脱することなく、１つのモジュール又はブロックから動かされ得る。
[0042]本明細書で開示された実施形態に関連して説明された実例となる様々な論理ブロック、ユニット、ステップ、構成要素、モジュールは、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は他のプログラマブル論理デバイス、ディスクリートゲート又はトランジスタ論理、ディスクリートハードウェア構成要素、或いは本明細書で説明された機能を実行するよう設計されたそれらの任意の組み合わせのようなプロセッサで実装又は実行され得る。汎用プロセッサは、マイクロプロセッサで有り得るが、代替的に、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであることができる。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰと、１つのマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアに連結した１つ又は複数のマイクロプロセッサ、或いは任意の他のそのような構成との組み合わせとして実装されることができる。更に、本明細書で説明された実施形態及び機能ブロック及びモジュールを実装する回路は、様々なトランジスタタイプ、論理ファミリ、及び設計方法を使用して実現され得る。
[0043]開示された実施形態についての上の説明は、当業者が本発明を製造又は使用できるように提供されている。これらの実施形態に対する様々な修正は、当業者には容易に明らかであり、本明細書で説明された包括的な原理は、本発明の精神又は適用範囲から逸脱することなく、他の実施形態に適用されることができる。故に、本明細書で提示された説明及び図面が、本発明の、現時点で好まれる実施形態を表し、従って、本発明によって広く想定される主題を代表することは理解されることとなる。本発明の範囲が、当業者に自明となり得る他の実施形態を完全に包含すること、及び、従って本発明の範囲が、添付の請求項以外のものによって制限されないことは更に理解される。

Claims (18)

  1. 集積ＤＣブロッキング増幅器回路であって、
    差動増幅器モードにおいて構成され、少なくとも正の入力及び負の入力を有する演算増幅器と、
    少なくとも第１の二段式スイッチドキャパシタ回路及び第２の二段式スイッチドキャパシタ回路と、ここで、各二段式スイッチドキャパシタ回路は、一段目の回路及び二段目の回路を含む、
    を備え、
    前記第１の二段式スイッチドキャパシタ回路は、前記演算増幅器の正のフィードバック経路に接続され、前記第２の二段式スイッチドキャパシタ回路は、前記演算増幅器の負のフィードバック経路に接続され、
    前記少なくとも第１の二段式スイッチドキャパシタ回路及び第２の二段式スイッチドキャパシタ回路の前記一段目の回路は、比較的低い切替え周波数で切り替えられ、前記少なくとも第１の二段式スイッチドキャパシタ回路及び第２の二段式スイッチドキャパシタ回路の前記二段目の回路は、比較的高い切替え周波数で切り替えられる、
    集積ＤＣブロッキング増幅器回路。
  2. 能動素子で構成された少なくとも第１のアンチエイリアシングフィルタ及び第２のアンチエイリアシングフィルタ
    を更に備え、
    前記第１のアンチエイリアシングフィルタは、前記第１の二段式スイッチドキャパシタ回路の前記一段目の回路の入力に結合され、
    前記第２のアンチエイリアシングフィルタは、前記第２の二段式スイッチドキャパシタ回路の前記一段目の回路の前記入力に結合される、
    請求項１に記載の集積ＤＣブロッキング増幅器回路。
  3. 前記少なくとも第１のアンチエイリアシングフィルタ及び第２のアンチエイリアシングフィルタの各アンチエイリアシングフィルタは、複数のｐ型金属酸化膜半導体電界効果（ＰＭＯＳ）トランジスタを備える、請求項２に記載の集積ＤＣブロッキング増幅器回路。
  4. 前記複数のＰＭＯＳトランジスタのゲート端子は、バイアス電圧に結合され、
    前記複数のＰＭＯＳトランジスタのボディ端子は、ｎウェルに接続され、
    第１のＰＭＯＳトランジスタのソース端子は、前記演算増幅器の仮想接地に接続され、
    前記第１のＰＭＯＳトランジスタのドレイン端子は、第２のＰＭＯＳトランジスタのソース端子に接続され、
    前記第２のＰＭＯＳトランジスタのドレイン端子は、第３のＰＭＯＳトランジスタのソース端子に接続され、
    前記第３のＰＭＯＳトランジスタのドレイン端子は、前記一段目の回路の入力に接続される、
    請求項３に記載の集積ＤＣブロッキング増幅器回路。
  5. 複数のキャパシタを更に備え、各キャパシタは、前記第１のＰＭＯＳトランジスタ、前記第２のＰＭＯＳトランジスタ、及び前記第３のＰＭＯＳトランジスタの前記ドレイン端子に結合される、請求項４に記載の集積ＤＣブロッキング増幅器回路。
  6. 前記少なくとも第１のアンチエイリアシングフィルタ及び第２のアンチエイリアシングフィルタは、差動増幅器として構成された少なくとも第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタを備え、
    前記第１のＰＭＯＳトランジスタのゲート端子は、前記演算増幅器の前記正の入力に結合され、
    前記第２のＰＭＯＳトランジスタのゲート端子は、前記演算増幅器の前記負の入力に結合され、
    前記少なくとも第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタのソース端子は、第２の端が電源電圧に接続されている第１の電流源の第１の端に接続される、
    請求項２に記載の集積ＤＣブロッキング増幅器回路。
  7. 前記少なくとも第１のアンチエイリアシングフィルタ及び第２のアンチエイリアシングフィルタは、前記少なくとも第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタよりもサイズが小さくなるように構成された第３のＰＭＯＳトランジスタを更に備え、
    前記少なくとも第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタの前記ソース端子は、前記第３のＰＭＯＳトランジスタのソース端子に接続され、
    前記第３のＰＭＯＳトランジスタのドレイン端子及びゲート端子は、互いに、かつ、ｎウェルに接続され、
    前記ドレイン端子は、第２の端が接地に接続されている第２の電流源の第１の端に接続される、
    請求項６に記載の集積ＤＣブロッキング増幅器回路。
  8. 前記第３のＰＭＯＳトランジスタの前記サイズは、前記少なくとも第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタの前記サイズよりも所定の数だけ小さく、前記所定の数は、前記第２の電流源によって生成される第２の電流に乗算される前記所定の数の２倍＋１となるように前記第１の電流源によって生成される第１の電流を定義する、
    請求項７に記載の集積ＤＣブロッキング増幅器回路。
  9. 前記少なくとも第１のアンチエイリアシングフィルタ及び第２のアンチエイリアシングフィルタは、バイアス電流を生成するために互いに、かつ、可変電流源に接続されたゲート端子及びドレイン端子を含む第４のＰＭＯＳトランジスタを更に備え、
    前記第４のＰＭＯＳトランジスタのソース端子は、前記第３のＰＭＯＳトランジスタの前記ゲート端子に接続される、
    請求項７に記載の集積ＤＣブロッキング増幅器回路。
  10. 前記一段目の回路の前記比較的低い切替え周波数は、オーディオ信号の最小サンプリングレートの略１０−３０％上になるように選択される、
    請求項１に記載の集積ＤＣブロッキング増幅器回路。
  11. 前記二段目の回路の前記比較的高い切替え周波数は、前記一段目の回路の前記比較的低い切替え周波数の所定の倍数となるように選択される、
    請求項１０に記載の集積ＤＣブロッキング増幅器回路。
  12. 前記集積ＤＣブロッキング増幅器回路への入力に配設された少なくとも第１のＤＣブロッキングキャパシタ及び第２のＤＣブロッキングキャパシタ
    を更に備え、前記第１のＤＣブロッキングキャパシタは、前記演算増幅器の前記正の入力に結合され、前記第２のＤＣブロッキングキャパシタは、前記演算増幅器の前記負の入力に結合される、
    請求項１に記載の集積ＤＣブロッキング増幅器回路。
  13. ＤＣブロッキング増幅器の集積回路内の二段式スイッチドキャパシタ回路を駆動するための方法であって、前記方法は、
    前記二段式スイッチドキャパシタ回路の一段目の第１のサンプリング周波数が、オーディオ信号の最小サンプリングレートよりも上だが比較的低い周波数であると決定することと、
    前記二段式スイッチドキャパシタ回路の二段目の第２のサンプリング周波数が、オーディオ信号の最小サンプリングレートよりも上だが比較的高い周波数であると決定することと、
    オーディオ信号の最小サンプリングレートよりも上だが比較的低い周波数において、前記一段目を駆動することと、
    オーディオ信号の最小サンプリングレートよりも上だが比較的高い周波数において、前記二段目を駆動することと
    を備える方法。
  14. オーディオ信号の最小サンプリングレートの略１０〜３０％上になるように、前記一段目の前記比較的低い切替え周波数を選択すること
    を更に備える、請求項１３に記載の方法。
  15. 前記一段目の比較的低い切替え周波数の所定の倍数となるように、前記二段目の前記比較的高い切替え周波数を選択すること
    を更に備える、請求項１４に記載の方法。
  16. ＤＣブロッキング増幅器の集積回路内の二段式スイッチドキャパシタ回路を駆動するための装置であって、前記装置は、
    前記二段式スイッチドキャパシタ回路の一段目の第１のサンプリング周波数が、オーディオ信号の最小サンプリングレートよりも上だが比較的低い周波数であると決定するための手段と、
    前記二段式スイッチドキャパシタ回路の二段目の第２のサンプリング周波数が、オーディオ信号の最小サンプリングレートよりも上だが比較的高い周波数であると決定するための手段と、
    オーディオ信号の最小サンプリングレートよりも上だが比較的低い周波数において、前記一段目を駆動するための手段と、
    オーディオ信号の最小サンプリングレートよりも上だが比較的高い周波数において、前記二段目を駆動するための手段と
    を備える装置。
  17. 第１のサンプリング周波数を決定するための前記手段は、
    オーディオ信号の最小サンプリングレートの略１０〜３０％上になるように、前記一段目の前記比較的低い切替え周波数を選択するための手段
    を備える、請求項１６に記載の装置。
  18. 第２のサンプリング周波数を決定するための前記手段は、
    前記一段目の前記比較的低い切替え周波数の所定の倍数となるように、前記二段目の前記比較的高い切替え周波数を選択するための手段
    を備える、請求項１７に記載の装置。
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