JP2017228862A - 電子回路 - Google Patents

Abstract

【課題】入力信号中の直流成分を遮断することのできる３ｄＢ直交カプラを提供する。【解決手段】電子回路１は、第１の端子１１ａ、第２の端子１１ｂ、第３の端子２１ａ及び第４の端子２１ｂと、第１のキャパシタ１２、第２のキャパシタ２２、第３のキャパシタ３０及び第４のキャパシタ３１と、第１のインダクタ１３ａ、第２のインダクタ１３ｂ、第３のインダクタ２３ａ及び第４のインダクタ２３ｂと、を有する。電子回路１は、第１のインダクタと第３のインダクタが誘導性結合し、第２のインダクタと第４のインダクタが誘導性結合し、第１の端子に入力される電気信号のうち、第３の端子から出力される第１の出力信号の大きさと位相をそれぞれＡ［Ｗ］、ａ［ｄｅｇ］とし、第４の端子から出力される第２の出力信号の大きさと位相をそれぞれＢ［Ｗ］、ｂ［ｄｅｇ］としたとき、｜１０×ｌｏｇ（Ａ／Ｂ）｜≦３かつ｜９０−｜ａ−ｂ｜｜≦１０［ｄｅｇ］となる。【選択図】図１

Description

本発明は、無線通信機器などに用いられる電子回路に関するものである。

無線通信機器などに用いられる回路部品の１つに、３ｄＢ直交カプラがある。３ｄＢ直交カプラは１入力２出力の回路部品であり、２つの出力信号は実質的に同振幅であって、およそ９０度の位相差を有する。無線通信機器において、３ｄＢ直交カプラからの出力信号は、直交変調器、直交復調器、ドハティ増幅器などに入力される。

３ｄＢ直交カプラには、分布定数回路を用いて構成されるタイプと、集中定数回路を用いて構成されるタイプがある。分布定数回路タイプの場合、動作周波数における入力信号の波長の１／４程度の長さが必要となるため、小型化が困難であるという問題点がある。

そのため、小型の３ｄＢ直交カプラを構成するためには、ＬＣ集中定数回路を用いることが好ましい。特許文献１にはＬＣ集中定数回路を用いて３ｄＢ直交カプラを実現する回路構成として、図１１及び図１２に示すような回路構成が記載されている。

特開平６−１６４２８９

図１１及び図１２に示す回路構成の場合、入力された電気信号の直流成分が遮断されず他の端子に出力されてしまうという問題点があった。本発明は、入力信号中の直流成分を遮断することのできる３ｄＢ直交カプラとしての機能を有した新規構造の集中定数回路タイプの電子回路を提供することを目的とする。

本発明の電子回路は、第１、第２、第３及び第４の端子と、第１、第２、第３及び第４のキャパシタと、第１、第２、第３及び第４のインダクタと、を有し、前記第１の端子、前記第１のインダクタ、前記第１のキャパシタ、前記第２のインダクタ及び前記第２の端子がこの順に直列に接続され、前記第３の端子、前記第３のインダクタ、前記第２のキャパシタ、前記第４のインダクタ及び前記第４の端子がこの順に直列に接続され、前記第１のインダクタと前記第１のキャパシタの間に前記第３のキャパシタの一方の電極である第１の電極が接続され、前記第３のインダクタと前記第２のキャパシタの間に前記第３のキャパシタの他方の電極である第２の電極が接続され、前記第２のインダクタと前記第１のキャパシタの間に前記第４のキャパシタの一方の電極である第３の電極が接続され、前記第４のインダクタと前記第２のキャパシタの間に前記第４のキャパシタの他方の電極である第４の電極が接続され、前記第１のインダクタと前記第３のインダクタが誘導性結合し、前記第２のインダクタと前記第４のインダクタが誘導性結合し、前記第１の端子に入力される電気信号のうち、前記第３の端子から出力される第１の出力信号の大きさと位相をそれぞれＡ［Ｗ］、ａ［ｄｅｇ］とし、前記第４の端子から出力される第２の出力信号の大きさと位相をそれぞれＢ［Ｗ］、ｂ［ｄｅｇ］としたとき、｜１０×ｌｏｇ（Ａ／Ｂ）｜≦３［ｄＢ］かつ｜９０−｜ａ−ｂ｜｜≦１０［ｄｅｇ］となることを特徴とする。

上記特徴の本発明の電子回路によれば、入力信号中の直流成分を遮断することのできる３ｄＢ直交カプラとしての機能を有した新規構造の集中定数回路タイプの電子回路を提供することができる。

さらに本発明の電子回路は、前記第１、第２、第３及び第４の電極が平面導体であり、前記第１及び第２の端子と前記第１のキャパシタと前記第１及び第２のインダクタと前記第１及び第３の電極とを有する第１の回路パターンが形成された第１の基板と、前記第３及び第４の端子と前記第２のキャパシタと前記第３及び第４のインダクタと第２及び第４の電極とを有する第２の回路パターンが形成された第２の基板と、を有し、前記第１及び第２の回路パターンが重ねられ、前記第１の電極と前記第２の電極が容量性結合することにより前記第３のキャパシタが形成され、前記第３の電極と前記第４の電極が容量性結合することにより前記第４のキャパシタが形成され、前記第１のインダクタと前記第３のインダクタが誘導性結合し、前記第２のインダクタと前記第４のインダクタが誘導性結合することが好ましい。

上記特徴の本発明の電子回路によれば、３ｄＢ直交カプラとしての機能を有した、基板間通信が可能な電子回路を実現することができる。基板間の送受信回路自体が３ｄＢ直交カプラの機能を有することにより、従来よりも実装面積を縮小することができる。

さらに本発明の電子回路は、前記第１、第２、第３及び第４の電極が平面導体であり、平面導体パターンで前記第１及び第２のキャパシタが形成され、前記第１の電極と前記第２の電極との距離をＤ１、前記第３の電極と第４の電極との距離をＤ２、前記第１のキャパシタと前記第２のキャパシタとの距離をＤ３とし、前記Ｄ３が前記Ｄ１よりも大きく、前記Ｄ３が前記Ｄ２よりも大きいことが好ましい。

このようにすることで、第１のキャパシタと第２のキャパシタとの間に生じる寄生容量を抑制しつつ、第１の電極と第２の電極を容量性結合させて第３のキャパシタを形成させ、第３の電極と第４の電極を容量性結合させて第４のキャパシタを形成させることができる。

さらに本発明の電子回路は、平面導体パターンで前記第１及び第２のキャパシタと前記第１、第２、第３及び第４のインダクタが形成され、前記第１のキャパシタと前記第２のキャパシタとの距離をＤ３、前記第１のインダクタと前記第３のインダクタとの距離をＤ４、前記第２のインダクタと前記第４のインダクタとの距離をＤ５とし、前記Ｄ３が前記Ｄ４よりも大きく、前記Ｄ３が前記Ｄ５よりも大きいことが好ましい。

このようにすることで、第１のキャパシタと第２のキャパシタの間に生じる寄生容量を抑制しつつ、第１のインダクタと第３のインダクタを誘導性結合させ、第２のインダクタと第４のインダクタを誘導性結合させることができる。

さらに本発明の電子回路は、前記第１、第２、第３及び第４の電極が平面導体であり、平面導体パターンで前記第１、第２、第３及び第４のインダクタが形成され、前記第１及び第２のインダクタは、前記第１の電極に対して前記第１の電極を形成する平面導体の面に垂直な方向に重なっておらず、前記第３の電極に対して前記第３の電極を形成する平面導体の面に垂直な方向に重なっておらず、前記第３及び第４のインダクタは、前記第２の電極に対して前記第２の電極を形成する平面導体の面に垂直な方向に重なっておらず、前記第４の電極に対して前記第４の電極を形成する平面導体の面に垂直な方向に重なっていないことが好ましい。

このようにすることで、第１及び第２のインダクタと第１及び第３の電極との間の不要な寄生容量を抑制することができる。また、第３及び第４のインダクタと第２及び第４の電極との間の不要な寄生容量を抑制することができる。

さらに本発明の電子回路は、前記第１、第２、第３及び第４の電極が平面導体であり、平面導体パターンで前記第１及び第２のキャパシタが形成され、前記第１のキャパシタは、前記第１の電極に対して前記第１の電極を形成する平面導体の面に垂直な方向に重なっておらず、前記第３の電極に対して前記第３の電極を形成する平面導体の面に垂直な方向に重なっておらず、前記第２のキャパシタは、前記第２の電極に対して前記第２の電極を形成する平面導体の面に垂直な方向に重なっておらず、前記第４の電極に対して前記第４の電極を形成する平面導体の面に垂直な方向に重なっていないことが好ましい。

このようにすることで、第１のキャパシタと第１及び第３の電極との間の不要な寄生容量を抑制することができる。また、第２のキャパシタと第２及び第４の電極との間の不要な寄生容量を抑制することができる。

さらに本発明による電子回路は、前記第１の端子に入力される電気信号の角周波数をω_０、前記第１、第２、第３及び第４の端子の基準インピーダンスをＺ_０、前記第１、第２、第３及び第４のインダクタのインダクタンスをそれぞれＬ１、Ｌ２、Ｌ３、Ｌ４、前記第１、第２、第３及び第４のキャパシタの容量をそれぞれＣ１、Ｃ２、Ｃ３、Ｃ４、前記第１のインダクタと前記第３のインダクタ間の結合係数をｋ１、前記第２のインダクタと前記第４のインダクタ間の結合係数をｋ２とし、式（１）、式（２）及び式（３）の関係を同時に満たす、正の実数Ｌ_０、Ｃ_０１、Ｃ_０２と、−１＜ｋ＜１である実数ｋに対して、ω_０×Ｌ_０≦１２０．７［Ω］の範囲では式（４）によって与えられるＹ、１２０．７［Ω］＜ω_０×Ｌ_０の範囲では式（５）によって与えられるＹを用いて、−１＜ｋ＜０の場合には、（１００−Ｙ）×Ｃ_０１／１００≦Ｃ１≦（１００＋Ｙ）×Ｃ_０１／１００、（１００−Ｙ）×Ｃ_０１／１００≦Ｃ２≦（１００＋Ｙ）×Ｃ_０１／１００、（１００−Ｙ）×Ｃ_０２／１００≦Ｃ３≦（１００＋Ｙ）×Ｃ_０２／１００、（１００−Ｙ）×Ｃ_０２／１００≦Ｃ４≦（１００＋Ｙ）×Ｃ_０２／１００、（１００−Ｙ）×Ｌ_０／１００≦Ｌ１≦（１００＋Ｙ）×Ｌ_０／１００、（１００−Ｙ）×Ｌ_０／１００≦Ｌ２≦（１００＋Ｙ）×Ｌ_０／１００、（１００−Ｙ）×Ｌ_０／１００≦Ｌ３≦（１００＋Ｙ）×Ｌ_０／１００、（１００−Ｙ）×Ｌ_０／１００≦Ｌ４≦（１００＋Ｙ）×Ｌ_０／１００、（１００＋Ｙ）×ｋ／１００≦ｋ１≦（１００−Ｙ）×ｋ／１００及び（１００＋Ｙ）×ｋ／１００≦ｋ２≦（１００−Ｙ）×ｋ／１００であり、０≦ｋ＜１の場合には、（１００−Ｙ）×Ｃ_０１／１００≦Ｃ１≦（１００＋Ｙ）×Ｃ_０１／１００、（１００−Ｙ）×Ｃ_０１／１００≦Ｃ２≦（１００＋Ｙ）×Ｃ_０１／１００、（１００−Ｙ）×Ｃ_０２／１００≦Ｃ３≦（１００＋Ｙ）×Ｃ_０２／１００、（１００−Ｙ）×Ｃ_０２／１００≦Ｃ４≦（１００＋Ｙ）×Ｃ_０２／１００、（１００−Ｙ）×Ｌ_０／１００≦Ｌ１≦（１００＋Ｙ）×Ｌ_０／１００、（１００−Ｙ）×Ｌ_０／１００≦Ｌ２≦（１００＋Ｙ）×Ｌ_０／１００、（１００−Ｙ）×Ｌ_０／１００≦Ｌ３≦（１００＋Ｙ）×Ｌ_０／１００、（１００−Ｙ）×Ｌ_０／１００≦Ｌ４≦（１００＋Ｙ）×Ｌ_０／１００、（１００−Ｙ）×ｋ／１００≦ｋ１≦（１００＋Ｙ）×ｋ／１００及び（１００−Ｙ）×ｋ／１００≦ｋ２≦（１００＋Ｙ）×ｋ／１００であることが好ましい。

各素子のパラメータをこのような範囲とすることで、｜１０×ｌｏｇ（Ａ／Ｂ）｜≦３［ｄＢ］かつ｜９０−｜ａ−ｂ｜｜≦１０［ｄｅｇ］の範囲となる電子回路を実現することができる。

さらに本発明の信号伝送装置は、Ｃ１＝Ｃ_０１、Ｃ２＝Ｃ_０１、Ｃ３＝Ｃ_０２、Ｃ４＝Ｃ_０２、Ｌ１＝Ｌ_０、Ｌ２＝Ｌ_０、Ｌ３＝Ｌ_０、Ｌ４＝Ｌ_０、ｋ１＝ｋ及びｋ２＝ｋであることがより好ましい。

各素子のパラメータをこのようにすることで、第１の出力信号の大きさと、第２の出力信号の大きさが等しく、第１の出力信号と第２の出力信号の位相差が９０°となる電子回路を実現することができる。

本発明によれば、入力信号中の直流成分を遮断することのできる３ｄＢ直交カプラとしての機能を有した新規構造の集中定数回路タイプの電子回路を提供することができる。

第１の実施形態の電子回路の模式図である。 電子回路の回路図である。 ２重対称性を有する４端子回路と対称面を示す模式図である。 ２重対称性を有する４端子回路の１端子１／４回路の模式図である。 ２重対称性を有する４端子回路の１端子１／４回路の回路図である。 第２の実施形態の電子回路の模式図である。 第３の実施形態の電子回路の模式図である。 ω_０×Ｌ_０とＹの関係の計算値を示したグラフである。 図８のグラフの４０．７［Ω］≦ω_０×Ｌ_０≦１２０．７［Ω］の範囲にＹの近似関数を載せたグラフである。 図８のグラフの１２０．７［Ω］≦ω_０×Ｌ_０≦３００［Ω］の範囲にＹの近似関数を載せたグラフである。 集中定数回路で構成された従来構造の３ｄＢ直交カプラの回路図である。 集中定数回路で構成された従来構造の３ｄＢ直交カプラの回路図である。

本発明を実施するための好適な形態につき、図面を参照しつつ説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のもの、均等の範囲のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。また、本発明の要旨を逸脱しない範囲で構成要素の種々の省略、置換または変更を行うことができる。

（第１の実施形態）
図１及び図２は、本発明の電子回路１の実施の形態を示す図である。図１は電子回路１の模式図であり、図２は電子回路１の回路図である。

まず、図１に基づいて電子回路１の形態について説明する。電子回路１は、第１の端子１１ａ、第２の端子１１ｂ、第３の端子２１ａ及び第４の端子２１ｂと、第１のキャパシタ１２、第２のキャパシタ２２、第３のキャパシタ３０及び第４のキャパシタ３１と、第１のインダクタ１３ａ、第２のインダクタ１３ｂ、第３のインダクタ２３ａ及び第４のインダクタ２３ｂと、を有している。第１の端子１１ａ、第１のインダクタ１３ａ、第１のキャパシタ１２、第２のインダクタ１３ｂ及び第２の端子１１ｂがこの順に直列に接続されている。また、第３の端子２１ａ、第３のインダクタ２３ａ、第２のキャパシタ２２、第４のインダクタ２３ｂ及び第４の端子２１ｂがこの順に直列に接続されている。第１のインダクタ１３ａと第１のキャパシタ１２の間に第３のキャパシタ３０の一方の電極である第１の電極１４ａが接続され、第３のインダクタ２３ａと第２のキャパシタ２２の間に第３のキャパシタ３０の他方の電極である第２の電極２４ａが接続されている。第２のインダクタ１３ｂと第１のキャパシタ１２の間に第４のキャパシタ３１の一方の電極である第３の電極１４ｂが接続され、第４のインダクタ２３ｂと第２のキャパシタ２２の間に第４のキャパシタ３１の他方の電極である第４の電極２４ｂが接続されている。第１のインダクタ１３ａと第３のインダクタ２３ａが誘導性結合し、第２のインダクタ１３ｂと第４のインダクタ２３ｂが誘導性結合している。

より具体的には、電子回路１は電子回路基板としての第１の基板１０と第２の基板２０を有している。第１の基板１０には、第１のキャパシタ１２と第１のインダクタ１３ａと第２のインダクタ１３ｂと第１の端子１１ａと第２の端子１１ｂと第１の電極１４ａと第３の電極１４ｂとを有し、第１の端子１１ａ、第１のインダクタ１３ａ、第１のキャパシタ１２、第２のインダクタ１３ｂ及び第２の端子１１ｂがこの順に直列に接続され、第１のインダクタ１３ａと第１のキャパシタ１２との間に第１の電極１４ａが接続され、第１のキャパシタ１２と第２のインダクタ１３ｂとの間に第３の電極１４ｂが接続された第１の回路パターン１００が形成されている。第２の基板２０にも同様に、第２のキャパシタ２２と第３のインダクタ２３ａと第４のインダクタ２３ｂと第３の端子２１ａと第４の端子２１ｂと第２の電極２４ａと第４の電極２４ｂとを有し、第３の端子２１ａ、第３のインダクタ２３ａ、第２のキャパシタ２２、第４のインダクタ２３ｂ及び第４の端子２１ｂがこの順に直列に接続され、第３のインダクタ２３ａと第２のキャパシタ２２との間に第２の電極２４ａが接続され、第２のキャパシタ２２と第４のインダクタ２３ｂとの間に第４の電極２４ｂが接続された第２の回路パターン２００が形成されている。

第１の電極１４ａ、第２の電極２４ａ、第３の電極１４ｂ及び第４の電極２４ｂは平面導体であり、第１の基板１０と第２の基板２０は、第１の回路パターン１００と第２の回路パターン２００が重ねられるように配置されている。具体的には、第１の基板１０と第２の基板２０は、第１の電極１４ａと第２の電極２４ａが容量性結合することで第３のキャパシタ３０が形成され、第３の電極１４ｂと第４の電極２４ｂが容量性結合することで第４のキャパシタ３１が形成され、第１のインダクタ１３ａと第３のインダクタ２３ａが誘導性結合し、第２のインダクタ１３ｂと第４のインダクタ２３ｂが誘導性結合するように重ねられて配置されている。これを回路図で表すと図２の回路図となる。

第１の基板１０には第１の電極１４ａと第３の電極１４ｂと第１の端子１１ａと第２の端子１１ｂが導体パターンによって形成されている。また第１のインダクタ１３ａ及び第２のインダクタ１３ｂがスパイラル状の平面導体パターンによって形成されている。さらに、第１のキャパシタ１２がインターデジタルキャパシタ状の平面導体パターンによって形成されている。第１のインダクタ１３ａと第２のインダクタ１３ｂと第１の電極１４ａと第３の電極１４ｂは、第１の基板１０の第２の基板２０側の基板面に形成され、第１の端子１１ａと第２の端子１１ｂと第１のキャパシタ１２は、第１の基板１０の第２の基板２０とは反対側の基板面に形成されている。

第１の端子１１ａと第１のインダクタ１３ａ及び、第２のインダクタ１３ｂと第２端子１１ｂは、それぞれ導体ビアを介して電気的に接続されている。

第１のインダクタ１３ａと第１のキャパシタ１２は、導体ビアと第１の基板１０の第２の基板２０とは反対側の面に形成された第１の導体パターン１５ａとを介して電気的に接続されている。第１のキャパシタ１２と第２のインダクタ１３ｂは、導体ビアと第１の基板１０の第２の基板２０とは反対側の面に形成された第２の導体パターン１５ｂとを介して電気的に接続されている。

第１の電極１４ａは、導体ビアを介して第１のインダクタ１３ａと第１のキャパシタ１２の間の第１の導体パターン１５ａと電気的に接続されている。第３の電極１４ｂは、導体ビアを介して第１のキャパシタ１２と第２のインダクタ１３ｂとの間の第２の導体パターン１５ｂと電気的に接続されている。

第２の基板２０には第２の電極２４ａと第４の電極２４ｂと第３の端子２１ａと第４の端子２１ｂが導体パターンによって形成されている。また第３のインダクタ２３ａ及び第４のインダクタ２３ｂがスパイラル状の平面導体パターンによって形成されている。さらに、第２のキャパシタ２２がインターデジタルキャパシタ状の平面導体パターンによって形成されている。第３のインダクタ２３ａと第４のインダクタ２３ｂと第２の電極２４ａと第４の電極２４ｂは、第２の基板２０の第１の基板１０側の基板面に形成され、第３の端子２１ａと第４の端子２１ｂと第２のキャパシタ２２は、第２の基板２０の第１の基板１０とは反対側の基板面に形成されている。

第３の端子２１ａと第３のインダクタ２３ａ及び、第４のインダクタ２３ｂと第４の端子２１ｂは、それぞれ導体ビアを介して電気的に接続されている。

第３のインダクタ２３ａと第２のキャパシタ２２は、導体ビアと第２の基板２０の第１の基板１０とは反対側の面に形成された第３の導体パターン２５ａとを介して電気的に接続されている。第２のキャパシタ２２と第４のインダクタ２３ｂは、導体ビアと第２の基板２０の第１の基板１０とは反対側の面に形成された第４の導体パターン２５ｂとを介して電気的に接続されている。

第２の電極２４ａは、導体ビアを介して第３のインダクタ２３ａと第２のキャパシタ２２の間の第３の導体パターン２５ａと電気的に接続されている。第４の電極２４ｂは、導体ビアを介して第２のキャパシタ２２と第４のインダクタ２３ｂとの間の第４の導体パターン２５ｂと電気的に接続されている。

第１の電極１４ａと第２の電極２４ａとの距離をＤ１、第３の電極１４ｂと第４の電極２４ｂとの距離をＤ２とし、平面導体パターンで形成された第１のキャパシタ１２と第２のキャパシタ２２との距離をＤ３とすると、Ｄ３はＤ１及びＤ２よりも大きくなっている。

平面導体パターンで形成された第１のキャパシタ１２と第２のキャパシタ２２との距離をＤ３とし、平面導体パターンで形成された第１のインダクタ１３ａと第３のインダクタ２３ａとの距離をＤ４とし、平面導体パターンで形成された第２のインダクタ１３ｂと第４のインダクタ２３ｂとの距離をＤ５とすると、Ｄ３はＤ４及びＤ５よりも大きくなっている。

第１の基板１０において、第１のインダクタ１３ａ及び第２のインダクタ１３ｂは第１の電極１４ａに対して第１の電極１４ａを形成する平面導体の面に垂直な方向に重なっておらず、第３の電極１４ｂに対して第３の電極１４ｂを形成する平面導体の面に垂直な方向に、重ならないように配置されている。また同様に第２の基板２０において、第３のインダクタ２３ａ及び第４のインダクタ２３ｂは第２の電極２４ａに対して第２の電極２４ａを形成する平面導体の面に垂直な方向に重なっておらず、第４の電極２４ｂに対して第４の電極２４ｂを形成する平面導体の面に垂直な方向に重ならないように配置されている。

第１の基板１０において、第１のキャパシタ１２は第１の電極１４ａに対して第１の電極１４ａを形成する平面導体の面に垂直な方向に重なっておらず、第３の電極１４ｂに対して第３の電極１４ｂを形成する平面導体の面に重ならないように配置されている。また同様に第２の基板２０において、第２のキャパシタ２２は第２の電極２４ａに対して第２の電極２４ａを形成する平面導体の面に垂直な方向に重なっておらず、第４の電極２４ｂに対して第４の電極２４ｂを形成する平面導体の面に垂直な方向に重ならないように配置されている。

電子回路１の各素子及び各素子間のパラメータは、第１の端子１１ａに入力される電気信号のうち、第３の端子２１ａから出力される第１の出力信号の大きさと位相をそれぞれＡ［Ｗ］、ａ［ｄｅｇ］とし、第４の端子２１ｂから出力される第２の出力信号の大きさと位相をそれぞれＢ［Ｗ］、ｂ［ｄｅｇ］としたとき、｜１０×ｌｏｇ（Ａ／Ｂ）｜［ｄＢ］で表される振幅バランスＱと、｜９０−｜ａ−ｂ｜｜で表される位相バランスＰが、Ｑ≦３［ｄＢ］かつＰ≦１０［ｄｅｇ］となるように与えられる。

以下では、入力信号の角周波数をω_０とし、第１、第２、第３及び第４の端子１１ａ、１１ｂ、２１ａ及び２１ｂの基準インピーダンスをＺ_０とし、第１、第２、第３及び第４のインダクタ１３ａ、１３ｂ、２３ａ及び２３ｂのインダクタンスをそれぞれＬ１、Ｌ２、Ｌ３及びＬ４とし、第１、第２、第３及び第４のキャパシタ１２、２２、３０及び３１の容量（キャパシタンス）をそれぞれＣ１、Ｃ２、Ｃ３及びＣ４とし、第１のインダクタ１３ａと第３のインダクタ２３ａの結合係数をｋ１、第２のインダクタ１３ｂと第４のインダクタ２３ｂの結合係数をｋ２と表記する。

電子回路１は、各素子及び各素子間のパラメータは、下記の式（１）、式（２）及び式（３）の関係を同時に満たす、正の実数Ｌ_０、Ｃ_０１、Ｃ_０２と、−１＜ｋ＜１である実数ｋに対して、ω_０×Ｌ_０≦１２０．７［Ω］の範囲では式（４）によって与えられるＹと、１２０．７［Ω］＜ω_０×Ｌ_０の範囲では式（５）によって与えられるＹを用いて、−１＜ｋ＜０の場合には、（１００−Ｙ）×Ｃ_０１／１００≦Ｃ１≦（１００＋Ｙ）×Ｃ_０１／１００、（１００−Ｙ）×Ｃ_０１／１００≦Ｃ２≦（１００＋Ｙ）×Ｃ_０１／１００、（１００−Ｙ）×Ｃ_０２／１００≦Ｃ３≦（１００＋Ｙ）×Ｃ_０２／１００、（１００−Ｙ）×Ｃ_０２／１００≦Ｃ４≦（１００＋Ｙ）×Ｃ_０２／１００、（１００−Ｙ）×Ｌ_０／１００≦Ｌ１≦（１００＋Ｙ）×Ｌ_０／１００、（１００−Ｙ）×Ｌ_０／１００≦Ｌ２≦（１００＋Ｙ）×Ｌ_０／１００、（１００−Ｙ）×Ｌ_０／１００≦Ｌ３≦（１００＋Ｙ）×Ｌ_０／１００、（１００−Ｙ）×Ｌ_０／１００≦Ｌ４≦（１００＋Ｙ）×Ｌ_０／１００、（１００＋Ｙ）×ｋ／１００≦ｋ１≦（１００−Ｙ）×ｋ／１００及び（１００＋Ｙ）×ｋ／１００≦ｋ２≦（１００−Ｙ）×ｋ／１００であり、０≦ｋ＜１の場合には、（１００−Ｙ）×Ｃ_０１／１００≦Ｃ１≦（１００＋Ｙ）×Ｃ_０１／１００、（１００−Ｙ）×Ｃ_０１／１００≦Ｃ２≦（１００＋Ｙ）×Ｃ_０１／１００、（１００−Ｙ）×Ｃ_０２／１００≦Ｃ３≦（１００＋Ｙ）×Ｃ_０２／１００、（１００−Ｙ）×Ｃ_０２／１００≦Ｃ４≦（１００＋Ｙ）×Ｃ_０２／１００、（１００−Ｙ）×Ｌ_０／１００≦Ｌ１≦（１００＋Ｙ）×Ｌ_０／１００、（１００−Ｙ）×Ｌ_０／１００≦Ｌ２≦（１００＋Ｙ）×Ｌ_０／１００、（１００−Ｙ）×Ｌ_０／１００≦Ｌ３≦（１００＋Ｙ）×Ｌ_０／１００、（１００−Ｙ）×Ｌ_０／１００≦Ｌ４≦（１００＋Ｙ）×Ｌ_０／１００、（１００−Ｙ）×ｋ／１００≦ｋ１≦（１００＋Ｙ）×ｋ／１００及び（１００−Ｙ）×ｋ／１００≦ｋ２≦（１００＋Ｙ）×ｋ／１００であることが好ましい。この条件を条件１とする。

この場合、Ｃ１＝Ｃ_０１、Ｃ２＝Ｃ_０１、Ｃ３＝Ｃ_０２、Ｃ４＝Ｃ_０２、Ｌ１＝Ｌ_０、Ｌ２＝Ｌ_０、Ｌ３＝Ｌ_０、Ｌ４＝Ｌ_０、ｋ１＝ｋ及びｋ２＝ｋであることが条件１よりも好ましい。この条件を条件２とする。

次に、電子回路１の作用について説明する。

電子回路１は、第１の端子１１ａ、第２の端子１１ｂ、第３の端子２１ａ及び第４の端子２１ｂと、第１のキャパシタ１２、第２のキャパシタ２２、第３のキャパシタ３０及び第４のキャパシタ３１と、第１のインダクタ１３ａ、第２のインダクタ１３ｂ、第３のインダクタ２３ａ及び第４のインダクタ２３ｂと、を有している。第１の端子１１ａ、第１のインダクタ１３ａ、第１のキャパシタ１２、第２のインダクタ１３ｂ及び第２の端子１１ｂがこの順に直列に接続されている。また、第３の端子２１ａ、第３のインダクタ２３ａ、第２のキャパシタ２２、第４のインダクタ２３ｂ及び第４の端子２１ｂがこの順に直列に接続されている。第１のインダクタ１３ａと第１のキャパシタ１２の間に第３のキャパシタ３０の一方の電極である第１の電極１４ａが接続され、第３のインダクタ２３ａと第２のキャパシタ２２の間に第３のキャパシタ３０の他方の電極である第２の電極２４ａが接続されている。第２のインダクタ１３ｂと第１のキャパシタ１２の間に第４のキャパシタ３１の一方の電極である第３の電極１４ｂが接続され、第４のインダクタ２３ｂと第２のキャパシタ２２の間に第４のキャパシタ３１の他方の電極である第４の電極２４ｂが接続されている。第１のインダクタ１３ａと第３のインダクタ２３ａが誘導性結合し、第２のインダクタ１３ｂと第４のインダクタ２３ｂが誘導性結合している。そして、電子回路１の各素子及び各素子間のパラメータは、第１の端子１１ａに入力される電気信号のうち、第３の端子２１ａから出力される第１の出力信号の大きさと位相をそれぞれＡ［Ｗ］、ａ［ｄｅｇ］とし、第４の端子２１ｂから出力される第２の出力信号の大きさと位相をそれぞれＢ［Ｗ］、ｂ［ｄｅｇ］としたとき、｜１０×ｌｏｇ（Ａ／Ｂ）｜［ｄＢ］で表される振幅バランスＱと、｜９０−｜ａ−ｂ｜｜で表される位相バランスＰが、Ｑ≦３［ｄＢ］かつＰ≦１０［ｄｅｇ］となるように与えられている。

したがって、電子回路１によれば、入力信号中の直流成分を遮断することのできる３ｄＢ直交カプラとしての機能を有した新規構造の集中定数回路タイプの電子回路を提供することができる。

また、電子回路１は、第１の回路パターン１００及び第２の回路パターン２００が重ねられ、第１の電極１４ａと第２の電極２４ａとが容量性結合することにより第３のキャパシタ３０が形成され、第３の電極１４ｂと第４の電極２４ｂとが容量性結合することにより第４のキャパシタが形成され、第１のインダクタ１３ａと第３のインダクタ２３ａとが誘導性結合し、第２のインダクタ１３ｂと第４のインダクタ２３ｂが誘導性結合している。これによって、３ｄＢ直交カプラとしての機能を有した、基板間の通信回路を実現することができる。基板間の送受信回路自体が３ｄＢ直交カプラの機能を有することにより、従来よりも実装面積を縮小することができる。

さらに、電子回路１は、第１の電極１４ａ、第２の電極２４ａ、第３の電極１４ｂ及び第４の電極２４ｂは平面導体であり、平面導体パターンで第１のキャパシタ１２と第２のキャパシタ２２が形成され、第１のキャパシタ１２と第２のキャパシタ２２との距離Ｄ３が、第１の電極１４ａと第２の電極２４ａとの距離Ｄ１及び、第３の電極１４ｂと第４の電極２４ｂとの距離Ｄ２よりも大きくなっている。これにより、第１のキャパシタ１２と第２のキャパシタ２２の間に生じる寄生容量を抑制しつつ、第１の電極１４ａと第２の電極２４ａを容量性結合させて第３のキャパシタ３０を形成させ、第３の電極１４ｂと第４の電極２４ｂを容量性結合させて第４のキャパシタ３１を形成させることができる。

さらに、電子回路１は、平面導体パターンで第１のキャパシタ１２と第２のキャパシタ２２と第１のインダクタ１３ａと第２のインダクタ１３ｂと第３のインダクタ２３ａと第４のインダクタ２３ｂが形成され、第１のキャパシタ１２と第２のキャパシタ２２との距離Ｄ３が、第１のインダクタ１３ａと第３のインダクタ２３ａとの距離Ｄ４及び、第２のインダクタ１３ｂと第４のインダクタ２３ｂとの距離をＤ５よりも大きくなっている。これにより、第１のキャパシタ１２と第２のキャパシタ２２の間に生じる寄生容量を抑制しつつ、第１のインダクタ１３ａと第３のインダクタ２３ａを誘導性結合させ、第２のインダクタ１３ｂと第４のインダクタ２３ｂを誘導性結合させることができる。

さらに、電子回路１は、第１の電極１４ａ、第２の電極２４ａ、第３の電極１４ｂ及び第４の電極２４ｂは平面導体であり、平面導体パターンで第１及び第２のインダクタ１３ａ、１３ｂが形成され、第１のインダクタ１３ａ及び第２のインダクタ１３ｂが第１の電極１４ａに対して第１の電極１４ａを形成する平面導体の面に垂直な方向に重ならず、第３の電極１４ｂに対して第３の電極１４ｂを形成する平面導体の面に垂直な方向に重ならないように配置されているので、第１のインダクタ１３ａ及び第２のインダクタ１３ｂと第１の電極１４ａ及び第３の電極１４ｂとの間の不要な寄生容量を抑制することができる。同様に、電子回路１は、平面導体パターンで第３及び第４のインダクタ２３ａ、２３ｂが形成され、第３のインダクタ２３ａ及び第４のインダクタ２３ｂが第２の電極２４ａに対して第２の電極２４ａを形成する平面導体の面に垂直な方向に重ならず、第４の電極２４ｂに第４の電極２４ｂを形成する平面導体の面に垂直な方向に重ならないように配置されているので、第３のインダクタ２３ａ及び第４のインダクタ２３ｂと第２の電極２４ａ及び第４の電極２４ｂとの間の不要な寄生容量を抑制することができる。

さらに、電子回路１は、第１の電極１４ａ、第２の電極２４ａ、第３の電極１４ｂ及び第４の電極２４ｂは平面導体であり、平面導体パターンで第１のキャパシタ１２と第２のキャパシタ２２が形成され、第１のキャパシタ１２が第１の電極１４ａに対して第１の電極１４ａを形成する平面導体の面に垂直な方向に重ならず、第３の電極１４ｂに対して第３の電極１４ｂを形成する平面導体の面に垂直な方向に重ならないように配置されているので、第１のキャパシタ１２と第１の電極１４ａ及び第３の電極１４ｂとの間の不要な寄生容量を抑制することができる。同様に、電子回路１は、第２のキャパシタ２２が第２の電極２４ａに対して第２の電極２４ａを形成する平面導体の面に垂直な方向に重ならず、第４の電極２４ｂに対して第４の電極２４ｂを形成する平面導体の面に垂直な方向に重ならないように配置されているので、第２のキャパシタ２２と第２の電極２４ａ及び第４の電極２４ｂとの間の不要な寄生容量を抑制することができる。

電子回路１は、条件１を満たすことで、Ｑ≦３［ｄＢ］かつＰ≦１０［ｄｅｇ］とすることができる。

さらに電子回路１は、条件２を満たすことで、Ｑ＝０［ｄＢ］かつＰ＝０［ｄｅｇ］となり、３ｄＢ直交カプラとしてより高い機能を実現できる。

次に、式（１）、式（２）及び式（３）の導出について説明する。

図３は第１の端子４１ａ、第２の端子４１ｂ、第３の端子４１ｃ、第４の端子４１ｄを有し、第１の対称面Ｘと第２の対称面Ｙに関して２重対称性を有する４端子回路の模式図である。回路全体の散乱行列をＳ、散乱行列Ｓの固有値をΓ_１、Γ_２、Γ_３、Γ_４とし、それぞれの固有値に対応する固有ベクトルをａ_１、ａ_２、ａ_３、ａ_４とする。この時、Γ_１、Γ_２、Γ_３、Γ_４は、図３の回路の第１及び第２の対称面Ｘ、Ｙを開放または短絡させた図４の１端子１／４回路モデル５０に置き換えたときの入力端子４１ａの反射係数として表すことができる。ここで、Γ_１、Γ_２、Γ_３、Γ_４をそれぞれ以下のように各対称面Ｘ及びＹを開放または短絡とした場合に対応させると、それぞれの固有値に対応する固有ベクトルは以下の式（６）で与えられる。
Γ_１：Ｘ面開放、Ｙ面開放
Γ_２：Ｘ面開放、Ｙ面短絡
Γ_３：Ｘ面短絡、Ｙ面開放
Γ_４：Ｘ面短絡、Ｙ面短絡

この時、回路全体の散乱行列Ｓは式（７）で表すことができる。ただし、α、β、γ、δは式（８）、（９）、（１０）、（１１）で表される。

第１の端子４１ａに入力される信号が第３の端子４１ｃと第４の端子４１ｄに同振幅かつ位相差９０°で出力されるためには、式（１２）の条件を満たせばよい。また反射損となる｜Ｓ_１１｜は小さいほうが好ましい。さらに、入力された電力は全て第３の端子４１ｃと第４の端子４１ｄに分配されることが好ましい。従って、式（１３）を満たすことが望ましい。ここで、Ｓ_１１とは第１の端子４１ａにおける電圧反射係数であり、Ｓ_２１とは第１の端子４１ａから第２の端子４１ｂへの電圧透過係数であり、Ｓ_３１とは第１の端子４１ａから第３の端子４１ｃへの電圧透過係数であり、Ｓ_４１とは第１の端子４１ａから第４の端子４１ｄへの電圧透過係数である。またｊは虚数単位である。以下では式（１２）かつ式（１３）を満たすΓ_１、Γ_２、Γ_３、Γ_４の条件を求める。

式（７）よりＳ_１１＝α、Ｓ_２１＝βとなることから、α＝β＝０とすると、次の式（１４）と式（１５）が成り立つ。

次に、Γ_１、Γ_２、Γ_３、Γ_４が対応するそれぞれの対称面の条件における第１の端子４１ａの入力インピーダンスを、それぞれｚ_１、ｚ_２、ｚ_３、ｚ_４とする。一般に、入力端子における電圧反射係数Γ_ｉｎは、入力インピーダンスＺ_ｉｎと基準インピーダンスＺ_０を用いて式（１６）のように表すことができる。

集中定数素子で構成された回路において、Γ_１が対応する対称面の条件（Ｘ面開放、Ｙ面開放）ではｚ_１＝∞となるので、ｚ_１＝∞をＺ_ｉｎ＝∞として式（１６）に代入することでΓ_１＝１が得られる。Γ_１＝１の場合、式（１４）より、Γ_２＝−１となる必要がある。これを式（１６）に代入すると、次の式（１７）となる。

次に、Γ_１＝１の場合、式（１０）、式（１１）、式（１４）及び式（１５）よりＳ_３１とＳ_４１は次の式（１８）と式（１９）となる。

さらに式（１８）と式（１９）を式（１２）に代入して整理すると次の式（２０）と式（２１）が得られる。

式（２０）と式（２１）を式（１６）に代入することで、ｚ_３とｚ_４について次の条件が得られる。

式（１７）、式（２２）及び式（２３）で与えられる条件を満たす１端子１／４回路モデルの１つとして図５に示す１端子１／４回路モデル６０がある。図５の回路は、端子６１から第１の対称面Ｘに向かってインダクタ６２、第１のキャパシタ６３が直列に接続され、インダクタ６２と第１のキャパシタ６３との間に並列に第２のキャパシタ６４が接続され、第２のキャパシタ６４は第２の対称面Ｙに接続されている。

端子６１の基準インピーダンスをＺ_０、インダクタ６２のインダクタンスをＬ_０、第１のキャパシタ６３の容量を２×Ｃ_０１、第２のキャパシタ６４の容量を２×Ｃ_０２とする。

また、図５において対称性を考慮すると、対称面Ｙに関してインダクタ６２と対称なインダクタが存在し、このインダクタとインダクタ６２との結合係数をｋとする。対称面Ｙが開放となるとき、偶モードとなるので、相互インダクタンスを考慮したインダクタ６２の実効インダクタンスはｋを用いて（１＋ｋ）Ｌ_０と表すことができる。一方、対称面Ｙが短絡となるとき、奇モードとなるので、相互インダクタンスを考慮したインダクタ６２の実効インダクタンスは（１−ｋ）Ｌ_０と表すことができる。

したがって、ｚ_２、ｚ_３、ｚ_４はそれぞれ次の式（２４）、式（２５）、式（２６）と表すことができる。

ただし、ω_０は端子４１ａに入力される電気信号の角周波数、ｊは虚数単位である。

ここで、式（１７）と式（２４）より次の式（２７）が成り立つ。

式（２５）と式（２６）について、まず次の式（２８）、式（２９）の場合を考える。

この時、式（２５）に式（２８）を代入すると次の式（３０）が得られる。

さらに、式（２６）、式（２７）、式（２９）及び式（３０）より、次の式（３１）が得られる。

いま、Ｌ_０及びω_０は共に正の実数であることを考慮すると式（３１）の右辺第２項は正の実数となるため、ｋがｋ＜１となるためには、右辺第２項の符号は負でなければならない。即ち、次の式（３２）のようになる。

さらに、ｋ＞−１を満たすω_０×Ｌ_０の条件は以下の式（３３）になる。

次に、式（２５）と式（２６）について、次の式（３４）、式（３５）の場合を考える。

式（２４）、式（２６）及び式（３５）より式（３６）となり、整理すると式（３７）とならなければならない。

しかしながら、Ｃ_０１、Ｃ_０２、ω_０及びＺ_０は正の実数であることから、式（３７）の左辺は負の実数、右辺は正の実数となり成立しない。従って、式（３４）、式（３５）の条件は不適当である。

これまで議論してきた図５の１端子１／４回路を対称性を考慮して４端子回路に拡張すると、図２の電子回路１の回路図で表すことができる。ここで、回路の対称性からインダクタ１３ａ、１３ｂ、２３ａ、２３ｂのインダクタンスはＬ_０、キャパシタ１２、２２のキャパシタンスはＣ_０１、キャパシタ３０、３１のキャパシタンスはＣ_０２となる。

以上より、式（１）、式（２）および式（３）が得られる。また、Ｓ_１１＝Ｓ_２１＝０かつＳ_３１＝ｊ×Ｓ_４１の条件のもとで式（１）、式（２）および式（３）は導出されたので、式（１）、式（２）及び式（３）を満たすように各素子及び各素子間のパラメータを与えると、端子４１ｃ（電子回路１における第３の端子２１ａ）と端子４１ｄ（電子回路１における第４の端子２１ｂ）の出力は同振幅で位相差が９０°となる。即ち、条件２を満足すれば電子回路１は３ｄＢ直交カプラとして高い機能を実現できる。

（第２の実施形態）
以下、図６に示す第２の実施の形態の電子回路２について第１の実施形態の電子回路１と異なる点について主に説明し、共通する事項は適宜説明を省略する。

電子回路２は、図６に示すように基板３００に形成されている。基板３００は、第１の実施形態の電子回路１の第１の基板１０及び第２の基板２０が誘電体３０１を介して接着されたものと同じ構成の４層基板となっている。第１の電極１４ａと第２の電極２４ａは誘電体３０１を介して容量性結合して第３のキャパシタ３０を形成し、第３の電極１４ｂと第４の電極２４ｂは誘電体３０１を介して容量性結合して第４のキャパシタ３１を形成している。また、第１のインダクタ１３ａと第３のインダクタ２３ａは誘電体３０１を介して誘導性結合しており、第２のインダクタ１３ｂと第４のインダクタ２３ｂは誘電体３０１を介して誘導性結合している。その他の点は、電子回路１と同様であり、電子回路２を回路図で表すと電子回路１と同様に図２のようになる。

電子回路２によれば、電子回路１と同様に、入力信号中の直流成分を遮断することのできる３ｄＢ直交カプラとしての機能を有した新規構造の集中定数回路タイプの電子回路を提供することができる。

（第３の実施形態）
以下、図７に示す第３の実施の形態の電子回路３について第１の実施形態の電子回路１と異なる点について主に説明し、共通する事項は適宜説明を省略する。

電子回路３は、１枚の基板４００に形成されている。第１のキャパシタ１２、第２のキャパシタ２２、第３のキャパシタ３０及び第４のキャパシタ３１はディスクリート部品である。また第１のインダクタ１３ａ、第２のインダクタ１３ｂ、第３のインダクタ２３ａ及び第４のインダクタ２３ｂはディスクリート部品である。全ての素子は同一平面に配置されている。また、第１のインダクタ１３ａと第３のインダクタ２３ａは誘導性結合しており、第２のインダクタ１３ｂと第４のインダクタ２３ｂは誘導性結合している。その他の点は、電子回路１と同様であり、電子回路３を回路図で表すと電子回路１と同様に図２のようになる。

電子回路３によれば、電子回路１および電子回路２と同様に、入力信号中の直流成分を遮断することのできる３ｄＢ直交カプラとしての機能を有した新規構造の集中定数回路タイプの電子回路を提供することができる。

第１の実施形態及び第２の実施形態では、第１、第２、第３及び第４のインダクタ１３ａ、１３ｂ、２３ａ、２３ｂがスパイラル状の平面導体パターンによって形成されており、第１及び第２のキャパシタ１２、２２がインターデジタルキャパシタ状の平面導体パターンによって形成されている例で説明したが、キャパシタ及びインダクタは、図１及び図６に示した形態以外にも様々な形態が知られており、これらの例に限られない。

キャパシタとしては、例えば、導体パターンを積層して形成するなどしてもよく、ディスクリート部品を用いても良い。

インダクタとしては、例えば、ミアンダライン状の導体パターンによって形成するなどしてもよく、ディスクリート部品を用いても良い。

また、図１に示す電子回路１では、第１、第２、第３及び第４の端子１１ａ、１１ｂ、２１ａ、２１ｂと、第１及び第２のキャパシタ１２、２２と、第１、第２、第３及び第４のインダクタ１３ａ、１３ｂ、２３ａ、２４ｂと、第１、第２、第３及び第４の電極１４ａ、２４ａ、１４ｂ、２４ｂが第１の基板１０または第２の基板２０の基板面に形成されているが、これらは第１の基板１０または第２の基板２０の中に形成されていても良い。

また、図１に示す電子回路１では、第１のインダクタ１３ａ、第２のインダクタ１３ｂ、第１の電極１４ａ及び第３の電極１４ｂが同一面内に形成されているが、それぞれが第１の基板１０内の異なる層に配置されていても（同一面内に配置されていなくても）良い。また、図１に示す電子回路１では、第１の端子１１ａ、第２の端子１１ｂ及び第１のキャパシタ１２が同一面内に形成されているが、それぞれが第１の基板１０内の異なる層に配置されていても（同一面内に配置されていなくても）良い。

同様に、図１に示す電子回路１では、第３のインダクタ２３ａ、第４のインダクタ２３ｂ、第２の電極２４ａ及び第４の電極２４ｂが同一面内に形成されているが、それぞれが第２の基板２０内の異なる層に配置されていても（同一面内に配置されていなくても）良い。また、図１に示す電子回路１では、第３の端子２１ａ、第４の端子２１ｂ及び第２のキャパシタ２２が同一面内に形成されているが、それぞれが第２の基板２０内の異なる層に配置されていても（同一面内に配置されていなくても）良い。

図６に示す電子回路２では、基板３００が４層で構成されている例で説明したが、４層以上の多層基板であっても良い。

第３の実施形態では、全ての素子が同一平面上に配置されている例で説明したが、各素子が基板４００内の異なる層に配置されていても（同一平面上に配置されていなくても）良い。その場合、異なる層に配置された素子同士はビアによって接続される。

（実施例１）
第１の実施形態の電子回路１について、条件１を満たす場合の実施例１を示す。電子回路１の各素子及び各素子間のパラメータを基準値から＋ｙ％または−ｙ％変化させて（ｙ≧０）、電子回路１の出力がＱ≦３［ｄＢ］かつＰ≦１０［ｄｅｇ］となる最大の変化量Ｙ（Ｙ≧０）を計算によって求めた。Ｌ１〜Ｌ４の基準値はＬ_０、Ｃ１とＣ２の基準値はＣ_０１、Ｃ３とＣ４の基準値はＣ_０２、ｋ１とｋ２の基準値はｋである。ただし、ｋは−１＜ｋ＜１の範囲であり、Ｃ_０１は式（１）、Ｃ_０２は式（２）で与えられる値である。変化量ｙは全素子及び全素子間で共通の値を用いている。一方、パラメータを基準値から＋ｙ％変化させるか、−ｙ％変化させるかは素子及び素子間ごとに変え、全ての組み合わせを計算した。

一例として、ω_０×Ｌ_０＝５０［Ω］、Ｚ_０＝５０［Ω］として、計算した結果を示す。各素子及び各素子間のパラメータが基準値から±５．２％変動しても電子回路１はＱ≦３［ｄＢ］かつＰ≦１０［ｄｅｇ］を満たすことがわかった。計算結果の一部を表１及び表２に示す。パラメータがＬ１、Ｌ２、Ｌ３、Ｌ４、Ｃ１、Ｃ２、Ｃ３、Ｃ４、ｋ１、ｋ２の１０個あり、それぞれ＋ｙ％と−ｙ％の２通りの場合があるので、２^１０＝１０２４通りの計算結果があるが、ここでは全てのパラメータを基準値から＋５．２％変化させた場合と、全てのパラメータを基準値から−５．２％変化させた場合と、ｙ＝５．２とした場合に最も出力の振幅差Ｑ［ｄＢ］が大きくなる組み合わせと、ｙ＝５．２とした場合に出力の位相差が９０°から最もずれる組み合わせ、即ちＰ［ｄｅｇ］が最大となる組み合わせと、その組み合わせの場合にｙ＝５．３とした場合の方向性の計算結果を示している。また、表１、２では各素子のパラメータの基準値と基準値からの変化量を示し、そのときのＱとＰの計算結果を表の右端に記載した。

表１ではω_０＝２×π×３．０×１０^８［ｒａｄ／ｓ］（πは円周率）であり、表２ではω_０＝２×π×３．０×１０^１０［ｒａｄ／ｓ］である。

表１と表２を比較すると、ω_０×Ｌ_０の値が一定であれば、ＱおよびＰはω_０の変化には関係がないということがわかる。

また、表１と表２より、ω_０×Ｌ_０＝５０［Ω］の場合、電子回路１はｙ≦５．２であればＱ≦３［ｄＢ］かつＰ≦１０［ｄｅｇ］となり、Ｙ＝５．２であることが確認できる。

さらに、同様の手順で、ω_０×Ｌ_０＝５０以外の場合（表１および表２で示したω_０×Ｌ_０以外の場合）も含めて、Ｑ≦３［ｄＢ］かつＰ≦１０［ｄｅｇ］となる最大の変化量Ｙを求めた。Ｙとω_０×Ｌ_０の関係について示す。

４０．７［Ω］≦ω_０×Ｌ_０≦３００［Ω］の範囲でω_０×Ｌ_０を変化させ、それぞれのω_０×Ｌ_０で、Ｑ≦３［ｄＢ］かつＰ≦１０［ｄｅｇ］となる最大の変化量Ｙを前述の方法を用いて計算した。ω_０×Ｌ_０と最大の変化量Ｙの関係を図８のグラフに示す。グラフの縦軸が最大の変化量Ｙであり、横軸がω_０×Ｌ_０である。

これらの計算結果から最大の変化量Ｙをω_０×Ｌ_０の関数で近似した。まず図８において、ω_０×Ｌ_０＝１２０．７［Ω］付近で曲線が折れ曲がっていることがわかる。４０．７［Ω］≦ω_０×Ｌ_０≦１２０．７［Ω］の範囲と１２０．７［Ω］＜ω_０×Ｌ_０≦３００［Ω］の範囲では異なる関数で近似した。

まず４０．７［Ω］≦ω_０×Ｌ_０≦１２０．７［Ω］の範囲においては、前述の式（４）で表される関数と計算結果がよく一致する。

図８のグラフの４０．７［Ω］≦ω_０×Ｌ_０≦１２０．７［Ω］の範囲を抜き出したものに、式（４）から計算されるＹを重ねたグラフを図９に示す。

図９より、計算結果と近似関数がよく一致していることがわかる。したがって、４０．７［Ω］≦ω_０×Ｌ_０≦１２０．７［Ω］の範囲では、最大の変化量Ｙは式（４）で近似できることがわかる。

次に１２０．７［Ω］＜ω_０×Ｌ_０≦３００［Ω］の範囲においては、前述の式（５）で表される関数と計算結果がよく一致する。

図８のグラフの１２０．７［Ω］＜ω_０×Ｌ_０≦３００［Ω］の範囲を抜き出したものに、式（５）から計算されるＹを重ねたグラフを図１０に示す。

図１０より、計算結果と近似関数がよく一致していることがわかる。したがって、１２０．７［Ω］＜ω_０×Ｌ_０≦３００［Ω］最大の変化量Ｙは式（５）で近似できることがわかる。

次に、第１の実施形態の電子回路１について、条件１を満たさない場合でもＱ≦３［ｄＢ］かつＰ≦１０［ｄｅｇ］となる場合があることを実施例２に示す。

（実施例２）
実施例２として、基準値に対する各素子及び各素子間のパラメータの変化量ｙ［％］を表３に示す組み合わせにした場合（各パラメータが条件１の範囲から外れる場合）の電子回路１のＱおよびＰの計算結果を表３に示す。実施例１と同様に、Ｌ１〜Ｌ４の基準値はＬ_０、Ｃ１とＣ２の基準値はＣ_０１、Ｃ３とＣ４の基準値はＣ_０２、ｋ１とｋ２の基準値はｋである。

表３より、Ｑ≦３［ｄＢ］かつＰ≦１０［ｄｅｇ］となるのは条件１を満たす場合に限られないことがわかる。

１、２、３ 電子回路
１０ 第１の基板
２０ 第２の基板
３００、４００ 基板
１１ａ 第１の端子
１１ｂ 第２の端子
２１ａ 第３の端子
２１ｂ 第４の端子
１２ 第１のキャパシタ
２２ 第２のキャパシタ
３０ 第３のキャパシタ
３１ 第４のキャパシタ
１３ａ 第１のインダクタ
１３ｂ 第２のインダクタ
２３ａ 第３のインダクタ
２３ｂ 第４のインダクタ
１４ａ 第１の電極
１４ｂ 第３の電極
２４ａ 第２の電極
２４ｂ 第４の電極
４０ ４端子回路
４１ａ、４１ｂ、４１ｃ、４１ｄ、６１ 端子
Ｘ、Ｙ 対称面
５０、６０ ４端子回路の１／４モデル
６２ インダクタ
６３、６４ キャパシタ
１００、２００ 回路パターン
３０１ 誘電体

Claims (7)

1. 第１、第２、第３及び第４の端子と、第１、第２、第３及び第４のキャパシタと、第１、第２、第３及び第４のインダクタと、を有し、
   前記第１の端子、前記第１のインダクタ、前記第１のキャパシタ、前記第２のインダクタ及び前記第２の端子がこの順に直列に接続され、
   前記第３の端子、前記第３のインダクタ、前記第２のキャパシタ、前記第４のインダクタ及び前記第４の端子がこの順に直列に接続され、
   前記第１のインダクタと前記第１のキャパシタの間に前記第３のキャパシタの一方の電極である第１の電極が接続され、
   前記第３のインダクタと前記第２のキャパシタの間に前記第３のキャパシタの他方の電極である第２の電極が接続され、
   前記第２のインダクタと前記第１のキャパシタの間に前記第４のキャパシタの一方の電極である第３の電極が接続され、
   前記第４のインダクタと前記第２のキャパシタの間に前記第４のキャパシタの他方の電極である第４の電極が接続され、
   前記第１のインダクタと前記第３のインダクタが誘導性結合し、前記第２のインダクタと前記第４のインダクタが誘導性結合し、
   前記第１の端子に入力される電気信号のうち、前記第３の端子から出力される第１の出力信号の大きさと位相をそれぞれＡ［Ｗ］、ａ［ｄｅｇ］とし、前記第４の端子から出力される第２の出力信号の大きさと位相をそれぞれＢ［Ｗ］、ｂ［ｄｅｇ］としたとき、｜１０×ｌｏｇ（Ａ／Ｂ）｜≦３かつ｜９０−｜ａ−ｂ｜｜≦１０［ｄｅｇ］となることを特徴とする電子回路。
2. 前記第１、第２、第３及び第４の電極が平面導体であり、
   前記第１及び第２の端子と前記第１のキャパシタと前記第１及び第２のインダクタと前記第１及び第３の電極とを有する第１の回路パターンが形成された第１の基板と、
   前記第３及び第４の端子と前記第２のキャパシタと前記第３及び第４のインダクタと前記第２及び第４の電極とを有する第２の回路パターンが形成された第２の基板と、を有し、
   前記第１及び第２の回路パターンが重ねられ、前記第１の電極と前記第２の電極が容量性結合することにより前記第３のキャパシタが形成され、前記第３の電極と前記第４の電極が容量性結合することにより前記第４のキャパシタが形成され、前記第１のインダクタと前記第３のインダクタが誘導性結合し、前記第２のインダクタと前記第４のインダクタが誘導性結合することを特徴とする請求項１に記載の電子回路。
3. 前記第１、第２、第３及び第４の電極が平面導体であり、平面導体パターンで前記第１及び第２のキャパシタが形成され、前記第１の電極と前記第２の電極との距離をＤ１、前記第３の電極と前記第４の電極との距離をＤ２、前記第１のキャパシタと前記第２のキャパシタとの距離をＤ３とし、前記Ｄ３が前記Ｄ１よりも大きく、前記Ｄ３が前記Ｄ２よりも大きいことを特徴とする請求項１または２に記載の電子回路。
4. 平面導体パターンで前記第１及び第２のキャパシタと前記第１、第２、第３及び第４のインダクタが形成され、前記第１のキャパシタと前記第２のキャパシタとの距離をＤ３、前記第１のインダクタと前記第３のインダクタとの距離をＤ４、前記第２のインダクタと前記第４のインダクタとの距離をＤ５とし、前記Ｄ３が前記Ｄ４よりも大きく、前記Ｄ３が前記Ｄ５よりも大きいことを特徴とする請求項１ないし３のいずれか一項に記載の電子回路。
5. 前記第１、第２、第３及び第４の電極が平面導体であり、平面導体パターンで前記第１、第２、第３及び第４のインダクタが形成され、
   前記第１及び第２のインダクタは、前記第１の電極に対して前記第１の電極を形成する平面導体の面に垂直な方向に重なっておらず、前記第３の電極に対して前記第３の電極を形成する平面導体の面に垂直な方向に重なっておらず、
   前記第３及び第４のインダクタは、前記第２の電極に対して前記第２の電極を形成する平面導体の面に垂直な方向に重なっておらず、前記第４の電極に対して前記第４の電極を形成する平面導体の面に垂直な方向に重なっていないことを特徴とする請求項１ないし４のいずれか一項に記載の電子回路。
6. 前記第１、第２、第３及び第４の電極が平面導体であり、平面導体パターンで前記第１及び第２のキャパシタが形成され、
   前記第１のキャパシタは、前記第１の電極に対して前記第１の電極を形成する平面導体の面に垂直な方向に重なっておらず、前記第３の電極に対して前記第３の電極を形成する平面導体の面に垂直な方向に重なっておらず、
   前記第２のキャパシタは、前記第２の電極に対して前記第２の電極を形成する平面導体の面に垂直な方向に重なっておらず、前記第４の電極に対して前記第４の電極を形成する平面導体の面に垂直な方向に重なっていないことを特徴とする請求項１ないし５のいずれか一項に記載の電子回路。
7. 前記第１の端子に入力される電気信号の角周波数をω_０、前記第１、第２、第３及び第４の端子の基準インピーダンスをＺ_０、前記第１、第２、第３及び第４のインダクタのインダクタンスをそれぞれＬ１、Ｌ２、Ｌ３、Ｌ４、前記第１、第２、第３及び第４のキャパシタの容量をそれぞれＣ１、Ｃ２、Ｃ３、Ｃ４、前記第１のインダクタと前記第３のインダクタ間の結合係数をｋ１、前記第２のインダクタと前記第４のインダクタ間の結合係数をｋ２とし、式（１）、式（２）及び式（３）の関係を同時に満たす、正の実数Ｌ_０、Ｃ_０１、Ｃ_０２と、−１＜ｋ＜１である実数ｋに対して、ω_０×Ｌ_０≦１２０．７［Ω］の範囲では式（４）によって与えられるＹ、１２０．７［Ω］＜ω_０×Ｌ_０の範囲では式（５）によって与えられるＹを用いて、
   −１＜ｋ＜０の場合には、
   （１００−Ｙ）×Ｃ_０１／１００≦Ｃ１≦（１００＋Ｙ）×Ｃ_０１／１００、
   （１００−Ｙ）×Ｃ_０１／１００≦Ｃ２≦（１００＋Ｙ）×Ｃ_０１／１００、
   （１００−Ｙ）×Ｃ_０２／１００≦Ｃ３≦（１００＋Ｙ）×Ｃ_０２／１００、
   （１００−Ｙ）×Ｃ_０２／１００≦Ｃ４≦（１００＋Ｙ）×Ｃ_０２／１００、
   （１００−Ｙ）×Ｌ_０／１００≦Ｌ１≦（１００＋Ｙ）×Ｌ_０／１００、
   （１００−Ｙ）×Ｌ_０／１００≦Ｌ２≦（１００＋Ｙ）×Ｌ_０／１００、
   （１００−Ｙ）×Ｌ_０／１００≦Ｌ３≦（１００＋Ｙ）×Ｌ_０／１００、
   （１００−Ｙ）×Ｌ_０／１００≦Ｌ４≦（１００＋Ｙ）×Ｌ_０／１００、
   （１００＋Ｙ）×ｋ／１００≦ｋ１≦（１００−Ｙ）×ｋ／１００及び（１００＋Ｙ）×ｋ／１００≦ｋ２≦（１００−Ｙ）×ｋ／１００であり、
   ０≦ｋ＜１の場合には、
   （１００−Ｙ）×Ｃ_０１／１００≦Ｃ１≦（１００＋Ｙ）×Ｃ_０１／１００、
   （１００−Ｙ）×Ｃ_０１／１００≦Ｃ２≦（１００＋Ｙ）×Ｃ_０１／１００、
   （１００−Ｙ）×Ｃ_０２／１００≦Ｃ３≦（１００＋Ｙ）×Ｃ_０２／１００、
   （１００−Ｙ）×Ｃ_０２／１００≦Ｃ４≦（１００＋Ｙ）×Ｃ_０２／１００、
   （１００−Ｙ）×Ｌ_０／１００≦Ｌ１≦（１００＋Ｙ）×Ｌ_０／１００、
   （１００−Ｙ）×Ｌ_０／１００≦Ｌ２≦（１００＋Ｙ）×Ｌ_０／１００、
   （１００−Ｙ）×Ｌ_０／１００≦Ｌ３≦（１００＋Ｙ）×Ｌ_０／１００、
   （１００−Ｙ）×Ｌ_０／１００≦Ｌ４≦（１００＋Ｙ）×Ｌ_０／１００、
   （１００−Ｙ）×ｋ／１００≦ｋ１≦（１００＋Ｙ）×ｋ／１００及び（１００−Ｙ）×ｋ／１００≦ｋ２≦（１００＋Ｙ）×ｋ／１００であることを特徴とする請求項１ないし６のいずれか一項に記載の電子回路。
   

   

   

   

   

   

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