JP2017216354A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2017216354A
JP2017216354A JP2016109027A JP2016109027A JP2017216354A JP 2017216354 A JP2017216354 A JP 2017216354A JP 2016109027 A JP2016109027 A JP 2016109027A JP 2016109027 A JP2016109027 A JP 2016109027A JP 2017216354 A JP2017216354 A JP 2017216354A
Authority
JP
Japan
Prior art keywords
substrate
semiconductor device
adhesive layer
protective
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016109027A
Other languages
English (en)
Other versions
JP6724566B2 (ja
Inventor
大五郎 山口
daigoro Yamaguchi
大五郎 山口
基 小沢
Motoki Ozawa
基 小沢
吉一 中江
Yoshikazu Nakae
吉一 中江
榎本 哲也
Tetsuya Enomoto
哲也 榎本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2016109027A priority Critical patent/JP6724566B2/ja
Publication of JP2017216354A publication Critical patent/JP2017216354A/ja
Application granted granted Critical
Publication of JP6724566B2 publication Critical patent/JP6724566B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

【課題】半導体装置の破壊を簡易な工程で抑制できる半導体装置の製造方法を提供する。【解決手段】基板10を用いて複数の半導体装置1を製造する半導体装置の製造方法であって、基板10の表面のうち所望のパターン11が形成される一面の側に接着層2を形成することと、接着層2の接着力により、基板10に板状の保護基材3を貼り付けることと、保護基材3が基板10に貼り付けられた状態で、基板10のうち一面とは反対側の他面から基板10を貫通し接着層2に至る溝部7を形成することにより、複数の半導体装置1を分断することと、を備える。【選択図】図4

Description

本発明は、半導体装置の製造方法に関するものである。
半導体装置の製造では、半導体パターン等が形成されたウェハを切削し、ウェハに形成された複数の半導体装置を切り出すダイシング工程が行われる。MEMS(Micro Electro Mechanical Systems)のように複雑な微小素子や中空構造がある半導体装置の製造では、このダイシング工程において切削水、洗浄水、加工負荷などにより半導体装置が破壊される問題がある。
ダイシング工程における半導体装置の破壊を抑制する方法として、例えば特許文献1では、センサ素子等に対応して複数の凹部が形成されたキャップウェハをセンサ素子等が形成されたウェハに取り付け、半導体装置を保護する方法が提案されている。
特開平9−223678号公報
しかしながら、特許文献1に記載された方法では、センサ素子等に対応した形状のキャップウェハを形成する必要があるため、工程が複雑になり、工数が多くなる。
本発明は上記点に鑑みて、半導体装置の破壊を簡易な工程で抑制できる半導体装置の製造方法を提供することを目的とする。
上記目的を達成するため、請求項1に記載の発明では、基板(10)を用いて複数の半導体装置(1)を製造する半導体装置の製造方法であって、基板の表面のうち所望のパターン(11)が形成される一面の側に接着層(2)を形成することと、接着層の接着力により、基板に板状の保護基材(3)を貼り付けることと、保護基材が基板に貼り付けられた状態で、基板のうち一面とは反対側の他面から基板を貫通し接着層に至る溝部(7)を形成することにより、複数の半導体装置を分断することと、を備える。
このように、基板の一面に接着層を介して板状の保護基材を貼り付け、保護基材が基板に貼り付けられた状態でダイシングカットを行うことにより、半導体パターン等を切削水などから保護することができる。保護基材は接着層を介して基板に貼り付けられるため、保護基材を半導体パターン等に合わせた形状に加工する必要がなく、ダイシングによる半導体装置の破壊を簡易な工程で抑制することができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
本発明の第1実施形態が適用される半導体装置の断面図である。 半導体装置に保護基材および保護テープが取り付けられた様子を示した断面図である。 半導体装置の製造方法を示す断面図である。 半導体装置の製造方法を示す断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
(第1実施形態)
本発明の第1実施形態について説明する。ここでは、本実施形態の半導体装置の製造方法を、図1に示す半導体装置1に適用した例について説明する。まず、半導体装置1の構成について説明する。
図1に示すように、半導体装置1は、基板10の上にパターン11を形成することにより構成されており、メンブレン部12を有する。このような半導体装置1としては、例えばMEMSミラーが挙げられる。本実施形態では、基板10を用いて複数の半導体装置1が製造される。図1および後述する図2〜図4では、基板10のうち半導体装置1のチップ2個分の領域を図示している。
図1に示すように、基板10は、活性層10a、BOX層(埋め込み酸化層:Buried Oxide)10b、支持層10cが順に積層された構造のSOI(Silicon on Insulator)基板にて構成されている。活性層10aは例えばSi等で構成され、BOX層10bは例えばSiO等で構成され、支持層10cは例えばSi等で構成される。
パターン11は、活性層10aに形成された半導体パターン、配線パターン等の所望のパターンである。例えば半導体装置1がMEMSミラーである場合、パターン11は、走査を行うための圧電素子や、この圧電素子を接続する配線であり、下部電極、圧電膜、上部電極が順に積層された構成とされている。下部電極および上部電極は、例えばAl、Au、Pt等により構成されている。また、圧電膜は、例えばチタン酸ジルコン酸鉛(PZT)等の圧電材料により構成されている。
メンブレン部12は、基板10の一部であり、支持層10cの裏面に開口する凹部13が形成されることにより基板10の他の部分に比べて薄膜化されている。具体的には、メンブレン部12は、基板10のうちBOX層10bと支持層10cが除去されて薄膜化された部分である。例えば半導体装置1がMEMSミラーである場合、走査角や共振周波数の調整のために、基板10が部分的に薄膜化され、メンブレン部12が形成される。
このような半導体装置1は、フォトリソグラフィおよびエッチングにより活性層10aの表面にパターン11を形成し、活性層10aを所望の形状に加工した後、必要に応じて支持層10cを研削および研磨して基板10を薄板化し、BOX層10bおよび支持層10cを部分的に除去することで製造される。また、その後、基板10のダイシングが行われ、複数の半導体装置1が分断される。
BOX層10bおよび支持層10cの除去には、ウェットエッチングが用いられる。このウェットエッチングの際には、ステージ等において活性層10aが下向きになるように基板10を固定するため、活性層10aおよびパターン11を保護する必要がある。また、ダイシングの際には、切削水などからメンブレン部12を保護する必要がある。
本実施形態では、図2に示すように、接着層2、保護基材3を用いて活性層10aおよびパターン11を保護する。また、保護テープ4を用いてメンブレン部12を保護する。
接着層2は、基板10に保護基材3を貼り付けるものであり、UV硬化型の液状の接着剤で構成されている。このような接着層2を構成する接着剤としては、例えばスリーエムジャパン株式会社のLC3200、LC5200−F18を用いることができる。接着層2は、活性層10aの表面とパターン11の表面とに形成され、保護基材3は、接着層2を介して活性層10aおよびパターン11に貼り付けられる。
保護基材3は、ウェットエッチングのために基板10がステージ等に固定される際、活性層10aおよびパターン11を保護するものである。保護基材3は板状とされており、保護基材3のうち基板10側の面は平坦面とされている。このような保護基材3は、例えばガラスで構成される。保護基材3の一面側には、レーザー吸収層3aが形成されている。
レーザー吸収層3aは、後述のように保護基材3を接着層2から剥離させることを目的として接着層2と保護基材3との間に配置されている。また、レーザー吸収層3aは、レーザーの照射により厚み方向に分割される性質を有する。また、レーザー吸収層3aを含む保護基材3は、透光性を有する。このようなレーザー吸収層3aを有する保護基材3として、例えばショット日本株式会社のTEMPAXFloat(登録商標)を用いることができる。
保護テープ4は、切削水などからメンブレン部12を保護するものであり、凹部13を覆うように支持層10cの裏面に貼り付けられる。保護テープ4として、ダイシングテープを用いることができる。
以下、半導体装置1の製造方法のうち、接着層2、保護基材3を用いて活性層10a等を保護し、メンブレン部12を形成した後、メンブレン部12を保護テープ4により保護しながら複数の半導体装置1をチップ状に分断する方法について説明する。
まず、図3(a)に示す工程では、パターン11が形成され、活性層10aが所望の形状に加工された基板10の表面に接着層2を形成する。具体的には、例えば、活性層10aがBOX層10bよりも上側に位置するように基板10をスピンコーター上に載置し、基板10が回転している状態において、接着層2を構成する接着剤を基板10の表面に滴下し、塗布する。そして、紫外線を照射し、接着層2を構成する接着剤をある程度硬化させる。
図3(b)に示す工程では、接着層2の接着力により、基板10に板状の保護基材3を貼り付ける。具体的には、レーザー吸収層3aが接着層2と密着するように、保護基材3を接着層2の上に置く。そして、保護基材3の上方から紫外線を照射し、接着層2を構成する接着剤を完全に硬化させる。
このように基板10を保護した後、支持層10cがBOX層10bよりも上側に位置するように基板10をステージ等に固定し、必要に応じて支持層10cを研削および研磨し、基板10を薄板化する。また、図3(c)に示すように、ウェットエッチングによりBOX層10bおよび支持層10cを部分的に除去し、凹部13およびメンブレン部12を形成する。
保護基材3は通常、基板10の薄板化、および、ウェットエッチングの後に基板10から剥離されるが、本実施形態では、ウェットエッチングの後も接着層2および保護基材3が基板10に貼り付けられた状態を維持し、この状態でダイシングカットを行う。
具体的には、図4(a)に示すように、保護基材3にダイシングテープ5を貼り付け、基板10をダイシングフレーム6および図示しないステージに載置する。そして、凹部13を覆うように支持層10cの裏面に保護テープ4を貼り付けた後、保護テープ4を貫通し、支持層10cの裏面から基板10を貫通し接着層2に至る溝部7を形成するようにダイシングを行う。これにより、複数の半導体装置1が分断される。
このとき、溝部7の底部が接着層2のうち保護基材3側の面から離された状態となるように、すなわち、接着層2が完全には分断されず、接着層2のうち複数の半導体装置1に対応する部分が保護基材3側で接続された状態となるように、ダイシングを行う。なお、ダイシングカットの深さ、すなわち、溝部7の深さについては、接着層2の基板10からの剥離を考慮して設定すればよい。
具体的には、接着層2のうち溝部7と保護基材3との間に位置する部分の厚みは、溝部7が浅いほど大きくなり、この部分の厚みが大きいほど接着層2が変形しにくくなる。後述する図4(b)、(c)に示す工程において接着層2を基板10から剥離させる際には、接着層2の端部を引っ張り、接着層2を折り曲げて基板10から剥離させるため、溝部7をあまりに浅く形成すると、接着層2を剥離させにくくなる。
また、この部分の厚みは、溝部7が深いほど小さくなり、この部分の厚みが小さいほど接着層2がちぎれやすくなる。そのため、溝部7をあまりに深く形成すると、接着層2を基板10から剥離させる際に接着層2がちぎれ、接着層2を一度に剥離させることができなくなり、工数が増える。したがって、これらの問題を考慮して、接着層2の基板10からの剥離が容易になり、また、工数の増加を抑制することができるように、溝部7の深さを設定すればよい。
このように、接着層2および保護基材3が基板10に貼り付けられた状態でダイシングカットを行うことにより、切削水などから基板10の表面を保護することができる。また、接着層2および保護基材3を基板10から剥離させる際に基板10が変形するおそれがあるが、接着層2および保護基材3が基板10に貼り付けられた状態を維持することにより、基板10の変形が抑制され、基板10のステージへの固定が容易になる。
ダイシングの後、ダイシングテープ5を保護基材3から剥離させる。そして、接着層2および保護基材3を基板10から剥離させるために、活性層10aがBOX層10bよりも上側に位置するように基板10を図示しないステージに載置し、ステージに接続された図示しない真空ポンプを用いた真空吸着により、基板10をステージに固定する。
このとき、図4(a)に示す工程で溝部7が形成されているので、ダイシングテープ5を剥離させた後の基板10をそのままステージに載置すると、真空ポンプと大気とが溝部7を通して連結されるため、基板10を真空吸着によりステージに固定することができない。
そこで、真空吸着が可能となるように、図4(b)に示すように保護テープ4にダイシングテープ8を貼り付けて溝部7を覆い、活性層10aがBOX層10bよりも上側に位置するように、基板10をダイシングフレーム6および図示しないステージに載置する。
なお、保護テープ4の接着力があまりに強いと、半導体装置1のピックアップの際に保護テープ4を基板10から剥離させることが困難になる。一方、ダイシングテープ8は半導体装置1に直接貼り付けられるものではないので、ダイシングテープ8の接着力に関しては、基板10からの剥離を考慮する必要はない。そこで本実施形態では、基板10の固定のために、ダイシングテープ8として保護テープ4よりも接着力の強いものを用いる。
基板10をステージに載置した後、ステージに形成された複数の溝部を通して、真空ポンプによりダイシングテープ8を真空吸着し、基板10をステージに固定する。そして、レーザーを照射してレーザー吸収層3aを厚み方向に分割し、保護基材3を基板10から剥離させた後、接着層2および接着層2の上面に残ったレーザー吸収層3aを基板10から剥離させる。これにより、図4(c)に示すように、複数の半導体装置1がチップ状に分断される。
このとき、前述したように、ダイシングの際に接着層2が完全には分断されず、接着層2のうち複数の半導体装置1に対応する部分が保護基材3側でつながっているので、接着層2の全体を基板10から一度に剥離させることができる。複数の半導体装置1をチップ状に分断した後、紫外線の照射により保護テープ4の接着力を弱め、分断された複数の半導体装置1をピックアップする。
以上説明したように、本実施形態では、ウェットエッチングの後も接着層2および保護基材3が基板10に貼り付けられた状態を維持し、この状態でダイシングカットを行う。これにより、基板10の表面側を切削水から保護することができる。また、保護基材3は接着層2を介して基板10に貼り付けられるため、保護基材3を基板10およびパターン11に合わせた形状に加工する必要がない。したがって、例えば特許文献1に記載された方法に比べて簡易な工程で半導体装置1の破壊を抑制することができる。
また、本実施形態では、基板10の裏面に保護テープ4を貼り付けて凹部13を覆い、メンブレン部12を保護した状態でダイシングカットを行う。保護テープ4は支持層10cの裏面に貼り付けられるため、メンブレン部12の形状等に合わせて保護テープ4を加工する必要がない。したがって、基板10が脆弱なメンブレン部12を備えている場合においても、簡易な工程で半導体装置1の破壊を抑制することができる。
また、本実施形態では、保護基材3および保護テープ4を半導体装置1の形状に合わせて加工する必要がなく、例えば特許文献1に記載されているようなキャップウェハを製造するための装置が不要である。また、半導体装置1の幅、厚み等が変更されても、保護基材3および保護テープ4の形状等を変更せずに半導体装置1を保護することができる。したがって、ダイシングのコストを低減することができる。
また、溝部7が接着層2を貫通し保護基材3に至るように形成されると、接着層2と保護基材3の界面から切削水が浸透し、メンブレン部12が破壊されるおそれがある。これに対し本実施形態では、溝部7の底部が接着層2のうち保護基材3側の面から離されているため、接着層2と保護基材3の界面からの切削水の浸透を抑制し、メンブレン部12の破壊を抑制することができる。
(他の実施形態)
なお、本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、MEMS構造以外の半導体装置1や、メンブレン部12を備えていない半導体装置1に対して本発明を適用してもよい。また、保護テープ4を支持層10cに貼り付けずにダイシングを行ってもよい。
1 半導体装置
10 基板
11 パターン
2 接着層
3 保護基材
7 溝部

Claims (3)

  1. 基板(10)を用いて複数の半導体装置(1)を製造する半導体装置の製造方法であって、
    前記基板の表面のうち所望のパターン(11)が形成される一面の側に接着層(2)を形成することと、
    前記接着層の接着力により、前記基板に板状の保護基材(3)を貼り付けることと、
    前記保護基材が前記基板に貼り付けられた状態で、前記基板のうち前記一面とは反対側の他面から前記基板を貫通し前記接着層に至る溝部(7)を形成することにより、前記複数の半導体装置を分断することと、を備える半導体装置の製造方法。
  2. 前記分断することでは、前記溝部の底部が前記接着層のうち前記保護基材の側の面から離された状態となるように前記溝部を形成する請求項1に記載の半導体装置の製造方法。
  3. 前記他面に開口する凹部(13)を形成することにより前記基板の一部を他の部分に比べて薄膜化することと、
    前記薄膜化することの後、前記凹部を覆うように前記他面に保護テープ(4)を貼り付けることと、を備え、
    前記分断することでは、前記他面に前記保護テープが貼り付けられた状態で前記溝部を形成する請求項1または2に記載の半導体装置の製造方法。
JP2016109027A 2016-05-31 2016-05-31 半導体装置の製造方法 Active JP6724566B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2016109027A JP6724566B2 (ja) 2016-05-31 2016-05-31 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016109027A JP6724566B2 (ja) 2016-05-31 2016-05-31 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2017216354A true JP2017216354A (ja) 2017-12-07
JP6724566B2 JP6724566B2 (ja) 2020-07-15

Family

ID=60577245

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016109027A Active JP6724566B2 (ja) 2016-05-31 2016-05-31 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP6724566B2 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223446A (ja) * 1998-11-27 2000-08-11 Denso Corp 半導体装置およびその製造方法
JP2004335583A (ja) * 2003-05-01 2004-11-25 Nippon Hoso Kyokai <Nhk> ウェハダイシング方法
JP2008284651A (ja) * 2007-05-18 2008-11-27 Dainippon Printing Co Ltd メンブレン構造体の製造方法
JP2009231779A (ja) * 2008-03-25 2009-10-08 Lintec Corp 半導体装置の製造方法
JP2013233627A (ja) * 2012-05-10 2013-11-21 Dainippon Printing Co Ltd メンブレン構造体の製造方法
JP2015207724A (ja) * 2014-04-23 2015-11-19 株式会社ディスコ ウェーハの加工方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223446A (ja) * 1998-11-27 2000-08-11 Denso Corp 半導体装置およびその製造方法
JP2004335583A (ja) * 2003-05-01 2004-11-25 Nippon Hoso Kyokai <Nhk> ウェハダイシング方法
JP2008284651A (ja) * 2007-05-18 2008-11-27 Dainippon Printing Co Ltd メンブレン構造体の製造方法
JP2009231779A (ja) * 2008-03-25 2009-10-08 Lintec Corp 半導体装置の製造方法
JP2013233627A (ja) * 2012-05-10 2013-11-21 Dainippon Printing Co Ltd メンブレン構造体の製造方法
JP2015207724A (ja) * 2014-04-23 2015-11-19 株式会社ディスコ ウェーハの加工方法

Also Published As

Publication number Publication date
JP6724566B2 (ja) 2020-07-15

Similar Documents

Publication Publication Date Title
JP4480728B2 (ja) Memsマイクの製造方法
US9969609B2 (en) MEMS device
JP4809838B2 (ja) Memsデバイスの製造方法
US9006896B2 (en) Chip package and method for forming the same
US20120049307A1 (en) Image sensor chip package and method for forming the same
WO2008047732A1 (fr) Dispositif de serrage stationnaire, procédé de saisie de puce et appareil de saisie de puce
US9153528B2 (en) Chip package and method for forming the same
JP2009226582A (ja) 半導体装置の製造方法
US8030180B2 (en) Method of manufacturing a semiconductor device
US9064950B2 (en) Fabrication method for a chip package
JP5446107B2 (ja) 素子ウェハおよび素子ウェハの製造方法
US20070298582A1 (en) Method of performing a double-sided process
JP6724566B2 (ja) 半導体装置の製造方法
Cereno et al. Stealth dicing challenges for MEMS wafer applications
JP2005191218A (ja) 固体撮像装置の製造方法
US20210253421A1 (en) Method with mechanical dicing process for producing mems components
US10916436B2 (en) Plasma dicing method
US7674688B2 (en) Sawing method for a semiconductor element with a microelectromechanical system
CN110730411B (zh) 半导体结构的形成方法、mems麦克风形成方法
JP5034488B2 (ja) 半導体装置の製造方法
US9831127B2 (en) Method of processing a semiconductor substrate and semiconductor chip
JP2017011019A (ja) 半導体装置の製造方法
JP4554978B2 (ja) Memsデバイスの製造方法及びmemsデバイスを製造するための接合基板
JP2005260043A (ja) 湾曲実装固体撮像素子装置およびその製造方法
JP5790239B2 (ja) ノズルプレートの製造方法及び液体噴射ヘッドの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190422

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191217

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200206

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200331

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200424

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200526

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200608

R151 Written notification of patent or utility model registration

Ref document number: 6724566

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250