JP2017211473A - Substrate for display and method for manufacturing the same, display panel, and display - Google Patents
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Abstract
Description
本発明は、表示装置用基板の構成およびその製造方法に関するものである。 The present invention relates to a configuration of a display device substrate and a method for manufacturing the same.
液晶表示パネルの点灯検査では、表示ムラ、点欠陥（輝点欠陥または黒点欠陥）、線欠陥等さまざまな欠陥が検出される。そのうちの点欠陥は、パターン残、パターン欠損、配線間ショートなどが原因となって生じ、歩留まりを低下させる要因のひとつとなっている。例えば、画素電極のパターンの一部が欠けて、画素電極がその機能を果たすことができなくなると、その画素の部分の液晶が駆動されずに点欠陥として現れる。 In the lighting inspection of the liquid crystal display panel, various defects such as display unevenness, point defects (bright spot defects or black spot defects), line defects, and the like are detected. Among them, the point defect is caused by a pattern residue, a pattern deficiency, a short circuit between wirings, and the like, and is one of the factors that reduce the yield. For example, when a part of the pattern of the pixel electrode is missing and the pixel electrode cannot perform its function, the liquid crystal in the pixel part is not driven and appears as a point defect.
画素電極のパターンが欠ける要因としては、画素電極が形成される基板の洗浄不足、洗浄水の乾燥残りによる基板表面の汚染、あるいは、画素電極となる透明導電膜の成膜工程での異物混入などが考えられる。例えば、透明導電膜を成膜する前に、洗浄不足または洗浄水の乾燥残りによって基板表面が汚染されると、透明導電膜が汚染物の上に成膜されて基板表面と透明導電膜との密着性が悪くなり、成膜中やその後の洗浄中に透明導電膜が剥がれ易くなる。透明導電膜の剥がれによって画素電極の一部（または全体）が欠損し、画素電極として機能できなくなると、その画素電極を含む画素が点欠陥として現れる。 Causes of missing pixel electrode patterns include insufficient cleaning of the substrate on which the pixel electrodes are formed, contamination of the substrate surface due to residual drying of the cleaning water, or contamination by foreign matter in the process of forming the transparent conductive film that becomes the pixel electrodes. Can be considered. For example, before the transparent conductive film is formed, if the substrate surface is contaminated due to insufficient cleaning or drying residue of the cleaning water, the transparent conductive film is formed on the contaminant and the substrate surface and the transparent conductive film Adhesiveness deteriorates, and the transparent conductive film easily peels off during film formation and subsequent cleaning. When a part (or the whole) of the pixel electrode is lost due to peeling of the transparent conductive film and cannot function as the pixel electrode, a pixel including the pixel electrode appears as a point defect.
洗浄不足や洗浄水の乾燥残りによる汚染は、基板表面の凹み部分で生じやすい。汚染成分を含んだ洗浄水が凹み部分に溜まると、それが乾燥する際に、汚染成分が濃縮されて“水しみ”になり、局所的な汚染を生じさせるためである。従って、画素電極となる透明導電膜を成膜する前の洗浄工程において、基板表面における画素電極の形成領域に大きな段差が存在しないことが好ましい。 Contamination due to insufficient cleaning or residual drying of cleaning water tends to occur at the dents on the substrate surface. This is because when the washing water containing the contaminating component accumulates in the recessed portion, the contaminating component is concentrated to become “stain” when it is dried, thereby causing local contamination. Therefore, it is preferable that there is no large step in the pixel electrode formation region on the substrate surface in the cleaning step before forming the transparent conductive film to be the pixel electrode.
例えば下記の特許文献１には、基板上の配線を覆うように絶縁膜を形成する際、絶縁膜の成膜とエッチバックを繰り返すことで、配線に起因する絶縁膜表面の段差を小さくする技術が開示されている。 For example, in Patent Document 1 below, when an insulating film is formed so as to cover a wiring on a substrate, a technique for reducing a step on the surface of the insulating film caused by the wiring by repeatedly forming the insulating film and etching back the insulating film. Is disclosed.
特許文献１の技術によれば、基板表面の段差を小さくすることができるが、絶縁膜の成膜とエッチバックを繰り返すため、製造工程数が増え、製造コストが増大するという問題が生じる。 According to the technique of Patent Document 1, the step on the substrate surface can be reduced. However, since the insulating film is repeatedly formed and etched back, the number of manufacturing steps increases and the manufacturing cost increases.
本発明は以上のような課題を解決するためになされたものであり、画素電極のパターン欠損を抑制できる表示装置用基板およびその製造方法を提供することを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a display device substrate and a method for manufacturing the same that can suppress pattern defects of pixel electrodes.
本発明に係る表示装置用基板は、基板上に延在するソース配線と、平面視で前記ソース配線の両脇に配設された保持容量電極と、前記保持容量電極および前記ソース配線の上方に配設された層間絶縁膜と、前記層間絶縁膜上に配設された画素電極と、を備え、前記層間絶縁膜の上面において、前記保持容量電極の上方の部分が平坦である。 The display device substrate according to the present invention includes a source wiring extending on the substrate, a storage capacitor electrode disposed on both sides of the source wiring in plan view, and the storage capacitor electrode and the source wiring above the storage capacitor electrode. An interlayer insulating film disposed on the interlayer insulating film; and a pixel electrode disposed on the interlayer insulating film. The upper portion of the interlayer insulating film is flat above the storage capacitor electrode.
画素電極の下地となる層間絶縁膜の上面おいて、保持容量電極に起因する段差が平坦化されており、画素電極の形成前の洗浄工程における洗浄水の水はけがよい。そのため、層間絶縁膜の洗浄工程において、洗浄不足や洗浄水の乾燥残りによる汚染が生じることが抑えられる。よって、画素電極と絶縁膜との間で高い密着性が得られ、画素電極の欠損が防止される。 On the upper surface of the interlayer insulating film serving as the base of the pixel electrode, the level difference caused by the storage capacitor electrode is flattened, and the cleaning water in the cleaning process before the pixel electrode is formed is preferably drained. Therefore, in the cleaning process of the interlayer insulating film, it is possible to suppress the occurrence of contamination due to insufficient cleaning or cleaning water remaining after drying. Therefore, high adhesiveness is obtained between the pixel electrode and the insulating film, and loss of the pixel electrode is prevented.
＜実施の形態１＞
図１および図２は、実施の形態１に係る表示装置用基板であるＴＦＴ（Thin Film Transistor）アレイ基板の構成を示す図である。図１は、当該ＴＦＴアレイ基板の画素領域の主要部の平面図であり、図２は、図１に示すＡ−Ａ線に沿った断面図である。なお、図１においては、図２に示すゲート絶縁膜１１および層間絶縁膜１２の図示は省略している。
<Embodiment 1>
FIG. 1 and FIG. 2 are diagrams showing a configuration of a TFT (Thin Film Transistor) array substrate which is a display device substrate according to the first embodiment. FIG. 1 is a plan view of the main part of the pixel region of the TFT array substrate, and FIG. 2 is a cross-sectional view taken along line AA shown in FIG. In FIG. 1, the gate
当該ＴＦＴアレイ基板は、ガラス等からなる透明基板１０を用いて形成されている。透明基板１０の上には、ゲート配線１、ゲート電極２および保持容量電極３が形成されている。ゲート電極２は、ゲート配線１に接続している。言い換えれば、ゲート電極２は、ゲート配線１の一部分によって構成されている。
The TFT array substrate is formed using a
ゲート配線１、ゲート電極２および保持容量電極３を覆うように、ゲート絶縁膜１１が形成されている。ゲート絶縁膜１１の上には、半導体膜４、ソース配線５、ソース電極６およびドレイン電極７が形成されている。ゲート電極２、半導体膜４、ソース電極６およびドレイン電極７によって、ＴＦＴ１００が構成される。半導体膜４は、ゲート電極２と重なる位置に形成され、ソース電極６およびドレイン電極７は、半導体膜４の上に形成される。半導体膜４におけるソース電極６とドレイン電極７との間の部分が、ＴＦＴ１００のチャネル領域となる。ソース電極６は、ソース配線５に接続している。言い換えれば、ソース電極６はソース電極６の一部分によって構成されている。また、本実施の形態では、図２に示すように、ソース配線５の下に、半導体膜４と同じ層の半導体膜４ａが設けられている。
A
半導体膜４、ソース配線５、ソース電極６およびドレイン電極７を覆うように、層間絶縁膜１２が形成されている。層間絶縁膜１２の上には、画素電極８が形成されている。画素電極８は、層間絶縁膜１２に形成されたコンタクトホール９を通して、ＴＦＴ１００のドレイン電極７に接続している。また、画素電極８の一部は保持容量電極３と重なるように形成されている。それにより、保持容量電極３と画素電極８との間に、画素電極８の電圧を保持するための容量が形成される。保持容量電極３は、平面視で、ソース配線５の両脇に形成されている。
An
なお、ＴＦＴアレイ基板上には、複数のゲート配線１と複数のソース配線５とが互いに直行するように延在しており、隣り合う２本のゲート配線１と、隣り合う２本のソース配線５とで規定される矩形の領域のそれぞれに画素が形成される。よって、ＴＦＴアレイ基板上には、複数の画素がアレイ状（マトリクス状）に配置されている。
On the TFT array substrate, a plurality of gate wirings 1 and a plurality of
また、ＴＦＴアレイ基板と、別途形成した対向基板（一般的にはカラーフィルタ基板）と対向配置し、その間に液晶を注入して封止することで、液晶表示装置の表示パネルが形成される。 In addition, a TFT array substrate and a counter substrate (generally a color filter substrate) that is separately formed are arranged opposite to each other, and liquid crystal is injected between the TFT array substrate and sealed to form a display panel of a liquid crystal display device.
図２に示すように、ゲート絶縁膜１１が保持容量電極３と重なる部分では、ゲート絶縁膜１１の上面が盛り上がって凸状になっている。以下、このように保持容量電極３の上方に形成されたゲート絶縁膜１１の凸部を「保持容量電極３に起因する凸部」と称す。それに対し、その上に形成された層間絶縁膜１２の上面には、保持容量電極３に起因する凸部はない。すなわち、層間絶縁膜１２の上面において、保持容量電極３の上方の部分は平坦になっている。従って、層間絶縁膜１２の上面を洗浄する際の洗浄水の水はけがよく、層間絶縁膜１２の上面に洗浄水の水しみが残ることが防止される。よって、層間絶縁膜１２の上面の汚染が防止され、層間絶縁膜１２と画素電極８との間に高い密着性を得ることができる。
As shown in FIG. 2, the upper surface of the
以下、実施の形態１に係るＴＦＴアレイ基板の製造方法を説明する。まず、ガラス等からなる透明基板１０の上に、例えばスパッタ法により第１の導電膜を成膜する。さらに、第１の導電膜の上にフォトレジストを塗布する。続いて、写真製版技術により、フォトレジストをゲート配線１、ゲート電極２および保持容量電極３の形状に加工する。そして、当該フォトレジストをマスクにするウェットエッチングにより第１の導電膜をパターニングし、その後、当該フォトレジストを除去する。その結果、透明基板１０上に、第１の導電膜からなるゲート配線１、ゲート電極２および保持容量電極３が形成される。第１の導電膜としては、例えば、厚さ２００ｎｍ程度のＡｌＮｉＮｄ膜の上に、厚さ１０ｎｍ程度のＡｌＮｉＮｄＮ膜を形成してなる積層膜などを用いることができる。
Hereinafter, a manufacturing method of the TFT array substrate according to the first embodiment will be described. First, a first conductive film is formed on the
次に、ゲート配線１、ゲート電極２および保持容量電極３を形成した後の透明基板１０を洗浄する。そして、例えばＣＶＤ（Chemical Vapor Deposition）法により、ゲート配線１、ゲート電極２および保持容量電極３を覆うように第１の絶縁膜を成膜することで、ゲート絶縁膜１１を形成する。このとき、ゲート絶縁膜１１の上面には、保持容量電極３に起因する凸部が形成される（図３参照）。第１の絶縁膜としては、例えば、厚さ４００ｎｍ程度のＳｉＮ膜を用いることができる。
Next, the
さらに、例えばＣＶＤ法により半導体材料を成膜し、その上にフォトレジストを塗布する。続いて、写真製版技術により、フォトレジストを半導体膜４およびソース配線５の形状に加工する。そして、当該フォトレジストをマスクにするドライエッチングにより半導体材料をパターニングし、その後、当該フォトレジストを除去する。その結果、ゲート絶縁膜１１上に、ＴＦＴ１００のチャネル層となる半導体膜４が形成される。このときソース配線５の下層となる半導体膜４ａも形成される。半導体材料としては、例えば、厚さ１５０ｎｍ程度のｉ−Ｓｉ（イントリンシックシリコン）膜の上に、厚さ３０ｎｍ程度のｎ−Ｓｉ（ｎ型シリコン）膜を形成してなる積層膜などを用いることができる。
Further, a semiconductor material is formed by, for example, a CVD method, and a photoresist is applied thereon. Subsequently, the photoresist is processed into the shape of the
次に、半導体膜４，４ａを形成した後の透明基板１０を洗浄する。そして、半導体膜４，４ａを覆うように、例えばスパッタ法により第２の導電膜を形成する。さらに、第２の導電膜の上にフォトレジストを塗布する。続いて、写真製版技術により、フォトレジストをソース配線５、ソース電極６およびドレイン電極７の形状に加工する。そして、当該フォトレジストをマスクにするウェットエッチングにより第２の導電膜をパターニングし、その後、当該フォトレジストを除去する。その結果、ゲート絶縁膜１１および半導体膜４，４ａの上に、第２の導電膜からなるソース配線５、ソース電極６およびドレイン電極７が形成される。第２の導電膜としては、例えば、ＭｏＮｂ膜、ＡｌＮｉＮｄ膜およびＡｌＮｉＮｄＮ膜をこの順に形成してなる積層膜などを用いることができる。
Next, the
次に、ソース配線５、ソース電極６およびドレイン電極７を形成した後の透明基板１０を洗浄する。そして、例えばＣＶＤ法により、ソース配線５、ソース電極６およびドレイン電極７を覆うように第２の絶縁膜を成膜することで、層間絶縁膜１２を形成する。このとき、層間絶縁膜１２の上面は、保持容量電極３およびソース配線５と重なる部分で盛り上がり、その部分が凸状となっている。すなわち、層間絶縁膜１２の上面に、保持容量電極３およびソース配線５に起因する凸部が形成される（図３参照）。第２の絶縁膜としては、例えば、厚さ３００ｎｍ程度のＳｉＮ膜を用いることができる。
Next, the
その後、図３のように、層間絶縁膜１２の上にフォトレジスト２０を塗布する。そして、フォトレジスト２０を露光・現像することにより、フォトレジスト２０のパターニングが行われる。ただし、本実施の形態では、フォトレジスト２０を露光する際に用いるフォトマスク２５として、全透過領域および半透過領域を有するグレートーンマスク（またはハーフトーンマスク）を用いる。
Thereafter, as shown in FIG. 3, a
フォトマスク２５においては、コンタクトホール９の形成領域に全透過領域が配置され、保持容量電極３およびソース配線５の上方に半透過領域２５ａ，２５ｂが配置される。よって、フォトマスク２５を用いた露光の後、現像処理を行うと、コンタクトホール９の形状領域ではフォトレジスト２０が完全に除去され、保持容量電極３およびソース配線５の上方にはフォトレジスト２０が薄く残り、それ以外の領域ではフォトレジスト２０が厚く残る。実施の形態１では、保持容量電極３上方の半透過領域２５ａの透過率を、ソース配線５上方の半透過領域２５ｂの透過率よりも高く設定している。よって、現像後のフォトレジスト２０の厚さは、図４のように、保持容量電極３上方の部分よりもソース配線５上方の部分の方が厚くなる。
In the
そして、フォトレジスト２０をマスクにするドライエッチングにより層間絶縁膜１２をパターニングする。このとき、コンタクトホール９の形成領域では、層間絶縁膜１２が完全に除去されて、ドレイン電極７に達するコンタクトホール９が形成される。一方、保持容量電極３およびソース配線５の上方では、コンタクトホール９を形成するドライエッチングの途中でフォトレジスト２０が除去され、その部分に層間絶縁膜１２の凸部が露出し、さらに、その凸部の上面が除去される。このドライエッチングは、保持容量電極３に起因する凸部が平坦になるまで行う。
Then, the
その後、残存したフォトレジスト２０を除去する。その結果、図５のように、保持容量電極３に起因する凸部のない層間絶縁膜１２が形成される。また、層間絶縁膜１２の厚さは、保持容量電極３およびソース配線５の上方で、他の部分よりも薄くなる。なお、本実施の形態では、ソース配線５の上方に残存させるフォトレジスト２０の厚さを、保持容量電極３の上方に残存させるフォトレジスト２０の厚さよりも大きくしているため、ソース配線５に起因する凸部は、高さが小さくなるが完全には除去されない。
Thereafter, the remaining
次に、層間絶縁膜１２およびコンタクトホール９を形成した後の透明基板１０を洗浄する。そして、コンタクトホール９の内部を含む層間絶縁膜１２上に、スパッタ法により透明導電膜を形成する。さらに、透明導電膜の上にフォトレジストを塗布する。続いて、写真製版技術により、フォトレジストを画素電極８の形状に加工する。そして、当該フォトレジストをマスクにするウェットエッチングにより透明導電膜をパターニングし、その後、当該フォトレジストを除去する。その結果、層間絶縁膜１２上に、透明導電膜からなる画素電極８が形成され、図１および図２に示した構造が得られる。透明導電膜としては、例えば、ＩＴＯなどを用いることができる。
Next, the
画素電極８となる透明導電膜を形成する直前に行われる洗浄工程において、層間絶縁膜１２の上面に、保持容量電極３に起因する凸部があると、その両脇の段差部分で洗浄不足や洗浄水の乾燥残りによる汚染が生じやすい。画素電極８は保持容量電極３と一部が重複するように形成されるため、上記の汚染によって透明導電膜の剥がれが生じると、画素電極８の欠損を招く。しかし、本実施の形態では、層間絶縁膜１２の上面にそのような凸部がないため、洗浄不足や洗浄水の乾燥残りによる汚染が防止され、層間絶縁膜１２と透明導電膜との間に高い密着性が得られるため、画素電極８の欠損を防止することができる。
In the cleaning process performed immediately before the formation of the transparent conductive film to be the
＜実施の形態２＞
図６は、実施の形態２に係る表示装置用基板であるＴＦＴアレイ基板の構成を示す図であり、図１に示すＡ−Ａ線に沿った断面図である。図６において、図２に示したものと同様の機能を有する要素には同一符号を付してある。
<
FIG. 6 is a diagram showing a configuration of a TFT array substrate which is a display device substrate according to the second embodiment, and is a cross-sectional view taken along the line AA shown in FIG. In FIG. 6, the elements having the same functions as those shown in FIG.
実施の形態２に係るＴＦＴアレイ基板では、図６に示すように、ゲート絶縁膜１１の上面に、保持容量電極３に起因する凸部が形成されている。しかし、その上に形成された層間絶縁膜１２の上面には、保持容量電極３に起因する凸部はない。さらに、層間絶縁膜１２の上面には、ソース配線５に起因する凸部はない。すなわち、本実施の形態では、層間絶縁膜１２の上面において、保持容量電極３の上方の部分だけでなく、ソース配線５の上方の部分も平坦になっている。
In the TFT array substrate according to the second embodiment, as shown in FIG. 6, a protrusion due to the
また、層間絶縁膜１２の上には、さらに、層間絶縁膜１３が形成されており、画素電極８は層間絶縁膜１３の上に形成されている。本実施の形態では、層間絶縁膜１２を「第１の層間絶縁膜」と称し、層間絶縁膜１３を「第２の層間絶縁膜」と称することとする。
Further, an
第２の層間絶縁膜１３の上面は、第１の層間絶縁膜１２の上面と同様に、保持容量電極３およびソース配線５の上方の部分が平坦になっている。従って、第２の層間絶縁膜１３を形成した後の洗浄工程における洗浄水の水はけがよく、第２の層間絶縁膜１３の上面に洗浄水の水しみが残ることが防止される。よって、第２の層間絶縁膜１３の上面の汚染が防止され、第２の層間絶縁膜１３と画素電極８との間に高い密着性を得ることができる。
Similar to the top surface of the first
以下、実施の形態２に係るＴＦＴアレイ基板の製造方法を説明する。まず、実施の形態１と同様の手法により、透明基板１０の上に、第１の導電膜からなるゲート配線１、ゲート電極２および保持容量電極３と、第１の絶縁膜からなるゲート絶縁膜１１と、半導体材料からなる半導体膜４，４ａと、第２の導電膜からなるソース配線５、ソース電極６およびドレイン電極７と、第２の絶縁膜からなる第１の層間絶縁膜１２とを形成する。このとき、第１の層間絶縁膜１２の上面には、保持容量電極３およびソース配線５に起因する凸部が形成される（図７参照）。
Hereinafter, a manufacturing method of the TFT array substrate according to the second embodiment will be described. First, in the same manner as in the first embodiment, the gate wiring 1 made of the first conductive film, the
その後、図７のように、第１の層間絶縁膜１２の上にフォトレジスト３０を塗布する。そして、フォトレジスト３０を露光・現像することにより、フォトレジスト３０のパターニングが行われる。本実施の形態でも、フォトレジスト３０を露光する際に用いるフォトマスク３５として、全透過領域および半透過領域を有するグレートーンマスク（またはハーフトーンマスク）を用いる。
Thereafter, as shown in FIG. 7, a
フォトマスク３５においては、コンタクトホール９の形成領域に全透過領域が配置され、保持容量電極３およびソース配線５の上方に半透過領域３５ａ，３５ｂが配置される。よって、フォトマスク３５を用いた露光の後、現像処理を行うと、コンタクトホール９の形状領域ではフォトレジスト３０が完全に除去され、保持容量電極３およびソース配線５の上方にはフォトレジスト３０が薄く残り、それ以外の領域ではフォトレジスト３０が厚く残る。実施の形態２では、保持容量電極３上方の半透過領域３５ａの透過率を、ソース配線５上方の半透過領域３５ｂの透過率よりも低く設定している。よって、現像後のフォトレジスト３０の厚さは、図８のように、保持容量電極３上方の部分よりもソース配線５上方の部分の方が薄くなる。
In the
そして、フォトレジスト３０をマスクにするドライエッチングにより第１の層間絶縁膜１２をパターニングする。このとき、コンタクトホール９の形成領域では、第１の層間絶縁膜１２が完全に除去されて、ドレイン電極７に達するコンタクトホール９が形成される。一方、保持容量電極３およびソース配線５の上方では、コンタクトホール９を形成するドライエッチングの途中でフォトレジスト３０が除去され、その部分に第１の層間絶縁膜１２の凸部が露出し、さらに、その凸部の上面が除去される。このドライエッチングは、保持容量電極３およびソース配線５に起因する凸部が平坦になるまで行う。
Then, the first
その後、残存したフォトレジスト３０を除去する。その結果、図９のように、保持容量電極３およびソース配線５に起因する凸部のない第１の層間絶縁膜１２が形成される。また、第１の層間絶縁膜１２の厚さは、保持容量電極３およびソース配線５の上方で、他の部分よりも薄くなる。
Thereafter, the remaining
次に、第１の層間絶縁膜１２およびコンタクトホール９を形成した後の透明基板１０を洗浄する。そして、例えばＣＶＤ法により、第１の層間絶縁膜１２の上に第３の絶縁膜を成膜することで、図１０のように、第２の層間絶縁膜１３を形成する。層間絶縁膜１２の上面における保持容量電極３およびソース配線５の上方の部分は平坦であるため、第２の層間絶縁膜１３の上面における保持容量電極３およびソース配線５の上方の部分も平坦になる。第３の絶縁膜としては、例えば、厚さ１５０ｎｍ程度のＳｉＮなどを用いることができる。
Next, the
さらに、第２の層間絶縁膜１３の上にフォトレジストを塗布し、写真製版技術により、フォトレジストに、コンタクトホール９に対応する位置に開口を設ける。そして、当該フォトレジストをマスクにするウェットエッチングにより第２の層間絶縁膜１３をパターニングし、その後、当該フォトレジストを除去する。その結果、コンタクトホール９が、第１の層間絶縁膜１２および第２の層間絶縁膜１３を貫通するようになる。
Further, a photoresist is applied on the second
次に、第２の層間絶縁膜１３を形成した後の透明基板１０を洗浄する。そして、コンタクトホール９の内部を含む第２の層間絶縁膜１３上に、スパッタ法により透明導電膜を形成する。さらに、透明導電膜の上にフォトレジストを塗布する。続いて、写真製版技術により、フォトレジストを画素電極８の形状に加工する。そして、当該フォトレジストをマスクにするウェットエッチングにより透明導電膜をパターニングし、その後、当該フォトレジストを除去する。その結果、第２の層間絶縁膜１３上に、透明導電膜からなる画素電極８が形成され、図６に示した構造が得られる。透明導電膜としては、例えば、ＩＴＯなどを用いることができる。
Next, the
本実施の形態では、第２の層間絶縁膜１３の上面に、保持容量電極３およびソース配線５に起因する凸部がないため、第２の層間絶縁膜１３の上面が洗浄不足や洗浄水の乾燥残りによって汚染されることが防止される。よって、第２の層間絶縁膜１３と透明導電膜との間に高い密着性が得られ、画素電極８の欠損を防止することができる。
In the present embodiment, since there is no protrusion due to the
また、第１の層間絶縁膜１２の上面に、ソース配線５に起因する凸部が無いため、第２の層間絶縁膜１３には、図１１のように、ソース配線５を挟んで隣り合う画素に跨がるように排水用スリット１５を設けてもよい（図１１では第２の層間絶縁膜１３の図示を省略しているが、排水用スリット１５の形成位置を点線で示している）。なお、図１１では、排水用スリット１５の延在方向を、保持容量電極３およびソース配線５の延在方向に対して垂直にした例を示しているが、排水用スリット１５の延在方向は、洗浄工程において洗浄液が流れる方向に応じて変えてもよい。
Further, since there is no convex portion due to the
＜実施の形態３＞
図１２は、実施の形態３に係る表示装置用基板であるＴＦＴアレイ基板の構成を示す図であり、図１に示すＡ−Ａ線に沿った断面図である。図１２において、図２に示したものと同様の機能を有する要素には同一符号を付してある。
<
12 is a diagram showing a configuration of a TFT array substrate which is a display device substrate according to
実施の形態３に係るＴＦＴアレイ基板では、図１２に示すように、層間絶縁膜１２の上面に、保持容量電極３およびソース配線５に起因する凸部が形成されている。ただし、各凸部の側面は階段状になっており、それによって、各凸部は、上部ほど幅が狭くなるテーパ形状となっている。この構成によれば、各凸部の側面が層間絶縁膜１２の主表面に対して垂直の場合に比べて、凸部の両脇の段差部分で洗浄不足や洗浄水の乾燥残りが生じにくい。よって、層間絶縁膜１２と画素電極８との間に高い密着性を得ることができる。
In the TFT array substrate according to the third embodiment, as shown in FIG. 12, a convex portion due to the
以下、実施の形態３に係るＴＦＴアレイ基板の製造方法を説明する。まず、実施の形態１と同様の手法により、透明基板１０の上に、第１の導電膜からなるゲート配線１、ゲート電極２および保持容量電極３と、第１の絶縁膜からなるゲート絶縁膜１１と、半導体材料からなる半導体膜４，４ａと、第２の導電膜からなるソース配線５、ソース電極６およびドレイン電極７と、第２の絶縁膜からなる層間絶縁膜１２とを形成する。このとき、層間絶縁膜１２の上面に、保持容量電極３およびソース配線５に起因する凸部が形成される（図１３参照）。
Hereinafter, a manufacturing method of the TFT array substrate according to the third embodiment will be described. First, in the same manner as in the first embodiment, the gate wiring 1 made of the first conductive film, the
その後、図１３のように、層間絶縁膜１２の上にフォトレジスト４０を塗布する。そして、フォトレジスト４０を露光・現像することにより、フォトレジスト４０のパターニングが行われる。本実施の形態では、フォトレジスト４０を露光する際に用いるフォトマスク４５として、全透過領域および半透過領域を有するグレートーンマスク（またはハーフトーンマスク）を用いる。
Thereafter, as shown in FIG. 13, a
フォトマスク４５においては、コンタクトホール９の形成領域に全透過領域が配置され、保持容量電極３の幅方向の両端部の上方およびソース配線５の幅方向の両端部の上方に半透過領域４５ａが配置される。よって、フォトマスク４５を用いた露光の後、現像処理を行うと、図１４のように、コンタクトホール９の形状領域ではフォトレジスト４０が完全に除去され、保持容量電極３の幅方向の両端部の上方およびソース配線５の幅方向の両端部の上方にはフォトレジスト４０が薄く残り、それ以外の領域ではフォトレジスト４０が厚く残る。
In the
そして、フォトレジスト４０をマスクにするドライエッチングにより層間絶縁膜１２をパターニングする。このとき、コンタクトホール９の形成領域では、層間絶縁膜１２が完全に除去されて、ドレイン電極７に達するコンタクトホール９が形成される。一方、保持容量電極３の幅方向の両端部の上方およびソース配線５の幅方向の両端部の上方では、コンタクトホール９を形成するドライエッチングの途中でフォトレジスト４０が除去され、その部分に層間絶縁膜１２の凸部の端部が露出し、その上面が除去される。つまり、層間絶縁膜１２の凸部の上端部が面取りされる。その後、残存したフォトレジスト４０を除去する。その結果、図１５のように、保持容量電極３およびソース配線５に起因する層間絶縁膜１２の凸部が、テーパ形状に加工される。
Then, the
その後は、実施の形態１と同様の手法により、層間絶縁膜１２に、透明導電膜からなる画素電極８を形成する。その結果、図１２に示した構造が得られる。
Thereafter, a
実施の形態３では、層間絶縁膜１２の上面における保持容量電極３およびソース配線５に起因する凸部が、テーパ形状に加工される。よって、凸部の両脇の段差部分で洗浄不足や洗浄水の乾燥残りが生じることが抑制される。従って、層間絶縁膜１２と透明導電膜との間に高い密着性が得られるため、画素電極８の欠損を防止することができる。
In the third embodiment, the convex portion due to the
保持容量電極３およびソース配線５に起因する層間絶縁膜１２の凸部は、より滑らかなテーパ形状であることが好ましい。よって、当該凸部の側面が、緩やかな傾斜を有し、各段の高さが小さい複数の段からなる階段状となるように、フォトマスク４５における半透過領域４５ａの幅、並びに、半透過領域４５ａ内における透過率の変化を調整するとよい。
The convex portion of the
＜実施の形態４＞
図１６は、実施の形態４に係る表示装置用基板であるＴＦＴアレイ基板の構成を示す図であり、図１に示すＡ−Ａ線に沿った断面図である。図１６において、図２に示したものと同様の機能を有する要素には同一符号を付してある。
<
FIG. 16 is a diagram showing a configuration of a TFT array substrate, which is a display device substrate according to
実施の形態４に係るＴＦＴアレイ基板では、図１６に示すように、ゲート絶縁膜１１の上面に、保持容量電極３に起因する凸部が無い。そのため、層間絶縁膜１２の上面にも、保持容量電極３に起因する凸部は無い。すなわち、本実施の形態では、層間絶縁膜１２の上面において、保持容量電極３の上方の部分は平坦になっている。従って、層間絶縁膜１２を形成した後の洗浄工程における洗浄水の水はけがよく、層間絶縁膜１２の上面に洗浄水の水しみが残ることが防止される。よって、層間絶縁膜１２の上面の汚染が防止され、層間絶縁膜１２と画素電極８との間に高い密着性を得ることができる。
In the TFT array substrate according to the fourth embodiment, as shown in FIG. 16, the upper surface of the
以下、実施の形態４に係るＴＦＴアレイ基板の製造方法を説明する。まず、実施の形態１と同様の手法により、透明基板１０の上に、第１の導電膜からなるゲート配線１、ゲート電極２および保持容量電極３と、第１の絶縁膜からなるゲート絶縁膜１１とを形成する。このとき、ゲート絶縁膜１１の上面に、保持容量電極３に起因する凸部が形成される（図１７参照）。
Hereinafter, a manufacturing method of the TFT array substrate according to the fourth embodiment will be described. First, in the same manner as in the first embodiment, the gate wiring 1 made of the first conductive film, the
次に、例えばＣＶＤ法により、図１７のように、ゲート絶縁膜１１状に半導体材料４ｂを成膜する。そして、半導体材料４ｂの上に、フォトレジスト５０を塗布し、写真製版技術により、フォトレジスト５０を半導体膜４およびソース配線５の形状に加工する。そして、当該フォトレジスト５０をマスクにするドライエッチングにより半導体材料４ｂをパターニングし、図１８のようにゲート絶縁膜１１上に、半導体膜４，４ａを形成する。
Next, the
フォトレジスト５０を除去した後、再度、ゲート絶縁膜１１上にフォトレジスト５１を塗布する。そして、写真製版技術により、図１９のように、保持容量電極３の上方にフォトレジスト５１の開口を形成する。それにより、保持容量電極３に起因するゲート絶縁膜１１上面の凸部が、フォトレジスト５１の開口に露出される。そして、フォトレジスト５１をマスクにするドライエッチングにより、ゲート絶縁膜１１の上面をエッチングし、フォトレジスト５１を除去する。その結果、図２０のように、保持容量電極３に起因するゲート絶縁膜１１の凸部が除去され、その部分が平坦化される。
After removing the
その後は、実施の形態１と同様の手法により、第２の導電膜からなるソース配線５、ソース電極６およびドレイン電極７を形成した後、図２１のように、第２の絶縁膜からなる層間絶縁膜１２を形成する。そして、写真製版技術を用いて、層間絶縁膜１２の上に、コンタクトホール９の形成領域が開口されたフォトレジストを形成する。実施の形態４では、当該フォトレジストを露光する際に用いるフォトマスクは、遮光領域と全透過領域のみからなる一般的なフォトマスクを用いればよい。つまり、現像処理の後に残るフォトレジストの厚さは均一でよい。そして、当該フォトレジストをマスクにするドライエッチングにより、層間絶縁膜１２にコンタクトホール９を形成する。
Thereafter, the
層間絶縁膜１２およびコンタクトホール９を形成した後の透明基板１０を洗浄した後、実施の形態１と同様の手法により、層間絶縁膜１２上に、透明導電膜からなる画素電極８を形成することで、図１６に示した構造が得られる。
After the
層間絶縁膜１２の上面に保持容量電極３に起因する凸部がないため、層間絶縁膜１２の上面を洗浄する工程で洗浄不足や洗浄水の乾燥残りが生じることが防止される。よって、層間絶縁膜１２と透明導電膜との間に高い密着性が得られるため、画素電極８の欠損を防止することができる。
Since there are no protrusions due to the
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。 It should be noted that the present invention can be freely combined with each other within the scope of the invention, and each embodiment can be appropriately modified or omitted.
１ ゲート配線、２ ゲート電極、３ 保持容量電極、４ 半導体膜、４ａ 半導体膜、４ｂ 半導体材料、５ ソース配線、６ ソース電極、７ ドレイン電極、８ 画素電極、９ コンタクトホール、１０ 透明基板、１１ ゲート絶縁膜、１２，１３ 層間絶縁膜、１００ ＴＦＴ、１５ 排水用スリット、２０ フォトレジスト、２５ フォトマスク、２５ａ，２５ｂ 半透過領域、３０ フォトレジスト、３５ フォトマスク、３５ａ，３５ｂ 半透過領域、４０ フォトレジスト、４５ フォトマスク、４５ａ 半透過領域、５０，５１ フォトレジスト。 DESCRIPTION OF SYMBOLS 1 Gate wiring, 2 Gate electrode, 3 Retention capacity electrode, 4 Semiconductor film, 4a Semiconductor film, 4b Semiconductor material, 5 Source wiring, 6 Source electrode, 7 Drain electrode, 8 Pixel electrode, 9 Contact hole, 10 Transparent substrate, 11 Gate insulating film, 12, 13 Interlayer insulating film, 100 TFT, 15 Drain slit, 20 Photo resist, 25 Photo mask, 25a, 25b Transflective region, 30 Photo resist, 35 Photo mask, 35a, 35b Transflective region, 40 Photoresist, 45 photomask, 45a transflective region, 50, 51 photoresist.
Claims (10)
平面視で前記ソース配線の両脇に配設された保持容量電極と、
前記保持容量電極および前記ソース配線の上方に配設された層間絶縁膜と、
前記層間絶縁膜上に配設された画素電極と、を備え、
前記層間絶縁膜の上面において、前記保持容量電極の上方の部分が平坦である
ことを特徴とする表示装置用基板。 A source wiring extending on the substrate;
A storage capacitor electrode disposed on both sides of the source wiring in plan view;
An interlayer insulating film disposed above the storage capacitor electrode and the source wiring;
A pixel electrode disposed on the interlayer insulating film,
A substrate for a display device, wherein a portion above the storage capacitor electrode is flat on the upper surface of the interlayer insulating film.
平面視で前記ソース配線の両脇に配設された保持容量電極と、
前記保持容量電極および前記ソース配線の上方に配設された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に配設された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に配設された画素電極と、を備え、
前記第１の層間絶縁膜および前記第２の層間絶縁膜の上面において、前記保持容量電極および前記ソース配線の上方の部分が平坦である
ことを特徴とする表示装置用基板。 A source wiring extending on the substrate;
A storage capacitor electrode disposed on both sides of the source wiring in plan view;
A first interlayer insulating film disposed above the storage capacitor electrode and the source wiring;
A second interlayer insulating film disposed on the first interlayer insulating film;
A pixel electrode disposed on the second interlayer insulating film,
A substrate for a display device, wherein upper portions of the storage capacitor electrode and the source wiring are flat on the upper surfaces of the first interlayer insulating film and the second interlayer insulating film.
平面視で前記ソース配線の両脇に配設された保持容量電極と、
前記保持容量電極および前記ソース配線の上方に配設された層間絶縁膜と、
前記層間絶縁膜上に配設された画素電極と、を備え、
前記層間絶縁膜の上面において、前記保持容量電極および前記ソース配線の上方の部分には凸部が形成されており、
前記凸部は、階段状の側面を有するテーパ形状である
ことを特徴とする表示装置用基板。 A source wiring extending on the substrate;
A storage capacitor electrode disposed on both sides of the source wiring in plan view;
An interlayer insulating film disposed above the storage capacitor electrode and the source wiring;
A pixel electrode disposed on the interlayer insulating film,
On the upper surface of the interlayer insulating film, a convex portion is formed on the upper portion of the storage capacitor electrode and the source wiring,
The display device substrate, wherein the convex portion has a tapered shape having stepped side surfaces.
前記ゲート配線上に配設されたゲート絶縁膜と、
前記ゲート絶縁膜上に延在するソース配線と、
前記ゲート絶縁膜の下に形成され、平面視で前記ソース配線の両脇に配設された保持容量電極と、
前記ソース配線の上方に配設された層間絶縁膜と、
前記層間絶縁膜上に配設された画素電極と、を備え、
前記ゲート絶縁膜の上面において、前記保持容量電極の上方の部分が平坦である
ことを特徴とする表示装置用基板。 Gate wiring extending on the substrate;
A gate insulating film disposed on the gate wiring;
A source wiring extending on the gate insulating film;
A storage capacitor electrode formed under the gate insulating film and disposed on both sides of the source wiring in plan view;
An interlayer insulating film disposed above the source wiring;
A pixel electrode disposed on the interlayer insulating film,
A substrate for a display device, wherein an upper portion of the storage capacitor electrode is flat on an upper surface of the gate insulating film.
前記保持容量電極および前記ソース配線上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にフォトレジストを形成し、前記フォトレジストをマスクにするエッチングにより、前記層間絶縁膜にコンタクトホールを形成する工程と、
前記層間絶縁膜上に画素電極を形成する工程と、を備え、
前記フォトレジストは、前記保持容量電極および前記ソース配線の上方の部分が他の部分よりも薄く形成され、
前記コンタクトホールを形成するための前記エッチングにおいて、前記層間絶縁膜における前記保持容量電極および前記ソース配線の上方の部分が前記フォトレジストから露出されて、その部分が平坦化される
ことを特徴とする表示装置用基板の製造方法。 Forming a storage capacitor electrode disposed on both sides of the source wiring and the source wiring in plan view on the substrate;
Forming an interlayer insulating film on the storage capacitor electrode and the source wiring;
Forming a photoresist on the interlayer insulating film, and forming a contact hole in the interlayer insulating film by etching using the photoresist as a mask;
Forming a pixel electrode on the interlayer insulating film, and
The photoresist is formed such that the upper part of the storage capacitor electrode and the source wiring is thinner than the other part,
In the etching for forming the contact hole, a portion of the interlayer insulating film above the storage capacitor electrode and the source wiring is exposed from the photoresist, and the portion is planarized. A method for manufacturing a substrate for a display device.
前記保持容量電極および前記ソース配線上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上にフォトレジストを形成し、前記フォトレジストをマスクにするエッチングにより、前記第１の層間絶縁膜にコンタクトホールを形成する工程と、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に画素電極を形成する工程と、を備え、
前記フォトレジストは、前記保持容量電極および前記ソース配線の上方の部分が他の部分よりも薄く形成され、
前記コンタクトホールを形成するための前記エッチングにおいて、前記第１の層間絶縁膜における前記保持容量電極および前記ソース配線の上方の部分が前記フォトレジストから露出され、その部分が平坦化される
ことを特徴とする表示装置用基板の製造方法。 Forming a storage capacitor electrode disposed on both sides of the source wiring and the source wiring in plan view on the substrate;
Forming a first interlayer insulating film on the storage capacitor electrode and the source wiring;
Forming a photoresist on the first interlayer insulating film, and forming a contact hole in the first interlayer insulating film by etching using the photoresist as a mask;
Forming a second interlayer insulating film on the first interlayer insulating film;
Forming a pixel electrode on the second interlayer insulating film, and
The photoresist is formed such that the upper part of the storage capacitor electrode and the source wiring is thinner than the other part,
In the etching for forming the contact hole, a portion above the storage capacitor electrode and the source wiring in the first interlayer insulating film is exposed from the photoresist, and the portion is planarized. The manufacturing method of the board | substrate for display apparatuses.
前記保持容量電極および前記ソース配線上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にフォトレジストを形成し、前記フォトレジストをマスクにするエッチングにより層間絶縁膜にコンタクトホールを形成する工程と、
前記層間絶縁膜上に画素電極を形成する工程と、を備え、
前記フォトレジストは、前記保持容量電極の幅方向の両端部および前記ソース配線の幅方向の両端部の上方の部分が他の部分よりも薄く形成され、
前記コンタクトホールを形成するための前記エッチングにおいて、前記層間絶縁膜における前記保持容量電極の幅方向の両端部および前記ソース配線の幅方向の両端部の上方の部分が前記フォトレジストから露出され、その部分が階段状に加工される
ことを特徴とする表示装置用基板の製造方法。 Forming a storage capacitor electrode disposed on both sides of the source wiring and the source wiring in plan view on the substrate;
Forming an interlayer insulating film on the storage capacitor electrode and the source wiring;
Forming a photoresist on the interlayer insulating film, and forming a contact hole in the interlayer insulating film by etching using the photoresist as a mask;
Forming a pixel electrode on the interlayer insulating film, and
The photoresist is formed so that both ends in the width direction of the storage capacitor electrode and the upper portions of both ends in the width direction of the source wiring are thinner than the other portions,
In the etching for forming the contact hole, both end portions in the width direction of the storage capacitor electrode and upper portions in the width direction of the source wiring in the interlayer insulating film are exposed from the photoresist, A method for manufacturing a substrate for a display device, wherein the portion is processed into a stepped shape.
前記ゲート配線および前記保持容量電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記保持容量電極の上方が開口されたフォトレジストを形成し、前記フォトレジストをマスクにするエッチングにより前記ゲート絶縁膜における前記保持容量電極の上方の部分を平坦化する工程と、
前記ゲート絶縁膜上にソース配線を形成する工程と、
前記ソース配線上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に画素電極を形成する工程と、を備える
ことを特徴とする表示装置用基板の製造方法。 Forming a gate wiring and a storage capacitor electrode on the substrate;
Forming a gate insulating film on the gate wiring and the storage capacitor electrode;
Forming a photoresist having an opening above the storage capacitor electrode on the gate insulating film, and planarizing a portion of the gate insulating film above the storage capacitor electrode by etching using the photoresist as a mask; When,
Forming a source wiring on the gate insulating film;
Forming an interlayer insulating film on the source wiring;
Forming a pixel electrode on the interlayer insulating film. A method for manufacturing a substrate for a display device.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016104102A JP2017211473A (en) | 2016-05-25 | 2016-05-25 | Substrate for display and method for manufacturing the same, display panel, and display |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019058770A1 (en) | 2017-09-21 | 2019-03-28 | 矢崎総業株式会社 | Optical connector device |
-
2016
- 2016-05-25 JP JP2016104102A patent/JP2017211473A/en active Pending
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|---|---|---|---|---|
| WO2019058770A1 (en) | 2017-09-21 | 2019-03-28 | 矢崎総業株式会社 | Optical connector device |
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