JP2017200129A

JP2017200129A - 撮像装置

Info

Publication number: JP2017200129A
Application number: JP2016091532A
Authority: JP
Inventors: 誠也本田; Seiya Honda; 浩和澤田; Hirokazu Sawada
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 2016-04-28
Filing date: 2016-04-28
Publication date: 2017-11-02

Abstract

【課題】内視鏡自体の遮光構造、配光特性または組立精度等によらず、固体撮像素子における有効画素開始位置を正確に算出する。【解決手段】有効画素開始位置算出部（タイミング調整部２５ａ）は、第１サンプルホールド部において第１出力信号をサンプルホールドする第１サンプルホールド動作時と第２サンプルホールド部において第２出力信号をサンプルホールドする第２サンプルホールド動作時との間において、ＶＤＤ電圧制御部２６の制御によりＣＭＯＳイメージセンサ撮像素子２２に供給するＶＤＤをグランドレベルに設定し、かつ、リセットトランジスタＭＲＳＴをリセット制御して電荷検出部（ＦＤ）に所定の電荷を逆注入させた後、撮像素子２２から出力した撮像信号のエッジを抽出し、複数の画素に係る有効画素開始位置を算出する。【選択図】図２

Description

本発明は、撮像装置に関し、特に、固体撮像素子における有効画素開始位置を算出可能とする撮像装置に関する。

被検体の内部の被写体を撮像する内視鏡、及び、内視鏡により撮像された被写体の観察画像を生成する画像処理装置等を具備する内視鏡システムが、医療分野及び工業分野等において広く用いられている。

このような内視鏡システムにおける内視鏡としては、従来、被写体像を入光する固体撮像素子として例えばＣＣＤイメージセンサを採用し、また、この固体撮像素子から出力されるアナログ撮像信号を伝送するケーブルを内部に配設する内視鏡が知られている（特許文献１参照）。

一方、この種の伝送ケーブルを配設する内視鏡においては、近年、撮像素子の高画素化および高速化に伴い、当該伝送ケーブル内を伝送する撮像信号の遅延が後段側（例えば、ビデオプロセッサ）における画像処理に影響を及ぼすようになってきた。

しかしながら、この伝送ケーブルにおける撮像信号の遅延量は、主として当該伝送ケーブルのケーブル長に起因することが知られていることから、従来、内視鏡ごとに予め当該遅延量を求めておくことにより、上述した後段側における画像処理への影響を排除することが可能となっている。

具体的には、内視鏡における固体撮像素子に一定の光を照射し、この固体撮像素子における複数の画素のうち当該照射光に反応し始める画素を有効画素の開始位置とみなすことで、伝送ケーブルに起因する遅延量を求め、この遅延量を当該内視鏡固有の遅延量として所定のメモリに記憶し、後段側の画素処理においてこの遅延量を考慮することにより、悪影響を排除することが可能となる。

すなわち、当該固体撮像素子における有効画素開始位置を正確に算出することができれば、この有効画素開始位置の算出結果と、上述した伝送ケーブルに由来する遅延に係るパラメータとに基づいて、当該内視鏡固有の「正しい遅延量」を求めることができることから、上述した「有効画素開始位置」を正確に算出することが重要となる。

特開２００９−１０６４４２号公報

一方、この種の内視鏡においては、従来、内視鏡自体の遮光構造、配光特性または組立精度等により、固体撮像素子における光に反応し始める画素の位置（すなわち、上述した有効画素開始位置）を正確に求めることが困難となる虞があった。

この場合、すなわち、有効画素開始位置を誤って認識してしまうと、上述した理由により、伝送ケーブルに起因する「遅延量」についても間違って認識しまうこととなり、上記の「正しい遅延量」を得ることができない虞があった。

そして、この「正しい遅延量」を得ることができない場合、後段の画像処理において、例えば、色ずれ、または、レンズとの中心位置ずれという不具合を生じる虞があった。

本発明は上述した事情に鑑みてなされたものであり、内視鏡自体の遮光構造、配光特性または組立精度等によらず、固体撮像素子における有効画素開始位置を正確に算出することができる撮像装置を提供することを目的とする。

本発明の一態様の撮像装置は、入射光に応じて光を光電変換して信号電荷を蓄積する光電変換素部と、前記光電変換部において蓄積された信号電荷を転送する電荷転送部と、前記電荷転送部に接続され、前記光電変換部において蓄積された前記信号電荷を検出する電荷検出部と、前記電荷検出部をリセットするためのリセット動作を実行するリセット部と、を有する画素を複数備え、前記光電変換部において蓄積された前記信号電荷に基づく撮像信号を出力する固体撮像素子であって、
前記電荷転送部がオフされた状態において、前記リセット部におけるリセット動作により前記電荷検出部がリセットされた際の当該電荷検出部に係るリセットノイズ信号に基づく第１出力信号をサンプルホールドする第１サンプルホールド部と、前記電荷転送部がオンされた状態において、前記光電変換部が蓄積した信号電荷を前記電荷検出部に転送した後、当該電荷検出部における前記リセットノイズ信号を含む検出信号に基づく第２出力信号をサンプルホールドする第２サンプルホールド部と、前記第１サンプルホールド部においてサンプルホールドされた前記第１出力信号と、前記第２サンプルホールド部においてサンプルホールドされた前記第２出力信号との差動出力信号を出力する差動出力部と、を有する固体撮像素子と、
前記固体撮像素子に供給する電源電圧値を、当該固体撮像素子が稼働する第１の電圧値から当該第１の電圧値より低い電圧であって、前記電荷検出部に所定の電荷を逆注入可能とする第２の電圧値に設定可能とする電源電圧制御部と、
前記電荷検出部に所定の電荷を逆注入するため前記リセット部におけるリセット動作を制御するリセット制御部と、
前記固体撮像素子から出力した前記撮像信号のエッジを抽出し、前記複数の画素に係る有効画素開始位置を算出する有効画素開始位置算出部と、
を備え、
前記有効画素開始位置算出部は、
前記第１サンプルホールド部において前記第１出力信号をサンプルホールドする第１サンプルホールド動作時と前記第２サンプルホールド部において前記第２出力信号をサンプルホールドする第２サンプルホールド動作時との間において、前記電源電圧制御部を制御して、前記固体撮像素子に供給する電源電圧値を前記第２の電圧値に設定し、かつ、前記リセット制御部を制御して、前記リセット部におけるリセット動作を実行させることにより前記電荷検出部をリセットせしめ、当該電荷検出部に所定の電荷が逆注入された状態にされた後、前記固体撮像素子から出力した前記撮像信号のエッジを抽出し、前記複数の画素に係る有効画素開始位置を算出する。

本発明によれば、内視鏡自体の遮光構造、配光特性または組立精度等によらず、固体撮像素子における有効画素開始位置を正確に算出することができる撮像装置を提供することができる。

図１は、本発明の第１の実施形態の内視鏡を含む内視鏡システムの構成を示す図である。図２は、第１の実施形態の内視鏡を含む内視鏡システムの電気的な構成を示すブロック図である。図３は、第１の実施形態の内視鏡における撮像素子の構成を示すブロック図である。図４は、第１の実施形態の内視鏡における撮像素子の詳細な構成を示す電気回路図である。図５は、第１の実施形態の内視鏡において、内視鏡構造等に問題が無いとした場合における有効画素開始位置の算出工程を示すフローチャートである。図６は、第１の実施形態の内視鏡において、内視鏡構造等に問題が無いとした場合における有効画素開始位置の算出工程を示すタイミングチャートである。図７は、第１の実施形態の内視鏡において、水平同期信号と有効画素開始位置との位相差を求める際の様子を示したタイミングチャートである。図８は、第１の実施形態の内視鏡における有効画素開始位置の算出工程を示すフローチャートである。図９は、第１の実施形態の内視鏡における有効画素開始位置の算出工程を示すタイミングチャートである。図１０は、本発明の第２の実施形態の内視鏡における撮像素子の詳細な構成を示す電気回路図である。図１１は、第２の実施形態の内視鏡において、内視鏡構造等に問題が無いとした場合における有効画素開始位置の算出工程を示すタイミングチャートである。図１２は、第２の実施形態の内視鏡における有効画素開始位置の算出工程を示すタイミングチャートである。図１３は、従来の内視鏡において、内視鏡自体の遮光構造、配光特性および組立精度に問題が無く、有効画素領域とＯＢ画素領域との境界に光が適切に照射されている状態を示した説明図である。図１４は、従来の内視鏡において、内視鏡自体の遮光構造、配光特性または組立精度に問題が有り、有効画素領域とＯＢ画素領域との境界に光が十分に照射されていない状態を示した説明図である。図１５は、従来の内視鏡において、内視鏡自体の遮光構造、配光特性および組立精度に問題が無く、有効画素領域とＯＢ画素領域との境界に光が適切に照射されている状態における有効画素開始位置を示した説明図である。図１６は、従来の内視鏡において、内視鏡自体の遮光構造、配光特性および組立精度に問題が無い状態における、伝送ケーブルによる撮像信号の遅延状態を示したタイミングチャートである。図１７は、従来の内視鏡において、内視鏡自体の遮光構造、配光特性または組立精度に問題が有り、有効画素領域とＯＢ画素領域との境界に光が十分に照射されていない状態における有効画素開始位置を示した説明図である。図１８は、従来の内視鏡において、内視鏡自体の遮光構造、配光特性または組立精度に問題が有る状態における、伝送ケーブルによる撮像信号の遅延状態を示したタイミングチャートである。

以下、図面を参照して本発明の実施形態を説明する。

＜第１の実施形態＞
図１は、本発明の第１の実施形態の撮像装置を含む内視鏡システムの構成を示す図であり、図２は、第１の実施形態の撮像装置を含む内視鏡システムの電気的な構成を示すブロック図である。

なお、本実施形態においては、撮像装置として、固体撮像素子を有し被検体の内部の被写体を撮像する内視鏡を例に挙げて説明する。

図１、図２に示すように、本第１の実施形態の撮像装置（内視鏡）を有する内視鏡システム１は、被検体の観察し撮像する内視鏡２と、当該内視鏡２に接続され前記撮像信号を入力し所定の画像処理を施すビデオプロセッサ３と、被検体を照明するための照明光を供給する光源装置４と、撮像信号に応じた観察画像を表示するモニタ装置５と、を有している。

内視鏡２は、被検体の体腔内等に挿入される細長の挿入部６と、挿入部６の基端側に配設され術者が把持して操作を行う内視鏡操作部１０と、内視鏡操作部１０の側部から延出するように一方の端部が設けられたユニバーサルコード４１と、を有して構成されている。

挿入部６は、先端側に設けられた硬質の先端部７と、先端部７の後端に設けられた湾曲自在の湾曲部８と、湾曲部８の後端に設けられた長尺かつ可撓性を有する可撓管部９と、を有して構成されている。

前記ユニバーサルコード４１の基端側にはコネクタ４２が設けられ、当該コネクタ４２は光源装置４に接続されるようになっている。すなわち、コネクタ４２の先端から突出する流体管路の接続端部となる口金（図示せず）と、照明光の供給端部となるライトガイド口金（図示せず）とは光源装置４に着脱自在で接続されるようになっている。

さらに、前記コネクタ４２の側面に設けた電気接点部には接続ケーブル４３の一端が接続されるようになっている。そして、この接続ケーブル４３には、例えば内視鏡２における撮像素子２２（図２参照）からの撮像信号を伝送する信号線が内設され、また、他端のコネクタ部はビデオプロセッサ３に接続されるようになっている。

なお、前記コネクタ４２には、後述するＡＦＥ２４、ＦＰＧＡ２５、ＶＤＤ電圧制御部２６、撮像素子制御部２７、および、当該内視鏡２における固有の所定ＩＤ情報（例えば、遅延データ等）を記憶した記憶部２８等（図２参照）が配設されている（これら各構成要素については、後に詳述する）。

ここで、本実施形態の内視鏡２の構成を説明するに先立って、本願発明の課題を明確にするために、内視鏡自体の遮光構造、配光特性または組立精度が、固体撮像素子における有効画素開始位置の算出に及ぼす影響について、図１３〜図１８を参照して説明する。

上述したように、伝送ケーブルに起因する、内視鏡固有の撮像信号に係る「正しい遅延量」を正確に求めるためには、固体撮像素子における有効画素開始位置を正確に算出することを要するが、内視鏡自体の遮光構造、配光特性または組立精度等により、この有効画素開始位置を正確に求めることが困難となる虞があった。

図１３、図１５、図１６は、従来の内視鏡において、内視鏡自体の遮光構造、配光特性および組立精度に問題が無く、有効画素領域とＯＢ画素領域との境界に光が適切に照射されている状態を示した図であって、図１５は、有効画素開始位置を示した説明図であり、図１６は、伝送ケーブルによる撮像信号の遅延状態を示したタイミングチャートである。

図１３、図１５に示すように、内視鏡自体の遮光構造、配光特性および組立精度に問題が無い状態において撮像素子に光を照射すると、有効画素領域（図１５中、「画面」と表示）とＯＢ画素領域８１との境界には光が適切に照射されることとなる。

すなわちこのとき、図１５における有効画素領域とＯＢ画素領域８１との境界の拡大部が示すように、複数の画素のうちＯＢ画素領域８１における画素８２に対して、直近の有効画素面の左端の画素８３には適切に光が照射され、当該画素８３からは適切に撮像信号が出力されることとなる。

そしてこのとき内視鏡は、この画素８３の位置を当該内視鏡における「有効画素開始位置」として算出することができる。

ところで、上述したように、内視鏡先端部に配設された撮像素子からの撮像信号（図１６においては、先端部撮像信号）は、伝送ケーブルにおいて所定の遅延を生じることとなり、例えば、図１６に示す水平同期信号に対して、後段側（図１６においてはＣＶ部（ビデオプロセッサ３）撮像信号）において１クロック分の遅延を生じることとなる。

ここで、上述したように、有効画素開始位置を正確に算出できている以上、この遅延分（今の場合１クロック分）は、内視鏡固有の情報として正しく認識できるため、後段側において支障を来すことはない。

一方、内視鏡自体の遮光構造、配光特性または組立精度に問題が有り、有効画素領域とＯＢ画素領域との境界に光が十分に照射されていない状態を考える。

図１４、図１７、図１８は、従来の内視鏡において、内視鏡自体の遮光構造、配光特性または組立精度に問題が有り、有効画素領域とＯＢ画素領域との境界に光が十分に照射されていない状態を示した図であって、図１７は、有効画素開始位置を示した説明図であり、図１８は、伝送ケーブルによる撮像信号の遅延状態を示したタイミングチャートである。

図１４、図１７に示すように、内視鏡自体の遮光構造、配光特性および組立精度に問題が有る状態において撮像素子に光を照射すると、有効画素領域（図１７中、「画面」と表示）とＯＢ画素領域８１との境界には光が十分に照射されないこととなる（図１７中、斜線部分）。

すなわちこのとき、図１７における有効画素領域とＯＢ画素領域８１との境界の拡大部が示すように、複数の画素のうちＯＢ画素領域８１における画素８２に対して、直近の有効画素面の左端の画素８３には十分に光が照射されておらず、当該画素８３からは撮像信号が出力されない虞がある。

このとき内視鏡は、この画素８３を有効画素開始位置として算出することはなく、さらに右方向の画素（例えば、右隣の画素）の位置を当該内視鏡における「有効画素開始位置」として算出することとなる。

そして、もともと伝送ケーブルの遅延量が１クロック分である内視鏡の場合において、上述したように正しく有効画素開始位置を算出することができずに例えば、画素８３の右隣の画素の位置を有効画素開始位置と算出してしまうと、間違った遅延量（例えば、２クロック分の遅延量；図１８参照）として認識される虞がある。

そして、この「正しい遅延量」を得ることができない場合、後段の画像処理において、例えば、色ずれ、または、レンズとの中心位置ずれという不具合を生じる虞がある。

本願発明は、上述した事情に鑑みてなされたものであり、内視鏡自体の遮光構造、配光特性または組立精度等によらず、固体撮像素子における有効画素開始位置を正確に算出することができる撮像装置（内視鏡）を提供するものである。

図２に戻って、内視鏡２は、挿入部６の先端部７に配設された、被写体像を入光するレンズを含む対物光学系２１と、対物光学系２１における結像面に配設された撮像素子２２と、を備える。

また内視鏡２は、撮像素子２２から延出され、当該撮像素子２２から挿入部６、操作部１０、ユニバーサルコード４１を経て、コネクタ４２に至るまで配設されたケーブル２３を備える。

さらに内視鏡２は、ケーブル２３の後端側であってコネクタ４２に配設された、ＡＦＥ２４、ＦＰＧＡ２５、ＶＤＤ電圧制御部２６、撮像素子制御部２７、および、記憶部２８等を有する。

撮像素子２２は、本実施形態においてはＣＭＯＳイメージセンサにより構成される固体撮像素子である。以下、撮像素子２２の詳細な構成について図２および図３を参照して説明する。

図２に示すように、撮像素子２２は、撮像素子制御部２７からの撮像素子制御信号、および、ＶＤＤ電圧制御部２６からのＶＤＤ制御信号を受け撮像素子内部の各回路を制御する制御部５１と、光電変換素部（ＰＤ）等を備える撮像部５２と、撮像部５２からの出力信号に対して相関二重サンプリング処理を施し撮像信号として出力するＣＤＳ部５３と、を有する。

撮像部５２は、図４に示すように、フォトダイオード（ＰＤ；Photodiode）と、四つのトランジスタ（リセットトランジスタＭ_ＲＳＴ，電荷転送電極Ｍ_ＴＧ，増幅トランジスタＭ_Ｄ，行選択トランジスタＭ_ＳＥＬ）、電荷検出用浮遊拡散層（ＦＤ；Floating Diffusion、以下、電荷検出部）およびＶＤＤ電源制御部６１と、で主に構成される。

フォトダイオード（ＰＤ；Photodiode）は、入射光に応じて光を光電変換して所定の信号電荷を蓄積する光電変換素部である。

電荷転送電極Ｍ_ＴＧは、光電変換部であるフォトダイオード（ＰＤ）において蓄積された信号電荷を転送する転送ゲートであり、そのオン・オフは、制御部５１からの電荷転送パルスである制御信号φＴＧに制御される。

電荷検出部（ＦＤ；Floating Diffusion）は、前記電荷転送電極Ｍ_ＴＧに接続され、前記光電変換部（ＰＤ）において蓄積された前記信号電荷を検出する。

リセットトランジスタＭ_ＲＳＴは、前記電荷検出部（ＦＤ）をリセットするためのリセット動作を実行するリセット部であり、そのオン・オフは、制御部５１からの制御信号φＲＳＴに制御される。

増幅トランジスタＭ_Ｄは、前記電荷検出部（ＦＤ）に蓄積された電荷を増幅する。

行選択トランジスタＭ_ＳＥＬは、増幅トランジスタＭ_Ｄの出力端に接続され、制御部５１からの制御信号φＳＥＬに制御され、増幅トランジスタＭ_Ｄの出力信号に対して“行”を選択する。

ＶＤＤ電源制御部６１は、制御部５１に制御され、撮像素子２２に供給する電源電圧値（ＶＤＤ）を、撮像素子２２が稼働する第１の電圧値（ＶＤＤ）から当該ＶＤＤより低い電圧であって、前記電荷検出部（ＦＤ）に所定の電荷を逆注入可能とする第２の電圧値（ＶＤＤ_ＲＳＴ）に設定可能とする電源電圧制御部の一部を構成する。

なお、撮像部５２は、当該ＣＭＯＳイメージセンサである撮像素子２２において各画素毎に配設されるようなっている。すなわち、撮像部５２は複数の画素を有する。

前記撮像部５２は、さらに、画素アレイの外側であって前記行選択トランジスタＭ_ＳＥＬの出力端に接続された垂直出力線に設けられた定電流源Ｉ_ＢＩＡＳを有する。なお、前記増幅トランジスタＭ_Ｄと当該定電流源Ｉ_ＢＩＡＳとでソースフォロアを構成し、撮像部５２の出力信号を電圧信号として読み出すようになっている。

このような構成をなす撮像素子２２（撮像部５２）は、制御部５１の制御下に、所定の期間、フォトダイオード（ＰＤ）に蓄積された信号電荷が電荷転送パルスφＴＧによりフォトダイオード（ＰＤ）から電荷検出部（ＦＤ）に転送される。

そして、撮像素子２２（撮像部５２）は、制御部５１の制御下に、当該転送の直前にリセットトランジスタＭ_ＲＳＴをリセット動作させて、電荷検出部（ＦＤ）をリセット電圧に初期化する。

その後、撮像素子２２（撮像部５２）は、電荷検出部（ＦＤ）における初期化電圧と信号電荷転送後の電圧とを行選択トランジスタＭ_ＳＥＬを介して、増幅トランジスタＭ_Ｄと定電流源Ｉ_ＢＩＡＳとで構成されるソースフォロアで電圧信号として読み出すようになっている。

次に前記ＣＤＳ部５３は、撮像部５２の出力端（すなわち、垂直出力線）に接続され、撮像部５２の出力信号に対して相関二重サンプリング（ＣＤＳ；correlated double sampling）処理を施し撮像信号として出力する。

すなわち、ＣＤＳ部５３は、第１サンプルホールド部である第１サンプルホールドスイッチＳＨＲおよび第１容量Ｃｒと、第２サンプルホールド部である第２サンプルホールドスイッチＳＨＳおよび第２容量Ｃｓと、差動出力部７１と、を有する。

前記第１サンプルホールド部（ＳＨＲおよびＣｒ）は、制御信号φＴＧにより電荷転送電極Ｍ_ＴＧがオフされた状態において、リセットトランジスタＭ_ＲＳＴにおけるリセット動作（制御信号φＲＳＴの制御）により電荷検出部（ＦＤ）がリセットされた際の当該電荷検出部（ＦＤ）に係るリセットノイズ信号に基づく第１出力信号をサンプルホールドする。

前記第２サンプルホールド部（ＳＨＳおよびＣｓ）は、制御信号φＴＧにより電荷転送電極Ｍ_ＴＧががオンされた状態において、フォトダイオード（ＰＤ）が蓄積した信号電荷を電荷検出部（ＦＤ）に転送した後、当該電荷検出部（ＦＤ）における前記リセットノイズ信号を含む検出信号に基づく第２出力信号をサンプルホールドする。

差動出力部７１は、前記第１サンプルホールド部においてサンプルホールドされた前記第１出力信号と、前記第２サンプルホールド部においてサンプルホールドされた前記第２出力信号との差動出力信号を出力する。

このように、固体撮像素子である撮像素子２２は上述した構成をなし、また、差動出力部７１からの前記差動出力信号を、当該撮像素子２２のアナログ撮像信号として後段に向けて（ケーブル２３を経由して）出力するようになっている。

ケーブル２３は、撮像素子２２を制御するための各種駆動信号（撮像素子制御信号）、および、上述したＶＤＤ電圧を制御するためのＶＤＤ制御信号等の制御信号、並びに、当該撮像素子２２からのアナログの撮像信号を伝送するケーブルであり、本実施形態においては、撮像素子２２からコネクタ４２に至るまで配設されている。

また、ケーブル２３を伝送するアナログ撮像信号は、上述したように、当該ケーブル２３において所定の遅延を生じることとなる（図１６参照）。

ＡＦＥ（アナログフロントエンド）２４は、本実施形態においては上述したコネクタ４２に配設され、ケーブル２３を経たアナログ撮像信号に対して所定の処理を行う回路であり、アナログ／デジタル変換器（ＡＤ）等を備え、当該撮像信号をデジタル撮像信号として出力する。

ＦＰＧＡ２５は、いわゆるＦＰＧＡ（Field Programmable Gate Array）により構成され、ビデオプロセッサ３からの動作制御を受け、各種のタイミング調整を行うタイミング調整部２５ａを形成する。

＜有効画素開始位置算出部について＞
また、後述するようにＦＰＧＡ２５におけるタイミング調整部２５ａは、固体撮像素子である撮像素子２２から出力したアナログ撮像信号のエッジを抽出し、前記複数の画素に係る有効画素開始位置を算出する有効画素開始位置算出部としての役目を果たす。

具体的にタイミング調整部２５ａは「有効画素開始位置算出部」としての機能として、前記第１サンプルホールド部において前記第１出力信号をサンプルホールドする第１サンプルホールド動作時と前記第２サンプルホールド部において前記第２出力信号をサンプルホールドする第２サンプルホールド動作時との間において、ＶＤＤ電圧制御部２６、制御部５１およびＶＤＤ電源制御部６１を制御して、撮像素子２２に供給する電源電圧値（ＶＤＤ）を前記第２の電圧値（ＶＤＤ_ＲＳＴ）に設定するようになっている。

なお、撮像素子２２に供給する電源電圧値（ＶＤＤ）は、ＦＰＧＡ２５の制御により、通常は、所定の電圧（第１ＶＤＤ）に設定されるようになっている。

また、タイミング調整部２５ａは、撮像素子制御部２７、制御部５１およびリセットトランジスタＭ_ＲＳＴを制御してリセット動作を実行させることにより前記電荷検出部（ＦＤ）をリセットせしめるようになっている。

そしてタイミング調整部２５ａは、電源電圧値（ＶＤＤ）を第２の電圧値（ＶＤＤ_ＲＳＴ）に低減し、かつ、リセットトランジスタＭ_ＲＳＴを制御して電荷検出部（ＦＤ）をリセットさせるように制御することにより、当該電荷検出部（ＦＤ）に所定の電荷を逆注入するようになっている。

さらに、タイミング調整部２５ａは、当該電荷検出部（ＦＤ）に所定の電荷を逆注入させた後、撮像素子２２から出力した前記アナログ撮像信号のエッジを抽出し、複数の画素に係る有効画素開始位置を算出するようになっている。

なお、本実施形態においては、工場出荷時等において撮像素子２２が遮光された状態で前記電荷検出部（ＦＤ）に電荷を逆注入し、撮像素子２２から出力したアナログ撮像信号のエッジを抽出し、前記複数の画素に係る有効画素開始位置を算出するものととした。

しかしながら、本願発明は、撮像素子２２が遮光されているかいないか関わらず、前記電荷検出部（ＦＤ）に電荷を逆注入することで、撮像信号のエッジを抽出し、有効画素開始位置を算出することができる。

ＶＤＤ電圧制御部２６は、ＦＰＧＡ２５に接続され、前記タイミング調整部２５ａに制御され、撮像素子２２に供給する電源電圧値（ＶＤＤ）を前記第２の電圧値（ＶＤＤ_ＲＳＴ）に設定するための制御信号、ＶＤＤ制御信号を制御部５１に向けて出力するようになっている。

撮像素子制御部２７は、ＦＰＧＡ２５に接続され、前記タイミング調整部２５ａに制御され、撮像素子２２を制御する信号、特に、リセットトランジスタＭ_ＲＳＴにおけるリセット動作を実行させるための制御信号、撮像素子制御信号を制御部５１に向けて出力するようになっている。

記憶部２８は、当該内視鏡２における固有の情報、例えば、ケーブル２３に起因する遅延データ等を不揮発的に記憶する記憶部である。

＜有効画素開始位置の算出方法＞
次に、本実施形態における有効画素開始位置の算出方法について説明する。

まず、内視鏡自体の遮光構造、配光特性および組立精度等に問題が無いとした場合における有効画素開始位置の算出工程について説明する。

図５は、第１の実施形態の内視鏡において、内視鏡構造等に問題が無いとした場合の、有効画素開始位置の算出工程を示すフローチャートであり、図６は、同タイミングチャートである。

さらに、図７は、第１の実施形態の内視鏡において、水平同期信号（ＨＤ）と有効画素（ＤＥ）における有効画素開始位置との位相差を求める際の様子を示したタイミングチャートである。

図５、図６に示すように、工場出荷時において撮像素子２２に所定の光が照射されると（ステップＳ１１）、撮像素子２２は露光制御と共に読み出し制御され、所定の画像情報を取得する（ステップＳ１２）。

このとき、ＦＰＧＡ２５の制御下に、ＶＤＤ電圧制御部２６および撮像部５２における制御部５１が制御され、撮像素子２２に供給する電源電圧値（ＶＤＤ）は、通常の第１ＶＤＤに設定される。

その後、撮像部５２における制御部５１は、タイミング調整部２５ａの制御下に制御信号φＳＥＬを“Ｈ”にして行選択トランジスタＭ_ＳＥＬをオンする。

次に制御部５１は、この行選択トランジスタＭ_ＳＥＬがオンした状態において、φＲＳＴを“Ｈ”にし、リセットトランジスタＭ_ＲＳＴをリセット動作させて、電荷検出部（ＦＤ）をリセット電圧に初期化する。

すなわち、制御部５１は、フォトダイオード（ＰＤ）から電荷検出部（ＦＤ）への電荷の転送の直前にリセットトランジスタＭ_ＲＳＴをリセット動作させて、電荷検出部（ＦＤ）をリセット電圧に初期化する。

そして制御部５１は、電荷検出部（ＦＤ）における初期化電圧の電圧を行選択トランジスタＭ_ＳＥＬを介して、増幅トランジスタＭ_Ｄと定電流源Ｉ_ＢＩＡＳとで構成されるソースフォロアで電圧信号として読み出し出力する。

その後ＣＤＳ部５３における第１サンプルホールド部（ＳＨＲおよびＣｒ）は、制御部５１の制御下に、電荷転送電極Ｍ_ＴＧがオフされた状態において、制御信号φＲを“Ｈ”にし、電荷検出部（ＦＤ）に係るリセットノイズ信号に基づく第１出力信号をサンプルホールドする。

すなわち、第１サンプルホールド部（ＳＨＲおよびＣｒ）は、リセットトランジスタＭ_ＲＳＴにおけるリセット動作（制御信号φＲＳＴの制御）により電荷検出部（ＦＤ）がリセットされた際の当該電荷検出部（ＦＤ）に係るリセットノイズ信号に基づく第１出力信号をサンプルホールドする。

その後、撮像部５２における制御部５１は、電荷転送パルスφＴＧを出力し、フォトダイオード（ＰＤ）に蓄積された信号電荷をフォトダイオード（ＰＤ）から電荷検出部（ＦＤ）に転送する。

その後ＣＤＳ部５３における第２サンプルホールド部（ＳＨＳおよびＣｓ）は、制御部５１の制御下に、電荷転送電極Ｍ_ＴＧがオンされた状態において、制御信号φＳを“Ｈ”にし、電荷検出部（ＦＤ）における前記リセットノイズ信号を含む検出信号に基づく第２出力信号をサンプルホールドする。

すなわち、第２サンプルホールド部（ＳＨＳおよびＣｓ）は、フォトダイオード（ＰＤ）が蓄積した信号電荷を電荷検出部（ＦＤ）が転送された後、当該電荷検出部（ＦＤ）における前記リセットノイズ信号を含む検出信号に基づく第２出力信号をサンプルホールドする。

その後、制御部５１は、制御信号φＹを“Ｈ”にし、差動出力部７１を稼働せしめ、前記第１サンプルホールド部においてサンプルホールドされた前記第１出力信号と、前記第２サンプルホールド部においてサンプルホールドされた前記第２出力信号との差動出力信号を出力する。

そして、差動出力部７１からの前記差動出力信号は、当該撮像素子２２のアナログ撮像信号としてケーブル２３を経由して後段（ＡＦＥ２４、ＦＰＧＡ２５）に向けて出力される。

図５に戻って、その後、内視鏡２におけるＦＰＧＡ２５は、タイミング調整部２５ａの制御下に、撮像素子２２において取得した画像（アナログ撮像信号）からエッジ部（ＯＢ画素（ＰＤ有り）の開始位置）を抽出し（ステップＳ１３）、抽出したエッジ部の画素位置から有効画素開始位置を算出すると共に、当該有効画素開始位置と水平同期信号との位相差を求める（図５のステップＳ１４および図７参照）。

ここで、ＯＢ画素（ＰＤ有り）の開始位置から有効画素までの距離は、内視鏡ごと（撮像素子ごと）に決まる値であるため、抽出したエッジ部位置（ＯＢ画素の開始位置）から有効画素開始位置を算出することが可能となる。

なお、本実施形態においては、ＯＢ画素としてＰＤ有りのものと採用したが、仮にＯＢ画素としてＰＤが無い場合は、抽出したエッジ部が有効画素開始位置となる。

この後、内視鏡２は、算出した有効画素開始位置および前記位相差の情報から、当該内視鏡２に係る「遅延量」のデータを求め、当該遅延量のデータを記憶部２８に記憶する（ステップＳ１５）。

次に、内視鏡自体の遮光構造、配光特性および組立精度等に問題が有る場合であっても対応可能な本実施形態における有効画素開始位置の算出工程について説明する。

図８は、第１の実施形態の内視鏡における有効画素開始位置の算出工程を示すフローチャートであり、図９は、同タイミングチャートである。

また、図７は、第１の実施形態の内視鏡において、水平同期信号（ＨＤ）と有効画素（ＤＥ）における有効画素開始位置との位相差を求める際の様子を示したタイミングチャートである。

図８、図９に示すように、本実施形態の内視鏡２は、工場出荷維時における撮像素子２２が遮光状態の際に、ＦＰＧＡ２５におけるタイミング調整部２５ａの制御下に、ＶＤＤ電圧制御部２６が制御部５１およびＶＤＤ電源制御部６１を制御して、所定のタイミングで撮像素子２２の電源電圧（ＶＤＤ）を制御する（ステップＳ２１）。

タイミング調整部２５ａの制御下に、撮像素子制御部２７が制御部５１を制御して、所定のタイミングで制御信号φＲＳＴを制御する（ステップＳ２１）。

すなわち、内視鏡自体の遮光構造、配光特性および組立精度等に問題が有る場合における有効画素開始位置の算出工程においても、図９に示すように、まずは、ＦＰＧＡ２５の制御下に、ＶＤＤ電圧制御部２６および撮像部５２における制御部５１が制御され、撮像素子２２に供給する電源電圧値（ＶＤＤ）は、通常の第１ＶＤＤに設定される。

その後、上記同様に、すなわち、内視鏡自体の遮光構造、配光特性および組立精度等に問題が無い場合と同様に、撮像部５２における制御部５１は、制御信号φＳＥＬを“Ｈ”にして行選択トランジスタＭ_ＳＥＬをオンし、この行選択トランジスタＭ_ＳＥＬがオンした状態において、リセットトランジスタＭ_ＲＳＴをリセット動作させて、電荷検出部（ＦＤ）をリセット電圧に初期化する。

その後ＣＤＳ部５３における第１サンプルホールド部（ＳＨＲおよびＣｒ）は、上記同様に、制御部５１の制御下に、電荷転送電極Ｍ_ＴＧがオフされた状態において、制御信号φＲを“Ｈ”にし、電荷検出部（ＦＤ）に係るリセットノイズ信号に基づく第１出力信号をサンプルホールドする。

ここで本実施形態においては、タイミング調整部２５ａは、所定のタイミングで、ＶＤＤ電圧制御部２６、制御部５１およびＶＤＤ電源制御部６１を制御して、撮像素子２２に供給する電源電圧値（ＶＤＤ）を前記第２の電圧値（ＶＤＤ_ＲＳＴ）に設定する。

具体的には、図９に示すように、ＣＤＳ部５３における第１サンプルホールド部において前記第１出力信号をサンプルホールドする第１サンプルホールド動作時と前記第２サンプルホールド部において前記第２出力信号をサンプルホールドする第２サンプルホールド動作時との間において、タイミング調整部２５ａは、ＶＤＤ電源制御部６１等を制御して撮像素子２２に供給する電源電圧値（ＶＤＤ）を前記第２の電圧値（ＶＤＤ_ＲＳＴ）に設定する。

なお、この第２の電圧値（ＶＤＤ_ＲＳＴ）は、電荷検出部（ＦＤ）に対する前記逆注入が起きるＶＤＤよりも低い電圧レベル値に設定することが望ましい。

さらに、タイミング調整部２５ａは、前記第１サンプルホールド動作時と前記第２サンプルホールド動作時との間であって、前記電源電圧値（ＶＤＤ）が前記第２の電圧値（ＶＤＤ_ＲＳＴ）に設定されている間において、撮像素子制御部２７、制御部５１およびリセットトランジスタＭ_ＲＳＴを制御してリセット動作を実行させることにより前記電荷検出部（ＦＤ）をリセットさせる。

すなわち、タイミング調整部２５ａは、当該タイミングにおいて、電源電圧値（ＶＤＤ）を第２の電圧値（ＶＤＤ_ＲＳＴ）に低減し（例えば、本実施形態ではほぼグランドレベル）、かつ、リセットトランジスタＭ_ＲＳＴををリセット動作させて電荷検出部（ＦＤ）をリセットさせるように制御することにより、当該電荷検出部（ＦＤ）に所定の電荷を逆注入させる（図８におけるステップＳ２２）。

その後、タイミング調整部２５ａは、電源電圧値（ＶＤＤ）を通常の第１の電圧値（第１ＶＤＤ）に戻すようにＶＤＤ電源制御部６１等を制御する。

そして、電源電圧値（ＶＤＤ）が通常の第１の電圧値（第１ＶＤＤ）に戻された後、タイミング調整部２５ａの制御下による制御部５１の制御により、第２サンプルホールド部（ＳＨＳおよびＣｓ）は、電荷転送電極Ｍ_ＴＧがオンされた状態において、制御信号φＳを“Ｈ”にし、所定の電荷が逆注入された電荷検出部（ＦＤ）における検出信号に基づく第２出力信号をサンプルホールドする。

その後、制御部５１は、上記同様に、制御信号φＹを“Ｈ”にし、差動出力部７１を稼働せしめ、前記第１サンプルホールド部においてサンプルホールドされた前記第１出力信号と、前記第２サンプルホールド部においてサンプルホールドされた前記第２出力信号（所定の電荷が逆注入された電荷検出部（ＦＤ）に係る信号）との差動出力信号を出力する。

そして、差動出力部７１からの前記差動出力信号は、当該撮像素子２２のアナログ撮像信号として、上記同様に、ケーブル２３を経由して後段（ＡＦＥ２４、ＦＰＧＡ２５）に向けて出力される。

図８に戻って、その後、内視鏡２におけるＦＰＧＡ２５は、タイミング調整部２５ａの制御下に、撮像素子２２において取得した画像（アナログ撮像信号）を取得し（ステップＳ２３）、次いでエッジ部（ＯＢ画素（ＰＤ有り）の開始位置）を抽出し（ステップＳ２４）、抽出したエッジ部の画素位置から有効画素開始位置を算出すると共に、当該有効画素開始位置と水平同期信号との位相差を求める（図８のステップＳ２５および図７参照）。

この後、内視鏡２は、算出した有効画素開始位置および前記位相差の情報から、当該内視鏡２に係る「遅延量」のデータを求め、当該遅延量のデータを不揮発メモリである記憶部２８に記憶する（ステップＳ２６）。

以上説明したように、本実施形態においては、撮像素子２２の有効画素開始位置を算出する工程において、ＣＤＳ部５３における第１サンプルホールド動作時と第２サンプルホールド動作時との間において、撮像素子２２に供給する電源電圧値（ＶＤＤ）を通常より低い第２の電圧値（ＶＤＤ_ＲＳＴ）に設定すると共に、前記第１サンプルホールド動作時と前記第２サンプルホールド動作時との間であって、前記電源電圧値（ＶＤＤ）が前記第２の電圧値（ＶＤＤ_ＲＳＴ）に設定されている間において、リセットトランジスタＭ_ＲＳＴを制御してリセット動作を実行させることにより電荷検出部（ＦＤ）をリセットさせて所定の電荷が逆注入させる。

そして、当該所定の電荷が逆注入された電荷検出部（ＦＤ）における検出信号に基づく第２出力信号をサンプルホールドすることにより、前記第１サンプルホールド部においてサンプルホールドされた前記第１出力信号と、前記第２サンプルホールド部においてサンプルホールドされた前記第２出力信号（所定の電荷が逆注入された電荷検出部（ＦＤ）に係る信号）との差動出力信号を得ることができ、当該差動出力信号に係るアナログ撮像信号を用いることで、撮像素子２２に照射される光によらず、有効画素開始位置を正確に算出することができる。

換言すれば、内視鏡自体の遮光構造、配光特性または組立精度に問題が有り、有効画素領域とＯＢ画素領域との境界に光が十分に照射されていない状態が発生し得る場合であっても、有効画素開始位置を正確に算出することを可能とし、ひいては、ケーブルに起因する撮像信号の遅延量を「正しい遅延量」として求めることができる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。

図１０は、本発明の第２の実施形態の内視鏡における撮像素子の詳細な構成を示す電気回路図である。また、図１１は、第２の実施形態の内視鏡において、内視鏡構造等に問題が無いとした場合における有効画素開始位置の算出工程を示すタイミングチャートであり、図１２は、第２の実施形態の内視鏡における有効画素開始位置の算出工程（内視鏡構造等に問題が有る場合の算出工程）を示すタイミングチャートである。

本第２の実施形態の検査システムおよび内視鏡システムは、その基本的な構成は第１の実施形態と同様であり、撮像素子２２における撮像部において行選択トランジスタＭ_ＳＥＬを備えないタイプの撮像素子を採用したことを特徴とするものである。

したがって、ここでは第１の実施形態との差異のみの説明にとどめ、共通する部分の説明については省略する。

図１０に示すように、第２実施形態における撮像素子は、第１の実施形態における撮像部５２に比して行選択トランジスタＭ_ＳＥＬを省いた撮像部１０１、１０２、１０３・・・を有する。

また、これら撮像部１０１、１０２、１０３の出力信号（増幅トランジスタの出力）は、いずれも垂直出力線に接続され、当該垂直出力線は、第１の実施形態と同様のＣＤＳ部１０４が接続されている。

その他の構成は、第１の実施形態と同様であるので、ここでの詳しい説明は省略する。

本第２の実施形態の撮像素子の作用は、行選択トランジスタＭ_ＳＥＬを備えないほかは第１の実施形態における撮像素子２２と同様であり、図１１および図１２に示すように、撮像素子１０１，１０２，１０３・・・の有効画素開始位置を算出する工程において、ＣＤＳ部１０４における第１サンプルホールド動作時と第２サンプルホールド動作時との間において、撮像素子に供給する電源電圧値（ＶＤＤ）を通常より低い第２の電圧値（ＶＤＤ_ＲＳＴ）に設定すると共に、前記第１サンプルホールド動作時と前記第２サンプルホールド動作時との間であって、前記電源電圧値（ＶＤＤ）が前記第２の電圧値（ＶＤＤ_ＲＳＴ）に設定されている間において、リセットトランジスタＭ_ＲＳＴを制御してリセット動作を実行させることにより所定の電荷が逆注入させるようになっている。

したがって、本第２の実施形態においても、第１の実施形態と同様に、当該所定の電荷が逆注入された電荷検出部（ＦＤ）における検出信号に基づく第２出力信号をサンプルホールドすることにより、前記第１サンプルホールド部においてサンプルホールドされた前記第１出力信号と、前記第２サンプルホールド部においてサンプルホールドされた前記第２出力信号（所定の電荷が逆注入された電荷検出部（ＦＤ）に係る信号）との差動出力信号を得ることができ、当該差動出力信号に係るアナログ撮像信号を用いることで、撮像素子に照射される光によらず、有効画素開始位置を正確に算出することができる。

換言すれば、第２の実施形態によっても、内視鏡自体の遮光構造、配光特性または組立精度に問題が有り、有効画素領域とＯＢ画素領域との境界に光が十分に照射されていない状態が発生し得る場合であっても、有効画素開始位置を正確に算出することを可能とし、ひいては、ケーブルに起因する撮像信号の遅延量を「正しい遅延量」として求めることができる。

本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。

１…内視鏡システム
２…内視鏡
３…ビデオプロセッサ
４…光源
５…モニタ装置
２１…対物光学系
２２…撮像素子
２３…ケーブル
２４…アナログフロントエンド回路（ＡＦＥ）
２５…ＦＰＧＡ
２５ａ…タイミング調整部（有効画素開始位置算出部）
２６…ＶＤＤ電圧制御部
２７…撮像素子制御部
２８…記憶部
５１…制御部
５２…撮像部
５３…ＣＤＳ部
６１…ＶＤＤ電源制御部
ＰＤ…フォトダイオード
Ｍ_ＴＧ…電荷転送電極
ＦＤ…電荷検出部
Ｍ_ＲＳＴ…リセットトランジスタ
Ｍ_Ｄ…増幅トランジスタ
Ｍ_ＳＥＬ…行選択トランジスタ
Ｉ_ＢＩＡＳ…電流源
ＳＨＲ…第１サンプルホールドスイッチ
ＳＨＳ…第２サンプルホールドスイッチ
Ｃｒ…第１容量
Ｃｓ…第２容量
７１…差動出力部

Claims

入射光に応じて光を光電変換して信号電荷を蓄積する光電変換素部と、
前記光電変換部において蓄積された信号電荷を転送する電荷転送部と、
前記電荷転送部に接続され、前記光電変換部において蓄積された前記信号電荷を検出する電荷検出部と、
前記電荷検出部をリセットするためのリセット動作を実行するリセット部と、
を有する画素を複数備え、
前記光電変換部において蓄積された前記信号電荷に基づく撮像信号を出力する固体撮像素子であって、
前記電荷転送部がオフされた状態において、前記リセット部におけるリセット動作により前記電荷検出部がリセットされた際の当該電荷検出部に係るリセットノイズ信号に基づく第１出力信号をサンプルホールドする第１サンプルホールド部と、
前記電荷転送部がオンされた状態において、前記光電変換部が蓄積した信号電荷を前記電荷検出部に転送した後、当該電荷検出部における前記リセットノイズ信号を含む検出信号に基づく第２出力信号をサンプルホールドする第２サンプルホールド部と、
前記第１サンプルホールド部においてサンプルホールドされた前記第１出力信号と、前記第２サンプルホールド部においてサンプルホールドされた前記第２出力信号との差動出力信号を出力する差動出力部と、
を有する固体撮像素子と、
前記固体撮像素子に供給する電源電圧値を、当該固体撮像素子が稼働する第１の電圧値から当該第１の電圧値より低い電圧であって、前記電荷検出部に所定の電荷を逆注入可能とする第２の電圧値に設定可能とする電源電圧制御部と、
前記電荷検出部に所定の電荷を逆注入するため前記リセット部におけるリセット動作を制御するリセット制御部と、
前記固体撮像素子から出力した前記撮像信号のエッジを抽出し、前記複数の画素に係る有効画素開始位置を算出する有効画素開始位置算出部と、
を備え、
前記有効画素開始位置算出部は、
前記第１サンプルホールド部において前記第１出力信号をサンプルホールドする第１サンプルホールド動作時と前記第２サンプルホールド部において前記第２出力信号をサンプルホールドする第２サンプルホールド動作時との間において、前記電源電圧制御部を制御して、前記固体撮像素子に供給する電源電圧値を前記第２の電圧値に設定し、かつ、前記リセット制御部を制御して、前記リセット部におけるリセット動作を実行させることにより前記電荷検出部をリセットせしめ、当該電荷検出部に所定の電荷が逆注入された状態にされた後、前記固体撮像素子から出力した前記撮像信号のエッジを抽出し、前記複数の画素に係る有効画素開始位置を算出する
ことを特徴とする撮像装置。
前記有効画素開始位置算出部により算出された前記有効画素開始位置に係る情報を記憶する記憶部を備える請求項１に記載の撮像装置。
前記有効画素開始位置に係る情報は、前記有効画素開始位置と水平同期信号との位相差に係る情報である
ことを特徴とする請求項２に記載の撮像装置。
前記固体撮像素子に接続され、前記撮像信号を伝送する伝送ケーブルを備え、
前記有効画素開始位置に係る情報は、前記伝送ケーブルを伝送する前記撮像信号の遅延量の情報である
ことを特徴とする請求項３に記載の撮像装置。