JP2017162532A - Voltage generating circuit - Google Patents

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俊 岡田
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Abstract

PROBLEM TO BE SOLVED: To provide a voltage generating circuit that requires no large space and can be manufactured by a usual logic process not meeting the requirements of high-voltage resistant transistors.SOLUTION: A charge pump 11 supplies an output voltage VPPL to a load circuit 100 via a voltage supply line 101. A P-channel transistor P1 functions as a clamp circuit that clamps the voltage of the voltage supply line 101 to a prescribed voltage VDD33. An inverter 13, operating on the output voltage VPPL of the charge pump 11 and a reference voltage VSS as source voltages, functions as a clamp control circuit to turn on the P-channel transistor P1, which is the clamp circuit, by outputting the reference voltage VSS.SELECTED DRAWING: Figure 1

Description

この発明は、フラッシュメモリ等の不揮発性メモリに好適な電圧発生回路に関する。   The present invention relates to a voltage generation circuit suitable for a nonvolatile memory such as a flash memory.

フラッシュメモリ等の不揮発性メモリでは、メモリセルにデータを書き込む場合、またはメモリセルに記憶されたデータを消去する場合に高電圧が必要となる。図１２は、このような高電圧を発生してメモリセル等の負荷回路１００に供給する従来の電圧発生回路の構成を示す回路図である。   In a nonvolatile memory such as a flash memory, a high voltage is required when data is written to a memory cell or when data stored in a memory cell is erased. FIG. 12 is a circuit diagram showing a configuration of a conventional voltage generating circuit that generates such a high voltage and supplies it to the load circuit 100 such as a memory cell.

図１２に示すように、この電圧発生回路は、チャージポンプ１１および１２と、インバータ１３と、ＮチャネルのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタであり、以下、単にトランジスタという）Ｎ１とを有する。ここで、チャージポンプ１１の出力端子は電圧供給線１０１を介してメモリセル等の負荷回路１００に接続されている。このチャージポンプ１１の動作は、ポンプイネーブル信号ＰＵＭＰＥＮにより制御される。チャージポンプ１２は、ＰチャネルトランジスタおよびＮチャネルトランジスタからなるインバータ１３の高電位電源端子に出力電圧を供給する。インバータ１３の低電位電源端子は、低電位電源ＶＳＳ＝０Ｖに接続されている。そして、インバータ１３の入力端子にはパワースイッチイネーブル信号ＰＳＷＥＮが与えられる。ＮチャネルトランジスタＮ１は、ドレインが電圧供給線１０１に接続され、ソースおよびＰウェルが３．３Ｖの電源ＶＤＤ３３に接続されている。そして、ＮチャネルトランジスタＮ１のゲートにはインバータ１３の出力電圧が与えられる。   As shown in FIG. 12, this voltage generation circuit is a field effect transistor having a charge pump 11 and 12, an inverter 13, an N-channel MOSFET (Metal Oxide Semiconductor Field Effect Transistor; metal-oxide-semiconductor structure), (Hereinafter simply referred to as a transistor) N1. Here, the output terminal of the charge pump 11 is connected to a load circuit 100 such as a memory cell via a voltage supply line 101. The operation of the charge pump 11 is controlled by a pump enable signal PUMPEN. The charge pump 12 supplies an output voltage to the high potential power supply terminal of the inverter 13 composed of a P channel transistor and an N channel transistor. The low potential power supply terminal of the inverter 13 is connected to the low potential power supply VSS = 0V. A power switch enable signal PSWEN is given to the input terminal of the inverter 13. The N-channel transistor N1 has a drain connected to the voltage supply line 101, and a source and a P-well connected to a 3.3V power supply VDD33. The output voltage of the inverter 13 is applied to the gate of the N-channel transistor N1.

図１２の電圧発生回路が搭載される不揮発性メモリには、リードモード、プログラムモード、イレーズモードの各モードがある。図１２の電圧発生回路は、リードモードでは３．３Ｖを、プログラムモードおよびイレーズモードでは５．０Ｖをメモリセル等の負荷回路１００に供給する。   The nonvolatile memory on which the voltage generation circuit of FIG. 12 is mounted has a read mode, a program mode, and an erase mode. The voltage generation circuit of FIG. 12 supplies 3.3V to the load circuit 100 such as a memory cell in the read mode and 5.0V in the program mode and the erase mode.

次に図１２の電圧発生回路の動作の詳細について説明する。チャージポンプ１１は、ポンプイネーブル信号ＰＵＭＰＥＮがＨレベルとなることにより動作を開始し、５Ｖのデータ書込み用電圧を出力する。チャージポンプ１２は、４Ｖ〜５Ｖ程度の電圧を出力する。   Next, details of the operation of the voltage generation circuit of FIG. 12 will be described. The charge pump 11 starts its operation when the pump enable signal PUMPEN becomes H level, and outputs a data write voltage of 5V. The charge pump 12 outputs a voltage of about 4V to 5V.

プログラムモードおよびイレーズモードでは、パワースイッチイネーブル信号ＰＳＷＥＮがＨレベルとなる。この結果、インバータ１３からＮチャネルトランジスタＮ１のゲートに電圧ＶＳＳ＝０Ｖが供給され、ＮチャネルトランジスタＮ１がＯＦＦとなる。このため、チャージポンプ１１の出力する電圧５Ｖが負荷回路１００に供給される。   In the program mode and erase mode, the power switch enable signal PSWEN becomes H level. As a result, the voltage VSS = 0V is supplied from the inverter 13 to the gate of the N-channel transistor N1, and the N-channel transistor N1 is turned off. Therefore, the voltage 5V output from the charge pump 11 is supplied to the load circuit 100.

一方、リードモードでは、パワースイッチイネーブル信号ＰＳＷＥＮがＬレベルとなる。この結果、チャージポンプ１２の出力する４Ｖ〜５Ｖの電圧がインバータ１３からＮチャネルトランジスタＮ１のゲートに供給され、ＮチャネルトランジスタＮ１がＯＮとなる。このため、電圧供給線１０１の電圧が電源ＶＤＤ３３の電圧３．３Ｖにクランプされ、この３．３Ｖの電圧が負荷回路１００に供給される。
以上が図１２の電圧発生回路の動作の詳細である。 On the other hand, in the read mode, the power switch enable signal PSWEN becomes L level. As a result, the voltage of 4V to 5V output from the charge pump 12 is supplied from the inverter 13 to the gate of the N-channel transistor N1, and the N-channel transistor N1 is turned on. For this reason, the voltage of the voltage supply line 101 is clamped to the voltage 3.3 V of the power supply VDD 33, and the voltage of 3.3 V is supplied to the load circuit 100.
The above is the details of the operation of the voltage generation circuit of FIG.

なお、フラッシュメモリ用の電圧発生回路に関する文献として、例えば特許文献１がある。   For example, Patent Document 1 is a document relating to a voltage generation circuit for a flash memory.

特開２００４−５５１０６号公報JP 2004-55106 A

ところで、上述した従来の電圧発生回路は、２個のチャージポンプ１１および１２を使用する。このため、チップ内での所要面積が嵩む問題があった。   By the way, the conventional voltage generation circuit described above uses two charge pumps 11 and 12. For this reason, there is a problem that a required area in the chip increases.

また、上述した従来の電圧発生回路では、チャージポンプ１２から出力される４Ｖ〜５Ｖの高電圧がロジック回路であるインバータ１３に与えられる。ここで、高耐圧トランジスタの製造が可能なプロセスにより電圧発生回路を製造した場合、４Ｖ〜５Ｖという高電圧をインバータ１３に与えても問題ない。しかし、通常のロジック回路の製造プロセスでは、高耐圧のトランジスタを製造することができない。従って、通常のロジック回路の製造プロセスにより電圧発生回路を製造した場合、チャージポンプ１２からの４Ｖ〜５Ｖという高電圧をインバータ１３に与えることができない。   In the conventional voltage generating circuit described above, a high voltage of 4V to 5V output from the charge pump 12 is applied to the inverter 13 which is a logic circuit. Here, when the voltage generating circuit is manufactured by a process capable of manufacturing a high voltage transistor, there is no problem even if a high voltage of 4 V to 5 V is applied to the inverter 13. However, a high-breakdown-voltage transistor cannot be manufactured by a normal logic circuit manufacturing process. Therefore, when a voltage generation circuit is manufactured by a normal logic circuit manufacturing process, a high voltage of 4 V to 5 V from the charge pump 12 cannot be applied to the inverter 13.

ここで、インバータ１３に４Ｖ〜５Ｖの電圧を出力させるリードモード時のみチャージポンプ１２を動作させるという構成も考えられる。しかし、この構成を採用したとしても問題を解決することにならない。まず、不揮発性メモリではプログラム回数、イレーズ回数に制限があり、高電圧が印加される生涯時間が最大１週間程度である。そして、１週間程度であれば、高電圧を印加しても問題ない。しかしながら、リード回数には制限はなく、１０年間の生涯時間を保証する必要がある。従って、リードモード時のみにチャージポンプ１２からインバータ１３に４Ｖ〜５Ｖの高電圧を与えたとしても、そのダメージの蓄積によりインバータ１３が破壊に至る可能性があり、上記問題の解決にはならない。   Here, a configuration in which the charge pump 12 is operated only in the read mode in which the inverter 13 outputs a voltage of 4V to 5V is also conceivable. However, even if this configuration is adopted, the problem is not solved. First, in the nonvolatile memory, the number of times of programming and erasing is limited, and the lifetime for applying a high voltage is about one week at the maximum. And if it is about one week, there is no problem even if a high voltage is applied. However, there is no limit to the number of reads, and it is necessary to guarantee a lifetime of 10 years. Therefore, even if a high voltage of 4V to 5V is applied from the charge pump 12 to the inverter 13 only in the read mode, the inverter 13 may be destroyed due to the accumulated damage, and the above problem cannot be solved.

また、図１３に示すように、図１２のチャージポンプ１２を削除し、インバータ１３の高電位電源端子に３．３Ｖの電源ＶＤＤ３３を接続した構成を採用することも考えられる。しかし、この構成では、パワースイッチイネーブル信号ＰＳＷＥＮがＬレベルの場合に、ＮチャネルトランジスタＮ１に与えられるゲート電圧が３．３Ｖとなり、このゲート電圧ではＮチャネルトランジスタＮ１をＯＮさせることができない。３．３Ｖのゲート電圧でＮチャネルトランジスタＮ１をＯＮさせるためには、ＮチャネルトランジスタＮ１のソースおよびＰウェルの電圧を３．３ＶからＮチャネルトランジスタＮ１の閾値電圧Ｖｔｈを差し引いた電圧以下にする必要がある。従って、リード時に負荷回路１００に供給される電圧が３．３Ｖ−Ｖｔｈ以下となり、リード時に要求される電圧３．３Ｖよりも低くなる問題が発生する。   Further, as shown in FIG. 13, it may be possible to adopt a configuration in which the charge pump 12 of FIG. 12 is deleted and a 3.3 V power supply VDD 33 is connected to the high potential power supply terminal of the inverter 13. However, in this configuration, when the power switch enable signal PSWEN is at the L level, the gate voltage applied to the N-channel transistor N1 is 3.3 V, and the N-channel transistor N1 cannot be turned on with this gate voltage. In order to turn ON the N-channel transistor N1 with a gate voltage of 3.3 V, the source and the P-well voltage of the N-channel transistor N1 must be set to be equal to or lower than the voltage obtained by subtracting the threshold voltage Vth of the N-channel transistor N1 from 3.3 V. There is. Therefore, the voltage supplied to the load circuit 100 at the time of reading becomes 3.3 V-Vth or less, which causes a problem that it is lower than the voltage 3.3 V required at the time of reading.

この発明は、以上説明した事情に鑑みてなされたものであり、所要面積が少なくて済み、高耐圧トランジスタに対応していない通常のロジックプロセスにより製造することが可能な電圧発生回路を提供することを目的とする。   The present invention has been made in view of the circumstances described above, and provides a voltage generation circuit that requires a small area and can be manufactured by a normal logic process that does not support high-voltage transistors. With the goal.

この発明は、電圧供給線を介して負荷回路に出力電圧を供給するチャージポンプと、前記電圧供給線の電圧を所定の電圧にクランプするクランプ回路と、前記チャージポンプの出力電圧と基準電圧とを電源電圧として動作し、前記基準電圧を出力することにより前記クランプ回路をＯＮさせるクランプ制御回路とを具備することを特徴とする電圧発生回路を提供する。   The present invention provides a charge pump that supplies an output voltage to a load circuit via a voltage supply line, a clamp circuit that clamps the voltage of the voltage supply line to a predetermined voltage, and an output voltage and a reference voltage of the charge pump. And a clamp control circuit that operates as a power supply voltage and turns on the clamp circuit by outputting the reference voltage.

この発明によれば、クランプ制御回路がクランプ回路をＯＮさせるか否かを切り換えることにより負荷回路に供給される電圧を切り換えることができる。また、この発明によれば、チャージポンプを１個しか使用しないので、電圧発生回路の所要面積が少なくて済む。また、この発明において、クランプ制御回路は、チャージポンプの出力電圧と基準電圧とを電源電圧として動作し、基準電圧を出力することによりクランプ回路をＯＮさせる。従って、負荷回路に高電圧を供給する場合のみクランプ制御回路に印加される電源電圧が高くなる。従って、例えば不揮発性メモリにおいて、プログラムモードあるいはイレーズモード時にのみメモリセルに高電圧を供給する等、負荷回路に高電圧を供給する回数が少ない状況では、クランプ制御回路に加わるダメージを少なくすることができる。   According to the present invention, the voltage supplied to the load circuit can be switched by switching whether or not the clamp control circuit turns on the clamp circuit. Further, according to the present invention, since only one charge pump is used, the required area of the voltage generating circuit can be reduced. In the present invention, the clamp control circuit operates using the output voltage of the charge pump and the reference voltage as power supply voltages, and outputs the reference voltage to turn on the clamp circuit. Accordingly, the power supply voltage applied to the clamp control circuit is increased only when a high voltage is supplied to the load circuit. Therefore, for example, in a nonvolatile memory, when a high voltage is supplied to the load circuit only when a high voltage is supplied to the memory cell only in a program mode or an erase mode, damage to the clamp control circuit can be reduced. it can.

好ましい態様において、電圧発生回路は、前記基準電圧を切り換える基準電圧切換回路を具備する。   In a preferred embodiment, the voltage generation circuit includes a reference voltage switching circuit that switches the reference voltage.

この態様によれば、基準電圧の切り換えにより、クランプ制御回路に印加される電源電圧を低下させ、クランプ制御回路を構成するトランジスタに加わる電圧を緩和することができる。   According to this aspect, by switching the reference voltage, the power supply voltage applied to the clamp control circuit can be reduced, and the voltage applied to the transistors constituting the clamp control circuit can be relaxed.

この発明の第１実施形態である電圧発生回路の構成を示す回路図である。1 is a circuit diagram showing a configuration of a voltage generation circuit according to a first embodiment of the present invention. 同電圧発生回路の動作を示す図である。It is a figure which shows operation | movement of the voltage generation circuit. 同電圧発生回路の動作シーケンスを示すタイムチャートである。It is a time chart which shows the operation | movement sequence of the voltage generation circuit. この発明の第２実施形態である電圧発生回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the voltage generation circuit which is 2nd Embodiment of this invention. 同電圧発生回路の動作を示す図である。It is a figure which shows operation | movement of the voltage generation circuit. 同実施形態におけるインバータを構成するトランジスタに掛かる電圧を説明する図である。It is a figure explaining the voltage concerning the transistor which comprises the inverter in the embodiment. 同電圧発生回路の動作シーケンスを示すタイムチャートである。It is a time chart which shows the operation | movement sequence of the voltage generation circuit. この発明の第３実施形態である電圧発生回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the voltage generation circuit which is 3rd Embodiment of this invention. 同電圧発生回路の動作を示す図である。It is a figure which shows operation | movement of the voltage generation circuit. 同実施形態におけるインバータを構成するトランジスタに掛かる電圧を説明する図である。It is a figure explaining the voltage concerning the transistor which comprises the inverter in the embodiment. 同電圧発生回路の動作シーケンスを示すタイムチャートである。It is a time chart which shows the operation | movement sequence of the voltage generation circuit. 従来の電圧発生回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional voltage generation circuit. 同電圧発生回路の比較例である電圧発生回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the voltage generation circuit which is a comparative example of the same voltage generation circuit.

以下、図面を参照し、この発明の実施形態について説明する。   Embodiments of the present invention will be described below with reference to the drawings.

＜第１実施形態＞
図１はこの発明の第１実施形態である電圧発生回路の構成を示す回路図である。なお、この図１において、前掲図１２の各部と共通する部分には同一の符号を使用し、その説明を省略する。 <First Embodiment>
FIG. 1 is a circuit diagram showing a configuration of a voltage generating circuit according to a first embodiment of the present invention. In FIG. 1, the same reference numerals are used for portions common to the respective portions in FIG. 12, and description thereof is omitted.

本実施形態による電圧発生回路では、図１２におけるＮチャネルトランジスタＮ１およびチャージポンプ１２が削除され、その代わりに、ＰチャネルトランジスタＰ１、レベルシフタ１４および電圧検出回路１５が設けられている。   In the voltage generation circuit according to the present embodiment, the N-channel transistor N1 and the charge pump 12 in FIG. 12 are omitted, and a P-channel transistor P1, a level shifter 14 and a voltage detection circuit 15 are provided instead.

ＰチャネルトランジスタＰ１は、ソースおよびＮウェルが電圧供給線１０１に接続され、ドレインが電圧３．３Ｖの電源ＶＤＤ３３に接続されている。そして、ＰチャネルトランジスタＰ１のゲートにはインバータ１３の出力電圧が与えられる。   The P-channel transistor P1 has a source and an N well connected to the voltage supply line 101, and a drain connected to the power supply VDD33 having a voltage of 3.3V. The output voltage of the inverter 13 is applied to the gate of the P-channel transistor P1.

インバータ１３の高電位電源端子は電圧供給線１０１に接続され、低電位電源端子は低電位電源ＶＳＳ＝０Ｖに接続されている。レベルシフタ１４は、インバータ１３の前段に設けられている。このレベルシフタ１４は、ＨレベルがＶＤＤ３３＝３．３Ｖ、ＬレベルがＶＳＳ＝０Ｖであるパワースイッチイネーブル信号ＰＳＷＥＮをＨレベルがチャージポンプ１１の出力電圧ＶＰＰＬ、ＬレベルがＶＳＳ＝０Ｖである信号にレベルシフトしてインバータ１３に出力する。   The high potential power supply terminal of the inverter 13 is connected to the voltage supply line 101, and the low potential power supply terminal is connected to the low potential power supply VSS = 0V. The level shifter 14 is provided in front of the inverter 13. The level shifter 14 converts the power switch enable signal PSWEN whose H level is VDD33 = 3.3V and L level is VSS = 0V into a signal whose H level is the output voltage VPPL of the charge pump 11 and L level is VSS = 0V. Shift and output to inverter 13.

電圧検出回路１５は、電圧供給線１０１の電圧を検出する回路である。この電圧検出回路１５の検出結果は、チャージポンプ１１の動作の制御等に利用される。
以上が本実施形態による電圧発生回路の構成である。 The voltage detection circuit 15 is a circuit that detects the voltage of the voltage supply line 101. The detection result of the voltage detection circuit 15 is used for controlling the operation of the charge pump 11 and the like.
The above is the configuration of the voltage generation circuit according to the present embodiment.

以上の構成において、ＰチャネルトランジスタＰ１は、電圧供給線１０１の電圧を所定の電圧ＶＤＤ３３にクランプするクランプ回路として機能する。また、インバータ１３は、チャージポンプ１１の出力電圧ＶＰＰＬと基準電圧ＶＳＳとを電源電圧として動作し、基準電圧ＶＳＳを出力することによりクランプ回路であるＰチャネルトランジスタＰ１をＯＮさせるクランプ制御回路として機能する。   In the above configuration, the P-channel transistor P1 functions as a clamp circuit that clamps the voltage of the voltage supply line 101 to the predetermined voltage VDD33. The inverter 13 operates as a power supply voltage using the output voltage VPPL of the charge pump 11 and the reference voltage VSS, and functions as a clamp control circuit that turns on the P-channel transistor P1 that is a clamp circuit by outputting the reference voltage VSS. .

図２は本実施形態による電圧発生回路の動作を示す図である。前掲図１２の電圧発生回路と同様、本実施形態による電圧発生回路が搭載される不揮発性メモリには、リードモード、プログラムモード、イレーズモードの各モードがある。本実施形態による電圧発生回路は、リードモードでは３．３Ｖを、プログラムモードおよびイレーズモードでは５．０Ｖをメモリセル等の負荷回路１００に供給する。   FIG. 2 is a diagram illustrating the operation of the voltage generation circuit according to the present embodiment. Similar to the voltage generation circuit of FIG. 12, the nonvolatile memory in which the voltage generation circuit according to the present embodiment is mounted has a read mode, a program mode, and an erase mode. The voltage generation circuit according to the present embodiment supplies 3.3 V to the load circuit 100 such as a memory cell in the read mode and 5.0 V in the program mode and the erase mode.

図３は本実施形態による電圧発生回路の動作シーケンスを示すタイムチャートである。まず、期間Ｔ１１では、ポンプイネーブル信号ＰＵＭＰＥＮがＬレベルであるため、チャージポンプ１１は動作せず、チャージポンプ１１の出力電圧ＶＰＰＬは０Ｖとなる。このため、インバータ１３からＰチャネルトランジスタＰ１に０Ｖのゲート電圧が与えられる。この結果、ＰチャネルトランジスタＰ１がＯＮとなる。しかしながら、チャージポンプ１１の出力電圧が０Ｖであるため、電圧供給線１０１から負荷回路１００に供給される電圧は０Ｖになる。   FIG. 3 is a time chart showing an operation sequence of the voltage generation circuit according to the present embodiment. First, in the period T11, since the pump enable signal PUMPEN is at L level, the charge pump 11 does not operate and the output voltage VPPL of the charge pump 11 becomes 0V. For this reason, a gate voltage of 0 V is applied from the inverter 13 to the P-channel transistor P1. As a result, the P-channel transistor P1 is turned on. However, since the output voltage of the charge pump 11 is 0V, the voltage supplied from the voltage supply line 101 to the load circuit 100 is 0V.

期間Ｔ１２では、ポンプイネーブル信号ＰＵＭＰＥＮがＨレベルとされ、チャージポンプ１１から３．３Ｖの電圧ＶＰＰＬが出力される。また、期間Ｔ１２では、パワースイッチイネーブル信号ＰＳＷＥＮがＨレベルとされ、インバータ１３からＰチャネルトランジスタＰ１のゲートに基準電圧ＶＳＳ＝０Ｖが出力される。この結果、ＰチャネルトランジスタＰ１がＯＮとなり、電圧供給線１０１の電圧は電源ＶＤＤ３３の電圧３．３Ｖにクランプされる。   In the period T12, the pump enable signal PUMPEN is set to the H level, and the voltage VPPL of 3.3V is output from the charge pump 11. In the period T12, the power switch enable signal PSWEN is set to H level, and the reference voltage VSS = 0V is output from the inverter 13 to the gate of the P-channel transistor P1. As a result, the P-channel transistor P1 is turned ON, and the voltage of the voltage supply line 101 is clamped to the voltage 3.3V of the power supply VDD33.

期間Ｔ１３では、ポンプイネーブル信号ＰＵＭＰＥＮがＨレベル、パワースイッチイネーブル信号ＰＳＷＥＮがＬレベルとされる。この期間Ｔ１３では、パワースイッチイネーブル信号ＰＳＷＥＮがＬレベルであるため、インバータ１３はチャージポンプ１１の出力電圧ＶＰＰＬをＰチャネルトランジスタＰ１のゲートに供給する。この結果、ＰチャネルトランジスタＰ１がＯＦＦとなる。そして、期間Ｔ１３では、図示しない制御手段による制御の下、チャージポンプ１１の出力電圧が５．０Ｖまで高められる。このため、期間Ｔ１３では、プログラムモードまたはイレーズモードでの動作が可能である。   In the period T13, the pump enable signal PUMPEN is set to H level and the power switch enable signal PSWEN is set to L level. In this period T13, since the power switch enable signal PSWEN is at L level, the inverter 13 supplies the output voltage VPPL of the charge pump 11 to the gate of the P channel transistor P1. As a result, the P-channel transistor P1 is turned off. In the period T13, the output voltage of the charge pump 11 is increased to 5.0 V under the control of a control unit (not shown). Therefore, in the period T13, the operation in the program mode or the erase mode is possible.

期間Ｔ１４では、図示しない制御手段による制御の下、チャージポンプ１１のディスチャージ動作が行われ、チャージポンプ１１の出力電圧ＶＰＰＬが５．０Ｖから３．３Ｖまで低下する。   In the period T14, the discharge operation of the charge pump 11 is performed under the control of a control unit (not shown), and the output voltage VPPL of the charge pump 11 is decreased from 5.0V to 3.3V.

図３の例では、その後、期間Ｔ１２となり、次いで期間１１となる。この期間Ｔ１２およびＴ１１の動作は上述した通りである。
以上が本実施形態の動作である。 In the example of FIG. 3, thereafter, the period T <b> 12 and then the period 11. The operations in the periods T12 and T11 are as described above.
The above is the operation of this embodiment.

本実施形態によれば、回数に制限のあるイレーズモード、プログラムモードの期間のみ５．０Ｖの電圧がインバータ１３に印加され、それ以外の期間は０Ｖまたは３．３Ｖの電圧しかインバータ１３に印加されない。また、本実施形態による電圧発生回路は、２個のチャージポンプを必要とせず、１個のチャージポンプ１１のみしか使用しない。従って、本実施形態によれば、所要面積が少なくて済み、高耐圧トランジスタに対応していない通常のロジックプロセスにより製造することが可能な電圧発生回路を実現することができる。   According to the present embodiment, a voltage of 5.0 V is applied to the inverter 13 only during the erase mode and program mode with a limited number of times, and only a voltage of 0 V or 3.3 V is applied to the inverter 13 during the other periods. . In addition, the voltage generation circuit according to the present embodiment does not require two charge pumps and uses only one charge pump 11. Therefore, according to the present embodiment, it is possible to realize a voltage generation circuit that requires a small area and can be manufactured by a normal logic process that does not support a high breakdown voltage transistor.

＜第２実施形態＞
図４はこの発明の第２実施形態である電圧発生回路の構成を示す回路図である。なお、この図４において、前掲図１の各部と共通する部分には同一の符号を使用し、その説明を省略する。 Second Embodiment
FIG. 4 is a circuit diagram showing a configuration of a voltage generating circuit according to the second embodiment of the present invention. In FIG. 4, the same reference numerals are used for portions common to the respective portions in FIG. 1, and description thereof is omitted.

本実施形態による電圧発生回路では、図１の構成に対してバッファ１６が追加されている。また、本実施形態による電圧発生回路には、ポンプイネーブル信号ＰＵＭＰＥＮと、第１および第２のパワースイッチイネーブル信号ＰＳＷＥＮ１およびＰＳＷＥＮ２が入力される。   In the voltage generation circuit according to the present embodiment, a buffer 16 is added to the configuration of FIG. The voltage generation circuit according to the present embodiment receives the pump enable signal PUMPEN and the first and second power switch enable signals PSWEN1 and PSWEN2.

チャージポンプ１１は、ポンプイネーブル信号ＰＵＭＰＥＮがＨレベルである場合に動作し、電圧ＶＰＰＨを電圧供給線１０１に出力する。チャージポンプ１１の出力電圧ＶＰＰＨは、不揮発性メモリの動作モードにより異なる。   The charge pump 11 operates when the pump enable signal PUMPEN is at the H level, and outputs the voltage VPPH to the voltage supply line 101. The output voltage VPPH of the charge pump 11 varies depending on the operation mode of the nonvolatile memory.

レベルシフタ１４には、電圧ＶＤＤ３３の高電位電源および電圧ＶＰＰＬの高電位電源が接続されている。電圧ＶＤＤ３は３．３Ｖである。電圧ＶＰＰＬは不揮発性メモリの動作モードに応じて切り換えられ、３．３Ｖまたは５Ｖとなる。レベルシフタ１４は、Ｈレベルが３．３Ｖ、Ｌレベルが０Ｖである第１のパワースイッチイネーブル信号ＰＳＷＥＮ１をＨレベルが電圧ＶＰＬＬ、Ｌレベルが０Ｖである信号にレベルシフトしてインバータ１３に出力する。   The level shifter 14 is connected to a high potential power source having a voltage VDD33 and a high potential power source having a voltage VPPL. The voltage VDD3 is 3.3V. The voltage VPPL is switched according to the operation mode of the nonvolatile memory and becomes 3.3V or 5V. The level shifter 14 shifts the level of the first power switch enable signal PSWEN1 whose H level is 3.3V and L level is 0V to a signal whose H level is voltage VPLL and L level is 0V, and outputs the signal to the inverter 13.

インバータ１３は、高電位電源端子が電圧供給線１０１に接続され、低電位電源端子がバッファ１６の出力端子に接続されている。バッファ１６は、第２のパワースイッチイネーブル信号ＰＳＷＥＮ２がＬレベルである場合にインバータ１３の低電位電源端子に０Ｖを出力する。また、バッファ１６は、第２のパワースイッチイネーブル信号ＰＳＷＥＮ２がＨレベルである場合にインバータ１３の低電位電源端子に電圧ＶＰＰＬを出力する。このバッファ１６は、クランプ制御回路であるインバータ１３に供給する低電位電源電圧（基準電圧）ＰＳＷＶＳＳを切り換える基準電圧切換回路として機能する。   The inverter 13 has a high potential power supply terminal connected to the voltage supply line 101 and a low potential power supply terminal connected to the output terminal of the buffer 16. The buffer 16 outputs 0 V to the low potential power supply terminal of the inverter 13 when the second power switch enable signal PSWEN2 is at the L level. The buffer 16 outputs the voltage VPPL to the low potential power supply terminal of the inverter 13 when the second power switch enable signal PSWEN2 is at the H level. The buffer 16 functions as a reference voltage switching circuit that switches a low potential power supply voltage (reference voltage) PSWVSS supplied to the inverter 13 serving as a clamp control circuit.

図５は本実施形態による電圧発生回路の動作を示す図である。本実施形態による電圧発生回路は、リードモードでは３．３Ｖを、プログラムモードおよびイレーズモードでは１０．０Ｖをメモリセル等の負荷回路１００に供給する。   FIG. 5 is a diagram illustrating the operation of the voltage generation circuit according to the present embodiment. The voltage generation circuit according to the present embodiment supplies 3.3V to the load circuit 100 such as a memory cell in the read mode and 10.0V in the program mode and the erase mode.

ここで、仮にプログラムモードおよびイレーズモードにおいて電圧供給線１０１に１０Ｖの電圧が出力され、かつ、このときインバータ１３の低電位電源端子のレベルが０Ｖに固定されているとすると、インバータ１３の状態は図６に示すものとなる。すなわち、インバータ１３の入力信号が０Ｖであると、インバータ１３のＰチャネルトランジスタのゲートおよびソース間に１０Ｖの電圧ＶＧＳが印加され、これがトランジスタの耐圧を越える。   If a voltage of 10V is output to the voltage supply line 101 in the program mode and the erase mode, and the level of the low potential power supply terminal of the inverter 13 is fixed at 0V at this time, the state of the inverter 13 is As shown in FIG. That is, when the input signal of the inverter 13 is 0V, a voltage VGS of 10V is applied between the gate and the source of the P-channel transistor of the inverter 13, which exceeds the breakdown voltage of the transistor.

そこで、本実施形態では、プログラムモードおよびイレーズモードにおいて、インバータ１３の低電位電源端子の電圧ＰＳＷＶＳＳをバッファ１６によりＶＰＰＬ＝５Ｖとし、インバータ１３に対する入力信号をレベルシフタ１４によりＶＰＰＬ＝５Ｖとして、インバータ１３を構成するトランジスタに加わる電圧を緩和する。この状態において、インバータ１３のＮチャネルトランジスタがＯＦＦとなる。また、インバータ１３のＰチャネルトランジスタにＶＰＰＬ−ＶＰＰＨ＝−５Ｖのゲートおよびソース間電圧が加わり、ＰチャネルトランジスタがＯＮとなる。これによりインバータ１３からＰチャネルトランジスタＰ１のゲートに電圧ＶＰＰＨが供給され、ＰチャネルトランジスタＰ１がＯＦＦとなり、チャージポンプ１１から電圧供給線１０１を介して電圧ＶＰＰＨが負荷回路１００に供給される。   Therefore, in the present embodiment, in the program mode and the erase mode, the voltage PSWVSS of the low potential power supply terminal of the inverter 13 is set to VPPL = 5V by the buffer 16, the input signal to the inverter 13 is set to VPPL = 5V by the level shifter 14, and the inverter 13 is set. The voltage applied to the transistor to be configured is reduced. In this state, the N-channel transistor of the inverter 13 is turned off. In addition, a gate-source voltage of VPPL−VPPH = −5V is applied to the P channel transistor of the inverter 13, and the P channel transistor is turned on. As a result, the voltage VPPH is supplied from the inverter 13 to the gate of the P-channel transistor P1, the P-channel transistor P1 is turned OFF, and the voltage VPPH is supplied from the charge pump 11 via the voltage supply line 101 to the load circuit 100.

図７は本実施形態による電圧発生回路の動作シーケンスを示すタイムチャートである。まず、期間Ｔ２１では、ポンプイネーブル信号ＰＵＭＰＥＮがＬレベルであるため、チャージポンプ１１は動作せず、チャージポンプ１１の出力電圧ＶＰＰＨは０Ｖとなる。また、第１のパワースイッチイネーブル信号ＰＳＷＥＮ１がＨレベルであるため、レベルシフタ１４はインバータ１３に電圧ＶＰＰＬ＝３．３Ｖを出力する。また、第２のパワースイッチイネーブル信号ＰＳＷＥＮ２がＬレベルであるため、バッファ１６は、インバータ１３の低電位電源端子に基準電圧ＰＳＷＶＳＳ＝ＶＳＳ＝０Ｖを出力する。この結果、インバータ１３は、ＶＳＳ＝０ＶをＰチャネルトランジスタＰ１のゲートに出力し、ＰチャネルトランジスタＰ１がＯＮとなる。しかしながら、期間Ｔ２１では、ポンプイネーブル信号ＰＵＭＰＥＮがＬレベルであるため、チャージポンプ１１の出力電圧ＶＰＰＨが強制的に０Ｖとされ、電圧供給線１０１から負荷回路１００に供給される電圧は０Ｖになる。   FIG. 7 is a time chart showing an operation sequence of the voltage generation circuit according to the present embodiment. First, in the period T21, since the pump enable signal PUMPEN is at the L level, the charge pump 11 does not operate and the output voltage VPPH of the charge pump 11 becomes 0V. Further, since the first power switch enable signal PSWEN1 is at the H level, the level shifter 14 outputs the voltage VPPL = 3.3V to the inverter 13. Further, since the second power switch enable signal PSWEN2 is at the L level, the buffer 16 outputs the reference voltage PSWVSS = VSS = 0V to the low potential power supply terminal of the inverter 13. As a result, the inverter 13 outputs VSS = 0V to the gate of the P-channel transistor P1, and the P-channel transistor P1 is turned on. However, since the pump enable signal PUMPEN is at the L level in the period T21, the output voltage VPPH of the charge pump 11 is forcibly set to 0V, and the voltage supplied from the voltage supply line 101 to the load circuit 100 is 0V.

期間Ｔ２２では、ポンプイネーブル信号ＰＵＭＰＥＮがＨレベルとされ、チャージポンプ１１から３．３Ｖの電圧ＶＰＰＨが出力される。そして、期間Ｔ２２では、期間Ｔ２１と同様、第１のパワースイッチイネーブル信号ＰＳＷＥＮ１がＨレベル、第２のパワースイッチイネーブル信号ＰＳＷＥＮ２がＬレベルであるため、ＰチャネルトランジスタＰ１がＯＮとなる。このため、電圧供給線１０１から負荷回路１００に供給される電圧は３．３Ｖになる。   In the period T22, the pump enable signal PUMPEN is set to the H level, and the voltage VPPH of 3.3V is output from the charge pump 11. In the period T22, as in the period T21, since the first power switch enable signal PSWEN1 is at the H level and the second power switch enable signal PSWEN2 is at the L level, the P channel transistor P1 is turned on. Therefore, the voltage supplied from the voltage supply line 101 to the load circuit 100 is 3.3V.

期間Ｔ２３では、ポンプイネーブル信号ＰＵＭＰＥＮがＨレベル、第１のパワースイッチイネーブル信号ＰＳＷＥＮ１がＬレベル、第２のパワースイッチイネーブル信号ＰＳＷＥＮ２がＬレベルとされる。この期間Ｔ１３では、第１のパワースイッチイネーブル信号ＰＳＷＥＮ１がＬレベルとなるため、レベルシフタ１４からインバータ１３に０Ｖが供給され、インバータ１３はＶＰＰＨ＝３．３ＶをＰチャネルトランジスタＰ１のゲートに供給する。この結果、ＰチャネルトランジスタＰ１がＯＦＦとなる。そして、期間Ｔ２３では、チャージポンプ１１の出力電圧ＶＰＰＨ＝３．３Ｖが電圧供給線１０１を介して負荷回路１００に供給される。   In the period T23, the pump enable signal PUMPEN is at H level, the first power switch enable signal PSWEN1 is at L level, and the second power switch enable signal PSWEN2 is at L level. In this period T13, since the first power switch enable signal PSWEN1 becomes L level, 0V is supplied from the level shifter 14 to the inverter 13, and the inverter 13 supplies VPPH = 3.3V to the gate of the P-channel transistor P1. As a result, the P-channel transistor P1 is turned off. In the period T23, the output voltage VPPH = 3.3V of the charge pump 11 is supplied to the load circuit 100 through the voltage supply line 101.

期間Ｔ２４では、ポンプイネーブル信号ＰＵＭＰＥＮがＨレベル、第１のパワースイッチイネーブル信号ＰＳＷＥＮ１がＬレベル、第２のパワースイッチイネーブル信号ＰＳＷＥＮ２がＬレベルの状態（すなわち、ＰチャネルトランジスタＰ１がＯＦＦの状態）で、チャージポンプ１１の出力電圧ＶＰＰＨが３．３Ｖから５Ｖまで高められる。この結果、電圧供給線１０１を介して負荷回路１００に供給される電圧が５Ｖまで高められる。   In the period T24, the pump enable signal PUMPEN is at the H level, the first power switch enable signal PSWEN1 is at the L level, and the second power switch enable signal PSWEN2 is at the L level (that is, the P channel transistor P1 is OFF). The output voltage VPPH of the charge pump 11 is increased from 3.3V to 5V. As a result, the voltage supplied to the load circuit 100 via the voltage supply line 101 is increased to 5V.

期間Ｔ２５では、ポンプイネーブル信号ＰＵＭＰＥＮがＨレベル、第１のパワースイッチイネーブル信号ＰＳＷＥＮ１がＬレベル、第２のパワースイッチイネーブル信号ＰＳＷＥＮ２がＨレベルとされる。期間Ｔ２５では、第２のパワースイッチイネーブル信号ＰＳＷＥＮ２がＨレベルとなるため、インバータ１３の低電位電源端子の電圧ＰＳＷＶＳＳがＶＰＰＬ＝３．３Ｖとなる。   In the period T25, the pump enable signal PUMPEN is at H level, the first power switch enable signal PSWEN1 is at L level, and the second power switch enable signal PSWEN2 is at H level. In the period T25, the second power switch enable signal PSWEN2 becomes H level, so that the voltage PSWVSS of the low potential power supply terminal of the inverter 13 becomes VPPL = 3.3V.

期間Ｔ２６では、ポンプイネーブル信号ＰＵＭＰＥＮがＨレベル、第１のパワースイッチイネーブル信号ＰＳＷＥＮ１がＨレベル、第２のパワースイッチイネーブル信号ＰＳＷＥＮ２がＨレベルとされる。期間Ｔ２６では、第１のパワースイッチイネーブル信号ＰＳＷＥＮ１がＨレベルとなるため、インバータ１３に対する入力電圧がＶＰＰＬ＝３．３Ｖとなる。しかしながら、この時点においてインバータ１３の高電位電源端子にはＶＰＰＨ＝５Ｖ、低電位電源端子には基準電圧ＰＳＷＶＳＳ＝ＶＰＰＬ＝３．３Ｖが与えられるため、インバータ１３ではＮチャネルトランジスタがＯＦＦ、ＰチャネルトランジスタがＯＮとなる。このため、インバータ１３からＰチャネルトランジスタＰ１のゲートにＶＰＰＨ＝５Ｖが出力され、ＰチャネルトランジスタＰ１はＯＦＦを維持する。   In the period T26, the pump enable signal PUMPEN is at H level, the first power switch enable signal PSWEN1 is at H level, and the second power switch enable signal PSWEN2 is at H level. In the period T26, since the first power switch enable signal PSWEN1 is at the H level, the input voltage to the inverter 13 is VPPL = 3.3V. However, at this time, VPPH = 5V is applied to the high potential power supply terminal of the inverter 13 and the reference voltage PSWVSS = VPPL = 3.3V is applied to the low potential power supply terminal. Is turned on. For this reason, VPPH = 5V is output from the inverter 13 to the gate of the P-channel transistor P1, and the P-channel transistor P1 remains OFF.

期間Ｔ２７では、ポンプイネーブル信号ＰＵＭＰＥＮがＨレベル、第１のパワースイッチイネーブル信号ＰＳＷＥＮ１がＨレベル、第２のパワースイッチイネーブル信号ＰＳＷＥＮ２がＨレベルである状態を維持して、チャージポンプ１１の出力電圧を５Ｖから１０Ｖに上昇させ、かつ、電源電圧ＶＰＰＬを３．３Ｖから５Ｖに上昇させる。この結果、電圧供給線１０１を介して負荷回路１００に供給される電圧が１０Ｖまで高められる。このため、期間Ｔ２７では、プログラムモードまたはイレーズモードでの動作が可能である。   In the period T27, the pump enable signal PUMPEN is maintained at the H level, the first power switch enable signal PSWEN1 is maintained at the H level, and the second power switch enable signal PSWEN2 is maintained at the H level. The voltage is raised from 5V to 10V, and the power supply voltage VPPL is raised from 3.3V to 5V. As a result, the voltage supplied to the load circuit 100 via the voltage supply line 101 is increased to 10V. Therefore, in the period T27, the operation in the program mode or the erase mode is possible.

この期間Ｔ２７において、インバータ１３の低電位電源端子の電圧ＰＳＷＶＳＳはＶＰＰＬ＝５Ｖ、高電位電源端子の電圧はＶＰＰＨ＝１０Ｖ、入力電圧はＶＰＰＬ＝５Ｖである。従って、インバータ１３を構成する各トランジスタに対する印加電圧が耐圧を越えることはない。   In this period T27, the voltage PSWVSS of the low potential power supply terminal of the inverter 13 is VPPL = 5V, the voltage of the high potential power supply terminal is VPPH = 10V, and the input voltage is VPPL = 5V. Therefore, the applied voltage to each transistor constituting the inverter 13 does not exceed the withstand voltage.

プログラムモードまたはイレーズモードが終了すると、期間２８となる。この期間２８では、ポンプイネーブル信号ＰＵＭＰＥＮがＨレベル、第１のパワースイッチイネーブル信号ＰＳＷＥＮ１がＨレベル、第２のパワースイッチイネーブル信号ＰＳＷＥＮ２がＨレベルである状態を維持して、チャージポンプ１１の出力電圧を１０Ｖから５Ｖに低下させ、かつ、電源電圧ＶＰＰＬを５Ｖから３．３Ｖに低下させる。   When the program mode or erase mode ends, the period 28 begins. In this period 28, the pump enable signal PUMPEN is maintained at the H level, the first power switch enable signal PSWEN1 is maintained at the H level, and the second power switch enable signal PSWEN2 is maintained at the H level. Is reduced from 10V to 5V, and the power supply voltage VPPL is reduced from 5V to 3.3V.

図７の例では、その後、期間Ｔ２６、Ｔ２５、Ｔ２４、Ｔ２３、Ｔ２２、Ｔ２１の各動作が行われる。これらの各期間の動作は上述した通りである。
以上が本実施形態の動作である。 In the example of FIG. 7, thereafter, operations in periods T26, T25, T24, T23, T22, and T21 are performed. The operation during each period is as described above.
The above is the operation of this embodiment.

本実施形態においても上記第１実施形態と同様な効果が得られる。また、本実施形態では、負荷回路１００に供給する電圧に応じて、インバータ１３の低電位電源端子の電圧ＰＳＷＶＳＳと入力電圧を切り換え、インバータ１３を構成するトランジスタに加わる電圧を緩和しているので、負荷回路１００に供給する電圧を上記第１実施形態よりも大きくすることができる。   Also in this embodiment, the same effect as the first embodiment can be obtained. In the present embodiment, the voltage PSWVSS and the input voltage of the low-potential power supply terminal of the inverter 13 are switched according to the voltage supplied to the load circuit 100, and the voltage applied to the transistors constituting the inverter 13 is relaxed. The voltage supplied to the load circuit 100 can be made larger than that in the first embodiment.

＜第３実施形態＞
図８はこの発明の第３実施形態である電圧発生回路の構成を示す回路図である。なお、この図８において、前掲図１の各部と共通する部分には同一の符号を使用し、その説明を省略する。 <Third Embodiment>
FIG. 8 is a circuit diagram showing a configuration of a voltage generating circuit according to the third embodiment of the present invention. In FIG. 8, the same reference numerals are used for portions common to the respective portions in FIG. 1, and the description thereof is omitted.

図８において、ＮチャネルトランジスタＮ２は、ソースおよびＰウェルが電圧供給線１０１に接続され、ドレインが低電位電源ＶＳＳ＝０Ｖに接続されている。ＮチャネルトランジスタＮ２は、電圧供給線１０１の電圧を所定の電圧ＶＳＳにクランプするクランプ回路として機能する。チャージポンプ１１は、ポンプイネーブル信号ＰＵＭＰＥＮがＨレベルである場合に動作し、負の電圧ＶＢＢを電圧供給線１０１に出力する。   In FIG. 8, the N-channel transistor N2 has a source and a P-well connected to the voltage supply line 101, and a drain connected to the low potential power supply VSS = 0V. The N-channel transistor N2 functions as a clamp circuit that clamps the voltage of the voltage supply line 101 to a predetermined voltage VSS. The charge pump 11 operates when the pump enable signal PUMPEN is at the H level, and outputs a negative voltage VBB to the voltage supply line 101.

インバータ１７は、第１のパワースイッチイネーブル信号ＰＳＷＥＮ１がＬレベルである場合にはＶＤＤ３３＝３．３Ｖを、同信号ＰＳＷＥＮ１がＨレベルである場合には０Ｖをインバータ１３に対して出力する。   The inverter 17 outputs VDD33 = 3.3V to the inverter 13 when the first power switch enable signal PSWEN1 is at L level, and 0V to the inverter 13 when the signal PSWEN1 is at H level.

バッファ１８は、第２のパワースイッチイネーブル信号ＰＳＷＥＮ２がＨレベルである場合にはＶＤＤ３３＝３．３Ｖを、同信号ＰＳＷＥＮ２がＬレベルである場合にはＶＳＳ＝０Ｖを基準電圧ＰＳＷＶＤＤとしてインバータ１３の高電位電源端子に出力する。このバッファ１８は、クランプ制御回路（後述）であるインバータ１３に供給する基準電圧ＰＳＷＶＤＤを切り換える基準電圧切換回路として機能する。   When the second power switch enable signal PSWEN2 is at the H level, the buffer 18 sets VDD33 = 3.3V as the reference voltage PSWVDD when the signal PSWEN2 is at the L level, and VSS = 0V as the reference voltage PSWVDD. Output to the potential power supply terminal. The buffer 18 functions as a reference voltage switching circuit that switches a reference voltage PSWVDD supplied to an inverter 13 that is a clamp control circuit (described later).

インバータ１３の低電位電源端子は電圧供給線１０１に接続されている。インバータ１３の出力信号はＮチャネルトランジスタＮ２のゲートに供給される。このインバータ１３は、チャージポンプ１１の出力電圧ＶＢＢと基準電圧ＰＳＷＶＤＤとを電源電圧として動作し、基準電圧ＰＳＷＶＤＤを出力することによりクランプ回路であるＮチャネルトランジスタＮ２をＯＮさせるクランプ制御回路として機能する。   The low potential power supply terminal of the inverter 13 is connected to the voltage supply line 101. The output signal of the inverter 13 is supplied to the gate of the N channel transistor N2. The inverter 13 operates as a power supply voltage using the output voltage VBB of the charge pump 11 and the reference voltage PSWVDD, and functions as a clamp control circuit that turns on the N-channel transistor N2 that is a clamp circuit by outputting the reference voltage PSWVDD.

図９は本実施形態による電圧発生回路の動作を示す図である。本実施形態による電圧発生回路は、リードモードおよびプログラムモードでは０Ｖを、イレーズモードでは−５．０をメモリセル等の負荷回路１００に供給する。   FIG. 9 is a diagram illustrating the operation of the voltage generation circuit according to the present embodiment. The voltage generation circuit according to the present embodiment supplies 0 V to the load circuit 100 such as a memory cell in the read mode and the program mode and −5.0 in the erase mode.

ここで、仮にイレーズモードにおいて電圧供給線１０１にＶＢＢ＝−５Ｖの電圧が出力され、かつ、このときインバータ１３の高電位電源端子の電圧ＰＳＷＶＤＤがＶＤＤ３３＝３．３Ｖに固定されているとすると、インバータ１３の状態は図１０に示すものとなる。すなわち、インバータ１３の入力信号が３．３Ｖであると、インバータ１３のＮチャネルトランジスタのゲートおよびソース間に８．５Ｖの電圧ＶＧＳが印加され、これがトランジスタの耐圧を越える。   Here, if a voltage of VBB = −5V is output to the voltage supply line 101 in the erase mode, and the voltage PSWVDD of the high potential power supply terminal of the inverter 13 is fixed to VDD33 = 3.3V at this time, The state of the inverter 13 is as shown in FIG. That is, when the input signal of the inverter 13 is 3.3 V, a voltage VGS of 8.5 V is applied between the gate and source of the N-channel transistor of the inverter 13, which exceeds the breakdown voltage of the transistor.

そこで、本実施形態では、イレーズモードにおいて、インバータ１３の高電位電源端子の電圧ＰＳＷＶＤＤをバッファ１８により０Ｖとし、インバータ１３に対する入力信号をインバータ１７により０Ｖとし、インバータ１３を構成するトランジスタに対する印加電圧を緩和する。この状態において、インバータ１３のＰチャネルトランジスタがＯＦＦとなる。また、インバータ１３のＮチャネルトランジスタに０Ｖ−ＶＢＢ＝５Ｖのゲートおよびソース間電圧が加わり、ＮチャネルトランジスタがＯＮとなる。これによりインバータ１３からＮチャネルトランジスタＮ２のゲートに電圧ＶＢＢ＝−５Ｖが供給され、ＮチャネルトランジスタＮ２がＯＦＦとなり、チャージポンプ１１から電圧供給線１０１を介して電圧ＶＢＢ＝−５Ｖが負荷回路１００に供給される。   Therefore, in the present embodiment, in the erase mode, the voltage PSWVDD of the high potential power supply terminal of the inverter 13 is set to 0 V by the buffer 18, the input signal to the inverter 13 is set to 0 V by the inverter 17, and the applied voltage to the transistors constituting the inverter 13 is ease. In this state, the P-channel transistor of the inverter 13 is turned off. Further, a gate-source voltage of 0V−VBB = 5V is applied to the N channel transistor of the inverter 13 and the N channel transistor is turned on. As a result, the voltage VBB = −5V is supplied from the inverter 13 to the gate of the N-channel transistor N2, the N-channel transistor N2 is turned OFF, and the voltage VBB = −5V is supplied from the charge pump 11 via the voltage supply line 101 to the load circuit 100. Supplied.

図１１は本実施形態による電圧発生回路の動作シーケンスを示すタイムチャートである。まず、期間Ｔ３１では、ポンプイネーブル信号ＰＵＭＰＥＮがＬレベルであるため、チャージポンプ１１は動作せず、チャージポンプ１１の出力電圧ＶＢＢは０Ｖとなる。また、第１のパワースイッチイネーブル信号ＰＳＷＥＮ１がＨレベルであるため、インバータ１７からインバータ１３にＶＳＳ＝０Ｖが供給される。また、第２のパワースイッチイネーブル信号ＰＳＷＥＮ２がＨレベルであるため、インバータ１３の高電位電源端子に電圧ＰＳＷＶＤＤ＝ＶＤＤ３３＝３．３Ｖが供給される。この結果、インバータ１３からＮチャネルトランジスタＮ２のゲートにＰＳＷＶＤＤ＝ＶＤＤ３３＝３．３Ｖが供給され、ＮチャネルトランジスタＮ２がＯＮとなる。このため、電圧供給線１０１から負荷回路１００に供給される電圧は０Ｖになる。   FIG. 11 is a time chart showing an operation sequence of the voltage generation circuit according to the present embodiment. First, in the period T31, since the pump enable signal PUMPEN is at L level, the charge pump 11 does not operate and the output voltage VBB of the charge pump 11 becomes 0V. Further, since the first power switch enable signal PSWEN1 is at the H level, VSS = 0V is supplied from the inverter 17 to the inverter 13. Further, since the second power switch enable signal PSWEN2 is at the H level, the voltage PSWVDD = VDD33 = 3.3V is supplied to the high potential power supply terminal of the inverter 13. As a result, PSWVDD = VDD33 = 3.3V is supplied from the inverter 13 to the gate of the N-channel transistor N2, and the N-channel transistor N2 is turned on. For this reason, the voltage supplied from the voltage supply line 101 to the load circuit 100 is 0V.

期間Ｔ３２では、ポンプイネーブル信号ＰＵＭＰＥＮがＨレベルとされ、チャージポンプ１１から０Ｖの電圧ＶＢＢが出力される。そして、期間Ｔ３２では、期間Ｔ３１と同様、第１のパワースイッチイネーブル信号ＰＳＷＥＮ１がＨレベル、第２のパワースイッチイネーブル信号ＰＳＷＥＮ２がＨレベルであるため、ＮチャネルトランジスタＮ２がＯＮとなる。このため、電圧供給線１０１から負荷回路１００に供給される電圧は０Ｖになる。   In the period T32, the pump enable signal PUMPEN is set to the H level, and the voltage VBB of 0V is output from the charge pump 11. In the period T32, as in the period T31, since the first power switch enable signal PSWEN1 is at the H level and the second power switch enable signal PSWEN2 is at the H level, the N-channel transistor N2 is turned on. For this reason, the voltage supplied from the voltage supply line 101 to the load circuit 100 is 0V.

期間Ｔ３３では、ポンプイネーブル信号ＰＵＭＰＥＮがＨレベル、第１のパワースイッチイネーブル信号ＰＳＷＥＮ１がＬレベル、第２のパワースイッチイネーブル信号ＰＳＷＥＮ２がＨレベルとされる。この期間Ｔ３３では、第１のパワースイッチイネーブル信号ＰＳＷＥＮ１がＬレベルとなるため、インバータ１７からインバータ１３にＶＤＤ３３＝３．３Ｖが供給され、インバータ１３はＶＢＢ＝０ＶをＮチャネルトランジスタＮ２のゲートに供給する。この結果、ＮチャネルトランジスタＮ２がＯＦＦとなる。そして、期間Ｔ３３では、チャージポンプ１１の出力電圧ＶＢＢ＝０Ｖが電圧供給線１０１を介して負荷回路１００に供給される。   In the period T33, the pump enable signal PUMPEN is at H level, the first power switch enable signal PSWEN1 is at L level, and the second power switch enable signal PSWEN2 is at H level. In this period T33, since the first power switch enable signal PSWEN1 becomes L level, VDD33 = 3.3V is supplied from the inverter 17 to the inverter 13, and the inverter 13 supplies VBB = 0V to the gate of the N-channel transistor N2. To do. As a result, the N-channel transistor N2 is turned off. In the period T <b> 33, the output voltage VBB = 0 V of the charge pump 11 is supplied to the load circuit 100 through the voltage supply line 101.

期間Ｔ３４では、ポンプイネーブル信号ＰＵＭＰＥＮがＨレベル、第１のパワースイッチイネーブル信号ＰＳＷＥＮ１がＬレベル、第２のパワースイッチイネーブル信号ＰＳＷＥＮ２がＨレベルの状態（すなわち、ＮチャネルトランジスタＮ２がＯＦＦの状態）で、チャージポンプ１１の出力電圧ＶＢＢが０Ｖから−２Ｖまで低下する。この結果、電圧供給線１０１を介して負荷回路１００に供給される電圧が−２Ｖまで低下する。   In the period T34, the pump enable signal PUMPEN is at the H level, the first power switch enable signal PSWEN1 is at the L level, and the second power switch enable signal PSWEN2 is at the H level (that is, the N-channel transistor N2 is OFF). The output voltage VBB of the charge pump 11 decreases from 0V to −2V. As a result, the voltage supplied to the load circuit 100 via the voltage supply line 101 decreases to −2V.

期間Ｔ３５では、ポンプイネーブル信号ＰＵＭＰＥＮがＨレベル、第１のパワースイッチイネーブル信号ＰＳＷＥＮ１がＬレベル、第２のパワースイッチイネーブル信号ＰＳＷＥＮ２がＬレベルとされる。期間Ｔ３５では、第２のパワースイッチイネーブル信号ＰＳＷＥＮ２がＬレベルとなるため、インバータ１３の高電位電源端子の電圧ＰＳＷＶＤＤがＶＳＳ＝０Ｖとなる。   In the period T35, the pump enable signal PUMPEN is at H level, the first power switch enable signal PSWEN1 is at L level, and the second power switch enable signal PSWEN2 is at L level. In the period T35, since the second power switch enable signal PSWEN2 becomes L level, the voltage PSWVDD of the high potential power supply terminal of the inverter 13 becomes VSS = 0V.

期間Ｔ３６では、ポンプイネーブル信号ＰＵＭＰＥＮがＨレベル、第１のパワースイッチイネーブル信号ＰＳＷＥＮ１がＨレベル、第２のパワースイッチイネーブル信号ＰＳＷＥＮ２がＬレベルとされる。期間Ｔ３６では、第１のパワースイッチイネーブル信号ＰＳＷＥＮ１がＨレベルとなるため、インバータ１３に対する入力電圧がＶＳＳ＝０Ｖとなる。この結果、インバータ１３からＮチャネルトランジスタＮ２のゲートに電圧ＰＳＷＶＤＤ＝ＶＳＳ＝０Ｖが供給され、ＮチャネルトランジスタＮ２がＯＦＦになる。   In the period T36, the pump enable signal PUMPEN is at H level, the first power switch enable signal PSWEN1 is at H level, and the second power switch enable signal PSWEN2 is at L level. In the period T36, the first power switch enable signal PSWEN1 is at the H level, so that the input voltage to the inverter 13 is VSS = 0V. As a result, the voltage PSWVDD = VSS = 0V is supplied from the inverter 13 to the gate of the N-channel transistor N2, and the N-channel transistor N2 is turned off.

期間Ｔ３７では、ポンプイネーブル信号ＰＵＭＰＥＮがＨレベル、第１のパワースイッチイネーブル信号ＰＳＷＥＮ１がＨレベル、第２のパワースイッチイネーブル信号ＰＳＷＥＮ２がＬレベルである状態を維持して、チャージポンプ１１の出力電圧ＶＢＢを−２Ｖから−５Ｖに低下させる。この結果、電圧供給線１０１を介して負荷回路１００に供給される電圧が−５Ｖまで低下する。このため、期間Ｔ３７では、イレーズモードでの動作が可能である。   In the period T37, the pump enable signal PUMPEN is kept at H level, the first power switch enable signal PSWEN1 is kept at H level, and the second power switch enable signal PSWEN2 is kept at L level, and the output voltage VBB of the charge pump 11 is maintained. Is reduced from −2V to −5V. As a result, the voltage supplied to the load circuit 100 via the voltage supply line 101 decreases to −5V. Therefore, the operation in the erase mode is possible in the period T37.

この期間Ｔ３７において、インバータ１３の高電位電源端子の電圧ＰＳＷＶＤＤはＶＳＳ＝０Ｖ、低電位電源端子の電圧はＶＢＢ＝−５Ｖ、入力電圧はＶＳＳ＝０Ｖである。従って、インバータ１３を構成する各トランジスタに対する印加電圧が耐圧を越えることはない。   In this period T37, the voltage PSWVDD of the high potential power supply terminal of the inverter 13 is VSS = 0V, the voltage of the low potential power supply terminal is VBB = −5V, and the input voltage is VSS = 0V. Therefore, the applied voltage to each transistor constituting the inverter 13 does not exceed the withstand voltage.

イレーズモードが終了すると、期間３８となる。この期間３８では、ポンプイネーブル信号ＰＵＭＰＥＮがＨレベル、第１のパワースイッチイネーブル信号ＰＳＷＥＮ１がＨレベル、第２のパワースイッチイネーブル信号ＰＳＷＥＮ２がＬレベルである状態を維持して、チャージポンプ１１の出力電圧を−５Ｖから−２Ｖに上昇させる。   When the erase mode ends, the period 38 starts. In this period 38, the pump enable signal PUMPEN is maintained at the H level, the first power switch enable signal PSWEN1 is maintained at the H level, and the second power switch enable signal PSWEN2 is maintained at the L level. Is raised from -5V to -2V.

図１１の例では、その後、期間Ｔ３６、Ｔ３５、Ｔ３４、Ｔ３３、Ｔ３２、Ｔ３１の各動作が行われる。これらの各期間の動作は上述した通りである。
以上が本実施形態の動作である。 In the example of FIG. 11, thereafter, operations in periods T36, T35, T34, T33, T32, and T31 are performed. The operation during each period is as described above.
The above is the operation of this embodiment.

本実施形態においても上記第１実施形態と同様な効果が得られる。また、本実施形態では、負荷回路１００に供給する電圧に応じて、インバータ１３の高電位電源端子の電圧ＰＳＷＶＤＤと入力電圧を切り換え、インバータ１３を構成するトランジスタに加わる電圧を緩和しているので、インバータ１３を構成するトランジスタに与えるダメージを増やすことなく、チャージポンプ１１から負荷回路１００に負の電圧を供給することが可能である。   Also in this embodiment, the same effect as the first embodiment can be obtained. In the present embodiment, the voltage PSWVDD and the input voltage of the high potential power supply terminal of the inverter 13 are switched according to the voltage supplied to the load circuit 100, and the voltage applied to the transistors constituting the inverter 13 is relaxed. A negative voltage can be supplied from the charge pump 11 to the load circuit 100 without increasing damage to the transistors constituting the inverter 13.

＜他の実施形態＞
以上、この発明の第１〜第３実施形態を説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。 <Other embodiments>
Although the first to third embodiments of the present invention have been described above, other embodiments are conceivable for the present invention. For example:

（１）上記各実施形態では、クランプ制御回路としてインバータを用いたが、ＮＡＮＤゲート、ＮＯＲゲートなどの他の論理回路をクランプ制御回路として用いてもよい。 (1) In each of the above embodiments, an inverter is used as the clamp control circuit. However, other logic circuits such as a NAND gate and a NOR gate may be used as the clamp control circuit.

（２）上記第２実施形態では、リードモードとプログラムモードまたはイレーズモードとの間のモード切り換えの際に、２段階に分けてチャージポンプの出力電圧を変化させたが、チャージポンプの出力電圧を変化の段階数はこれに限定されるものではない。例えば３段階以上に分けてチャージポンプの出力電圧を変化させてもよい。上記第３実施形態も同様である。 (2) In the second embodiment, when the mode is switched between the read mode and the program mode or the erase mode, the output voltage of the charge pump is changed in two stages. The number of stages of change is not limited to this. For example, the output voltage of the charge pump may be changed in three or more stages. The same applies to the third embodiment.

１１，１２……チャージポンプ、１３，１７……インバータ、１４……レベルシフタ、１５……電圧検出回路、１０１……電圧供給線、１００……負荷回路、１６，１８……バッファ、Ｐ１……Ｐチャネルトランジスタ、Ｎ１，Ｎ２……Ｎチャネルトランジスタ。 DESCRIPTION OF SYMBOLS 11,12 ... Charge pump, 13, 17 ... Inverter, 14 ... Level shifter, 15 ... Voltage detection circuit, 101 ... Voltage supply line, 100 ... Load circuit, 16, 18 ... Buffer, P1 ... P-channel transistors, N1, N2,... N-channel transistors.

Claims (7)

電圧供給線を介して負荷回路に出力電圧を供給するチャージポンプと、
前記電圧供給線の電圧を所定の電圧にクランプするクランプ回路と、
前記チャージポンプの出力電圧と基準電圧とを電源電圧として動作し、前記基準電圧を出力することにより前記クランプ回路をＯＮさせるクランプ制御回路と
を具備することを特徴とする電圧発生回路。 A charge pump for supplying an output voltage to the load circuit via the voltage supply line;
A clamp circuit for clamping the voltage of the voltage supply line to a predetermined voltage;
A voltage generation circuit comprising: a clamp control circuit that operates using an output voltage of the charge pump and a reference voltage as a power supply voltage, and turns on the clamp circuit by outputting the reference voltage. 前記クランプ回路は、ソースまたはドレインの一方が前記電圧供給線に接続され、他方が電源に接続され、ゲート電圧が前記クランプ制御回路により制御される電界効果トランジスタを有することを特徴とする請求項１に記載の電圧発生回路。   2. The clamp circuit includes a field effect transistor in which one of a source and a drain is connected to the voltage supply line, the other is connected to a power supply, and a gate voltage is controlled by the clamp control circuit. The voltage generation circuit described in 1. 前記クランプ制御回路は、前記チャージポンプの出力電圧および前記基準電圧の一方を高電位電源電圧、他方を低電位電源電圧とする論理回路を含み、前記論理回路が前記基準電圧を出力することにより前記クランプ回路をＯＮさせることを特徴とする請求項１または２に記載の電圧発生回路。   The clamp control circuit includes a logic circuit in which one of the output voltage of the charge pump and the reference voltage is a high potential power supply voltage and the other is a low potential power supply voltage, and the logic circuit outputs the reference voltage to output the reference voltage. 3. The voltage generation circuit according to claim 1, wherein the clamp circuit is turned on. 前記クランプ制御回路は、入力信号を、前記チャージポンプの出力電圧を第１の論理レベルとし、前記基準電圧を第２の論理レベルとする信号にレベルシフトして前記論理回路に供給するレベルシフタを具備することを特徴とする請求項３に記載の電圧発生回路。   The clamp control circuit includes a level shifter for level-shifting an input signal to a signal having the output voltage of the charge pump as a first logic level and the reference voltage as a second logic level and supplying the input signal to the logic circuit. The voltage generation circuit according to claim 3, wherein: 前記基準電圧を切り換える基準電圧切換回路を具備することを特徴とする請求項１〜４のいずれか１の請求項に記載の電圧発生回路。   The voltage generation circuit according to claim 1, further comprising a reference voltage switching circuit that switches the reference voltage. 前記チャージポンプの出力電圧を複数段階に分けて変化させる手段を具備することを特徴とする請求項５に記載の電圧発生回路。   6. The voltage generation circuit according to claim 5, further comprising means for changing the output voltage of the charge pump in a plurality of stages. 前記チャージポンプの出力電圧の変化に連動させて前記基準電圧を変化させる手段を具備することを特徴とする請求項６に記載の電圧発生回路。   7. The voltage generation circuit according to claim 6, further comprising means for changing the reference voltage in conjunction with a change in the output voltage of the charge pump.
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