JP2017161996A - Command control device, command control method, and command control program - Google Patents
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Abstract
Description
本発明は、コマンド制御装置、コマンド制御方法、及びコマンド制御プログラムに関する。特に、通信システムで用いられるコマンド制御装置、コマンド制御方法、及びコマンド制御プログラムに関する。 The present invention relates to a command control device, a command control method, and a command control program. In particular, the present invention relates to a command control device, a command control method, and a command control program used in a communication system.
マルチメディア用の多様なコンテンツの増加に伴い、単一の装置あるいはシステムで達成できる性能を超える性能レベルが要求されるアプリケーションが増加しており、このようなアプリケーションの多くは、並列処理を用いている。該並列処理のために、複数のアプリケーションモジュールを用いる例として、特許文献１は、アプリケーションモジュールの各々に、メモリと、メモリとメモリバスとの間のデータ転送及びメモリの使用容量を規定するメモリ制御部と、メモリバスに対するコマンドを保持するコマンドレジスタと、当該コマンドレジスタに保持可能なコマンド数を規定するメモリバスコマンド制御部とを含むことにより、メモリバスへのアクセス頻度を調整可能とするデータ転送装置を開示している。 With the increasing variety of multimedia content, more and more applications are demanding performance levels that exceed the performance achievable with a single device or system, and many of these applications use parallel processing. Yes. As an example of using a plurality of application modules for the parallel processing, Patent Document 1 discloses a memory control that defines a memory, a data transfer between the memory and the memory bus, and a memory use capacity for each of the application modules. Data transfer that allows the frequency of access to the memory bus to be adjusted by including a memory bus command control unit that regulates the number of commands that can be held in the command register, and a command register that holds commands for the memory bus An apparatus is disclosed.
しかし、複数の信号受信チャンネルを有するシステムにおいては、１つのチャンネルに受信したコマンド信号を処理部が処理している間に、他のチャンネルに受信したコマンド信号は破棄される。従って、処理部が処理しているコマンド信号の処理の終了を待たなければ、次の受信を実施することができなかった。 However, in a system having a plurality of signal reception channels, command signals received on other channels are discarded while the processing unit processes the command signals received on one channel. Therefore, the next reception cannot be performed without waiting for the end of the processing of the command signal being processed by the processing unit.
また、複数の受信チャンネルで同時刻に複数のコマンド信号を受信した場合、最も早い時刻に処理部が受信したコマンド信号のみが処理され、処理部が遅れて受信した信号は破棄され、処理されることはなかった。 In addition, when a plurality of command signals are received at the same time on a plurality of receiving channels, only the command signal received by the processing unit at the earliest time is processed, and the signal received late by the processing unit is discarded and processed. It never happened.
この点、特許文献１に係る発明は、上記のように、あくまでメモリバスへのアクセス頻度を調整するものであり、メモリバスに対して同時に発行される複数のコマンド信号の破棄自体を減少させるものではなかった。 In this regard, as described above, the invention according to Patent Document 1 only adjusts the access frequency to the memory bus, and reduces the discarding of a plurality of command signals issued simultaneously to the memory bus. It wasn't.
そこで本発明は、複数の受信チャンネルで並行に受信したコマンド信号を順次処理することが可能なコマンド制御装置、コマンド制御方法、及びコマンド制御プログラムを提供することを目的とする。 Therefore, an object of the present invention is to provide a command control device, a command control method, and a command control program that can sequentially process command signals received in parallel on a plurality of reception channels.
本発明の第１の観点によれば、通信システムで使用されるコマンド制御装置であって、複数の通信チャンネルの各々からコマンド信号を受信し、該コマンド信号の保持とビット検出をし、検出結果が正常であれば該コマンド信号を、前記検出結果が異常であればＬＯＷ信号を、中間処理コマンド信号として出力する複数のバッファと、前記複数のバッファが出力する複数の中間処理コマンド信号を受信し、前記複数の中間処理コマンド信号の中から１つの中間処理コマンド信号を順次選択して、コマンド処理信号として出力するステートマシンとを備えることを特徴とするコマンド制御装置が提供される。 According to a first aspect of the present invention, there is provided a command control device used in a communication system, receiving a command signal from each of a plurality of communication channels, holding the command signal and detecting a bit, and detecting a result. A plurality of buffers that output the command signal if the detection result is abnormal, a LOW signal if the detection result is abnormal, and a plurality of intermediate processing command signals output by the plurality of buffers. And a state machine that sequentially selects one intermediate processing command signal from the plurality of intermediate processing command signals and outputs the command processing signal as a command processing signal.
本発明の第２の観点によれば、通信システムで使用されるコマンド制御方法であって、複数のバッファが、複数の通信チャンネルの各々からコマンド信号を受信し、該コマンド信号の保持とビット検出をし、検出結果が正常であれば該コマンド信号を、前記検出結果が異常であればＬＯＷ信号を、中間処理コマンド信号として出力し、ステートマシンが、前記複数のバッファが出力する複数の中間処理コマンド信号を受信し、前記複数の中間処理コマンド信号の中から１つの中間処理コマンド信号を順次選択して、コマンド処理信号として出力することを特徴とするコマンド制御方法が提供される。 According to a second aspect of the present invention, there is provided a command control method used in a communication system, wherein a plurality of buffers receive a command signal from each of a plurality of communication channels, hold the command signal, and detect a bit. When the detection result is normal, the command signal is output as an intermediate processing command signal, and when the detection result is abnormal, the state machine outputs a plurality of intermediate processes output by the plurality of buffers. A command control method is provided that receives a command signal, sequentially selects one intermediate processing command signal from the plurality of intermediate processing command signals, and outputs the selected intermediate processing command signal as a command processing signal.
本発明の第３の観点によれば、通信システムで使用されるコマンド制御方法をコンピュータに実行させるためのコマンド制御プログラムであって、前記コマンド制御方法は、複数のバッファが、複数の通信チャンネルの各々からコマンド信号を受信し、該コマンド信号の保持とビット検出をし、検出結果が正常であれば該コマンド信号を、前記検出結果が異常であればＬＯＷ信号を、中間処理コマンド信号として出力し、ステートマシンが、前記複数のバッファが出力する複数の中間処理コマンド信号を受信し、前記複数の中間処理コマンド信号の中から１つの中間処理コマンド信号を順次選択して、コマンド処理信号として出力することを特徴とするコマンド制御プログラムが提供される。 According to a third aspect of the present invention, there is provided a command control program for causing a computer to execute a command control method used in a communication system, wherein the command control method includes a plurality of buffers having a plurality of communication channels. Receives a command signal from each, holds the command signal and detects the bit, and outputs the command signal as an intermediate processing command signal if the detection result is normal, or the LOW signal if the detection result is abnormal The state machine receives a plurality of intermediate processing command signals output from the plurality of buffers, sequentially selects one intermediate processing command signal from the plurality of intermediate processing command signals, and outputs the result as a command processing signal. A command control program is provided.
本発明によれば、複数のコマンド信号を処理する順序に関し、優先順位を決める機能を有することで、複数チャンネルにおいてコマンド信号を同時に受信した場合に、所定の処理順序に基づいて処理することが可能となる。 According to the present invention, the function for determining the priority order with respect to the order of processing a plurality of command signals allows the processing based on a predetermined processing order when command signals are received simultaneously on a plurality of channels. It becomes.
（構成の説明）
以下、図１乃至６を参照して本発明に係るコマンド制御装置について詳説する。
(Description of configuration)
Hereinafter, the command control apparatus according to the present invention will be described in detail with reference to FIGS.
図１が示すのは、本発明に係るコマンド制御装置の構成例である。図１を参照すると、本発明の実施形態は、バッファ２００−１乃至２００−４、および、ステートマシン３００を含む。なお、図１では、１つのステートマシン３００に対し、４つのバッファ２００−１乃至２００−４を接続する構成としたが、本発明の実施の形態はこれには限定されず、任意の複数のバッファ２００を含むことが可能である。 FIG. 1 shows a configuration example of a command control apparatus according to the present invention. Referring to FIG. 1, the embodiment of the present invention includes buffers 200-1 to 200-4 and a state machine 300. In FIG. 1, four buffers 200-1 to 200-4 are connected to one state machine 300. However, the embodiment of the present invention is not limited to this, and any plurality of buffers A buffer 200 may be included.
バッファ２００−１は、コマンド信号Ａを受信するコマンド信号受信経路（チャンネルＡ）と、クロック信号を受信する経路と、後述のようにステートマシン３００から出力されるリセット信号Ａを受信する経路とを有する。また、ステートマシン３００に対して、中間処理コマンド信号（Ａ）を送信する経路、及び、フラグ信号Ｔ（Ａ）を送信する経路を有する。更に、当該バッファ２００−１を初期化するリセット信号Ｒ（Ａ）を出力し、当該バッファ２００−１に入力する経路を有する。 The buffer 200-1 has a command signal reception path (channel A) for receiving the command signal A, a path for receiving the clock signal, and a path for receiving the reset signal A output from the state machine 300 as will be described later. Have. In addition, the state machine 300 has a path for transmitting the intermediate processing command signal (A) and a path for transmitting the flag signal T (A). Furthermore, a reset signal R (A) for initializing the buffer 200-1 is output and input to the buffer 200-1.
同様に、バッファ２００−２は、コマンド信号Ｂを受信するコマンド信号受信経路（チャンネルＢ）と、クロック信号を受信する経路と、後述のようにステートマシン３００から出力されるリセット信号Ｂを入力する経路を有する。また、ステートマシン３００に対して、中間処理コマンド信号（Ｂ）を送信する経路、及び、フラグ信号Ｔ（Ｂ）を送信する経路を有する。更に、当該バッファ２００−２を初期化するリセット信号Ｒ（Ｂ）を出力し、当該バッファ２００−２に入力する経路を有する。以下、バッファ２００−３、及びバッファ２００−４についても同様である。 Similarly, the buffer 200-2 inputs a command signal reception path (channel B) for receiving the command signal B, a path for receiving the clock signal, and a reset signal B output from the state machine 300 as will be described later. Have a route. In addition, the state machine 300 has a path for transmitting an intermediate processing command signal (B) and a path for transmitting a flag signal T (B). Furthermore, a reset signal R (B) for initializing the buffer 200-2 is output and input to the buffer 200-2. Hereinafter, the same applies to the buffer 200-3 and the buffer 200-4.
バッファ２００−１乃至２００−４の役割は、受信したコマンド信号のビット検出（ビット数のカウント）、コマンド信号の保持、クロック信号に同期したタイミング信号の生成、コマンド信号の検出、リセット信号の生成等である。 The roles of the buffers 200-1 to 200-4 are to detect the bit of the received command signal (count the number of bits), hold the command signal, generate a timing signal synchronized with the clock signal, detect the command signal, and generate a reset signal. Etc.
ステートマシン３００は、バッファ２００−１乃至２００−４の各バッファから出力される、中間処理コマンド信号（Ａ）乃至（Ｄ）を受信する経路を４経路、フラグ信号Ｔ（Ａ）乃至Ｔ（Ｄ）を受信する経路を４経路、外部からクロック信号を受信する経路を有する。また、ステートマシン３００は、コマンド処理信号を出力する経路を有する。更に、ステートマシン３００は、当該ステートマシンを初期化するためのリセット信号Ｓを出力し、当該ステートマシン３００に入力する経路と、バッファ２００−１乃至２００−４の各々を初期化するリセット信号Ａ乃至Ｄを出力する経路を有する。 The state machine 300 receives four intermediate processing command signals (A) to (D) output from the buffers 200-1 to 200-4, and flag signals T (A) to T (D). ) 4 paths and a path for receiving a clock signal from the outside. The state machine 300 has a path for outputting a command processing signal. Further, the state machine 300 outputs a reset signal S for initializing the state machine, and inputs a path to the state machine 300 and a reset signal A for initializing each of the buffers 200-1 to 200-4. To D.
ステートマシン３００の役割は、バッファ２００−１乃至２００−４までの各バッファから受信する４つの中間処理コマンド信号（Ａ）乃至（Ｄ）を処理する順序の決定、コマンド処理信号の出力、ステートマシン３００自身を初期化するためのリセット信号の生成、及びバッファ２００−１乃至２００−４を初期化するためのリセット信号の生成等である。 The role of the state machine 300 is to determine the order of processing the four intermediate processing command signals (A) to (D) received from the buffers 200-1 to 200-4, to output command processing signals, and to the state machine For example, a reset signal for initializing 300 itself and a reset signal for initializing the buffers 200-1 to 200-4 are generated.
図２が示すのは、上記のバッファ２００の構成例である。バッファ２００は、カウンタ２１０、シフトレジスタ２２０、ディテクタ２３０、及びタイミング２４０を含む。 FIG. 2 shows a configuration example of the buffer 200 described above. The buffer 200 includes a counter 210, a shift register 220, a detector 230, and a timing 240.
カウンタ２１０は、コマンド信号（バッファ２００がバッファ２００−１の場合は、コマンド信号Ａ）を入力する経路、クロック信号を入力する経路、リセット信号を入力する経路を有する。ここで「リセット信号」とは、上記の図１を用いて説明したステートマシン３００から受信するリセット信号Ａと、後述のディテクタ２３０から受信するリセット信号Ｒ（Ａ）とが合流したものである。また、カウンタ２１０は、シフトレジスタ２２０へカウンタ信号Ｐ（バッファ２００がバッファ２００−１の場合は、カウンタ信号Ｐ（Ａ））を出力する経路、及びタイミング２４０へカウンタ信号Ｑ（バッファ２００がバッファ２００−１の場合は、カウンタ信号Ｑ（Ａ））を出力する経路を有する。 The counter 210 has a path for inputting a command signal (command signal A when the buffer 200 is the buffer 200-1), a path for inputting a clock signal, and a path for inputting a reset signal. Here, the “reset signal” is a combination of the reset signal A received from the state machine 300 described with reference to FIG. 1 and the reset signal R (A) received from the detector 230 described later. The counter 210 outputs a counter signal P (counter signal P (A) when the buffer 200 is the buffer 200-1) to the shift register 220, and a counter signal Q (buffer 200 is the buffer 200 to the timing 240). In the case of −1, there is a path for outputting the counter signal Q (A)).
シフトレジスタ２２０は、カウンタ２１０から受信するカウンタ信号Ｐを入力する経路、クロック信号を入力する経路、リセット信号を入力する経路を有する。また、ディテクタ２３０へシフトレジスタ信号（バッファ２００がバッファ２００−１の場合は、シフトレジスタ信号（Ａ））を出力する経路を有する。 The shift register 220 has a path for inputting a counter signal P received from the counter 210, a path for inputting a clock signal, and a path for inputting a reset signal. Further, the detector 230 has a path for outputting a shift register signal (a shift register signal (A) when the buffer 200 is the buffer 200-1).
ディテクタ２３０は、シフトレジスタ信号を入力する経路、カウンタ２１０から受信するカウンタ信号Ｑを入力する経路、クロック信号を入力する経路、リセット信号を入力する経路、及び、後述のタイミング２４０から受信するタイミング信号を入力する経路を有する。また、ディテクタ２３０は、上記のステートマシン３００に中間処理コマンド信号（バッファ２００がバッファ２００−１の場合は、中間処理コマンド信号（Ａ））を出力する経路、カウンタ２１０、シフトレジスタ２２０、当該ディテクタ２３０、タイミング２４０を初期化するリセット信号Ｒ（バッファ２００がバッファ２００−１の場合は、リセット信号Ｒ（Ａ））を出力する経路、後述のタイミング２４０にフラグ信号Ｄ（バッファ２００がバッファ２００−１の場合は、フラグ信号Ｄ（Ａ））を出力する経路を有する。なお上記のように、リセット信号Ｒ（Ａ）は、ステートマシン３００から受信するリセット信号Ａと合流した上で、カウンタ２１０、シフトレジスタ２２０、ディテクタ２３０、タイミング２４０に入力される。 The detector 230 has a path for inputting a shift register signal, a path for inputting a counter signal Q received from the counter 210, a path for inputting a clock signal, a path for inputting a reset signal, and a timing signal received from a timing 240 described later. Has a route to input. Further, the detector 230 is a path for outputting an intermediate processing command signal (intermediate processing command signal (A) when the buffer 200 is the buffer 200-1) to the state machine 300, a counter 210, a shift register 220, and the detector. 230, a path for outputting a reset signal R for initializing the timing 240 (or a reset signal R (A) when the buffer 200 is the buffer 200-1), a flag signal D (the buffer 200 is the buffer 200- In the case of 1, it has a path for outputting the flag signal D (A)). As described above, the reset signal R (A) is combined with the reset signal A received from the state machine 300 and then input to the counter 210, the shift register 220, the detector 230, and the timing 240.
タイミング２４０は、カウンタ２１０から受信するカウンタ信号Ｑを入力する経路、クロック信号を入力する経路、リセット信号を入力する経路、及び、ディテクタ２３０から受信するフラグ信号Ｄを入力する経路を有する。また、タイミング２４０は、ステートマシン３００にフラグ信号Ｔ（バッファ２００がバッファ２００−１の場合は、フラグ信号Ｔ（Ａ））を出力する経路、及びディテクタ２３０にタイミング信号（バッファ２００がバッファ２００−１の場合は、タイミング信号（Ａ））を出力する経路を有する。 The timing 240 has a path for inputting a counter signal Q received from the counter 210, a path for inputting a clock signal, a path for inputting a reset signal, and a path for inputting a flag signal D received from the detector 230. Also, the timing 240 is a path for outputting the flag signal T (the flag signal T (A) when the buffer 200 is the buffer 200-1) to the state machine 300, and the timing signal (the buffer 200 is the buffer 200- In the case of 1, it has a path for outputting the timing signal (A)).
図３が示すのは、上記のステートマシン３００の構成例である。ステートマシン３００は、順序回路３１０とセレクタ３２０とを含む。 FIG. 3 shows a configuration example of the state machine 300 described above. The state machine 300 includes a sequential circuit 310 and a selector 320.
順序回路３１０は、バッファ２００−１乃至２００−４から受信する４つのフラグ信号Ｔ（Ａ）乃至Ｔ（Ｄ）を入力する４本の経路、クロック信号を入力する経路、及び後述のセレクタ３２０から受信するリセット信号Ｓを入力する経路を有する。また、順序回路３１０は、セレクタ３２０に対し、順序信号を出力する経路を有する。 The sequential circuit 310 includes four paths for inputting four flag signals T (A) to T (D) received from the buffers 200-1 to 200-4, a path for inputting a clock signal, and a selector 320 described later. A path for inputting a reset signal S to be received is provided. The sequential circuit 310 has a path for outputting an order signal to the selector 320.
セレクタ３２０は、バッファ２００−１乃至２００−４から受信する中間処理コマンド信号（Ａ）乃至（Ｄ）を入力する４本の経路、上記の順序回路３１０からの順序信号を入力する経路、及びクロック信号を入力する経路を有する。また、セレクタ３２０は、コマンド処理信号を出力する経路と、バッファ２００−１乃至２００−４を初期化するリセット信号Ａ乃至Ｄを出力する経路を有する。更に、セレクタ３２０は、順序回路３１０と当該セレクタ３２０を初期化するためのリセット信号Ｓを出力し、該リセット信号Ｓを入力する経路を有する。 The selector 320 has four paths for inputting the intermediate processing command signals (A) to (D) received from the buffers 200-1 to 200-4, a path for inputting the order signal from the sequential circuit 310, and a clock. A path for inputting a signal is provided. The selector 320 has a path for outputting a command processing signal and a path for outputting reset signals A to D for initializing the buffers 200-1 to 200-4. Further, the selector 320 has a path for outputting the reset signal S for initializing the sequential circuit 310 and the selector 320 and inputting the reset signal S.
（動作の説明）
図１において、チャンネルＡ乃至Ｄを経由して受信したコマンド信号Ａ乃至Ｄは、それぞれバッファ２００−１乃至２００−４に入力される。
(Description of operation)
In FIG. 1, command signals A to D received via channels A to D are input to buffers 200-1 to 200-4, respectively.
図２において、バッファ２００−１に入力されたコマンド信号Ａは、カウンタ２１０に入力される。カウンタ２１０では、入力されたコマンド信号Ａのビット数をカウントし、規定されたビット数であることをチェックする。ビット数が規定されたビット数である場合には、カウンタ２１０は、コマンド信号Ａをカウンタ信号Ｐ（Ａ）としてシフトレジスタ２２０に出力する。更に、カウンタ２１０は、カウンタ信号Ｐ（Ａ）を出力するタイミングに合わせて、カウンタ信号Ｑ（Ａ）をタイミング２４０に出力する。このカウンタ信号Ｑ（Ａ）は、後述のように、ディテクタ２３０がシフトレジスタ信号（Ａ）に含まれるコマンド信号Ａを検出するためのタイミング信号を生成する基礎となる。 In FIG. 2, the command signal A input to the buffer 200-1 is input to the counter 210. The counter 210 counts the number of bits of the input command signal A and checks whether it is the prescribed number of bits. When the number of bits is the prescribed number of bits, the counter 210 outputs the command signal A to the shift register 220 as the counter signal P (A). Further, the counter 210 outputs the counter signal Q (A) at timing 240 in synchronization with the timing of outputting the counter signal P (A). As will be described later, the counter signal Q (A) serves as a basis for generating a timing signal for the detector 230 to detect the command signal A included in the shift register signal (A).
シフトレジスタ２２０には、カウンタ２１０から受信したカウンタ信号Ｐ（Ａ）、及びクロック信号が入力され、クロック信号に同期してカウンタ信号Ｐ（Ａ）がレジスタに格納される。 A counter signal P (A) and a clock signal received from the counter 210 are input to the shift register 220, and the counter signal P (A) is stored in the register in synchronization with the clock signal.
タイミング２４０には、カウンタ２１０から受信するカウンタ信号Ｑ（Ａ）が入力される。タイミング２４０は、該カウンタ信号Ｑ（Ａ）に基づき、ディテクタ２３０でシフトレジスタ信号（Ａ）に含まれるカウンタ信号Ｐ（Ａ）を検出するためのタイミング信号（Ａ）を生成し、ディテクタ２３０へ出力する。 At timing 240, the counter signal Q (A) received from the counter 210 is input. The timing 240 generates a timing signal (A) for detecting the counter signal P (A) included in the shift register signal (A) by the detector 230 based on the counter signal Q (A), and outputs it to the detector 230. To do.
ディテクタ２３０は、シフトレジスタ２２０から受信したシフトレジスタ信号（Ａ）の内容をチェックし、シフトレジスタ信号（Ａ）が正常であれば、ＨＩＧＨレベルのフラグ信号Ｄ（Ａ）を出力する。それと共に、ディテクタ２３０は、チェックしたシフトレジスタ信号（Ａ）を、中間処理コマンド信号（Ａ）として、ステートマシン３００に出力する。上記のチェックのタイミングは、タイミング２４０から受信するタイミング信号（Ａ）によって決定される。また、ディテクタ２３０における各動作は、クロック信号に同期して行われる。 The detector 230 checks the contents of the shift register signal (A) received from the shift register 220. If the shift register signal (A) is normal, the detector 230 outputs a HIGH level flag signal D (A). At the same time, the detector 230 outputs the checked shift register signal (A) to the state machine 300 as an intermediate processing command signal (A). The timing of the above check is determined by the timing signal (A) received from the timing 240. Each operation in the detector 230 is performed in synchronization with the clock signal.
更に、タイミング２４０は、上記のカウンタ２１０から受信するカウンタ信号Ｑ（Ａ）と、ディテクタ２３０から受信するフラグ信号Ｄ（Ａ）とに基づき、フラグ信号Ｔ（Ａ）を生成し、該フラグ信号Ｔ（Ａ）をステートマシン３００に出力する。 Further, the timing 240 generates a flag signal T (A) based on the counter signal Q (A) received from the counter 210 and the flag signal D (A) received from the detector 230, and the flag signal T (A) is output to the state machine 300.
その後、ディテクタ２３０は、リセット信号Ｒ（Ａ）を出力し、カウンタ２１０、シフトレジスタ２２０、ディテクタ２３０、及びタイミング２４０を初期化する。 Thereafter, the detector 230 outputs a reset signal R (A), and initializes the counter 210, the shift register 220, the detector 230, and the timing 240.
バッファ２００−２乃至２００−４についても同様に、中間処理コマンド信号（Ｂ）乃至（Ｄ）、及びフラグ信号Ｔ（Ｂ）乃至Ｔ（Ｄ）を生成し、ステートマシン３００に出力する。 Similarly, the buffer processing units 200-2 to 200-4 generate intermediate processing command signals (B) to (D) and flag signals T (B) to T (D) and output them to the state machine 300.
図３において、順序回路３１０及びセレクタ３２０の各動作は、クロック信号に同期して実行される。 In FIG. 3, each operation of the sequential circuit 310 and the selector 320 is executed in synchronization with the clock signal.
順序回路３１０では、バッファ２００−１乃至２００−４から受信した４つのフラグ信号Ｔ（Ａ）乃至Ｔ（Ｄ）を受信する。これらのフラグ信号Ｔ（Ａ）乃至Ｔ（Ｄ）の各々により、順序回路３１０は、バッファ２００−１乃至２００−４の各々のコマンド信号受信状態を検知する。更に、これら４つのフラグ信号Ｔ（Ａ）乃至Ｔ（Ｄ）を元に、後述のセレクタ３２０が、中間処理コマンド信号（Ａ）乃至（Ｄ）のうち、いずれを処理するかを決定する。その後、順序回路３１０は、決定した結果を順序信号としてセレクタ３２０に出力する。 The sequential circuit 310 receives the four flag signals T (A) to T (D) received from the buffers 200-1 to 200-4. Based on each of these flag signals T (A) to T (D), the sequential circuit 310 detects the command signal reception state of each of the buffers 200-1 to 200-4. Further, based on these four flag signals T (A) to T (D), a selector 320 described later determines which of the intermediate processing command signals (A) to (D) is to be processed. Thereafter, the sequential circuit 310 outputs the determined result to the selector 320 as an order signal.
セレクタ３２０は、中間処理コマンド信号（Ａ）乃至（Ｄ）までの４つの信号を受信し、順序回路３１０から受信した順序信号に基づき、これらの４つの信号の中から１つの中間処理コマンド信号を選択する。その後、セレクタ３２０は、選択した中間処理コマンド信号を、コマンド処理信号として出力する。 The selector 320 receives four signals from the intermediate processing command signals (A) to (D), and selects one intermediate processing command signal from these four signals based on the sequential signal received from the sequential circuit 310. select. Thereafter, the selector 320 outputs the selected intermediate processing command signal as a command processing signal.
以下、セレクタ３２０は、順次、中間処理コマンド信号（Ａ）乃至（Ｄ）の中のいずれか１つを順序信号に基づいて選択し、出力する。その後、全ての信号の出力を終えたタイミングで、リセット信号Ａ乃至Ｄ、及びリセット信号Ｓを出力する。 Thereafter, the selector 320 sequentially selects and outputs any one of the intermediate processing command signals (A) to (D) based on the order signal. Thereafter, the reset signals A to D and the reset signal S are output at the timing when the output of all signals is completed.
セレクタ３２０から出力されるリセット信号Ａ乃至Ｄの各々によって、バッファ２００−１乃至２００−４は初期化される。また、セレクタ３２０から出力されるリセット信号Ｓによって、順序回路３１０及びセレクタ３２０は初期化される。 The buffers 200-1 to 200-4 are initialized by the reset signals A to D output from the selector 320, respectively. In addition, the sequential circuit 310 and the selector 320 are initialized by the reset signal S output from the selector 320.
コマンド信号の受信チャンネルを４チャンネルで構成するシステムを例として説明するが、本発明の実施形態はこれには限定されない。 Although a system in which command signal reception channels are configured by four channels will be described as an example, embodiments of the present invention are not limited to this.
受信チャンネルを４チャンネルで構成するシステムは、図１と同じ構成とすることで実施可能となる。 A system having four reception channels can be implemented by adopting the same configuration as in FIG.
ここでは、クロック信号の周期を１μｓ、コマンド信号の周期を４ｍｓ、各信号のＨＩＧＨレベルを５．０Ｖ、ＬＯＷレベルを０Ｖとするが、本発明の実施形態はこれには限定されない。 Here, the period of the clock signal is 1 μs, the period of the command signal is 4 ms, the HIGH level of each signal is 5.0 V, and the LOW level is 0 V, but the embodiment of the present invention is not limited to this.
また、コマンド信号のビット数を１３ビットとし、その構成は、先頭の１ビットがスタートビット、２ビット目から７ビット目がアドレスビット、８ビット目から１２ビット目がコマンドビット、１３ビット目がパリティビットとするが、本発明の実施形態はこれには限定されず、コマンド信号のビット数もその構成も任意である。 The number of bits of the command signal is 13 bits, and the configuration is such that the first 1 bit is the start bit, the 2nd to 7th bits are the address bits, the 8th to 12th bits are the command bits, and the 13th bit is Although the parity bit is used, the embodiment of the present invention is not limited to this, and the number of bits of the command signal and its configuration are arbitrary.
図１において、コマンド信号Ａ乃至Ｄが、ほぼ同時刻に、チャンネルＡ乃至Ｄを経由してバッファ２００−１乃至２００−４に入力された場合、バッファ２００−１乃至２００−４は、それぞれ並列して、図２を用いて以下に記載する手順で信号を処理する。なお、図２において、クロック信号には常にクロックが入力されているものとし、図２における信号の処理は、全てクロック信号に同期して行われるものとする。また、リセット信号の初期値はＬＯＷレベルでリセット解除状態とし、ＨＩＧＨレベルの場合にリセットを実行するとするが、本発明の実施形態はこれには限定されない。 In FIG. 1, when command signals A to D are input to buffers 200-1 to 200-4 via channels A to D at approximately the same time, the buffers 200-1 to 200-4 are respectively connected in parallel. Then, the signal is processed in the procedure described below with reference to FIG. In FIG. 2, it is assumed that the clock signal is always input to the clock signal, and the signal processing in FIG. 2 is all performed in synchronization with the clock signal. In addition, it is assumed that the initial value of the reset signal is in the reset release state at the LOW level and the reset is executed when the reset signal is at the HIGH level, but the embodiment of the present invention is not limited to this.
図２のバッファ２００（ここではバッファ２００−１の場合について説明する）において、カウンタ２１０が、入力されたコマンド信号Ａのビット数をカウントする。ここで、カウンタ２１０は１３ビットのカウンタとし、カウンタ信号Ｐ（Ａ）の初期値は１３ビットを全てＬＯＷレベルとし、カウンタ信号Ｑ（Ａ）の初期値は全てＬＯＷレベルとする。 In the buffer 200 of FIG. 2 (here, the case of the buffer 200-1 will be described), the counter 210 counts the number of bits of the input command signal A. Here, the counter 210 is a 13-bit counter, the initial value of the counter signal P (A) is all 13 bits, and the initial value of the counter signal Q (A) is all LOW level.
カウンタ２１０においてコマンド信号Ａのビット数をカウントした結果が正常な場合は、カウンタ２１０はシフトレジスタ２２０に対して、コマンド信号Ａをカウンタ信号Ｐ（Ａ）として出力すると共に、ディテクタ２３０及びタイミング２４０への出力信号であるカウンタ信号Ｑ（Ａ）のレベルを、ＬＯＷレベルからＨＩＧＨレベルに変化させる。逆に、カウントした結果が異常な場合は、カウンタ信号Ｐ（Ａ）は全１３ビットをＬＯＷレベルとし、カウンタ信号Ｑ（Ａ）もＬＯＷレベルを出力する。 When the result of counting the number of bits of the command signal A in the counter 210 is normal, the counter 210 outputs the command signal A as the counter signal P (A) to the shift register 220, and also to the detector 230 and the timing 240. The level of the counter signal Q (A), which is the output signal of, is changed from the LOW level to the HIGH level. On the other hand, if the counted result is abnormal, the counter signal P (A) is set to the LOW level for all 13 bits, and the counter signal Q (A) also outputs the LOW level.
また、カウントした結果が正常な場合は、カウンタ２１０から出力されるカウンタ信号Ｐ（Ａ）をクロック信号に同期して、１３ビットのシフトレジスタ２２０に格納する。逆に、カウントした結果が異常な場合は、全てがＬＯＷレベルのカウンタ信号Ｐ（Ａ）をシフトレジスタ２２０に格納する。 If the counted result is normal, the counter signal P (A) output from the counter 210 is stored in the 13-bit shift register 220 in synchronization with the clock signal. On the contrary, if the counted result is abnormal, the counter signal P (A), all of which is at the LOW level, is stored in the shift register 220.
ディテクタ２３０において、カウンタ信号Ｑ（Ａ）のレベルによってカウンタ２１０がコマンド信号Ａをカウントした結果が正常であると判断した場合は、シフトレジスタ信号（Ａ）に対し、スタートビット、アドレスビット、コマンドビット、パリティビットを検出し、１３ビットの信号を中間処理コマンド信号として出力すると共に、フラグ信号Ｄ（Ａ）をＨＩＧＨレベルに変化させる。逆に、カウンタ２１０がコマンド信号Ａをカウントした結果が異常と判断した場合は、検出処理を実施せず、１３ビット全てをＬＯＷレベルとした中間処理コマンド信号を出力し、フラグ信号Ｄ（Ａ）もＬＯＷレベルとする。 When the detector 230 determines that the result of the counter 210 counting the command signal A based on the level of the counter signal Q (A) is normal, the start bit, address bit, command bit with respect to the shift register signal (A). The parity bit is detected, a 13-bit signal is output as an intermediate processing command signal, and the flag signal D (A) is changed to a HIGH level. Conversely, if the counter 210 determines that the result of counting the command signal A is abnormal, the detection process is not performed, an intermediate process command signal with all 13 bits set to the LOW level is output, and the flag signal D (A) Is also set to the LOW level.
また、タイミング２４０において、ディテクタ２３０から出力されるフラグ信号Ｄ（Ａ）及びカウンタ信号Ｑ（Ａ）をＡＮＤした結果を、フラグ信号Ｔ（Ａ）として出力する。すなわち、フラグ信号Ｄ（Ａ）がＨＩＧＨレベル、且つ、カウンタ信号Ｑ（Ａ）がＨＩＧＨレベルの場合のみ、フラグ信号Ｔ（Ａ）はＨＩＧＨレベルとなる。 At timing 240, the result of ANDing the flag signal D (A) and the counter signal Q (A) output from the detector 230 is output as the flag signal T (A). That is, only when the flag signal D (A) is at a high level and the counter signal Q (A) is at a high level, the flag signal T (A) is at a high level.
その後、ディテクタ２３０は、リセット信号Ｒ（Ａ）を出力し、カウンタ２１０、シフトレジスタ２２０、ディテクタ２３０、及びタイミング２４０を初期化する。 Thereafter, the detector 230 outputs a reset signal R (A), and initializes the counter 210, the shift register 220, the detector 230, and the timing 240.
続いて、図１のステートマシン３００は、図３乃至６を用いて以下に説明する手順により、中間処理コマンド信号とフラグ信号とを処理する。なお、図３において、クロック信号には常にクロックが入力されているものとし、図３における信号の処理は、全てクロック信号に同期して行われるものとする。また、リセット信号の初期値はＬＯＷレベルでリセット解除状態とし、ＨＩＧＨレベルの場合にリセットを実行するとするが、本発明の実施形態はこれには限定されない。 Subsequently, the state machine 300 in FIG. 1 processes the intermediate processing command signal and the flag signal according to the procedure described below with reference to FIGS. In FIG. 3, it is assumed that a clock is always input to the clock signal, and the signal processing in FIG. 3 is all performed in synchronization with the clock signal. In addition, it is assumed that the initial value of the reset signal is in the reset release state at the LOW level and the reset is executed when the reset signal is at the HIGH level, but the embodiment of the present invention is not limited to this.
図３のステートマシン３００においては、順序回路３１０に、フラグ信号Ｔ（Ａ）乃至Ｔ（Ｄ）及びクロック信号が入力される。順序回路３１０は、これらのフラグ信号Ｔ（Ａ）乃至Ｔ（Ｄ）により、バッファ２００−１乃至２００−４の各々のコマンド信号受信状態を検知すると共に、これらのフラグ信号Ｔ（Ａ）乃至Ｔ（Ｄ）の組み合わせを基に、セレクタ３２０に順序信号を出力する。 In the state machine 300 in FIG. 3, flag signals T (A) to T (D) and a clock signal are input to the sequential circuit 310. The sequential circuit 310 detects the command signal reception state of each of the buffers 200-1 to 200-4 based on the flag signals T (A) to T (D), and uses the flag signals T (A) to T (T). Based on the combination of (D), an order signal is output to the selector 320.
順序信号は、図４の遷移図、及び図５の遷移表を基に生成される。 The order signal is generated based on the transition diagram of FIG. 4 and the transition table of FIG.
図４の遷移図において、４つ存在する円は、図１における各チャンネルを表す。また、四角内に記載された値は、フラグ信号Ｔ（Ａ）乃至Ｔ（Ｄ）までの状態を表し、下の桁から順に、フラグ信号Ｔ（Ａ）…フラグ信号Ｔ（Ｄ）を表す。また、各桁の数字は、フラグ信号がＨＩＧＨレベルであれば、”１”、ＬＯＷレベルであれば“０”となり、“Ｘ”は“１”又は“０”のいずれでもよいことを示す。例えば、四角内の値が“ＸＸ１０”の場合、フラグ信号Ｔ（Ａ）が“０”、フラグ信号Ｔ（Ｂ）が“１”、フラグ信号Ｔ（Ｃ）とフラグ信号Ｔ（Ｄ）が、“０”又は“１”の何れかであることを示す。矢印は処理の遷移を表しており、図４における矢印の元の円は現時点でのステータスのチャンネルを表し、矢印の先の円は次のステータスのチャンネルを表す。 In the transition diagram of FIG. 4, four circles represent each channel in FIG. Further, the values described in the squares represent the states from flag signals T (A) to T (D), and in order from the lower digit, flag signals T (A)... Flag signal T (D). Each digit number indicates “1” if the flag signal is HIGH level, “0” if the flag signal is LOW level, and “X” may be “1” or “0”. For example, when the value in the square is “XX10”, the flag signal T (A) is “0”, the flag signal T (B) is “1”, the flag signal T (C) and the flag signal T (D) are It indicates either “0” or “1”. Arrows represent process transitions, and the original circle of the arrow in FIG. 4 represents the channel of the current status, and the circle after the arrow represents the channel of the next status.
図５は、図４における遷移図を表で表したものである。表内の行はステータスを表し、列はチャンネルを表す。図５Ａ乃至５Ｄは、それぞれ、現在のステータスがチャンネルＡ乃至チャンネルＤの場合を表す。 FIG. 5 is a table showing the transition diagram in FIG. The rows in the table represent status and the columns represent channels. 5A to 5D show cases where the current status is channel A to channel D, respectively.
図４の遷移図、及び図５Ａ乃至５Ｄの遷移表から分かるように、現在のステータスがチャンネルＡの場合を例に取ると、フラグＴ（Ａ）乃至Ｔ（Ｄ）の組み合わせが、“００００”の場合は、次のステータスは、現在のステータスと同じく、チャンネルＡのままとなる。“ＸＸ１０”の場合は、次のステータスはチャンネルＢとなる。“Ｘ１００”の場合は、次のステータスはチャンネルＣとなる。“１０００”の場合は、次のステータスはチャンネルＤとなる。なお、順序回路３１０のステータスの初期値、及び、リセット信号を受信した場合のステータスは、チャンネルＡである。 As can be seen from the transition diagram of FIG. 4 and the transition tables of FIGS. 5A to 5D, taking the case where the current status is channel A as an example, the combination of flags T (A) to T (D) is “0000”. In the case of, the next status remains channel A, as is the current status. In the case of “XX10”, the next status is channel B. In the case of “X100”, the next status is channel C. In the case of “1000”, the next status is channel D. Note that the initial value of the status of the sequential circuit 310 and the status when the reset signal is received are channel A.
順序回路３１０は、上記の図４の遷移図、及び図５Ａ乃至５Ｄの遷移表に基づき、次のステータスに対応する順序信号を、セレクタ３２０に出力する。 The sequential circuit 310 outputs an order signal corresponding to the next status to the selector 320 based on the transition diagram of FIG. 4 and the transition tables of FIGS. 5A to 5D.
セレクタ３２０は、中間処理コマンド信号（Ａ）乃至（Ｄ）の中から、順序回路３１０から受信した順序信号に対応する中間処理コマンド信号を選択し、コマンド処理信号として出力する。 The selector 320 selects an intermediate processing command signal corresponding to the sequential signal received from the sequential circuit 310 from the intermediate processing command signals (A) to (D), and outputs it as a command processing signal.
以下、セレクタ３２０は、順次、中間処理コマンド信号（Ａ）乃至（Ｄ）の中のいずれか１つを順序信号に基づいて選択し、出力する。その後、全ての信号の出力を終えたタイミングで、リセット信号Ａ乃至Ｄ、及びリセット信号Ｓを出力する。 Thereafter, the selector 320 sequentially selects and outputs any one of the intermediate processing command signals (A) to (D) based on the order signal. Thereafter, the reset signals A to D and the reset signal S are output at the timing when the output of all signals is completed.
なお、図６は、図４の順序回路の遷移図、および、図５の順序回路の遷移表を実現するためのステートマシン３００（順序回路３１０並びにセレクタ３２０）の回路図の構成例である。 6 is a configuration example of a transition diagram of the sequential circuit of FIG. 4 and a circuit diagram of the state machine 300 (sequential circuit 310 and selector 320) for realizing the transition table of the sequential circuit of FIG.
順序回路３１０は、フラグ信号Ｔ（Ａ）乃至フラグ信号Ｔ（Ｄ）、及び、ｓｔａｔｅ＜１：０＞（２ビット）の信号を入力とする論理回路、セレクタ回路、ラッチ回路を含む。例えば、フラグ信号Ｔ（Ａ）からフラグ信号Ｔ（Ｄ）の全てがＨＩＧＨレベル（１）の場合は、順序信号は２ビット共にＬＯＷレベルの信号となる。 The sequential circuit 310 includes a logic circuit, a selector circuit, and a latch circuit that receive a flag signal T (A) to a flag signal T (D) and a signal of state <1: 0> (2 bits). For example, when all of the flag signals T (A) to T (D) are at the HIGH level (1), the order signal is a LOW level signal for both 2 bits.
セレクタ３２０は、順序回路３１０から出力される順序信号＜１：０＞によって、中間処理コマンド信号Ａから中間処理コマンド信号Ｄのうちの１つの信号を選択する。上記の例の場合は、セレクタ３２０は、中間処理コマンド信号Ａを選択し、コマンド処理信号として出力する。 The selector 320 selects one signal from the intermediate processing command signal A to the intermediate processing command signal D according to the order signal <1: 0> output from the sequential circuit 310. In the case of the above example, the selector 320 selects the intermediate processing command signal A and outputs it as a command processing signal.
上記の実施形態により、本発明は、受信したコマンド信号を一時的に保持する機能を有することで、同時に受信した複数のコマンド信号を消失することなく処理することが可能である。また、本発明は、複数のコマンド信号を処理する順序に関し、優先順位を決める機能を有するので、複数のチャンネルで同時にコマンド信号を受信した場合に、所定の処理順序に基づき処理することが可能となる。 According to the above embodiment, the present invention has a function of temporarily holding the received command signal, so that a plurality of command signals received at the same time can be processed without being lost. In addition, since the present invention has a function for determining the priority order in relation to the order of processing a plurality of command signals, it is possible to perform processing based on a predetermined processing order when command signals are received simultaneously on a plurality of channels. Become.
なお、上記においては、バッファ２００−１乃至２００−４で生成されるフラグ信号Ｔ（Ａ）乃至Ｔ（Ｄ）の組み合わせを基に、ステートマシン３００が中間処理コマンド信号（Ａ）乃至（Ｄ）の中から一つの信号を選択後、出力する態様について述べたが、本発明の実施形態はこれには限られない。ステートマシン３００は、別の信号や別の基準に基づいて、中間処理コマンド信号（Ａ）乃至（Ｄ）を選択し出力する順序を決定してもよい。 In the above description, the state machine 300 uses the intermediate processing command signals (A) to (D) based on the combination of the flag signals T (A) to T (D) generated by the buffers 200-1 to 200-4. The mode of outputting after selecting one signal from the above has been described, but the embodiment of the present invention is not limited to this. The state machine 300 may determine the order of selecting and outputting the intermediate processing command signals (A) to (D) based on another signal or another criterion.
以上、上記各実施例を参照して本発明を説明したが、本発明は上記各実施例に限定されるものではない。本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更をすることができる。 Although the present invention has been described with reference to the above embodiments, the present invention is not limited to the above embodiments. Various changes that can be understood by those skilled in the art can be made to the configuration and details of the present invention within the scope of the present invention.
なお、上記のコマンド制御装置の各部分は、ハードウェア、ソフトウェアのいずれか又はこれらの組み合わせにより実現することができる。また、上記のコマンド制御装置により行われるコマンド制御方法も、ハードウェア、ソフトウェアのいずれか又はこれらの組み合わせにより実現することができる。ここで、ソフトウェアによって実現されるとは、コンピュータがプログラムを読み込んで実行すること、又は、ハードウェアがプログラムに相当するマイクロコードに従って動作することにより実現されることを意味する。 Each part of the command control device described above can be realized by hardware, software, or a combination thereof. The command control method performed by the command control device can also be realized by either hardware, software, or a combination thereof. Here, being realized by software means that the computer reads and executes a program, or that hardware realizes operation according to microcode corresponding to the program.
プログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えば、フレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば、光磁気ディスク）、ＣＤ−ＲＯＭ（Read Only Memory）、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（random access memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。 The program may be stored using various types of non-transitory computer readable media and supplied to a computer. Non-transitory computer readable media include various types of tangible storage media. Examples of non-transitory computer-readable media include magnetic recording media (for example, flexible disks, magnetic tapes, hard disk drives), magneto-optical recording media (for example, magneto-optical disks), CD-ROMs (Read Only Memory), CD-ROMs. R, CD-R / W, semiconductor memory (for example, mask ROM, PROM (Programmable ROM), EPROM (Erasable PROM), flash ROM, RAM (random access memory)). The program may also be supplied to the computer by various types of transitory computer readable media. Examples of transitory computer readable media include electrical signals, optical signals, and electromagnetic waves. The temporary computer-readable medium can supply the program to the computer via a wired communication path such as an electric wire and an optical fiber, or a wireless communication path.
上記の実施形態の一部または全部は、以下の付記のようにも記載されるが、以下には限られない。 A part or all of the above embodiment is described as in the following supplementary notes, but is not limited thereto.
（付記１）
通信システムで使用されるコマンド制御装置であって、
複数の通信チャンネルの各々からコマンド信号を受信し、該コマンド信号の保持とビット検出をし、検出結果が正常であれば該コマンド信号を、前記検出結果が異常であればＬＯＷ信号を、中間処理コマンド信号として出力する複数のバッファと、
前記複数のバッファが出力する複数の中間処理コマンド信号を受信し、前記複数の中間処理コマンド信号の中から１つの中間処理コマンド信号を順次選択して、コマンド処理信号として出力するステートマシンとを備えることを特徴とするコマンド制御装置。
(Appendix 1)
A command control device used in a communication system,
Receives a command signal from each of a plurality of communication channels, holds the command signal and detects the bit, performs an intermediate process on the command signal if the detection result is normal, and a LOW signal if the detection result is abnormal Multiple buffers that output as command signals,
A state machine that receives a plurality of intermediate processing command signals output from the plurality of buffers, sequentially selects one intermediate processing command signal from the plurality of intermediate processing command signals, and outputs the intermediate processing command signal as a command processing signal; A command control device characterized by that.
（付記２）
付記１に記載のコマンド制御装置であって、
前記ステートマシンが、前記複数の中間処理コマンド信号の中から１つの中間処理コマンド信号を選択した後、前記複数のバッファにおいて、他の中間処理コマンド信号が当該複数のバッファから出力されるまで、破棄されることなく保持され続けることを特徴とするコマンド制御装置。
(Appendix 2)
The command control device according to attachment 1, wherein
After the state machine selects one intermediate processing command signal from the plurality of intermediate processing command signals, the state machine discards until another intermediate processing command signal is output from the plurality of buffers in the plurality of buffers. A command control device characterized in that the command control device continues to be held without being executed.
（付記３）
付記１又は２に記載のコマンド制御装置であって、
前記複数のバッファの各々が、前記検出結果に基づいてフラグ信号を生成した後、該フラグ信号を前記ステートマシンに送信し、
前記ステートマシンが、前記複数のバッファから受信した複数の前記フラグ信号の各々に基づき、前記複数のバッファの各々のコマンド信号受信状態を検知することを特徴とするコマンド制御装置。
(Appendix 3)
The command control device according to appendix 1 or 2,
After each of the plurality of buffers generates a flag signal based on the detection result, the flag signal is transmitted to the state machine,
The command machine is characterized in that the state machine detects a command signal reception state of each of the plurality of buffers based on each of the plurality of flag signals received from the plurality of buffers.
（付記４）
付記３に記載のコマンド制御装置であって、
前記ステートマシンが、前記複数のバッファから受信した複数の前記フラグ信号の組み合わせに基づき、前記複数の中間処理コマンド信号の選択及び出力の順序を決定することを特徴とするコマンド制御装置。
(Appendix 4)
The command control device according to attachment 3, wherein
The command machine is characterized in that the state machine determines the order of selection and output of the plurality of intermediate processing command signals based on a combination of the plurality of flag signals received from the plurality of buffers.
（付記５）
付記１乃至４のいずれか１に記載のコマンド制御装置であって、
前記ステートマシンが、当該ステートマシンを初期化するリセット信号を生成し、該リセット信号を当該ステートマシンに送信することを特徴とするコマンド制御装置。
(Appendix 5)
The command control device according to any one of appendices 1 to 4,
A command control device, wherein the state machine generates a reset signal for initializing the state machine and transmits the reset signal to the state machine.
（付記６）
付記１乃至５のいずれか１に記載のコマンド制御装置であって、
前記ステートマシンが、前記複数のバッファを初期化するリセット信号を生成し、該リセット信号を前記複数のバッファに送信することを特徴とするコマンド制御装置。
(Appendix 6)
The command control device according to any one of appendices 1 to 5,
The command control device, wherein the state machine generates a reset signal for initializing the plurality of buffers, and transmits the reset signal to the plurality of buffers.
（付記７）
付記１乃至６のいずれか１に記載のコマンド制御装置であって、
前記複数のバッファの各々が、当該複数のバッファの各々を初期化するリセット信号を生成し、該リセット信号を当該複数のバッファの各々に送信することを特徴とするコマンド制御装置。
(Appendix 7)
The command control device according to any one of appendices 1 to 6,
Each of the plurality of buffers generates a reset signal that initializes each of the plurality of buffers, and transmits the reset signal to each of the plurality of buffers.
（付記８）
通信システムで使用されるコマンド制御方法であって、
複数のバッファが、複数の通信チャンネルの各々からコマンド信号を受信し、該コマンド信号の保持とビット検出をし、検出結果が正常であれば該コマンド信号を、前記検出結果が異常であればＬＯＷ信号を、中間処理コマンド信号として出力し、
ステートマシンが、前記複数のバッファが出力する複数の中間処理コマンド信号を受信し、前記複数の中間処理コマンド信号の中から１つの中間処理コマンド信号を順次選択して、コマンド処理信号として出力することを特徴とするコマンド制御方法。
(Appendix 8)
A command control method used in a communication system,
A plurality of buffers receive a command signal from each of a plurality of communication channels, hold the command signal and detect bits. If the detection result is normal, the command signal is displayed. If the detection result is abnormal, the command signal is LOW. Output the signal as an intermediate processing command signal,
The state machine receives a plurality of intermediate processing command signals output from the plurality of buffers, sequentially selects one intermediate processing command signal from the plurality of intermediate processing command signals, and outputs it as a command processing signal A command control method characterized by the above.
（付記９）
付記８に記載のコマンド制御方法であって、
前記ステートマシンが、前記複数の中間処理コマンド信号の中から１つの中間処理コマンド信号を選択した後、前記複数のバッファにおいて、他の中間処理コマンド信号が当該複数のバッファから出力されるまで、破棄されることなく保持され続けることを特徴とするコマンド制御方法。
(Appendix 9)
A command control method according to appendix 8, wherein
After the state machine selects one intermediate processing command signal from the plurality of intermediate processing command signals, the state machine discards until another intermediate processing command signal is output from the plurality of buffers in the plurality of buffers. A command control method characterized by continuing to be held without being executed.
（付記１０）
付記８又は９に記載のコマンド制御方法であって、
前記複数のバッファの各々が、前記検出結果に基づいてフラグ信号を生成した後、該フラグ信号を前記ステートマシンに送信し、
前記ステートマシンが、前記複数のバッファから受信した複数の前記フラグ信号の各々に基づき、前記複数のバッファの各々のコマンド信号受信状態を検知することを特徴とするコマンド制御方法。
(Appendix 10)
The command control method according to appendix 8 or 9, wherein
After each of the plurality of buffers generates a flag signal based on the detection result, the flag signal is transmitted to the state machine,
The command control method, wherein the state machine detects a command signal reception state of each of the plurality of buffers based on each of the plurality of flag signals received from the plurality of buffers.
（付記１１）
付記１０に記載のコマンド制御方法であって、
前記ステートマシンが、前記複数のバッファから受信した複数の前記フラグ信号の組み合わせに基づき、前記複数の中間処理コマンド信号の選択及び出力の順序を決定することを特徴とするコマンド制御方法。
(Appendix 11)
The command control method according to attachment 10, wherein
The command control method, wherein the state machine determines the order of selection and output of the plurality of intermediate processing command signals based on a combination of the plurality of flag signals received from the plurality of buffers.
（付記１２）
付記８乃至１１のいずれか１に記載のコマンド制御方法であって、
前記ステートマシンが、当該ステートマシンを初期化するリセット信号を生成し、該リセット信号を当該ステートマシンに送信することを特徴とするコマンド制御方法。
(Appendix 12)
The command control method according to any one of appendices 8 to 11,
A command control method, wherein the state machine generates a reset signal for initializing the state machine and transmits the reset signal to the state machine.
（付記１３）
付記８乃至１２のいずれか１に記載のコマンド制御方法であって、
前記ステートマシンが、前記複数のバッファを初期化するリセット信号を生成し、該リセット信号を前記複数のバッファに送信することを特徴とするコマンド制御方法。
(Appendix 13)
The command control method according to any one of appendices 8 to 12,
The command control method, wherein the state machine generates a reset signal for initializing the plurality of buffers, and transmits the reset signal to the plurality of buffers.
（付記１４）
付記８乃至１３のいずれか１に記載のコマンド制御方法であって、
前記複数のバッファの各々が、当該複数のバッファの各々を初期化するリセット信号を生成し、該リセット信号を当該複数のバッファの各々に送信することを特徴とするコマンド制御方法。
(Appendix 14)
The command control method according to any one of appendices 8 to 13,
Each of the plurality of buffers generates a reset signal that initializes each of the plurality of buffers, and transmits the reset signal to each of the plurality of buffers.
（付記１５）
通信システムで使用されるコマンド制御方法をコンピュータに実行させるためのコマンド制御プログラムであって、
前記コマンド制御方法は、
複数のバッファが、複数の通信チャンネルの各々からコマンド信号を受信し、該コマンド信号の保持とビット検出をし、検出結果が正常であれば該コマンド信号を、前記検出結果が異常であればＬＯＷ信号を、中間処理コマンド信号として出力し、
ステートマシンが、前記複数のバッファが出力する複数の中間処理コマンド信号を受信し、前記複数の中間処理コマンド信号の中から１つの中間処理コマンド信号を順次選択して、コマンド処理信号として出力することを特徴とするコマンド制御プログラム。
(Appendix 15)
A command control program for causing a computer to execute a command control method used in a communication system,
The command control method is:
A plurality of buffers receive a command signal from each of a plurality of communication channels, hold the command signal and detect bits. If the detection result is normal, the command signal is displayed. If the detection result is abnormal, the command signal is LOW. Output the signal as an intermediate processing command signal,
The state machine receives a plurality of intermediate processing command signals output from the plurality of buffers, sequentially selects one intermediate processing command signal from the plurality of intermediate processing command signals, and outputs it as a command processing signal A command control program characterized by
（付記１６）
付記１５に記載のコマンド制御プログラムであって、
前記コマンド方法は、
前記ステートマシンが、前記複数の中間処理コマンド信号の中から１つの中間処理コマンド信号を選択した後、前記複数のバッファにおいて、他の中間処理コマンド信号が当該複数のバッファから出力されるまで、破棄されることなく保持され続けることを特徴とするコマンド制御プログラム。
(Appendix 16)
A command control program according to attachment 15, wherein
The command method is:
After the state machine selects one intermediate processing command signal from the plurality of intermediate processing command signals, the state machine discards until another intermediate processing command signal is output from the plurality of buffers in the plurality of buffers. A command control program characterized in that the command control program continues to be held without being executed.
（付記１７）
付記１５又は１６に記載のコマンド制御プログラムであって、
前記コマンド方法は、
前記複数のバッファの各々が、前記検出結果に基づいてフラグ信号を生成した後、該フラグ信号を前記ステートマシンに送信し、
前記ステートマシンが、前記複数のバッファから受信した複数の前記フラグ信号の各々に基づき、前記複数のバッファの各々のコマンド信号受信状態を検知することを特徴とするコマンド制御プログラム。
(Appendix 17)
The command control program according to appendix 15 or 16,
The command method is:
After each of the plurality of buffers generates a flag signal based on the detection result, the flag signal is transmitted to the state machine,
A command control program, wherein the state machine detects a command signal reception state of each of the plurality of buffers based on each of the plurality of flag signals received from the plurality of buffers.
（付記１８）
付記１７に記載のコマンド制御プログラムであって、
前記コマンド制御方法は、
前記ステートマシンが、前記複数のバッファから受信した複数の前記フラグ信号の組み合わせに基づき、前記複数の中間処理コマンド信号の選択及び出力の順序を決定することを特徴とするコマンド制御プログラム。
(Appendix 18)
A command control program according to attachment 17, wherein
The command control method is:
A command control program, wherein the state machine determines the order of selection and output of the plurality of intermediate processing command signals based on a combination of the plurality of flag signals received from the plurality of buffers.
（付記１９）
付記１５乃至１８のいずれか１に記載のコマンド制御プログラムであって、
前記コマンド制御方法は、
前記ステートマシンが、当該ステートマシンを初期化するリセット信号を生成し、該リセット信号を当該ステートマシンに送信することを特徴とするコマンド制御プログラム。
(Appendix 19)
The command control program according to any one of appendices 15 to 18,
The command control method is:
A command control program, wherein the state machine generates a reset signal for initializing the state machine and transmits the reset signal to the state machine.
（付記２０）
付記１５乃至１９のいずれか１に記載のコマンド制御プログラムであって、
前記コマンド制御方法は、
前記ステートマシンが、前記複数のバッファを初期化するリセット信号を生成し、該リセット信号を前記複数のバッファに送信することを特徴とするコマンド制御プログラム。
(Appendix 20)
The command control program according to any one of appendices 15 to 19,
The command control method is:
A command control program, wherein the state machine generates a reset signal for initializing the plurality of buffers and transmits the reset signal to the plurality of buffers.
（付記２１）
付記１５乃至２０のいずれか１に記載のコマンド制御プログラムであって、
前記コマンド制御方法は、
前記複数のバッファの各々が、当該複数のバッファの各々を初期化するリセット信号を生成し、該リセット信号を当該複数のバッファの各々に送信することを特徴とするコマンド制御プログラム。
(Appendix 21)
The command control program according to any one of appendices 15 to 20,
The command control method is:
Each of the plurality of buffers generates a reset signal that initializes each of the plurality of buffers, and transmits the reset signal to each of the plurality of buffers.
本発明は、トランジスタなどの電子部品で構成されるシステムに適用することが可能である。更に、半導体集積回路で構成されるシステムに適用することも可能である。 The present invention can be applied to a system including electronic components such as transistors. Furthermore, the present invention can be applied to a system constituted by semiconductor integrated circuits.
１００ コマンド制御装置
２００ ２００−１ ２００−２ ２００−３ ２００−４ バッファ
２１０ カウンタ ２２０ シフトレジスタ ２３０ ディテクタ ２４０ タイミング
３００ ステートマシン
３１０ 順序回路 ３２０ セレクタ
100 Command control device 200 200-1 200-2 200-3 200-4 Buffer
210 counter 220 shift register 230 detector 240 timing 300 state machine 310 sequential circuit 320 selector
Claims (9)
複数の通信チャンネルの各々からコマンド信号を受信し、該コマンド信号の保持とビット検出をし、検出結果が正常であれば該コマンド信号を、前記検出結果が異常であればＬＯＷ信号を、中間処理コマンド信号として出力する複数のバッファと、
前記複数のバッファが出力する複数の中間処理コマンド信号を受信し、前記複数の中間処理コマンド信号の中から１つの中間処理コマンド信号を順次選択して、コマンド処理信号として出力するステートマシンとを備えることを特徴とするコマンド制御装置。 A command control device used in a communication system,
Receives a command signal from each of a plurality of communication channels, holds the command signal and detects the bit, performs an intermediate process on the command signal if the detection result is normal, and a LOW signal if the detection result is abnormal Multiple buffers that output as command signals,
A state machine that receives a plurality of intermediate processing command signals output from the plurality of buffers, sequentially selects one intermediate processing command signal from the plurality of intermediate processing command signals, and outputs the intermediate processing command signal as a command processing signal; A command control device characterized by that.
前記ステートマシンが、前記複数の中間処理コマンド信号の中から１つの中間処理コマンド信号を選択した後、前記複数のバッファにおいて、他の中間処理コマンド信号が当該複数のバッファから出力されるまで、破棄されることなく保持され続けることを特徴とするコマンド制御装置。 The command control device according to claim 1,
After the state machine selects one intermediate processing command signal from the plurality of intermediate processing command signals, the state machine discards until another intermediate processing command signal is output from the plurality of buffers in the plurality of buffers. A command control device characterized in that the command control device continues to be held without being executed.
前記複数のバッファの各々が、前記検出結果に基づいてフラグ信号を生成した後、該フラグ信号を前記ステートマシンに送信し、
前記ステートマシンが、前記複数のバッファから受信した複数の前記フラグ信号の各々に基づき、前記複数のバッファの各々のコマンド信号受信状態を検知することを特徴とするコマンド制御装置。 The command control device according to claim 1 or 2,
After each of the plurality of buffers generates a flag signal based on the detection result, the flag signal is transmitted to the state machine,
The command machine is characterized in that the state machine detects a command signal reception state of each of the plurality of buffers based on each of the plurality of flag signals received from the plurality of buffers.
前記ステートマシンが、前記複数のバッファから受信した複数の前記フラグ信号の組み合わせに基づき、前記複数の中間処理コマンド信号の選択及び出力の順序を決定することを特徴とするコマンド制御装置。 The command control device according to claim 3,
The command machine is characterized in that the state machine determines the order of selection and output of the plurality of intermediate processing command signals based on a combination of the plurality of flag signals received from the plurality of buffers.
前記ステートマシンが、当該ステートマシンを初期化するリセット信号を生成し、該リセット信号を当該ステートマシンに送信することを特徴とするコマンド制御装置。 The command control device according to any one of claims 1 to 4,
A command control device, wherein the state machine generates a reset signal for initializing the state machine and transmits the reset signal to the state machine.
前記ステートマシンが、前記複数のバッファを初期化するリセット信号を生成し、該リセット信号を前記複数のバッファに送信することを特徴とするコマンド制御装置。 The command control device according to any one of claims 1 to 5,
The command control device, wherein the state machine generates a reset signal for initializing the plurality of buffers, and transmits the reset signal to the plurality of buffers.
前記複数のバッファの各々が、当該複数のバッファの各々を初期化するリセット信号を生成し、該リセット信号を当該複数のバッファの各々に送信することを特徴とするコマンド制御装置。 The command control device according to any one of claims 1 to 6,
Each of the plurality of buffers generates a reset signal that initializes each of the plurality of buffers, and transmits the reset signal to each of the plurality of buffers.
複数のバッファが、複数の通信チャンネルの各々からコマンド信号を受信し、該コマンド信号の保持とビット検出をし、検出結果が正常であれば該コマンド信号を、前記検出結果が異常であればＬＯＷ信号を、中間処理コマンド信号として出力し、
ステートマシンが、前記複数のバッファが出力する複数の中間処理コマンド信号を受信し、前記複数の中間処理コマンド信号の中から１つの中間処理コマンド信号を順次選択して、コマンド処理信号として出力することを特徴とするコマンド制御方法。 A command control method used in a communication system,
A plurality of buffers receive a command signal from each of a plurality of communication channels, hold the command signal and detect bits. If the detection result is normal, the command signal is displayed. If the detection result is abnormal, LOW. Output the signal as an intermediate processing command signal,
The state machine receives a plurality of intermediate processing command signals output from the plurality of buffers, sequentially selects one intermediate processing command signal from the plurality of intermediate processing command signals, and outputs it as a command processing signal A command control method characterized by the above.
前記コマンド制御方法は、
複数のバッファが、複数の通信チャンネルの各々からコマンド信号を受信し、該コマンド信号の保持とビット検出をし、検出結果が正常であれば該コマンド信号を、前記検出結果が異常であればＬＯＷ信号を、中間処理コマンド信号として出力し、
ステートマシンが、前記複数のバッファが出力する複数の中間処理コマンド信号を受信し、前記複数の中間処理コマンド信号の中から１つの中間処理コマンド信号を順次選択して、コマンド処理信号として出力することを特徴とするコマンド制御プログラム。 A command control program for causing a computer to execute a command control method used in a communication system,
The command control method is:
A plurality of buffers receive a command signal from each of a plurality of communication channels, hold the command signal and detect bits. If the detection result is normal, the command signal is displayed. If the detection result is abnormal, the command signal is LOW. Output the signal as an intermediate processing command signal,
The state machine receives a plurality of intermediate processing command signals output from the plurality of buffers, sequentially selects one intermediate processing command signal from the plurality of intermediate processing command signals, and outputs it as a command processing signal A command control program characterized by
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| JP2010129018A (en) * | 2008-12-01 | 2010-06-10 | Fujitsu Ltd | Transmitter and receiver |
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