JP2017157661A - Semiconductor device - Google Patents

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重和 笘井
Shigekazu Tomai
重和 笘井
絵美 川嶋
Emi Kawashima
絵美 川嶋
隆司 関谷
Takashi Sekiya
隆司 関谷
勇輝 霍間
Yuki Tsuruma
勇輝 霍間
紘美 早坂
Hiromi Hayasaka
紘美 早坂
義弘 上岡
Yoshihiro Kamioka
義弘 上岡
基浩 竹嶋
Motohiro Takeshima
基浩 竹嶋
井上 一吉
Kazuyoshi Inoue
一吉 井上
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device in which a function of a semiconductor device is thoroughly changed without layout change of semiconductor elements.SOLUTION: A semiconductor device comprises in the following order: an insulation layer; a wiring layer having wiring buried in a surface of the insulation layer; and a Schottky barrier diode element. The Schottky barrier diode element is located on the wiring of the wiring layer; and the Schottky barrier diode element has a Schottky electrode, an ohmic electrode and an oxide semiconductor layer lying between the Schottky electrode and the ohmic electrode.SELECTED DRAWING: Figure 1

Description

本発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

通常の半導体装置は、半導体素子の基板上にトランジスタ等を形成し、このトランジスタ上に複数の配線層を形成した構成を有している。このような半導体装置において、半導体素子の基板に形成されたレイアウトは、その半導体装置に求められている機能に基づいて設計されている。   A normal semiconductor device has a configuration in which a transistor or the like is formed on a substrate of a semiconductor element, and a plurality of wiring layers are formed on the transistor. In such a semiconductor device, the layout formed on the substrate of the semiconductor element is designed based on functions required for the semiconductor device.

また、近年は、非特許文献1〜6に記載するように、化合物半導体層を用いて薄膜トランジスタを形成することが研究されている。   In recent years, as described in Non-Patent Documents 1 to 6, it has been studied to form a thin film transistor using a compound semiconductor layer.

特許文献1には、半導体装置の配線層に、新たな機能を有する素子として薄膜トランジスタ(TFT)を設けた半導体装置が提案されている。
特許文献2には、新たな機能素子として、n型酸化物半導体層とp型酸化物半導体層を同一面配線層内に設けたCMOS回路が提案されている。
特許文献3には、ソース・ドレイン間のチャネル部分と、ゲート電極が、上方から見た場合に離れている構造の酸化物半導体素子を配線層内に形成することが提案されている。
これらは、主に新たな機能を有する酸化物半導体TFTを配線層内に形成して、CMOS回路等を設置している。
Patent Document 1 proposes a semiconductor device in which a thin film transistor (TFT) is provided as an element having a new function in a wiring layer of a semiconductor device.
Patent Document 2 proposes a CMOS circuit in which an n-type oxide semiconductor layer and a p-type oxide semiconductor layer are provided in the same plane wiring layer as a new functional element.
Patent Document 3 proposes that an oxide semiconductor element having a structure in which a channel portion between a source and a drain and a gate electrode are separated from each other when viewed from above is formed in a wiring layer.
In these, an oxide semiconductor TFT having mainly a new function is formed in a wiring layer, and a CMOS circuit or the like is installed.

特開2010−141230号公報JP 2010-141230 A 特開2014−045009号公報JP 2014-045209 A 特開2014−075570号公報JP 2014-0775570 A

”Control of p− and n−type conductivity in sputter deposition of undoped ZnO”、Gang Xiong他5名、App.Phys.Lett.,Vol.80,No.7,18 February 2002"Control of p- and n-type conductivity in putter of deposition of undoped ZnO", Gang Xiong et al., App. Phys. Lett. , Vol. 80, no. 7,18 February 2002 ”High mobility bottom gate InGaZnO thin film transistors with SiOx etch stopper”、Minlyu kim他8名、App.Phys.Lett.,Vol.90,212114(2007)“High mobility bottom gate InGaZnO thin film transistors with SiOx etch stopper”, Minlyu Kim et al., App. Phys. Lett. , Vol. 90, 212114 (2007) ”High mobility thin−film transistors with InGaZnO channel fabricated by room temperature rf−magnetron sputtering”、Hisato Yabuta他8名、App.Phys.Lett.,Vol.89,112123(2006)“High mobility thin-film transducers with InGaZnO channel fabricated by room temperature rf-magnetron sputtering”, Hisato Yabuta et al., 8 names. Phys. Lett. , Vol. 89, 112123 (2006) ”Highly Stable Ga2O3−In2O3−ZnO TFT for Active−Matrix Organic Light−Emitting Diode Display Application”、Chang Jung Kim他9名、IEEE Electron Devices Meeting,IEDM’06,Technical Digest,session 11.6,2006"Highly Stable Ga2O3-In2O3-ZnO TFT for Active-Matrix Organic Light-Emitting 1D eItE e6, IdE eM eD, eI eD e e e n e i e e d e e e i e e e i e d e e e i e e i e e e d e e i e e e e e e e e e d e e e i e e e e d e e e i ”Integrated circuits based on amorphous indium−gallium−zinc−oxide−channel thin−film transistors”、M.Ofuji他8名、ECS Transactions,3(8)293−300(2006)"Integrated circuits based on amorphous, indium-gallium-zinc-oxide-channel thin-film transistors", M.M. Ofuji and 8 others, ECS Transactions, 3 (8) 293-300 (2006) ”Wide−bandgap high−mobility ZnO thin−film transistors produced at room temperature”、Elvira M.C.Fortunato他6名、App.Phys.Lett.,Vol.85,No.13,27 September 2004“Wide-bandgap high-mobility ZnO thin-film transducers produced at room temperature”, Elvira M. et al. C. Fortunato and 6 others, App. Phys. Lett. , Vol. 85, no. 13, 27 September 2004

従来、半導体素子上の配線層には配線、容量素子及びヒューズ等しか形成されていなかったため、配線層の構成を変更するのみでは、半導体装置の機能を変更することには一定の限界があった。従って、本発明の目的は、半導体素子のレイアウトを変更せずに、半導体装置の機能を大幅に変更した半導体装置を提供することである。
半導体素子の基板上のレイアウトを変更せずに、半導体装置の機能を変更できると、半導体装置の製造コストを削減できる。
Conventionally, only wiring, capacitive elements, fuses, and the like have been formed in the wiring layer on the semiconductor element, so there was a certain limit to changing the function of the semiconductor device only by changing the configuration of the wiring layer. . Accordingly, an object of the present invention is to provide a semiconductor device in which the function of the semiconductor device is significantly changed without changing the layout of the semiconductor element.
If the function of the semiconductor device can be changed without changing the layout of the semiconductor element on the substrate, the manufacturing cost of the semiconductor device can be reduced.

本発明によれば、
半導体素子と、
絶縁層と、前記絶縁層の表面に埋め込まれた配線とを有する、配線層と、
ショットキーバリヤーダイオード素子を、
この順に備え、
前記ショットキーバリヤーダイオード素子は、前記配線層の配線上に位置し、
前記ショットキーバリヤーダイオード素子は、ショットキー電極と、オーミック電極と、前記ショットキー電極と前記オーミック電極の間にある酸化物半導体層とを有する、半導体装置
を提供できる。
According to the present invention,
A semiconductor element;
A wiring layer having an insulating layer and a wiring embedded in a surface of the insulating layer;
Schottky barrier diode element
In this order,
The Schottky barrier diode element is located on the wiring of the wiring layer;
The Schottky barrier diode element can provide a semiconductor device having a Schottky electrode, an ohmic electrode, and an oxide semiconductor layer between the Schottky electrode and the ohmic electrode.

本発明の半導体装置では、配線層の配線に接してショットキーバリヤーダイオード素子が設けられている。その結果、半導体素子のレイアウトを変更せずに、半導体装置の機能を変更できる。   In the semiconductor device of the present invention, a Schottky barrier diode element is provided in contact with the wiring of the wiring layer. As a result, the function of the semiconductor device can be changed without changing the layout of the semiconductor element.

前記半導体装置において、好ましくは、前記ショットキー電極の仕事関数(φs)と、前記酸化物半導体層の仕事関数(φox)との関係が、φs>φoxである。   In the semiconductor device, preferably, a relationship between a work function (φs) of the Schottky electrode and a work function (φox) of the oxide semiconductor layer is φs> φox.

上記の関係が成立すると、バリヤーハイトを高くすることができ好ましい。ショットキー電極の仕事関数は大きい方が有利であり、例えば4.3eV以上であり、好ましくは4.5eV以上であり、より好ましくは4.7eV以上である。また、酸化物半導体の仕事関数は、小さい方が有利であり、例えば4.3未満であり、好ましくは4.2eV未満であり、より好ましくは、4.1eV未満であり、さらに好ましくは4.1eV未満である。
仕事関数は、光電子分光法により測定することができる。
If the above relationship is established, it is preferable because the barrier height can be increased. A larger work function of the Schottky electrode is advantageous. For example, the work function is 4.3 eV or more, preferably 4.5 eV or more, and more preferably 4.7 eV or more. The work function of the oxide semiconductor is advantageously smaller, for example, less than 4.3, preferably less than 4.2 eV, more preferably less than 4.1 eV, and even more preferably 4. It is less than 1 eV.
The work function can be measured by photoelectron spectroscopy.

前記半導体装置において、好ましくは、前記ショットキー電極と、前記酸化物半導体が形成するバイヤーハイトの高さは、0.2eV以上である。   In the semiconductor device, preferably, a height of a buyer height formed by the Schottky electrode and the oxide semiconductor is 0.2 eV or more.

バリヤーハイトの高さが高いとショットキーバリヤーダイオード素子の性能が高くなる。バリヤーハイトの高さは、より好ましくは0.3eV以上、さらに好ましくは0.4eV以上、特に好ましくは、0.5eV以上である。
バリヤーハイトの高さは、ショットキーバリヤーダイオード素子の逆方向のIV測定によりリーク電流を解析する方法や、順方向のIV測定をチャング法等により解析する方法等が有るが、一般的に逆方向のIV測定によりリーク電流を解析することにより測定することができる。
If the height of the barrier height is high, the performance of the Schottky barrier diode element is enhanced. The height of the barrier height is more preferably 0.3 eV or more, further preferably 0.4 eV or more, and particularly preferably 0.5 eV or more.
The height of the barrier height includes a method of analyzing leakage current by reverse IV measurement of a Schottky barrier diode element and a method of analyzing forward IV measurement by the Chang method, etc. It can be measured by analyzing the leakage current by IV measurement.

前記半導体装置において、好ましくは、前記オーミック電極が、前記酸化物半導体層側から順に、酸化されても導電性を有する電極、酸化防止電極、及び抵抗低減電極を含み、前記酸化防止電極が、前記酸化されても導電性を有する電極又は前記抵抗低減電極を兼ねることができる。   In the semiconductor device, preferably, the ohmic electrode includes, in order from the oxide semiconductor layer side, an electrode having conductivity even when oxidized, an antioxidant electrode, and a resistance-reducing electrode, Even if oxidized, it can also serve as a conductive electrode or the resistance-reducing electrode.

オーミック電極は、配線と酸化物半導体層をオーミックコンタクトさせるための機能を有し、好ましくは、配線と酸化物半導体層の間に、酸化されても導電性を有する電極、酸化防止電極及び抵抗低減電極で構成される。   The ohmic electrode has a function for making ohmic contact between the wiring and the oxide semiconductor layer. Preferably, the electrode has conductivity even when oxidized between the wiring and the oxide semiconductor layer, an oxidation preventing electrode, and a resistance reduction. Consists of electrodes.

本発明によれば、半導体素子のレイアウトを変更せずに、半導体装置の機能を大幅に変更した半導体装置を提供できる。   ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which changed the function of the semiconductor device significantly can be provided, without changing the layout of a semiconductor element.

本発明の第1の実施形態に係る半導体装置の構成を示す断面図である。1 is a cross-sectional view showing a configuration of a semiconductor device according to a first embodiment of the present invention. 本発明の第2の実施形態に係る半導体装置の一部の構成を示す断面図である。It is sectional drawing which shows the structure of a part of semiconductor device which concerns on the 2nd Embodiment of this invention.

以下、本発明の好適な実施形態を、図面を参照しながら説明する。
以下に述べる実施形態は、本発明の好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
Since the embodiments described below are preferred specific examples of the present invention, various technically preferable limitations are given. However, the scope of the present invention is particularly limited in the following description. As long as there is no description, it is not restricted to these aspects.

図1は、本発明の第1の実施形態に係る半導体装置の構成を示す断面図である。
図1に示すように、この半導体装置1は、半導体素子100、第一配線層200、及びショットキーバリヤーダイオード素子300を、この順に備える。
FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device according to the first embodiment of the present invention.
As shown in FIG. 1, the semiconductor device 1 includes a semiconductor element 100, a first wiring layer 200, and a Schottky barrier diode element 300 in this order.

半導体素子100では、半導体基板110に、MOSトランジスタが形成されている。半導体素子100は、トランジスタ又はキャパシタ素子として機能し、ゲート絶縁層112、ゲート電極114、ソース及びドレインである不純物領域116を備えている。半導体素子100が形成されている素子領域は、素子分離膜102によって分離されている。半導体素子100は、平面視(平面視用線10を参照)において少なくとも一部が酸化物半導体層320と重なっている。   In the semiconductor element 100, a MOS transistor is formed on the semiconductor substrate 110. The semiconductor element 100 functions as a transistor or a capacitor element, and includes a gate insulating layer 112, a gate electrode 114, and impurity regions 116 that are a source and a drain. The element region where the semiconductor element 100 is formed is isolated by an element isolation film 102. The semiconductor element 100 overlaps at least partly with the oxide semiconductor layer 320 in plan view (see the plan view line 10).

第一配線層200は、半導体素子100の上方に形成された絶縁層220と、絶縁層220の表面に埋め込まれた第一配線212,214とを備える。第一配線層200の膜厚は、通常0.5μm〜5μmである。   The first wiring layer 200 includes an insulating layer 220 formed above the semiconductor element 100 and first wirings 212 and 214 embedded in the surface of the insulating layer 220. The film thickness of the first wiring layer 200 is usually 0.5 μm to 5 μm.

第一配線212,214は、例えば銅配線であり、ダマシン法を用いて絶縁層220に埋め込まれている。第一配線212の幅は、例えば50nm以上5000nm以下である。   The first wirings 212 and 214 are, for example, copper wirings and are embedded in the insulating layer 220 using a damascene method. The width of the first wiring 212 is, for example, not less than 50 nm and not more than 5000 nm.

絶縁層220として、例えば酸化ケイ素より誘電率が低く比誘電率2.7以下の低誘電率絶縁層が好適に用いられる。低誘電率絶縁層として、例えばSiLK(登録商標)、SiOC(H)膜、ハイドロジェンシルセスキオキサン(HSQ)膜、メチル化ハイドロジェンシルセスキオキサン(MHSQ)膜、メチルシルセスキオキサン(MSQ)膜、これらの多孔質膜等が挙げられる。   As the insulating layer 220, for example, a low dielectric constant insulating layer having a dielectric constant lower than that of silicon oxide and a relative dielectric constant of 2.7 or less is suitably used. As the low dielectric constant insulating layer, for example, SiLK (registered trademark), SiOC (H) film, hydrogen silsesquioxane (HSQ) film, methylated hydrogen silsesquioxane (MHSQ) film, methyl silsesquioxane ( MSQ) membranes and porous membranes thereof.

ショットキーバリヤーダイオード素子300は、第一配線212上に位置し、第一配線212と接続する。
ショットキーバリヤーダイオード素子300は、ショットキー電極310又は330と、オーミック電極310又は330と、これら対向する電極310,330の間にある酸化物半導体層320を備える。電極310がショットキー電極で電極330がオーミック電極であってもよく、電極330がショットキー電極で電極310がオーミック電極であってもよい。
The Schottky barrier diode element 300 is located on the first wiring 212 and is connected to the first wiring 212.
The Schottky barrier diode element 300 includes a Schottky electrode 310 or 330, an ohmic electrode 310 or 330, and an oxide semiconductor layer 320 between the opposing electrodes 310 and 330. The electrode 310 may be a Schottky electrode and the electrode 330 may be an ohmic electrode, and the electrode 330 may be a Schottky electrode and the electrode 310 may be an ohmic electrode.

酸化物半導体層320は、Ga(GO)、InGaZnOx(IGZO)、InSnZnOx(ITZO)、InGaMgOx(IGMO)、InAlZnOx(IAZO)、InAlMgOx(IAGO)等の非晶質酸化物半導体や、InGaOx(IGO)、InAlOx(IAO)、InMgOx(IMO)、InAlYOx(IAYO)等の結晶性酸化物半導体で構成できる。酸化物半導体層320は、酸素欠損を導入してもよいし、不純物を導入して形成してもよい。酸化物半導体層320は、これら酸化物の単層構造でも2層又は多層の積層構造でもよい。
酸化物半導体層320は、厚さが通常500nm以上10,000nm以下である。
The oxide semiconductor layer 320 includes an amorphous oxide semiconductor such as Ga 2 O 3 (GO), InGaZnOx (IGZO), InSnZnOx (ITZO), InGaMgOx (IGMO), InAlZnOx (IAZO), InAlMgOx (IAGO), InGaOx, and the like. It can be composed of a crystalline oxide semiconductor such as (IGO), InAlOx (IAO), InMgOx (IMO), InAlYOx (IAYO). The oxide semiconductor layer 320 may be formed by introducing oxygen vacancies or introducing impurities. The oxide semiconductor layer 320 may have a single-layer structure of these oxides or a stacked structure of two layers or multiple layers.
The oxide semiconductor layer 320 typically has a thickness of 500 nm to 10,000 nm.

ショットキー電極は、Au、Pt、Pd、Ni、Ru、Mo、Tiから選択される1種以上の金属(合金を含む)、又は、前記金属とその金属酸化物の積層体から構成することができる。好ましい金属は、より仕事関数の大きな金属である。高価な金属の場合は、酸化物半導体層と接する面にごく薄く使用し、他の金属を積層してもよい。Ni、Ru、Mo、Ti等が好適に使用される。
ショットキー電極の厚みは通常2nm〜500nmである。
The Schottky electrode may be composed of one or more metals (including alloys) selected from Au, Pt, Pd, Ni, Ru, Mo, and Ti, or a laminate of the metal and its metal oxide. it can. Preferred metals are those with higher work functions. In the case of an expensive metal, it may be used very thinly on the surface in contact with the oxide semiconductor layer, and another metal may be stacked. Ni, Ru, Mo, Ti and the like are preferably used.
The thickness of the Schottky electrode is usually 2 nm to 500 nm.

オーミック電極の材料は、酸化物半導体層と良好なオーミック接続ができれば、特に限定されないが、好ましくはTi、Mo、Ag、In、Al、W、Co及びNiから選択される1種以上の金属又はその化合物(酸化物等)であり、より好ましくはMo、Ti、Au、Ag及びAlから選択される1種以上の金属又はその化合物である。オーミック電極を複数の層で構成することもできる。
オーミック電極の厚みは通常10nm〜5μmである。
The material of the ohmic electrode is not particularly limited as long as the ohmic electrode can be satisfactorily connected to the oxide semiconductor layer, but preferably one or more metals selected from Ti, Mo, Ag, In, Al, W, Co, and Ni, or The compound (oxide etc.), more preferably one or more metals selected from Mo, Ti, Au, Ag and Al, or a compound thereof. The ohmic electrode can be composed of a plurality of layers.
The thickness of the ohmic electrode is usually 10 nm to 5 μm.

ショットキーバリヤーダイオード素子300の上には、絶縁層700が形成されている。絶縁層700は、前述した低誘電率絶縁層が好適に使用できる。絶縁層700には、配線800が埋め込まれている。ショットキーバリヤーダイオード素子300の上に形成された配線800によって電気的に引き出されている。   An insulating layer 700 is formed on the Schottky barrier diode element 300. As the insulating layer 700, the above-described low dielectric constant insulating layer can be preferably used. A wiring 800 is embedded in the insulating layer 700. It is electrically drawn by a wiring 800 formed on the Schottky barrier diode element 300.

第一配線層200と半導体基板110との間には、半導体基板110側から、コンタクト層400及び第二配線層500が形成されている。第二配線層500は、コンタクト層400上に位置している。第二配線層500は半導体素子100の配線のため設けられ、コンタクト層400は半導体素子100から信号を取り出すための半導体素子100と第二配線510を電気的にコンタクトさせる電極のため設けられる。
コンタクト層400は、絶縁層420とコンタクト電極410を備えている。第二配線層500は絶縁層520と第二配線510を備えている。
第二配線510は、コンタクト電極410を介して半導体素子100に接続している。第二配線510は、絶縁層220に埋設されたビア230を介して第一配線214に接続している。
A contact layer 400 and a second wiring layer 500 are formed between the first wiring layer 200 and the semiconductor substrate 110 from the semiconductor substrate 110 side. The second wiring layer 500 is located on the contact layer 400. The second wiring layer 500 is provided for wiring of the semiconductor element 100, and the contact layer 400 is provided for electrodes for electrically contacting the semiconductor element 100 for extracting signals from the semiconductor element 100 and the second wiring 510.
The contact layer 400 includes an insulating layer 420 and a contact electrode 410. The second wiring layer 500 includes an insulating layer 520 and a second wiring 510.
The second wiring 510 is connected to the semiconductor element 100 through the contact electrode 410. The second wiring 510 is connected to the first wiring 214 through a via 230 embedded in the insulating layer 220.

絶縁層420,520は前述した低誘電率層で構成できる。また絶縁層は酸化シリコン層でも構成できる。また、第二配線層500と第一配線層200の間には、SiCN膜等の拡散防止膜600が形成されている。拡散防止膜600は第一の配線層200やショットキーバリヤーダイオード素子300を形成する場合に、酸化物半導体の金属イオンが半導体素子100へ拡散し、半導体素子100の性能低下を引き起こすのを防止するために設けられる。酸化物半導体層320は、ビア230を通して、半導体素子100と電気的に接続されている。   The insulating layers 420 and 520 can be formed of the low dielectric constant layer described above. The insulating layer can also be formed of a silicon oxide layer. Further, a diffusion prevention film 600 such as a SiCN film is formed between the second wiring layer 500 and the first wiring layer 200. The diffusion prevention film 600 prevents the metal ions of the oxide semiconductor from diffusing into the semiconductor element 100 when the first wiring layer 200 and the Schottky barrier diode element 300 are formed, and causing the performance of the semiconductor element 100 to deteriorate. Provided for. The oxide semiconductor layer 320 is electrically connected to the semiconductor element 100 through the via 230.

本実施形態では、半導体素子100の中に半導体基板110、ゲート絶縁膜112、及びゲート電極114が設けられている。この素子は、例えばトランジスタ(スイッチング素子)や記憶素子として機能する。従って、配線層200の第一の配線212に接して新たなショットキー機能を有するショットキーバリヤーダイオード素子300を設けることができ、その結果、半導体素子100のレイアウト(構成)を変更せずに、半導体装置1の機能を大幅に変更できる。   In the present embodiment, a semiconductor substrate 110, a gate insulating film 112, and a gate electrode 114 are provided in the semiconductor element 100. This element functions as, for example, a transistor (switching element) or a storage element. Therefore, the Schottky barrier diode element 300 having a new Schottky function can be provided in contact with the first wiring 212 of the wiring layer 200. As a result, without changing the layout (configuration) of the semiconductor element 100, The function of the semiconductor device 1 can be significantly changed.

図2は、本発明の第2の実施形態に係る半導体装置の一部の構成を示す断面図である。この実施形態の半導体装置2では、ショットキー電極310、酸化物半導体層320及びオーミック電極330が、多層構成である点が、第1の実施形態の半導体装置1と異なる。   FIG. 2 is a cross-sectional view showing a partial configuration of a semiconductor device according to the second embodiment of the present invention. The semiconductor device 2 of this embodiment is different from the semiconductor device 1 of the first embodiment in that the Schottky electrode 310, the oxide semiconductor layer 320, and the ohmic electrode 330 have a multilayer configuration.

第一配線層200上にショットキー電極310を形成する場合、図2に示すように、ショットキー電極310を、第一配線212との接触抵抗を低減する抵抗低減電極312と、抵抗低減電極312の酸化を抑制する酸化防止電極314と、ショットキーバリヤーを形成するバリヤー電極316の、積層体とすることができる。   When the Schottky electrode 310 is formed on the first wiring layer 200, as illustrated in FIG. 2, the Schottky electrode 310 includes a resistance reduction electrode 312 that reduces contact resistance with the first wiring 212, and a resistance reduction electrode 312. It is possible to form a laminate of an anti-oxidation electrode 314 that suppresses oxidation of the barrier electrode 316 and a barrier electrode 316 that forms a Schottky barrier.

酸化防止電極314は、抵抗低減電極312を兼ねることもできるし、バリヤー電極316を兼ねることもできる。従って、酸化防止電極314(兼抵抗低減電極312)とバリヤー電極316との積層、又は抵抗低減電極312と酸化防止電極314(バリヤー電極316)の積層としてもよい(2層積層体)。   The antioxidant electrode 314 can also serve as the resistance reducing electrode 312 and can also serve as the barrier electrode 316. Therefore, the anti-oxidation electrode 314 (cum-resistance reducing electrode 312) and the barrier electrode 316 may be laminated, or the resistance-reducing electrode 312 and the anti-oxidation electrode 314 (barrier electrode 316) may be laminated (two-layer laminate).

抵抗低減電極312には、銅配線等と接触抵抗の小さな金属を使用でき、Ti,Mo,Au,Ag、Al等が使用できる。好ましくは、Ti,Mo,Ag,Alである。
酸化防止電極314には、Mo、Ti、Zn、In、Sn、InSn合金、Pt、Pd、Ruから選択される1種以上の金属(合金を含む)を使用できる。
また、バリヤー電極316としては、Au、Pt、Pd、Ni、Ru、Mo、Tiから選択される1種以上の金属、又はその金属酸化物を使用できる。金属からなる層と金属酸化物からなる層の積層体を好適に使用できる。
For the resistance reduction electrode 312, a metal having a small contact resistance with copper wiring or the like can be used, and Ti, Mo, Au, Ag, Al, or the like can be used. Preferably, Ti, Mo, Ag, and Al.
For the oxidation preventing electrode 314, one or more metals (including alloys) selected from Mo, Ti, Zn, In, Sn, InSn alloy, Pt, Pd, and Ru can be used.
As the barrier electrode 316, one or more metals selected from Au, Pt, Pd, Ni, Ru, Mo, and Ti, or metal oxides thereof can be used. A laminate of a metal layer and a metal oxide layer can be suitably used.

抵抗低減電極312、酸化防止電極314、バリヤー電極316のそれぞれの厚みは、通常1nm〜50nmである。1nm未満では、その機能を発揮できない場合が有り、50nm超では、電極自体の抵抗値が大きくなりすぎる場合がある。好ましくは3nm〜30nmであり、より好ましくは5〜20nmである。   The thickness of each of the resistance reducing electrode 312, the antioxidant electrode 314, and the barrier electrode 316 is usually 1 nm to 50 nm. If the thickness is less than 1 nm, the function may not be exhibited. If the thickness exceeds 50 nm, the resistance value of the electrode itself may be too large. Preferably it is 3-30 nm, More preferably, it is 5-20 nm.

この実施形態では、酸化物半導体層320は、ショットキー電極310側から、バリヤーハイトの高い酸化物半導体層322と耐電圧性が高い酸化物半導体層324が積層した積層体である。   In this embodiment, the oxide semiconductor layer 320 is a stacked body in which an oxide semiconductor layer 322 having a high barrier height and an oxide semiconductor layer 324 having a high withstand voltage are stacked from the Schottky electrode 310 side.

バリヤーハイトの高い酸化物半導体層は、好ましくは、バンドギャップ大きく仕事関数が小さい酸化物から構成される。好適な酸化物としては、酸化ガリウム、酸化マグネシウム、酸化アルミ等の軽元素を含む酸化物等が挙げられる。具体的には、インジウムガリウム亜鉛酸化物(IGZO),インジウムガリウムマグネシウム酸化物(IGMO),インジウムアルミニウム亜鉛酸化物(IAZO)、インジウムアルミニウムマグネシウム酸化物(IAMO)等のバンドギャップが高い材料が挙げられる。バンドギャップが高いほど、耐電圧性が高くなる傾向があり好ましい。例えば3.2eV以上、好ましくは3.4eV以上、より好ましくは3.5eV以上である。   The oxide semiconductor layer having a high barrier height is preferably made of an oxide having a large band gap and a small work function. Suitable oxides include oxides containing light elements such as gallium oxide, magnesium oxide, and aluminum oxide. Specifically, materials having a high band gap such as indium gallium zinc oxide (IGZO), indium gallium magnesium oxide (IGMO), indium aluminum zinc oxide (IAZO), indium aluminum magnesium oxide (IAMO), and the like can be given. . The higher the band gap, the higher the voltage resistance, which is preferable. For example, it is 3.2 eV or more, preferably 3.4 eV or more, more preferably 3.5 eV or more.

バリヤーハイトの高い酸化物半導体層322のキャリヤー密度は、好ましくは1×1016cm−3以下、1×1015cm−3以下、1×1014cm−3以下である。1×1013cm−3以下では、絶縁体としての挙動が出てくる場合がある。1×1019cm−3を超えるキャリヤー密度を有する酸化物は、耐電圧性が低下する場合がある。 The carrier density of the oxide semiconductor layer 322 having a high barrier height is preferably 1 × 10 16 cm −3 or less, 1 × 10 15 cm −3 or less, and 1 × 10 14 cm −3 or less. If it is 1 × 10 13 cm −3 or less, the behavior as an insulator may appear. An oxide having a carrier density exceeding 1 × 10 19 cm −3 may have a reduced voltage resistance.

また、耐電圧性の高い酸化物半導体層324は、好ましくはバンドギャップ内のディープレベルの不純物準位の状態密度が小さい酸化物から構成される。このような酸化物としては、結晶性の高い酸化物や、酸素欠損が少なくディープレベルの状態密度が小さい酸化物が好ましい。例えば、インジウムガリウム酸化物(IGO)、インジウムアルミニウム酸化物(IAO)、インジウムマグネシウム酸化物(IMO)、インジウムアルミニウムイットリウム酸化物(IAYO)等を好適に使用できる。耐電圧性の高い酸化物のキャリヤー密度は、好ましくは1×1018cm−3以下、1×1017cm−3以下、1×1015cm−3以下である。1×1014cm−3以下では、絶縁体としての挙動が出てきて、オーミックコンタクトが取りにくくなる場合がある。 In addition, the oxide semiconductor layer 324 with high withstand voltage is preferably formed using an oxide having a low state density of impurity levels at a deep level in the band gap. As such an oxide, an oxide with high crystallinity or an oxide with few oxygen vacancies and a low deep state density is preferable. For example, indium gallium oxide (IGO), indium aluminum oxide (IAO), indium magnesium oxide (IMO), indium aluminum yttrium oxide (IAYO), or the like can be preferably used. The carrier density of the oxide having high withstand voltage is preferably 1 × 10 18 cm −3 or less, 1 × 10 17 cm −3 or less, and 1 × 10 15 cm −3 or less. If it is 1 × 10 14 cm −3 or less, it may behave as an insulator and it may be difficult to make ohmic contact.

酸化物半導体層320は、通常厚さは500nm以上10,000nm以下である。バリヤーハイトの高い酸化物半導体層322と耐電圧性の高い酸化物半導体層324の膜厚と厚みの比は、上記範囲内にあれば問題なく、所望する耐電圧や順方向の抵抗値より選択できる。バリヤーハイトの高い酸化物半導体層322の厚みは、耐電圧正が高い酸化物半導体層324より薄い方が、高耐電圧で順方向の抵抗値が小さくなる。   The thickness of the oxide semiconductor layer 320 is usually 500 nm or more and 10,000 nm or less. The ratio between the thickness and thickness of the oxide semiconductor layer 322 having a high barrier height and the oxide semiconductor layer 324 having a high withstand voltage is selected from the desired withstand voltage and the forward resistance value as long as it is within the above range. it can. The thickness of the oxide semiconductor layer 322 having a high barrier height is smaller than that of the oxide semiconductor layer 324 having a high positive withstand voltage, and the resistance value in the forward direction is low with a high withstand voltage.

図2に示すように、オーミック電極330を、酸化されても導電性を有する電極332、酸素の拡散による酸化を防ぐ酸化防止電極334、及び抵抗低減電極336の積層構造にすることができる。   As shown in FIG. 2, the ohmic electrode 330 can have a stacked structure of an electrode 332 that has conductivity even when oxidized, an oxidation preventing electrode 334 that prevents oxidation due to oxygen diffusion, and a resistance reduction electrode 336.

酸化防止電極334は、酸化されても導電性を有する電極332又は抵抗低減電極336を兼ねることができる。従って、酸化防止電極334(酸化されても導電性を有する電極332を兼用)と抵抗低減電極336を積層して2層構成としてもよいし、酸化されても導電性を有する電極332と酸化防止電極334(抵抗低減電極336を兼用)を積層して2層構成としてもよい。   The oxidation preventing electrode 334 can also serve as the conductive electrode 332 or the resistance reduction electrode 336 even when oxidized. Therefore, the anti-oxidation electrode 334 (also used as the electrode 332 having conductivity even when oxidized) and the resistance-reducing electrode 336 may be stacked to form a two-layer structure, or the electrode 332 having conductivity even when oxidized and the anti-oxidation. The electrode 334 (also used as the resistance reduction electrode 336) may be stacked to have a two-layer structure.

酸化されても導電性を有する電極332には、Zn、In、Sn、InSn合金、Mo、Ti、ZnO、In、SnO、MoO、TiO、インジウム錫酸化物(ITO)、インジウム亜鉛酸化物等を使用できる。好ましくは、In、Sn、InSn合金、ITO、インジウム亜鉛酸化物である。 The electrode 332 having conductivity even when oxidized includes Zn, In, Sn, InSn alloy, Mo, Ti, ZnO, In 2 O 3 , SnO 2 , MoO 2 , TiO 2 , indium tin oxide (ITO), Indium zinc oxide or the like can be used. Among them, In, Sn, InSn alloy, ITO, and indium zinc oxide are preferable.

酸化防止電極334には、ショットキー電極310の酸化防止電極314と同じく、Mo、Ti、Zn、In、Sn、InSn合金、Pt、Pd、Ru等を使用できる。   As the antioxidant electrode 334 of the Schottky electrode 310, Mo, Ti, Zn, In, Sn, InSn alloy, Pt, Pd, Ru, or the like can be used as the antioxidant electrode 334.

接触低減電極336には、ショットキー電極310の抵抗低減層312と同じく、Ti,Mo,Au,Ag、Al等を使用できる。好ましくは、Ti,Mo,Ag,Alである。   Ti, Mo, Au, Ag, Al, or the like can be used for the contact reduction electrode 336, as in the resistance reduction layer 312 of the Schottky electrode 310. Preferably, Ti, Mo, Ag, and Al.

酸化されても導電性を有する電極332、酸化防止電極334及び接触低減電極336は、同じ金属から構成されていてもよいが、接触低減電極として機能するためには、完全な酸化物層ではなく酸化抑制の機能がある半酸化物層もしくは金属層としての機能を有することが好ましい。
好ましくは、金属インジウム層を、これら電極332,334,336に使用することができる。配線材料としてのMo金属、Ti金属等を接触低減電極336に使用してもよい。
The oxidized electrode 332, the oxidation-preventing electrode 334, and the contact reducing electrode 336 may be made of the same metal even when oxidized, but not a complete oxide layer in order to function as a contact reducing electrode. It preferably has a function as a semioxide layer or metal layer having a function of inhibiting oxidation.
Preferably, a metal indium layer can be used for these electrodes 332, 334, 336. Mo metal, Ti metal, or the like as a wiring material may be used for the contact reduction electrode 336.

酸化されても導電性を有する電極332と、酸化防止電極334と、抵抗低減電極336の膜厚は、通常、それぞれ、1nm〜50nmである。1nm未満では、その機能を発揮できない場合が有り、50nm超では、電極自体の抵抗値が大きくなりすぎる場合がある。好ましくは3nm〜30nmであり、より好ましくは5nm〜20nmである。   The film thicknesses of the electrode 332, the anti-oxidation electrode 334, and the resistance reduction electrode 336 that have conductivity even when oxidized are usually 1 nm to 50 nm, respectively. If the thickness is less than 1 nm, the function may not be exhibited. If the thickness exceeds 50 nm, the resistance value of the electrode itself may be too large. Preferably they are 3 nm-30 nm, More preferably, they are 5 nm-20 nm.

上記の層又は電極の成膜方法としては、スパッタリング法、イオンプレーティング法、EB蒸着法等を使用できる。スパッタリングターゲットを用いたスパッタリング法が好ましい。酸化膜を成膜したい場合は、酸化物系のスパッタリングターゲットを用いてもよく、金属ターゲットを用いて酸素との反応性スパッタリング法にて成膜してもよい。   As a method for forming the layer or electrode, a sputtering method, an ion plating method, an EB vapor deposition method, or the like can be used. A sputtering method using a sputtering target is preferred. When an oxide film is desired to be formed, an oxide-based sputtering target may be used, or a metal target may be used for reactive sputtering with oxygen.

第一配線212を銅、抵抗低減電極312をMo(厚さ:10nm)、酸化防止電極314をPt(厚さ:10nm)、バリヤー電極316をPtO(厚さ:10nm)、バリヤーハイトの高い酸化物半導体層322を酸化ガリウム(厚さ:25nm)、耐電圧性が高い酸化物半導体層324をインジウムガリウム酸化物(厚さ:175nm)、酸化されても導電性を有する電極332をIn(厚さ:10nm)、酸化防止電極334と抵抗低減電極336をMo(厚さ:20nm)、配線800をAl(厚さ:1μm)としてショットキーバリヤーダイオード300を構成した場合、ブレークダウン電圧63V(耐電圧:3.15MV/cm)で、順方向の電流1Vを印加したとき、50Aの電流が観察された。   The first wiring 212 is copper, the resistance reduction electrode 312 is Mo (thickness: 10 nm), the oxidation preventing electrode 314 is Pt (thickness: 10 nm), the barrier electrode 316 is PtO (thickness: 10 nm), and the barrier height is high. Gallium oxide (thickness: 25 nm) for the oxide semiconductor layer 322, indium gallium oxide (thickness: 175 nm) for the oxide semiconductor layer 324 having high withstand voltage, and In (thickness) for the electrode 332 that has conductivity even when oxidized. When the Schottky barrier diode 300 is configured with Mo (thickness: 20 nm) for the anti-oxidation electrode 334 and the resistance reduction electrode 336 and Al (thickness: 1 μm) for the wiring 800, a breakdown voltage of 63 V (withstand voltage) When a forward current of 1 V was applied at a voltage of 3.15 MV / cm), a current of 50 A was observed.

上記に本発明の実施形態と実施例を説明したが、当業者は、本発明の特徴から実質的に離れることなく、これら例示である実施形態と実施例に多くの変更を加えることが容易である。これらの変更は本発明の範囲に含まれる。   Although the embodiments and examples of the present invention have been described above, those skilled in the art can easily make many changes to the illustrated embodiments and examples without substantially departing from the features of the present invention. is there. These modifications are included in the scope of the present invention.

1,2 半導体装置
10 平面視用線

100 半導体素子
102 素子分離膜
110 半導体基板
112 ゲート絶縁層
114 ゲート電極
116 不純物領域

200 第一配線層
212,214 第一配線
220 絶縁層
230 ビア

300 ショットキーバリヤーダイオード素子
310 ショットキー電極又はオーミック電極
312 抵抗低減電極
314 酸化防止電極
316 バリヤー電極
320 酸化物半導体層
322 バリヤーハイトの高い酸化物半導体層
324 耐電圧性が高い酸化物半導体層
330 オーミック電極又はショットキー電極
332 酸化されても導電性を有する電極
334 酸化防止電極
336 抵抗低減電極

400 コンタクト層
410 コンタクト電極
420 絶縁層

500 第二配線層
510 第二配線
520 絶縁層

600 拡散防止層
700 絶縁層
800 配線
1, 2 Semiconductor device 10 Plane view line

DESCRIPTION OF SYMBOLS 100 Semiconductor element 102 Element isolation film 110 Semiconductor substrate 112 Gate insulating layer 114 Gate electrode 116 Impurity region

200 First wiring layer 212, 214 First wiring 220 Insulating layer 230 Via

DESCRIPTION OF SYMBOLS 300 Schottky barrier diode element 310 Schottky electrode or ohmic electrode 312 Resistance reduction electrode 314 Antioxidation electrode 316 Barrier electrode 320 Oxide semiconductor layer 322 Oxide semiconductor layer 324 with high barrier height 330 Oxide semiconductor layer with high voltage resistance 330 Ohmic Electrode or Schottky electrode 332 Electrode having conductivity even when oxidized 334 Antioxidation electrode 336 Resistance reduction electrode

400 Contact layer 410 Contact electrode 420 Insulating layer

500 Second wiring layer 510 Second wiring 520 Insulating layer

600 Diffusion prevention layer 700 Insulating layer 800 Wiring

Claims (4)

半導体素子と、
絶縁層と、前記絶縁層の表面に埋め込まれた配線とを有する、配線層と、
ショットキーバリヤーダイオード素子を、
この順に備え、
前記ショットキーバリヤーダイオード素子は、前記配線層の配線上に位置し、
前記ショットキーバリヤーダイオード素子は、ショットキー電極と、オーミック電極と、前記ショットキー電極と前記オーミック電極の間にある酸化物半導体層とを有する、ことを特徴とする半導体装置。
A semiconductor element;
A wiring layer having an insulating layer and a wiring embedded in a surface of the insulating layer;
Schottky barrier diode element
In this order,
The Schottky barrier diode element is located on the wiring of the wiring layer;
The Schottky barrier diode element has a Schottky electrode, an ohmic electrode, and an oxide semiconductor layer between the Schottky electrode and the ohmic electrode.
前記ショットキー電極の仕事関数(φs)と、前記酸化物半導体層の仕事関数(φox)との関係が、φs>φoxであることを特徴とする請求項1記載の半導体装置。   The semiconductor device according to claim 1, wherein a relationship between a work function (φs) of the Schottky electrode and a work function (φox) of the oxide semiconductor layer is φs> φox. 前記ショットキー電極と前記酸化物半導体層が形成するバリヤーハイトの高さが、0.2eV以上であることを特徴とする請求項1又は2記載の半導体装置。   3. The semiconductor device according to claim 1, wherein a height of a barrier height formed by the Schottky electrode and the oxide semiconductor layer is 0.2 eV or more. 前記オーミック電極が、前記酸化物半導体層側から順に、
酸化されても導電性を有する電極、
酸化防止電極、及び
抵抗低減電極
を含み、
前記酸化防止電極が、前記酸化されても導電性を有する電極又は前記抵抗低減電極を兼ねることができることを特徴とする請求項1〜3のいずれか記載の半導体装置。
The ohmic electrode is sequentially from the oxide semiconductor layer side,
An electrode that is conductive even when oxidized,
Including an antioxidant electrode, and a resistance-reducing electrode,
4. The semiconductor device according to claim 1, wherein the oxidation preventing electrode can also serve as a conductive electrode or the resistance reduction electrode even if the oxidation is performed. 5.
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