JP2017152799A - Radio receiver - Google Patents

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治 長谷川
Osamu Hasegawa
治 長谷川
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Abstract

PROBLEM TO BE SOLVED: To provide a radio receiver capable of improving reception performance.SOLUTION: The radio receiver includes a detector that detects a radio signal and outputs a digital signal, a reception side error corrector, a carrier phase corrector, a transmission side error corrector, an equalizer, a carrier phase feedback device, a DC offset correction circuit and a reference signal generator and further includes a digital demodulation part that digital-demodulates a digital signal output by the detector through the reception side error corrector, the carrier phase corrector, the transmission side error corrector, the equalizer and the DC offset correction circuit in order.SELECTED DRAWING: Figure 1

Description

本発明は、無線受信機に関する。   The present invention relates to a wireless receiver.

特許文献１は、直交検波部とデジタル復調部とを備えた無線受信機を開示する（特許文献１の図１参照）。直交検波部は、直交変調方式の無線信号を直交検波して２系統のデジタル信号を出力する。デジタル復調部は、受信側誤差補正器、キャリア位相補正器、送信側誤差補正器、等化器、キャリア位相フィードバック器およびリファレンス信号発生器を有する。そして、デジタル復調部は、直交検波部が出力した２系統のデジタル信号を、受信側誤差補正器、キャリア位相補正器、送信側誤差補正器、および等化器の順で経由させてデジタル復調する。   Patent Document 1 discloses a wireless receiver including a quadrature detection unit and a digital demodulation unit (see FIG. 1 of Patent Document 1). The quadrature detection unit performs quadrature detection of a quadrature modulation radio signal and outputs two digital signals. The digital demodulator includes a reception side error corrector, a carrier phase corrector, a transmission side error corrector, an equalizer, a carrier phase feedback device, and a reference signal generator. The digital demodulator then digitally demodulates the two systems of digital signals output from the quadrature detector through the reception side error corrector, carrier phase corrector, transmission side error corrector, and equalizer in this order. .

また、受信側誤差補正器および送信側誤差補正器は、受信側誤差および送信側誤差をそれぞれ補正する。補正される受信側誤差および送信側誤差は、ＤＣ（直流）オフセット、振幅アンバランスおよび直交度誤差を含む。受信側誤差補正器および送信側誤差補正器は、ＤＣオフセットを低減するＤＣオフセット補正回路（ＡＤＣ；Automatic DC offset Controller）と、振幅アンバランスを低減する振幅補正回路（ＡＬＣ；Automatic Level Controller）と、直交度誤差を低減する直交度誤差補正回路（ＡＱＣ；Automatic Quadrature Controller）とを備える。   The reception side error corrector and the transmission side error corrector correct the reception side error and the transmission side error, respectively. The corrected reception side error and transmission side error include DC (direct current) offset, amplitude imbalance, and orthogonality error. The reception side error corrector and the transmission side error corrector include a DC offset correction circuit (ADC; Automatic DC offset Controller) that reduces DC offset, an amplitude correction circuit (ALC; Automatic Level Controller) that reduces amplitude imbalance, An orthogonality error correction circuit (AQC: Automatic Quadrature Controller) that reduces the orthogonality error is provided.

図９は、特許文献１の図２に示されているデジタル復調部２０Ａの一部の構成を示したブロック図である。ただし、図９では、入出力される２系統のデジタル信号を１本の矢印で示している。図９は、特許文献１の図２に示されたデジタル復調部２０Ａの構成のうち、キャリア位相補正器２２と、送信側誤差補正器２３と、等化器２４と、キャリア位相フィードバック器２５とを示す。ただし、図９では、キャリア位相補正器２２を、複素乗算器で構成している。   FIG. 9 is a block diagram showing a configuration of a part of the digital demodulator 20A shown in FIG. However, in FIG. 9, two input / output digital signals are indicated by one arrow. FIG. 9 shows a carrier phase corrector 22, a transmission side error corrector 23, an equalizer 24, a carrier phase feedback unit 25, among the configurations of the digital demodulator 20 </ b> A shown in FIG. Indicates. However, in FIG. 9, the carrier phase corrector 22 is configured by a complex multiplier.

図９において、送信側誤差補正器２３は、ＤＣオフセット補正回路（ＡＤＣ２）２３１と、振幅補正回路（ＡＬＣ２）２３２と、直交度誤差補正回路（ＡＱＣ２）２３３とを有する。そして、キャリア位相フィードバック器２５は、位相誤差検出回路（ＰＤ；Phase Detector）２５１と、位相誤差平均化回路（ＬＰＦ）２５２と、位相制御回路（ＮＣＯ；Numerically Controlled Oscillator）２５３とを有する。ただし、図９では、位相誤差平均化回路（ＬＰＦ）２５２を、ローパスフィルタ（ＬＰＦ；Low Pass filter）で構成している。   9, the transmission side error corrector 23 includes a DC offset correction circuit (ADC2) 231, an amplitude correction circuit (ALC2) 232, and an orthogonality error correction circuit (AQC2) 233. The carrier phase feedback device 25 includes a phase error detection circuit (PD) 251, a phase error averaging circuit (LPF) 252, and a phase control circuit (NCO; Numerically Controlled Oscillator) 253. However, in FIG. 9, the phase error averaging circuit (LPF) 252 is configured by a low pass filter (LPF).

図９に示したキャリア位相補正器２２は、キャリア位相フィードバック器２５からの位相補正信号に基づき、図示していない受信側誤差補正器から入力された２系統のデジタル信号について系統毎に搬送波の位相誤差を補正する。送信側誤差補正器２３は、キャリア位相補正器２２が出力した搬送波に位相誤差のない２系統のデジタル信号を入力し、送信側で発生したアナログ誤差である送信側誤差を補正する。すなわち、ＤＣオフセット補正回路（ＡＤＣ２）２３１がＤＣオフセットを低減する。振幅補正回路（ＡＬＣ２）２３２が振幅アンバランスを低減する。そして、直交度誤差補正回路（ＡＱＣ２）２３３が直交度誤差を低減する。等化器２４は、送信側誤差補正器２３から入力された２系統のデジタル信号の信号歪を補正して補正後のデジタル信号を出力する。一方、キャリア位相フィードバック器２５は、等化器２４が出力した２系統のデジタル信号の位相誤差を系統毎に検出し、位相誤差を補正する位相補正信号を生成してキャリア位相補正器２２へフィードバックする。   The carrier phase corrector 22 shown in FIG. 9 is based on the phase correction signal from the carrier phase feedback device 25, and the phase of the carrier wave for each of the two systems of digital signals input from the reception-side error corrector (not shown). Correct the error. The transmission side error corrector 23 inputs two digital signals without phase error to the carrier wave output from the carrier phase corrector 22 and corrects the transmission side error which is an analog error generated on the transmission side. That is, the DC offset correction circuit (ADC2) 231 reduces the DC offset. An amplitude correction circuit (ALC2) 232 reduces the amplitude imbalance. Then, the orthogonality error correction circuit (AQC2) 233 reduces the orthogonality error. The equalizer 24 corrects the signal distortion of the two systems of digital signals input from the transmission side error corrector 23 and outputs the corrected digital signal. On the other hand, the carrier phase feedback unit 25 detects the phase error of the two systems of digital signals output from the equalizer 24 for each system, generates a phase correction signal for correcting the phase error, and feeds back to the carrier phase corrector 22. To do.

特許第４８４２１８６号公報Japanese Patent No. 4842186

図９に示したデジタル復調部２０Ａでは、次のような場合に、受信性能が悪化することがあるという課題がある。すなわち、フェージングによるノッチが変調波中心周波数付近に存在し、かつ、送信ＤＣオフセットがあるという場合である。この場合、送信側誤差補正器２３の入力信号（すなわちキャリア位相補正器２２の出力信号）の周波数スペクトルは、変調波中心周波数付近にノッチが入り、かつ、送信ＤＣオフセットを含んでいる。これに対し、送信側誤差補正器２３の出力信号の周波数スペクトルは、ＤＣオフセット補正回路（ＡＤＣ２）２３１による送信ＤＣオフセット補正によって低減された送信ＤＣオフセットを含む。しかし、等化器２４による等化処理ではノッチが入ったＤＣ付近のレベルが持ち上がる。そのため、等化器２４の出力信号の周波数スペクトルに含まれる送信ＤＣオフセットは増加する。この残留送信ＤＣオフセットのため受信性能が悪化する。   The digital demodulator 20A shown in FIG. 9 has a problem that reception performance may deteriorate in the following cases. That is, this is a case where a notch due to fading exists near the modulation wave center frequency and there is a transmission DC offset. In this case, the frequency spectrum of the input signal of the transmission side error corrector 23 (that is, the output signal of the carrier phase corrector 22) has a notch near the modulation wave center frequency and includes a transmission DC offset. On the other hand, the frequency spectrum of the output signal of the transmission side error corrector 23 includes the transmission DC offset reduced by the transmission DC offset correction by the DC offset correction circuit (ADC2) 231. However, in the equalization process by the equalizer 24, the level near the DC with the notch is raised. For this reason, the transmission DC offset included in the frequency spectrum of the output signal of the equalizer 24 increases. Due to this residual transmission DC offset, reception performance deteriorates.

本発明は、上記の事情を考慮してなされたものであり、受信性能を向上させることができる無線受信機を提供することを目的とする。   The present invention has been made in view of the above circumstances, and an object thereof is to provide a radio receiver capable of improving reception performance.

上記課題を解決するため、本発明の一態様は、無線信号を検波してデジタル信号を出力する検波部と、受信側誤差補正器、キャリア位相補正器、送信側誤差補正器、等化器、キャリア位相フィードバック器、ＤＣオフセット補正回路およびリファレンス信号発生器を有し、前記検波部が出力するデジタル信号を前記受信側誤差補正器、前記キャリア位相補正器、前記送信側誤差補正器、前記等化器、前記ＤＣオフセット補正回路の順で経由させてデジタル復調するデジタル復調部とを備える無線受信機であって、前記受信側誤差補正器は、前記検波部から入力されるデジタル信号と前記リファレンス信号発生器で発生したリファレンス信号とを比較し、前記検波部から入力されるデジタル信号について前記検波部で生じた受信側誤差を適応的に補正し、前記キャリア位相補正器は、前記キャリア位相フィードバック器からの位相補正信号に基づき、前記受信側誤差補正器から入力されるデジタル信号について搬送波の位相誤差を補正し、前記送信側誤差補正器は、前記キャリア位相補正器から入力されるデジタル信号と前記リファレンス信号発生器で発生したリファレンス信号とを比較し、前記キャリア位相補正器から入力されるデジタル信号について前記検波部が検波する前記無線信号に含まれる送信側誤差を適応的に補正し、前記等化器は、前記送信側誤差補正器から入力されるデジタル信号の信号歪を補正してデジタル信号を出力し、前記ＤＣオフセット補正回路は、入力されるデジタル信号について直流成分と前記リファレンス信号発生器で発生したリファレンス信号の直流成分との差分であるＤＣ差分を検出し、前記ＤＣ差分を適応的に補正し、前記キャリア位相フィードバック器は、前記等化器および前記ＤＣオフセット補正回路の少なくとも一方を経由したデジタル信号の位相誤差を検出し、前記位相誤差を補正する前記位相補正信号を生成して前記キャリア位相補正器へフィードバックすることを特徴とする無線受信機である。   In order to solve the above problems, an embodiment of the present invention includes a detection unit that detects a radio signal and outputs a digital signal, a reception side error corrector, a carrier phase correction unit, a transmission side error correction unit, an equalizer, A carrier phase feedback unit, a DC offset correction circuit, and a reference signal generator, and the digital signal output from the detection unit is converted into the reception side error correction unit, the carrier phase correction unit, the transmission side error correction unit, and the equalization And a digital demodulator that performs digital demodulation via the DC offset correction circuit in this order, wherein the reception-side error corrector includes the digital signal input from the detection unit and the reference signal Compares the reference signal generated by the generator, and adaptively accepts the receiving side error generated in the detector for the digital signal input from the detector The carrier phase corrector corrects the phase error of the carrier wave with respect to the digital signal input from the reception side error corrector based on the phase correction signal from the carrier phase feedback unit, and the transmission side error corrector. Compares the digital signal input from the carrier phase corrector with the reference signal generated by the reference signal generator, and the radio signal detected by the detector for the digital signal input from the carrier phase corrector Adaptively correcting the transmission-side error included in the equalizer, the equalizer corrects the signal distortion of the digital signal input from the transmission-side error corrector and outputs a digital signal, and the DC offset correction circuit The direct-current component of the input digital signal and the reference signal generated by the reference signal generator A DC difference that is a difference from a component is detected, the DC difference is adaptively corrected, and the carrier phase feedback unit includes a phase error of a digital signal that passes through at least one of the equalizer and the DC offset correction circuit. And a phase correction signal for correcting the phase error is generated and fed back to the carrier phase corrector.

また、本発明の一態様は、上記無線受信機であって、前記ＤＣオフセット補正回路を経由したデジタル信号を入力して、振幅アンバランスを低減する振幅補正回路、および直交度誤差を低減する直交度誤差補正回路の少なくとも一方をさらに備える。   One embodiment of the present invention is the above wireless receiver, in which a digital signal that has passed through the DC offset correction circuit is input, an amplitude correction circuit that reduces amplitude imbalance, and an orthogonality that reduces orthogonality error. At least one of the degree error correction circuits.

また、本発明の一態様は、上記無線受信機であって、前記ＤＣオフセット補正回路を経由したデジタル信号を入力して、デジタル信号の信号歪を補正する第２等化器をさらに備える。   One embodiment of the present invention is the above wireless receiver, further including a second equalizer that inputs a digital signal via the DC offset correction circuit and corrects a signal distortion of the digital signal.

本発明によれば受信性能を向上させることができる。   According to the present invention, reception performance can be improved.

本発明の第１の実施形態を説明するためのブロック図である。It is a block diagram for demonstrating the 1st Embodiment of this invention. 図１に示したデジタル復調部２０の構成を示したブロック図である。It is the block diagram which showed the structure of the digital demodulation part 20 shown in FIG. 図１および図２に示したＤＣオフセット補正回路（ＡＤＣ３）４０１の構成例を示したブロック図である。FIG. 3 is a block diagram illustrating a configuration example of a DC offset correction circuit (ADC 3) 401 illustrated in FIGS. 1 and 2. 本発明の第２の実施形態を説明するためのブロック図である。It is a block diagram for demonstrating the 2nd Embodiment of this invention. 本発明の第３の実施形態を説明するためのブロック図である。It is a block diagram for demonstrating the 3rd Embodiment of this invention. 本発明の第４の実施形態を説明するためのブロック図である。It is a block diagram for demonstrating the 4th Embodiment of this invention. 本発明の第５の実施形態を説明するためのブロック図である。It is a block diagram for demonstrating the 5th Embodiment of this invention. 本発明の第６の実施形態を説明するためのブロック図である。It is a block diagram for demonstrating the 6th Embodiment of this invention. 本発明の背景技術を説明するためのブロック図である。It is a block diagram for demonstrating the background art of this invention.

以下、図１から図３を参照して本発明の第１の実施形態について説明する。図１は、本実施形態に係る無線受信機５００の構成を示したブロック図である。図１に示した無線受信機５００は、ＱＰＳＫ（Quadrature Phase Shift Keying）方式、多値ＱＡＭ（Quadrature Amplitude Modulation）方式等の直交変調方式を利用した無線通信システムで用いられる無線受信機である。図１に示した無線受信機５００は、直交検波部１０およびデジタル復調部２０を備える。デジタル復調部２０は受信側誤差補正器２１、キャリア位相補正器２２、送信側誤差補正器２３、等化器２４、キャリア位相フィードバック器２５、リファレンス信号発生器２６およびＤＣオフセット補正回路（ＡＤＣ３）４０１を有する。   Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. 1 to 3. FIG. 1 is a block diagram showing a configuration of a wireless receiver 500 according to the present embodiment. A wireless receiver 500 illustrated in FIG. 1 is a wireless receiver used in a wireless communication system using an orthogonal modulation method such as a QPSK (Quadrature Phase Shift Keying) method or a multilevel QAM (Quadrature Amplitude Modulation) method. The radio receiver 500 shown in FIG. 1 includes a quadrature detection unit 10 and a digital demodulation unit 20. The digital demodulator 20 includes a reception side error corrector 21, a carrier phase corrector 22, a transmission side error corrector 23, an equalizer 24, a carrier phase feedback unit 25, a reference signal generator 26, and a DC offset correction circuit (ADC 3) 401. Have

無線受信機５００は、図示しない直交変調方式の無線送信機からの無線信号を受信し、中間周波数に変換してＩＦ信号とする。直交検波部１０は、ＩＦ信号を準同期検波で直交検波してＩ−ｃｈ及びＱ−ｃｈの２系統のデジタル信号を出力する。直交検波部１０が出力した２系統のデジタル信号はデジタル復調部２０へ入力される。   The radio receiver 500 receives a radio signal from a radio transmitter of an orthogonal modulation method (not shown), converts it to an intermediate frequency, and generates an IF signal. The quadrature detection unit 10 performs quadrature detection on the IF signal by quasi-synchronous detection, and outputs two digital signals of I-ch and Q-ch. Two systems of digital signals output from the quadrature detection unit 10 are input to the digital demodulation unit 20.

無線受信機５００は、デジタル復調部２０で２系統のデジタル信号をデジタル復調するため、２系統のデジタル信号を受信側誤差補正器２１、キャリア位相補正器２２、送信側誤差補正器２３、等化器２４、および、ＤＣオフセット補正回路（ＡＤＣ３）４０１の順で経由させる。   The radio receiver 500 digitally demodulates the two systems of digital signals by the digital demodulator 20, so that the two systems of digital signals are equalized to the reception side error corrector 21, the carrier phase corrector 22, and the transmission side error corrector 23. Device 24 and DC offset correction circuit (ADC 3) 401 in this order.

リファレンス信号発生器２６は、無線信号の変調方式に基づき直交検波部１０が出力する２系統のデジタル信号の理想信号を算出し、理想信号をリファレンス信号として出力する。理想信号は、無線信号の変調方式からシミュレーション結果を元に算出した理想的なデジタル信号である。リファレンス信号発生器２６が出力したリファレンス信号は、受信側誤差補正器２１、送信側誤差補正器２３、およびＤＣオフセット補正回路（ＡＤＣ３）４０１に入力される。   The reference signal generator 26 calculates ideal signals of the two systems of digital signals output from the quadrature detection unit 10 based on the radio signal modulation method, and outputs the ideal signals as reference signals. The ideal signal is an ideal digital signal calculated based on a simulation result from a radio signal modulation method. The reference signal output from the reference signal generator 26 is input to the reception side error corrector 21, the transmission side error corrector 23, and the DC offset correction circuit (ADC 3) 401.

無線受信機５００は、直交検波部１０からの２系統のデジタル信号を受信側誤差補正器２１に入力し、受信側で発生したアナログ誤差である受信側誤差を補正する。具体的には、受信側誤差補正器２１は、直交検波部１０から入力される２系統のデジタル信号とリファレンス信号発生器２６で発生したリファレンス信号とを比較し、直交検波部１０から入力される２系統のデジタル信号について直交検波部１０で生じた受信側誤差を適応的に補正する。   The radio receiver 500 inputs the two systems of digital signals from the quadrature detection unit 10 to the reception side error corrector 21 and corrects the reception side error which is an analog error generated on the reception side. Specifically, the reception-side error corrector 21 compares the two systems of digital signals input from the quadrature detection unit 10 with the reference signal generated by the reference signal generator 26 and inputs the quadrature detection unit 10. The reception side error generated in the quadrature detection unit 10 is adaptively corrected for the two systems of digital signals.

続いて、無線受信機５００は、キャリア位相補正器２２で２系統のデジタル信号について搬送波の位相補正を行う。無線受信機５００は、等化器２４から出力される２系統のデジタル信号をフィードバックして搬送波の位相補正を行う。具体的には、キャリア位相フィードバック器２５は、等化器２４が出力する２系統のデジタル信号の位相誤差を検出し、位相誤差を補正する位相補正信号を生成してキャリア位相補正器２２へフィードバックする。キャリア位相補正器２２は、キャリア位相フィードバック器２５からの位相補正信号に基づき、受信側誤差補正器２１から入力される２系統のデジタル信号について搬送波の位相誤差を補正する。   Subsequently, the wireless receiver 500 performs carrier wave phase correction on the two systems of digital signals by the carrier phase corrector 22. The wireless receiver 500 feeds back two digital signals output from the equalizer 24 and corrects the phase of the carrier wave. Specifically, the carrier phase feedback unit 25 detects the phase error of the two systems of digital signals output from the equalizer 24, generates a phase correction signal for correcting the phase error, and feeds back to the carrier phase corrector 22. To do. The carrier phase corrector 22 corrects the phase error of the carrier wave with respect to the two systems of digital signals input from the reception side error corrector 21 based on the phase correction signal from the carrier phase feedback unit 25.

続いて、無線受信機５００は、送信側誤差補正器２３で２系統のデジタル信号について送信側で発生したアナログ誤差である送信側誤差を補正する。キャリア位相補正器２２によって搬送波に位相誤差のない２系統のデジタル信号となっているため、送信側誤差補正器２３は２系統のデジタル信号について送信側誤差を補正できる。具体的には、送信側誤差補正器２３は、キャリア位相補正器２２から入力される２系統のデジタル信号とリファレンス信号発生器２６で発生したリファレンス信号とを比較し、キャリア位相補正器２２から入力される２系統のデジタル信号について直交検波部１０が直交検波する無線信号に含まれる送信側誤差を適応的に補正する。   Subsequently, the wireless receiver 500 corrects a transmission-side error that is an analog error generated on the transmission side with respect to the two systems of digital signals by the transmission-side error corrector 23. Since the carrier phase corrector 22 generates two systems of digital signals having no phase error in the carrier wave, the transmission side error corrector 23 can correct the transmission side errors of the two systems of digital signals. Specifically, the transmission-side error corrector 23 compares the two systems of digital signals input from the carrier phase corrector 22 with the reference signal generated by the reference signal generator 26 and inputs from the carrier phase corrector 22. The transmission side error contained in the radio signal that is orthogonally detected by the orthogonal detection unit 10 is adaptively corrected for the two systems of digital signals.

等化器２４は、送信側誤差補正器２３から入力される２系統のデジタル信号の信号歪を補正して２系統のデジタル信号を出力する。無線受信機５００では、２系統のデジタル信号について等化器２４の入力前に受信側及び送信側のアナログ誤差を補正している。そのため、等化器２４の特性劣化を防止することができる。   The equalizer 24 corrects the signal distortion of the two systems of digital signals input from the transmission side error corrector 23 and outputs the two systems of digital signals. The wireless receiver 500 corrects the analog errors on the reception side and the transmission side before the input of the equalizer 24 for the two systems of digital signals. Therefore, it is possible to prevent the characteristic deterioration of the equalizer 24.

ＤＣオフセット補正回路（ＡＤＣ３）４０１は、入力される２系統のデジタル信号についてそれぞれの直流成分とリファレンス信号発生器２６で発生したリファレンス信号の直流成分との差分であるＤＣ差分を検出し、ＤＣ差分を適応的に補正し、ＤＣオフセットを低減する。ＤＣオフセット補正回路（ＡＤＣ３）４０１の出力は、例えば、デジタル復調部２０内の図示していない硬判定器へ入力される。   The DC offset correction circuit (ADC 3) 401 detects a DC difference that is a difference between each direct current component and a direct current component of the reference signal generated by the reference signal generator 26 for two input digital signals. Is adaptively corrected to reduce the DC offset. The output of the DC offset correction circuit (ADC 3) 401 is input to, for example, a hard decision unit (not shown) in the digital demodulation unit 20.

ここで、図３を参照して、ＤＣオフセット補正回路（ＡＤＣ３）４０１の構成例について説明する。図３は、ＤＣオフセット補正回路（ＡＤＣ３）４０１における１系統分の構成例を示したブロック図である。ＤＣオフセット補正回路（ＡＤＣ３）４０１は、入力端３１５、加算器３１４、出力端３１６、誤差検出部３１１、乗算器３１２および補正値更新部３１３を有する。入力端３１５から入力されるデジタル信号は加算器３１４でＤＣ補正信号を加算されて出力端３１６から出力される。   Here, a configuration example of the DC offset correction circuit (ADC 3) 401 will be described with reference to FIG. FIG. 3 is a block diagram showing a configuration example for one system in the DC offset correction circuit (ADC 3) 401. As shown in FIG. The DC offset correction circuit (ADC 3) 401 includes an input terminal 315, an adder 314, an output terminal 316, an error detection unit 311, a multiplier 312, and a correction value update unit 313. The digital signal input from the input terminal 315 is added with the DC correction signal by the adder 314 and output from the output terminal 316.

誤差検出部３１１は、出力端３１６におけるデジタル信号について直流成分と図１に示したリファレンス信号発生器２６で発生したリファレンス信号ｒｅｆの直流成分との差分であるＤＣ差分を検出する。ただし、リファレンス信号ｒｅｆの直流成分が０のときはリファレンス信号ｒｅｆの入力を省略してもよい。誤差検出部３１１は、検出したＤＣ差分を正負の誤差符号として出力する。   The error detection unit 311 detects a DC difference that is a difference between the DC component of the digital signal at the output terminal 316 and the DC component of the reference signal ref generated by the reference signal generator 26 shown in FIG. However, when the DC component of the reference signal ref is 0, the input of the reference signal ref may be omitted. The error detection unit 311 outputs the detected DC difference as a positive / negative error code.

乗算器３１２は、誤差検出部３１１から出力される誤差符号に対して、補正量の基準となるステップサイズμおよび誤差量を反転して補正量に変換する“−１”を乗算し、適応的に単位補正量を出力する。   The multiplier 312 multiplies the error code output from the error detection unit 311 by a step size μ serving as a reference for the correction amount and “−1” that inverts the error amount and converts it into a correction amount. The unit correction amount is output to.

補正値更新部３１３は、乗算器３１２からの単位補正量と過去のＤＣ補正信号とを積分してＤＣ補正信号の更新を行う。補正値更新部３１３は、更新されたＤＣ補正信号を加算器３１４へ出力する。   The correction value update unit 313 integrates the unit correction amount from the multiplier 312 and the past DC correction signal to update the DC correction signal. The correction value update unit 313 outputs the updated DC correction signal to the adder 314.

次に、図２を参照して、図１に示したキャリア位相補正器２２、送信側誤差補正器２３、およびキャリア位相フィードバック器２５の構成例について説明する。図２は、図１に示したデジタル復調部２０の一部の構成を示したブロック図である。ただし、図２では、入出力される２系統のデジタル信号を１本の矢印で示している。また、図２では、図１に示したリファレンス信号発生器２６が出力したリファレンス信号の入力に係る構成の図示を省略している（図４から図９においても同様）。   Next, configuration examples of the carrier phase corrector 22, the transmission side error corrector 23, and the carrier phase feedback unit 25 illustrated in FIG. 1 will be described with reference to FIG. FIG. 2 is a block diagram showing a part of the configuration of the digital demodulator 20 shown in FIG. However, in FIG. 2, two digital signals to be input / output are indicated by one arrow. In FIG. 2, the illustration of the configuration related to the input of the reference signal output from the reference signal generator 26 shown in FIG. 1 is omitted (the same applies to FIGS. 4 to 9).

図２において、キャリア位相補正器２２は、複素乗算器で構成されている。キャリア位相補正器２２は、受信側誤差補正器２１が出力した複素数を表すデジタル信号と、キャリア位相フィードバック器２５が出力した複素数を表すデジタル信号である位相補正信号とを入力し、入力した２つのデジタル信号を互いに掛け合わせ、乗算の結果を出力する。   In FIG. 2, the carrier phase corrector 22 is composed of a complex multiplier. The carrier phase corrector 22 inputs a digital signal representing a complex number output from the reception-side error corrector 21 and a phase correction signal which is a digital signal representing a complex number output from the carrier phase feedback unit 25, and receives the two input signals. Multiply the digital signals together and output the result of the multiplication.

また、送信側誤差補正器２３は、ＤＣオフセット補正回路（ＡＤＣ２）２３１と、振幅補正回路（ＡＬＣ２）２３２と、直交度誤差補正回路（ＡＱＣ２）２３３とから構成されている。送信側誤差補正器２３は、キャリア位相補正器２２の出力をＤＣオフセット補正回路（ＡＤＣ２）２３１へ入力し、ＤＣオフセット補正回路（ＡＤＣ２）２３１の出力を振幅補正回路（ＡＬＣ２）２３２へ入力し、そして、振幅補正回路（ＡＬＣ２）２３２の出力を直交度誤差補正回路（ＡＱＣ２）２３３へ入力する。   The transmission-side error corrector 23 includes a DC offset correction circuit (ADC2) 231, an amplitude correction circuit (ALC2) 232, and an orthogonality error correction circuit (AQC2) 233. The transmission side error corrector 23 inputs the output of the carrier phase corrector 22 to the DC offset correction circuit (ADC2) 231 and inputs the output of the DC offset correction circuit (ADC2) 231 to the amplitude correction circuit (ALC2) 232. Then, the output of the amplitude correction circuit (ALC2) 232 is input to the orthogonality error correction circuit (AQC2) 233.

ＤＣオフセット補正回路（ＡＤＣ２）２３１は、図３を参照して説明したＤＣオフセット補正回路（ＡＤＣ３）４０１と同一構成、もしくは同様の構成を有している。例えば、ＤＣオフセット補正回路（ＡＤＣ２）２３１とＤＣオフセット補正回路（ＡＤＣ３）４０１とでは、ステップサイズμ等の計算処理のパラメータを互いに異なる値とすることができる。   The DC offset correction circuit (ADC2) 231 has the same configuration as or similar to the DC offset correction circuit (ADC3) 401 described with reference to FIG. For example, in the DC offset correction circuit (ADC2) 231 and the DC offset correction circuit (ADC3) 401, parameters of calculation processing such as the step size μ can be set to different values.

振幅補正回路（ＡＬＣ２）２３２は、デジタル信号の系統毎に、入力されたデジタル信号について振幅の２乗値とリファレンス信号発生器２６で発生したリファレンス信号の振幅の２乗値との差分である振幅差分を検出し、振幅差分を適応的に補正し、振幅アンバランスを低減する。   The amplitude correction circuit (ALC2) 232 is an amplitude that is a difference between the square value of the amplitude of the input digital signal and the square value of the amplitude of the reference signal generated by the reference signal generator 26 for each digital signal system. The difference is detected, the amplitude difference is adaptively corrected, and the amplitude imbalance is reduced.

直交度誤差補正回路（ＡＱＣ２）２３３は、振幅補正回路（ＡＬＣ２）２３２からの２系統のデジタル信号の電力の和とリファレンス信号発生器２６で発生したリファレンス信号の電力との差分である電力差分を検出し、電力差分を適応的に補正することで、直交度誤差を低減する。   The orthogonality error correction circuit (AQC2) 233 calculates a power difference that is a difference between the sum of the powers of the two digital signals from the amplitude correction circuit (ALC2) 232 and the power of the reference signal generated by the reference signal generator 26. The orthogonality error is reduced by detecting and adaptively correcting the power difference.

また、キャリア位相フィードバック器２５は、位相誤差検出回路（ＰＤ）２５１と、位相誤差平均化回路（ＬＰＦ）２５２と、位相制御回路（ＮＣＯ）２５３とを有する。この場合、位相誤差平均化回路（ＬＰＦ）２５２は、ローパスフィルタ（ＬＰＦ）で構成されている。位相誤差検出回路（ＰＤ）２５１は、等化器２４が出力する２系統のデジタル信号の位相誤差を検出する。位相誤差平均化回路（ＬＰＦ）２５２は、位相誤差検出回路（ＰＤ）２５１が出力した位相誤差を平均化する。そして、位相制御回路（ＮＣＯ）２５３は、位相誤差を補正する位相補正信号を生成してキャリア位相補正器２２へ出力する。   The carrier phase feedback unit 25 includes a phase error detection circuit (PD) 251, a phase error averaging circuit (LPF) 252, and a phase control circuit (NCO) 253. In this case, the phase error averaging circuit (LPF) 252 is composed of a low-pass filter (LPF). The phase error detection circuit (PD) 251 detects the phase error of the two systems of digital signals output from the equalizer 24. The phase error averaging circuit (LPF) 252 averages the phase error output from the phase error detection circuit (PD) 251. Then, the phase control circuit (NCO) 253 generates a phase correction signal for correcting the phase error and outputs the phase correction signal to the carrier phase corrector 22.

以上の構成において、フェージングによるノッチが変調波中心周波数付近に存在し、かつ、送信ＤＣオフセットがあるという場合、送信側誤差補正器２３の入力信号（すなわちキャリア位相補正器２２の出力信号）の周波数スペクトルは、変調波中心周波数付近にノッチが入り、かつ、送信ＤＣオフセットを含んでいる。これに対し、送信側誤差補正器２３の出力信号の周波数スペクトルは、ＤＣオフセット補正回路（ＡＤＣ２）２３１による送信ＤＣオフセット補正によって低減された送信ＤＣオフセットを含む。次に、等化器２４による等化処理ではノッチが入ったＤＣ付近のレベルが持ち上がる。そのため、等化器２４の出力信号の周波数スペクトルに含まれる送信ＤＣオフセットは増加する。この残留送信ＤＣオフセットは、受信性能を悪化させる原因となる。しかし、本実施形態では、ＤＣオフセット補正回路（ＡＤＣ３）４０１による送信ＤＣオフセット補正によって、周波数スペクトルに含まれる送信ＤＣオフセットは低減される。したがって、本実施形態によれば、受信性能を向上させることができる。   In the above configuration, when a notch due to fading exists near the modulation wave center frequency and there is a transmission DC offset, the frequency of the input signal of the transmission side error corrector 23 (that is, the output signal of the carrier phase corrector 22). The spectrum has a notch near the center frequency of the modulation wave and includes a transmission DC offset. On the other hand, the frequency spectrum of the output signal of the transmission side error corrector 23 includes the transmission DC offset reduced by the transmission DC offset correction by the DC offset correction circuit (ADC2) 231. Next, in the equalization process by the equalizer 24, the level near the DC with the notch is raised. For this reason, the transmission DC offset included in the frequency spectrum of the output signal of the equalizer 24 increases. This residual transmission DC offset causes the reception performance to deteriorate. However, in this embodiment, the transmission DC offset included in the frequency spectrum is reduced by the transmission DC offset correction by the DC offset correction circuit (ADC 3) 401. Therefore, according to this embodiment, reception performance can be improved.

なお、図２に示した構成において、振幅補正回路（ＡＬＣ２）２３２または直交度誤差補正回路（ＡＱＣ２）２３３のいずれか一方または両方を削除することができる。   In the configuration shown in FIG. 2, one or both of the amplitude correction circuit (ALC2) 232 and the orthogonality error correction circuit (AQC2) 233 can be deleted.

次に、図４〜図８を参照して、本発明の第２〜第６の実施形態について説明する。図４〜図８は、それぞれ図２に示した第１の実施形態のデジタル復調部２０に対応する構成を示している。図４は、本発明の第２の実施形態を説明するためのブロック図である。図５は、本発明の第３の実施形態を説明するためのブロック図である。図６は、本発明の第４の実施形態を説明するためのブロック図である。図７は、本発明の第５の実施形態を説明するためのブロック図である。そして、図８は、本発明の第６の実施形態を説明するためのブロック図である。なお、各図において、図２または他の図に示したものと同一または対応する構成には同一の符号を用いている。また、以下では、他の実施形態と相違する部分について説明する。   Next, second to sixth embodiments of the present invention will be described with reference to FIGS. 4 to 8 each show a configuration corresponding to the digital demodulator 20 of the first embodiment shown in FIG. FIG. 4 is a block diagram for explaining a second embodiment of the present invention. FIG. 5 is a block diagram for explaining a third embodiment of the present invention. FIG. 6 is a block diagram for explaining a fourth embodiment of the present invention. FIG. 7 is a block diagram for explaining a fifth embodiment of the present invention. FIG. 8 is a block diagram for explaining a sixth embodiment of the present invention. In each figure, the same reference numerals are used for the same or corresponding components as those shown in FIG. 2 or other figures. Moreover, below, the part which is different from other embodiment is demonstrated.

図４に示した第２の実施形態のデジタル復調部２０ｂは、図２に示した第１の実施形態のデジタル復調部２０と比較して次の点が異なる。すなわち、図２に示した第１の実施形態のデジタル復調部２０では等化器２４の出力信号がキャリア位相フィードバック器２５へ入力されていた。これに対し、図４に示した第２の実施形態のデジタル復調部２０ｂではＤＣオフセット補正回路（ＡＤＣ３）４０１の出力信号がキャリア位相フィードバック器２５へ入力されている。したがって、第２の実施形態のデジタル復調部２０ｂによれば、キャリア位相フィードバック器２５において、送信ＤＣオフセットがより低減されたデジタル信号に基づいてキャリア位相補正器２２へ出力される位相補正信号が生成される。   The digital demodulator 20b of the second embodiment shown in FIG. 4 differs from the digital demodulator 20 of the first embodiment shown in FIG. 2 in the following points. That is, in the digital demodulator 20 of the first embodiment shown in FIG. 2, the output signal of the equalizer 24 is input to the carrier phase feedback device 25. On the other hand, in the digital demodulator 20 b of the second embodiment shown in FIG. 4, the output signal of the DC offset correction circuit (ADC 3) 401 is input to the carrier phase feedback device 25. Therefore, according to the digital demodulator 20b of the second embodiment, the carrier phase feedback unit 25 generates a phase correction signal output to the carrier phase corrector 22 based on the digital signal whose transmission DC offset is further reduced. Is done.

なお、図４に示した構成において、振幅補正回路（ＡＬＣ２）２３２または直交度誤差補正回路（ＡＱＣ２）２３３のいずれか一方または両方を削除することができる。   In the configuration shown in FIG. 4, one or both of the amplitude correction circuit (ALC2) 232 and the orthogonality error correction circuit (AQC2) 233 can be deleted.

図５に示した第３の実施形態のデジタル復調部２０ｃは、図２に示した第１の実施形態のデジタル復調部２０と比較して次の点が異なる。すなわち、図５に示した第３の実施形態のデジタル復調部２０ｃは、ＤＣオフセット補正回路（ＡＤＣ３）４０１の出力に、振幅補正回路（ＡＬＣ３）４０２と直交度誤差補正回路（ＡＱＣ３）４０３とをこの順で接続したものを追加して備えている。振幅補正回路（ＡＬＣ３）４０２と直交度誤差補正回路（ＡＱＣ３）４０３とは、振幅補正回路（ＡＬＣ２）２３２と直交度誤差補正回路（ＡＱＣ２）２３３とそれぞれ同一構成とすることができる。第３の実施形態のデジタル復調部２０ｃによれば、等化器２４の出力信号に対して、ＤＣオフセット補正回路（ＡＤＣ３）４０１によるＤＣオフセット補正と、振幅補正回路（ＡＬＣ３）４０２による振幅アンバランス補正と、直交度誤差補正回路（ＡＱＣ３）４０３による直交度誤差補正とを実施することができる。   The digital demodulator 20c of the third embodiment shown in FIG. 5 differs from the digital demodulator 20 of the first embodiment shown in FIG. 2 in the following points. That is, the digital demodulator 20c of the third embodiment shown in FIG. 5 includes an amplitude correction circuit (ALC3) 402 and an orthogonality error correction circuit (AQC3) 403 on the output of the DC offset correction circuit (ADC3) 401. It is equipped with additional connections in this order. The amplitude correction circuit (ALC3) 402 and the orthogonality error correction circuit (AQC3) 403 can have the same configuration as the amplitude correction circuit (ALC2) 232 and the orthogonality error correction circuit (AQC2) 233, respectively. According to the digital demodulator 20 c of the third embodiment, the DC offset correction by the DC offset correction circuit (ADC 3) 401 and the amplitude imbalance by the amplitude correction circuit (ALC 3) 402 with respect to the output signal of the equalizer 24. Correction and orthogonality error correction by the orthogonality error correction circuit (AQC3) 403 can be performed.

なお、図５に示した構成において、振幅補正回路（ＡＬＣ２）２３２または直交度誤差補正回路（ＡＱＣ２）２３３のいずれか一方または両方を削除したり、振幅補正回路（ＡＬＣ３）４０２または直交度誤差補正回路（ＡＱＣ３）４０３のいずれか一方または両方を削除したりすることができる。また、図５に示した構成において、キャリア位相フィードバック器２５へ入力する信号は、ＤＣオフセット補正回路（ＡＤＣ３）４０１、振幅補正回路（ＡＬＣ３）４０２、または、直交度誤差補正回路（ＡＱＣ３）４０３の各出力信号のいずれかとすることができる。   In the configuration shown in FIG. 5, either or both of the amplitude correction circuit (ALC2) 232 and the orthogonality error correction circuit (AQC2) 233 are deleted, or the amplitude correction circuit (ALC3) 402 or the orthogonality error correction is performed. Either or both of the circuits (AQC3) 403 can be deleted. In the configuration shown in FIG. 5, the signal input to the carrier phase feedback device 25 is a DC offset correction circuit (ADC3) 401, an amplitude correction circuit (ALC3) 402, or an orthogonality error correction circuit (AQC3) 403. It can be either of the output signals.

図６に示した第４の実施形態のデジタル復調部２０ｄは、図５に示した第３の実施形態のデジタル復調部２０ｃと比較して次の点が異なる。すなわち、図５に示した第３の実施形態のデジタル復調部２０ｃでは等化器２４の出力信号がキャリア位相フィードバック器２５へ入力されていた。これに対し、図６に示した第４の実施形態のデジタル復調部２０ｄでは直交度誤差補正回路（ＡＱＣ３）４０３の出力信号がキャリア位相フィードバック器２５へ入力されている。したがって、第４の実施形態のデジタル復調部２０ｄによれば、キャリア位相フィードバック器２５において、送信ＤＣオフセットと振幅アンバランスと直交度誤差とがより低減されたデジタル信号に基づいてキャリア位相補正器２２へ出力される位相補正信号が生成される。   The digital demodulator 20d of the fourth embodiment shown in FIG. 6 differs from the digital demodulator 20c of the third embodiment shown in FIG. 5 in the following points. That is, in the digital demodulator 20 c of the third embodiment shown in FIG. 5, the output signal of the equalizer 24 is input to the carrier phase feedback device 25. On the other hand, in the digital demodulator 20 d of the fourth embodiment shown in FIG. 6, the output signal of the orthogonality error correction circuit (AQC3) 403 is input to the carrier phase feedback device 25. Therefore, according to the digital demodulator 20d of the fourth embodiment, in the carrier phase feedback unit 25, the carrier phase corrector 22 is based on the digital signal in which the transmission DC offset, the amplitude imbalance, and the orthogonality error are further reduced. A phase correction signal output to is generated.

なお、図６に示した構成において、振幅補正回路（ＡＬＣ２）２３２または直交度誤差補正回路（ＡＱＣ２）２３３のいずれか一方または両方を削除したり、振幅補正回路（ＡＬＣ３）４０２または直交度誤差補正回路（ＡＱＣ３）４０３のいずれか一方または両方を削除したりすることができる。また、図６に示した構成において、キャリア位相フィードバック器２５へ入力する信号は、等化器２４、ＤＣオフセット補正回路（ＡＤＣ３）４０１、または、振幅補正回路（ＡＬＣ３）４０２の各出力信号のいずれかとすることができる。   In the configuration shown in FIG. 6, either one or both of the amplitude correction circuit (ALC2) 232 and the orthogonality error correction circuit (AQC2) 233 are deleted, or the amplitude correction circuit (ALC3) 402 or the orthogonality error correction. Either or both of the circuits (AQC3) 403 can be deleted. In the configuration shown in FIG. 6, the signal input to the carrier phase feedback unit 25 is any of the output signals of the equalizer 24, the DC offset correction circuit (ADC3) 401, or the amplitude correction circuit (ALC3) 402. It can be.

図７に示した第５の実施形態のデジタル復調部２０ｅは、図２に示した第１の実施形態のデジタル復調部２０と比較して次の点が異なる。すなわち、図７に示した第５の実施形態のデジタル復調部２０ｅは、ＤＣオフセット補正回路（ＡＤＣ３）４０１の出力に、等化器（２）４０４を追加して備えている。等化器（２）４０４は等化器２４と同一構成とすることができる。第５の実施形態のデジタル復調部２０ｅによれば、等化器２４の出力信号に対して、ＤＣオフセット補正回路（ＡＤＣ３）４０１によるＤＣオフセット補正と、等化器（２）４０４による信号歪補とを実施することができる。   The digital demodulator 20e of the fifth embodiment shown in FIG. 7 is different from the digital demodulator 20 of the first embodiment shown in FIG. 2 in the following points. That is, the digital demodulator 20e of the fifth embodiment shown in FIG. 7 includes an equalizer (2) 404 added to the output of the DC offset correction circuit (ADC 3) 401. The equalizer (2) 404 can have the same configuration as the equalizer 24. According to the digital demodulator 20e of the fifth embodiment, DC offset correction by the DC offset correction circuit (ADC3) 401 and signal distortion compensation by the equalizer (2) 404 are performed on the output signal of the equalizer 24. And can be implemented.

なお、図７に示した構成において、振幅補正回路（ＡＬＣ２）２３２または直交度誤差補正回路（ＡＱＣ２）２３３のいずれか一方または両方を削除することができる。また、図７に示した構成において、キャリア位相フィードバック器２５へ入力する信号は、ＤＣオフセット補正回路（ＡＤＣ３）４０１、または、等化器（２）４０４の各出力信号のいずれかとすることができる。   In the configuration shown in FIG. 7, either one or both of the amplitude correction circuit (ALC2) 232 and the orthogonality error correction circuit (AQC2) 233 can be deleted. In the configuration shown in FIG. 7, the signal input to the carrier phase feedback unit 25 can be any one of the output signals of the DC offset correction circuit (ADC 3) 401 or the equalizer (2) 404. .

図８に示した第６の実施形態のデジタル復調部２０ｆは、図６に示した第４の実施形態のデジタル復調部２０ｄと比較して次の点が異なる。すなわち、図８に示した第６の実施形態のデジタル復調部２０ｆは、直交度誤差補正回路（ＡＱＣ３）４０３の出力に、等化器（２）４０４を追加して備えている。また、図８に示した第６の実施形態のデジタル復調部２０ｆでは、等化器（２）４０４の出力信号がキャリア位相フィードバック器２５へ入力されている。第６の実施形態のデジタル復調部２０ｆによれば、等化器２４の出力信号に対して、ＤＣオフセット補正回路（ＡＤＣ３）４０１によるＤＣオフセット補正と、振幅補正回路（ＡＬＣ３）４０２による振幅アンバランス補正と、直交度誤差補正回路（ＡＱＣ３）４０３による直交度誤差補正と、等化器（２）４０４による信号歪補とを実施することができる。   The digital demodulator 20f of the sixth embodiment shown in FIG. 8 differs from the digital demodulator 20d of the fourth embodiment shown in FIG. 6 in the following points. That is, the digital demodulator 20f of the sixth embodiment shown in FIG. 8 includes an equalizer (2) 404 added to the output of the orthogonality error correction circuit (AQC3) 403. Further, in the digital demodulator 20 f of the sixth embodiment shown in FIG. 8, the output signal of the equalizer (2) 404 is input to the carrier phase feedback unit 25. According to the digital demodulator 20 f of the sixth embodiment, the DC offset correction by the DC offset correction circuit (ADC 3) 401 and the amplitude imbalance by the amplitude correction circuit (ALC 3) 402 with respect to the output signal of the equalizer 24. Correction, orthogonality error correction by the orthogonality error correction circuit (AQC3) 403, and signal distortion compensation by the equalizer (2) 404 can be performed.

なお、図８に示した構成において、振幅補正回路（ＡＬＣ２）２３２または直交度誤差補正回路（ＡＱＣ２）２３３のいずれか一方または両方を削除したり、振幅補正回路（ＡＬＣ３）４０２または直交度誤差補正回路（ＡＱＣ３）４０３のいずれか一方または両方を削除したりすることができる。また、図８に示した構成において、キャリア位相フィードバック器２５へ入力する信号は、等化器２４、ＤＣオフセット補正回路（ＡＤＣ３）４０１、振幅補正回路（ＡＬＣ３）４０２、または、直交度誤差補正回路（ＡＱＣ３）４０３の各出力信号のいずれかとすることができる。   In the configuration shown in FIG. 8, either or both of the amplitude correction circuit (ALC2) 232 and the orthogonality error correction circuit (AQC2) 233 are deleted, or the amplitude correction circuit (ALC3) 402 or the orthogonality error correction is performed. Either or both of the circuits (AQC3) 403 can be deleted. In the configuration shown in FIG. 8, the signal input to the carrier phase feedback device 25 is the equalizer 24, the DC offset correction circuit (ADC3) 401, the amplitude correction circuit (ALC3) 402, or the orthogonality error correction circuit. Any of the output signals of (AQC3) 403 can be used.

以上のように、本発明の各実施形態によれば、等化器２４の出力に対して設けたＤＣオフセット補正回路（ＡＤＣ３）４０１による送信ＤＣオフセット補正によって、フェージングによるノッチが変調波中心周波数付近に存在し、かつ、送信ＤＣオフセットがある場合でも、送信ＤＣオフセットを十分低減することができる。したがって、本発明の各実施形態によれば、無線受信機における受信性能を向上させることができる。   As described above, according to each embodiment of the present invention, the transmission DC offset correction by the DC offset correction circuit (ADC 3) 401 provided for the output of the equalizer 24 causes the notch due to fading to be near the modulation wave center frequency. Even when there is a transmission DC offset, the transmission DC offset can be sufficiently reduced. Therefore, according to each embodiment of the present invention, it is possible to improve reception performance in a radio receiver.

なお、本発明の実施の形態は上記のものに限定されない。例えば、上記の説明では、変調方式を、直交変調方式としていたが、変調方式は、ＢＰＳＫ（Binary Phase Shift Keying）等の直交変調方式ではない変調方式に対しても適用することができる。この場合、例えば、図１に示した直交検波部１０の検波方式をＢＰＳＫ等の直交変調方式に対応したものに代えるとともに、直交度誤差補正回路等の構成を省略すればよい。   The embodiment of the present invention is not limited to the above. For example, in the above description, the modulation method is the orthogonal modulation method, but the modulation method can also be applied to a modulation method that is not an orthogonal modulation method such as BPSK (Binary Phase Shift Keying). In this case, for example, the detection method of the quadrature detection unit 10 shown in FIG. 1 may be replaced with one corresponding to a quadrature modulation method such as BPSK, and the configuration of the orthogonality error correction circuit and the like may be omitted.

５００ 無線受信機
１０ 直交検波部
２０、２０ａ〜２０ｆ デジタル復調部
２１ 受信側誤差補正器
２２ キャリア位相補正器
２３ 送信側誤差補正器
２３１ ＤＣオフセット補正回路（ＡＤＣ２）
２３２ 振幅補正回路（ＡＬＣ２）
２３３ 直交度誤差補正回路（ＡＱＣ２）
２４ 等化器
２５ キャリア位相フィードバック器
２５１ 位相誤差検出回路（ＰＤ）
２５２ 位相誤差平均化回路（ＬＰＦ）
２５３ 位相制御回路（ＮＣＯ）
２６ リファレンス信号発生器
４０１ ＤＣオフセット補正回路（ＡＤＣ３）
４０２ 振幅補正回路（ＡＬＣ３）
４０３ 直交度誤差補正回路（ＡＱＣ３）
４０４ 等化器（２） 500 Radio Receiver 10 Quadrature Detection Unit 20, 20a to 20f Digital Demodulation Unit 21 Reception Side Error Correction Unit 22 Carrier Phase Correction Unit 23 Transmission Side Error Correction Unit 231 DC Offset Correction Circuit (ADC2)
232 Amplitude correction circuit (ALC2)
233 Orthogonality error correction circuit (AQC2)
24 Equalizer 25 Carrier Phase Feedback Unit 251 Phase Error Detection Circuit (PD)
252 Phase error averaging circuit (LPF)
253 Phase control circuit (NCO)
26 Reference signal generator 401 DC offset correction circuit (ADC3)
402 Amplitude correction circuit (ALC3)
403 Orthogonality error correction circuit (AQC3)
404 Equalizer (2)

Claims (3)

無線信号を検波してデジタル信号を出力する検波部と、
受信側誤差補正器、キャリア位相補正器、送信側誤差補正器、等化器、キャリア位相フィードバック器、ＤＣオフセット補正回路およびリファレンス信号発生器を有し、前記検波部が出力するデジタル信号を前記受信側誤差補正器、前記キャリア位相補正器、前記送信側誤差補正器、前記等化器、前記ＤＣオフセット補正回路の順で経由させてデジタル復調するデジタル復調部と
を備える無線受信機であって、
前記受信側誤差補正器は、前記検波部から入力されるデジタル信号と前記リファレンス信号発生器で発生したリファレンス信号とを比較し、前記検波部から入力されるデジタル信号について前記検波部で生じた受信側誤差を適応的に補正し、
前記キャリア位相補正器は、前記キャリア位相フィードバック器からの位相補正信号に基づき、前記受信側誤差補正器から入力されるデジタル信号について搬送波の位相誤差を補正し、
前記送信側誤差補正器は、前記キャリア位相補正器から入力されるデジタル信号と前記リファレンス信号発生器で発生したリファレンス信号とを比較し、前記キャリア位相補正器から入力されるデジタル信号について前記検波部が検波する前記無線信号に含まれる送信側誤差を適応的に補正し、
前記等化器は、前記送信側誤差補正器から入力されるデジタル信号の信号歪を補正してデジタル信号を出力し、
前記ＤＣオフセット補正回路は、入力されるデジタル信号について直流成分と前記リファレンス信号発生器で発生したリファレンス信号の直流成分との差分であるＤＣ差分を検出し、前記ＤＣ差分を適応的に補正し、
前記キャリア位相フィードバック器は、前記等化器および前記ＤＣオフセット補正回路の少なくとも一方を経由したデジタル信号の位相誤差を検出し、前記位相誤差を補正する前記位相補正信号を生成して前記キャリア位相補正器へフィードバックする
ことを特徴とする無線受信機。 A detector that detects a radio signal and outputs a digital signal;
A receiving side error corrector, a carrier phase corrector, a transmitting side error corrector, an equalizer, a carrier phase feedback unit, a DC offset correction circuit, and a reference signal generator, and receiving the digital signal output by the detector A radio receiver comprising: a side error corrector, the carrier phase corrector, the transmission side error corrector, the equalizer, and a digital demodulator that performs digital demodulation via the DC offset correction circuit in this order,
The reception-side error corrector compares the digital signal input from the detection unit with the reference signal generated by the reference signal generator, and receives the digital signal input from the detection unit generated by the detection unit. Side error is corrected adaptively,
The carrier phase corrector corrects a carrier phase error with respect to a digital signal input from the reception side error corrector based on a phase correction signal from the carrier phase feedback device,
The transmission-side error corrector compares the digital signal input from the carrier phase corrector with the reference signal generated by the reference signal generator, and detects the digital signal input from the carrier phase corrector. Adaptively corrects a transmission-side error included in the radio signal detected by
The equalizer corrects the signal distortion of the digital signal input from the transmission side error corrector and outputs the digital signal,
The DC offset correction circuit detects a DC difference that is a difference between a direct current component and a direct current component of a reference signal generated by the reference signal generator for an input digital signal, and adaptively corrects the DC difference,
The carrier phase feedback unit detects a phase error of a digital signal that has passed through at least one of the equalizer and the DC offset correction circuit, generates the phase correction signal for correcting the phase error, and generates the carrier phase correction. A radio receiver characterized by feeding back to a receiver. 前記ＤＣオフセット補正回路を経由したデジタル信号を入力して、
振幅アンバランスを低減する振幅補正回路、および
直交度誤差を低減する直交度誤差補正回路の少なくとも一方を
さらに備える請求項１に記載の無線受信機。 Input a digital signal via the DC offset correction circuit,
The radio receiver according to claim 1, further comprising at least one of an amplitude correction circuit that reduces amplitude imbalance and an orthogonality error correction circuit that reduces orthogonality error. 前記ＤＣオフセット補正回路を経由したデジタル信号を入力して、デジタル信号の信号歪を補正する第２等化器を
さらに備える請求項１または２に記載の無線受信機。 The radio receiver according to claim 1, further comprising: a second equalizer that inputs a digital signal that has passed through the DC offset correction circuit and corrects a signal distortion of the digital signal.
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