JP2017135643A - デジタルアナログ変換装置 - Google Patents

Abstract

【課題】測定装置のコストアップを抑制したデジタルアナログ変換装置を提供する。
【解決手段】所定の第１の桁数からなる下位ビットと、所定の第２の桁数からなる上位ビットとで構成される第３の桁数からなるデジタル信号を、アナログ信号に変換するデジタルアナログ変換装置１は、第１の桁数及び第２の桁数のうちの大きい方の桁数を主桁数とし、且つ、第１の桁数及び第２の桁数のうちの小さい方の桁数を副桁数とし、同じ抵抗値を有する、２を底とし、主桁数を冪指数とする冪の数の抵抗器Ｒを直列に接続して形成されたストリング抵抗１０を用いて、主桁数に係る下位ビット及び上位ビットのうちの一方の信号変換を行う第１のビット用信号変換部２１と、ストリング抵抗１０のうち、２を底とし、副桁数を冪指数とした冪の抵抗器Ｒを用いて、副桁数に係る下位ビット及び上位ビットのうちの他方の信号変換を行う第２のビット用信号変換部２２と、を備える。
【選択図】図２

Description

本発明は、所定の電位差からなるアナログ出力を、所定の第１の桁数からなる下位ビットと、所定の第２の桁数からなる上位ビットとで構成される第３の桁数からなるデジタル出力に変換するデジタルアナログ変換装置に関する。

従来、電子機器において、デジタル信号をアナログ信号に変換するデジタルアナログ変換装置が利用されてきた。このようなデジタルアナログ変換装置（以下「ＤＡＣ装置」とする）は、例えばホールＩＣの零点出力補正（零磁場印加時出力を基準に行われるホールＩＣの出力補正）を行う際に利用可能である。

ここで、ホールＩＣは、ホール素子が外部から印加される磁場をホール起電力に変換し、ゲイン調整アンプでホール起電力を所定の電位差内におさまるように信号増幅が行われる。信号増幅が行われた信号は、出力アンプを介して前記電位差以下の波高値を有するアナログ信号からなる出力信号が出力される。

この時、外乱により出力信号が基準値（基準電圧）に対してオフセットする場合がある。そこで、このようなオフセットをチョッピング回路で除去し、チョッピングノイズをフィルタで除去する。このように処理された信号を出力アンプから出力する前に、ＤＡＣ装置を用いて上述した零点出力補正が行われる。

この零点出力補正では、例えば図９に示されるようなラダー抵抗を有するＸビットのＤＡＣ装置が利用されてきた。このＤＡＣ装置では、「＋ＶＲＥＦ」と「−ＶＲＥＦ」との電位差間をＸビットでデジタルアナログ変換を行うため、分解能は｛（＋ＶＲＥＦ）−（−ＶＲＥＦ）｝／（２＾Ｘ）となる。例えば、「＋ＶＲＥＦ」をＡ〔Ｖ〕（＝Ｂ〔Ｖ〕＋Ｃ〔Ｖ〕）とし、「−ＶＲＥＦ」をＤ〔Ｖ〕（＝Ｂ〔Ｖ〕−Ｅ〔Ｖ〕）とした場合の分解能がＭ〔Ｖ〕であるとする。このような分解能で零点出力補正を行うため、零磁場（磁界が零である）の時のホールＩＣの出力電圧を測定すれば理論的には補正後の零点はＢ〔Ｖ〕±Ｍ〔Ｖ〕におさまるはずである。しかしながら、このようなホールＩＣの出荷検査を行う際に用いられる測定機器には、±Ｍ〔Ｖ〕よりも大きい誤差を有するものがあり、この場合には測定装置の誤差の方が被測定値の誤差よりも大きくなるので、適切な検査を行うことができない。

また、ホールＩＣ（ホール素子）の検出結果は温度特性を有し、温度に応じて零点出力が異なる（零点温度ドリフトが生じる）。このような零点温度ドリフトの補正も上述したＸビットのＤＡＣ装置が利用されてきた。このため、理論的には補正後の零点はＢ〔Ｖ〕±Ｍ〔Ｖ〕におさまるが、測定機器の誤差が±Ｍ〔Ｖ〕より大きい場合にはホールＩＣの温度ドリフトの補正精度が悪くなる。このような検査精度や零点補正の精度を向上するために、誤差の小さい測定装置を用いることが考えられるが、測定装置のコストアップの要因となる。

そこで、測定装置のコストアップを抑制しつつ、零点の補正精度を向上する技術が検討されてきた。このような技術として例えば特許文献１に記載のものがある。

特許文献１に記載のデジタルアナログ変換回路（本願の「ＤＡＣ装置」に相当）は、外部から入力される第１のデジタル入力データの下位ビット側に補正用ビットを付加して第２のデジタル入力データを出力する補正部と、第２のデジタル入力データを受けて、アナログ値を出力する変換部と、を備えて構成される。この補正部は、アナログ値と第１の入力データに対応して設けられた期待値との誤差に基づき当該誤差が予め設定された値よりも大きくなる点の前後の第２のデジタル入力データの下位ビット側データを操作し、第２のデジタル入力データを生成する。

特開２０１０−９３６８３号公報

特許文献１に記載の技術は、補正部が第１のデジタル入力データから第２のデジタル入力データを生成するために、入力データのビット数に応じたＤフリップフロップや、各種の論理回路を備えて構成する必要がある。このため、デジタルアナログ変換回路がコストアップし、測定装置のコストアップの抑制効果が低減される。

そこで、測定装置のコストアップの抑制効果の優れたデジタルアナログ変換装置が求められる。

本発明に係るデジタルアナログ変換装置の特徴構成は、所定の第１の桁数からなる下位ビットと、所定の第２の桁数からなる上位ビットとで構成される第３の桁数からなるデジタル信号を、アナログ信号に変換するデジタルアナログ変換装置において、前記第１の桁数及び前記第２の桁数が互いに異なる場合には、前記第１の桁数及び前記第２の桁数のうちの大きい方の桁数を主桁数とし、且つ、前記第１の桁数及び前記第２の桁数のうちの小さい方の桁数を副桁数とし、前記第１の桁数及び前記第２の桁数が同じ場合には、前記主桁数及び前記副桁数を当該同じ桁数とし、同じ抵抗値を有する、２を底とし、前記主桁数を冪指数とする冪の数の抵抗器を直列に接続して形成されたストリング抵抗を用いて、前記主桁数に係る前記下位ビット及び前記上位ビットのうちの一方の信号変換を行う第１のビット用信号変換部と、前記ストリング抵抗のうち、２を底とし、前記副桁数を冪指数とした冪の抵抗器を用いて、前記副桁数に係る前記下位ビット及び前記上位ビットのうちの他方の信号変換を行う第２のビット用信号変換部と、を備えている点にある。

このような特徴構成とすれば、α桁の下位ビット及びβ桁の上位ビットからなるγビットのデジタルアナログ変換装置を構成する場合に、所定の抵抗値を有する２＾β個の抵抗器Ｒを直列に接続して形成されたストリング抵抗を用いて、上位側βビットデジタルアナログ変換装置と下位側αビットデジタルアナログ変換装置とを構成することができる。したがって、上位側βビットデジタルアナログ変換装置の出力精度（分解能）及び下位側αビットデジタルアナログ変換装置の出力精度（分解能）を、測定装置の誤差よりも大きく設定することができるので、安価な検査装置でも高精度の検査保証が可能となる。

また、前記第１のビット用信号変換部と前記アナログ信号を出力する出力部とを容量結合により接続する第１のビット用出力コンデンサと、前記第２のビット用信号変換部と前記出力部とを容量結合により接続する第２のビット用出力コンデンサと、を備え、前記第１のビット用出力コンデンサ及び前記第２のビット用出力コンデンサのうち、前記上位ビットの信号変換を行う前記第１のビット用信号変換部及び前記第２のビット用信号変換部のうちの一方に接続される出力コンデンサの容量が、前記下位ビットの信号変換を行う前記第１のビット用信号変換部及び前記第２のビット用信号変換部のうちの他方に接続される出力コンデンサの容量の底を２とし、且つ、冪指数を前記第１の桁数とする冪の倍数に設定されていると好適である。

このような構成とすれば、上記のように構成された上位側βビットデジタルアナログ変換装置と下位側αビットデジタルアナログ変換装置とにおいて、上位側βビットデジタルアナログ変換装置の出力に、下位側αビットデジタルアナログ変換装置の出力を基準とした重み付けを行うことができる。したがって、上位側βビットデジタルアナログ変換装置と下位側αビットデジタルアナログ変換装置とを一つのγビットのデジタルアナログ変換装置として利用することが可能となる。

また、前記下位ビットの各ビットを全てゼロに設定した後、当該下位ビットを１ずつ加算していく加算部と、補正パラメータの設定対象である電圧信号に前記下位ビットの値を加算して生成された補正信号と、所定の基準電圧とを比較する比較部と、前記下位ビットに１が加算された際の前記比較部の比較結果が、前記電圧信号と前記基準電圧とに基づく前記比較部の比較結果に対して変化したか否かを判定する判定部と、前記判定部により前記比較結果が変化したと判定された際の前記下位ビットの値を取得する取得部と、前記取得部により取得された値を前記補正パラメータとして設定する補正パラメータ設定部と、を備えると好適である。

このような構成とすれば、下位側αビットデジタルアナログ変換装置の出力を補正する必要があるか否かを判定することができ、補正が必要であると判定された場合には、補正に用いられる補正パラメータを演算することができる。また、所定の時期に、このような判定を行うことができるので（自己診断ができるので）、例えば経年変化に起因した出力変動を補正することが可能となる。

また、前記デジタル信号を前記アナログ信号に変換する際に、前記ストリング抵抗の両端に所定の電位差を印加する電圧印加部と、前記第１のビット用信号変換部及び前記第２のビット用信号変換部のうちの前記下位ビットの信号変換を行う信号変換部の動作試験を行う際に、前記所定の電位差よりも大きい電位差の電圧を前記下位ビットの信号変換を行う信号変換部の両端に印加する試験用電圧印加部と、を備えると好適である。

このような構成とすれば、動作試験を行う時のストリング抵抗の両端の電位差を、実使用時におけるストリング抵抗の両端の電位差よりも大きくすることにより、動作試験時の被測定値を大きくすることができる。したがって、動作試験を検査する検査装置の誤差を被測定値よりも十分に小さくすることができるので、安価な装置でも高精度の検査保証を実現することが可能となり、低コストで検査装置を実現できる。

デジタルアナログ変換装置によりホールＩＣの出力信号を補正する場合の回路構成を示す図である。 本実施形態のデジタルアナログ変換装置の回路構成を示す図である。 図１の回路構成において、零点補正を行う自己診断回路が搭載された場合の例を示す図である。 自己診断回路の構成を示す図である。 零点補正の自己診断の処理を示すフローチャートである。 その他の実施形態のデジタルアナログ変換装置の回路構成を示す図である。 その他の実施形態のデジタルアナログ変換装置の回路構成を示す図である。 その他の実施形態のデジタルアナログ変換装置の回路構成を示す図である。 従来、利用されているデジタルアナログ変換装置の例である。

本実施形態のデジタルアナログ変換装置（以下「ＤＡＣ装置」とする）１について説明する。図１は、ＤＡＣ装置１を用いてホールＩＣ９０の零点出力補正を行う場合の回路構成を示す図である。

ホールＩＣ９０は公知であるので、詳細な説明は省略するが、図１に示される例では、ホール素子９１、チョッピング回路９２、ゲイン調整アンプ９３、ノッチフィルタ９４、出力アンプ９５を備えて構成される。ホール素子９１は、外部から印加される磁場をホール起電力に変換する。チョッピング回路９２は、外部応力の印加等によりホール素子９１の出力に重畳されるオフセット電圧を除去する。ゲイン調整アンプ９３は、所定の範囲での電圧出力となるように、所定のゲインで信号増幅を行う。この時、ファインアンプ９３Ａ及びコースアンプ９３Ｂにより信号増幅を行うように構成することが可能である。ノッチフィルタ９４は、チョッピング回路９２においてオフセット電圧を除去する際に重畳されるチョッピングノイズを除去する。出力アンプ９５は、上述のように処理された信号を出力する。このように処理された信号を出力アンプ９５から出力する前に、ＤＡＣ装置１を用いて補正（例えば零点出力補正）が行われる。

ＤＡＣ装置１は、ノッチフィルタ９４の出力段及び出力アンプ９５の入力段に接続して設けられる。ＤＡＣ装置１は、所定の第１の桁数からなる下位ビットと、所定の第２の桁数からなる上位ビットとで構成される第３の桁数からなるデジタル信号を、アナログ信号に変換する。第１の桁数をα（下位αビット）、第２の桁数をβ（上位βビット）とすると、第３の桁数とは、αとβとの和となり、ここではγ（γビット）とする。ＤＡＣ装置１は、このようなγビットからなるデジタル信号をアナログ信号に変換することが可能であるが、本実施形態では理解を容易にするために、第１の桁数を３（下位３ビット）、第２の桁数を７（上位７ビット）とし、第３の桁数が１０（１０ビット）である場合の例を挙げて説明する。

図２に示されるように、ＤＡＣ装置１は、同じ抵抗値を有する抵抗器Ｒを直列に接続して形成されたストリング抵抗１０を有する。同じ抵抗値を有する抵抗器Ｒは、例えば同一プロセスにおいて作製されるシート抵抗を用いると容易に構成することが可能である。このようなストリング抵抗１０は、複数の抵抗器Ｒを直列に接続して構成されるが、抵抗器Ｒの数は、上述した第１の桁数、及び第２の桁数により設定される。なお、ＤＡＣ装置１は、ストリング抵抗１０を用いて構成されることから、所謂「ストリング抵抗型」のＤＡＣ装置１になる。

まず、第１の桁数及び第２の桁数に応じて、主桁数及び副桁数が設定される。この主桁数及び副桁数は、第１の桁数と第２の桁数とが互いに異なる場合には、第１の桁数及び第２の桁数のうちの大きい方の桁数を主桁数とし、且つ、第１の桁数及び第２の桁数のうちの小さい方の桁数を副桁数として設定される。一方、第１の桁数及び第２の桁数が同じ場合には、主桁数及び副桁数は当該同じ桁数で設定される。本実施形態では、上述したように第１の桁数は３で、第２の桁数は７である。よって、第１の桁数と第２の桁数とは互いに異なり、第１の桁数及び第２の桁数のうちの大きい方の桁数である第２の桁数の７が主桁数となる。また、第１の桁数及び第２の桁数のうちの小さい方の桁数である第１の桁数の３が副桁数となる。

ストリング抵抗１０は、２を底とし、主桁数を冪指数とする冪の数の抵抗器Ｒが直列に接続される。本実施形態では、上記のように主桁数は７である。よって、ストリング抵抗１０は、２＾７個＝１２８個の抵抗器Ｒを直列に接続して構成される。

本実施形態のＤＡＣ装置１は、このようなストリング抵抗１０を用いて、第１のビット用信号変換部２１、及び第２のビット用信号変換部２２が構成される。第１のビット用信号変換部２１は、ストリング抵抗１０を用いて、主桁数に係る下位ビット及び上位ビットのうちの一方の信号変換を行う。主桁数は、本実施形態では第２の桁数である７であり、これは上位ビットの桁数にあたる。よって、第１のビット用信号変換部２１は、ストリング抵抗１０を構成する１２８個の抵抗器Ｒを用いて、１０ビットのデジタル信号のうちの上位７ビットの信号変換を行う。具体的には、図２におけるスイッチ群ＳＷ１を操作して、信号変換が行われる。

第２のビット用信号変換部２２は、ストリング抵抗１０のうち、２を底とし、副桁数を冪指数とした冪の抵抗器Ｒを用いて、副桁数に係る下位ビット及び上位ビットのうちの他方の信号変換を行う。副桁数は、本実施形態では第１の桁数である３であり、これは下位ビットの桁数にあたる。よって、第２のビット用信号変換部２２は、ストリング抵抗１０を構成する１２８個の抵抗器Ｒのうち、２＾３＝８個の抵抗器Ｒを用いて、１０ビットのデジタル信号のうちの下位３ビットの信号変換を行う。具体的には、図２におけるスイッチ群ＳＷ２を操作して、信号変換が行われる。

ここで、ＤＡＣ装置１の上位ビット側と下位ビット側とを切り離して考える。まず、上位ビット側のみを出力するようにスイッチＳＷ１１を閉状態にし、スイッチＳＷ１２を開状態にする。ＤＡＣ装置１における「＋ＶＲＥＦ」をＡ〔Ｖ〕（＝Ｂ〔Ｖ〕＋Ｃ〔Ｖ〕）とし、「−ＶＲＥＦ」をＤ〔Ｖ〕（＝Ｂ〔Ｖ〕−Ｅ〔Ｖ〕）とすると、分解能は｛（＋ＶＲＥＦ）−（−ＶＲＥＦ）｝／（２＾７）＝（Ａ−Ｄ）／１２８〔Ｖ〕となる。一方、検査装置の誤差を当該（Ａ−Ｄ）／１２８〔Ｖ〕未満に設定すると、被測定値よりも検査装置の誤差の方が小さくすることができるので、ホールＩＣ９０の検査を適切に行うことが可能となる。

次に、下位ビット側のみを出力するようにスイッチＳＷ１２を閉状態にし、スイッチＳＷ１１を開状態にする。この時、第２のビット用信号変換部２２の両端には、＋ＶＲＥＦから１２０個の抵抗器Ｒにより電圧降下した電圧と、−ＶＲＥＦとの電圧との電位差が生じる。この電位差を第２のビット用信号変換部２２を構成する８個の抵抗器Ｒで分圧することになるので、分解能は（Ａ−Ｄ）／１２８〔Ｖ〕となる。この場合も、検査装置の誤差を当該（Ａ−Ｄ）／１２８〔Ｖ〕未満に設定すると、被測定値よりも検査装置の誤差の方が小さくすることができるので、ホールＩＣ９０の検査を適切に行うことが可能となる。

このように、ＤＡＣ装置１は、スイッチＳＷ１１及びスイッチＳＷ１２を交互に閉じることにより、ホールＩＣ９０の検査（零点出力補正）を適切に行うことができる。

また、ＤＡＣ装置１をγビット（本実施形態では１０ビット）のＤＡＣ装置１として利用する場合には、スイッチＳＷ１１及びスイッチＳＷ１２の双方を閉状態にしておけば良い。ＤＡＣ装置１をこのように利用する場合には、ＤＡＣ装置１が、第１のビット用出力コンデンサ２３と第２のビット用出力コンデンサ２４とを備えて構成すると良い。

第１のビット用出力コンデンサ２３は、第１のビット用信号変換部２１と、アナログ出力を出力する出力部３０とを容量結合により接続するコンデンサを用いて構成される。本実施形態では、第１のビット用信号変換部２１は、上位ビットの信号変換を行う１２８個の抵抗器Ｒを備えて構成される。出力部３０はＤＡＣ装置１の出力端に相当し、出力端子であっても良いし、例えば図２に示されるようなバッファであっても良い。

第２のビット用出力コンデンサ２４は、第２のビット用信号変換部２２と、出力部３０とを容量結合により接続するコンデンサを用いて構成される。本実施形態では、第２のビット用信号変換部２２は、下位ビットの信号変換を行う８個の抵抗器Ｒを備えて構成される。

ここで、ＤＡＣ装置１を１０ビットのＤＡＣ装置として利用する場合には、第１のビット用出力コンデンサ２３及び第２のビット用出力コンデンサ２４のうち、上位ビットの信号変換を行う第１のビット用信号変換部２１及び第２のビット用信号変換部２２のうちの一方に接続される出力コンデンサの容量が、下位ビットの信号変換を行う第１のビット用信号変換部２１及び第２のビット用信号変換部２２のうちの他方に接続される出力コンデンサの容量の底を２とし、且つ、冪指数を第１の桁数とする冪の倍数に設定すると良い。

本実施意形態では、上位ビットの信号変換は第１のビット用信号変換部２１により行われる。よって、「上位ビットの信号変換を行う第１のビット用信号変換部２１及び第２のビット用信号変換部２２のうちの一方に接続される出力コンデンサ」とは、第１のビット用出力コンデンサ２３が相当する。一方、下位ビットの信号変換は第２のビット用信号変換部２２により行われる。よって、「下位ビットの信号変換を行う第１のビット用信号変換部２１及び第２のビット用信号変換部２２のうちの他方に接続される出力コンデンサ」とは、第２のビット用出力コンデンサ２４が相当する。

したがって、第１のビット用出力コンデンサ２３の容量をＣ１とし、第２のビット用出力コンデンサ２４の容量をＣ２とすると、Ｃ１＝Ｃ２×（２＾３）の容量結合比を具備するように第１のビット用出力コンデンサ２３及び第２のビット用出力コンデンサ２４が構成される。このような容量は、同じプロセスで作製されたコンデンサを、一方に（２＾３）倍の数だけ配置することにより容易に構成することが可能である。

このように構成することで、上位７ビット側の信号変換部の出力信号に対して所定の重み付けを行うことができるので、上位７ビットと下位３ビットとからなる１０ビットのＤＡＣ装置１として用いることが可能となる。

次に、ＤＡＣ装置１を用いた零点出力補正について説明する。零点出力補正とは、ホールＩＣ９０の零磁場の状態の時の出力電圧を予め設定された値に補正することであり、このような補正を行うにあたり、ホールＩＣに補正パラメータが与えられる。本ＤＡＣ装置１を用いれば、ホールＩＣ９０に対して零点出力補正が必要であるか否かを診断し、必要であれば適切な補正パラメータを容易に演算することが可能となる。

図３には、ＤＡＣ装置１によりホールＩＣ９０の補正パラメータが必要であるか否かを診断し、必要である場合に補正パラメータを演算することが可能な回路構成が示される。図３の例では、図１の回路構成に対して、自己診断回路２８が追加された点で異なり、他の構成については図１の回路構成と同様である。よって、以下では主に異なる点について説明する。

自己診断回路２８はＤＡＣ装置１に備えられ、図４に示されるように、加算部４１、比較部４２、判定部４３、取得部４４、補正パラメータ設定部４５を有する。加算部４１は、下位ビットの各ビットを全てゼロに設定した後、当該下位ビットを１ずつ加算していく。すなわち、下位ビットの桁数が３桁である場合には、下位ビットを「０００」とし、この状態から１ずつ加算していく。

比較部４２は、補正パラメータの設定対象である電圧信号に前記下位ビットの値を加算して生成された補正信号と、所定の基準電圧とを比較する。本実施形態では、「補正パラメータの設定対象である電圧信号」とはホールＩＣ９０の出力信号である。この出力信号に、加算部４１により加算されていく下位ビットの値が加算され、補正信号が生成される。所定の基準電圧とは、予め設定された一定値の電圧であり、本実施形態では、＋ＶＲＥＦを抵抗器Ｒで分圧した値である＋ＶＲＥＦ／２が用いられる。したがって、比較部４２は、補正信号と、＋ＶＲＥＦ／２とを比較し、この２つの電圧の大小関係に応じた信号を出力する。比較部４２は、図４に示されるようにコンパレータを用いて構成すると良い。

判定部４３は、下位ビットに１が加算された際の比較部４２の比較結果が、電圧信号と基準電圧とに基づく比較部４２の比較結果に対して変化したか否かを判定する。すなわち、判定部４３は、ホールＩＣ９０の出力信号に所定の値が加算された際の比較部４２の比較結果が、ホールＩＣ９０の出力信号と基準電圧との比較部４２による比較結果から変化したか否かを判定する。具体的には、判定部４３は、比較部４２の出力が０であった場合には１に変化したか否かを判定し、比較部４２の出力が１であった場合には０に変化したか否かを判定する。

取得部４４は、判定部４３により比較部４２の比較結果が変化したと判定された際の下位ビットの値を取得する。下位ビットの値は、加算部４１により順次加算されている。よって、前記変化したと判定された際の下位ビットの値は加算部４１から加算すると良い。

補正パラメータ設定部４５は、取得部４４により取得された値を補正パラメータとして設定する。補正パラメータ設定部４５は、取得部４４により加算部４１から取得した下位ビットの値が伝達され、この値を補正パラメータとして設定する。このようにＤＡＣ装置１によれば、ホールＩＣ９０に対して補正パラメータの設定が必要であるか否かを診断し、必要な場合には上述のように補正パラメータを自動的に設定することができる。

図５は、自己診断及び補正パラメータの設定に係る処理を示すフローチャートである。まず、上位側ビットの零点出力補正は、実際に測定した結果（実測値）と基準値との差異に基づいて行われる（ステップ＃０１）。次に、下位ビットを「０００」に設定する（ステップ＃０２）。

補正対象である出力と基準電圧とを比較部４２により比較する（ステップ＃０３）。比較部４２の出力が０であり（ステップ＃０４：Ｎｏ）、且つ、下位ビットが「１１１」でない場合には（ステップ＃０５：Ｎｏ）、加算部４１が下位ビットに１を加算する（ステップ＃０６）。その後、下位ビットの値が加算された出力と、基準電圧とを比較部４２が比較する（ステップ＃０３）。

比較部４２の出力が１になるか（ステップ＃０４：Ｙｅｓ）、或いは、ステップ＃０５において下位ビットが「１１１」である場合には（ステップ＃０５：Ｙｅｓ）、現状の下位ビットの値を補正パラメータとして設定する（ステップ＃０６）。このような処理により、自己診断及び補正パラメータの設定が行われる。

次に、更に検査を高精度に行うことが可能なＤＡＣ装置１の構成について説明する。このようなＤＡＣ装置１が、図６に示される。図６のＤＡＣ装置１は、図２に示されるＤＡＣ装置１に対して、試験用電圧印加部６０が追加された点が異なる。その他の構成については、上記実施形態と同様であるので、以下では主に異なる点について説明する。

試験用電圧印加部６０は、第１のビット用信号変換部２１及び第２のビット用信号変換部２２のうちの下位ビットの信号変換を行う信号変換部の動作試験を行う際に、所定の電位差よりも大きい電位差の電圧を当該下位ビットの信号変換を行う信号変換部の両端に印加する。本実施形態では、第２のビット用信号変換部２２が下位ビットの信号変換を行う。

所定の電位差とは、ＤＡＣ装置１が、デジタル信号をアナログ信号に変換する際に、ストリング抵抗１０の両端に電圧印加部６１により印加される電圧である。具体的には電圧印加部６１は、「＋ＶＲＥＦ」と「−ＶＲＥＦ」との電位差からなる電圧を印加し、ＤＡＣ装置１が、デジタル信号をアナログ信号に変換する際には、ストリング抵抗１０の両端に当該電圧による電位差が印加される。したがって、第２のビット用信号変換部２２には、＋ＶＲＥＦから１２０個の抵抗器Ｒにより電圧降下した電圧と、−ＶＲＥＦとの電圧との電位差が印加される。

試験用電圧印加部６０は、第２のビット用信号変換部２２が下位ビットの信号変換を行う際には、＋ＶＲＥＦから１２０個の抵抗器Ｒにより電圧降下した電圧と、−ＶＲＥＦとの電圧との電位差よりも大きい電位差の電圧を第２のビット用信号変換部２２に印加する。すなわち、図６に示されるように、第２のビット用信号変換部２２には、「＋ＶＲＥＦ」と「−ＶＲＥＦ」との電位差からなる電圧が印加される。

これにより、ＤＡＣ装置１における「＋ＶＲＥＦ」をＡ〔Ｖ〕（＝Ｂ〔Ｖ〕＋Ｃ〔Ｖ〕）とし、「−ＶＲＥＦ」をＤ〔Ｖ〕（＝Ｂ〔Ｖ〕−Ｅ〔Ｖ〕）とすると、（Ａ−Ｄ）／１２８〔Ｖ〕であった分解能が、（Ａ−Ｄ）／８〔Ｖ〕（＝（Ａ−Ｄ）／（２＾３））となり、被測定値よりも測定装置の誤差の方が２桁程度小さくすることができる。したがって、適切に測定することが可能となる。このようにＤＡＣ装置１は、実際に使用する際と、試験を行う際とで、印加電圧を変更することで、検査を高精度に行うことが可能となる。

〔その他の実施形態〕
上記実施形態では、第１の桁数と第２の桁数とが互いに異なる場合の例を挙げて説明したが、第１の桁数と第２の桁数とが同じ桁数である場合には、主桁数及び副桁数を前記同じ桁数とし、これらの主桁数に応じてストリング抵抗１０の抵抗器Ｒの数を設定すると良い。

また、上記実施形態では、第１の桁数が第２の桁数よりも少ない場合の例を挙げて説明したが、第１の桁数が第２の桁数よりも多い場合でも本発明を適用することは可能である。この場合には、ストリング抵抗の抵抗器Ｒの数は、第１の桁数に応じて設定すると良い。また、この場合には、第１のビット用信号変換部２１が下位ビットの信号変換を行い、第２のビット用信号変換部２２が上位ビットの信号変換を行うように構成すると良い。

上記実施形態では、ＤＡＣ装置１の実際に使用する時と、試験を行う時とで、印加電圧を変更する例を挙げて説明したが、図６の実施形態に代えて図７に示されるように、「＋ＶＲＥＦ」を当該「＋ＶＲＥＦ」よりも大きい（例えば２倍）の「＋２ＶＲＥＦ」にし、「−ＶＲＥＦ」を当該「−ＶＲＥＦ」よりも小さい（例えば２倍）の「−２ＶＲＥＦ」にして構成することも可能である。また、この場合、図９に示した従来使用されている構成について、同様に図８に示さるように構成することも可能である。

また、逐次比較型アナログデジタル変換装置（以下「逐次比較型ＡＤＣ」）は、内部にＤＡＣ装置を内蔵しているので、本発明に係るＤＡＣ装置１を逐次比較型ＡＤＣに適用することも可能である。このような場合には、逐次比較型ＡＤＣの精度の検査を行うことができる。

上記実施形態では、補正パラメータの設定に比較部４２としてコンパレータを用いることが可能であるとして説明したが、複数のトランスミッションゲートを用いて構成したチョッパアンプにより比較部４２を構成することも可能である。

本発明は、所定の電位差からなるアナログ出力を、所定の第１の桁数からなる下位ビットと、所定の第２の桁数からなる上位ビットとで構成される第３の桁数からなるデジタル出力に変換するデジタルアナログ変換装置に用いることが可能である。

１：デジタルアナログ変換装置
１０：ストリング抵抗
２１：第１のビット用信号変換部
２２：第２のビット用信号変換部
２３：第１のビット用出力コンデンサ
２４：第２のビット用出力コンデンサ
３０：出力部
４１：加算部
４２：比較部
４３：判定部
４４：取得部
４５：補正パラメータ設定部
６１：電圧印加部
６２：試験用電圧印加部
Ｒ：抵抗器

Claims (4)

1. 所定の第１の桁数からなる下位ビットと、所定の第２の桁数からなる上位ビットとで構成される第３の桁数からなるデジタル信号を、アナログ信号に変換するデジタルアナログ変換装置において、
   前記第１の桁数及び前記第２の桁数が互いに異なる場合には、前記第１の桁数及び前記第２の桁数のうちの大きい方の桁数を主桁数とし、且つ、前記第１の桁数及び前記第２の桁数のうちの小さい方の桁数を副桁数とし、
   前記第１の桁数及び前記第２の桁数が同じ場合には、前記主桁数及び前記副桁数を当該同じ桁数とし、
   同じ抵抗値を有する、２を底とし、前記主桁数を冪指数とする冪の数の抵抗器を直列に接続して形成されたストリング抵抗を用いて、前記主桁数に係る前記下位ビット及び前記上位ビットのうちの一方の信号変換を行う第１のビット用信号変換部と、
   前記ストリング抵抗のうち、２を底とし、前記副桁数を冪指数とした冪の抵抗器を用いて、前記副桁数に係る前記下位ビット及び前記上位ビットのうちの他方の信号変換を行う第２のビット用信号変換部と、
   を備えるデジタルアナログ変換装置。
2. 前記第１のビット用信号変換部と前記アナログ信号を出力する出力部とを容量結合により接続する第１のビット用出力コンデンサと、
   前記第２のビット用信号変換部と前記出力部とを容量結合により接続する第２のビット用出力コンデンサと、を備え、
   前記第１のビット用出力コンデンサ及び前記第２のビット用出力コンデンサのうち、前記上位ビットの信号変換を行う前記第１のビット用信号変換部及び前記第２のビット用信号変換部のうちの一方に接続される出力コンデンサの容量が、前記下位ビットの信号変換を行う前記第１のビット用信号変換部及び前記第２のビット用信号変換部のうちの他方に接続される出力コンデンサの容量の底を２とし、且つ、冪指数を前記第１の桁数とする冪の倍数に設定されている請求項１に記載のデジタルアナログ変換装置。
3. 前記下位ビットの各ビットを全てゼロに設定した後、当該下位ビットを１ずつ加算していく加算部と、
   補正パラメータの設定対象である電圧信号に前記下位ビットの値を加算して生成された補正信号と、所定の基準電圧とを比較する比較部と、
   前記下位ビットに１が加算された際の前記比較部の比較結果が、前記電圧信号と前記基準電圧とに基づく前記比較部の比較結果に対して変化したか否かを判定する判定部と、
   前記判定部により前記比較結果が変化したと判定された際の前記下位ビットの値を取得する取得部と、
   前記取得部により取得された値を前記補正パラメータとして設定する補正パラメータ設定部と、
   を備える請求項１又は２に記載のデジタルアナログ変換装置。
4. 前記デジタル信号を前記アナログ信号に変換する際に、前記ストリング抵抗の両端に所定の電位差を印加する電圧印加部と、
   前記第１のビット用信号変換部及び前記第２のビット用信号変換部のうちの前記下位ビットの信号変換を行う信号変換部の動作試験を行う際に、前記所定の電位差よりも大きい電位差の電圧を前記下位ビットの信号変換を行う信号変換部の両端に印加する試験用電圧印加部と、
   を備える請求項１から３のいずれか一項に記載のデジタルアナログ変換装置。

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