JP2017135425A - 半導体装置 - Google Patents

Abstract

【課題】酸化物半導体層中の酸素欠損の増加を抑制することができる半導体装置を提供する。また、電気特性が良好な半導体装置を提供する。また、信頼性の高い半導体装置を提供する。【解決手段】酸化物半導体層をチャネル形成領域に含む半導体装置において、酸化物半導体層の下側に接して設けられた酸化物絶縁膜と、酸化物半導体層の上側に接して設けられたゲート絶縁膜と、を用いて該酸化物絶縁膜または該ゲート絶縁膜中の酸素を酸化物半導体層中に供給する。また、ソース電極層、およびドレイン電極層に用いる金属膜に導電性の窒化物を用いることで、該金属膜への酸素の拡散を抑制する。【選択図】図１

Description

本発明は酸化物半導体を有する半導体装置、および該半導体装置の作製方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電気機器は全て半導体装置である。

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジ
スタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路
（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トラ
ンジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、そ
の他の材料として酸化物半導体が注目されている。

例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、およ
び亜鉛（Ｚｎ）を含む非晶質酸化物半導体を用いたトランジスタが特許文献１に開示され
ている。

特開２００６−１６５５２８号公報

酸化物半導体における酸素欠損はドナーとなることが知られており、トランジスタのチ
ャネル形成領域に酸化物半導体を用いる場合は、酸素欠損の極力少ない酸化物半導体層を
用いることが好ましい。

しかしながら、初期の酸化物半導体層の酸素欠損が少ない場合でも、様々な要因によっ
て酸素欠損は増加しうる。酸化物半導体層中の酸素欠損が増加すると、例えば、トランジ
スタのノーマリーオン化、リーク電流の増大、ストレス印加によるしきい値電圧のシフト
など、電気特性の不良を引き起こす場合がある。

したがって、本発明の一態様は、酸化物半導体層中の酸素欠損の増加を抑制することが
できる半導体装置を提供することを目的の一つとする。また、電気特性が良好な半導体装
置を提供することを目的の一つとする。また、信頼性の高い半導体装置を提供することを
目的の一つとする。

本発明の一態様は、酸化物半導体層をチャネル形成領域に含む半導体装置において、酸
化物半導体層の下側に接して設けられた酸化物絶縁膜と、酸化物半導体層の上側に接して
設けられたゲート絶縁膜と、を用いて該酸化物絶縁膜または該ゲート絶縁膜中の酸素を酸
化物半導体層中に供給する。また、ソース電極層、およびドレイン電極層に用いる金属膜
に導電性の窒化物を用いることで、該金属膜への酸素の拡散または移動を抑制する。より
詳細には以下の通りである。

本発明の一態様は、酸化物絶縁膜と、酸化物絶縁膜上に形成された酸化物半導体層と、
酸化物半導体層に接する第１のソース電極層および第１のドレイン電極層と、第１のソー
ス電極層および第１のドレイン電極層をそれぞれ覆い、且つ酸化物半導体層に接する第２
のソース電極層および第２のドレイン電極層と、酸化物絶縁膜、酸化物半導体層、第２の
ソース電極層、および第２のドレイン電極層上に形成されたゲート絶縁膜と、ゲート絶縁
膜上に形成され、酸化物半導体層と重畳する位置に形成されたゲート電極層と、ゲート絶
縁膜およびゲート電極層上に形成された保護絶縁膜と、を有し、ゲート絶縁膜が、酸化物
絶縁膜と第２のソース電極層および第２のドレイン電極層の外周で一部が接している半導
体装置である。

また、本発明の他の一態様は、酸化物絶縁膜と、酸化物絶縁膜上に形成された酸化物半
導体層と、酸化物半導体層に接する第１のソース電極層および第１のドレイン電極層と、
第１のソース電極層および第１のドレイン電極層にそれぞれに接し、且つ酸化物半導体層
に接する第２のソース電極層および第２のドレイン電極層と、酸化物絶縁膜、酸化物半導
体層、第１のソース電極層、第１のドレイン電極層、第２のソース電極層、および第２の
ドレイン電極層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、酸化物半導
体層と重畳する位置に形成されたゲート電極層と、ゲート絶縁膜およびゲート電極層上に
形成された保護絶縁膜と、を有し、ゲート絶縁膜が、酸化物絶縁膜と第１のソース電極層
および第１のドレイン電極層の外周で一部が接している半導体装置である。

上記各構成において、第１のソース電極層および第１のドレイン電極層は、Ａｌ、Ｃｒ
、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗの中から選ばれた少なくとも一つの材料またはこれらを主
成分とする合金材料であると好ましい。

また、上記各構成において、第１のソース電極層および第１のドレイン電極層の端部は
、階段状の形状を有していると好ましい。

また、上記各構成において、第２のソース電極層および第２のドレイン電極層は、窒化
タンタル、窒化チタン、ルテニウムの中から選ばれた少なくとも一つの材料またはこれら
を主成分とする合金材料であると好ましい。

また、上記各構成において、保護絶縁膜は、窒化シリコン膜であると好ましい。

また、上記各構成において、酸化物半導体層は結晶質を含み、結晶質のｃ軸は、酸化物
半導体層の表面の法線ベクトルに平行であると好ましい。

本発明の一態様によって、酸化物半導体層中の酸素欠損の増加を抑制した半導体装置を
提供することができる。また、電気特性が良好な半導体装置を提供することができる。ま
た、信頼性の高い半導体装置を提供することができる。

半導体装置を説明する断面図および上面図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する断面図および上面図。 半導体装置の作製方法を説明する図。 半導体装置を説明する断面図および上面図。 半導体装置の作製方法を説明する図。 半導体装置を説明する断面図および上面図。 半導体装置を説明する断面図および上面図。 半導体装置の断面図および回路図。 半導体装置の回路図および斜視図。 半導体装置のブロック図。 半導体装置の断面図。 半導体装置のブロック図。 半導体装置を適用することができる電子機器を説明する図。 ＩＧＺＯ膜およびタングステン膜の積層をＳＩＭＳ分析した結果を示す図。 ＩＧＺＯ膜および窒化タンタル膜の積層をＳＩＭＳ分析した結果を示す図。 ＩＧＺＯ膜および窒化チタン膜の積層をＳＩＭＳ分析した結果を示す図。 ＩＧＺＯ膜と窒化タンタル膜の積層、およびＩＧＺＯ膜と窒化チタン膜の積層をＳＩＭＳ分析した結果を示す図。 ＩＧＺＯ膜と窒化タンタル膜の積層、およびＩＧＺＯ膜と窒化チタン膜の積層をＳＩＭＳ分析した結果を示す図。 ＩＧＺＯ膜をエッチングした深さに対するシート抵抗値を測定した結果を示す図。 ＩＧＺＯ膜をエッチングした深さに対するシート抵抗値を測定した結果を示す図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定
されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に
変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実
施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構
成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共
通して用い、その繰り返しの説明は省略することがある。

また、本実施の形態において、トランジスタの「ソース」や「ドレイン」の機能は、異
なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合
などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイ
ン」の用語は、入れ替えて用いることができるものとする。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。

図１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）は、本発明の一態様のトランジスタの上
面図および断面図である。図１（Ａ）はトランジスタの上面図を示し、図１（Ｂ）は、図
１（Ａ）に示す一点鎖線Ｘ１−Ｙ１の断面に相当する。また、図１（Ｃ）は、図１（Ａ）
に示す一点鎖線Ｖ１−Ｗ１の断面に相当する。また、図１（Ｄ）は、図１（Ｂ）に示すト
ランジスタの各構成の幅を示す図である。また、図１（Ｅ）は、図１（Ｂ）に示す領域１
０５の拡大図である。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を
透過、または省いて図示している。

図１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）に示すトランジスタ１５０は、基板１０
２上に形成された酸化物絶縁膜１０４と、酸化物絶縁膜１０４上に形成された酸化物半導
体層１０６と、酸化物半導体層１０６上に形成された第１のソース電極層１０８ａおよび
第１のドレイン電極層１０８ｂと、第１のソース電極層１０８ａおよび第１のドレイン電
極層１０８ｂのそれぞれの上に形成された第２のソース電極層１１０ａおよび第２のドレ
イン電極層１１０ｂと、酸化物絶縁膜１０４、酸化物半導体層１０６、第２のソース電極
層１１０ａ、および第２のドレイン電極層１１０ｂ上に形成されたゲート絶縁膜１１２と
、ゲート絶縁膜１１２上に形成され、酸化物半導体層１０６と重畳する位置に形成された
ゲート電極層１１４と、ゲート絶縁膜１１２、およびゲート電極層１１４上に形成された
保護絶縁膜１１６と、を有する。なお、保護絶縁膜１１６の上方に他の絶縁層または配線
等を形成してもよい。

基板１０２は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成され
た基板であってもよい。この場合、トランジスタ１５０のゲート電極層１１４、第１のソ
ース電極層１０８ａ、第１のドレイン電極層１０８ｂ、第２のソース電極層１１０ａおよ
び第２のドレイン電極層１１０ｂの少なくとも一つは、上記の他のデバイスと電気的に接
続されていてもよい。

酸化物絶縁膜１０４は、基板１０２からの不純物の拡散を防止する役割を有するほか、
酸化物半導体層１０６に酸素を供給する役割を担うことができるため、酸素を含む絶縁膜
とする。とくに酸化物絶縁膜１０４は、過剰な酸素を含む絶縁膜がより好ましい。過剰酸
素を含む酸化物絶縁膜とは、加熱処理などによって酸素を放出することができる酸化物絶
縁膜をいう。好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放
出量が１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上である膜とする。また、過剰な酸素とは
、加熱処理により酸化物半導体層中、または酸化シリコン中、または酸化窒化シリコン中
を移動可能な酸素、または、本来の化学量論的組成にある酸素より過剰に存在する酸素、
または、酸素の不足によるＶｏ（酸素ベーカンシー（空孔））を満たす、または充填する
機能を有する酸素を示す。酸化物絶縁膜１０４から放出される酸素は、酸化物半導体層１
０６のチャネル形成領域に拡散させることができることから、酸化物半導体層に形成され
うる酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気
特性を得ることができる。

また、酸化物絶縁膜１０４は、酸化物半導体層１０６に接して設けられているため、酸
化物半導体層１０６に酸素を下側から直接拡散させることができるとともに、ゲート絶縁
膜１１２と接して設けられているため、ゲート絶縁膜１１２を介して酸化物半導体層１０
６に酸素を上側から拡散させることができる。より具体的には、酸化物絶縁膜１０４から
放出される酸素は、第２のソース電極層１１０ａの外側（図１においては、左側）および
第２のドレイン電極層１１０ｂの外側（図１においては、右側）からゲート絶縁膜１１２
を通って、酸化物半導体層１０６のチャネルとなる上側に入り込むことができる。すなわ
ち、ゲート絶縁膜１１２は、酸化物絶縁膜１０４と第２のソース電極層１１０ａおよび第
２のドレイン電極層１１０ｂの外周で一部が接している構造である。

したがって、ゲート絶縁膜１１２は、酸化物絶縁膜１０４から放出される酸素が酸化物
半導体層１０６のチャネルに拡散できるように、第２のソース電極層１１０ａおよび第２
のドレイン電極層１１０ｂ、ならびに保護絶縁膜１１６で挟持されている。よって、第２
のソース電極層１１０ａおよび第２のドレイン電極層１１０ｂ、ならびに保護絶縁膜１１
６には、酸素の拡散または移動が少ない材料を用いる。よって、ゲート絶縁膜を介して酸
化物半導体層中に酸素を拡散させる際に、ソース電極層およびドレイン電極層に酸素が拡
散または移動するのを抑制することができる。

このような構造のトランジスタとすることによって、酸化物半導体層１０６のチャネル
形成領域に酸化物絶縁膜１０４およびゲート絶縁膜１１２から過剰酸素を供給することが
できるため、酸化物半導体層１０６を用いたトランジスタのしきい値電圧をノーマリオフ
とすることができる。したがって、酸化物半導体層１０６中の酸素欠損の増加を抑制した
半導体装置を提供することができる。また、信頼性の高い半導体装置を提供することがで
きる。

なお、基板１０２が他のデバイスが形成された基板である場合、酸化物絶縁膜１０４は
、層間絶縁膜としての機能も有する。その場合は、酸化物絶縁膜１０４の表面が平坦にな
るようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等
で平坦化処理を行うことが好ましい。

酸化物半導体層１０６として用いることのできる酸化物半導体は、少なくともインジウ
ム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含
むことが好ましい。酸化物半導体層１０６に用いることのできる材料、および形成方法に
ついては、トランジスタの作製方法について詳細を説明する。

なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するた
めには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に
真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密
度が、１×１０^１７／ｃｍ^３未満であること、好ましくは１×１０^１５／ｃｍ^３未満であ
ること、さらに好ましくは１×１０^１３／ｃｍ^３未満であることを指す。

また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金
属元素は不純物となる。例えば、水素および窒素は、ドナー準位を形成し、キャリア密度
を増大させてしまう。また、シリコンは、酸化物半導体層中で不純物準位を形成する。当
該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。

酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳにおける分析にお
いて、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａ
ｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。
また、水素濃度は、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔ
ｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ま
しくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、窒素濃度は、５×１０^１９ａ
ｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましく
は１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃ
ｍ^３以下とする。

また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化
物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないた
めには、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８
ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とすれ
ばよい。また、炭素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１
８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とす
ればよい。

また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトラン
ジスタのオフ電流は極めて小さく、トランジスタのチャネル幅で規格化したオフ電流は、
数ｙＡ／μｍ〜数ｚＡ／μｍにまで低減することが可能となる。

また、酸化物半導体層１０６として用いることのできる酸化物半導体は、膜中の局在準
位を低減することで、酸化物半導体層１０６を用いたトランジスタに安定した電気特性を
付与することができる。なお、トランジスタに安定した電気特性を付与するためには、酸
化物半導体層１０６中のＣＰＭ測定（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅ
ｎｔ Ｍｅｔｈｏｄ）で得られる局在準位による吸収係数は、１×１０^−３／ｃｍ未満、
好ましくは３×１０^−４／ｃｍ未満とすればよい。

第１のソース電極層１０８ａおよび第１のドレイン電極層１０８ｂには、酸素と結合し
易い導電材料を用いることができる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ
などを用いることができる。後のプロセス温度が比較的高くできることなどから、融点の
高いＷを用いることが特に好ましい。なお、酸素と結合し易い導電材料には、酸素が拡散
または移動し易い材料も含まれる。

酸素と結合し易い導電材料と酸化物半導体層を接触させると、酸化物半導体層中の酸素
が、酸素と結合し易い導電材料側に拡散または移動する現象が起こる。トランジスタの作
製工程には、いくつかの加熱工程があることから、上記現象により、酸化物半導体層のソ
ース電極およびドレイン電極と接触した近傍の領域に酸素欠損が発生し、当該領域はｎ型
化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして
作用させることができる。

しかしながら、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生
によってｎ型化した領域がトランジスタのチャネル長方向に延在してしまうことがある。
この場合、トランジスタの電気特性には、しきい値電圧のシフトやゲート電圧でオンオフ
の制御ができない状態（導通状態）が現れる。そのため、チャネル長が極短いトランジス
タを形成する場合は、ソース電極およびドレイン電極に酸素と結合し易い導電材料を用い
ることは好ましくない。

したがって、本発明の一態様では、ソース電極およびドレイン電極を積層とし、チャネ
ル長を定める第２のソース電極層１１０ａおよび第２のドレイン電極層１１０ｂには、酸
素と結合しにくい導電材料を用いる。当該導電材料としては、例えば、窒化タンタル、窒
化チタンなどの導電性窒化物、またはルテニウムなどを用いることが好ましい。なお、酸
素と結合しにくい導電材料には、酸素が拡散または移動しにくい材料も含まれる。

なお、図１の構造のトランジスタにおいて、チャネル長とは、第２のソース電極層１１
０ａと第２のドレイン電極層１１０ｂの間隔のことをいう。

上記酸素と結合しにくい導電材料を第２のソース電極層１１０ａおよび第２のドレイン
電極層１１０ｂに用いることによって、酸化物半導体層１０６に形成されるチャネル形成
領域に酸素欠損が形成されることを抑制することができ、チャネルのｎ型化を抑えること
ができる。したがって、チャネル長が極短いトランジスタであっても良好な電気特性を得
ることができる。

なお、上記酸素と結合しにくい導電材料のみでソース電極およびドレイン電極を形成す
ると、酸化物半導体層１０６とのコンタクト抵抗が高くなりすぎることから、図１に示す
ように、第１のソース電極層１０８ａおよび第１のドレイン電極層１０８ｂを酸化物半導
体層１０６上に形成し、第１のソース電極層１０８ａおよび第１のドレイン電極層１０８
ｂを覆うように第２のソース電極層１１０ａおよび第２のドレイン電極層１１０ｂを形成
することが好ましい。

このとき、第１のソース電極層１０８ａおよび第１のドレイン電極層１０８ｂと酸化物
半導体層１０６との接触面積を大として酸素欠損生成によってｎ型化した領域によりコン
タクト抵抗を下げ、第２のソース電極層１１０ａおよび第２のドレイン電極層１１０ｂと
酸化物半導体層１０６との接触面積は小とすることが好ましい。第２のソース電極層１１
０ａおよび第２のドレイン電極層１１０ｂと酸化物半導体層１０６とのコンタクト抵抗が
大きいとトランジスタの電気特性を低下させる場合がある。

ここで、上述したｎ型化した領域について、図１（Ｅ）を用いて説明を行う。図１（Ｅ
）は、図１（Ｂ）に示す領域１０５の拡大図を表しており、酸化物半導体層１０６と、第
１のソース電極層１０８ａが接触した領域において、酸化物半導体層１０６中の酸素が第
１のソース電極層１０８ａ側に引き抜かれｎ型化領域１０６ａが形成されている。なお、
ｎ型化領域１０６ａは、酸化物半導体層１０６の酸素欠損が多い領域であり、且つ第１の
ソース電極層１０８ａの成分、例えば第１のソース電極層１０８ａとして、タングステン
膜を用いた場合、ｎ型化領域１０６ａ中にタングステンの元素が混入する。また、図示し
ていないが、第１のソース電極層１０８ａ側の酸化物半導体層１０６と接する領域に、酸
化物半導体層１０６中の酸素が入り込み、混合層が形成されうる。

なお、領域１０５は、主として酸化物半導体層１０６と第１のソース電極層１０８ａと
の拡大図について説明したが、酸化物半導体層１０６と第１のドレイン電極層１０８ｂ側
においても、上述したｎ型化領域が形成される。

なお、ｎ型化領域１０６ａは、酸化物半導体層１０６中において、ソース領域またはド
レイン領域として用いてもよい。

また、第２のソース電極層１１０ａおよび第２のドレイン電極層１１０ｂに酸素と結合
しにくい導電材料を用いることによって、酸化物絶縁膜１０４からゲート絶縁膜１１２を
介して、酸化物半導体層１０６の上側から酸素を供給する際に、第２のソース電極層１１
０ａおよび第２のドレイン電極層１１０ｂに酸素が拡散または移動することが少ないため
、好適に酸化物半導体層１０６に酸素を供給することができる。

ゲート絶縁膜１１２には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化
窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸
化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよ
び酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜１１２
は上記材料の積層であってもよい。

ゲート電極層１１４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ
、Ａｇ、ＴａおよびＷなどの導電膜を用いることができる。また、ゲート電極層１１４は
、上記材料の積層であってもよい。

保護絶縁膜１１６には、酸素の拡散または移動が少ない材料を用いると良い。また、保
護絶縁膜１１６は、膜中に水素の含有量が少ない材料を用いると良い。保護絶縁膜１１６
中の水素の含有量としては、好ましくは５×１０^１９／ｃｍ^３未満、さらに好ましくは５
×１０^１８／ｃｍ^３未満とする。保護絶縁膜１１６中の水素の含有量を上記数値とするこ
とによって、トランジスタのオフ電流を低くすることができる。例えば、保護絶縁膜１１
６としては、窒化シリコン膜、窒化酸化シリコン膜を用いるとよい。

ここで、図１（Ｄ）に示す断面図を用いて、各構成の間隔について説明を行う。

第１のソース電極層１０８ａと第１のドレイン電極層１０８ｂとの間隔（Ｌ１）は、０
．８μｍ以上、好ましくは１．０μｍ以上とする。Ｌ１が０．８μｍより小さいとチャネ
ル形成領域において発生する酸素欠損の影響を排除できなくなり、トランジスタの電気特
性が低下する可能性がある。

一方、第２のソース電極層１１０ａと第２のドレイン電極層１１０ｂとの間隔（Ｌ２）
は、Ｌ１より小さい値とすることができ、例えば、３０ｎｍ以下としても良好なトランジ
スタの電気特性を得ることができる。

また、ゲート電極層１１４の幅をＬ０とするとき、図１（Ｄ）に示すようにＬ０≧Ｌ１
≧Ｌ２（Ｌ１はＬ２以上Ｌ０以下）とすることで、ゲート電極層１１４が、ゲート絶縁膜
１１２を介してソース電極層（第１のソース電極層１０８ａおよび第２のソース電極層１
１０ａ）ならびにドレイン電極層（第１のドレイン電極層１０８ｂおよび第２のドレイン
電極層１１０ｂ）と重畳する領域を設けることができる。このような構成とすることで、
微細化されたトランジスタのオン特性（例えば、オン電流や電界効果移動度）を向上させ
ることができる。

また、酸化物半導体層１０６の幅をＬ３とし、トランジスタ１５０の幅をＬ４とすると
き、Ｌ３は１μｍ未満、Ｌ４は１μｍ以上２．５μｍ以下とすることが好ましい。Ｌ３お
よびＬ４を上記数値とすることによって、トランジスタの微細化を図ることができる。

以上が本発明の一態様におけるトランジスタであり、当該トランジスタの構成は、酸化
物半導体層中の酸素欠損の増加を抑制することができる。とくに、当該トランジスタは、
酸化物半導体層に接する酸化物絶縁膜、およびゲート絶縁膜から酸化物半導体層中に酸素
を供給することができる。したがって、良好な電気特性を示すとともに長期信頼性の高い
半導体装置を提供することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせ
ることができる。

（実施の形態２）
本実施の形態では、実施の形態１で説明した図１に示すトランジスタ１５０の作製方法
について図２乃至図４を用いて説明する。

基板１０２には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用い
ることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体
基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子
が設けられたものを用いてもよい。

酸化物絶縁膜１０４は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）法またはスパッタリング法等により、酸化アルミニウム、酸化マグネシウム
、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ゲルマニウ
ム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウ
ムおよび酸化タンタルなどの酸化物絶縁膜、またはこれらの混合材料を用いて形成するこ
とができる。また、上記材料の積層であってもよく、少なくとも酸化物半導体層１０６と
接する上層は酸化物半導体層１０６への酸素の供給源となりえる酸素を含む材料で形成す
る。

また、酸化物絶縁膜１０４に、イオン注入法、イオンドーピング法、プラズマイマージ
ョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加する
ことによって、酸化物絶縁膜１０４にさらに過剰な酸素を含有させることができる。

次に、酸化物絶縁膜１０４上に酸化物半導体層をスパッタリング法、ＣＶＤ法、ＭＢＥ
（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙ
ｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＰＬＤ（Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法を用いて成膜し、選択的にエッチングを行うことで酸化物半導体層１０６を
形成する（図２（Ａ）参照）。なお、エッチングの前に加熱工程を行ってもよい。

酸化物半導体層１０６として用いることのできる酸化物半導体は、少なくともインジウ
ム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含
むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを
減らすため、それらと共に、スタビライザーを含むことが好ましい。

スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ア
ルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザー
としては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（
Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム
（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビ
ウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等があ
る。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物
、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−
Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉ
ｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ
−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸
化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉ
ｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ
−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸
化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化
物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いる
ことができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−
Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。

また、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を
用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素ま
たは複数の金属元素を示す。また、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整
数）で表記される材料を用いてもよい。

なお、酸化物半導体膜の成膜には、スパッタリング法を用いることが好ましい。スパッ
タリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリン
グ法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も
均一とすることからＤＣスパッタリング法を用いることが好ましい。

また、酸化物半導体膜として、単結晶、多結晶（ポリクリスタルともいう。）または非
晶質などの状態を有する膜を用いることができる。好ましくは、酸化物半導体膜は、ＣＡ
ＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜で構成された酸化物半導体膜は、スパッタリング法によっても作製す
ることができる。スパッタリング法によってＣＡＡＣ−ＯＳ膜を得るには酸化物半導体膜
の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種とし
て結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距
離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５０
０℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好まし
い。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半
導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復するこ
とができる。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ
膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜
である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであるこ
とが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒ
ｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部
と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グ
レインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界
に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三
角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状また
は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸
およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、
８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−
５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡ
ＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被
形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、Ｃ
ＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非
晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形
成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。
なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、ま
たは成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い
、スパッタ法によって成膜することができる。当該スパッタ用ターゲットにイオンが衝突
すると、スパッタ用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平
行な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この
場合、当該平板状のスパッタ粒子が、結晶状態を維持したまま基板に到達することで、Ｃ
ＡＡＣ−ＯＳ膜を成膜することができる。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素など）を低
減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０
℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタ粒子のマイグレー
ションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２
００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状
のスパッタ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒
子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００
体積％とする。

スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットに
ついて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末を所定のモル数で混合し、加圧処理後
、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ
−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで
、粉末の種類、およびその混合するモル数比は、作製するスパッタリング用ターゲットに
よって適宜変更すればよい。

次に、第１の加熱処理を行うこがと好ましい。第１の加熱処理は、２５０℃以上６５０
℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガス
を１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰
囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを
１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体層１
０６の結晶性を高め、さらに酸化物絶縁膜１０４、および酸化物半導体層１０６から水素
や水などの不純物を除去することができる。なお、酸化物半導体層１０６を形成するエッ
チングの前に第１の加熱工程を行ってもよい。

次に、酸化物半導体層１０６上に第１のソース電極層１０８ａおよび第１のドレイン電
極層１０８ｂとなる第１の導電膜１０８を形成する（図２（Ｂ）参照）。第１の導電膜１
０８としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする
合金材料を用いることができる。例えば、スパッタリング法などにより１００ｎｍのタン
グステン膜を形成する。

次に、第１の導電膜１０８上にレジストマスク１９０ａ、１９０ｂを形成する（図２（
Ｃ）参照）。

次に、レジストマスク１９０ａ、１９０ｂをマスクとして、第１の導電膜１０８を酸化
物半導体層１０６上で分断するようにエッチングし、第１のソース電極層１０８ａおよび
第１のドレイン電極層１０８ｂを形成した後、レジストマスク１９０ａ、１９０ｂを除去
する（図２（Ｄ）参照）。

このとき、第１の導電膜１０８のオーバーエッチングによって、図２（Ｄ）に示すよう
に酸化物半導体層１０６の一部がエッチングされた形状となる。ただし、第１の導電膜１
０８と酸化物半導体層１０６のエッチングの選択比が大きい場合は、酸化物半導体層１０
６がほとんどエッチングされない形状となる。

また、第１の導電膜１０８のオーバーエッチングによって、図２（Ｄ）に示すように酸
化物絶縁膜１０４の一部、より具体的には第１のソース電極層１０８ａおよび第１のドレ
イン電極層１０８ｂ外周がエッチングされた形状となる。

次に、酸化物半導体層１０６、第１のソース電極層１０８ａおよび第１のドレイン電極
層１０８ｂ上に、第２のソース電極層１１０ａおよび第２のドレイン電極層１１０ｂとな
る第２の導電膜１１０を形成する（図３（Ａ）参照）。第２の導電膜としては、窒化タン
タル、窒化チタンなどの導電性窒化物、またはルテニウム、あるいはこれらを主成分とす
る合金材料を用いることができる。例えば、スパッタリング法などにより２０ｎｍの窒化
タンタル膜を形成する。

次に、第２の導電膜１１０を酸化物半導体層１０６上で分断するようにエッチングし、
第２のソース電極層１１０ａおよび第２のドレイン電極層１１０ｂを形成する（図３（Ｂ
）参照）。このとき、図３（Ｂ）に示す形状のように、酸化物半導体層１０６の一部がエ
ッチングされた形状としてもよい。また、図示しないが、第２のソース電極層１１０ａお
よび第２のドレイン電極層１１０ｂのエッチングの際に、酸化物絶縁膜１０４の一部、よ
り具体的には第２のソース電極層１１０ａおよび第２のドレイン電極層１１０ｂの外周が
エッチングされた形状としてもよい。

なお、チャネル長（第２のソース電極層１１０ａと第２のドレイン電極層１１０ｂとの
間）が極短いトランジスタを形成する場合は、まず、第１のソース電極層１０８ａおよび
第１のドレイン電極層１０８ｂを覆うような形状に第２の導電膜１１０をエッチングし、
その後、電子ビーム露光などの細線加工に適した方法を用いてレジストマスク加工を行い
、エッチングすることによって、第２のソース電極層１１０ａおよび第２のドレイン電極
層１１０ｂを形成することができる。なお、当該レジストマスクとしては、ポジ型レジス
トを用いれば、露光領域を最小限にすることができ、スループットを向上させることがで
きる。このような方法を用いれば、チャネル長を３０ｎｍ以下とするトランジスタを形成
することができる。

次に、第２の加熱処理を行うことが好ましい。第２の加熱処理は、第１の加熱処理と同
様の条件で行うことができる。第２の加熱処理により、酸化物半導体層１０６から、さら
に水素や水などの不純物を除去することができる。

次に、酸化物絶縁膜１０４、酸化物半導体層１０６、第２のソース電極層１１０ａおよ
び第２のドレイン電極層１１０ｂ上にゲート絶縁膜１１２を形成する（図３（Ｃ）参照）
。ゲート絶縁膜１１２には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化
窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸
化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよ
び酸化タンタルなどを用いることができる。なお、ゲート絶縁膜１１２は、上記材料の積
層であってもよい。ゲート絶縁膜１１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、Ａ
ＬＤ法またはＰＬＤ法などを用いて形成することができる。

また、ゲート絶縁膜１１２は、形成後に連続して加熱処理を行うと好ましい。例えば、
ゲート絶縁膜１１２をＰＥ−ＣＶＤ装置で成膜し、真空中で連続して加熱処理を行う。該
加熱処理は、ゲート絶縁膜１１２膜中から、水素、水分等を除去することができる。該加
熱処理を行うことによって、脱水または脱水素化された緻密なゲート絶縁膜１１２を形成
することができる。

次に、ゲート絶縁膜１１２上にゲート電極層１１４となる第３の導電膜１１３を形成し
、その後所望の領域にレジストマスク１９２を形成する（図３（Ｄ）参照）。第３の導電
膜１１３としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ
、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。第３の導電膜
１１３は、スパッタリング法などにより形成することができる。

次に、第３の導電膜１１３をエッチングし、ゲート電極層１１４を形成した後、レジス
トマスク１９２を除去する（図４（Ａ）参照）。

次に、ゲート絶縁膜１１２、およびゲート電極層１１４上に保護絶縁膜１１６を形成す
る（図４（Ｂ）参照）。保護絶縁膜１１６としては、酸素の拡散または移動が少ない材料
を用いると良い。また、保護絶縁膜１１６は、膜中に水素の含有量が少ない材料を用いる
と良い。保護絶縁膜１１６中の水素の含有量としては、好ましくは５×１０^１９／ｃｍ^３
未満、さらに好ましくは５×１０^１８／ｃｍ^３未満とする。保護絶縁膜１１６中の水素の
含有量を上記数値とすることによって、トランジスタのオフ電流を低くすることができる
。

例えば、保護絶縁膜１１６としては、窒化シリコン膜、窒化酸化シリコン膜を用いると
よい。また、保護絶縁膜１１６は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法ま
たはＰＬＤ法を用いてで形成することができる。とくに、保護絶縁膜１１６は、スパッタ
リング法を用いて窒化シリコン膜を形成すると、膜中の水、水素の含有量が少ないため、
好ましい。

次に、第３の加熱処理を行うことが好ましい。第３の加熱処理は、第１の加熱処理と同
様の条件で行うことができる。第３の加熱処理により、酸化物絶縁膜１０４、ゲート絶縁
膜１１２から酸素が放出されやすくなり、酸化物半導体層１０６の酸素欠損を低減するこ
とができる。

以上の工程で、図１に示すトランジスタ１５０を作製することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせ
ることができる。

（実施の形態３）
本実施の形態では、実施の形態１で説明したトランジスタとは異なる構造のトランジス
タについて図５および図６を用いて説明する。

図５（Ａ）、（Ｂ）、（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図
である。図５（Ａ）はトランジスタの上面図を示し、図５（Ｂ）は、図５（Ａ）に示す一
点鎖線Ｘ２−Ｙ２の断面に相当する。また、図５（Ｃ）は、図５（Ａ）に示す一点鎖線Ｖ
２−Ｗ２の断面に相当する。なお、図５（Ａ）の上面図では、図の明瞭化のために一部の
要素を透過、または省いて図示している。また、実施の形態１で示すトランジスタと、同
一部分または同様の機能を有する部分には同一の符号を用い、その繰り返しの説明は省略
する。

図５（Ａ）、（Ｂ）、（Ｃ）に示すトランジスタ１５２は、基板１０２上に形成された
酸化物絶縁膜１０４と、酸化物絶縁膜１０４上に形成された酸化物半導体層１０６と、酸
化物半導体層１０６上に形成された第１のソース電極層１６８ａおよび第１のドレイン電
極層１６８ｂと、第１のソース電極層１６８ａおよび第１のドレイン電極層１６８ｂのそ
れぞれの上に形成された第２のソース電極層１１０ａおよび第２のドレイン電極層１１０
ｂと、酸化物絶縁膜１０４、酸化物半導体層１０６、第２のソース電極層１１０ａ、およ
び第２のドレイン電極層１１０ｂ上に形成されたゲート絶縁膜１１２と、ゲート絶縁膜１
１２上に形成され、酸化物半導体層１０６と重畳する位置に形成されたゲート電極層１１
４と、ゲート絶縁膜１１２、およびゲート電極層１１４上に形成された保護絶縁膜１１６
と、を有する。なお、保護絶縁膜１１６の上方に他の絶縁層または配線等を形成してもよ
い。

本実施の形態に示すトランジスタ１５２は、実施の形態１に示すトランジスタ１５０と
異なる点として、第１のソース電極層１６８ａ、および第１のドレイン電極層１６８ｂの
形状が異なる。なお第１のソース電極層１６８ａ、および第１のドレイン電極層１６８ｂ
の上方に形成される第２のソース電極層１１０ａ、第２のドレイン電極層１１０ｂ、ゲー
ト絶縁膜１１２、ゲート電極層１１４、保護絶縁膜１１６も第１のソース電極層１６８ａ
、および第１のドレイン電極層１６８ｂの形状に合わせた形状となる。

第１のソース電極層１６８ａ、および第１のドレイン電極層１６８ｂを図５に示すよう
な階段状の形状とすることで、第２のソース電極層１１０ａ、第２のドレイン電極層１１
０ｂ、およびゲート絶縁膜１１２の被覆性を良好にすることができる。また、ゲート絶縁
膜１１２の被覆性が良好となることで、酸化物絶縁膜１０４から放出される酸素が、ゲー
ト絶縁膜１１２を介して酸化物半導体層１０６のチャネルとなる上側へ拡散しやすい構造
となる。

ここで、図６を用いてトランジスタ１５２の作製方法について説明を行う。

図２（Ｃ）に示すトランジスタ１５０の作製方法と同様の作製方法にて、図６（Ａ）に
示す工程まで形成する（図６（Ａ）参照）。なお、図６（Ａ）と図２（Ｃ）に示す断面構
造は同一である。

次に、レジストマスク１９０ａ、１９０ｂを用いて、第１の導電膜１０８をエッチング
し第１のソース電極層１０８ａ、および第１のドレイン電極層１０８ｂを形成する（図６
（Ｂ）参照）。

次に、レジストマスク１９０ａ、１９０ｂをアッシングによって、レジストマスクを後
退または縮小させることによって、レジストマスク１９４ａ、１９４ｂを形成する（図６
（Ｃ）参照）。

次に、レジストマスク１９４ａ、１９４ｂを用いて、第１のソース電極層１０８ａ、お
よび第１のドレイン電極層１０８ｂをエッチングし、その後、レジストマスク１９４ａ、
１９４ｂを除去することによって、第１のソース電極層１６８ａ、および第１のドレイン
電極層１６８ｂを形成する（図６（Ｄ）参照）。

このように、アッシングによってレジストマスクを後退または縮小させる工程とエッチ
ングの工程を交互に複数回行うことで、第１のソース電極層１６８ａ、および第１のドレ
イン電極層１６８ｂの端部の形状を階段状に形成することができる。

なお、これ以降の工程については、先の実施の形態に示すトランジスタ１５０と同様の
作製工程を行うことで、本実施の形態に示すトランジスタ１５２を作製することができる
。

以上が本発明の一態様におけるトランジスタであり、当該トランジスタの構成は、酸化
物半導体層中の酸素欠損の増加を抑制することができる。とくに、当該トランジスタは、
酸化物半導体層に接する酸化物絶縁膜、およびゲート絶縁膜から酸化物半導体層中に酸素
を供給することができる。したがって、良好な電気特性を示すとともに長期信頼性の高い
半導体装置を提供することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせ
ることができる。

（実施の形態４）
本実施の形態では、実施の形態１で説明したトランジスタとは異なる構造のトランジス
タについて図７および図８を用いて説明する。

図７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の一態様のトランジスタの上面図およ
び断面図である。図７（Ａ）はトランジスタの上面図を示し、図７（Ｂ）は、図７（Ａ）
に示す一点鎖線Ｘ３−Ｙ３の断面に相当する。また、図７（Ｃ）は、図７（Ａ）に示す一
点鎖線Ｖ３−Ｗ３の断面に相当する。また、図７（Ｄ）は、図７（Ｂ）に示すトランジス
タの各構成の幅を示す図である。なお、図７（Ａ）の上面図では、図の明瞭化のために一
部の要素を透過、または省いて図示している。また、実施の形態１で示すトランジスタと
、同一部分または同様の機能を有する部分には同一の符号を用い、その繰り返しの説明は
省略する。

図７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すトランジスタ１５４は、基板１０２上に形
成された酸化物絶縁膜１０４と、酸化物絶縁膜１０４上に形成された酸化物半導体層１０
６と、酸化物半導体層１０６上に形成された第１のソース電極層１０８ａおよび第１のド
レイン電極層１０８ｂと、第１のソース電極層１０８ａおよび第１のドレイン電極層１０
８ｂのそれぞれの上に形成された第２のソース電極層１１０ａおよび第２のドレイン電極
層１１０ｂと、酸化物絶縁膜１０４、酸化物半導体層１０６、第２のソース電極層１１０
ａ、および第２のドレイン電極層１１０ｂ上に形成されたゲート絶縁膜１１２と、ゲート
絶縁膜１１２上に形成され、酸化物半導体層１０６と重畳する位置に形成されたゲート電
極層１７４と、ゲート絶縁膜１１２、およびゲート電極層１７４上に形成された保護絶縁
膜１１６と、を有する。なお、保護絶縁膜１１６の上方に他の絶縁層または配線等を形成
してもよい。

本実施の形態に示すトランジスタ１５４は、実施の形態１に示すトランジスタ１５０と
異なる点として、ゲート電極層１７４の形状が異なる。トランジスタ１５０においては、
ゲート電極層１１４は、第１のソース電極層１０８ａ、第１のドレイン電極層１０８ｂ、
第２のソース電極層１１０ａ、および第２のドレイン電極層１１０ｂと重畳する位置に設
けられているが、本実施の形態に示すトランジスタ１５４においては、第２のソース電極
層１１０ａ、および第２のドレイン電極層１１０ｂと重畳する位置に設けられた構造であ
る。換言すると、第１のソース電極層１０８ａ、および第１のドレイン電極層１０８ｂと
重畳する位置には、ゲート電極層１７４が設けられない構造である。

ここで、図７（Ｄ）に示す断面図を用いて、各構成の間隔について説明を行う。

第１のソース電極層１０８ａと第１のドレイン電極層１０８ｂとの間隔（Ｌ１）は、０
．８μｍ以上、好ましくは１．０μｍ以上とする。Ｌ１が０．８μｍより小さいとチャネ
ル形成領域において発生する酸素欠損の影響を排除できなくなり、トランジスタの電気特
性が低下する可能性がある。

一方、第２のソース電極層１１０ａと第２のドレイン電極層１１０ｂとの間隔（Ｌ２）
は、Ｌ１より小さい値とすることができ、例えば、３０ｎｍ以下としても良好なトランジ
スタの電気特性を得ることができる。

ゲート電極層１１４の幅をＬ０とするとき、Ｌ１≧Ｌ０≧Ｌ２（Ｌ０はＬ２以上Ｌ１以
下）とすることで、ゲート−ドレイン間およびゲート−ソース間の寄生容量を極力小さく
することができ、トランジスタの周波数特性を向上することができる。例えば、Ｌ０を４
０ｎｍとすることができる。なお、良好なトランジスタの電気特性を得るには、Ｌ０−Ｌ
２を２ｎｍ以上２０ｎｍ以下、Ｌ１−Ｌ２を２０ｎｍ以上１μｍ以下とすることが好まし
い。

ただし、高い周波数特性を必要としないトランジスタにおいては、図１（Ｂ）に示すよ
うに、Ｌ０≧Ｌ１≧Ｌ２（Ｌ１はＬ２以上Ｌ０以下）としてもよい。このような構造では
、ゲート電極形成時の工程の難易度を低減させることができる。

また、酸化物半導体層１０６の幅をＬ３とし、トランジスタ１５４の幅をＬ４とすると
き、Ｌ３は１μｍ未満、Ｌ４は１μｍ以上２．５μｍ以下とすることが好ましい。Ｌ３お
よびＬ４を上記数値とすることによって、トランジスタの微細化を図ることができる。

ここで、図８を用いてトランジスタ１５４の作製方法について説明を行う。

図３（Ｄ）に示すトランジスタ１５０の作製方法と同様の作製方法にて、図８（Ａ）に
示す工程まで形成する（図８（Ａ）参照）。なお、図３（Ｄ）に示す断面と、図８（Ａ）
に示す断面において、レジストマスク１９６の形状が異なる。

なお、レジストマスク１９６は、フォトリソグラフィ法などによって形成されたマスク
に、スリミング処理を行って、より微細なパターンを有するマスクとすることが好ましい
。スリミング処理としては、例えば、ラジカル状態の酸素（酸素ラジカル）などを用いる
アッシング処理を適用することができる。スリミング処理の結果、フォトリソグラフィ法
などによって形成されたマスクを、露光装置の解像限界以下、好ましくは１／２以下、よ
り好ましくは１／３以下の線幅まで微細化することが可能である。例えば、線幅は、２０
ｎｍ以上２０００ｎｍ以下、好ましくは５０ｎｍ以上３５０ｎｍ以下とすることができる
。

次に、レジストマスク１９６を用いて、第３の導電膜１１３をエッチングしゲート電極
層１７４を形成した後、レジストマスク１９６を除去する（図８（Ｂ）参照）。

なお、これ以降の工程については、先の実施の形態に示すトランジスタ１５０と同様の
作製工程を行うことで、本実施の形態に示すトランジスタ１５４を作製することができる
。

以上が本発明の一態様におけるトランジスタであり、当該トランジスタの構成は、酸化
物半導体層中の酸素欠損の増加を抑制することができる。とくに、当該トランジスタは、
酸化物半導体層に接する酸化物絶縁膜、およびゲート絶縁膜から酸化物半導体層中に酸素
を供給することができる。したがって、良好な電気特性を示すとともに長期信頼性の高い
半導体装置を提供することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせ
ることができる。

（実施の形態５）
本実施の形態では、実施の形態１で説明したトランジスタとは異なる構造のトランジス
タについて図９および図１０を用いて説明する。

まず、図９に示すトランジスタ１５６について説明を行う。

図９（Ａ）、（Ｂ）、（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図
である。図９（Ａ）はトランジスタの上面図を示し、図９（Ｂ）は、図９（Ａ）に示す一
点鎖線Ｘ４−Ｙ４の断面に相当する。また、図９（Ｃ）は、図９（Ａ）に示す一点鎖線Ｖ
４−Ｗ４の断面に相当する。なお、図９（Ａ）の上面図では、図の明瞭化のために一部の
要素を透過、または省いて図示している。また、実施の形態１で示すトランジスタと、同
一部分または同様の機能を有する部分には同一の符号を用い、その繰り返しの説明は省略
する。

図９（Ａ）、（Ｂ）、（Ｃ）に示すトランジスタ１５６は、基板１０２上に形成された
酸化物絶縁膜１０４と、酸化物絶縁膜１０４上に形成された酸化物半導体層１０６と、酸
化物半導体層１０６上に形成された第１のソース電極層１６８ａおよび第１のドレイン電
極層１６８ｂと、第１のソース電極層１６８ａおよび第１のドレイン電極層１６８ｂのそ
れぞれの上に形成された第２のソース電極層１１０ａおよび第２のドレイン電極層１１０
ｂと、酸化物絶縁膜１０４、酸化物半導体層１０６、第２のソース電極層１１０ａ、およ
び第２のドレイン電極層１１０ｂ上に形成されたゲート絶縁膜１１２と、ゲート絶縁膜１
１２上に形成され、酸化物半導体層１０６と重畳する位置に形成されたゲート電極層１７
４と、ゲート絶縁膜１１２、およびゲート電極層１７４上に形成された保護絶縁膜１１６
と、を有する。なお、保護絶縁膜１１６の上方に他の絶縁層または配線等を形成してもよ
い。

本実施の形態に示すトランジスタ１５６は、実施の形態１に示すトランジスタ１５０と
異なる点として、第１のソース電極層１６８ａ、および第１のドレイン電極層１６８ｂの
形状、ならびにゲート電極層１７４の形状が異なる。なお第１のソース電極層１６８ａ、
および第１のドレイン電極層１６８ｂの上方に形成される第２のソース電極層１１０ａ、
第２のドレイン電極層１１０ｂ、ゲート絶縁膜１１２、ゲート電極層１７４、保護絶縁膜
１１６も第１のソース電極層１６８ａ、および第１のドレイン電極層１６８ｂの形状に合
わせた形状となる。

また、トランジスタ１５０においては、ゲート電極層１１４は、第１のソース電極層１
０８ａ、第１のドレイン電極層１０８ｂ、第２のソース電極層１１０ａ、および第２のド
レイン電極層１１０ｂと重畳する位置に設けられているが、本実施の形態に示すトランジ
スタ１５６においては、第２のソース電極層１１０ａ、および第２のドレイン電極層１１
０ｂと重畳する位置にゲート電極層１７４が設けられた構造である。換言すると、第１の
ソース電極層１０８ａ、および第１のドレイン電極層１０８ｂと重畳する位置には、ゲー
ト電極層１７４が設けられない構造である。

その他の構成については、先の実施の形態に示すトランジスタ１５２、およびトランジ
スタ１５４の作製方法を参考にすることで本実施の形態に示すトランジスタ１５６を形成
することができる。

次に、図１０に示すトランジスタ１５８について、説明を行う。

図１０（Ａ）、（Ｂ）、（Ｃ）に示すトランジスタ１５８は、基板１０２上に形成され
た酸化物絶縁膜１０４と、酸化物絶縁膜１０４上に形成された酸化物半導体層１０６と、
酸化物半導体層１０６上に形成された第１のソース電極層１７８ａおよび第１のドレイン
電極層１７８ｂと、第１のソース電極層１７８ａおよび第１のドレイン電極層１７８ｂの
それぞれの上に形成された第２のソース電極層１８０ａおよび第２のドレイン電極層１８
０ｂと、酸化物絶縁膜１０４、酸化物半導体層１０６、第２のソース電極層１８０ａ、お
よび第２のドレイン電極層１８０ｂ上に形成されたゲート絶縁膜１１２と、ゲート絶縁膜
１１２上に形成され、酸化物半導体層１０６と重畳する位置に形成されたゲート電極層１
７４と、ゲート絶縁膜１１２、およびゲート電極層１７４上に形成された保護絶縁膜１１
６と、を有する。なお、保護絶縁膜１１６の上方に他の絶縁層または配線等を形成しても
よい。

本実施の形態に示すトランジスタ１５８は、実施の形態１に示すトランジスタ１５０と
異なる点として、第１のソース電極層１７８ａ、第１のドレイン電極層１７８ｂ、第２の
ソース電極層１８０ａ、および第２のドレイン電極層１８０ｂの形状、ならびにゲート電
極層１７４の形状が異なる。なお第１のソース電極層１７８ａ、および第１のドレイン電
極層１７８ｂの上方に形成される第２のソース電極層１８０ａ、第２のドレイン電極層１
８０ｂ、ゲート絶縁膜１１２、ゲート電極層１７４、保護絶縁膜１１６も第１のソース電
極層１７８ａ、および第１のドレイン電極層１７８ｂの形状に合わせた形状となる。

第１のソース電極層１７８ａ、および第１のドレイン電極層１７８ｂを図１０に示す形
状とすることで、第２のソース電極層１８０ａ、第２のドレイン電極層１８０ｂ、および
ゲート絶縁膜１１２の被覆性を良好にすることができる。

また、第２のソース電極層１８０ａ、および第２のドレイン電極層１８０ｂは、チャネ
ル長方向の断面（図１０（Ｂ））において、第１のソース電極層１７８ａ、および第１の
ドレイン電極層１７８ｂよりも内側に設けられる。このように、第２のソース電極層１８
０ａ、および第２のドレイン電極層１８０ｂは、少なくとも酸化物半導体層１０６のチャ
ネル長となる領域に設けられればよく、第１のソース電極層１７８ａ、および第１のドレ
イン電極層１７８ｂを覆っていない構造としてもよい。ただし、先の実施の形態に示すト
ランジスタのように、第１のソース電極層および第１のドレイン電極層を第２のソース電
極層および第２のドレイン電極層で覆うことによって、第１のソース電極層および第２の
ドレイン電極層の側面に酸素が拡散または移動する可能性が低減するため、酸化物絶縁膜
からゲート絶縁膜を介して、酸化物半導体層に好適に酸素を供給することができる。

以上が本発明の一態様におけるトランジスタであり、当該トランジスタの構成は、酸化
物半導体層中の酸素欠損の増加を抑制することができる。とくに、当該トランジスタは、
酸化物半導体層に接する酸化物絶縁膜、およびゲート絶縁膜から酸化物半導体層中に酸素
を供給することができる。したがって、良好な電気特性を示すとともに長期信頼性の高い
半導体装置を提供することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせ
ることができる。

（実施の形態６）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない
状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶
装置）の一例を、図面を用いて説明する。

図１１（Ａ）に半導体装置の断面図、図１１（Ｂ）に半導体装置の回路図をそれぞれ示
す。

図１１（Ａ）および図１１（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用い
たトランジスタ３２００を有し、上部に第２の半導体材料を用いたトランジスタ３２０２
および容量素子３２０４を有している。なお、トランジスタ３２０２としては、実施の形
態１乃至５で説明したトランジスタを用いることができ、本実施の形態では、実施の形態
１の図１に示すトランジスタ１５０を適用する例を示している。また、容量素子３２０４
は、一方の電極をトランジスタ３２０２のゲート電極、他方の電極をトランジスタ３２０
２のソース電極またはドレイン電極、誘電体をトランジスタ３２０２のゲート絶縁膜１１
２と同じ材料を用いる構造とすることで、トランジスタ３２０２と同時に形成することが
できる。

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすること
が望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど
）とし、第２の半導体材料を実施の形態１で説明した酸化物半導体とすることができる。
酸化物半導体以外の材料として、例えば結晶性シリコンを用いたトランジスタは、高速動
作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い電気特
性により長時間の電荷保持を可能とする。

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明
するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情
報を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタを用い
る他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構
成をここで示すものに限定する必要はない。

図１１（Ａ）におけるトランジスタ３２００は、半導体材料（例えば、結晶性シリコン
など）を含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むよ
うに設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領
域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極層と、を有す
る。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合がある
が、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、
トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電
極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層
との記載には、ソース領域が含まれうる。

基板３０００上にはトランジスタ３２００を囲むように素子分離絶縁層３１０６が設け
られており、トランジスタ３２００を覆うように酸化物絶縁膜３２２０が設けられている
。なお、素子分離絶縁層３１０６は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏ
ｆ Ｓｉｌｉｃｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ
）などの素子分離技術を用いて形成することができる。

例えば、結晶性シリコン基板を用いたトランジスタ３２００は、高速動作が可能である
。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の
読み出しを高速に行うことができる。トランジスタ３２０２および容量素子３２０４の形
成前の処理として、トランジスタ３２００を覆う酸化物絶縁膜３２２０にＣＭＰ処理を施
して、酸化物絶縁膜３２２０を平坦化すると同時にトランジスタ３２００のゲート電極層
の上面を露出させる。

酸化物絶縁膜３２２０上にはトランジスタ３２０２が設けられ、そのソース電極または
ドレイン電極の一方は延在して、容量素子３２０４の一方の電極として作用する。

図１１（Ａ）に示すトランジスタ３２０２は、酸化物半導体層にチャネルが形成される
トップゲート型トランジスタである。トランジスタ３２０２は、オフ電流が小さいため、
これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リ
フレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体
記憶装置とすることが可能となるため、消費電力を十分に低減することができる。

また、トランジスタ３２０２と重畳するように酸化物絶縁膜３２２０を介して電極３１
５０が設けられている。当該電極に適切な電位を供給することで、トランジスタ３２０２
のしきい値電圧を制御することができる。また、トランジスタ３２０２の長期信頼性を高
めることができる。

図１１（Ａ）に示すように、トランジスタ３２００とトランジスタ３２０２は重畳する
ように形成することができるため、その占有面積を低減することができる。したがって、
半導体装置の集積度を高めることができる。

次に、図１１（Ａ）に対応する回路構成の一例を図１１（Ｂ）に示す。

図１１（Ｂ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ３２００のソ
ース電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ３
２００のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌ
ｉｎｅ）とトランジスタ３２０２のソース電極層またはドレイン電極層の一方とは、電気
的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ３２０２のゲート電極
層とは、電気的に接続されている。そして、トランジスタ３２００のゲート電極層と、ト
ランジスタ３２０２のソース電極層またはドレイン電極層の一方は、容量素子３２０４の
電極の他方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子３２０４
の電極の他方は電気的に接続されている。

図１１（Ｂ）に示す半導体装置では、トランジスタ３２００のゲート電極層の電位が保
持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能
である。

情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジス
タ３２０２がオン状態となる電位にして、トランジスタ３２０２をオン状態とする。これ
により、第３の配線の電位が、トランジスタ３２００のゲート電極層、および容量素子３
２０４に与えられる。すなわち、トランジスタ３２００のゲート電極層には、所定の電荷
が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏ
ｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後
、第４の配線の電位を、トランジスタ３２０２がオフ状態となる電位にして、トランジス
タ３２０２をオフ状態とすることにより、トランジスタ３２００のゲート電極層に与えら
れた電荷が保持される（保持）。

トランジスタ３２０２のオフ電流は極めて小さいため、トランジスタ３２００のゲート
電極層の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲ
ート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トラ
ンジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極層にＨｉ
ｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ３
２００のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_{ｔ
ｈ＿Ｌ}より低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２
００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって
、第５の配線の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの中間の電位Ｖ_０とすることにより、トラ
ンジスタ３２００のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにお
いて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＞Ｖ_{ｔ
ｈ＿Ｈ}）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与
えられていた場合には、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジ
スタ３２００は「オフ状態」のままである。このため、第２の配線の電位を判別すること
で、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読
み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状
態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖ_{ｔｈ
＿Ｈ}より小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわ
らずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大
きい電位を第５の配線に与えればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電
流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持す
ることが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ
動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することがで
きる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）で
あっても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。

以上のように、微細化および高集積化を実現し、かつ高い電気的特性が付与された半導
体装置、および該半導体装置を提供することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせ
ることができる。

（実施の形態７）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない
状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置につい
て、実施の形態６に示した構成と異なる半導体装置の説明を行う。

図１２（Ａ）は、半導体装置の回路構成の一例を示し、図１２（Ｂ）は半導体装置の一
例を示す概念図である。なお、当該半導体装置に含まれるトランジスタ４１６２としては
、実施の形態１乃至５で説明したトランジスタを用いることができる。また、容量素子４
２５４は、実施の形態６で説明した容量素子３２０４と同様に、トランジスタ４１６２の
作製工程にて同時に作製することができる。

図１２（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ４１６２のソー
ス電極とは電気的に接続され、ワード線ＷＬとトランジスタ４１６２のゲート電極とは電
気的に接続され、トランジスタ４１６２のドレイン電極と容量素子４２５４の一方の端子
とは電気的に接続されている。

次に、図１２（Ａ）に示す半導体装置（メモリセル４２５０）に、情報の書き込みおよ
び保持を行う場合について説明する。

まず、ワード線ＷＬの電位を、トランジスタ４１６２がオン状態となる電位として、ト
ランジスタ４１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子４
２５４の一方の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トラン
ジスタ４１６２がオフ状態となる電位として、トランジスタ４１６２をオフ状態とするこ
とにより、容量素子４２５４の一方の端子の電位が保持される（保持）。

酸化物半導体を用いたトランジスタ４１６２は、オフ電流が極めて小さいという特徴を
有している。このため、トランジスタ４１６２をオフ状態とすることで、容量素子４２５
４の第１の端子の電位（あるいは、容量素子４２５４に蓄積された電荷）を極めて長時間
にわたって保持することが可能である。

次に、情報の読み出しについて説明する。トランジスタ４１６２がオン状態となると、
浮遊状態であるビット線ＢＬと容量素子４２５４とが導通し、ビット線ＢＬと容量素子４
２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線
ＢＬの電位の変化量は、容量素子４２５４の第１の端子の電位（あるいは容量素子４２５
４に蓄積された電荷）によって、異なる値をとる。

例えば、容量素子４２５４の第１の端子の電位をＶ、容量素子４２５４の容量をＣ、ビ
ット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配され
る前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電
位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセル４２５
０の状態として、容量素子４２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２
状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×Ｖ
Ｂ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電
位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことがで
きる。

このように、図１２（Ａ）に示す半導体装置は、トランジスタ４１６２のオフ電流が極
めて小さいという特徴から、容量素子４２５４に蓄積された電荷は長時間にわたって保持
することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが
可能である。

次に、図１２（Ｂ）に示す半導体装置について、説明を行う。

図１２（Ｂ）に示す半導体装置は、上部に記憶回路として図１２（Ａ）に示したメモリ
セル４２５０を複数有するメモリセルアレイ４２５１（メモリセルアレイ４２５１ａおよ
び４２５１ｂを有し、下部に、メモリセルアレイ４２５１を動作させるために必要な周辺
回路４２５３を有する。なお、周辺回路４２５３は、メモリセルアレイ４２５１と電気的
に接続されている。

図１２（Ｂ）に示した構成とすることにより、周辺回路４２５３をメモリセルアレイ４
２５１ａ、４２５１ｂの直下に設けることができるため半導体装置の小型化を図ることが
できる。

周辺回路４２５３に設けられるトランジスタは、トランジスタ４１６２とは異なる半導
体材料を用いることが好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウ
ム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるこ
とがより好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を
用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタによ
り、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが
可能である。

なお、図１２（Ｂ）に示した半導体装置では、メモリセルアレイ４２５１がメモリセル
アレイ４２５１ａとメモリセルアレイ４２５１ｂの積層である構成を例示したが、積層す
るメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても
良いし、単層であってもよい。

トランジスタ４１６２は、酸化物半導体を用いて形成されており、実施の形態１乃至５
で説明したトランジスタを用いることができる。酸化物半導体を用いたトランジスタは、
オフ電流が小さいため、長期にわたり記憶内容を保持することが可能である。つまり、リ
フレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減す
ることができる。

また、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が
可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広
義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えること
で、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と
記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。

以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導
体装置を提供することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせ
ることができる。

（実施の形態８）
本実施の形態では、実施の形態１乃至５で説明したトランジスタを用いることのできる
電子機器の例について説明する。

実施の形態１乃至５で説明したトランジスタは、さまざまな電子機器（遊技機も含む）
に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、
デスクトップ型またはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（
Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画ま
たは動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、
ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯
電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻
訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ
、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディ
ショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵
庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置等の医
療機器、などが挙げられる。また、煙感知器、ガス警報装置、防犯警報装置などの警報装
置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ
、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエ
ンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子
機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内
燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（Ｐ
ＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む
原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水
艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙
げられる。これらの電子機器の具体例を図１３、図１４、図１５、および図１６に示す。

まず、警報装置の例として火災報知器の構成について図１３を用いて説明する。なお、
本明細書中において、火災報知器とは、火災の発生を急報する装置全般を示すものであり
、例えば、住宅用火災警報器や、自動火災報知設備や、当該自動火災報知設備に用いられ
る火災感知器なども火災報知器に含むものとする。

図１３に示す警報装置は、マイクロコンピュータ５００を少なくとも有する。ここで、
マイクロコンピュータ５００は、警報装置の内部に設けられている。マイクロコンピュー
タ５００は、高電位電源線ＶＤＤと電気的に接続されたパワーゲートコントローラ５０３
と、高電位電源線ＶＤＤおよびパワーゲートコントローラ５０３と電気的に接続されたパ
ワーゲート５０４と、パワーゲート５０４と電気的に接続されたＣＰＵ（Ｃｅｎｔｒａｌ
Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）５０５と、パワーゲート５０４およびＣＰＵ５０５
と電気的に接続された検出部５０９と、が設けられる。また、ＣＰＵ５０５には、揮発性
記憶部５０６と不揮発性記憶部５０７と、が含まれる。

また、ＣＰＵ５０５は、インターフェース５０８を介してバスライン５０２と電気的に
接続されている。インターフェース５０８もＣＰＵ５０５と同様にパワーゲート５０４と
電気的に接続されている。インターフェース５０８のバス規格としては、例えば、Ｉ^２Ｃ
バスなどを用いることができる。また、本実施の形態に示す警報装置には、インターフェ
ース５０８を介してパワーゲート５０４と電気的に接続される発光素子５３０が設けられ
る。

発光素子５３０は指向性の強い光を放出するものが好ましく、例えば、有機ＥＬ素子、
無機ＥＬ素子、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などを用いること
ができる。

パワーゲートコントローラ５０３はタイマーを有し、当該タイマーに従ってパワーゲー
ト５０４を制御する。パワーゲート５０４は、パワーゲートコントローラ５０３の制御に
従って、ＣＰＵ５０５、検出部５０９およびインターフェース５０８に高電位電源線ＶＤ
Ｄから供給される電源を供給または遮断する。ここで、パワーゲート５０４としては、例
えば、トランジスタなどのスイッチング素子を用いることができる。

このようなパワーゲートコントローラ５０３およびパワーゲート５０４を用いることに
より、光量を測定する期間に検出部５０９、ＣＰＵ５０５およびインターフェース５０８
への電源供給を行い、測定期間の合間には検出部５０９、ＣＰＵ５０５およびインターフ
ェース５０８への電源供給を遮断することができる。このように警報装置を動作させるこ
とにより、上記の各構成に常時電源供給を行う場合より消費電力の低減を図ることができ
る。

また、パワーゲート５０４としてトランジスタを用いる場合、不揮発性記憶部５０７に
用いられる、極めてオフ電流の低いトランジスタ、例えば、酸化物半導体を用いたトラン
ジスタを用いることが好ましい。このようなトランジスタを用いることにより、パワーゲ
ート５０４で電源を遮断する際にリーク電流を低減し、消費電力の低減を図ることができ
る。

本実施の形態に示す警報装置に直流電源５０１を設け、直流電源５０１から高電位電源
線ＶＤＤに電源を供給しても良い。直流電源５０１の高電位側の電極は、高電位電源線Ｖ
ＤＤと電気的に接続され、直流電源５０１の低電位側の電極は、低電位電源線ＶＳＳと電
気的に接続される。低電位電源線ＶＳＳはマイクロコンピュータ５００に電気的に接続さ
れる。ここで、高電位電源線ＶＤＤは、高電位Ｈが与えられている。また、低電位電源線
ＶＳＳは、例えば接地電位（ＧＮＤ）などの低電位Ｌが与えられている。

直流電源５０１として電池を用いる場合は、例えば、高電位電源線ＶＤＤと電気的に接
続された電極と、低電位電源線ＶＳＳに電気的に接続された電極と、当該電池を保持する
ことができる筐体と、を有する電池ケースを筐体に設ける構成とすればよい。なお、本実
施の形態に示す警報装置は、必ずしも直流電源５０１を設ける必要はなく、例えば、当該
警報装置の外部に設けられた交流電源から配線を介して電源を供給する構成としても良い
。

また、上記電池として、二次電池、例えば、リチウムイオン二次電池（リチウムイオン
蓄電池、リチウムイオン電池、またはリチウムイオンバッテリーとも呼ぶ。）を用いるこ
ともできる。また、当該二次電池を充電できるように太陽電池を設けることが好ましい。

検出部５０９は、異常に係る物理量を計測して計測値をＣＰＵ５０５に送信する。異常
に係る物理量は、警報装置の用途によって異なり、火災報知器として機能する警報装置で
は、火災に係る物理量を計測する。故に、検出部５０９には、火災に係る物理量として光
量を計測し、煙の存在を感知する。

検出部５０９は、パワーゲート５０４と電気的に接続された光センサ５１１と、パワー
ゲート５０４と電気的に接続されたアンプ５１２と、パワーゲート５０４およびＣＰＵ５
０５と電気的に接続されたＡＤコンバータ５１３と、を有する。発光素子５３０、および
検出部５０９に設けられた光センサ５１１、アンプ５１２並びにＡＤコンバータ５１３は
、パワーゲート５０４が検出部５０９に電源を供給したときに動作する。

ここで、図１３に示す警報装置の断面の一部を図１４に示す。当該警報装置は、ｐ型の
半導体基板６０１に形成された素子分離領域６０３と、ゲート絶縁膜６０７、ゲート電極
層６０９、ｎ型の不純物領域６１１ａ、ｎ型の不純物領域６１１ｂ、絶縁膜６１５および
絶縁膜６１７を有するｎ型のトランジスタ７１９とが形成されている。ｎ型のトランジス
タ７１９は、単結晶シリコンなど、酸化物半導体とは異なる半導体を用いて形成されるた
め、十分な高速動作が可能となる。これにより、高速アクセスが可能なＣＰＵの揮発性記
憶部を形成することができる。

絶縁膜６１５および絶縁膜６１７の一部を選択的にエッチングした開口部には、コンタ
クトプラグ６１９ａおよびコンタクトプラグ６１９ｂが形成され、絶縁膜６１７、コンタ
クトプラグ６１９ａおよびコンタクトプラグ６１９ｂ上に溝部を有する絶縁膜６２１が設
けられている。

絶縁膜６２１の溝部に配線６２３ａおよび配線６２３ｂが形成されており、絶縁膜６２
１、配線６２３ａおよび配線６２３ｂ上には、スパッタリング法またはＣＶＤ法等によっ
て形成された絶縁膜６２０が設けられている。また、当該絶縁膜上に溝部を有する絶縁膜
６２２が形成されている。

絶縁膜６２２の溝部には、第２のトランジスタ７１７のバックゲート電極として機能す
る電極６２４が形成されている。このような電極６２４を設けることにより、第２のトラ
ンジスタ７１７のしきい値電圧の制御を行うことができる。

絶縁膜６２２および電極６２４上には、スパッタリング法またはＣＶＤ法等により形成
された酸化物絶縁膜６２５が設けられており、酸化物絶縁膜６２５上には、第２のトラン
ジスタ７１７と、光電変換素子７１４が設けられている。

第２のトランジスタ７１７は、酸化物半導体層６０６と、酸化物半導体層６０６に接す
る第１のソース電極層６１６ａおよび第１のドレイン電極層６１６ｂと、第１のソース電
極層６１６ａおよび第１のドレイン電極層６１６ｂの上部に接する第２のソース電極層６
２６ａおよび第２のドレイン電極層６２６ｂと、ゲート絶縁膜６１２と、ゲート電極層６
０４と、保護絶縁膜６１８を含む。また、光電変換素子７１４と第２のトランジスタ７１
７を覆う絶縁膜６４５、および絶縁膜６４６が設けられ、絶縁膜６４６上に第１のドレイ
ン電極層６１６ｂに接して配線６４９を有する。配線６４９は、第２のトランジスタ７１
７のドレイン電極とｎ型のトランジスタ７１９のゲート電極層６０９とを電気的に接続す
るノードとして機能する。

また、本実施の形態においては、第２のトランジスタ７１７と配線６４９の接続箇所は
、第１のドレイン電極層６１６ｂに接する構成について例示したが、これに限定されず、
例えば、第２のドレイン電極層６２６ｂに接する構成としてもよい。

ここで、第２のトランジスタ７１７には、実施の形態１乃至５で説明したトランジスタ
を用いることができ、酸化物半導体層６０６は、実施の形態１で説明した酸化物半導体層
１０６に相当する。また、第１のソース電極層６１６ａおよび第１のドレイン電極層６１
６ｂのそれぞれは、実施の形態１で説明した第１のソース電極層１０８ａおよび第１のド
レイン電極層１０８ｂに相当する。また、第２のソース電極層６２６ａおよび第２のドレ
イン電極層６２６ｂのそれぞれは、実施の形態１で説明した第２のソース電極層１１０ａ
および第２のドレイン電極層１１０ｂに相当する。

光センサ５１１は、光電変換素子７１４と、容量素子と、第１のトランジスタと、第２
のトランジスタ７１７と、第３のトランジスタと、ｎ型のトランジスタ７１９と、を含む
。ここで光電変換素子７１４としては、例えば、フォトダイオードなどを用いることがで
きる。

光電変換素子７１４の端子の一方は、低電位電源線ＶＳＳと電気的に接続され、端子の
他方は、第２のトランジスタ７１７の第１のソース電極層６１６ａもしくは第１のドレイ
ン電極層６１６ｂの一方、および／または第２のソース電極層６２６ａもしくは第２のド
レイン電極層６２６ｂの一方に電気的に接続される。

第２のトランジスタ７１７のゲート電極層６０４には、電荷蓄積制御信号Ｔｘが与えら
れ、第１のソース電極層６１６ａもしくは第１のドレイン電極層６１６ｂの他方、および
／または第２のソース電極層６２６ａもしくは第２のドレイン電極層６２６ｂの他方は、
容量素子の一対の電極の一方、第１のトランジスタのソース電極およびドレイン電極の一
方、およびｎ型のトランジスタ７１９のゲート電極と電気的に接続される（以下、当該ノ
ードをノードＦＤと呼ぶ場合がある）。

容量素子の一対の電極の他方は、低電位電源線ＶＳＳと電気的に接続される。第１のト
ランジスタのゲート電極は、リセット信号Ｒｅｓが与えられ、ソース電極およびドレイン
電極の他方は、高電位電源線ＶＤＤと電気的に接続される。

ｎ型のトランジスタ７１９のソース電極およびドレイン電極の一方は、第３のトランジ
スタのソース電極およびドレイン電極の一方と、アンプ５１２と電気的に接続される。ま
た、ｎ型のトランジスタ７１９のソース電極およびドレイン電極の他方は、高電位電源線
ＶＤＤと電気的に接続される。第３のトランジスタのゲート電極は、バイアス信号Ｂｉａ
ｓが与えられ、ソース電極およびドレイン電極の他方は、低電位電源線ＶＳＳと電気的に
接続される。

なお、容量素子は必ずしも設ける必要はなく、例えば、ｎ型のトランジスタ７１９など
の寄生容量が十分大きい場合、容量素子を設けない構成としても良い。

また、第１のトランジスタおよび第２のトランジスタ７１７には、極めてオフ電流の低
いトランジスタを用いることが好ましい。また、極めてオフ電流の低いトランジスタとし
ては、酸化物半導体を含むトランジスタを用いることが好ましい。このような構成とする
ことによりノードＦＤの電位を長時間保持することが可能となる。

また、図１４に示す構成は、第２のトランジスタ７１７と電気的に接続して、酸化物絶
縁膜６２５上に光電変換素子７１４が設けられている。

光電変換素子７１４は、酸化物絶縁膜６２５上に設けられた半導体膜６６０と、半導体
膜６６０上に接して設けられた第１のソース電極層６１６ａ、電極６１６ｃと、を有する
。第１のソース電極層６１６ａは第２のトランジスタ７１７のソース電極またはドレイン
電極として機能する電極であり、光電変換素子７１４と第２のトランジスタ７１７とを電
気的に接続している。また、光電変換素子７１４においては、第１のソース電極層６１６
ａ、および電極６１６ｃ上に、それぞれ第２のソース電極層６２６ａおよび電極６２６ｃ
が設けられている。

半導体膜６６０、第２のソース電極層６２６ａおよび電極６２６ｃ上には、ゲート絶縁
膜６１２、保護絶縁膜６１８、絶縁膜６４５、および絶縁膜６４６が設けられている。ま
た、絶縁膜６４６上に配線６５６が設けられており、ゲート絶縁膜６１２、保護絶縁膜６
１８、絶縁膜６４５、および絶縁膜６４６に設けられた開口を介して電極６１６ｃと接す
る。

電極６１６ｃは、第１のソース電極層６１６ａおよび第１のドレイン電極層６１６ｂと
、配線６５６は、配線６４９と同様の工程で作成することができる。

半導体膜６６０としては、光電変換を行うことができる半導体膜を設ければよく、例え
ば、シリコンやゲルマニウムなどを用いることができる。半導体膜６６０にシリコンを用
いた場合は、可視光を検知する光センサとして機能する。また、シリコンとゲルマニウム
では吸収できる電磁波の波長が異なるため、半導体膜６６０にゲルマニウムを用いる構成
とすると、赤外線を中心に検知するセンサとして用いることができる。

以上のように、マイクロコンピュータ５００に、光センサ５１１を含む検出部５０９を
内蔵して設けることができるので、部品数を削減し、警報装置の筐体を縮小することがで
きる。なお、光センサまたは光電変換素子の位置に自由度が必要な場合は、光センサまた
は光電変換素子を外付けとして、マイクロコンピュータ５００に電気的に接続すればよい
。

上述したＩＣチップを含む警報装置には、先の実施の形態に示したトランジスタを用い
た複数の回路を組み合わせ、それらを１つのＩＣチップに搭載したＣＰＵ５０５が用いら
れる。

図１５は、実施の形態１乃至５で説明したトランジスタを少なくとも一部に用いたＣＰ
Ｕの具体的な構成を示すブロック図である。

図１５（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔ
ｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、イン
ストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコン
トローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフ
ェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭイン
ターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、
ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１
１８９は、別チップに設けてもよい。もちろん、図１５（Ａ）に示すＣＰＵは、その構成
を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有
している。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクショ
ンデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、イン
タラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントロー
ラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロ
ーラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種
制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御す
るための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のア
ドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう
。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１
９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およ
びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えば
タイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信
号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上
記各種回路に供給する。

図１５（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。
レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いるこ
とができる。

図１５（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９
１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジ
スタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行う
か、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータ
の保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が
行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの
書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止すること
ができる。

電源停止に関しては、図１５（Ｂ）または図１５（Ｃ）に示すように、メモリセル群と
、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子
を設けることにより行うことができる。以下に図１５（Ｂ）および図１５（Ｃ）の回路の
説明を行う。

図１５（Ｂ）および図１５（Ｃ）では、メモリセルへの電源電位の供給を制御するスイ
ッチング素子に、先の実施の形態で示したトランジスタを含む記憶回路の構成の一例を示
す。

図１５（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を
複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には
、先の実施の形態に記載されているトランジスタを用いることができる。メモリセル群１
１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレ
ベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモ
リセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられ
ている。

図１５（Ｂ）では、スイッチング素子１１４１として、先の実施の形態で示したトラン
ジスタを用いており、当該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡ
によりスイッチングが制御される。

なお、図１５（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する
構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチ
ング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても
よいし、直列と並列が組み合わされて接続されていてもよい。

また、図１５（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が
有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されている
が、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されて
いてもよい。

また、図１５（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、ス
イッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶
装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各
メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。

メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、
スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場
合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。
具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置
への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより
消費電力を低減することができる。

ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂ
ｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。

図１６（Ａ）において、警報装置８１００は、住宅用火災警報器であり、検出部と、マ
イクロコンピュータ８１０１を有している。マイクロコンピュータ８１０１は、先の実施
の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例である。

図１６（Ａ）において、室内機８２００および室外機８２０４を有するエアコンディシ
ョナーは、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例で
ある。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等
を有する。図１６（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている
場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。また
は、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい
。先の実施の形態に示したトランジスタをエアコンディショナーのＣＰＵに用いることに
よって省電力化が図れる。

図１６（Ａ）において、電気冷凍冷蔵庫８３００は、先の実施の形態に示したトランジ
スタを用いたＣＰＵを含む電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は
、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する
。図１２（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。先の実
施の形態に示したトランジスタを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いること
によって省電力化が図れる。

図１６（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７
００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９
７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、
図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。先
の実施の形態に示したトランジスタを電気自動車９７００のＣＰＵに用いることによって
省電力化が図れる。

駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と
、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作
情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかか
る負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回
路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電
気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している
場合は、図示していないが、直流を交流に変換するインバータも内蔵される。

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせ
ることができる。

本実施例では、酸化物半導体膜上に導電膜を形成し、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ
Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析により、積層された膜間の元素の拡
散または移動について調べた結果について説明する。

図１７（Ａ）、（Ｂ）は、スパッタリング法を用いてＩＧＺＯ膜およびタングステン膜
の積層サンプルを作製し、酸素同位体（^１８Ｏ）の深さ方向のプロファイルを熱処理前後
でＳＩＭＳ分析した結果である。なお、ＩＧＺＯ膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１ま
たは１：３：２（原子数比）をスパッタリングターゲットとし、Ａｒ：Ｏ_２（^１８Ｏ）＝
２：１（流量比）を成膜ガスとして用いてＤＣスパッタリング法で形成している。また、
タングステン膜は、タングステンをスパッタリングターゲットとし、Ａｒ１００％を成膜
ガスとしてＤＣスパッタリング法を用いて形成した。なお、熱処理は、３００℃、３５０
℃、４００℃、４５０℃の各１時間で行い、熱処理を施していないサンプルを含めて各５
サンプルで比較を行った。

ここで、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）をスパッタリングターゲットとし
て形成したＩＧＺＯ膜は、結晶性を有するＩＧＺＯ膜であり、Ｉｎ：Ｇａ：Ｚｎ＝１：３
：２（原子数比）をスパッタリングターゲットとして形成したＩＧＺＯ膜は、非晶質のＩ
ＧＺＯ膜である。

図１７（Ａ）、（Ｂ）に示すように、酸化物半導体膜の組成や結晶性に関わらず、熱処
理温度が高くなると、酸化物半導体膜中の酸素がタングステン膜側に取り込まれることが
わかる。

トランジスタの作製工程にはいくつかの加熱工程があることから、上記現象により、酸
化物半導体層のソース電極およびドレイン電極と接した近傍の領域に酸素欠損が発生し、
当該領域はｎ型化する。したがって、ｎ型化した当該領域は、トランジスタのソースまた
はドレインとして機能させることができる。

図１８（Ａ）、（Ｂ）は上記タングステン膜に換えて、窒化タンタル膜を用いて作製し
たサンプルについてＳＩＭＳ分析した結果である。窒化タンタル膜は、タンタルをスパッ
タリングターゲットとし、Ａｒ：Ｎ_２＝５：１（流量比）を成膜ガスとして反応性スパッ
タリング法（ＤＣスパッタリング法）で形成した。なお、熱処理として、上記と同様の各
４条件で行い、熱処理を施していないサンプルを含めて各５サンプルで比較を行った。

図１８（Ａ）は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ膜と窒化タンタル膜の積層
サンプルにおけるＳＩＭＳ分析結果である。いずれのサンプルも窒化タンタル膜中への酸
素の移動は確認されず、図１７（Ａ）に示したタングステン膜とは異なった挙動を示した
。また、図１８（Ｂ）は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ膜と窒化タンタル膜
の積層サンプルにおけるＳＩＭＳ分析結果である。いずれのサンプルも窒化タンタル膜中
への酸素の移動は確認されず、図１７（Ｂ）に示したタングステン膜とは異なった挙動を
示した。したがって、窒化タンタル膜は酸素と結合しにくい膜、または酸素が移動しにく
い膜ということができる。

図１９（Ａ）、（Ｂ）は、上記タングステン膜に換えて、窒化チタン膜を用いて作製し
たサンプルについてＳＩＭＳ分析した結果である。窒化チタン膜は、チタンをスパッタリ
ングターゲットとし、Ｎ_２１００％を成膜ガスとして反応性スパッタリング法（ＤＣスパ
ッタリング法）で形成した。なお熱処理として、上記と同様の各４条件で行い、熱処理を
施していないサンプルを含めて各５サンプルで比較を行った。

図１９（Ａ）は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ膜と窒化チタン膜の積層サ
ンプルにおけるＳＩＭＳ分析結果である。いずれのサンプルも窒化チタン膜中への酸素の
移動は確認されず、図１７（Ａ）に示したタングステン膜とは異なった挙動を示した。ま
た、図１９（Ｂ）は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ膜と窒化チタン膜の積層
サンプルにおけるＳＩＭＳ分析結果である。いずれのサンプルも窒化チタン膜中への酸素
の移動は確認されず、図１７（Ｂ）に示したタングステン膜とは異なった挙動を示した。
したがって、窒化チタン膜は酸素と結合しにくい膜、または酸素が移動しにくい膜という
ことができる。

続いて、ＩＧＺＯ膜中への不純物の移動についてＳＩＭＳ分析により調べた結果につい
て説明する。

図２０（Ａ）、（Ｂ）は、スパッタリング法でＩＧＺＯ膜上に窒化タンタルまたは窒化
チタン膜を形成し、窒素の深さ方向のプロファイルを熱処理前後でＳＩＭＳ分析した結果
である。なお、ＩＧＺＯ膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）をスパッタリ
ングターゲットとし、Ａｒ：Ｏ_２＝２：１（流量比）を成膜ガスとして用いてＤＣスパッ
タリング法で形成した。また、窒化タンタル膜および窒化チタン膜は、前述の作製方法で
形成した。なお、熱処理は、４００℃、１時間の条件で行い、熱処理を施していないサン
プルを含めて各２サンプルで比較を行った。

図２０（Ａ）、（Ｂ）に示すように、いずれのサンプルもＩＧＺＯ膜中への窒素の移動
は確認されないことが分かった。したがって、ＩＧＺＯ膜中でドナーとなる窒素は、窒化
タンタルおよび窒化チタン膜からＩＧＺＯ膜中に広く移動することがないため、トランジ
スタのチャネル形成領域をｎ型化させないことが分かった。

また、図２１（Ａ）、（Ｂ）は、図２０で例示した同様のサンプルについて、Ｔａまた
はＴｉの深さ方向のプロファイルをＳＩＭＳ分析した結果である。図２１（Ａ）、（Ｂ）
に示すように、ＩＧＺＯ膜中へのＴａまたはＴｉの移動が確認されないことが分かった。
したがって、トランジスタの電気特性に影響する不純物となりえるＴｉおよびＴａは、窒
化タンタル膜または窒化チタン膜からＩＧＺＯ膜中に広く移動することがないことが分か
った。

以上により、窒化タンタル、窒化チタンなどの導電性窒化物は、酸素と結合しにくい膜
または酸素が移動しにくい膜であり、当該導電性窒化膜中の窒素および金属元素は、酸化
物半導体膜中に移動しにくいことが示された。

本実施例は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することが
できる。

本実施例では、酸化物半導体膜上に導電膜を形成した後に導電膜を除去し、酸化物半導
体膜のシート抵抗値を測定した結果について説明する。

図２２は、スパッタリング法を用いてＩＧＺＯ膜を形成し、ＩＧＺＯ膜に積層してスパ
ッタリング法によりタングステン膜または窒化チタン膜を形成し、その後タングステン膜
または窒化チタン膜を除去して作製したサンプルについて、ＩＧＺＯ膜をエッチングした
深さに対するシート抵抗値を測定した結果である。また、比較として、ＩＧＺＯ膜上に導
電膜を形成していないサンプルも作製した。なお、ＩＧＺＯ膜は、Ｉｎ：Ｇａ：Ｚｎ＝１
：１：１（原子数比）をスパッタリングターゲットとし、Ａｒ：Ｏ_２（^１８Ｏ）＝２：１
（流量比）を成膜ガスとして用いてＤＣスパッタリング法で形成した。また、タングステ
ン膜は、タングステンをスパッタリングターゲットとし、Ａｒ１００％を成膜ガスとして
ＤＣスパッタリング法を用いて形成した。窒化チタン膜は、チタンをスパッタリングター
ゲットとし、Ｎ_２１００％を成膜ガスとして反応性スパッタリング法（ＤＣスパッタリン
グ法）で形成した。タングステン膜および窒化チタン膜のエッチングには、過酸化水素水
を用いた。ＩＧＺＯ膜のエッチングには、過酸化水素水とアンモニアの混合水溶液を用い
た。また、ＩＧＺＯ膜のエッチング深さは、エッチングの前後における分光エリプソメト
リーを用いて測定した残膜の厚さから求めた。

図２２に示すように、ＩＧＺＯ膜上にタングステン膜を形成したサンプルでは、ＩＧＺ
Ｏ膜の表面から約５ｎｍの深さまで低抵抗化していることが確認できた。これは、ＩＧＺ
Ｏ膜の表面近傍に低抵抗なＩＧＺＯとタングステンの混合層が形成されていること、また
はＩＧＺＯ膜中の酸素がタングステン膜中に移動することでＩＧＺＯ膜の表面近傍の酸素
欠損によるｎ型化した領域が形成されていること、などを示唆している。

一方、ＩＧＺＯ膜上に窒化チタンを形成したサンプル、および導電膜を形成していない
サンプルでは、ＩＧＺＯ膜の低抵抗化は確認できなかった。これは、窒化チタンを構成す
る元素がＩＧＺＯ膜中に移動しにくいこと、または、ＩＧＺＯ膜中の酸素は窒化チタン膜
に移動しにくいこと、などを示唆している。

図２３（Ａ）は、スパッタリング法を用いてＩＧＺＯ膜を形成し、ＩＧＺＯ膜に積層し
てスパッタリング法によりタングステン膜または窒化チタン膜を形成し、その後加熱処理
を施した後に、タングステン膜または窒化チタン膜を除去して作製したサンプルについて
、ＩＧＺＯ膜をエッチングした深さに対するシート抵抗値を測定した結果である。また、
比較として、ＩＧＺＯ膜上に導電膜を形成していないサンプルも作製した。なお、ＩＧＺ
Ｏ膜、タングステン膜、窒化チタン膜の形成および除去は、上述と同様に行った。加熱処
理は、Ｎ_２雰囲気下で４００℃、１時間の条件で行った。

図２３（Ａ）に示すように、いずれのサンプルにおいても、ＩＧＺＯ膜の低抵抗化が確
認された。ここで、ＩＧＺＯ膜上にタングステン膜を形成したサンプルが、表面近傍で最
も低抵抗化され、且つ、最も深くまで低抵抗化されていることが確認できた。これは、タ
ングステン膜が最もＩＧＺＯ膜中の酸素を取り込みやすいことを示している。また、ＩＧ
ＺＯ膜上に窒化チタンを形成したサンプルでは、ＩＧＺＯ膜上に導電膜を形成しないサン
プルと同様の挙動を示している。すなわち、ＩＧＺＯ膜上にタングステン膜が形成された
サンプルでは、タングステン膜にＩＧＺＯ膜中の酸素が移動することによりＩＧＺＯ膜の
低抵抗化が生じるのに対し、ＩＧＺＯ膜上に窒化チタン膜を形成したサンプルでは、ＩＧ
ＺＯ膜から放出される酸素は窒化チタン膜を透過して上方に放出されることを示唆してい
る。この結果は、実施例１で示したＳＩＭＳ分析の結果とよく一致している。

図２３（Ｂ）は、スパッタリング法により酸化シリコン膜を形成し、酸化シリコン膜上
にスパッタリング法を用いてＩＧＺＯ膜を形成し、ＩＧＺＯ膜に積層してスパッタリング
法によりタングステン膜または窒化チタン膜を形成し、その後加熱処理を施した後に、タ
ングステン膜または窒化チタン膜を除去して作製したサンプルについて、ＩＧＺＯ膜をエ
ッチングした深さに対するシート抵抗値を測定した結果である。また、比較として、ＩＧ
ＺＯ膜上に導電膜を形成していないサンプルも作製した。酸化シリコン膜は、シリコンを
スパッタリングターゲットとし、Ｏ_２１００％を成膜ガスとして反応性スパッタリング法
（ＤＣスパッタリング法）で形成した。なお、ＩＧＺＯ膜、タングステン膜、窒化チタン
膜の形成および除去は、上述と同様に行った。加熱処理は、Ｎ_２雰囲気下で４００℃、１
時間の条件で行った。

図２３（Ｂ）では、図２３（Ａ）に示した結果と比較して、ＩＧＺＯ膜が低抵抗化され
る領域が厚さ方向に浅くなっていることが確認できた。これは、熱処理によって酸化シリ
コン膜からＩＧＺＯ膜に酸素が供給され、ＩＧＺＯ膜中の酸素欠損が低減されることによ
りＩＧＺＯ膜が高抵抗化されたことを示している。このように、ＩＧＺＯ膜よりも下側に
酸素放出可能な膜を用いることで、ＩＧＺＯ膜の低抵抗化される領域の厚さを制御するこ
とができることが分かった。

以上により、タングステン膜などの酸素を取り込みやすい導電膜をＩＧＺＯ膜と接して
形成することにより、ＩＧＺＯ膜の該導電膜と接する近傍の領域を低抵抗化させることが
できることが確認できた。さらに、熱処理を施すことにより、ＩＧＺＯ膜中の低抵抗化す
る領域を深さ方向に拡大させることができることが確認できた。また、ＩＧＺＯ膜の近傍
に酸素放出可能な膜を形成することにより、低抵抗化する領域の厚さを制御することがで
きることが分かった。

本実施例は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することが
できる。

１０２ 基板
１０４ 酸化物絶縁膜
１０５ 領域
１０６ 酸化物半導体層
１０６ａ ｎ型化領域
１０８ 第１の導電膜
１０８ａ 第１のソース電極層
１０８ｂ 第１のドレイン電極層
１１０ 第２の導電膜
１１０ａ 第２のソース電極層
１１０ｂ 第２のドレイン電極層
１１２ ゲート絶縁膜
１１３ 第３の導電膜
１１４ ゲート電極層
１１６ 保護絶縁膜
１５０ トランジスタ
１５２ トランジスタ
１５４ トランジスタ
１５６ トランジスタ
１５８ トランジスタ
１６８ａ 第１のソース電極層
１６８ｂ 第１のドレイン電極層
１７４ ゲート電極層
１７８ａ 第１のソース電極層
１７８ｂ 第１のドレイン電極層
１８０ａ 第２のソース電極層
１８０ｂ 第２のドレイン電極層
１９０ａ レジストマスク
１９０ｂ レジストマスク
１９２ レジストマスク
１９４ａ レジストマスク
１９４ｂ レジストマスク
１９６ レジストマスク
５００ マイクロコンピュータ
５０１ 直流電源
５０２ バスライン
５０３ パワーゲートコントローラ
５０４ パワーゲート
５０５ ＣＰＵ
５０６ 揮発性記憶部
５０７ 不揮発性記憶部
５０８ インターフェース
５０９ 検出部
５１１ 光センサ
５１２ アンプ
５１３ ＡＤコンバータ
５３０ 発光素子
６０１ 半導体基板
６０３ 素子分離領域
６０４ ゲート電極層
６０６ 酸化物半導体層
６０７ ゲート絶縁膜
６０９ ゲート電極層
６１１ａ 不純物領域
６１１ｂ 不純物領域
６１２ ゲート絶縁膜
６１５ 絶縁膜
６１６ａ 第１のソース電極層
６１６ｂ 第１のドレイン電極層
６１６ｃ 電極
６１７ 絶縁膜
６１８ 保護絶縁膜
６１９ａ コンタクトプラグ
６１９ｂ コンタクトプラグ
６２０ 絶縁膜
６２１ 絶縁膜
６２２ 絶縁膜
６２３ａ 配線
６２３ｂ 配線
６２４ 電極
６２５ 酸化物絶縁膜
６２６ａ 第２のソース電極層
６２６ｂ 第２のドレイン電極層
６２６ｃ 電極
６４５ 絶縁膜
６４６ 絶縁膜
６４９ 配線
６５６ 配線
６６０ 半導体膜
７１４ 光電変換素子
７１７ トランジスタ
７１９ トランジスタ
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３０００ 基板
３１０６ 素子分離絶縁層
３１５０ 電極
３２００ トランジスタ
３２０２ トランジスタ
３２０４ 容量素子
３２２０ 酸化物絶縁膜
４１６２ トランジスタ
４２５０ メモリセル
４２５１ メモリセルアレイ
４２５１ａ メモリセルアレイ
４２５１ｂ メモリセルアレイ
４２５３ 周辺回路
４２５４ 容量素子
８１００ 警報装置
８１０１ マイクロコンピュータ
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (1)

1. 酸化物絶縁膜と、
   前記酸化物絶縁膜上の酸化物半導体層と、
   前記酸化物半導体層上に接する第１のソース電極層と、
   前記酸化物半導体層上に接する第１のドレイン電極層と、
   前記第１のソース電極層上の第２のソース電極層と、
   前記第１のドレイン電極層上の第２のドレイン電極層と、
   前記第２のソース電極層上及び前記第２のドレイン電極層上のゲート絶縁膜と、
   前記ゲート絶縁膜上のゲート電極層と、を有し、
   前記酸化物半導体層は、前記第１のソース電極層に接する第１の領域と、前記第２のソース電極層に接する第２の領域と、前記ゲート絶縁膜に接する第３の領域と、を有し、
   前記第１の領域の膜厚は、前記第２の領域の膜厚よりも大きく、
   前記第２の領域の膜厚は、前記第３の領域の膜厚よりも大きく、
   前記酸化物絶縁膜は、前記ゲート絶縁膜と接する領域を有することを特徴とする半導体装置。