JP2017090266A - Resonance device in parasite capacitance measurement system of semiconductor device, parasite capacitance measurement system of semiconductor device, and measurement method of parasite capacitance of semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体デバイスの寄生容量測定器の高電圧化、高精度化ユニットおよび当該ユニットを備えた測定器並びに測定方法に関する。 The present invention relates to a high voltage and high accuracy unit of a parasitic capacitance measuring device of a semiconductor device, a measuring device including the unit, and a measuring method.
従来から半導体デバイスの特性を測定する装置が知られている。
たとえば、特許文献１（特開平２−３０９２６４号公報）に記載の装置は、複数の整合インピーダンスと直列に並列共振回路とスイッチの直列回路、あるいは、直列共振回路とスイッチの並列回路が接続される。スイッチは、共振回路の共振周波数と測定信号周波数の大小関係により、その状態を変える。
Conventionally, an apparatus for measuring characteristics of a semiconductor device is known.
For example, in the device described in Patent Document 1 (Japanese Patent Laid-Open No. 2-309264), a series circuit of a parallel resonant circuit and a switch or a series circuit of a series resonant circuit and a switch is connected in series with a plurality of matching impedances. . The switch changes its state depending on the magnitude relationship between the resonance frequency of the resonance circuit and the measurement signal frequency.
ところで、ＩＧＢＴ（Insulated Gate Bipolar Transistor）またはパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）などの寄生容量を測定する際に、テストフィクスチャおよびインピーダンスアナライザが用いられる。 By the way, a test fixture and an impedance analyzer are used when measuring a parasitic capacitance such as an IGBT (Insulated Gate Bipolar Transistor) or a power MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor).
しかしながら、テストフィクスチャに含まれるブロックコンデンサは、外部電源からの印加電圧に耐えられる仕様でなければならず、ブロックコンデンサの容量は被測定デバイスの寄生容量よりも十分大きな値としなければならないという問題がある。そのため、外部電源からの印加電圧をさらに高電圧化しようとすると、ブロックコンデンサの寸法が大きくなってしまい、半導体デバイスの寄生容量測定システムの規模が大きくなるという問題がある。 However, the block capacitor included in the test fixture must be able to withstand the applied voltage from the external power supply, and the capacitance of the block capacitor must be sufficiently larger than the parasitic capacitance of the device under test. There is. For this reason, if the applied voltage from the external power source is further increased, the size of the block capacitor increases, and the scale of the semiconductor device parasitic capacitance measurement system increases.
それゆえに、本発明の目的は、小規模な構成によって、半導体デバイスの寄生容量を高精度に測定することができる半導体デバイスの寄生容量測定システムにおける共振装置、半導体デバイスの寄生容量測定システムおよび半導体デバイスの寄生容量の測定方法を提供することである。 SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a resonant device in a semiconductor device parasitic capacitance measurement system capable of measuring the parasitic capacitance of a semiconductor device with high accuracy with a small-scale configuration, a semiconductor device parasitic capacitance measurement system, and a semiconductor device. It is to provide a method for measuring the parasitic capacitance.
上記課題を解決するために、本発明は、インピーダンスアナライザと、テスト対象の半導体デバイスに接続可能なテストフィクスチャとを備える半導体デバイスの寄生容量測定システムにおける共振装置であって、各々が、インピーダンスアナライザの対応する端子とテストフィクスチャの対応する端子の間に接続され、インピーダンスアナライザによって半導体デバイスの寄生容量を測定する際に測定周波数で共振するように構成された直列に接続されたインダクタンスとコンデンサとからなる複数のＬＣ回路を備える。コンデンサは、テストフィクスチャに接続される外部電源の印加電圧よりも高い耐圧のコンデンサである。 In order to solve the above problems, the present invention provides a resonance apparatus in a parasitic capacitance measurement system for a semiconductor device, which includes an impedance analyzer and a test fixture connectable to a semiconductor device to be tested, each of which is an impedance analyzer. Connected in series with a corresponding terminal of the test fixture and connected in series with an inductance and a capacitor configured to resonate at the measurement frequency when measuring the parasitic capacitance of the semiconductor device with an impedance analyzer A plurality of LC circuits consisting of The capacitor is a capacitor having a higher withstand voltage than an applied voltage of an external power source connected to the test fixture.
本発明によれば、小規模な構成によって、半導体デバイスの寄生容量を高精度に測定することができる。 According to the present invention, the parasitic capacitance of a semiconductor device can be measured with high accuracy by a small-scale configuration.
以下、本発明の実施の形態について図面を用いて説明する。
まず、トランジスタなどの半導体デバイスの寄生容量を測定する従来の半導体デバイスの寄生容量測定システムについて説明する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
First, a conventional semiconductor device parasitic capacitance measurement system for measuring the parasitic capacitance of a semiconductor device such as a transistor will be described.
図１は、従来の半導体デバイスの寄生容量測定システムの構成を表わす図である。
被測定対象の半導体デバイス５０は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）とする。
FIG. 1 is a diagram showing the configuration of a conventional semiconductor device parasitic capacitance measurement system.
The
ＩＧＢＴは、コレクタ端子Ｃと、エミッタ端子Ｅと、ゲート端子Ｇとを有する。
従来の半導体デバイスの寄生容量測定システムは、インピーダンスアナライザ１と、テストフィクスチャ９と、外部電源１０とを備える。
The IGBT has a collector terminal C, an emitter terminal E, and a gate terminal G.
A conventional semiconductor device parasitic capacitance measurement system includes an
インピーダンスアナライザ１は、電流印加端子としてＨＣ端子５およびＬＣ端子８、電圧モニタ端子としてＨＰ端子６およびＬＰ端子７を備える。
The
インピーダンスアナライザ１は、さらに、発振器２と、ベクトル電流計３と、ベクトル電圧計４とを備える。
The
発振器２とベクトル電流計３は、ＨＣ端子５とＬＣ端子８との間に直列に接続される。ベクトル電圧計４は、ＨＰ端子６とＬＰ端子７との間に接続される。
The
テストフィクスチャ９がない場合の測定動作について説明する。
発振器２から出力された正弦波電流が電流印加端子５および８を通じて、被測定物である半導体デバイス５０に印加される。ベクトル電流計３は、半導体デバイス５０に流れる正弦波電流の大きさを測定する。ベクトル電圧計４は、電圧モニタ端子６および７を通じて、半導体デバイス５０に印加された電圧を測定する。このようにして得られた電流と電圧の位相のズレと電圧の振幅によって容量値を求めることができる。
A measurement operation when there is no
The sine wave current output from the
しかしながら、インピーダンスアナライザ１は、電流印加端子５および８と、電圧モニタ端子６および７しか有さないため、インピーダンスアナライザ１だけでは入力容量、出力容量および帰還容量を測定する事が出来ない。
However, since the
そのため、テストフィクスチャ９が、インピーダンスアナライザ１と半導体デバイス５０の間に接続されて、半導体デバイス５０の所望のポイントの容量を観れるようにしている。
Therefore, the
たとえば、半導体デバイス５０のゲート−コレクタ間寄生容量ＣGC、ゲート−エミッタ間寄生容量ＣGE、コレクタ−エミッタ間寄生容量ＣCEの容量を測定したり、上述の組み合わせの値である入力容量（＝ゲート−コレクタ間寄生容量ＣGC＋ゲート−エミッタ間寄生容量ＣGE）、出力容量（＝ゲート−コレクタ間寄生容量ＣGC＋コレクタ−エミッタ間寄生容量ＣCE）を測定する。
For example, the gate-collector parasitic capacitance C GC , the gate-emitter parasitic capacitance C GE , and the collector-emitter parasitic capacitance C CE of the
以下に、半導体デバイスの寄生容量測定の一例として入力容量の測定方法を示す。半導体デバイス５０の寄生容量を測定する際には、半導体デバイス５０のコレクタ端子Ｃとエミッタ端子Ｅにバイアス電圧を印加して、各電圧ポイント毎の値を観るために外部電源１０が設けられる。外部電源１０は、テストフィクスチャ９に接続され、テストフィクスチャ９を経由して半導体デバイス５０に電圧が印加される。
A method for measuring the input capacitance will be described below as an example of measuring the parasitic capacitance of the semiconductor device. When measuring the parasitic capacitance of the
テストフィクスチャ９は、ＨＣ端子１２と、ＬＣ端子１５と、ＨＰ端子１３と、ＬＰ端子１４と、ブロックコンデンサＣBa〜ＣBdと、インダクタンスＬ１〜Ｌ３と、バイパスコンデンサＣ1とを備える。
ブロックコンデンサＣBa〜ＣBdは、外部電源１０の電圧がインピーダンスアナライザ１の電流印加端子５および８と、電圧モニタ端子６および７に印加されないようにするために設けられる。
The block capacitors C Ba to C Bd are provided to prevent the voltage of the
ブロックコンデンサＣBaは、ＨＣ端子１２と、半導体デバイス５０のゲート端子Ｇとの間に設けられる。ブロックコンデンサＣBbは、ＨＰ端子１３と、半導体デバイス５０のゲート端子Ｇとの間に設けられる。ブロックコンデンサＣBcは、ＬＰ端子１４と、半導体デバイス５０のエミッタ端子Ｅとの間に設けられる。ブロックコンデンサＣBdは、ＬＣ端子１５と、半導体デバイス５０のエミッタ端子Ｅとの間に設けられる。
The block capacitor C Ba is provided between the
外部電源１０の両端には、インダクタンスＬ１の一端とインダクタンスＬ２の一端とが接続される。インダクタンスＬ１の他端は、半導体デバイス５０のコレクタ端子に接続する。インダクタンスＬ２の他端は、半導体デバイス５０のエミッタ端子Ｅに接続する。
One end of the inductance L1 and one end of the inductance L2 are connected to both ends of the
バイパスコンデンサＣ1は、半導体デバイス５０のコレクタ端子Ｃとエミッタ端子Ｅの間に設けられて、半導体デバイス５０のコレクタ端子Ｃとエミッタ端子Ｅとを交流的にショートする。
The bypass capacitor C 1 is provided between the collector terminal C and the emitter terminal E of the
インダクタンスＬ１、Ｌ２、Ｌ３は、周波数が低くなるとインピーダンスが小さくなり、周波数が高くなるとインピーダンスが大きくなるという特性を有する。この特性を利用して、直流のみを通して、測定周波数帯域の信号に対してはオープン状態となるようにする。 The inductances L1, L2, and L3 have characteristics that the impedance decreases as the frequency decreases, and the impedance increases as the frequency increases. Utilizing this characteristic, the signal in the measurement frequency band is opened only through the direct current and is in an open state.
測定の際に、外部電源１０からバイアス電圧が印加されると、インダクタンスＬ１、Ｌ２、Ｌ３を通じて、直流電圧がコレクタ端子Ｃとエミッタ端子Ｅの間に印加される。インダクタンスＬ３によって、半導体デバイス５０のゲート端子Ｇとエミッタ端子Ｅの間はショートされ、ゲート端子Ｇとエミッタ端子Ｅの間にバイアス電圧は印加されない。その結果、半導体デバイス５０はオフ状態となる。
When a bias voltage is applied from the
この状態で、インピーダンスアナライザ１によって容量が測定される。インダクタンスＬ１、Ｌ２、Ｌ３は、測定周波数帯域ではオープン状態となるので、インピーダンスアナライザ１から見ると、テストフィクスチャ９と半導体デバイス５０は、図２のような等価回路で表される。
In this state, the capacitance is measured by the
図２の等価回路において、各コンデンサは、ゲート−コレクタ間寄生容量ＣGCと、ゲート−エミッタ間寄生容量ＣGEと、コレクタ−エミッタ間寄生容量ＣCEと、バイパスコンデンサＣ1を表わす。 In the equivalent circuit shown in FIG. 2, each capacitor, gate - represents the emitter parasitic capacitance C CE, the bypass capacitor C 1 - and the collector parasitic capacitance C GC, gate - emitter parasitic capacitance C GE, collector.
図２の等価回路では、バイパスコンデンサＣ1とコレクタ−エミッタ間寄生容量ＣCEとが並列に接続されているが、Ｃ1＞＞ＣCEなので、図２の等価回路は、図３の等価回路で近似される。ここで、Ｃ1は、バイパスコンデンサＣ1の容量値である。ＣCEは、コレクタ−エミッタ間寄生容量ＣCEの大きさである。 In the equivalent circuit of FIG. 2, the bypass capacitor C 1 and the collector-emitter parasitic capacitance C CE are connected in parallel. However, since C 1 >> C CE , the equivalent circuit of FIG. 2 is equivalent to the equivalent circuit of FIG. Is approximated by Here, C 1 is a capacitance value of the bypass capacitor C 1 . C CE is the magnitude of the collector-emitter parasitic capacitance C CE .
さらに、図３の等価回路において、ゲート−コレクタ間寄生容量ＣGCとコンデンサＣ1とが直列に接続されているが、Ｃ1＞＞ＣGCなので、図３の等価回路は、図４の等価回路で近似される。ここで、Ｃ1は、バイパスコンデンサＣ1の容量値である。ＣGCは、コレクタ−エミッタ間寄生容量ＣGCの大きさである。 Further, in the equivalent circuit of FIG. 3, the gate-collector parasitic capacitance C GC and the capacitor C 1 are connected in series. However, since C 1 >> C GC , the equivalent circuit of FIG. It is approximated by a circuit. Here, C 1 is a capacitance value of the bypass capacitor C 1 . C GC is the magnitude of the collector-emitter parasitic capacitance C GC .
上述の仕組みによって、インピーダンスアナライザ１には、ゲート−コレクタ間寄生容量ＣGCとゲート−エミッタ間寄生容量ＣGEのみが並列に接続された状態となり、入力容量（＝ＣGC＋ＣGE）を測定することができる。
With the above-described mechanism, only the gate-collector parasitic capacitance C GC and the gate-emitter parasitic capacitance C GE are connected in parallel to the
入力容量以外の寄生容量（出力容量、帰還容量など）の測定に関しても上述と同じような要領で測定されている。つまり、入力容量以外の寄生容量に関しても、上述のブロックコンデンサ、交流遮断インダクタンスＬ、コレクタエミッタ間のバイパスコンデンサは、必ず使用されている。これらの組み合わせや配線の接続箇所を変更することによって、半導体デバイスの寄生容量のうち不要な寄生容量の影響を打消し、所望の寄生容量を測定することができる。さらに以下に示す内容は、例としてＣｉｓｓの測定を用いて説明するが、Ｃｉｓｓ以外の全ての半導体の寄生容量の測定方法に関しても適用可能である。 Measurements of parasitic capacitance other than input capacitance (output capacitance, feedback capacitance, etc.) are also performed in the same manner as described above. In other words, the block capacitor, the AC cutoff inductance L, and the bypass capacitor between the collector and emitter are always used for the parasitic capacitance other than the input capacitance. By changing these combinations and wiring connection locations, it is possible to cancel the influence of unnecessary parasitic capacitance among the parasitic capacitances of the semiconductor device, and to measure the desired parasitic capacitance. Further, the following contents will be described by using Ciss measurement as an example, but the present invention can be applied to a method for measuring parasitic capacitance of all semiconductors other than Ciss.
ブロックコンデンサＣBa〜ＣBdは、外部電源１０からの印加電圧に耐えられる仕様でなければならない。また、ブロックコンデンサＣBa〜ＣBdの容量が測定値に影響を与えないように、ブロックコンデンサＣBa〜ＣBdの容量は半導体デバイス５０の寄生容量よりも十分大きな値としなければならない。つまり、ブロックコンデンサＣBa〜ＣBdは、半導体デバイス５０の寄生容量よりも十分大きな容量値を有し、かつ印加される外部電圧よりも十分に大きな耐圧値を有することが必要である。
The block capacitors C Ba to C Bd must be able to withstand the applied voltage from the
したがって、印加する外部電圧を高電圧化（例えば１２００Ｖ）にしようとすれば、ブロックコンデンサＣBa〜ＣBdの耐圧を大きくしなければならず、それに応じてブロックコンデンサＣBa〜ＣBdの寸法も大きくなる。よって、設置スペース、使い勝手および測定精度の関係で外部電圧の高電圧化が律束されるという問題がある。 Therefore, if the external voltage to be applied is increased (for example, 1200 V), the withstand voltages of the block capacitors C Ba to C Bd must be increased, and the dimensions of the block capacitors C Ba to C Bd are correspondingly increased. growing. Therefore, there is a problem that the increase of the external voltage is limited due to the installation space, convenience, and measurement accuracy.
［第１の実施形態］
図５は、第１の実施形態の半導体デバイスの寄生容量測定システムの構成を表わす図である。
[First Embodiment]
FIG. 5 is a diagram illustrating the configuration of the semiconductor device parasitic capacitance measurement system according to the first embodiment.
共振装置３０が、テストフィクスチャ９とインピーダンスアナライザ１の間に設けられる。
A
共振装置３０は、ＬＣ回路１８ａ〜１８ｄと、ＨＣ端子２１ａ，２２ａと、ＨＰ端子２１ｂ，２２ｂと、ＬＰ端子２１ｃ，２２ｃと、ＬＣ端子２１ｄ，２２ｄとを備える。
The
ＨＣ端子２１ａは、インピーダンスアナライザ１のＨＣ端子５と接続する。ＨＣ端子２２ａは、テストフィクスチャ９のＨＣ端子１２と接続する。ＨＰ端子２１ｂは、インピーダンスアナライザ１のＨＰ端子６と接続する。ＨＰ端子２２ｂは、テストフィクスチャ９のＨＰ端子１３と接続する。ＬＰ端子２１ｃは、インピーダンスアナライザ１のＬＰ端子７と接続する。ＬＰ端子２２ｃは、テストフィクスチャ９のＬＰ端子１４と接続する。ＬＣ端子２１ｄは、インピーダンスアナライザ１のＬＣ端子８と接続する。ＬＣ端子２２ｄは、テストフィクスチャ９のＬＣ端子１５と接続する。
The
ＬＣ回路１８ａは、ＨＣ端子２１ａとＨＣ端子２２ａとの間に設けられる。ＬＣ回路１８ａは、コンデンサＣSaと、インダクタンスＬａとを含む。ＨＣ端子２１ａとＨＣ端子２２ａとの間に、コンデンサＣSaと、インダクタンスＬａとが直列に接続される。
The
ＬＣ回路１８ｂは、ＨＰ端子２１ｂとＨＰ端子２２ｂとの間に設けられる。ＬＣ回路１８ｂは、コンデンサＣSbと、インダクタンスＬｂとを含む。ＨＰ端子２１ｂとＨＰ端子２２ｂとの間に、コンデンサＣSbと、インダクタンスＬｂとが直列に接続される。
The
ＬＣ回路１８ｃは、ＬＰ端子２１ｃとＬＰ端子２２ｃとの間に設けられる。ＬＣ回路１８ｃは、コンデンサＣScと、インダクタンスＬｃとを含む。ＬＰ端子２１ｃとＬＰ端子２２ｃとの間に、コンデンサＣScと、インダクタンスＬｃとが直列に接続される。
The
ＬＣ回路１８ｄは、ＬＣ端子２１ｄとＬＣ端子２２ｄとの間に設けられる。ＬＣ回路１８ｄは、コンデンサＣSdと、インダクタンスＬｄとを含む。ＬＣ端子２１ｄとＬＣ端子２２ｄとの間に、コンデンサＣSdと、インダクタンスＬｄとが直列に接続される。
The
コンデンサＣSaとインダクタンスＬａとは、測定周波数（例えば１００ＫＨｚ）で共振する。コンデンサＣSbとインダクタンスＬｂとは、測定周波数（例えば１００ＫＨｚ）で共振する。コンデンサＣScとインダクタンスＬｃとは、測定周波数（例えば１００ＫＨｚ）で共振する。コンデンサＣSdとインダクタンスＬｄとは、測定周波数（例えば１００ＫＨｚ）で共振する。 The capacitor C Sa and the inductance La resonate at a measurement frequency (for example, 100 KHz). The capacitor C Sb and the inductance Lb resonate at a measurement frequency (for example, 100 KHz). The capacitor C Sc and the inductance Lc resonate at a measurement frequency (for example, 100 KHz). The capacitor C Sd and the inductance Ld resonate at a measurement frequency (for example, 100 KHz).
コンデンサＣSa〜ＣSdは、インピーダンスアナライザ１の接続端子５〜８を外部直流電圧から遮断するために、ブロックコンデンサＣBa〜ＣBdと同様に高耐圧仕様のものを使用する必要がある。
Capacitors C Sa to C Sd need to have high breakdown voltage specifications in the same manner as block capacitors C Ba to C Bd in order to cut off
ただし、ＬＣ回路１８ａ〜１８ｄは、直列共振現象によって、交流インピーダンスから抵抗成分を差し引いたリアクタンスが０Ωとなるため、印加電圧を高電圧化しても、従来の測定方法と同じ測定精度が得られる。
However, since the reactance of the
さらに、ブロックコンデンサＣBa〜ＣBdの容量は半導体デバイス５０の寄生容量よりも十分大きな値としなければならないのに対して、ＬＣ回路１８ａ〜１８ｄのコンデンサＣSa〜ＣSdは、外部からの直流印加電圧に耐えられる耐圧のものであれば、半導体デバイス５０の寄生容量よりも小さい容量でも良い。以下、この理由を説明する。
Furthermore, the capacities of the block capacitors C Ba to C Bd have to be sufficiently larger than the parasitic capacitance of the
たとえば、ブロックコンデンサＣBaと被測定容量Ｃｐとが直列に接続された場合、容量値Ｃは、以下の式で表される。 For example, when the block capacitor C Ba and the measured capacitance Cp are connected in series, the capacitance value C is expressed by the following equation.
Ｃ＝（ＣBa×Ｃｐ）／（ＣBa＋Ｃｐ）…（１）
ただし、式（１）におけるＣBaはブロックコンデンサＣBaの容量値、Ｃｐは被測定容量Ｃｐの容量値である。
C = (C Ba × Cp) / (C Ba + Cp) (1)
In Equation (1), C Ba is the capacitance value of the block capacitor C Ba , and Cp is the capacitance value of the measured capacitance Cp.
ＣBa＞＞Ｃｐの場合、容量値Ｃは、Ｃｐの値とほぼ等しくなる。つまり、被測定容量Ｃｐを測定するためにＣBa＞＞Ｃｐの条件が成立することが必要となる。 In the case of C Ba >> Cp, the capacitance value C is almost equal to the value of Cp. That is, the condition of C Ba >> Cp needs to be satisfied in order to measure the measured capacitance Cp.
一方、ＬＣ回路１８ａのインピーダンスＺｌｃは、以下の式で表される。
Ｚｌｃ＝ω×Ｌａ−１／（ω×ＣSa）…（２）
ただし、式（２）におけるＬａはインダクタンスＬａのインダクタンス値、ＣSaはコンデンサＣSaの容量値である。ωは、測定角周波数である。この測定角周波数は、測定周波数に２πを乗じた値である。
On the other hand, the impedance Zlc of the
Zlc = ω × La−1 / (ω × C Sa ) (2)
In Equation (2), La is the inductance value of the inductance La, and C Sa is the capacitance value of the capacitor C Sa. ω is the measurement angular frequency. This measurement angular frequency is a value obtained by multiplying the measurement frequency by 2π.
ＬＣ回路１８ａに被測定容量Ｃｐが直列に接続された場合、ＬＣ回路１８ａのインピーダンスＺｌｃ′は、以下の式で表される。
When the measured capacitor Cp is connected in series to the
Ｚｌｃ′＝ω×Ｌａ−１／（ω×ＣSa）−１／（ω×Ｃｐ）…（３）
ＬＣ回路１８ａが共振するように、ω×Ｌａ−１／（ω×ＣSa）＝０となるＬａとＣSaを設定すると、ＬＣ回路１８ａのインピーダンスＺｌｃ″は、以下の式で表される。
Zlc ′ = ω × La−1 / (ω × C Sa ) −1 / (ω × Cp) (3)
When La and C Sa are set such that ω × La−1 / (ω × C Sa ) = 0 so that the
Ｚｌｃ″＝１／（ω×Ｃｐ）…（４）
これによって、ωの値とＺｌｃ″の値によって、被測定容量Ｃｐの容量を測定することができる。つまり、ＬＣ回路１８ａを利用することによって、コンデンサＣBaの容量を被測定容量Ｃｐの容量よりもはるかに大きくしなくても、被測定容量Ｃｐの容量を測定することができる。
Zlc ″ = 1 / (ω × Cp) (4)
Thus, the capacitance of the measured capacitance Cp can be measured from the value of ω and the value of Zlc ″. That is, by using the
コンデンサＣSa〜ＣSdの容量はブロックコンデンサＣBa〜ＣBdよりも小さくてよいため、コンデンサＣSa〜ＣSdをブロックコンデンサＣBa〜ＣBdよりも小型にすることができる。 Since the capacitors C Sa to C Sd may have smaller capacities than the block capacitors C Ba to C Bd , the capacitors C Sa to C Sd can be made smaller than the block capacitors C Ba to C Bd .
外部電源１０から印加される電圧は、ＬＣ回路１８ａ〜１８ｄのコンデンサＣSa〜ＣSdにて遮断できるので、テストフィクスチャ９内のブロックコンデンサＣBa〜ＣBdを外す事が可能となる。また、ブロックコンデンサＣBa〜ＣBdを付けたままのテストフィクスチャでも、ブロックコンデンサＣBa〜ＣBdに掛る電圧は、コンデンサＣSa〜ＣSdによって分圧されるため高耐圧化が可能となる。たとえば、コンデンサを２つ直列に接続した場合、一方のコンデンサに掛る電圧は容量の逆数に比例するので、ブロックコンデンサＣBa〜ＣBdに掛る電圧は、ＬＣ回路が無い場合に比べて、ＣSa／（ＣBa＋ＣSa）、ＣSb／（ＣBb＋ＣSb）、ＣSc／（ＣBc＋ＣSc）、ＣSd／（ＣBd＋ＣSd）倍となる。
Since the voltage applied from the
たとえば、テストフィクスチャ９内のブロックコンデンサＣBaが存在し、ＬＣ回路１８ａと接続されている場合には、共振状態でも、１／（ω×ＣBa）のインピーダンスがテストフィクスチャ９に寄生する。
For example, when the block capacitor C Ba in the
これに対して、テストフィクスチャ９内のブロックコンデンサＣBa〜ＣBdが存在しない場合には、共振状態において、テストフィクスチャ９に寄生するインピーダンスから抵抗成分を差し引いたリアクタンスは０となり、高精度な測定が可能となる。
On the other hand, when the block capacitors C Ba to C Bd in the
［第２の実施形態］
図６は、第２の実施形態の半導体デバイスの寄生容量測定システムを表わす図である。
[Second Embodiment]
FIG. 6 is a diagram illustrating a parasitic capacitance measurement system for a semiconductor device according to the second embodiment.
この半導体デバイスの寄生容量測定システムは、モニタ端子２４ａ１〜２４ｄ１、２４ａ２〜２４ｄ２を共振装置３０内に備える。
This semiconductor device parasitic capacitance measurement system includes monitor terminals 24 a 1 to 24
モニタ端子２４ａ１は、ＨＣ端子２１ａとコンデンサＣSaの間のノードＮＤ１に接続される。モニタ端子２４ａ２は、インダクタンスＬａとＨＣ端子２２ａとの間のノードＮＤ２に接続される。
Monitor terminal 24a1 is connected to a node ND1 between the
モニタ端子２４ｂ１は、ＨＰ端子２１ｂとコンデンサＣSbの間のノードＮＤ３に接続される。モニタ端子２４ｂ２は、インダクタンスＬｂとＨＰ端子２２ｂとの間のノードＮＤ４に接続される。
The monitor terminal 24b1 is connected to a node ND3 between the
モニタ端子２４ｃ１は、ＬＰ端子２１ｃとコンデンサＣScの間のノードＮＤ５に接続される。モニタ端子２４ｃ２は、インダクタンスＬｃとＬＰ端子２２ｃとの間のノードＮＤ６に接続される。
The monitor terminal 24c1 is connected to a node ND5 between the
モニタ端子２４ｄ１は、ＬＣ端子２１ｄとコンデンサＣSdの間のノードＮＤ７に接続される。モニタ端子２４ｄ２は、インダクタンスＬｄとＬＣ端子２２ｄとの間のノードＮＤ８に接続される。
The monitor terminal 24d1 is connected to a node ND7 between the
測定者は、半導体デバイス５０の容量を測定する前に、ＬＣ回路１８ａ〜１８ｄが共振しているかどうかを調べる。
The measurer checks whether the
たとえば、ＬＣ回路１８ａの共振を調べるために、モニタ端子２４ａ１をインピーダンスアナライザ１のＨＰ端子６に接続し、モニタ端子２４ａ２をインピーダンスアナライザ１のＬＰ端子７に接続する。インピーダンスアナライザ１によって、容量が０ファラッドになっているか或いはリアクタンスが０Ωになっている場合に、ＬＣ回路１８ａが共振していると確認することできる。
For example, in order to examine the resonance of the
ＬＣ回路１８ｂ、１８ｃ、１８ｄも、同様にして共振しているかどうかを確認する。
以上のように、ＬＣ回路１８ａ〜１８ｄが共振するように調整することができる。
Similarly, the
As described above, the
［第３の実施形態］
図７は、第３の実施形態の半導体デバイスの寄生容量測定システムを表わす図である。
[Third Embodiment]
FIG. 7 is a diagram illustrating a parasitic capacitance measurement system for a semiconductor device according to the third embodiment.
この半導体デバイスの寄生容量測定システムは、モニタ端子２４の接続を電気的に切り替えるための切替器２５−１，２５−２を備える。 This semiconductor device parasitic capacitance measurement system includes switches 25-1 and 25-2 for electrically switching the connection of the monitor terminal 24.
切替器２５−１は、端子Ｐ１，Ｐ３，Ｐ５，Ｐ７，Ｐ９を含む。
端子Ｐ９は、モニタ端子２４−１と接続する。端子Ｐ１は、ＨＣ端子２１ａとコンデンサＣSaの間のノードＮＤ１に接続される。端子Ｐ３は、ＨＰ端子２１ｂとコンデンサＣSbの間のノードＮＤ３に接続される。端子Ｐ５は、ＬＰ端子２１ｃとコンデンサＣScの間のノードＮＤ５に接続される。端子Ｐ７は、ＬＣ端子２１ｄとコンデンサＣSdの間のノードＮＤ７に接続される。端子Ｐ９は、端子Ｐ１、端子Ｐ３、端子Ｐ５、端子Ｐ７のいずれかと接続することができる。
The switch 25-1 includes terminals P1, P3, P5, P7, and P9.
The terminal P9 is connected to the monitor terminal 24-1. Terminal P1 is connected to a node ND1 between the
切替器２５−２は、端子Ｐ２，Ｐ４，Ｐ６，Ｐ８，Ｐ１０を含む。
端子Ｐ１０は、モニタ端子２４−２と接続する。端子Ｐ２は、インダクタンスＬａとＨＣ端子２２ａとの間のノードＮＤ２に接続される。端子Ｐ４は、インダクタンスＬｂとＨＰ端子２２ｂとの間のノードＮＤ４に接続される。端子Ｐ６は、インダクタンスＬｃとＬＰ端子２２ｃとの間のノードＮＤ６に接続される。端子Ｐ８は、インダクタンスＬｄとＬＣ端子２２ｄとの間のノードＮＤ８に接続される。端子Ｐ１０は、端子Ｐ２、端子Ｐ４、端子Ｐ６、端子Ｐ８のいずれかと接続することができる。
The switch 25-2 includes terminals P2, P4, P6, P8, and P10.
Terminal P10 is connected to monitor terminal 24-2. The terminal P2 is connected to a node ND2 between the inductance La and the
切替器２５−１、２５−２の接続の切替は、人による操作によって行われるものとしてもよい。あるいは、自動的に切替え器２５−１，２５−２の接続が切り替えられるものとしてもよい。 The switching of the connection between the switchers 25-1 and 25-2 may be performed by a human operation. Alternatively, the connection of the switchers 25-1 and 25-2 may be automatically switched.
測定者は、半導体デバイス５０の容量を測定する前に、ＬＣ回路１８ａ〜１８ｄが共振しているかどうかを調べる。
The measurer checks whether the
ＬＣ回路１８ａの共振を調べるために、切替器２５−１の端子Ｐ９と端子Ｐ１とを接続し、切替器２５−２の端子Ｐ１０と端子Ｐ２とを接続し、モニタ端子２４−１をインピーダンスアナライザ１のＬＰ端子７を接続し、モニタ端子２４−２をインピーダンスアナライザ１のＨＰ端子６を接続する。インピーダンスアナライザ１によって、容量が０ファラッドになっているか或いはリアクタンスが０Ωになっている場合に、ＬＣ回路１８ａが共振していると確認することできる。
In order to investigate the resonance of the
切替器２５−１，２５−２で接続を切り替えることで、ＬＣ回路１８ｂ、１８ｃ、１８ｄも、同様にして共振しているかどうかを確認する。
By switching the connection with the switchers 25-1 and 25-2, it is confirmed whether the
以上のように、ＬＣ回路１８ａ〜１８ｄが共振するように調整することができる。
以上のように、第３の実施形態によれば、第２の実施形態よりも、モニタ端子を減らすことができるので、共振装置３０のサイズを小さくすることができる。また、第３の実施形態によれば、第２の実施形態よりも、ＬＰ端子７およびＨＰ端子６に接続するモニタ端子を切り替える手間を削減できる。
As described above, the
As described above, according to the third embodiment, the number of monitor terminals can be reduced as compared with the second embodiment, so that the size of the
［第４の実施形態］
図８は、第４の実施形態の半導体デバイスの寄生容量測定システムを表わす図である。
[Fourth Embodiment]
FIG. 8 is a diagram illustrating a parasitic capacitance measurement system for a semiconductor device according to the fourth embodiment.
第４の実施形態の半導体デバイスの寄生容量測定システムにおける共振装置３０のＬＣ回路３８ａ〜３８ｄは、図５の第１の実施形態のＬＣ回路１８ａ〜１８ｄに含まれるインダクタンスＬａ〜Ｌｄに代えて、可変インダクタンスＶＬａ〜ＶＬｄを備える。可変インダクタンスＶＬａ〜ＶＬｄのインダクタンス値は、共振装置３０に設けられた調整用のつまみを用いて調整することができる。
The
次に、ＬＣ回路３８ａ〜３８ｄが共振しているかどうかを調べる方法について説明する。以下に示す方法は、第２の実施形態で説明した方法と同様の方法である。
Next, a method for examining whether or not the
図９は、ＬＣ回路３８ａが共振しているかどうかを調べる場合におけるインピーダンスアナライザ１の端子と、共振装置３０の端子との接続を表わす図である。
FIG. 9 is a diagram showing the connection between the terminals of the
インピーダンスアナライザ１のＨＣ端子５と共振装置３０のＨＣ端子２１ａとが接続される。インピーダンスアナライザ１のＬＣ端子８と共振装置３０のＬＣ端子２１ｄとが接続される。インピーダンスアナライザ１のＨＰ端子６と共振装置３０のモニタ端子２４ａ１とが接続される。インピーダンスアナライザ１のＬＰ端子７と共振装置３０のモニタ端子２４ａ２とが接続される。
The
モニタ端子２４ａ１は、ＬＣ回路３８ａのノードＮＤ１に接続され、モニタ端子２４ａ２は、ＬＣ回路３８ａのノードＮＤ２に接続されるので、インピーダンスアナライザ１によって、容量が０ファラッドになっているか或いはリアクタンスが０Ωになっている場合に、ＬＣ回路３８ａが共振していると確認することできる。
Since the monitor terminal 24a1 is connected to the node ND1 of the
図１０は、ＬＣ回路３８ｂが共振しているかどうかを調べる場合におけるインピーダンスアナライザ１の端子と、共振装置３０の端子との接続を表わす図である。
FIG. 10 is a diagram illustrating the connection between the terminal of the
インピーダンスアナライザ１のＨＣ端子５と共振装置３０のＨＰ端子２１ｂとが接続される。インピーダンスアナライザ１のＬＣ端子８と共振装置３０のＬＣ端子２１ｄとが接続される。インピーダンスアナライザ１のＨＰ端子６と共振装置３０のモニタ端子２４ｂ１とが接続される。インピーダンスアナライザ１のＬＰ端子７と共振装置３０のモニタ端子２４ｂ２とが接続される。
The
モニタ端子２４ｂ１は、ＬＣ回路３８ｂのノードＮＤ３に接続され、モニタ端子２４ｂ２は、ＬＣ回路３８ｂのノードＮＤ４に接続されるので、インピーダンスアナライザ１によって、容量が０ファラッドになっているか或いはリアクタンスが０Ωになっている場合に、ＬＣ回路３８ｂが共振していると確認することできる。
Since the monitor terminal 24b1 is connected to the node ND3 of the
図１１は、ＬＣ回路３８ｃが共振しているかどうかを調べる場合におけるインピーダンスアナライザ１の端子と、共振装置３０の端子との接続を表わす図である。
FIG. 11 is a diagram illustrating the connection between the terminal of the
インピーダンスアナライザ１のＨＣ端子５と共振装置３０のＬＰ端子２１ｃとが接続される。インピーダンスアナライザ１のＬＣ端子８と共振装置３０のＬＣ端子２１ｄとが接続される。インピーダンスアナライザ１のＨＰ端子６と共振装置３０のモニタ端子２４ｃ１とが接続される。インピーダンスアナライザ１のＬＰ端子７と共振装置３０のモニタ端子２４ｃ２とが接続される。
The
モニタ端子２４ｃ１は、ＬＣ回路３８ｃのノードＮＤ５に接続され、モニタ端子２４ｃ２は、ＬＣ回路３８ｃのノードＮＤ６に接続されるので、インピーダンスアナライザ１によって、容量が０ファラッドになっているか或いはリアクタンスが０Ωになっている場合に、ＬＣ回路３８ｃが共振していると確認することできる。
The monitor terminal 24c1 is connected to the node ND5 of the
図１２は、ＬＣ回路３８ｄが共振しているかどうかを調べる場合におけるインピーダンスアナライザ１の端子と、共振装置３０の端子との接続を表わす図である。
FIG. 12 is a diagram illustrating the connection between the terminal of the
インピーダンスアナライザ１のＨＣ端子５と共振装置３０のＨＣ端子２１ａとが接続される。インピーダンスアナライザ１のＬＣ端子８と共振装置３０のＬＣ端子２１ｄとが接続される。インピーダンスアナライザ１のＨＰ端子６と共振装置３０のモニタ端子２４ｄ１とが接続される。インピーダンスアナライザ１のＬＰ端子７と共振装置３０のモニタ端子２４ｄ２とが接続される。
The
モニタ端子２４ｄ１は、ＬＣ回路３８ｄのノードＮＤ７に接続され、モニタ端子２４ｄ２は、ＬＣ回路３８ｄのノードＮＤ８に接続されるので、インピーダンスアナライザ１によって、容量が０ファラッドになっているか或いはリアクタンスが０Ωになっている場合に、ＬＣ回路３８ｄが共振していると確認することできる。
Since the monitor terminal 24d1 is connected to the node ND7 of the
ＬＣ回路３８ａが測定周波数において共振していない場合に、共振するように、調整用のつまみによって可変インダクタンスＶＬａのインダクタンス値を調整することができる。同様に、ＬＣ回路３８ｂ〜３８ｄが共振していない場合に、共振するように、調整用のつまみによって可変インダクタンスＶＬｂ〜ＶＬｄのインダクタンス値を調整することができる。
When the
その後、インピーダンスアナライザ１によって半導体デバイス５０の寄生容量を測定する際に各ＬＣ回路３８ａ，３８ｂ，３８ｃ，３８ｄのそれぞれが測定周波数で共振することになり、そのインピーダンスから抵抗成分を差し引いたリアクタンスを０Ωにすることができる。
Thereafter, when the parasitic capacitance of the
［第５の実施形態］
図１３は、第５の実施形態の半導体デバイスの寄生容量測定システムの構成を表わす図である。
[Fifth Embodiment]
FIG. 13 is a diagram illustrating a configuration of a semiconductor device parasitic capacitance measurement system according to the fifth embodiment.
第５の実施形態の半導体デバイスの寄生容量測定システムは、図５の第１の実施形態のＬＣ回路１８ａ〜１８ｄに代えて、ＬＣ回路４８ａ〜４８ｄを備える。
The semiconductor device parasitic capacitance measurement system of the fifth embodiment includes
ＬＣ回路４８ａは、ＬＣ回路１８ａに含まれるインダクタンスＬａに代えて、直列に接続された租調整用の可変インダクタンスＶＬａ１と微調整用の可変インダクタンスＶＬａ２とを備える。
The
ＬＣ回路４８ｂは、ＬＣ回路１８ｂに含まれるインダクタンスＬｂに代えて、直列に接続された租調整用の可変インダクタンスＶＬｂ１と微調整用の可変インダクタンスＶＬｂ２とを備える。
The LC circuit 48b includes a variable inductance VLb1 for adjustment and a variable inductance VLb2 for fine adjustment connected in series, instead of the inductance Lb included in the
ＬＣ回路４８ｃは、ＬＣ回路１８ｃに含まれるインダクタンスＬｃに代えて、直列に接続された租調整用の可変インダクタンスＶＬｃ１と微調整用の可変インダクタンスＶＬｃ２とを備える。
The
ＬＣ回路４８ｄは、ＬＣ回路１８ｄに含まれるインダクタンスＬｄに代えて、直列に接続された租調整用の可変インダクタンスＶＬｂ１と微調整用の可変インダクタンスＶＬｂ２とを備える。
The LC circuit 48d includes a variable inductance VLb1 for adjustment and a variable inductance VLb2 for fine adjustment connected in series instead of the inductance Ld included in the
可変インダクタンスＶＬａ１〜ＶＬｄ１、ＶＬａ２〜ＶＬｄ２のインダクタンス値は、共振装置３０に設けられた調整用のつまみを用いて調整することができる。
The inductance values of the variable inductances VLa1 to VLd1 and VLa2 to VLd2 can be adjusted using an adjustment knob provided in the
租調整用と微調整用の可変インダクタンを２種類設ける事によって、共振状態にできる周波数帯域を広くできるとともに、微調整が可能となるので、ＬＣ回路４８ａ〜４８ｄを正確に共振状態にすることができる。
By providing two types of variable inductance for fine adjustment and fine adjustment, it is possible to widen the frequency band that can be in the resonance state and fine adjustment is possible, so that the
なお、本実施の形態では、可変の２つのインダクタンスを直列に接続したが、これに代えて、固定のインダクタンスと微調整用の可変のインダクタンスを直列に接続するものとしてもよい。 In the present embodiment, two variable inductances are connected in series, but instead of this, a fixed inductance and a variable inductance for fine adjustment may be connected in series.
［第６の実施形態］
図１４は、第６の実施形態の半導体デバイスの寄生容量測定システムの構成を表わす図である。
[Sixth Embodiment]
FIG. 14 is a diagram illustrating a configuration of a semiconductor device parasitic capacitance measurement system according to the sixth embodiment.
第６の実施形態の半導体デバイスの寄生容量測定システムは、図５の第１の実施形態のＬＣ回路１８ａ〜１８ｄに代えて、コンデンサＣSa、コンデンサＣSb、ＬＣ回路３８ｃ、およびＬＣ回路３８ｄを備える。
The semiconductor device parasitic capacitance measurement system of the sixth embodiment includes a capacitor C Sa , a capacitor C Sb , an
コンデンサＣSaは、ＨＣ端子２１ａとＨＣ端子２２ａとの間に設けられる。
コンデンサＣSbは、ＨＰ端子２１ｂとＨＰ端子２２ｂとの間に設けられる。
The capacitor C Sa is provided between the
The capacitor C Sb is provided between the
ＬＣ回路３８ｃは、ＬＰ端子２１ｃとＬＰ端子２２ｃとの間に設けられる。ＬＣ回路３８ｃは、コンデンサＣScと、可変インダクタンスＶＬｃとを含む。ＬＰ端子２１ｃとＬＰ端子２２ｃとの間に、コンデンサＣScと、可変インダクタンスＶＬｃとが直列に接続される。
The
ＬＣ回路３８ｄは、ＬＣ端子２１ｄとＬＣ端子２２ｄとの間に設けられる。ＬＣ回路３８ｄは、コンデンサＣSdと、可変インダクタンスＶＬｄとを含む。ＬＣ端子２１ｄとＬＣ端子２２ｄとの間に、コンデンサＣSdと、可変インダクタンスＶＬｄとが直列に接続される。
The
コンデンサＣSa〜ＣSdは、インピーダンスアナライザ１の接続端子５〜８を外部直流電圧から遮断するために、ブロックコンデンサＣBa〜ＣBdと同様に外部電源１０の電圧よりも高い耐圧仕様のものを使用する。
Capacitors C Sa to C Sd are of a withstand voltage specification higher than the voltage of the
モニタ端子２４ａ１は、ＨＣ端子２１ａとコンデンサＣSaの間のノードＮＤ１に接続される。モニタ端子２４ａ２は、コンデンサＣSaとＨＣ端子２２ａとの間のノードＮＤ２に接続される。
Monitor terminal 24a1 is connected to a node ND1 between the
モニタ端子２４ｂ１は、ＨＰ端子２１ｂとコンデンサＣSbの間のノードＮＤ３に接続される。モニタ端子２４ｂ２は、コンデンサＣSbとＨＰ端子２２ｂとの間のノードＮＤ４に接続される。
The monitor terminal 24b1 is connected to a node ND3 between the
モニタ端子２４ｃ１は、ＬＰ端子２１ｃとコンデンサＣScの間のノードＮＤ５に接続される。モニタ端子２４ｃ２は、可変インダクタンスＶＬｃとＬＰ端子２２ｃとの間のノードＮＤ６に接続される。
The monitor terminal 24c1 is connected to a node ND5 between the
モニタ端子２４ｄ１は、ＬＣ端子２１ｄとコンデンサＣSdの間のノードＮＤ７に接続される。モニタ端子２４ｄ２は、可変インダクタンスＶＬｄとＬＣ端子２２ｄとの間のノードＮＤ８に接続される。
The monitor terminal 24d1 is connected to a node ND7 between the
ＬＣ回路３８ｄの可変インダクタンスＶＬｄを調整し、ＨＣ端子５からＬＣ端子８までの経路（以下、閉回路α）において直列共振するようにする。つまり、閉回路α上で、コンデンサＣSaと、ＬＣ回路３８ｄを構成する可変インダクタンスＶＬｄ、コンデンサＣSdのトータルで共振状態にする。
The variable inductance VLd of the
具体的には、閉回路αのインピーダンスＺαは以下の式で表される。
Ｚα＝ω×Ｌｄ−１／｛ω×（ＣSa＋ＣSd）｝…（５）
共振状態となるために、インピーダンスＺαから抵抗成分を差し引いたリアクタンスが０Ωとなるように、可変インダクタンスＶＬｄを調整すれば、インピーダンスＺαから抵抗成分を差し引いたリアクタンスを０にすることができる。ただし、式（５）におけるＬｄは可変インダクタンスＶＬｄのインダクタンス、ＣSaはコンデンサＣSaの容量、ＣSdはコンデンサＣSdの容量を表わす。
Specifically, the impedance Zα of the closed circuit α is expressed by the following equation.
Zα = ω × Ld−1 / {ω × (C Sa + C Sd )} (5)
If the variable inductance VLd is adjusted so that the reactance obtained by subtracting the resistance component from the impedance Zα becomes 0Ω in order to enter the resonance state, the reactance obtained by subtracting the resistance component from the impedance Zα can be reduced to zero. In Equation (5), Ld represents the inductance of the variable inductance VLd, C Sa represents the capacitance of the capacitor C Sa , and C Sd represents the capacitance of the capacitor C Sd .
図１５は、経路αにおいて共振しているかどうかを調べる場合におけるインピーダンスアナライザ１の端子と、共振装置３０の端子との接続を表わす図である。
FIG. 15 is a diagram illustrating a connection between the terminal of the
テストフィクスチャ９内の半導体デバイス５０のコレクタ端子Ｃ、ゲート端子Ｇ、およびエミッタ端子Ｅがショートされる。インピーダンスアナライザ１のＨＣ端子５と共振装置３０のＨＣ端子２１ａとが接続される。インピーダンスアナライザ１のＬＣ端子８と共振装置３０のＬＣ端子２１ｄとが接続される。インピーダンスアナライザ１のＨＰ端子６と共振装置３０のモニタ端子２４ａ１とが接続される。インピーダンスアナライザ１のＬＰ端子７と共振装置３０のモニタ端子２４ｄ１とが接続される。
The collector terminal C, gate terminal G, and emitter terminal E of the
モニタ端子２４ａ１は、ＨＣ端子２１ａとコンデンサＣSaの間のノードＮＤ１に接続され、モニタ端子２４ｄ１は、ＬＣ端子２１ｄとコンデンサＣSdの間のノードＮＤ７に接続されるので、インピーダンスアナライザ１によって、容量が０ファラッドになっているか或いはリアクタンスが０Ωになっている場合に、閉回路αが共振していると確認することできる。
Monitor terminal 24a1 is connected to a node ND1 between the
さらに、ＬＣ回路３８ｃの可変インダクタンスＶＬｃを調整し、ＨＰ端子６からＬＰ端子７までの経路（以下、閉回路β）において直列共振するようにする。つまり、閉回路β上で、コンデンサＣSbと、ＬＣ回路３８ｃを構成する可変インダクタンスＶＬｃ、コンデンサＣScのトータルで共振状態にする。
Further, the variable inductance VLc of the
具体的には、閉回路βのインピーダンスＺβは以下の式で表される。
Ｚβ＝ω×Ｌｃ−１／｛ω×（ＣSb＋ＣSc）｝…（６）
共振状態となるために、インピーダンスＺβから抵抗成分を差し引いたリアクタンスが０Ωとなるように、可変インダクタンスＶＬｃを調整すれば、インピーダンスＺβから抵抗成分を差し引いたリアクタンスを０にすることができる。ただし、式（６）におけるＬｃは可変インダクタンスＶＬｃのインダクタンス、ＣSbはコンデンサＣSbの容量、ＣScはコンデンサＣScの容量を表わす。
Specifically, the impedance Zβ of the closed circuit β is expressed by the following equation.
Zβ = ω × Lc−1 / {ω × (C Sb + C Sc )} (6)
If the variable inductance VLc is adjusted so that the reactance obtained by subtracting the resistance component from the impedance Zβ is 0Ω in order to enter the resonance state, the reactance obtained by subtracting the resistance component from the impedance Zβ can be reduced to zero. In Equation (6), Lc represents the inductance of the variable inductance VLc, C Sb represents the capacitance of the capacitor C Sb , and C Sc represents the capacitance of the capacitor C Sc .
図１６は、閉回路βにおいて共振しているかどうかを調べる場合におけるインピーダンスアナライザ１の端子と、共振装置３０の端子との接続を表わす図である。
FIG. 16 is a diagram illustrating the connection between the terminal of the
テストフィクスチャ９内の半導体デバイス５０のコレクタ端子Ｃ、ゲート端子Ｇ、およびエミッタ端子Ｅがショートされる。インピーダンスアナライザ１のＨＣ端子５と共振装置３０のＨＰ端子２１ｂとが接続される。インピーダンスアナライザ１のＬＣ端子８と共振装置３０のＬＰ端子２１ｃとが接続される。インピーダンスアナライザ１のＨＰ端子６と共振装置３０のモニタ端子２４ｂ１とが接続される。インピーダンスアナライザ１のＬＰ端子７と共振装置３０のモニタ端子２４ｃ１とが接続される。
The collector terminal C, gate terminal G, and emitter terminal E of the
モニタ端子２４ｂ１は、ＨＣ端子２１ｂとコンデンサＣSbの間のノードＮＤ３に接続され、モニタ端子２４ｃ１は、ＬＣ端子２１ｃとコンデンサＣScの間のノードＮＤ５に接続されるので、インピーダンスアナライザ１によって、容量が０ファラッドになっているか或いはリアクタンスが０Ωになっている場合に、閉回路βが共振していると確認することできる。
Since the monitor terminal 24b1 is connected to the node ND3 between the HC terminal 21b and the capacitor C Sb , and the monitor terminal 24c1 is connected to the node ND5 between the
以上のように、第６の実施形態によれば、テストフィクスチャ９内部の寄生インピーダンスから抵抗成分を差し引いたリアクタンスが０Ωになる様に調整する事により、テストフィクスチャ９に寄生する配線インダクタンスの影響を受けずに測定できる。これによって、上述の実施の形態に比べてさらに精度を上げる事ができる。
As described above, according to the sixth embodiment, by adjusting the reactance obtained by subtracting the resistance component from the parasitic impedance inside the
なお、本実施の形態では、テストフィクスチャ９が、ブロックコンデンサＣBa〜ＣBdを含む場合でも、ブロックコンデンサＣBa〜ＣBdを含めて共振状態にすることが可能であり、テストフィクスチャ９内のブロックコンデンサＣBa〜ＣBdの有無に関わらず、精度の良い測定が可能となる。
In this embodiment, the
なお、本実施の形態では、ＬＣ回路をＬＰ端子７に接続される端子とＬＣ端子８に接続される端子に接続し、コンデンサをＨＣ端子５に接続される端子とＨＰ端子６に接続される端子に接続したが、これに限定されるものではない。
In the present embodiment, the LC circuit is connected to the terminal connected to the
ＬＣ回路をＨＣ端子５およびＬＣ端子８のうちのいずれか一方に接続し、コンデンサをＨＣ端子５およびＬＣ端子８のうちの他方に接続し、ＬＣ回路をＨＰ端子６およびＬＰ端子７のうちのいずれか一方に接続し、コンデンサをＨＰ端子６およびＬＣ端子７のうちの他方に接続するものとしてもよい。
The LC circuit is connected to one of the
［第７の実施形態］
図１７は、第７の実施形態の半導体デバイスの寄生容量測定システムの構成を表わす図である。
[Seventh Embodiment]
FIG. 17 is a diagram illustrating a configuration of a semiconductor device parasitic capacitance measurement system according to the seventh embodiment.
第７の実施形態の半導体デバイスの寄生容量測定システムの共振装置３０は、図８の共振装置３０の構成に加えて、ＬＣ回路６５を備える。
The
ＬＣ回路６５は、ＬＣ回路３８ｂと、テストフィクスチャ９の端子１３との間のノードＮＤ４と、ＬＣ回路３８ｃとテストフィクスチャ９の端子１４との間のノードＮＤ６との間に配置される。
The
ＬＣ回路６５は、直列に接続されたコンデンサＣkと、可変インダクタンスＶＬｋとを備える。コンデンサＣkは、ノードＮＤ４に接続し、可変インダクタンスＶＬｋは、ノードＮＤ６に接続する。
可変インダクタンスＶＬｋのインダクタンス値を調整することによって、ＬＣ回路６５が、テストフィクスチャ９内部の寄生容量と並列共振するようにすることができる。以下、この理由を説明する。
By adjusting the inductance value of the variable inductance VLk, the
図１８は、共振装置３０がＬＣ回路６５を備えない場合のテストフィクスチャ９および半導体デバイス５０の等価回路を表す図である。
FIG. 18 is a diagram illustrating an equivalent circuit of the
テストフィクスチャ９の内部のゲート端子Ｇに接続される配線ラインとエミッタ端子Ｅに接続される配線ラインに浮遊容量Ｃm1（容量値Ｃm1）が存在し、テストフィクスチャ９の内部のゲート端子Ｇに接続される配線ラインとコレクタ端子Ｃに接続される配線ラインに浮遊容量Ｃm2（容量値Ｃm2）が存在し、テストフィクスチャ９の内部のエミッタ端子Ｅに接続される配線ラインとコレクタ端子Ｃに接続される配線ラインに浮遊容量Ｃm3（容量値Ｃm3）が存在する。
The stray capacitance C m1 (capacitance value C m1 ) exists in the wiring line connected to the gate terminal G inside the
この状態で容量を測定した場合に、高周波なので、Ｌ１、Ｌ２、Ｌ３は上述の通り、オープン状態となる、また、浮遊容量Ｃm3は、コンデンサＣ1と並列に接続されており、Ｃm3＜＜Ｃ1なのでｃm3は無視できる。さらに、Ｃm2＜＜Ｃ1なので、入力容量Ｃｉｓｓは、以下の式で表される。 When measured capacitance in this state, the high frequency, L1, L2, L3 are as described above, in an open state, also, the stray capacitance C m3 is connected in parallel with the capacitor C 1, C m3 <<C 1, so c m3 can be ignored. Further, since C m2 << C 1 , the input capacitance Ciss is expressed by the following equation.
Ｃｉｓｓ＝ＣGC＋ＣGE＋Ｃm1＋Ｃm2…（７）
よって、測定される入力容量は、実際の入力容量（ＣGC＋ＣGE）よりもＣm1＋Ｃm2だけ大きくなる。
Ciss = C GC + C GE + C m1 + C m2 (7)
Therefore, the measured input capacity is larger by C m1 + C m2 than the actual input capacity (C GC + C GE ).
図１９は、共振装置３０がＬＣ回路６５を備える場合のテストフィクスチャ９、半導体デバイス５０およびＬＣ回路６５の等価回路を表わす図である。
FIG. 19 is a diagram illustrating an equivalent circuit of the
ＬＣ回路６５が、ゲート端子Ｇとエミッタ端子Ｅ間に接続されると、アドミッタンスは以下のようになる。
When the
Ｙ＝ｊ×ω×（Ｃｉｓｓ＋Ｃm1＋Ｃm2）＋ｊ×（ω×Ｃk−１／（ω×Ｌｋ）…（８）
式（８）を変形すると以下のようになる。
Y = j × ω × (Ciss + C m1 + C m2 ) + j × (ω × C k −1 / (ω × Lk) (8)
The equation (8) is transformed as follows.
Ｙ＝ｊ×ω×Ｃｉｓｓ＋ｊ×ω×（Ｃm1＋Ｃm2＋Ｃk）−１／（ω×Ｌｋ）…（９）
ここで、ω×（Ｃm1＋Ｃm2＋Ｃk）−１／（ω×Ｌｋ）＝０となるように、Ｌｋを調整すれば、アドミッタンスＹ′は、以下の式で表される。
Y = j × ω × Ciss + j × ω × (C m1 + C m2 + C k ) −1 / (ω × Lk) (9)
Here, if Lk is adjusted so that ω × (C m1 + C m2 + C k ) −1 / (ω × Lk) = 0, the admittance Y ′ is expressed by the following equation.
Ｙ′＝ｊ×ω×Ｃｉｓｓ…（１０）
よって、浮遊容量の影響のない正確な測定が可能となる。
Y ′ = j × ω × Ciss (10)
Therefore, accurate measurement without the influence of stray capacitance becomes possible.
なお、調整の際には、コレクタ端子Ｃ、ゲート端子Ｇ、エミッタ端子Ｅをオープンの状態とω×（Ｃm1＋Ｃm2＋Ｃk）−１／（ω×Ｌｋ）＝が０となるように、可変インダクタンスＶＬｋのインダクタンス値Ｌｋが調整される。 In the adjustment, the collector terminal C, the gate terminal G, and the emitter terminal E are opened, and ω × (C m1 + C m2 + C k ) −1 / (ω × Lk) = is zero. The inductance value Lk of the variable inductance VLk is adjusted.
第６の実施形態では、測定回路に寄生する直列インピーダンスの影響をリジェクトする事ができるが、測定回路に浮遊容量による並列アドミタンスが寄生している場合には効果が低い。特に、被測定デバイスが小型化し寄生容量が低くなるに従って、または測定周波数が高周波化することにより、テストフィクスチャ内部の浮遊容量が無視出来なくなる場合が考えられる。 In the sixth embodiment, the influence of the series impedance parasitic on the measurement circuit can be rejected, but the effect is low when parallel admittance due to stray capacitance is parasitic on the measurement circuit. In particular, there may be a case where the stray capacitance inside the test fixture cannot be ignored as the device under measurement is reduced in size and the parasitic capacitance is reduced or the measurement frequency is increased.
第７の実施形態では、テストフィクスチャ９の半導体デバイス５０のゲート端子Ｇが接続される端子と、テストフィクスチャ９の半導体デバイス５０のエミッタ端子Ｅが接続される端子との間に並列共振用回路を接続し、テストフィクスチャ９の浮遊容量を並列共振させることにより、テストフィクスチャ９内部の浮遊容量の影響を打ち消すことが可能となる。
In the seventh embodiment, parallel resonance is performed between a terminal to which the gate terminal G of the
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
１ インピーダンスアナライザ、２ 発振器、３ ベクトル電流計、４ ベクトル電圧計、５，１２，２１ａ，２２ａ ＨＣ端子、６，１３，２１ｂ，２２ｂ ＨＰ端子、７，１４，２１ｃ，２２ｃ ＬＰ端子、８，１５，２１ｄ，２２ｄ ＬＣ端子、９ テストフィクスチャ、１０ 外部電源、２４−１，２４−２，２４ａ１，２４ａ２，２４ｂ１，２４ｂ２，２４ｃ１，２４ｃ２，２４ｄ１，２４ｄ２ モニタ端子、１８ａ〜１８ｄ，３８ａ〜３８ｄ，４８ａ〜４８ｄ，６５ ＬＣ回路、２５−１，２５−２ 切替器、３０ 共振装置、５０ 半導体デバイス、Ｐ１〜Ｐ１０ 端子、ＮＤ１〜ＮＤ８ ノード、Ｃ1，ＣSa〜ＣSd，ＣBa〜ＣBd，Ｃk コンデンサ、Ｌ１，Ｌ２，Ｌ３，Ｌａ〜Ｌｄ，ＶＬａ〜ＶＬｄ，ＶＬａ１〜ＶＬｄ１，ＶＬａ２〜ＶＬｄ２，ＶＬｋ インダクタンス。 1 impedance analyzer, 2 oscillator, 3 vector ammeter, 4 vector voltmeter, 5, 12, 21a, 22a HC terminal, 6, 13, 21b, 22b HP terminal, 7, 14, 21c, 22c LP terminal, 8, 15 , 21d, 22d LC terminal, 9 test fixture, 10 external power supply, 24-1, 24-2, 24a1, 24a2, 24b1, 24b2, 24c1, 24c2, 24d1, 24d2 monitor terminal, 18a-18d, 38a-38d, 48a to 48d, 65 LC circuit, 25-1 and 25-2 switch, 30 resonator, 50 semiconductor devices, P1 to P10 terminals, ND1～ND8 node, C 1, C Sa ~C Sd , C Ba ~C Bd , C k capacitors, L1, L2, L3, La~Ld , VLa~VLd, VLa1~VLd1, VLa2~VLd2, V k inductance.
Claims (10)
各々が、インピーダンスアナライザの対応する端子と前記テストフィクスチャの対応する端子の間に接続され、前記インピーダンスアナライザによって前記半導体デバイスの寄生容量を測定する際に測定周波数で共振するように構成された直列に接続されたインダクタンスとコンデンサとからなる複数のＬＣ回路を備え、
前記コンデンサは、前記テストフィクスチャに接続される外部電源の印加電圧よりも高い耐圧のコンデンサである、半導体デバイスの寄生容量測定システムにおける共振装置。 A resonance device in a semiconductor device parasitic capacitance measurement system comprising an impedance analyzer and a test fixture connectable to a semiconductor device to be tested.
Each series connected between a corresponding terminal of an impedance analyzer and a corresponding terminal of the test fixture, and configured to resonate at a measurement frequency when measuring the parasitic capacitance of the semiconductor device by the impedance analyzer A plurality of LC circuits composed of an inductance and a capacitor connected to
The resonance device in a semiconductor device parasitic capacitance measurement system, wherein the capacitor is a capacitor having a withstand voltage higher than an applied voltage of an external power source connected to the test fixture.
第２のモニタ端子と、
前記複数のＬＣ回路の一端のうちのいずれと前記第１のモニタ端子と接続するかを切替えることが可能な第１の切替器と、
前記複数のＬＣ回路の他端のうちのいずれと前記第２のモニタ端子と接続するかを切替えることが可能な第２の切替器とを備えた、請求項１に記載の半導体デバイスの寄生容量測定システムにおける共振装置。 A first monitor terminal;
A second monitor terminal;
A first switch capable of switching which one of one end of the plurality of LC circuits is connected to the first monitor terminal;
2. The parasitic capacitance of the semiconductor device according to claim 1, further comprising: a second switch capable of switching which one of the other ends of the plurality of LC circuits and the second monitor terminal are connected to. A resonant device in a measurement system.
前記インピーダンスアナライザの端子と前記テストフィクスチャの第１の端子との間に配置される直列に接続された第１のインダクタンスと第１のコンデンサからなる第１のＬＣ回路と、
前記インピーダンスアナライザの端子と前記テストフィクスチャの第２の端子との間に配置される直列に接続された第２のインダクタンスと第２のコンデンサからなる第２のＬＣ回路と、
前記インピーダンスアナライザの端子と前記テストフィクスチャの第３の端子との間に配置される第３のコンデンサと、
前記インピーダンスアナライザの端子と前記テストフィクスチャの第４の端子との間に配置される第４のコンデンサとを備え、
前記第１のＬＣ回路は、前記インピーダンスアナライザの第１の電流印加端子および第２の電流印加端子のうちの一方に接続され、前記第３のコンデンサは、前記インピーダンスアナライザの前記第１の電流印加端子および前記第２の電流印加端子のうちの他方に接続され、
前記第２のＬＣ回路は、前記インピーダンスアナライザの第１の電圧モニタ端子および第２の電圧モニタ端子のうちの一方に接続され、前記第４のコンデンサは、前記インピーダンスアナライザの前記第１の電圧モニタ端子および前記第２の電圧モニタ端子のうちの他方に接続され、
前記第１、第２、第３および第４のコンデンサは、前記テストフィクスチャに接続される外部電源の印加電圧よりも高い耐圧のコンデンサである、半導体デバイスの寄生容量測定システムにおける共振装置。 A resonance device in a semiconductor device parasitic capacitance measurement system comprising an impedance analyzer and a test fixture connectable to a semiconductor device to be tested.
A first LC circuit comprising a first inductance and a first capacitor connected in series disposed between a terminal of the impedance analyzer and a first terminal of the test fixture;
A second LC circuit comprising a second inductance and a second capacitor connected in series, arranged between the terminal of the impedance analyzer and the second terminal of the test fixture;
A third capacitor disposed between a terminal of the impedance analyzer and a third terminal of the test fixture;
A fourth capacitor disposed between a terminal of the impedance analyzer and a fourth terminal of the test fixture;
The first LC circuit is connected to one of a first current application terminal and a second current application terminal of the impedance analyzer, and the third capacitor is connected to the first current application terminal of the impedance analyzer. Connected to the other of the terminal and the second current application terminal,
The second LC circuit is connected to one of a first voltage monitor terminal and a second voltage monitor terminal of the impedance analyzer, and the fourth capacitor is connected to the first voltage monitor of the impedance analyzer. A terminal and the other of the second voltage monitor terminals;
The first, second, third, and fourth capacitors are resonant devices in a semiconductor device parasitic capacitance measurement system, the capacitors having a higher withstand voltage than an applied voltage of an external power source connected to the test fixture.
前記インピーダンスアナライザの第１の電流印加端子と前記テストフィクスチャの第１の端子との間に配置される直列に接続された第１のインダクタンスと第１のコンデンサからなる第１のＬＣ回路と、
前記インピーダンスアナライザの第１の電圧モニタ端子と前記テストフィクスチャの第２の端子との間に配置される直列に接続された第２のインダクタンスと第２のコンデンサからなる第２のＬＣ回路と、
前記インピーダンスアナライザの第２の電圧モニタ端子と前記テストフィクスチャの第３の端子との間に配置される第３のインダクタンスと第３コンデンサからなる第３のＬＣ回路と、
前記インピーダンスアナライザの第２の電流印加端子と前記テストフィクスチャの第４の端子との間に配置される直列に接続された第４のインダクタンスと第４のコンデンサからなる第４のＬＣ回路と、
前記第２のＬＣ回路と前記テストフィクスチャの第２の端子との間の第１のノードと、前記第３のＬＣ回路と前記テストフィクスチャの第３の端子との間の第２のノードとの間に配置される直列に接続された第５のインダクタンスと第５のコンデンサからなる第５のＬＣ回路とを備え、
前記第１、第２、第３および第４のコンデンサは、前記テストフィクスチャに接続される外部電源の印加電圧よりも高い耐圧のコンデンサであり、前記第５のインダクタンスは、共振用の可変インダクタンスである、半導体デバイスの寄生容量測定システムにおける共振装置。 A resonance device in a semiconductor device parasitic capacitance measurement system comprising an impedance analyzer and a test fixture connectable to a semiconductor device to be tested.
A first LC circuit comprising a first inductance and a first capacitor connected in series, disposed between a first current application terminal of the impedance analyzer and a first terminal of the test fixture;
A second LC circuit comprising a second inductance and a second capacitor connected in series, disposed between a first voltage monitor terminal of the impedance analyzer and a second terminal of the test fixture;
A third LC circuit comprising a third inductance and a third capacitor disposed between a second voltage monitor terminal of the impedance analyzer and a third terminal of the test fixture;
A fourth LC circuit comprising a fourth inductance and a fourth capacitor connected in series, disposed between the second current application terminal of the impedance analyzer and the fourth terminal of the test fixture;
A first node between the second LC circuit and a second terminal of the test fixture, and a second node between the third LC circuit and a third terminal of the test fixture A fifth inductance circuit connected in series and a fifth LC circuit comprising a fifth capacitor,
The first, second, third and fourth capacitors are capacitors having a withstand voltage higher than an applied voltage of an external power supply connected to the test fixture, and the fifth inductance is a variable inductance for resonance. A resonance device in a parasitic capacitance measurement system of a semiconductor device.
テスト対象の半導体デバイスに接続可能なテストフィクスチャと、
請求項１〜８のいずれか１項に記載の共振装置とを備えた半導体デバイスの寄生容量測定システム。 An impedance analyzer;
A test fixture that can be connected to the semiconductor device under test;
A system for measuring a parasitic capacitance of a semiconductor device, comprising the resonance apparatus according to claim 1.
前記共振装置は、
各々が、インピーダンスアナライザの対応する端子と前記テストフィクスチャの対応する端子の間に接続され、直列に接続された可変のインダクタンスとコンデンサからなる複数のＬＣ回路と、前記複数のＬＣ回路の各々の両端に接続された複数のモニタ端子を備え、前気コンデンサは、前記テストフィクスチャに接続される外部電源の印加電圧よりも高い耐圧のコンデンサであり、
前記モニタ端子の出力に基づいて、前記複数のＬＣ回路に含まれる可変のインダクタンスのインダクタンス値を調整するステップと、
前記インピーダンスアナライザによって前記半導体デバイスの寄生容量を測定する際に測定周波数で前記複数のＬＣ回路を共振させるステップとを備えた、半導体デバイスの寄生容量の測定方法。 A semiconductor device parasitic capacitance measurement method using a semiconductor device parasitic capacitance measurement system including an impedance analyzer, a test fixture connectable to a semiconductor device to be tested, and a resonance device,
The resonant device is:
A plurality of LC circuits each including a variable inductance and a capacitor connected in series, each connected between a corresponding terminal of an impedance analyzer and a corresponding terminal of the test fixture; and each of the plurality of LC circuits Provided with a plurality of monitor terminals connected to both ends, the front air capacitor is a capacitor having a higher withstand voltage than the applied voltage of the external power supply connected to the test fixture,
Adjusting an inductance value of a variable inductance included in the plurality of LC circuits based on an output of the monitor terminal;
A step of resonating the plurality of LC circuits at a measurement frequency when the parasitic capacitance of the semiconductor device is measured by the impedance analyzer.
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