JP2017084885A - Composite wiring board - Google Patents
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Abstract
Description
本発明は、複数の半導体素子を搭載する第1の配線基板に、それらの複数の半導体素子間を接続するための第2の配線基板を埋設して成る複合配線基板に関するものである。 The present invention relates to a composite wiring board formed by embedding a second wiring board for connecting a plurality of semiconductor elements in a first wiring board on which a plurality of semiconductor elements are mounted.
図3に、従来の複合配線基板50を示す。複合配線基板50は、第1の配線基板60と第2の配線基板70とから成る。第1の配線基板60は、その上面に第1の半導体素子81が搭載される第1の搭載部60Aと、第2の半導体素子82が搭載される第2の搭載部60Bとを有している。第2の配線基板70は、第1の配線基板60の上面に、第1の搭載部60Aから第2の搭載部60Bとの間に部分的に跨って埋設されている。第1の配線基板60の上面と第2の配線基板70の上面とは面一となっている。なお、第1および第2の半導体素子81,82は、その一方がMPU、他方がメモリであり、両者間のデータのやり取りを第2の配線基板70を介して行い、外部とのデータのやり取りを第1の配線基板60を介して行うようになっている。
FIG. 3 shows a conventional
第1の配線基板60は、絶縁基板61の内部および表面に配線導体62が配設されて成る。第1の配線基板60の第1の搭載部60Aには、第1の半導体素子81の電極に半田接続される第1の半導体素子接続ポスト63が形成されている。第1の配線基板60の第2の搭載部60Bには、第2の半導体素子82の電極に半田接続される第2の半導体素子接続ポスト64が形成されている。第1および第2の半導体素子接続ポスト63,64は直径が75〜100μmで、絶縁基板61上面からの高さが5〜25μmの円柱状である。第1および第2の半導体素子接続ポスト63,64配列ピッチは、100〜150μm程度である。
The
第1の配線基板60の下面には、外部の電気回路基板に接続される外部接続パッド65が形成されている。外部接続パッド65は、直径が300〜650μmの円板状である。なお、第1および第2の半導体素子接続ポスト63,64と外部接続パッド65とは、所定のもの同士が配線導体62を介して互いに電気的に接続されている。
第2の配線基板70は、絶縁基板71の内部および表面に配線導体72が配設されて成る。第2の配線基板70における第1の搭載部60Aには、第1の半導体素子81の電極に半田接続される第3の半導体素子接続ポスト73が形成されている。第2の配線基板70における第2の搭載部60Bには、第2の半導体素子82の電極に半田接続される第4の半導体素子接続ポスト74が形成されている。第3および第4の半導体素子接続ポスト73,74は、直径が25〜50μmで、絶縁基板71上面からの高さが5〜25μmの円柱状である。第3および第4の半導体素子接続ポスト73,74の配列ピッチは、30〜75μmである。第3の半導体素子接続ポスト73と第4の半導体素子接続ポスト74とは、所定のもの同士が配線導体72を介して互いに接続されている。
The
さらに、第1および第2の半導体素子接続ポスト63,64には、半田バンプ66が溶着されており、第3および第4の半導体素子接続ポスト73,74には、半田バンプ75が溶着されている。そして、図4に示すように、第1の半導体素子81の電極と第1および第3の半導体素子接続ポスト63,73とを、それぞれ半田バンプ66,75を介して半田接続するとともに、第2の半導体素子82の電極と第2および第4の半導体素子接続ポスト64,74とを、それぞれ半田バンプ66,75を介して半田接続することにより、第1および第2の半導体素子81,82が複合配線基板50に搭載される。
Further,
しかしながら、この複合配線基板50においては、第1および第2の半導体素子接続ポスト63,64は、その直径が75〜100μmと大きく、かつその配列ピッチが100〜150μmと広いものの、第3および第4の半導体素子接続ポスト73,74は、その直径が25〜50μmと小さく、かつその配列ピッチが30〜75μmと狭い。そのため、第3および第4の半導体素子接続ポスト73,74と第1および第2の半導体素子の電極とを半田バンプ75により半田接続すると、隣接する半田バンプ75同士が接触して電気的な短絡を引き起こしやすかった。
However, in this
本発明は、広い配列ピッチで形成された半導体素子接続ポストと狭い配列ピッチで形成された半導体素子接続ポストとを有する複合配線基板において、狭い配列ピッチで形成された半導体素子接続ポストと半導体素子の電極とを接続する半田バンプ同士の間に電気的な短絡が発生しにくい複合配線基板を提供することを目的とする。 The present invention relates to a composite wiring board having semiconductor element connection posts formed with a wide arrangement pitch and semiconductor element connection posts formed with a narrow arrangement pitch. An object of the present invention is to provide a composite wiring board in which an electrical short circuit hardly occurs between solder bumps connecting electrodes.
本発明の複合配線基板は、上面に第1の半導体素子が搭載される第1の搭載部および第2の半導体素子が搭載される第2の搭載部を有し、前記第1の搭載部に前記第1の半導体素子の電極に半田接続される複数の第1の半導体素子接続ポストを第1の配列ピッチで有するとともに、前記第2の搭載部に前記第2の半導体素子の電極に半田接続される複数の第2の半導体素子接続ポストを前記第1の配列ピッチで有する第1の配線基板と、前記第1の配線基板の上面に、前記第1の搭載部と前記第2の搭載部との間に部分的に跨って前記第1の配線基板の上面と面一で埋設されており、前記第1の搭載部に前記第1の半導体素子の電極に半田接続される複数の第3の半導体素子接続ポストを前記第1の配列ピッチよりも小さな第2の配列ピッチで有するとともに前記第2の搭載部に前記第2の半導体素子の電極に半田接続される複数の第4の半導体素子接続ポストを前記第2の配列ピッチで有する第2の配線基板と、を具備して成る複合配線基板であって、前記第3および第4の半導体素子接続ポストの高さが前記第1および第2の半導体素子接続ポストの高さより高いことを特徴とするものである。 The composite wiring board of the present invention has a first mounting portion on which the first semiconductor element is mounted and a second mounting portion on which the second semiconductor element is mounted on the upper surface. A plurality of first semiconductor element connection posts that are solder-connected to the electrodes of the first semiconductor element have a first arrangement pitch and are solder-connected to the electrodes of the second semiconductor element on the second mounting portion. A first wiring board having a plurality of second semiconductor element connection posts to be arranged at the first arrangement pitch, and the first mounting part and the second mounting part on an upper surface of the first wiring board. Between the first wiring board and the upper surface of the first wiring board, and is embedded in the first mounting portion by soldering to the electrodes of the first semiconductor element. The semiconductor element connection posts of the second arrangement pitch smaller than the first arrangement pitch And a second wiring board having a plurality of fourth semiconductor element connection posts soldered to the electrodes of the second semiconductor element on the second mounting portion at the second arrangement pitch. A height of the third and fourth semiconductor element connection posts is higher than that of the first and second semiconductor element connection posts.
本発明の複合配線基板によれば、配列ピッチの小さな第3および第4の半導体素子接続ポストの高さが、配列ピッチの大きな第1および第2の半導体素子接続ポストの高さよりも高い。したがって、第3の半導体素子接続ポストとこれに接続される第1の半導体素子の電極との距離および第4の半導体素子接続ポストとこれに接続される第2の半導体素子の電極との距離が、第1の半導体素子接続ポストとこれに接続される第1の半導体素子の電極との距離および第2の半導体素子接続ポストとこれに接続される第2の半導体素子の電極との距離よりも近くなる。そのため、第3の半導体素子接続ポストとこれに接続される第1の半導体素子の電極および第4の半導体素子接続ポストとこれに接続される第2の半導体素子の電極とを接続する半田の量を少なくして接続することができる。その結果、第3および第4の半導体素子接続ポストと第1および第2の半導体素子の電極とを接続する半田バンプ同士の電気的な短絡を有効に防止しつつ第1の半導体素子および第2の半導体素子を搭載することが可能となる。 According to the composite wiring board of the present invention, the heights of the third and fourth semiconductor element connection posts having a small arrangement pitch are higher than the heights of the first and second semiconductor element connection posts having a large arrangement pitch. Therefore, the distance between the third semiconductor element connection post and the electrode of the first semiconductor element connected thereto and the distance between the fourth semiconductor element connection post and the electrode of the second semiconductor element connected thereto are as follows. More than the distance between the first semiconductor element connection post and the electrode of the first semiconductor element connected thereto, and the distance between the second semiconductor element connection post and the electrode of the second semiconductor element connected thereto Get closer. Therefore, the amount of solder connecting the third semiconductor element connection post and the electrode of the first semiconductor element connected thereto and the fourth semiconductor element connection post and the electrode of the second semiconductor element connected thereto It can be connected with less. As a result, the first semiconductor element and the second semiconductor element can be effectively prevented from being electrically short-circuited between the solder bumps connecting the third and fourth semiconductor element connection posts and the electrodes of the first and second semiconductor elements. It is possible to mount the semiconductor element.
次に、本発明の複合配線基板の一実施形態例を図1および図2を参照して説明する。図1に示すように、本例の複合配線基板10は、第1の配線基板20と第2の配線基板30とから成る。第1の配線基板20は、その上面に第1の半導体素子41が搭載される第1の搭載部20Aと、第2の半導体素子42が搭載される第2の搭載部20Bとを有している。第2の配線基板30は、第1の配線基板20の上面に、第1の搭載部20Aから第2の搭載部20Bとの間に部分的に跨って埋設されている。第1の配線基板20の上面と第2の配線基板30の上面とは面一になっている。なお、第1および第2の半導体素子41,42は、その一方がMPU、他方がメモリであり、両者間のデータのやり取りを第2の配線基板30を介して行い、外部とのデータのやり取りを第1の配線基板20を介して行うようになっている。
Next, an embodiment of the composite wiring board of the present invention will be described with reference to FIGS. As shown in FIG. 1, the
第1の配線基板20は、有機材料系の絶縁基板21の内部および表面に配線導体22が配設されて成る。絶縁基板21を形成する材料としては、ガラスクロス入りの熱硬化性樹脂や、ガラスクロス無しの熱硬化性樹脂が用いられる。絶縁基板21は、これらの材料を複数層積層することにより形成されている。また、配線導体22としては、銅箔や銅めっき等の銅が好適に用いられる。
The
第1の配線基板20の第1の搭載部20Aには、第1の半導体素子41の電極に半田接続される第1の半導体素子接続ポスト23が形成されている。第1の配線基板20の第2の搭載部20Bには、第2の半導体素子42の電極に半田接続される第2の半導体素子接続ポスト24が形成されている。第1および第2の半導体素子接続ポスト23,24は直径が75〜100μmで、絶縁基板21上面からの高さが5〜25μmの円柱状である。第1および第2の半導体素子接続ポスト23,24配列ピッチは、100〜150μm程度である。これらの半導体素子接続ポスト23,24は銅めっきから成る。
A first semiconductor
第1の配線基板20の下面には、外部の電気回路基板に接続される外部接続パッド25が形成されている。外部接続パッド25は、直径が300〜650μmの円板状である。なお、第1および第2の半導体素子接続ポスト23,24と外部接続パッド25とは、所定のもの同士が配線導体22を介して互いに電気的に接続されている。外部接続パッド25は、銅めっきから成る。
第2の配線基板30は、絶縁基板31の内部および表面に配線導体32が配設されて成る。絶縁基板31を形成する材料としては、シリコンやガラス等の無機材料系やガラスクロス入りの熱硬化性樹脂やガラスクロス無しの熱硬化性樹脂、液晶ポリマー等の有機材料系の絶縁材料が用いられる。配線導体32としては、銅が好適に用いられる。
The
第2の配線基板30における第1の搭載部20Aには、第1の半導体素子41の電極に半田接続される第3の半導体素子接続ポスト33が形成されている。第2の配線基板30における第2の搭載部20Bには、第2の半導体素子42の電極に半田接続される第4の半導体素子接続ポスト34が形成されている。第3および第4の半導体素子接続ポスト33,34は、直径が25〜50μmで、絶縁基板31上面からの高さが10〜50μmの円柱状であり、第1および第2の半導体素子接続ポスト23,24よりも5〜25μm高い。第3および第4の半導体素子接続ポスト33,34の配列ピッチは、30〜75μmである。第3の半導体素子接続ポスト33と第4の半導体素子接続ポスト34とは、所定のもの同士が配線導体32を介して互いに接続されている。これらの第3および第4の半導体素子接続ポスト33,34は、銅めっきから成る。
A third semiconductor
さらに、第1および第2の半導体素子接続ポスト23,24には、半田バンプ26が溶着されており、第3および第4の半導体素子接続ポスト33,34には、半田バンプ35が溶着されている。そして、図2に示すように、第1の半導体素子41の電極と第1および第3の半導体素子接続ポスト23,33とを、それぞれ半田バンプ26,35を介して半田接続するとともに、第2の半導体素子42の電極と第2および第4の半導体素子接続ポスト24,34とを、それぞれ半田バンプ26,35を介して半田接続することにより、第1および第2の半導体素子41,42が複合配線基板10に搭載される。
Further, solder bumps 26 are welded to the first and second semiconductor element connection posts 23 and 24, and solder bumps 35 are welded to the third and fourth semiconductor element connection posts 33 and 34. Yes. Then, as shown in FIG. 2, the electrodes of the
このとき、本例の複合配線基板10においては、配列ピッチの小さな第3および第4の半導体素子接続ポスト33,34の高さが、配列ピッチの大きな第1および第2の半導体素子接続ポスト23,24よりも5〜25μm高い。したがって、第3の半導体素子接続ポスト33とこれに接続される第1の半導体素子41の電極との距離および第4の半導体素子接続ポスト34とこれに接続される第2の半導体素子42の電極との距離が、第1の半導体素子接続ポスト23とこれに接続される第1の半導体素子41の電極との距離および第2の半導体素子接続ポスト24とこれに接続される第2の半導体素子42の電極との距離よりも近くなる。そのため、第3の半導体素子接続ポスト33とこれに接続される第1の半導体素子41の電極および第4の半導体素子接続ポスト34とこれに接続される第2の半導体素子42の電極とを接続する半田35の量を少なくして接続することができる。その結果、互いに隣接する半田35による電気的な短絡を有効に防止しつつ第1の半導体素子41および第2の半導体素子42を搭載することが可能となる。
At this time, in the
かくして、本例の複合配線基板10によれば、狭い配列ピッチで形成された半導体素子接続ポスト33,34と半導体素子41,42との電極とを接続する半田バンプ35同士の間に電気的な短絡が発生しにくい複合配線基板10を提供することができる。
Thus, according to the
10 複合配線基板
20 第1の配線基板
20A 第1の搭載部
20B 第2の搭載部
23 第1の半導体素子接続ポスト
24 第2の半導体素子接続ポスト
30 第2の配線基板
33 第3の半導体素子接続ポスト
34 第4の半導体素子接続ポスト
41 第1の半導体素子
42 第2の半導体素子
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Claims (1)
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JP2015209504A JP2017084885A (en) | 2015-10-26 | 2015-10-26 | Composite wiring board |
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JP2015209504A Pending JP2017084885A (en) | 2015-10-26 | 2015-10-26 | Composite wiring board |
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