JP2017059555A

JP2017059555A - Ferroelectric transistor memory

Info

Publication number: JP2017059555A
Application number: JP2015180253A
Authority: JP
Inventors: 幸広金子; Yukihiro Kaneko; 上田　路人; Michihito Ueda; 路人上田; 雄西谷; Yu Nishitani
Original assignee: Panasonic Intellectual Property Management Co Ltd
Current assignee: Panasonic Intellectual Property Management Co Ltd
Priority date: 2015-09-14
Filing date: 2015-09-14
Publication date: 2017-03-23

Abstract

PROBLEM TO BE SOLVED: To solve a problem that it is difficult to read out variation of a conductance varying like an exponential function when multi-value data are read out, and provide a ferroelectric memory capable of storing easily readable multi-value data.SOLUTION: A ferroelectric gate transistor comprises a gate electrode, a ferroelectric film, a semiconductor film, a first electrode in contact with the semiconductor film, and a second electrode in contact with the semiconductor film. The distance between an arbitrary point of the first electrode and the second electrode nearest from the arbitrary point is not constant in an element.SELECTED DRAWING: Figure 1B

Description

本発明は、ゲート絶縁膜を強誘電体膜で構成した電界効果トランジスタ型の半導体記憶装置に関する。 The present invention relates to a field effect transistor type semiconductor memory device in which a gate insulating film is formed of a ferroelectric film.

強誘電体を用いた不揮発性メモリには、大きく分けてキャパシタ型と、ゲート絶縁膜を強誘電体膜で構成した電界効果トランジスタ（Field Effect Transistor、ＦＥＴ）型との２種類がある。 There are two types of nonvolatile memories using ferroelectrics: a capacitor type and a field effect transistor (FET) type in which a gate insulating film is formed of a ferroelectric film.

キャパシタ型は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、情報の０、１を区別する。強誘電体キャパシタに蓄積された分極は、その上下に配置された電極に誘起される電荷と結合しており、電圧を切断した状態で消失しない。しかし、情報を読み出す際に、記憶していた分極を破壊し、情報を失ってしまうため、この方式においては情報の再書き込み動作が必要となる。そのため、読み出し動作毎に行われる再書き込みに伴って分極反転が繰り返され、分極の疲労劣化が問題となる。さらに、この構造では分極電荷をセンスアンプで読み出すため、センスアンプの検知限界以上の電荷量（典型的には１００ｆＣ）が必要である。強誘電体は面積あたりの分極電荷が材料固有であり、素子を微細化する場合であっても、同じ材料を使う限り電極面積は一定の大きさが必要である。従って、プロセスルールの微細化に比例縮小してキャパシタサイズを小さくすることは困難であり、大容量化に不適である。 The capacitor type has a structure similar to that of a dynamic random access memory (DRAM), holds charges in a ferroelectric capacitor, and distinguishes 0 and 1 of information depending on the polarization direction of the ferroelectric. The polarization accumulated in the ferroelectric capacitor is combined with the charges induced in the electrodes arranged above and below it, and does not disappear when the voltage is cut off. However, when the information is read out, the stored polarization is destroyed and the information is lost. In this method, an information rewriting operation is required. For this reason, the polarization inversion is repeated with the rewriting performed every reading operation, and the fatigue deterioration of the polarization becomes a problem. Furthermore, in this structure, since the polarization charge is read out by the sense amplifier, a charge amount (typically 100 fC) that is greater than the detection limit of the sense amplifier is required. A ferroelectric has a polarization charge per area inherent to the material, and even when the element is miniaturized, the electrode area needs to have a certain size as long as the same material is used. Therefore, it is difficult to reduce the capacitor size in proportion to the miniaturization of the process rule, which is not suitable for increasing the capacity.

これに対して、ＦＥＴ型の強誘電体メモリは、強誘電体膜の分極の向きによって変化するチャネル層の導通状態を検出することにより情報を読み出すため、非破壊での情報の読み出しが可能である。さらに、ＦＥＴの増幅作用によって出力電圧振幅を大きくすることができ、スケーリング則に依存した微細化が可能である。従来、チャネル層となるシリコン基板上にゲート絶縁膜となる強誘電体膜を形成したＦＥＴ型トランジスタが提案されている。この構造は、Metal-Ferroelectric-Semiconductor（ＭＦＳ）型ＦＥＴと呼ばれている。ＭＦＳＦＥＴの構造の例としては特許文献１に記載の下部ゲート電極を用いた構造が考案されている。 On the other hand, FET-type ferroelectric memory reads information by detecting the conduction state of the channel layer that changes depending on the polarization direction of the ferroelectric film, so it is possible to read information nondestructively. is there. Further, the output voltage amplitude can be increased by the amplification action of the FET, and miniaturization depending on the scaling law is possible. Conventionally, FET transistors have been proposed in which a ferroelectric film serving as a gate insulating film is formed on a silicon substrate serving as a channel layer. This structure is called a Metal-Ferroelectric-Semiconductor (MFS) type FET. As an example of the structure of the MFSFET, a structure using a lower gate electrode described in Patent Document 1 has been devised.

一方、強誘電体を用いた半導体記憶装置では強誘電体の分極の強さを調整することで多値データを記憶できることは周知の事実である。つまり、チャネルに流れる電流は強誘電体に接したゲート電極に印加する電圧、および印加時間によって変化する。 On the other hand, it is a well-known fact that a semiconductor memory device using a ferroelectric can store multivalued data by adjusting the polarization intensity of the ferroelectric. That is, the current flowing through the channel varies depending on the voltage applied to the gate electrode in contact with the ferroelectric and the application time.

特開２００８−２７０３１３号公報JP 2008-270313 A

特許文献１に代表されるＭＦＳＦＥＴは、強誘電体に接するゲート電圧を種々変更することで多値データを記憶する。この場合、書き込み電圧に対して、チャネルコンダクタンスが非線形的に変化してしまう。 The MFSFET represented by Patent Document 1 stores multilevel data by variously changing the gate voltage in contact with the ferroelectric. In this case, the channel conductance changes nonlinearly with respect to the write voltage.

また、強誘電体に接するゲート電圧の印加時間を種々変更することでも多値データを記憶する。この場合も、電圧印可時間に応じて、チャネルコンダクタンスが非線形的に変化してしまう。 The multi-value data is also stored by variously changing the application time of the gate voltage in contact with the ferroelectric. Also in this case, the channel conductance changes nonlinearly according to the voltage application time.

また、コンダクタンスは指数関数的に変化する。ここで言う指数関数的とはたとえば1pSから1mSへと桁で変化するということである。 Conductance varies exponentially. The exponential term here means that it changes in digits from 1 pS to 1 mS, for example.

図２は特許文献１に記載のＭＦＳＦＥＴと構成を一にするＭＦＳＦＥＴに対して、強誘電体に接するゲート電極に印加する電圧の印加時間を変化させ、データを書き込んだ場合のドレイン電流値である。前述のように書き込み電圧印可時間を線形的に増加させていくと、ドレイン電流は非線形的に変化する。図３は図２の結果を縦軸、横軸共に対数プロットし直したものである。ドレイン電流が指数関数的に増加することがわかる。 FIG. 2 shows the drain current value when data is written by changing the application time of the voltage applied to the gate electrode in contact with the ferroelectric, with respect to the MFSFET having the same configuration as the MFSFET described in Patent Document 1. . As described above, when the write voltage application time is increased linearly, the drain current changes nonlinearly. FIG. 3 is a logarithmic plot of the results of FIG. 2 on both the vertical and horizontal axes. It can be seen that the drain current increases exponentially.

一方で、多値データを読み出す際、指数関数的なコンダクタンスの変化を読み出すことは困難であり、多くの部品を要する。 On the other hand, when reading multi-value data, it is difficult to read an exponential change in conductance, and many parts are required.

本発明は、かかる点に鑑みなされ、その主な目的は、容易に読み出すことが可能な多値データを記憶できる強誘電体メモリを提供することにある。 The present invention has been made in view of such points, and a main object thereof is to provide a ferroelectric memory capable of storing multi-value data that can be easily read.

本発明は、ゲート電極、強誘電体膜、半導体膜、前記半導体膜に接する第一の電極、前記半導体膜に接する第二の電極からなる、強誘電体ゲートトランジスタであって、
前記第一の電極の任意の点から、最も近い前記第二の電極間の距離が、素子内で一定ではないことを特徴とする。 The present invention is a ferroelectric gate transistor comprising a gate electrode, a ferroelectric film, a semiconductor film, a first electrode in contact with the semiconductor film, and a second electrode in contact with the semiconductor film,
The distance between the second electrodes closest to any point of the first electrode is not constant in the element.

本発明は、電圧印可時間に対し、コンダクタンスが線型に変化する強誘電体メモリを提供する。 The present invention provides a ferroelectric memory in which conductance changes linearly with respect to voltage application time.

図１Ａは、第１実施形態による強誘電体トランジスタ１の断面図を示す。FIG. 1A is a sectional view of a ferroelectric transistor 1 according to the first embodiment. 図１Ｂは、第１実施形態による強誘電体トランジスタ１の上面図を示す。FIG. 1B shows a top view of the ferroelectric transistor 1 according to the first embodiment. 図２は、第１実施形態による強誘電体トランジスタ１において、時刻Δｔの間に満たされる低抵抗領域の概念図である。FIG. 2 is a conceptual diagram of a low resistance region that is satisfied during the time Δt in the ferroelectric transistor 1 according to the first embodiment. 図３Ａは、第２実施形態による強誘電体トランジスタ１の断面図を示す。FIG. 3A shows a cross-sectional view of the ferroelectric transistor 1 according to the second embodiment. 図３Ｂは、第２実施形態による強誘電体トランジスタ１の上面図を示す。FIG. 3B shows a top view of the ferroelectric transistor 1 according to the second embodiment. 図４は、第２実施形態による強誘電体トランジスタ１において、時刻Δｔの間に満たされる低抵抗領域の概念図である。FIG. 4 is a conceptual diagram of a low resistance region that is filled during time Δt in the ferroelectric transistor 1 according to the second embodiment. 図５Ａは、第３実施形態による強誘電体トランジスタ１の断面図を示す。FIG. 5A shows a cross-sectional view of the ferroelectric transistor 1 according to the third embodiment. 図５Ｂは、第３実施形態による強誘電体トランジスタ１の上面図を示す。FIG. 5B shows a top view of the ferroelectric transistor 1 according to the third embodiment. 図６は、第３実施形態による強誘電体トランジスタ１における、抵抗変化の概念図である。FIG. 6 is a conceptual diagram of resistance change in the ferroelectric transistor 1 according to the third embodiment. 図７は、第３実施形態による強誘電体トランジスタ１における、電圧印可時間とコンダクタンス変化の関係を示す概念図である。FIG. 7 is a conceptual diagram showing the relationship between voltage application time and conductance change in the ferroelectric transistor 1 according to the third embodiment. 図８Ａは、第４実施形態による強誘電体トランジスタ１の断面図を示す。FIG. 8A shows a cross-sectional view of the ferroelectric transistor 1 according to the fourth embodiment. 図８Ｂは、第４実施形態による強誘電体トランジスタ１の上面図を示す。FIG. 8B shows a top view of the ferroelectric transistor 1 according to the fourth embodiment. 図９は、第４実施形態による強誘電体トランジスタ１における、抵抗変化の概念図である。FIG. 9 is a conceptual diagram of resistance change in the ferroelectric transistor 1 according to the fourth embodiment. 図１０は、第４実施形態による強誘電体トランジスタ１における、電圧印可時間とコンダクタンス変化の関係を示す概念図である。FIG. 10 is a conceptual diagram showing the relationship between the voltage application time and the conductance change in the ferroelectric transistor 1 according to the fourth embodiment. 図１１Ａは、実施例１における強誘電体トランジスタ１の上面図を示す。FIG. 11A shows a top view of the ferroelectric transistor 1 in the first embodiment. 図１１Ｂは、実施例１における強誘電体トランジスタ１の上面図において、ソース電極Ｓとドレイン電極Ｄの位置を示すために、ソース電極Ｓとドレイン電極Ｄの距離Ｌと、ソース電極Ｓを中心にした時の角度θの代表例を示したものである。FIG. 11B is a top view of the ferroelectric transistor 1 in Example 1, and shows the distance L between the source electrode S and the drain electrode D and the source electrode S in order to show the positions of the source electrode S and the drain electrode D. A representative example of the angle θ is shown. 図１２は、実施例１による強誘電体トランジスタ１における、電圧印可時間とコンダクタンス変化の関係を示す図である。FIG. 12 is a diagram illustrating the relationship between voltage application time and conductance change in the ferroelectric transistor 1 according to the first embodiment. 図１３Ａは、実施例２における強誘電体トランジスタ１の上面図を示す。FIG. 13A shows a top view of the ferroelectric transistor 1 in the second embodiment. 図１３Ｂは、実施例２における強誘電体トランジスタ１の上面図において、ソース電極Ｓとドレイン電極Ｄの位置を示すために、ソース電極Ｓとドレイン電極Ｄの距離Ｌと、そのＹ軸方向の位置の代表例を示したものである。FIG. 13B shows the distance L between the source electrode S and the drain electrode D and the position in the Y-axis direction in order to show the positions of the source electrode S and the drain electrode D in the top view of the ferroelectric transistor 1 in Example 2. This is a representative example. 図１４は、実施例２による強誘電体トランジスタ１における、電圧印可時間とコンダクタンス変化の関係を示す図である。FIG. 14 is a diagram showing the relationship between voltage application time and conductance change in the ferroelectric transistor 1 according to the second embodiment. 図１５Ａは、実施例３における強誘電体トランジスタ１の上面図を示す。FIG. 15A shows a top view of the ferroelectric transistor 1 in the third embodiment. 図１５Ｂは、実施例３における強誘電体トランジスタ１の上面図において、ソース電極Ｓとドレイン電極Ｄの位置を示すために、ソース電極Ｓとドレイン電極Ｄの距離Ｌと、ソース電極Ｓを中心にした時の角度θを示したものである。FIG. 15B shows a distance L between the source electrode S and the drain electrode D and the source electrode S in order to show the positions of the source electrode S and the drain electrode D in the top view of the ferroelectric transistor 1 in Example 3. This shows the angle θ at the time. 図１６は、実施例３による強誘電体トランジスタ１における、電圧印可時間とコンダクタンス変化の関係を示す図である。FIG. 16 is a diagram showing the relationship between the voltage application time and the conductance change in the ferroelectric transistor 1 according to the third embodiment. 図１７Ａは、実施例４における強誘電体トランジスタ１の上面図を示す。FIG. 17A is a top view of the ferroelectric transistor 1 in the fourth embodiment. 図１７Ｂは、実施例４における強誘電体トランジスタ１の上面図において、ソース電極Ｓとドレイン電極Ｄの位置を示すために、ソース電極Ｓとドレイン電極Ｄの距離Ｌと、そのＹ軸方向の位置を示したものである。FIG. 17B is a top view of the ferroelectric transistor 1 according to the fourth embodiment. In order to show the positions of the source electrode S and the drain electrode D, the distance L between the source electrode S and the drain electrode D and the position in the Y-axis direction are shown. Is shown. 図１８は、実施例４による強誘電体トランジスタ１における、電圧印可時間とコンダクタンス変化の関係を示す図である。FIG. 18 is a diagram illustrating the relationship between voltage application time and conductance change in the ferroelectric transistor 1 according to the fourth embodiment.

以下、本発明の実施形態が、図面を参照しながら説明される。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１実施形態）
図１Ａは、第１実施形態による強誘電体トランジスタ１の断面図を示す。図１Ｂは、強誘電体トランジスタ１の上面図を示す。 (First embodiment)
FIG. 1A is a sectional view of a ferroelectric transistor 1 according to the first embodiment. FIG. 1B shows a top view of the ferroelectric transistor 1.

図１Ａおよび図１Ｂに示されるように、強誘電体トランジスタ１は、基板１１、基板１１上に形成された電極層１３、電極層１３上に形成された強誘電体層１５、強誘電体層１５上に形成されたゲート電極Ｇ、強誘電体層１５上に形成された半導体層１７、半導体層１７上に形成されたドレイン電極Ｄ、および半導体層１７上に形成されたソース電極Ｓを備えている。ゲート電極Ｇは、強誘電体層１５に形成されたコンタクトホールに充填されたコンタクトプラグ１９を介して電極層５３と電気的に接続されている。ソース電極Ｓおよびドレイン電極Ｄは、所定の間隔をおいて半導体層１７上に配置されている。 1A and 1B, a ferroelectric transistor 1 includes a substrate 11, an electrode layer 13 formed on the substrate 11, a ferroelectric layer 15 formed on the electrode layer 13, and a ferroelectric layer. A gate electrode G formed on the semiconductor layer 17, a semiconductor layer 17 formed on the ferroelectric layer 15, a drain electrode D formed on the semiconductor layer 17, and a source electrode S formed on the semiconductor layer 17. ing. The gate electrode G is electrically connected to the electrode layer 53 through a contact plug 19 filled in a contact hole formed in the ferroelectric layer 15. The source electrode S and the drain electrode D are disposed on the semiconductor layer 17 at a predetermined interval.

次に、このような構造を有する強誘電体トランジスタ１にデータが記憶される仕組みが説明される。以下、「上方向」とは、電極層１３から半導体層１７に向かう方向を意味する。「下方向」とは半導体層１７から電極層１３へ向かう方向を意味する。 Next, a mechanism for storing data in the ferroelectric transistor 1 having such a structure will be described. Hereinafter, the “upward direction” means a direction from the electrode layer 13 toward the semiconductor layer 17. The “downward direction” means a direction from the semiconductor layer 17 toward the electrode layer 13.

ソース電極Ｓに対して負の電圧がゲート電極Ｇを介して電極層１３に印加された場合、強誘電体層１５の一部分に下方向の分極が生じる。そのため、強誘電体層１５のその一部分の上に配置されている部分の半導体層１７は高い抵抗値を有する。言い換えれば、そのような負の電圧が印加された場合、半導体層１７のその部分の状態は、高抵抗状態に変化する。電圧が０ボルトに戻された後であっても、半導体層１７のその部分は高抵抗状態を維持する。 When a negative voltage with respect to the source electrode S is applied to the electrode layer 13 via the gate electrode G, downward polarization occurs in a part of the ferroelectric layer 15. Therefore, the portion of the semiconductor layer 17 disposed on that portion of the ferroelectric layer 15 has a high resistance value. In other words, when such a negative voltage is applied, the state of that portion of the semiconductor layer 17 changes to a high resistance state. Even after the voltage is returned to 0 volts, that portion of the semiconductor layer 17 remains in a high resistance state.

一方、ソース電極Ｓに対して正の電圧がゲート電極Ｇを介して電極層５３に印加された場合、強誘電体層１５の一部分に上方向の分極が生じる。そのため、強誘電体層１５のその一部分の上に配置されている部分の半導体層１７は低い抵抗値を有する。言い換えれば、そのような正の電圧が印加された場合、半導体層１７のその部分は、低抵抗状態に変化する。電圧が０ボルトに戻された後であっても、半導体層１７のその部分は低抵抗状態を維持する。 On the other hand, when a positive voltage with respect to the source electrode S is applied to the electrode layer 53 via the gate electrode G, upward polarization occurs in a part of the ferroelectric layer 15. Therefore, the portion of the semiconductor layer 17 disposed on that portion of the ferroelectric layer 15 has a low resistance value. In other words, when such a positive voltage is applied, that portion of the semiconductor layer 17 changes to a low resistance state. Even after the voltage is returned to 0 volts, that portion of the semiconductor layer 17 remains in a low resistance state.

ここで前述のソース電極Ｓはドレイン電極Ｄと同様のものであるので、ソース電極Ｓをドレイン電極Ｄと読み替えても何ら問題はない。もしくはソース電極Ｓに対してのゲート電極Ｇへの電圧印加と、ドレイン電極Ｄに対してのゲート電極Ｇへの電圧印可を同時に行ってもよい。 Here, since the source electrode S is the same as the drain electrode D, there is no problem even if the source electrode S is read as the drain electrode D. Alternatively, voltage application to the gate electrode G with respect to the source electrode S and voltage application to the gate electrode G with respect to the drain electrode D may be performed simultaneously.

このように抵抗が変化する半導体は一般に低抵抗状態の抵抗値と高抵抗状態の抵抗値の差が３桁以上ある。つまり、ソース電極Ｓとドレイン電極Ｄ間の半導体層１７の一部でも高抵抗領域があれば、ソース電極Ｓとドレイン電極Ｄの間の抵抗は高抵抗になる。言い換えると、ソース電極Ｓとドレイン電極Ｄの間すべて半導体層１７が低抵抗状態になった時のみに、ソース電極Ｓとドレイン電極Ｄの間が低抵抗状態となる。 As described above, a semiconductor whose resistance changes generally has a difference of three or more digits between the resistance value in the low resistance state and the resistance value in the high resistance state. That is, if even a part of the semiconductor layer 17 between the source electrode S and the drain electrode D has a high resistance region, the resistance between the source electrode S and the drain electrode D becomes high resistance. In other words, only when the semiconductor layer 17 is in a low resistance state between the source electrode S and the drain electrode D, the source electrode S and the drain electrode D are in a low resistance state.

発明者は、ゲート電極Ｇに電圧を加えた後、どの程度の時間後にソース電極Ｓとドレイン電極Ｄの間がすべて高抵抗状態から低抵抗状態になるかを詳細に調べたところ、ソース電極Ｓとドレイン電極Ｄの間の距離が大きい程、その時間が長くなることを発見した。さらには、その時間は距離の２乗に比例して大きくなることを発見した。 The inventor examined in detail how long after the voltage was applied to the gate electrode G, the distance between the source electrode S and the drain electrode D all changed from the high resistance state to the low resistance state. It was discovered that the longer the distance between the electrode and the drain electrode D, the longer the time. Furthermore, it was found that the time increases in proportion to the square of the distance.

第１実施形態では、ソース電極Ｓとドレイン電極Ｄの距離が場所によって逐次変化する構成としている。 In the first embodiment, the distance between the source electrode S and the drain electrode D is sequentially changed depending on the location.

第１実施形態において、リセット動作で強誘電体層１５の分極を全て下向きにした後、ソース電極Ｓに対してゲート電極Ｇに正の電圧を印加すると、ソース電極Ｓの下部に位置する半導体層１７からドレイン電極Ｄに向かって低抵抗状態になっていく。その後、低抵抗状態の半導体層１７の領域はソース電極Ｓとドレイン電極Ｄの距離に応じて徐々につながっていく。つまり、徐々にソース電極Ｓとドレイン電極の抵抗値が変化していく。 In the first embodiment, when a positive voltage is applied to the gate electrode G with respect to the source electrode S after all the polarization of the ferroelectric layer 15 is made downward by the reset operation, the semiconductor layer located below the source electrode S The resistance state becomes low from 17 toward the drain electrode D. Thereafter, the region of the semiconductor layer 17 in the low resistance state is gradually connected according to the distance between the source electrode S and the drain electrode D. That is, the resistance values of the source electrode S and the drain electrode gradually change.

この抵抗変化によるコンダクタンスの変化はソース電極Ｓとドレイン電極Ｄの距離の変化を操作することで、所望の変化にすることができる。制御の面を考えると、電圧印加時間に応じて、コンダクタンスを線形に変化させることが望ましい。先ほど述べたようにソース電極Ｓとドレイン電極Ｄの距離Ｌと、その間が低抵抗状態になる時間ｔは、ある定数ａを使うと、発明者により下記の式に従うことがわかった。 The change in conductance due to this resistance change can be made a desired change by manipulating the change in the distance between the source electrode S and the drain electrode D. From the viewpoint of control, it is desirable to change the conductance linearly according to the voltage application time. As described above, the inventor found that the distance L between the source electrode S and the drain electrode D and the time t during which the distance between the source electrode S and the drain electrode D is in a low resistance state follow the following equation when a certain constant a is used.

Ｌ＝ａ×ｔ^２（式１）
この式を基にコンダクタンスが時間とともに線形に変化するようにソース電極Ｓとドレイン電極Ｄの間隔を変化させる。この距離を変化させることで、低抵抗領域の幅が広がっていく。ここで、一般的に抵抗値はその物体の断面積に反比例し、長さに比例することが知られている。つまり、低抵抗領域の幅が広がることで、抵抗は下がり、コンダクタンスは上がる。 L = a × t ² (Formula 1)
Based on this equation, the distance between the source electrode S and the drain electrode D is changed so that the conductance changes linearly with time. By changing this distance, the width of the low-resistance region increases. Here, it is generally known that the resistance value is inversely proportional to the cross-sectional area of the object and proportional to the length. That is, as the width of the low-resistance region increases, the resistance decreases and the conductance increases.

第１実施形態ではソース電極Ｓが円である。ソース電極Ｓとドレイン電極Ｄの距離Ｌは、ソース電極Ｓの中心を基準に時計回りに徐々に大きくなっている。つまり、電圧印加時間ｔが増加するにつれて、低抵抗の半導体層１７はソース電極Ｓを中心として広がっていくため、電圧印加時間ｔが増えることで、ソース電極Ｓとドレイン電極Ｄのコンダクタンスが大きくなっていく。ある時刻ｔからｔ+Δｔの間に増加するコンダクタンスΔＣは、時間Δｔの間に低抵抗領域で満たされたソース電極Ｓとドレイン電極Ｄの間部分から計算されるので、Δｔが十分小さい場合は、図２に示す角度Δθの扇形の一部分２１とみなすことができる。このときのソース電極Ｓの半径をｒ、ｔ+Δｔの時間に低抵抗領域で満たされている最大のソース電極Ｓとドレイン電極Ｄの距離をＬとすると、ΔＣは低抵抗領域のシート抵抗値ρ、低抵抗部分の厚さｄを用いて以下の式であらわされる。 In the first embodiment, the source electrode S is a circle. The distance L between the source electrode S and the drain electrode D is gradually increased clockwise with respect to the center of the source electrode S. That is, as the voltage application time t increases, the low-resistance semiconductor layer 17 spreads around the source electrode S, so that the conductance between the source electrode S and the drain electrode D increases as the voltage application time t increases. To go. The conductance ΔC increasing from a certain time t to t + Δt is calculated from the portion between the source electrode S and the drain electrode D filled with the low resistance region during the time Δt. 2 can be regarded as a fan-shaped portion 21 having an angle Δθ shown in FIG. At this time, if the radius of the source electrode S is r and the distance between the maximum source electrode S and the drain electrode D filled with the low resistance region at time t + Δt is L, ΔC is the sheet resistance value of the low resistance region. Using ρ and the thickness d of the low resistance portion, it is expressed by the following equation.

前述のようにコンダクタンス変化を線型にしたい場合はΔＣが定数になるようにθとＬを設定する。 As described above, when the change in conductance is desired to be linear, θ and L are set so that ΔC becomes a constant.

なお本実施形態ではソース電極Ｓは円であり、反時計回りにドレイン電極Ｄとの距離が大きくなる構造を記載したが、構造はこれに限るものではない。 In the present embodiment, the source electrode S is a circle, and the structure in which the distance from the drain electrode D is increased counterclockwise is described. However, the structure is not limited to this.

（第２実施形態）
図３Ａは、第２実施形態による強誘電体トランジスタ１の断面図を示す。図３Ｂは、強誘電体トランジスタ１の上面図を示す。 (Second Embodiment)
FIG. 3A shows a cross-sectional view of the ferroelectric transistor 1 according to the second embodiment. FIG. 3B shows a top view of the ferroelectric transistor 1.

本実施形態では紙面下方向に向かって、ソース電極Ｓとドレイン電極Ｄの距離が徐々に大きくなる構造となっている。本実施形態においても、リセット動作で強誘電体層１５の分極を全て下向きにした後、ソース電極Ｓに対してゲート電極Ｇに正の電圧を印加すると、ソース電極Ｓの下部に位置する半導体層１７からドレイン電極Ｄに向かって低抵抗状態になっていく。その後、低抵抗状態の半導体層１７の領域はソース電極Ｓとドレイン電極Ｄの距離に応じて徐々につながっていく。つまり、徐々にソース電極Ｓとドレイン電極の抵抗値が変化していく。 In the present embodiment, the distance between the source electrode S and the drain electrode D is gradually increased toward the lower side of the drawing. Also in the present embodiment, when a positive voltage is applied to the gate electrode G with respect to the source electrode S after all the polarization of the ferroelectric layer 15 is made downward by the reset operation, the semiconductor layer located below the source electrode S The resistance state becomes low from 17 toward the drain electrode D. Thereafter, the region of the semiconductor layer 17 in the low resistance state is gradually connected according to the distance between the source electrode S and the drain electrode D. That is, the resistance values of the source electrode S and the drain electrode gradually change.

第２実施形態ではソース電極Ｓが長方形である。ソース電極Ｓとドレイン電極Ｄの距離Ｌは、ソース電極Ｓから紙面下向きに向かって徐々に大きくなっている。つまり、電圧印加時間ｔが増加するにつれて、低抵抗の半導体層１７はソース電極Ｓからドレイン電極Ｄに向かって広がっていくため、電圧印加時間ｔが増えることで、ソース電極Ｓとドレイン電極Ｄのコンダクタンスが大きくなっていく。ある時刻ｔからｔ+Δｔの間に増加するコンダクタンスΔＣは、時間Δｔの間に低抵抗領域で満たされたソース電極Ｓとドレイン電極Ｄの間部分から計算されるので、Δｔが十分小さい場合は、図４に示す長方形の部分４２とみなすことができる。Δｔの間に新たに低抵抗領域で満たされるソース電極Ｓとドレイン電極Ｄの幅をΔｘ、ｔ+Δｔの時間に低抵抗領域で満たされている最大のソース電極Ｓとドレイン電極Ｄの距離をＬとすると、ΔＣは低抵抗領域のシート抵抗値ρと、厚さｄを用いて以下の式であらわされる。

In the second embodiment, the source electrode S is rectangular. A distance L between the source electrode S and the drain electrode D gradually increases from the source electrode S toward the lower side of the drawing. That is, as the voltage application time t increases, the low-resistance semiconductor layer 17 spreads from the source electrode S toward the drain electrode D. Therefore, the voltage application time t increases, so that the source electrode S and the drain electrode D are increased. Conductance increases. The conductance ΔC increasing from a certain time t to t + Δt is calculated from the portion between the source electrode S and the drain electrode D filled with the low resistance region during the time Δt. Therefore, when Δt is sufficiently small, 4 can be regarded as a rectangular portion 42 shown in FIG. The width of the source electrode S and the drain electrode D newly filled in the low resistance region during Δt is Δx, and the maximum distance between the source electrode S and the drain electrode D filled in the low resistance region at the time of t + Δt is Assuming L, ΔC is expressed by the following equation using the sheet resistance value ρ in the low resistance region and the thickness d.

前述のようにコンダクタンス変化を線型にしたい場合はΔＣが定数になるようにΔｘとＬを設定する。 As described above, when it is desired to make the change in conductance linear, Δx and L are set so that ΔC becomes a constant.

（第３実施形態）
図５Ａは、第３実施形態による強誘電体トランジスタ１の断面図を示す。図５Ｂは、強誘電体トランジスタ１の上面図を示す。 (Third embodiment)
FIG. 5A shows a cross-sectional view of the ferroelectric transistor 1 according to the third embodiment. FIG. 5B shows a top view of the ferroelectric transistor 1.

第３実施形態においては、中心に円状のソース電極Ｓがあり、その周囲にドレイン電極Ｄがある。ソース電極Ｓとドレイン電極Ｄの距離は図６に示すように反時計回りに階段状になっており、距離Ｌ１の領域６１、Ｌ２の領域６２、Ｌ３の領域６３、Ｌ４の領域６４に分かれている。ここでＬ１＜Ｌ２＜Ｌ３＜Ｌ４とする。Ｌ１からＬ４の領域はそれぞれソース電極Ｓを中心に角度θ１、θ２、θ３、θ４の扇形の一部を形成している。 In the third embodiment, there is a circular source electrode S at the center, and a drain electrode D around it. The distance between the source electrode S and the drain electrode D is stepwise counterclockwise as shown in FIG. 6, and is divided into a region 61 of distance L1, a region 62 of L2, a region 63 of L3, and a region 64 of L4. Yes. Here, L1 <L2 <L3 <L4. The regions L1 to L4 each form a part of a sector shape having angles θ1, θ2, θ3, and θ4 around the source electrode S.

すべての強誘電体の分極を下に向けるリセット操作後に、ソース電極Ｓとゲート電極Ｇの間に正電圧を印加すると、これまでの実施例と同様に低抵抗領域がソース電極Ｓからドレイン電極Ｄに向かって広がっていく。その距離と電圧印可時間ｔとの関係は先ほどと同様に式１で表される。つまりｔが大きくなるとまずＬ１の領域が低抵抗領域で満たされ、その後Ｌ２の領域、Ｌ３の領域、Ｌ４の領域と広がっていく。ソース電極Ｓとドレイン電極Ｄの間の全コンダクタンスはＬ１の領域からＬ４までの領域から計算される。この時ある時刻ｔにおけるＬが計算されるので、各々のθを適時設定することで、時刻ｔにおけるソース電極Ｓとドレイン電極Ｄ間のコンダクタンスを任意に設定できる。本実施例では時間を経るごとに一定の間隔で一定の量コンダクタンスが増えるように設定してある。このようにすることで、電圧印可時間ｔとコンダクタンスの関係を図７のようにできる。 When a positive voltage is applied between the source electrode S and the gate electrode G after a reset operation in which the polarization of all the ferroelectrics is directed downward, the low resistance region is changed from the source electrode S to the drain electrode D as in the previous embodiments. It spreads toward. The relationship between the distance and the voltage application time t is expressed by Equation 1 as before. In other words, when t increases, the L1 region is first filled with the low resistance region, and then expands into the L2, L3, and L4 regions. The total conductance between the source electrode S and the drain electrode D is calculated from the region from L1 to L4. Since L at a certain time t is calculated at this time, the conductance between the source electrode S and the drain electrode D at the time t can be arbitrarily set by setting each θ appropriately. In the present embodiment, the conductance is set to increase by a certain amount at regular intervals as time passes. By doing in this way, the relationship between voltage application time t and conductance can be made like FIG.

本実施例ではＬ１＜Ｌ２＜Ｌ３＜Ｌ４としたが、この順番を入れ替えても同様の思想で構造が形成されていれば問題ない。また、Ｌは４種類としたがそれ以上でもそれ以下でも同様である。 In this embodiment, L1 <L2 <L3 <L4, but there is no problem if the structure is formed with the same idea even if this order is changed. Further, although four types of L are used, the same is true for more than that.

（第４実施形態）
図８Ａは、第４実施形態による強誘電体トランジスタ１の断面図を示す。図８Ｂは、強誘電体トランジスタ１の上面図を示す。 (Fourth embodiment)
FIG. 8A shows a cross-sectional view of the ferroelectric transistor 1 according to the fourth embodiment. FIG. 8B shows a top view of the ferroelectric transistor 1.

本実施形態では紙面下方向に向かって、ソース電極Ｓとドレイン電極Ｄの距離が階段状に大きくなる構造となっている。ソース電極Ｓとドレイン電極Ｄの距離は図９に示すように、距離Ｌ１の領域９１、Ｌ２の領域９２、Ｌ３の領域９３、Ｌ４の領域９４に分かれている。ここでＬ１＜Ｌ２＜Ｌ３＜Ｌ４とする。 In this embodiment, the distance between the source electrode S and the drain electrode D increases stepwise in the downward direction of the drawing. As shown in FIG. 9, the distance between the source electrode S and the drain electrode D is divided into a region 91 with a distance L1, a region 92 with L2, a region 93 with L3, and a region 94 with L4. Here, L1 <L2 <L3 <L4.

本実施形態においても、リセット動作で強誘電体層１５の分極を全て下向きにした後、ソース電極Ｓに対してゲート電極Ｇに正の電圧を印加すると、電圧印加時間ｔが増加するにつれて、半導体層１７はソース電極Ｓの下部に位置する部分からドレイン電極Ｄに向かって低抵抗状態になっていく。その後、低抵抗状態の半導体層１７の領域はソース電極Ｓとドレイン電極Ｄの距離に応じて順につながっていく。つまり、階段状にソース電極Ｓとドレイン電極のコンダクタンスが変化していく。
その距離と電圧印可時間ｔとの関係は先ほどと同様に式１で表される。図９を用いて詳しく説明すると、ｔが大きくなるとまずＬ１の領域９１が低抵抗領域で満たされ、その後Ｌ２の領域９２、Ｌ３の領域９３、Ｌ４の領域９４と広がっていく。ソース電極Ｓとドレイン電極Ｄの間の全コンダクタンスはＬ１の領域からＬ４までの領域から計算される。この時ある時刻ｔにおけるＬが計算されるので、各々の電極幅Ｗを適時設定することで、時刻ｔにおけるソース電極Ｓとドレイン電極Ｄ間のコンダクタンスを任意に設定できる。本実施例では時間を経るごとに一定の間隔で一定の量コンダクタンスが増えるように設定してある。このようにすることで、電圧印可時間ｔとコンダクタンスの関係を図１０のようにできる。 Also in the present embodiment, when a positive voltage is applied to the gate electrode G with respect to the source electrode S after all the polarization of the ferroelectric layer 15 has been made downward by the reset operation, the semiconductor device increases as the voltage application time t increases. The layer 17 is in a low resistance state from the portion located below the source electrode S toward the drain electrode D. Thereafter, the region of the semiconductor layer 17 in the low resistance state is sequentially connected according to the distance between the source electrode S and the drain electrode D. That is, the conductance of the source electrode S and the drain electrode changes stepwise.
The relationship between the distance and the voltage application time t is expressed by Equation 1 as before. Describing in detail with reference to FIG. 9, when t increases, the L1 region 91 is first filled with the low-resistance region, and then expands into the L2 region 92, the L3 region 93, and the L4 region 94. The total conductance between the source electrode S and the drain electrode D is calculated from the region from L1 to L4. Since L at a certain time t is calculated at this time, the conductance between the source electrode S and the drain electrode D at the time t can be arbitrarily set by appropriately setting each electrode width W. In the present embodiment, the conductance is set to increase by a certain amount at regular intervals as time passes. By doing in this way, the relationship between voltage application time t and conductance can be made like FIG.

（実施例）
以下の実施例を参照しながら、本発明がさらに詳細に説明される。 (Example)
The invention is described in more detail with reference to the following examples.

（実施例１）
実施例１では、強誘電体トランジスタ１を製造する方法が、以下、説明される。 Example 1
In Example 1, a method of manufacturing the ferroelectric transistor 1 will be described below.

まず、シリコン単結晶から形成される基板が、摂氏１１００度の温度下で酸素雰囲気下に曝された。このようにして、１００ナノメートルの厚みを有する酸化シリコン層が、シリコン単結晶基板の表面に形成された。 First, a substrate formed of a silicon single crystal was exposed to an oxygen atmosphere at a temperature of 1100 degrees Celsius. In this way, a silicon oxide layer having a thickness of 100 nanometers was formed on the surface of the silicon single crystal substrate.

次に、基板が摂氏４００度に加熱されながら、白金がスパッタ法により基板上に堆積された。このようにして、白金から形成される電極層５３が形成された。電極層５３は、３０ナノメートルの厚みを有していた。 Next, platinum was deposited on the substrate by sputtering while the substrate was heated to 400 degrees Celsius. Thus, an electrode layer 53 made of platinum was formed. The electrode layer 53 had a thickness of 30 nanometers.

基板が摂氏７００度に加熱されながら、化学式Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３により表されるジルコニウム酸チタン酸鉛（ＰＺＴ）が、パルスレーザ堆積法（以下、「ＰＬＤ法」という）により電極層５３上に形成された。このようにして、ＰＺＴから形成される強誘電体層１５が形成された。強誘電体層１５は、４５０ナノメートルの厚みを有していた。 While the substrate is heated to 700 degrees Celsius, lead zirconate titanate (PZT) represented by the chemical formula Pb (Zr, Ti) O ₃ is converted into an electrode layer 53 by a pulse laser deposition method (hereinafter referred to as “PLD method”). Formed on top. In this way, the ferroelectric layer 15 made of PZT was formed. The ferroelectric layer 15 had a thickness of 450 nanometers.

基板が摂氏４００度に加熱されながら、化学式ＺｎＯにより表される酸化亜鉛が、強誘電体層１５の上に形成された。このようにして、酸化亜鉛層が形成された。酸化亜鉛層は、３０ナノメートルの厚みを有していた。さらに、酸化亜鉛層は、硝酸を用いてパターニングされた。このようにして、酸化亜鉛から形成される半導体層１７が形成された。 While the substrate was heated to 400 degrees Celsius, zinc oxide represented by the chemical formula ZnO was formed on the ferroelectric layer 15. In this way, a zinc oxide layer was formed. The zinc oxide layer had a thickness of 30 nanometers. Furthermore, the zinc oxide layer was patterned using nitric acid. In this way, the semiconductor layer 17 made of zinc oxide was formed.

塩酸を用いて強誘電体層１５をパターニングすることによって、強誘電体層１５を貫通するコンタクトホールが形成された。コンタクトホールの底面では、電極層５３が露出していた。 By patterning the ferroelectric layer 15 using hydrochloric acid, a contact hole penetrating the ferroelectric layer 15 was formed. The electrode layer 53 was exposed at the bottom of the contact hole.

５ナノメートルの厚みを有するチタン膜および３０ナノメートルの厚みを有する白金膜を含む積層体が、半導体層１７上に蒸着された。積層体をパターニングすることによって、ソース電極Ｓおよびドレイン電極Ｄが形成された。積層体は、コンタクトホールの内部にも蒸着され、チタンおよび白金から形成されたコンタクトプラグ５９が形成された。このようにして、強誘電体トランジスタ５が得られた。このトランジスタでの高抵抗状態での半導体層のシート抵抗値は１５０ＧΩ/□であり、低抵抗状態での半導体層のシート抵抗値は６ｋΩ/□であった。また、高抵抗状態から低抵抗状態になるまでにかかる時間ｔとソース電極ＳとドレインＤ間の距離Ｌとの関係は、ｔがマイクロ秒、Ｌがマイクロメーターの単位を持つときに

A laminate including a titanium film having a thickness of 5 nanometers and a platinum film having a thickness of 30 nanometers was deposited on the semiconductor layer 17. A source electrode S and a drain electrode D were formed by patterning the stacked body. The laminate was also deposited inside the contact hole, and a contact plug 59 made of titanium and platinum was formed. In this way, the ferroelectric transistor 5 was obtained. In this transistor, the sheet resistance value of the semiconductor layer in the high resistance state was 150 GΩ / □, and the sheet resistance value of the semiconductor layer in the low resistance state was 6 kΩ / □. The relationship between the time t required to change from the high resistance state to the low resistance state and the distance L between the source electrode S and the drain D is as follows: t is in microseconds, and L is in micrometer units.

のように表されることが分かった。 It was found that

実施例１では図１１Ａのようなソース電極Ｓとドレイン電極Ｄの形状をしている。この形状は第１実施形態に倣って作製されている。ソース電極Ｓは半径20マイクロメーターの円である。ドレイン電極Ｄはソース電極Ｓの周りを囲んでいる。代表的なθとLの関係を図１１Ｂに示す。
実施例１による強誘電体トランジスタ１が使用される前に、ゲート電極Ｇにソース電極Ｓに対して‐５ボルトの電圧が印加され、衝撃記憶装置１をリセットした。言い換えれば、このリセット操作により、半導体層１７は高抵抗状態にされた。この素子のゲート電極に＋５Ｖの電圧を印加した時の電圧印可時間とソース電極Ｓとドレイン電極Ｄの間のコンダクタンスの関係を計算したのが図１２である。時間に対して線形で変化していることがわかる。 In the first embodiment, the source electrode S and the drain electrode D are formed as shown in FIG. 11A. This shape is produced according to the first embodiment. The source electrode S is a circle having a radius of 20 micrometers. The drain electrode D surrounds the source electrode S. A typical relationship between θ and L is shown in FIG. 11B.
Before the ferroelectric transistor 1 according to Example 1 was used, a voltage of −5 volts was applied to the gate electrode G with respect to the source electrode S to reset the impact memory device 1. In other words, the semiconductor layer 17 is brought into a high resistance state by this reset operation. FIG. 12 shows the relationship between the voltage application time when a voltage of +5 V is applied to the gate electrode of this element and the conductance between the source electrode S and the drain electrode D. It turns out that it is changing linearly with respect to time.

（実施例２）
実施例１と同じ方法で素子が作製された。 (Example 2)
A device was fabricated in the same manner as in Example 1.

実施例２では図１３Ａのようなソース電極Ｓとドレイン電極Ｄの形状をしている。この形状は第２実施形態に倣って作製されている。代表的なＬとＹ軸方向の場所Ｙの関係を図１３Ｂに示す。 In the second embodiment, the source electrode S and the drain electrode D are shaped as shown in FIG. 13A. This shape is produced according to the second embodiment. FIG. 13B shows a typical relationship between L and the location Y in the Y-axis direction.

実施例２による強誘電体トランジスタ１が使用される前に、ゲート電極Ｇにソース電極Ｓに対して‐５ボルトの電圧が印加され、衝撃記憶装置１をリセットした。言い換えれば、このリセット操作により、半導体層１７は高抵抗状態にされた。この素子のゲート電極に＋５Ｖの電圧を印加した時の電圧印可時間とソース電極Ｓとドレイン電極Ｄの間のコンダクタンスの関係を計算したのが図１４である。一定時間ごとに同じだけコンダクタンスが増加している。 Before the ferroelectric transistor 1 according to Example 2 was used, a voltage of −5 volts was applied to the gate electrode G with respect to the source electrode S to reset the impact memory device 1. In other words, the semiconductor layer 17 is brought into a high resistance state by this reset operation. FIG. 14 shows the relationship between the voltage application time when a voltage of +5 V is applied to the gate electrode of this element and the conductance between the source electrode S and the drain electrode D. The conductance increases by the same amount at regular intervals.

（実施例３）
実施例１と同じ方法で素子が作製された。 (Example 3)
A device was fabricated in the same manner as in Example 1.

実施例３では図１５Ａのようなソース電極Ｓとドレイン電極Ｄの形状をしている。この形状は第３実施形態に倣って作製されている。そのときの角度θとＬの関係を示したのが図１５Ｂである。 In Example 3, the source electrode S and the drain electrode D are shaped as shown in FIG. 15A. This shape is produced according to the third embodiment. FIG. 15B shows the relationship between the angle θ and L at that time.

実施例３による強誘電体トランジスタ１が使用される前に、ゲート電極Ｇにソース電極Ｓに対して‐５ボルトの電圧が印加され、衝撃記憶装置１をリセットした。言い換えれば、このリセット操作により、半導体層１７は高抵抗状態にされた。この素子のゲート電極に＋５Ｖの電圧を印加した時の電圧印可時間とソース電極Ｓとドレイン電極Ｄの間のコンダクタンスの関係を計算したのが図１６である。時間に対して線形で変化していることがわかる。 Before the ferroelectric transistor 1 according to Example 3 was used, a voltage of −5 volts was applied to the gate electrode G with respect to the source electrode S to reset the impact memory device 1. In other words, the semiconductor layer 17 is brought into a high resistance state by this reset operation. FIG. 16 shows the relationship between the voltage application time when a voltage of +5 V is applied to the gate electrode of this element and the conductance between the source electrode S and the drain electrode D. It turns out that it is changing linearly with respect to time.

（実施例４）
実施例１と同じ方法で素子が作製された。 Example 4
A device was fabricated in the same manner as in Example 1.

実施例４では図１７Ａのようなソース電極Ｓとドレイン電極Ｄの形状をしている。この形状は第２実施形態に倣って作製されている。ＬとＹ軸方向の場所Ｙの関係を図１７Ｂに示す。 In Example 4, the source electrode S and the drain electrode D are shaped as shown in FIG. 17A. This shape is produced according to the second embodiment. FIG. 17B shows the relationship between L and the location Y in the Y-axis direction.

実施例４による強誘電体トランジスタ１が使用される前に、ゲート電極Ｇにソース電極Ｓに対して‐５ボルトの電圧が印加され、衝撃記憶装置１をリセットした。言い換えれば、このリセット操作により、半導体層１７は高抵抗状態にされた。この素子のゲート電極に＋５Ｖの電圧を印加した時の電圧印可時間とソース電極Ｓとドレイン電極Ｄの間のコンダクタンスの関係を計算したのが図１８である。一定時間ごとに同じだけコンダクタンスが増加している。 Before the ferroelectric transistor 1 according to Example 4 was used, a voltage of −5 volts was applied to the gate electrode G with respect to the source electrode S to reset the impact memory device 1. In other words, the semiconductor layer 17 is brought into a high resistance state by this reset operation. FIG. 18 shows the relationship between the voltage application time when a voltage of +5 V is applied to the gate electrode of this element and the conductance between the source electrode S and the drain electrode D. The conductance increases by the same amount at regular intervals.

本発明による強誘電体トランジスタ１は、データ記憶素子として各種電子機器に応用される。 The ferroelectric transistor 1 according to the present invention is applied to various electronic devices as a data storage element.

１強誘電体トランジスタ
Ｄドレイン電極
Ｓソース電極
Ｇゲート電極
１１基板
１３電極層
１５強誘電体層
１７半導体層
１９コンタクトプラグ
２１第１実施形態において、時刻ｔにおいて初めてソース電極とドレイン電極間が満たされる半導体層
４１第２実施形態において、すでにソース電極とドレイン電極間が低抵抗領域で満たされている領域
４２第２実施形態において、時刻ｔにおいて初めてソース電極とドレイン電極間が満たされる半導体層
６１第３実施形態において、ソース電極とドレイン電極の距離がＬ１である領域
６２第３実施形態において、ソース電極とドレイン電極の距離がＬ２である領域
６３第３実施形態において、ソース電極とドレイン電極の距離がＬ３である領域
６４第３実施形態において、ソース電極とドレイン電極の距離がＬ４である領域
９１第３実施形態において、ソース電極とドレイン電極の距離がＬ１である領域
９２第３実施形態において、ソース電極とドレイン電極の距離がＬ２である領域
９３第３実施形態において、ソース電極とドレイン電極の距離がＬ３である領域
９４第３実施形態において、ソース電極とドレイン電極の距離がＬ４である領域 DESCRIPTION OF SYMBOLS 1 Ferroelectric transistor D Drain electrode S Source electrode G Gate electrode 11 Substrate 13 Electrode layer 15 Ferroelectric layer 17 Semiconductor layer 19 Contact plug 21 In the first embodiment, the gap between the source electrode and the drain electrode is filled for the first time at time t Semiconductor layer 41 In the second embodiment, the region 42 in which the space between the source electrode and the drain electrode is already filled with the low resistance region In the second embodiment, the semiconductor layer 61 in which the space between the source electrode and the drain electrode is filled for the first time at time t In the third embodiment, the region 62 where the distance between the source electrode and the drain electrode is L1. In the third embodiment, the region 63 where the distance between the source electrode and the drain electrode is L2. In the third embodiment, the distance between the source electrode and the drain electrode. In the third embodiment, the source electrode and the drain 64 are L3. Region 91 where the distance of the rain electrode is L4 In the third embodiment, the region 92 where the distance between the source electrode and the drain electrode is L1. In the third embodiment, the region 93 where the distance between the source electrode and the drain electrode is L2. In the embodiment, the region 94 where the distance between the source electrode and the drain electrode is L3. In the third embodiment, the region where the distance between the source electrode and the drain electrode is L4.

Claims

A ferroelectric gate transistor comprising a gate electrode, a ferroelectric film, a semiconductor film, a first electrode in contact with the semiconductor film, and a second electrode in contact with the semiconductor film,
The distance between the second electrodes closest to any point of the first electrode is not constant in the element.

The ferroelectric gate transistor according to claim 1,
The distance between the second electrode closest to the arbitrary point of the first electrode is continuously increased or decreased when the arbitrary point is continuously moved.

The ferroelectric gate transistor according to claim 1, comprising:
The second electrode is arranged so as to surround the periphery of the first electrode.

The ferroelectric gate transistor according to claim 3, wherein
The first electrode is a circle.

The ferroelectric gate transistor according to claim 1, comprising:
The first electrode and the second electrode are configured to face each other.

The ferroelectric gate transistor according to claim 1,
A plurality of regions having a constant distance between the second electrodes closest to an arbitrary point of the first electrode are provided.

The ferroelectric gate transistor according to claim 1, comprising:
The conductance increases linearly according to the voltage application time.

The ferroelectric gate transistor according to claim 1, comprising:
After performing a reset operation to align all polarizations,
It is characterized by writing data.