JP2017055208A - 通信システム、通信システムの監視方法、およびプログラム - Google Patents

Abstract

【課題】ソフトエラーが発生した場合に、エラー部位の特定ができる通信システム、送信機、受信機、通信システムの監視方法、およびプログラムを提供する。
【解決手段】スクランブル処理されたデータ信号を時分割多重して送受信する通信システムであって、上記データ信号のスクランブル処理に関するスクランブルパタンの所定箇所に所定値を設定し、上記所定箇所の所定値を監視する。
【選択図】 図３

Description

本発明は、通信システム、通信システムの監視方法、およびプログラムに関し、特にデー送受信にスクランブルパタンを用いる通信システム、通信システムの監視方法、およびプログラムに関する。

ＦＰＧＡ（Field Programmable Gate Array）は自由に配線を切り替え、所望の回路構成をプログラマブルに実現できることが、特徴である。ＦＰＧＡは、論理ゲート間の論理関係と接続関係とを記述したコンフィグレーションデータを、ＦＰＧＡが備えるコンフィグレーションＲＡＭ（Configuration Random Access Memory）に書き込むことで、所定の論理回路として機能する。このコンフィグレーションＲＡＭに設定された値（”１”或いは”０”）によりＦＰＧＡ内の配線を自由に接続することが可能となり、目的とする回路が実現される。以下、コンフィグレーションＲＡＭを、Config-RAMと記載する場合がある。

ところで、コンフィグレーションＲＡＭで発生するエラーには、回路そのものが損傷した「ハードエラー」と、アルファ線等の放射線によりＲＡＭ内のデータが破壊された「ソフトエラー」とが存在する。「ソフトエラー」が発生した場合、ＦＰＧＡをリコンフィグレーションすれば復旧が可能である。リコンフィグレーションは、コンフィグレーションデータをコンフィグレーションＲＡＭにリロードすることによって行われる。

一般的に、ITU-T G.707の規定に従って光信号を他装置に伝送する光伝送装置が知られている。ITU-Tは、International Telecommunication Union Telecommunication Standardization Sectorの略称である。

受信側にクロックデータ復元機能（CDR: Clock Data Recovery）を設けたデータ伝送システムを考える。送信側から受け取ったデータに同一符号が規定時間以上連続すると、正確なクロック再生ができなくなり、結果としてデータ再生ができずバーストエラーが発生する可能性がある。この事態を回避するために同一符号の連続発生を抑える手段が提案されている。例えば、送信データにスクランブル処理を施すことで、同一符号が連続する確率を低下させようとするものである。このスクランブル方式を採用する同期網（Sonet/SDH[Synchronous Optical Network/Synchronous Digital Hierarchy]）では同一符号連続が７２ビット以下と規定されている。特許文献１では、同一符号連続を抑えてデータ伝送を行う手段を設けることにより、フレーム同期外れを防止することが提案されている。

特許文献２は、中継装置の故障を端局装置へ通知する光通信ネットワークに関するものである。特許文献２では、中継装置の故障監視回路が故障を検出したときには、中継される伝送信号のセクション管理情報（SOH: Section Over Head）に故障情報を書き込むことにより、中継装置の故障発生を示す警報を発することが提案されている。

特開２０１２−３４２６７号公報 特開２００７−２２８０３１号公報

ここで、通信システムの送信機並びに受信機が共にＦＰＧＡで実現されている場合を考える。ＦＰＧＡのConfig-RAMにソフトエラーが発生し、受信機側で信号断の故障と判断された場合、故障がどこで発生したのか区別がつけにくい、という課題がある。Config-RAMのソフトエラー自律訂正機能によってエラー訂正がなされるとしても、ソフトエラーよる故障が通信システムのどこで発生したのか特定することが必要である。

特許文献２で提案されている手法を用いると、中継装置の故障発生を示す警報を発することができるが、ソフトエラーによる故障が通信システムのどこで発生したのか特定することはできない。

本発明の目的は、ソフトエラーが発生した場合に、エラー部位の特定ができる通信システム、送信機、受信機、通信システムの監視方法、およびプログラムを提供することにある。

前記目的を達成するため、本発明に係る通信システムは、スクランブル処理されたデータ信号を時分割多重して送受信する通信システムであって、
上記データ信号のスクランブル処理に関するスクランブルパタンの所定箇所に所定値を設定し、上記所定箇所の所定値を監視する。

本発明に係る送信機は、スクランブル処理されたデータ信号を時分割多重して送信する送信機であって、
上記データ信号をスクランブル処理するためのスクランブルパタンの所定箇所に所定値を設定し、上記所定箇所の所定値を監視するスクランブル信号検出手段を含む。

本発明に係る受信機は、スクランブル処理されたデータ信号を受信してデータ信号を取り出す受信機であって、
上記データ信号をディスクランブル処理するためのスクランブルパタンの所定箇所に所定値を設定し、上記所定箇所の所定値を監視するスクランブル信号検出手段を含む。

本発明に係る通信システムの監視方法は、スクランブル処理されたデータ信号を時分割多重して送受信する通信システムの監視方法であって、
上記データ信号のスクランブル処理に関するスクランブルパタンの所定箇所に所定値を設定し、上記所定箇所の所定値を監視する。

本発明に係るプログラムは、スクランブル処理されたデータ信号を時分割多重して送受信する通信システムを監視するプログラムであって、
コンピュータに、
上記データ信号のスクランブル処理に関するスクランブルパタンの所定箇所に所定値を設定し、上記所定箇所の所定値を監視する処理を実行させる。

本発明によれば、スクランブルパタンの所定箇所の所定値を監視することにより、エラー部位の特定が可能になる。

（ａ）は本発明の最上位概念の実施形態による通信システム、送信機や受信機で用いるスクランブル信号検出手段を示す構成図であり、（ｂ）は本発明の実施形態のスクランブル信号検出手段の一例を示す構成図である。 （ａ）は本発明の最上位概念の実施形態による通信システムを示す構成図であり、（ｂ）は本発明の最上位概念の実施形態による送信機を示す構成図であり、（ｃ）は本発明の最上位概念の実施形態による受信機を示す構成図である。 本発明の第１実施形態の通信システムを説明するためのブロック図である。 本発明の第１実施形態で用いるスクランブルパタンの一例を示すフレームフォーマットである。 本発明の第２実施形態の通信システムを説明するためのブロック図である。 本発明の第２実施形態で用いるスクランブルパタンの一例を示すフレームフォーマットである。 本発明の第３実施形態の通信システムを説明するためのブロック図である。 本発明の第３実施形態で用いるスクランブルパタンの一例を示すフレームフォーマットである。 スクランブル信号発生回路の一例を示すブロック図である。

本発明の好ましい実施形態について説明する前に、本発明の背景技術についてより詳細に説明する。

最近の光通信機器においては、100Gbps容量の機器開発が一巡し、200Gbps容量、そして400Gbps容量と進む勢いである。この様な状況において、ディジタル回路設計には主に高速・大容量ＦＰＧＡが用いられる。

ＦＰＧＡは自由に配線を切り替え、所望の回路構成をプログラマブルに実現できることが特徴であり、具体的にはＦＰＧＡ内のConfig-RAMに回路データを書き込むことで実現される。このConfig-RAMに設定された値（“１”或いは“０”）によりＦＰＧＡ内の配線を自由に接続することが可能となり、目的とする回路が実現される。

ところで、ＦＰＧＡのConfig-RAMにおいても、ソフトエラー問題を避けることはできない。具体的に、ソフトエラーが発生する確率を計算してみる。最近の２０ｎμプロセスによる大規模ＦＰＧＡにおいては、このConfig-RAMのbit数が300Mbit程度になっている。また、Mbit当たりのソフトエラーFIT数は約33FIT/Mbit程度であり、この場合のConfig-RAMのソフトエラーFIT数は
300Mbit × 33FIT/Mbit=約10000FIT
と求まる。

なお、ＦＰＧＡは配線の容易性を考慮して、配線領域を潤沢に用意している。ＦＰＧＡメーカの情報によれば、ＦＰＧＡの領域をほぼ使用可能上限まで使用した場合でも、Config-RAMのソフトエラーによるbit反転でユーザ回路に影響を及ぼすbit数の割合は、ＦＰＧＡに搭載されるConfig-RAM bit数の1/10程度との指針が出ている。

つまり、実質のConfig-RAMのソフトエラーFIT数は、上記の1/10（1000FIT）と見積もってよいとされている。結局、最新プロセスの大規模ＦＰＧＡは、約1000FITと３ケタ台の数値を取ることになる。

本装置を毎年１０００台出荷し、１０年間でトータル１万台出荷したとすると、平均の稼働年数は10/2＝5年となり、トータルの部品稼働時間は
10000台×5年×365日×24時間＝4.38E+8
と求まる。したがって予測ソフトエラー故障数は
1000E（-9）×4.38E+8＝438
となり、１０年で４３８台程度のソフトエラー故障が見込まれる。

これまで通信機器においては、予期せぬ故障に備えて、システムとして対応する場合が多く、冗長設計が行われるのが一般的である。しかしライフ期間において出荷母体の5%程度の故障が予想されるような装置は、冗長構成を取って通信品質は確保できたとしても、故障対応の費用が多くなり、適正な品質を適正なコストで提供することが難しくなる。

そのため、近年はＦＰＧＡ内に組み込まれたConfig-RAMの自律エラー訂正機能を用いる場合が多くなってきた。本機能はＦＰＧＡのConfig-RAMにＦＥＣ機能を付加し、常時ＦＥＣエラーを検出し、万一Config-RAMにソフトエラーが発生して、結果としてＦＥＣエラーが発生した場合はConfig-RAMのエラーbitの訂正を自律で行う機能である。

しかし、Config-RAMがソフトエラーで反転して、ＦＥＣ処理が行われて訂正が行われるまで、多少なりとも時間を要すことになる。一例であるが、大規模・高速向きの20nmプロセスＦＰＧＡの場合は、ＦＥＣの並列処理数を多くするなどの工夫が組み込まれ、30msecオーダの時間で訂正（以下、訂正時間と略）が可能である。

次に、通信機器にConfig-RAMのソフトエラー自律訂正機能を使用することを前提に考えるため、通信システムを大きく３つに分けて定義する。第一は「送信機」である。ディジタル信号は送信部から出力されるが通常は受信機側での同一信号連続によるClock成分抽出能力の劣化を考慮して、スクランブル処理を施すのが一般的である。第二は「伝送路」である。伝送路は長距離システムの場合は主に光ファイバが用いられ、短距離では電気ケーブル等が用いられる場合もある。第三は「受信機」である。受信機は受信したData成分からリカバリClockを抽出し、その後にリカバリClockを用いてDataのリタイミングを行う。さらにリカバリClockに同期したディジタル信号を得た後に、送信側のスクランブル処理の逆処理（ディスクランブル処理）を行い、結果として復調されたディジタル信号を得る。

ただし、Config-RAMのエラー訂正が行われるまでの間の30msec程度は、信号が断（以下、瞬断と表記）になる場合が想定される。さらに、Config-RAMのソフトエラー自律訂正機能は、完全とは言えない。一般に宇宙から高エネルギーの中性子線が地上に降り注いでおり、中性子線は物質を突き抜ける性質があるため、一発の中性子線がConfig-RAMの複数のbitを反転させる場合がある。

ところで、Config-RAMのエラー訂正に用いられているＦＥＣ機能部では、最大エラー訂正数がＦＰＧＡのシリーズごとに決まっている。一般的な1bit訂正機能の場合は、Config-RAMに2bit以上のエラーが発生した場合は、エラー訂正ができないことになり、2bitのエラーが残ったままとなる。この場合、エラーした2bitの内、少なくも1bitが結果として装置故障を引き起こした場合、この装置故障を復元させることはできず、装置故障のままとなる。

ところで、送信機並びに受信機が共にＦＰＧＡで実現されている場合において、Config-RAMのソフトエラーを前提に考える場合、受信機側で信号断の故障と判断された場合、
１） 故障は送信機側のスクランブル回路
２） 故障は送信機側のスクランブル回路以外のディジタル回路
３） 故障は伝送路
４） 故障は受信機側のディスクランブル回路
５） 故障は受信機側のディスクランブル回路以外のディジタル回路
の区別がつけにくい、という問題が想定される。

Config-RAMのソフトエラー自律訂正機能を使用する際でもネットワークの管理は重要であり、瞬断が生じた際でも原因が特定されることが望ましい。

更に、Config-RAMの複数bitエラーにより、エラー訂正ができない場合は継続故障となるため、保守性を想定した場合に、故障部位が特定できることは通信システムの品質を確保する上で極めて有効である。

もちろん、瞬断はソフトエラーのみとは限らず、デバイスの物理的劣化等によるハード不具合により発生する場合もあり、そのような場合でも故障特定機能は有効である。

ただし、ハード不具合のFIT数は、最新ＦＰＧＡでも50FIT程度であり、Config-RAMのソフトエラーに比べて１桁以上小さく、先の例にならって計算すると
本装置を毎年１０００台出荷、１０年間でトータル１万台使用、平均の稼働年数は10/2＝５年、トータルの部品稼働時間は
10000台×5年×365日×24時間＝4.38E+8
と求まる。したがって予測ハード故障数は
50E（-9）×4.38E+8＝21.9
となり、１０年で２２台程度のハード故障（出荷母数の0.22%）が見込まれる。

このようにハード故障のみであれば故障部位特定のための特別な保守監視を行うことなく、不具合箇所の特定ができない場合は送信側と受信側の双方を予備系に切り替えたのちに修理に出すのが一般的であった。

しかし、スクランブル機能のように受信後にDataをリカバリして初めてDataの正常性が判明するような機能においては、送信側、受信側で独立して機能の正常性を監視できるシステムが必要となる。それはソフトエラーは、ハード故障に対して一桁以上発生確率が高いからである。

以上まとめると、スクランブル機能のように受信後にDataをリカバリして初めてDataの正常性が判明するような機能においては、送信機側のConfig-RAMのソフトエラーは送信機側で、受信機側のConfig-RAMのソフトエラーは受信機側で認識できる必要がある。Config-RAMのソフトエラー訂正機能を活用する際に重要である。

すなわち、機器の供給側並びに機器の使用側の一方、または双方が通信機器の保守費用低減や通信品質の確保を目的に、Config-RAMのソフトエラー訂正機能を使用した場合を考える。この場合、スクランブル機能のように受信機側で信号を受信した後にディスクランブル処理を行って、初めて通信の正常性が分かるようなシステムでは、故障部位の特定が難しく、通信管理の品質を十分に高く保つことが難しいという課題があった。

このため、故障部位を通信系から分離して、通信品質の再確認を行うような場合も想定され、結果として保守費用が膨らむという課題もあった。

なお、宇宙用途や特別な機器には同一の機能ブロックを３回路用意し、その結果の多数決を持って結果の正当性を見分ける「Triple-Redundancy手法」が広く用いられている。「Triple-Redundancy手法」では回路規模が確実に３倍以上になり、コスト面の理由で一般の装置では採用を見送る場合が多い。また特に重要な一部の回路のみに適用する事例は多数あるが、この場合は適用した領域以外での故障発生の場合は、保守交換の対象となり、保守費用削減の効果は限定的となる。

Config-RAMのソフトエラーが発生し、更にＦＰＧＡ内の自律エラー訂正機能でConfig-RAMエラーが訂正されてエラーから復帰した際、または結果的にエラーから復帰できなかった際でも、エラー発生個所を明確化できることが望まれる。かつ「Triple-Redundancy手法」を用いた場合のように回路規模を増加させてしまうことなく、エラー発生個所を明確化できることが望まれる。かつ、このような手法を用いて保守性の向上を図ることが強く望まれている。

具体的な実施形態について説明する前に、本発明の最上位概念の実施形態について説明する。図１（ａ）は本発明の最上位概念の実施形態による通信システム、送信機や受信機で用いるスクランブル信号検出手段を示す構成図である。図２（ａ）は本発明の最上位概念の実施形態による通信システムを示す構成図であり、図２（ｂ）は本発明の最上位概念の実施形態による送信機を示す構成図であり、図２（ｃ）は本発明の最上位概念の実施形態による受信機を示す構成図である。

図１（ａ）のスクランブル信号検出手段１０は、スクランブル処理されたデータ信号を時分割多重して送受信する通信システムに、用いられる。図１（ａ）のスクランブル信号検出手段１０は、スクランブル処理されたデータ信号を時分割多重して送信する送信機に、用いられる。図１（ａ）のスクランブル信号検出手段１０は、スクランブル処理されたデータ信号を受信してデータ信号を取り出す受信機に、用いられる。

本実施形態の通信システムは図２（ａ）に示すように、データ信号のスクランブル処理に関するスクランブルパタンの所定箇所に所定値を設定し、上記所定箇所の所定値を監視するスクランブル信号検出手段１０を含む。本実施形態の送信機は図２（ｂ）に示すように、データ信号をスクランブル処理するためのスクランブルパタンの所定箇所に所定値を設定し、上記所定箇所の所定値を監視するスクランブル信号検出手段１０を含む。本実施形態の受信機は図２（ｃ）に示すように、データ信号をディスクランブル処理するためのスクランブルパタンの所定箇所に所定値を設定し、上記所定箇所の所定値を監視するスクランブル信号検出手段１０を含む。

通信システム、特にその送信機や受信機をＦＰＧＡで構成した場合、ソフトエラーが発生すると、スクランブルパタンのデータが変化する。本実施形態によれば、スクランブル信号検出手段１０を通信システム、送信機や受信機に用いることにより、ソフトエラーの発生を検出することができる。またソフトエラーが通信システムのどこで発生したのか検出することにより、通信システムの故障個所の特定が容易になる。以下、好ましい実施形態について、図面を参照しながら詳細に説明する。

〔第１実施形態〕
本発明の第１実施形態による通信システム、送信機、受信機、および通信システムの監視方法について、説明する。図３は、本発明の第１実施形態による通信システムを説明するためのブロック図である。図４は、本発明の第１実施形態で用いるスクランブルパタンの一例を示すフレームフォーマットである。

（本実施形態の構成）
図３の通信システムは、送信機１と、例えば光ファイバのような伝送路４と、受信機５とを、含む。

図３の送信機１は、データ信号発生回路２１と、排他的論理和回路２２と、フレーム同期パタン２３と、スクランブル信号発生手段の一例としてのスクランブル信号発生回路２４と、セレクタ２６と、電気／光変換器３とを、含む。図３の送信機１は、スクランブル信号検出手段の一例としてのスクランブル信号検出回路２５を、含む。

図３の受信機５は、排他的論理和回路６２と、フレーム同期検出回路６３と、スクランブル信号発生手段の一例としてのスクランブル信号発生回路６４と、クロックデータリカバリ回路６７と、光／電気変換器７とを、含む。さらに、図３の受信機５は、スクランブル信号検出手段の一例としてのスクランブル信号検出回路６５を、含む。

スクランブル信号検出回路２５は、スクランブル信号発生回路２４がConfig-RAMのソフトエラーで故障した際に、監視部にアラームを上げる。

送信機１のうち例えば、データ信号発生回路２１、排他的論理和回路２２、フレーム同期パタン２３、スクランブル信号発生回路２４、スクランブル信号検出回路２５、およびセレクタ２６は、ＦＰＧＡ２で構成される。ＦＰＧＡ２は、送信機１の論理回路を実現する。

受信機５のうち例えば、排他的論理和回路６２、フレーム同期検出回路６３、スクランブル信号発生回路６４、スクランブル信号検出回路６５、およびクロックデータリカバリ回路６７は、ＦＰＧＡ６で構成される。ＦＰＧＡ６は、受信機５の論理回路を実現する。スクランブル信号検出回路６５は受信機５側のＦＰＧＡ６にも搭載され、スクランブル信号発生回路２４がConfig-RAMのソフトエラーにて故障した際に、監視部にアラームを上げる。

（スクランブルパタン）
図４は、Sonet/SDHのSTM-1方式の場合のスクランブル方式を前提にした、スクランブルパタンの一例を、１６進表示で示すものである。STM-1の１フレームは、１行が２７０バイトで９行の合計２４３０バイトで構成されて、各行の先頭９バイトはオーバーヘッド部SOH、他の部分はペイロード部Payloadとして用いられる。Sonet/SDHの場合は“リセット方式”のスクランブル方式がITU-T G.707にて規程され、1Rowの10Column（１RowのPayloadの先頭）がスクランブルスタートバイトと規定されている。Sonet/SDHではスクランブルの多項式は“X^7+X＾6+1”と定められており、バイトで表示すると“FE,04,18,51 ・・・ C6,97,73,2A”と127バイト周期となり、これを繰り返す。たとえば9Rowの最後の４バイトは“E4,59,D4,FA”となる。

（本実施形態の動作）
送信機１のデータ信号発生回路２１は、例えば８ビットの入力データＤｉを出力する。スクランブル信号発生回路２４は、スクランブルパタンを生成し、例えば８ビットのスクランブル・データ（スクランブル値）Ｓｉを出力する。排他的論理和回路２２は、データ信号発生回路２１からの入力データＤｉとスクランブル信号発生回路２４からのスクランブル・データＳｉを入力して、データをスクランブル化する。セレクタ２６は、フレーム同期パタン２３と排他的論理和回路２２の出力とを切り替えることにより、受信機５側の同期検出のための同期パタンを挿入する。電気／光変換器３は、電気信号を光信号に変換して、伝送路４に送出する。

受信機５の光／電気変換器７は、伝送路４からの光信号を電気信号に変換する。クロックデータリカバリ回路６７は、光／電気変換器７の電気信号のData成分からClockを抽出する。Data成分から抽出したClockを、以後リカバリClockと称す。その後にリカバリClockを用いてDataのリタイミングを行い、リカバリClockに同期したディジタル信号を得る（Dataリカバリ）。

スクランブル信号発生回路６４は、送信側のスクランブルパタンに対応するスクランブルパタンを生成する。排他的論理和回路６２は、送信機１側のスクランブル処理の逆処理（ディスクランブル処理）を行い、結果として復調されたディジタル信号を得る。排他的論理和回路６２は、フレーム同期検出回路６３からのスクランブルされた入力データＤｉとスクランブル信号発生回路６４からのスクランブル・データＳｉを入力して、ディスクランブル・データＤＳｉを出力する。

ここで、送信機１の、ＦＰＧＡ２で構成されているスクランブル信号発生回路２４にConfig-RAMのソフトエラーが発生すると、スクランブル信号発生回路２４の動作が異常になり、発生されるスクランブルパタンが異常となる。

８bitパラレル（１バイトパラレル）スクランブルパタン発生回路の一例を、図９に示す。レジスタに保持された8bit（1バイト）のスクランブル値が次クロックのスクランブル値の種になるため、一度スクランブル値が異常になると、回路がリセットされるまで異常が継続される。

本実施形態では、送信機１ではスクランブル信号検出回路２５が、スクランブルパタンのペイロード部Payloadの最後のビットを少なくとも含むパタン区間を監視する。より具体的にはスクランブル信号検出回路２５は、スクランブル信号発生回路２４が出力するスクランブルパタンの、ペイロード部Payloadの最後の４バイト“E4,59,D4,FA”を監視する。また、受信機５ではスクランブル信号検出回路６５が、スクランブル信号発生回路６４が出力するスクランブルパタンの、ペイロード部Payloadの最後の４バイト“E4,59,D4,FA”を監視する。

なお、４バイト（32bit）を判定に用いる場合の誤り確率（スクランブル信号発生回路が故障したにも関わらず正常とみなす確率）は1/（2＾32）=2.33E-10と求まり、実用上は十分に小さい値である。さらに、１バイトの場合から６バイトの場合まで挙げると、
（１バイト/8bit） 確率＝1/(2^8)=3.91E-3
（２バイト/16bit） 確率＝1/(2^16)=1.53E-5
（３バイト/24bit） 確率＝1/(2^24)=5.96E-8
（４バイト/32bit） 確率＝1/(2^32)=2.33E-10
（５バイト/40bit） 確率＝1/(2^40)=9.09E-13
（６バイト/48bit） 確率＝1/(2^48)=3.55E-15、となる。なお、本比較bit数は8bit単位である必要は無く、いかなる数値をとってもよい。

本実施形態の通信システムの回路構成を採用したＦＰＧＡに、Config-RAMのソフトエラーが発生した場合を考察する。

第一に、具体的に送信機１側のスクランブル信号発生回路２４が影響を受けて正しいスクランブルパタン発生が不可能になった場合、本実施形態のスクランブル信号検出回路２５にて検出が可能となる。この検出情報を管理系に伝えることで、管理系は送信機１側に問題が発生したことが即座に判断できる。Config-RAMの自律訂正機能で回路異常が回復した場合は、瞬時エラーの原因を把握することができる。Config-RAMの自律訂正機能でもConfig-RAMのエラー訂正ができなかった場合は、完全な信号断となるが、信号断の原因が、送信機１側であることが管理系で把握できるので、迅速な保守が可能となる。

第二に具体的に受信機５側のスクランブル信号発生回路６４が影響を受けて正しいディスクランブルパタンの発生が不可能になった場合、本実施形態のスクランブル信号検出回路６５にて検出が可能となる。この検出情報を管理系に伝えることで、管理系は受信機５側に問題が発生したことが即座に判断できる。Config-RAMの自律訂正機能で回路異常が回復した場合は、瞬時エラーの原因を把握することができる。Config-RAMの自律訂正機能でもConfig-RAMのエラー訂正ができなかった場合は、完全な信号断となるが、信号断の原因が、受信機５側であることが管理系で把握できるので、迅速な保守が可能となる。

同様に信号断の原因が伝送路４の場合でも、送信機１側も受信機５側も異常がないことから、伝送路４の異常の可能性が大きいと容易に予測が付く。従って、保守性の優れた通信システムを大きな費用増加なく供給することが可能になる。

（本実施形態の効果）
本実施形態によれば、通信システムの送信機１のスクランブル信号検出回路２５が、スクランブル信号発生回路２４が出力するスクランブルパタンの、ペイロード部Payloadの最後の４バイト“E4,59,D4,FA”を監視する。これにより、送信機１のスクランブル信号発生回路２４が正しく動作したかの判断が可能になる。スクランブル信号発生回路２４がConfig-RAMのソフトエラーにて故障した際に、監視部にアラームを上げることができる。

また、通信システムの受信機５のスクランブル信号検出回路６５が、スクランブル信号発生回路６４が出力するスクランブルパタンの、ペイロード部Payloadの最後の４バイト“E4,59,D4,FA”を監視する。これにより、受信機５のスクランブル信号発生回路６４が正しく動作したかの判断が可能になる。スクランブル信号発生回路６４がConfig-RAMのソフトエラーにて故障した際に、監視部にアラームを上げることができる。

このような送信機１や受信機５を用いた通信システムによれば、Config-RAMのソフトエラーが通信システム内のどこで発生したのかについて、故障箇所の特定が容易になる。

〔第２実施形態〕
次に、本発明の第２実施形態による通信システム、送信機、受信機、通信システムの監視方法について、説明する。図５は、本発明の第２実施形態による通信システムを説明するためのブロック図である。図６は、本発明の第２実施形態で用いるスクランブルパタンの一例を示すフレームフォーマットである。

（本実施形態の構成）
本実施形態の通信システムは、送信機１と、伝送路４と、受信機５とを、含む。さらに図５の送信機１は、データ信号発生回路２１と、排他的論理和回路２２と、フレーム同期パタン２３と、スクランブル信号発生手段の一例としてのスクランブル信号発生回路２４と、セレクタ２６と、電気／光変換器３とを、含む。さらに、図５の送信機１は、スクランブル信号検出手段の一例としてのスクランブル信号検出回路２５を、含む。

このうち送信機１のデータ信号発生回路２１、排他的論理和回路２２、フレーム同期パタン２３、スクランブル信号発生回路２４、セレクタ２６、電気／光変換器３については、第１実施形態と構成が同じため詳細な説明を省略する。

さらに図５の受信機５は、排他的論理和回路６２と、フレーム同期検出回路６３と、スクランブル信号発生手段の一例としてのスクランブル信号発生回路６４と、クロックデータリカバリ回路６７と、光／電気変換器７とを、含む。さらに、図５の受信機５は、スクランブル信号検出手段の一例としてのスクランブル信号検出回路６５を、含む。伝送路４と、受信機５については、第１実施形態と構成が同じため詳細な説明を省略する。

本実施形態の送信機１のスクランブル信号検出回路２５は、第１実施形態のスクランブル信号検出回路２５とは異なり、排他的論理和回路２２の出力を監視し、動作異常を検出する。

（スクランブルパタン）
図６は図４と同様に、Sonet/SDHのSTM-1方式の場合のスクランブル方式を前提にした、スクランブルパタンの一例を、１６進表示で示すものである。図４と同様にSTM-1の１フレームは、１行が２７０バイトで９行の合計２４３０バイトで構成されて、各行の先頭９バイトはオーバーヘッド部SOH、他の部分はペイロード部Payloadとして用いられる。

本実施形態では、図６のスクランブルパタンの、本来はスクランブル範囲ではない1Rowの1Columnから6Columnの信号を監視するものである。1Rowの1Columnから6ColumnはA1バイト、A2バイトと定義（A1A2区間と略）され、受信機５側の同期検出のための同期パタンが挿入される規定になっている。

（本実施形態の動作）
送信機１では、データ信号発生回路２１ではいかなる値を入れたとしてもセレクタ２６にて、フレーム同期パタン２３が選択される。したがって、データ信号発生回路２１ではA1A2パタン区間を16進で00,00,00,00,00,00 を挿入し、スクランブル信号発生回路２４にて、スクランブルパタンを継続して挿入する構成とする。その値は、図６に示すように“1C,49,B5,BD,8D,2E”となる。スクランブル信号検出回路２５は、この値をチェックする。スクランブル信号検出回路２５は、オーバーヘッド部SOHの同期パタンが挿入されるパタン区間を監視する。もちろん、A1A2区間の６バイト全てをチェックする必要は無く、５バイト以下でもよい。スクランブル信号発生回路２４が故障したにも関わらず正常とみなす確率は、図３の説明時に記したとおりである。

（本実施形態の効果）
本実施形態によれば、通信システムの送信機１のスクランブル信号検出回路２５が、スクランブル信号発生回路２４が出力するスクランブルパタンの、オーバーヘッド部SOHのA1A2区間の６バイト“1C,49,B5,BD,8D,2E”を監視する。これにより、送信機１のスクランブル信号発生回路２４および排他的論理和回路２２が正しく動作したかの判断が可能になる。スクランブル信号発生回路２４或いは排他的論理和回路２２がConfig-RAMのソフトエラーにて故障した際に、監視部にアラームを上げることができる。

そして第１実施形態と同様に、通信システムの受信機５のスクランブル信号検出回路６５が、スクランブル信号発生回路６４が出力するスクランブルパタンの、ペイロード部Payloadの最後の４バイト“E4,59,D4,FA”を監視する。これにより、受信機５のスクランブル信号発生回路６４が正しく動作したかの判断が可能になる。スクランブル信号発生回路６４がConfig-RAMのソフトエラーにて故障した際に、監視部にアラームを上げることができる。

そして第１実施形態と同様に、このような送信機１や受信機５を用いた通信システムによれば、Config-RAMのソフトエラーが通信システム内のどこで発生したのかについて、故障箇所の特定が容易になる。

〔第３実施形態〕
次に、本発明の第３実施形態による通信システム、送信機、受信機、通信システムの監視方法について、説明する。図７は、本発明の第３実施形態による通信システムを説明するためのブロック図である。図８は、本発明の第３実施形態で用いるスクランブルパタンの一例を示すフレームフォーマットである。

本実施形態の通信システムは、送信機１と、伝送路４と、受信機５とを、含む。さらに図７の送信機１は、データ信号発生回路２１と、排他的論理和回路２２と、フレーム同期パタン２３と、スクランブル信号発生回路２４と、セレクタ２６と、電気／光変換器３とを、含む。さらに、図７の送信機１は、スクランブル信号検出手段の一例としてのスクランブル信号検出回路２５を、含む。

このうち送信機１のデータ信号発生回路２１、排他的論理和回路２２、フレーム同期パタン２３、スクランブル信号発生回路２４、セレクタ２６、電気／光変換器３については、第１実施形態および第２実施形態と構成が同じため、詳細な説明を省略する。

さらに図７の受信機５は、排他的論理和回路６２と、フレーム同期検出回路６３と、スクランブル信号発生回路６４と、クロックデータリカバリ回路６７と、光／電気変換器７とを、含む。さらに、図７の受信機５は、スクランブル信号検出手段の一例としてのスクランブル信号検出回路６５を、含む。伝送路４と、受信機５については、第１実施形態および第２実施形態と構成が同じため、詳細な説明を省略する。

本実施形態の送信機１のスクランブル信号検出回路２５は、第１実施形態のスクランブル信号検出回路２５とは異なり、セレクタ２６の出力を監視し、動作異常を検出する。

（スクランブルパタン）
図８は図４や図６と同様に、Sonet/SDHのSTM-1方式の場合のスクランブル方式を前提にした、スクランブルパタンの一例を、１６進表示で示すものである。図４や図６と同様にSTM-1の１フレームは、１行が２７０バイトで９行の合計２４３０バイトで構成されて、各行の先頭９バイトはオーバーヘッド部SOH、他の部分はペイロード部Payloadとして用いられる。

オーバーヘッド部SOHには未使用のバイトも存在するのが、一般的である。なおSOH領域の使用/未使用はITU-T G.707の規程にとどまらず、各メーカが独自に使用している場合もあるため、そのバイト位置は注意して決める必要がある。図７では一例として9RowのSOHを使用する場合を示した。

なお、STM-1の9Rowのオーバーヘッド部SOHの９バイトは、ITU-T G.707では以下のように規定されている。
1Byte： S1
2Byte： 未使用(reserved for FEC)
3Byte： 未使用(reserved for FEC)
4Byte： 未使用(reserved for future international standardization)
5Byte： 未使用(reserved for future international standardization)
6Byte： M1(MS FEBE)
7Byte： E2(MS OrderWire)
8Byte： byte reserved for national use
9Byte： byte reserved for national use
従って、Inband-FECを使用しない場合は、２、３、４、５、８、９バイトを使用可能であり、Inband-FECを使用する場合でも５、６、８、９バイトは原則使用可能である。

（本実施形態の動作）
スクランブル信号検出回路２５は、オーバーヘッド部SOHの未使用のパタン区間を監視する。スクランブル信号検出回路２５は、オーバーヘッド部SOHの未使用の複数バイトをチェックする。もちろん、上記区間の全てをチェックする必要は無い。スクランブル信号発生回路２４が故障したにも関わらず正常とみなす確率は、図３の説明時に記したとおりである。

（本実施形態の効果）
本実施形態によれば、通信システムの送信機１のスクランブル信号検出回路２５が、スクランブル信号発生回路２４が出力するスクランブルパタンの、9Rowのオーバーヘッド部SOHの複数バイト、例えば５、６、８、９バイトを監視する。これにより、送信機１のスクランブル信号発生回路２４が正しく動作したかの判断が可能になる。スクランブル信号発生回路２４がConfig-RAMのソフトエラーにて故障した際に、監視部にアラームを上げることができる。

そして第１実施形態と同様に、通信システムの受信機５のスクランブル信号検出回路６５が、スクランブル信号発生回路６４が出力するスクランブルパタンの、ペイロード部Payloadの最後の４バイト“E4,59,D4,FA”を監視する。これにより、受信機５のスクランブル信号発生回路６４が正しく動作したかの判断が可能になる。スクランブル信号発生回路６４がConfig-RAMのソフトエラーにて故障した際に、監視部にアラームを上げることができる。

そして第１実施形態と同様に、このような送信機１や受信機５を用いた通信システムによれば、Config-RAMのソフトエラーが通信システム内のどこで発生したのかについて、故障箇所の特定が容易になる。

〔その他の実施形態〕
以上、本発明の好ましい実施形態や実施例を説明したが、本発明はこれに限定されるものではない。例えば、データ信号のスクランブル処理に関するスクランブルパタンの所定箇所の所定値を監視し、異常検出するスクランブル信号検出手段１０は、ソフトウェア或いはソフトウェアとハードウェアとの組合せによっても、実現することができる。

図１（ｂ）は、本発明の実施形態のスクランブル信号検出手段１０の一例を示す構成図である。図１（ｂ）のスクランブル信号検出手段１０は、制御部であるＣＰＵ（Central Processing Unit）１１と、メモリ１２とを、含む。メモリ１２は、ＲＡＭ（Random Access Memory）等で構成される。

図１（ｂ）のスクランブル信号検出手段１０は、ＣＰＵ１１にスクランブルパタンの所定箇所の所定値を監視し、異常検出する検出処理を実行させるプログラムをメモリ１２に読み込んで、スクランブルパタンの所定箇所の所定値を監視する。プログラムは、ＣＦ（Compact Flash（登録商標））およびＳＤ（Secure Digital）等の汎用的な半導体記録デバイス、フレキシブルディスク（Flexible Disk）等の磁気記録媒体、またはＣＤ−ＲＯＭ（Compact Disk Read Only Memory）などの光学記録媒体などの形態で、流通され得る。このような記録媒体に記録されたプログラムを読み込んで、スクランブル信号検出手段１０のＣＰＵ１１で実行することにより、上述した本実施形態の監視機能をソフトウェア的に実現してもよい。

上述した実施形態では、Sonet/SDHのSTM-1方式の場合のスクランブル方式を前提にしたスクランブルパタンで説明したが、本発明は上述した実施形態に限られるものではない。例えば、Sonet/SDHのSTM-4方式の場合のスクランブル方式の場合、STM-4の１フレームは、１行が１０８０バイトで９行の合計９７２０バイトで構成されて、各行の先頭３６バイトはオーバーヘッド部SOH、他の部分はペイロード部Payloadとして用いられる。このような、Sonet/SDHのSTM-4方式の場合のスクランブル方式に、上述した第２実施形態を適用すると、本来はスクランブル範囲ではない1Rowの1Columnから24Columnの信号を監視する。STM-4の１フレームでは、1Rowの1Columnから24ColumnはA1バイト、A2バイトと定義（A1A2区間と略）され、受信機側の同期検出のための同期パタンが挿入される規定になっている。データ信号発生回路２１ではA1A2パタン区間を16進で00,……,00 を挿入し、スクランブル信号発生回路２４にて、スクランブルパタンを継続して挿入する構成とする。スクランブル信号検出回路２５が、この値をチェックする。もちろん、A1A2区間の２４バイト全てをチェックする必要は無く、２３バイト以下でもよい。

本発明は、特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲に含まれることはいうまでもない。

上記の実施形態の一部または全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）スクランブル処理されたデータ信号を時分割多重して送受信する通信システムであって、
前記データ信号のスクランブル処理に関するスクランブルパタンの所定箇所に所定値を設定し、前記所定箇所の所定値を監視する、通信システム。
（付記２）前記スクランブルパタンは、オーバーヘッド部とペイロード部とを含み、前記所定箇所は前記ペイロード部に設定されている、付記１に記載の通信システム。
（付記３）前記スクランブルパタンは、前記所定箇所は前記ペイロード部の最後のビットを少なくとも含むパタン区間に配置されている、付記２に記載の通信システム。
（付記４）前記スクランブルパタンは、オーバーヘッド部とペイロード部とを含み、前記所定箇所が前記オーバーヘッド部に設定されている、付記１に記載の通信システム。
（付記５）前記スクランブルパタンの前記所定箇所は、前記オーバーヘッド部の同期パタンが挿入されるパタン区間に配置されている、付記４に記載の通信システム。
（付記６）前記スクランブルパタンの前記所定箇所は、前記オーバーヘッド部の未使用のパタン区間に配置されている、付記４に記載の通信システム。
（付記７）スクランブル処理されたデータ信号を時分割多重して送信する送信機であって、
前記データ信号をスクランブル処理するためのスクランブルパタンの所定箇所に所定値を設定し、前記所定箇所の所定値を監視するスクランブル信号検出手段を含む、送信機。
（付記８）前記スクランブルパタンを生成するスクランブル信号発生手段を含み、
前記スクランブルパタンは、オーバーヘッド部とペイロード部とを含み、前記所定箇所は前記ペイロード部に設定されている、付記７に記載の送信機。
（付記９）前記スクランブルパタンは、前記所定箇所は前記ペイロード部の最後のビットを少なくとも含むパタン区間に配置されている、付記８に記載の送信機。
（付記１０）前記スクランブルパタンを生成するスクランブル信号発生手段を含み、
前記スクランブルパタンは、オーバーヘッド部とペイロード部とを含み、前記所定箇所は前記オーバーヘッド部に設定されている、付記７に記載の送信機。
（付記１１）前記スクランブルパタンは、前記所定箇所は前記オーバーヘッド部の同期パタンが挿入されるパタン区間に配置されている、付記１０に記載の送信機。
（付記１２）前記スクランブルパタンは、オーバーヘッド部とペイロード部とを含み、前記所定箇所は前記オーバーヘッド部の未使用のパタン区間に配置されている、付記１０に記載の送信機。
（付記１３）スクランブル処理されたデータ信号を受信してデータ信号を取り出す受信機であって、
前記データ信号をディスクランブル処理するためのスクランブルパタンの所定箇所に所定値を設定し、前記所定箇所の所定値を監視するスクランブル信号検出手段を含む、受信機。
（付記１４）前記スクランブルパタンを生成するスクランブル信号発生手段を含み、
前記スクランブルパタンは、オーバーヘッド部とペイロード部とを含み、前記所定箇所は前記ペイロード部に設定されている、付記１３に記載の受信機。
（付記１５）前記スクランブルパタンは、前記所定箇所は前記ペイロード部の最後のビットを少なくとも含むパタン区間に配置されている、付記１４に記載の受信機。
（付記１６）前記スクランブルパタンを生成するスクランブル信号発生手段を含み、
前記スクランブルパタンは、オーバーヘッド部とペイロード部とを含み、前記所定箇所は前記オーバーヘッド部に設定されている、付記１３に記載の受信機。
（付記１７）前記スクランブルパタンは、前記所定箇所は前記オーバーヘッド部の同期パタンが挿入されるパタン区間に配置されている、付記１６に記載の受信機。
（付記１８）前記スクランブルパタンは、オーバーヘッド部とペイロード部とを含み、前記所定箇所は前記オーバーヘッド部の未使用のパタン区間に配置されている、付記１６に記載の受信機。
（付記１９）スクランブル処理されたデータ信号を時分割多重して送受信する通信システムの監視方法であって、
前記データ信号のスクランブル処理に関するスクランブルパタンの所定箇所に所定値を設定し、前記所定箇所の所定値を監視する、通信システムの監視方法。
（付記２０）前記スクランブルパタンは、オーバーヘッド部とペイロード部とを含み、前記所定箇所は前記ペイロード部に設定されている、付記１９に記載の通信システムの監視方法。
（付記２１）前記スクランブルパタンは、前記所定箇所は前記ペイロード部の最後のビットを少なくとも含むパタン区間に配置されている、付記２０に記載の通信システムの監視方法。
（付記２２）前記スクランブルパタンは、オーバーヘッド部とペイロード部とを含み、前記所定箇所が前記オーバーヘッド部に設定されている、付記１９に記載の通信システムの監視方法。
（付記２３）前記スクランブルパタンの前記所定箇所は、前記オーバーヘッド部の同期パタンが挿入されるパタン区間に配置されている、付記２２に記載の通信システムの監視方法。
（付記２４）前記スクランブルパタンの前記所定箇所は、前記オーバーヘッド部の未使用のパタン区間に配置されている、付記２２に記載の通信システムの監視方法。
（付記２５）スクランブル処理されたデータ信号を時分割多重して送受信する通信システムを監視するプログラムであって、
コンピュータに、
前記データ信号のスクランブル処理に関するスクランブルパタンの所定箇所に所定値を設定し、前記所定箇所の所定値を監視する処理を実行させる、プログラム。
（付記２６）前記スクランブルパタンは、オーバーヘッド部とペイロード部とを含み、前記所定箇所は前記ペイロード部に設定されている、付記２５に記載のプログラム。
（付記２７）前記スクランブルパタンは、前記所定箇所は前記ペイロード部の最後のビットを少なくとも含むパタン区間に配置されている、付記２６に記載のプログラム。
（付記２８）前記スクランブルパタンは、オーバーヘッド部とペイロード部とを含み、前記所定箇所が前記オーバーヘッド部に設定されている、付記２５に記載のプログラム。
（付記２９）前記スクランブルパタンの前記所定箇所は、前記オーバーヘッド部の同期パタンが挿入されるパタン区間に配置されている、付記２８に記載のプログラム。
（付記３０）前記スクランブルパタンの前記所定箇所は、前記オーバーヘッド部の未使用のパタン区間に配置されている、付記２８に記載のプログラム。

１ 送信機
２ ＦＰＧＡ
３ 電気／光変換器
４ 伝送路
５ 受信機
６ ＦＰＧＡ
７ 光／電気変換器
１０ スクランブル信号検出手段
１１ ＣＰＵ
１２ メモリ
２１ データ信号発生回路
２２ 排他的論理和回路
２３ フレーム同期パタン
２４ スクランブル信号発生回路
２５ スクランブル信号検出回路
２６ セレクタ
６２ 排他的論理和回路
６３ フレーム同期検出回路
６４ スクランブル信号発生回路
６５ スクランブル信号検出回路
６７ クロックデータリカバリ回路

Claims (10)

1. スクランブル処理されたデータ信号を時分割多重して送信する送信機であって、
   前記データ信号をスクランブル処理するためのスクランブルパタンの所定箇所に所定値を設定し、前記所定箇所の所定値を監視するスクランブル信号検出手段を含む、送信機。
2. 前記スクランブルパタンは、オーバーヘッド部とペイロード部とを含み、前記所定箇所は前記ペイロード部に設定されている、請求項１に記載の送信機。
3. 前記スクランブルパタンは、前記所定箇所は前記ペイロード部の最後のビットを少なくとも含むパタン区間に配置されている、請求項２に記載の送信機。
4. 前記スクランブルパタンは、オーバーヘッド部とペイロード部とを含み、前記所定箇所が前記オーバーヘッド部に設定されている、請求項１に記載の送信機。
5. 前記スクランブルパタンの前記所定箇所は、前記オーバーヘッド部の同期パタンが挿入されるパタン区間に配置されている、請求項４に記載の送信機。
6. 前記スクランブルパタンの前記所定箇所は、前記オーバーヘッド部の未使用のパタン区間に配置されている、請求項４に記載の送信機。
7. スクランブル処理されたデータ信号を受信してデータ信号を取り出す受信機であって、
   前記データ信号をディスクランブル処理するためのスクランブルパタンの所定箇所に所定値を設定し、前記所定箇所の所定値を監視するスクランブル信号検出手段を含む、受信機。
8. スクランブル処理されたデータ信号を時分割多重して送受信する通信システムであって、
   前記データ信号のスクランブル処理に関するスクランブルパタンの所定箇所に所定値を設定し、前記所定箇所の所定値を監視する、通信システム。
9. スクランブル処理されたデータ信号を時分割多重して送受信する通信システムの監視方法であって、
   前記データ信号のスクランブル処理に関するスクランブルパタンの所定箇所に所定値を設定し、前記所定箇所の所定値を監視する、通信システムの監視方法。
10. スクランブル処理されたデータ信号を時分割多重して送受信する通信システムを監視するプログラムであって、
    コンピュータに、
    前記データ信号のスクランブル処理に関するスクランブルパタンの所定箇所に所定値を設定し、前記所定箇所の所定値を監視する処理を実行させる、プログラム。

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