JP2017055007A - Semiconductor device and method of manufacturing the same - Google Patents

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誠也 坂倉
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of narrowing a width of a dicing region.SOLUTION: A semiconductor device according to an embodiment comprises: a semiconductor substrate having a first face and a second face; a gate insulating film provided on the first face side of the semiconductor substrate; a gate electrode provided on the gate insulating film; an electrode pad electrically connected with the gate electrode; and a mark provided between the second face of the semiconductor substrate and the electrode pad.SELECTED DRAWING: Figure 1

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。   Embodiments described herein relate generally to a semiconductor device and a method for manufacturing the same.

半導体チップのコストを削減するには、１枚のウェハに形成される半導体チップ数を増加させることが有効である。１枚のウェハに形成される半導体チップ数を増加させようとする場合、半導体チップと半導体チップの間のダイシング領域の幅を狭くする方法が考えられる。例えば、ブレードダイシングに代えて、ドライエッチングによりダイシングを行うことで、ダイシング領域の幅を狭くすることが可能である。   In order to reduce the cost of semiconductor chips, it is effective to increase the number of semiconductor chips formed on one wafer. In order to increase the number of semiconductor chips formed on one wafer, a method of narrowing the width of the dicing region between the semiconductor chips can be considered. For example, it is possible to reduce the width of the dicing region by performing dicing by dry etching instead of blade dicing.

一般に、ダイシング領域には、リソグラフィー工程のアライメントのためのアライメントマークが形成される。アライメントマークは、所定のサイズが必要とされるため、アライメントマークを形成するために、ダイシング領域の幅を狭くできないという問題がある。   In general, an alignment mark for alignment in a lithography process is formed in the dicing area. Since the alignment mark is required to have a predetermined size, there is a problem that the width of the dicing region cannot be reduced in order to form the alignment mark.

特開２０１２−５９９５９号公報JP 2012-59959 A

本発明が解決しようとする課題は、ダイシング領域の幅を狭くすることが可能な半導体装置およびその製造方法を提供することにある。   An object of the present invention is to provide a semiconductor device capable of narrowing the width of a dicing region and a manufacturing method thereof.

実施形態の半導体装置は、第１の面と第２の面とを有する半導体基板と、前記半導体基板の前記第１の面側に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極と電気的に接続された電極パッドと、前記半導体基板と前記電極パッドとの間に設けられたマークと、を備える。   The semiconductor device of the embodiment is provided on a semiconductor substrate having a first surface and a second surface, a gate insulating film provided on the first surface side of the semiconductor substrate, and the gate insulating film. A gate electrode; an electrode pad electrically connected to the gate electrode; and a mark provided between the semiconductor substrate and the electrode pad.

第１の実施形態の半導体装置の模式上面図。1 is a schematic top view of a semiconductor device according to a first embodiment. 第１の実施形態の半導体装置のセル領域の模式断面図。1 is a schematic cross-sectional view of a cell region of a semiconductor device according to a first embodiment. 第１の実施形態の半導体装置のアライメントマークの模式断面図。1 is a schematic cross-sectional view of an alignment mark of a semiconductor device according to a first embodiment. 第２の実施形態の半導体装置の模式上面図。The model top view of the semiconductor device of 2nd Embodiment. 第２の実施形態の半導体装置のアライメントマークの模式断面図。The schematic cross section of the alignment mark of the semiconductor device of 2nd Embodiment. 第３の実施形態の半導体装置のアライメントマークの模式断面図。FIG. 6 is a schematic cross-sectional view of an alignment mark of a semiconductor device according to a third embodiment. 第４の実施形態の半導体装置のアライメントマークの模式断面図。FIG. 10 is a schematic cross-sectional view of an alignment mark of a semiconductor device according to a fourth embodiment.

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following description, the same or similar members are denoted by the same reference numerals, and description of members once described is omitted as appropriate.

また、本明細書中、ｎ＋型、ｎ型、ｎ−型の表記は、この順で、第ｎ型の不純物濃度が低くなっていることを意味する。同様に、ｐ＋型、ｐ型、ｐ−型の表記は、この順で、ｐ型の不純物濃度が低くなっていることを意味する。 In the present specification, the notation of n + type, n type, and n − type means that the n-type impurity concentration decreases in this order. Similarly, the notation of p + type, p type, and p − type means that the p-type impurity concentration decreases in this order.

ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。また、ｐ型不純物は、例えば、ボロン（Ｂ）である。   The n-type impurity is, for example, phosphorus (P) or arsenic (As). The p-type impurity is, for example, boron (B).

（第１の実施形態）
本実施形態の半導体装置は、第１の面と第２の面とを有する半導体基板と、半導体基板の第１の面側に形成されたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、ゲート電極と電気的に接続される電極パッドと、半導体基板の第２の面と電極パッドとの間に設けられたアライメントマークと、を備える。そして、ゲート電極が半導体基板に設けられた第１のトレンチ内に設けられ、アライメントマークが半導体基板に設けられた第２のトレンチを含む。 (First embodiment)
The semiconductor device of this embodiment includes a semiconductor substrate having a first surface and a second surface, a gate insulating film formed on the first surface side of the semiconductor substrate, and a gate provided on the gate insulating film An electrode, an electrode pad electrically connected to the gate electrode, and an alignment mark provided between the second surface of the semiconductor substrate and the electrode pad. The gate electrode is provided in a first trench provided in the semiconductor substrate, and the alignment mark includes a second trench provided in the semiconductor substrate.

図１は、本実施形態の半導体装置の模式上面図である。図１（ａ）が半導体基板に設けられるトレンチの形状及び配置を主に示す図である。図１（ｂ）が、電極パッドの形状及び配置を主に示す図である。   FIG. 1 is a schematic top view of the semiconductor device of this embodiment. FIG. 1A is a diagram mainly showing the shape and arrangement of trenches provided in a semiconductor substrate. FIG.1 (b) is a figure which mainly shows the shape and arrangement | positioning of an electrode pad.

本実施形態の半導体装置は、半導体基板を挟んでソース領域とドレイン領域が設けられる縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。また、本実施形態の半導体装置は、トレンチ内にゲート電極が設けられるトレンチゲート型ＭＯＳＦＥＴである。   The semiconductor device of this embodiment is a vertical MOSFET (Metal Oxide Field Effect Transistor) in which a source region and a drain region are provided with a semiconductor substrate interposed therebetween. The semiconductor device of this embodiment is a trench gate type MOSFET in which a gate electrode is provided in a trench.

図１（ａ）に示すように、本実施形態の半導体装置は、セル領域１０と、アライメントマーク１２と、ダイシング領域１４を備える。セル領域１０は、ＭＯＳＦＥＴのセルが規則的に配置される領域である。アライメントマーク１２は、リソグラフィー工程におけるアライメントに用いられるマークである。アライメントマーク１２は、リソグラフィー用のアライメントマークである。ダイシング領域１４は、ウェハ上に半導体装置が形成された後に、個々のチップに切断するための領域である。セル領域１０と、アライメントマーク１２は、ダイシング領域１４に囲まれる。   As shown in FIG. 1A, the semiconductor device of this embodiment includes a cell region 10, an alignment mark 12, and a dicing region 14. The cell region 10 is a region where MOSFET cells are regularly arranged. The alignment mark 12 is a mark used for alignment in the lithography process. The alignment mark 12 is an alignment mark for lithography. The dicing area 14 is an area for cutting into individual chips after the semiconductor device is formed on the wafer. The cell region 10 and the alignment mark 12 are surrounded by the dicing region 14.

セル領域１０は、複数の第１のトレンチ１６を備える。第１のトレンチ１６はセル領域１０内で規則的に配置される。   The cell region 10 includes a plurality of first trenches 16. The first trenches 16 are regularly arranged in the cell region 10.

アライメントマーク１２は、複数の第２のトレンチ２０を備える。アライメントマーク１２は、第２のトレンチ２０を配列させることで形成される。アライメントマーク１２内の第２のトレンチ２０の配列は、図示するものに限られず、露光装置の種類等により多種多様な配列があり得る。   The alignment mark 12 includes a plurality of second trenches 20. The alignment mark 12 is formed by arranging the second trenches 20. The arrangement of the second trenches 20 in the alignment mark 12 is not limited to that shown in the figure, and there can be various arrangements depending on the type of the exposure apparatus.

図１（ｂ）に示すように、本実施形態の半導体装置は、セル領域１０に設けられた第１のトレンチ１６上にソース電極パッド２２を備える。また、アライメントマーク１２を形成する第２のトレンチ２０上にゲート電極パッド（電極パッド）２４が設けられる。   As shown in FIG. 1B, the semiconductor device of this embodiment includes a source electrode pad 22 on the first trench 16 provided in the cell region 10. A gate electrode pad (electrode pad) 24 is provided on the second trench 20 that forms the alignment mark 12.

なお、ソース電極パッド２２及びゲート電極パッド２４は、半導体装置が実装される際に、例えば、ボンディングワイヤやはんだボール等の接続部材が接続される電極である。   The source electrode pad 22 and the gate electrode pad 24 are electrodes to which connection members such as bonding wires and solder balls are connected when the semiconductor device is mounted.

本実施形態の半導体装置は、アライメントマーク１２が、ダイシング領域１４ではなく、ダイシング領域１４に囲まれるゲート電極パッド２４の下に設けられる。例えば、ダイシング領域１４には、アライメントマークが設けられない。   In the semiconductor device of this embodiment, the alignment mark 12 is provided not under the dicing region 14 but under the gate electrode pad 24 surrounded by the dicing region 14. For example, no alignment mark is provided in the dicing area 14.

図２は、本実施形態の半導体装置のセル領域の模式断面図である。図１（ａ）のＡＡ’方向の断面図である。   FIG. 2 is a schematic cross-sectional view of the cell region of the semiconductor device of this embodiment. It is sectional drawing of the AA 'direction of Fig.1 (a).

本実施形態の半導体装置は、図２に示すように、第１の面（以下、表面とも記載）と第２の面（以下、裏面とも記載）とを有する半導体基板１００を備える。半導体基板１００は、例えば、単結晶シリコンである。   As shown in FIG. 2, the semiconductor device of this embodiment includes a semiconductor substrate 100 having a first surface (hereinafter also referred to as a front surface) and a second surface (hereinafter also referred to as a rear surface). The semiconductor substrate 100 is, for example, single crystal silicon.

半導体基板１００は、ｎ＋型のソース領域３０、ｐ型のチャネル領域３２、ｎ−型のドリフト領域３４、ｎ＋型のドレイン領域３６を備える。 The semiconductor substrate 100 includes an n + -type source region 30, a p-type channel region 32, an n − -type drift region 34, and an n + -type drain region 36.

ｎ＋型のソース領域３０は、半導体基板１００の表面に設けられる。ｐ型のチャネル領域３２は、ｎ＋型のソース領域３０の裏面側に設けられる。ｎ−型のドリフト領域３４は、ｐ型のチャネル領域３２の裏面側に設けられる。ｎ＋型のドレイン領域３６は、半導体基板１００の裏面に設けられる。 The n + type source region 30 is provided on the surface of the semiconductor substrate 100. The p-type channel region 32 is provided on the back surface side of the n + -type source region 30. The n − type drift region 34 is provided on the back side of the p type channel region 32. The n + -type drain region 36 is provided on the back surface of the semiconductor substrate 100.

半導体基板１００の表面に第１のトレンチ１６が設けられる。第１のトレンチ１６の幅は“Ｗ１”である。第１のトレンチ１６の幅Ｗ１は、例えば、０．１μｍ以上０．５μｍ以下である。   A first trench 16 is provided on the surface of the semiconductor substrate 100. The width of the first trench 16 is “W1”. The width W1 of the first trench 16 is, for example, not less than 0.1 μm and not more than 0.5 μm.

第１のトレンチ１６内に、第１のゲート絶縁膜（ゲート絶縁膜）４０と、第１のゲート電極（ゲート電極）４２が設けられる。第１のゲート絶縁膜４０は、ｐ型のチャネル領域３２と第１のゲート電極４２との間に設けられる。第１のゲート絶縁膜４０は、半導体基板１００の表面側に設けられる。   A first gate insulating film (gate insulating film) 40 and a first gate electrode (gate electrode) 42 are provided in the first trench 16. The first gate insulating film 40 is provided between the p-type channel region 32 and the first gate electrode 42. The first gate insulating film 40 is provided on the surface side of the semiconductor substrate 100.

第１のゲート絶縁膜４０は、例えば、シリコンの熱酸化膜である。また、第１のゲート電極４２は、例えば、ｎ型不純物がドープされた多結晶シリコンである。   The first gate insulating film 40 is, for example, a silicon thermal oxide film. The first gate electrode 42 is, for example, polycrystalline silicon doped with n-type impurities.

半導体基板１００の表面にソース電極パッド２２が設けられる。ソース電極パッド２２は、ｎ＋型のソース領域３０に接して設けられる。ソース電極パッド２２は、ｎ＋型のソース領域３０に電気的に接続される。ソース電極パッド２２は金属である。ソース電極パッド２２とｎ＋型のソース領域１０との間のコンタクトは、オーミックコンタクトである。 A source electrode pad 22 is provided on the surface of the semiconductor substrate 100. The source electrode pad 22 is provided in contact with the n + -type source region 30. The source electrode pad 22 is electrically connected to the n + type source region 30. The source electrode pad 22 is a metal. The contact between the source electrode pad 22 and the n + -type source region 10 is an ohmic contact.

ソース電極パッド２２と第１のゲート電極２２の間は、絶縁膜４６により分離される。絶縁膜４６は、例えば、シリコン酸化膜である。   The source electrode pad 22 and the first gate electrode 22 are separated by an insulating film 46. The insulating film 46 is, for example, a silicon oxide film.

半導体基板１００の裏面にドレイン電極パッド４８が設けられる。ドレイン電極パッド４８は、ｎ＋型のドレイン領域３６に接して設けられる。ドレイン電極パッド４８は、金属である。ドレイン電極パッド４８とｎ＋型のドレイン領域３６との間のコンタクトは、オーミックコンタクトである。ドレイン電極パッド４８は、ｎ＋型のドレイン領域３６を介してｎ−型のドリフト領域３４に接続される。 A drain electrode pad 48 is provided on the back surface of the semiconductor substrate 100. The drain electrode pad 48 is provided in contact with the n + -type drain region 36. The drain electrode pad 48 is a metal. The contact between the drain electrode pad 48 and the n + -type drain region 36 is an ohmic contact. The drain electrode pad 48 is connected to the n − type drift region 34 via the n + type drain region 36.

図３は、本実施形態の半導体装置のアライメントマークの模式断面図である。図１（ａ）のＢＢ’方向の断面図である。   FIG. 3 is a schematic cross-sectional view of an alignment mark of the semiconductor device of this embodiment. It is sectional drawing of the BB 'direction of Fig.1 (a).

アライメントマークが形成される領域において、半導体基板１００は、ｐ型のチャネル領域３２、ｎ−型のドリフト領域３４、ｎ＋型のドレイン領域３６を備える。 In the region where the alignment mark is formed, the semiconductor substrate 100 includes a p-type channel region 32, an n − -type drift region 34, and an n + -type drain region 36.

ｐ型のチャネル領域３２は、半導体基板１００の表面に設けられる。ｎ−型のドリフト領域３４は、ｐ型のチャネル領域３２の裏面側に設けられる。ｎ＋型のドレイン領域３６は、半導体基板１００の裏面に設けられる。 The p-type channel region 32 is provided on the surface of the semiconductor substrate 100. The n − type drift region 34 is provided on the back side of the p type channel region 32. The n + -type drain region 36 is provided on the back surface of the semiconductor substrate 100.

半導体基板１００の表面に第２のトレンチ２０が設けられる。第２のトレンチ２０の幅は“Ｗ２”である。第２のトレンチ２０の幅“Ｗ２”は、第１のトレンチ１６の幅“Ｗ１”よりも広いことが望ましい。第２のトレンチ２０の幅“Ｗ２”は、第１のトレンチ１６の幅“Ｗ１”の５倍以上であることが望ましく１０倍以上であることがよりも望ましい。第２のトレンチ２０の幅Ｗ２は、例えば、１μｍ以上１０μｍ以下である。   A second trench 20 is provided on the surface of the semiconductor substrate 100. The width of the second trench 20 is “W2”. The width “W2” of the second trench 20 is preferably wider than the width “W1” of the first trench 16. The width “W2” of the second trench 20 is preferably 5 times or more than the width “W1” of the first trench 16, and more preferably 10 times or more. The width W2 of the second trench 20 is not less than 1 μm and not more than 10 μm, for example.

第２のトレンチ２０内に、第２のゲート絶縁膜４１と、第２のゲート電極４３が設けられる。第２のゲート絶縁膜４１は、ｐ型のチャネル領域３２と第２のゲート電極４３との間に設けられる。   A second gate insulating film 41 and a second gate electrode 43 are provided in the second trench 20. The second gate insulating film 41 is provided between the p-type channel region 32 and the second gate electrode 43.

第２のゲート絶縁膜４１は、例えば、シリコンの熱酸化膜である。また、第２のゲート電極４３は、例えば、ｎ型不純物がドープされた多結晶シリコンである。   The second gate insulating film 41 is, for example, a silicon thermal oxide film. The second gate electrode 43 is, for example, polycrystalline silicon doped with n-type impurities.

第２のゲート電極４３は、例えば、特定の電位に接続されず、フローティング状態である。この場合、第２のゲート絶縁膜４１には強い電界が印加されることはなく、第２のトレンチ２０に起因する信頼性不良の発生を抑制できる。   For example, the second gate electrode 43 is not connected to a specific potential and is in a floating state. In this case, a strong electric field is not applied to the second gate insulating film 41, and the occurrence of poor reliability due to the second trench 20 can be suppressed.

第２のゲート電極４３上には、絶縁膜４６が設けられる。また、絶縁膜４６上には、層間絶縁膜５０が設けられる。絶縁膜４６及び層間絶縁膜５０は、例えば、シリコン酸化膜である。   An insulating film 46 is provided on the second gate electrode 43. An interlayer insulating film 50 is provided on the insulating film 46. The insulating film 46 and the interlayer insulating film 50 are, for example, silicon oxide films.

層間絶縁膜５０上に、ゲート電極パッド２４が設けられる。   A gate electrode pad 24 is provided on the interlayer insulating film 50.

ゲート電極パッド２４と第２のトレンチ２０との間の、ゲート電極パッド２４と層間絶縁膜５０との界面が、第２のトレンチ２０側に窪んでいることが望ましい。また、第２のトレンチ２０上の、ゲート電極パッド２４の表面が窪んでいることが望ましい。すなわち、第２のトレンチ２０上の、ゲート電極パッド２４の表面に凹部が設けられることが望ましい。   It is desirable that the interface between the gate electrode pad 24 and the interlayer insulating film 50 between the gate electrode pad 24 and the second trench 20 is recessed toward the second trench 20 side. Further, it is desirable that the surface of the gate electrode pad 24 on the second trench 20 is depressed. That is, it is desirable that a recess be provided on the surface of the gate electrode pad 24 on the second trench 20.

ゲート電極パッド２４は、図示しない配線によって、セル領域１０の第１のゲート電極４２に電気的に接続される。ゲート電極パッド２４は、第１のゲート電極４２にゲート電圧を印加する機能を備える。   The gate electrode pad 24 is electrically connected to the first gate electrode 42 in the cell region 10 by a wiring (not shown). The gate electrode pad 24 has a function of applying a gate voltage to the first gate electrode 42.

半導体基板１００の裏面にドレイン電極パッド４８が設けられる。   A drain electrode pad 48 is provided on the back surface of the semiconductor substrate 100.

ゲート電極パッド２４及びソース電極パッド２２上には、パッシベーション膜として、例えば、図示しないポリイミド膜が形成される。ゲート電極パッド２４及びソース電極パッド２２上の一部にポリイミド膜の開口部が設けられる。   For example, a polyimide film (not shown) is formed as a passivation film on the gate electrode pad 24 and the source electrode pad 22. A polyimide film opening is provided in part on the gate electrode pad 24 and the source electrode pad 22.

本実施形態のアライメントマーク１２は、半導体基板１００の第２の面とゲート電極パッド２４との間に設けられた第２のトレンチ２０を含む。   The alignment mark 12 of the present embodiment includes a second trench 20 provided between the second surface of the semiconductor substrate 100 and the gate electrode pad 24.

次に、本実施形態の半導体装置の製造方法について、図１、図２及び図３を参照しつつ、説明する。本実施形態の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、半導体基板にアライメントマークを形成し、アライメントマークを用いてリソグラフィーのアライメントを行い、アライメントマーク上にゲート電極と電気的に接続される電極パッドを形成する。更に、第１のトレンチと第２のトレンチを形成し、第１のトレンチ内にゲート電極を形成し、第２のトレンチを用いてリソグラフィーのアライメントを行い、第２のトレンチ上に、ゲート電極と電気的に接続される電極パッドを形成する。   Next, a method for manufacturing the semiconductor device of this embodiment will be described with reference to FIGS. In the method for manufacturing a semiconductor device of this embodiment, a gate insulating film is formed on a semiconductor substrate, a gate electrode is formed on the gate insulating film, an alignment mark is formed on the semiconductor substrate, and lithography alignment is performed using the alignment mark. Then, an electrode pad electrically connected to the gate electrode is formed on the alignment mark. Further, a first trench and a second trench are formed, a gate electrode is formed in the first trench, lithography alignment is performed using the second trench, and the gate electrode and the second trench are formed on the second trench. An electrode pad to be electrically connected is formed.

まず、半導体基板１００の第１の面に、第１のトレンチ１６及び第２のトレンチ２０を形成する。第１のトレンチ１６及び第２のトレンチ２０は、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により形成する。第２のトレンチ２０の幅“Ｗ２”は、第１のトレンチ１６の幅“Ｗ１”よりも広いことが望ましい。   First, the first trench 16 and the second trench 20 are formed on the first surface of the semiconductor substrate 100. The first trench 16 and the second trench 20 are formed by, for example, the RIE (Reactive Ion Etching) method. The width “W2” of the second trench 20 is preferably wider than the width “W1” of the first trench 16.

次に、公知のプロセスを用いて、第１のゲート絶縁膜４０、第２のゲート絶縁膜４２、第１のゲート電極４２、第２のゲート電極４３を形成する。   Next, a first gate insulating film 40, a second gate insulating film 42, a first gate electrode 42, and a second gate electrode 43 are formed using a known process.

次に、絶縁膜４６を形成する。次に、例えば、ボロン（Ｂ）のイオン注入により、ｐ型のチャネル領域３２を形成する。   Next, an insulating film 46 is formed. Next, the p-type channel region 32 is formed by ion implantation of boron (B), for example.

次に、リソグラフィー工程及び砒素（Ａｓ）のイオン注入により、半導体基板１００の第１の面に、ｎ＋型のソース領域３０を選択的に形成する。リソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。 Next, an n + -type source region 30 is selectively formed on the first surface of the semiconductor substrate 100 by lithography and arsenic (As) ion implantation. During the lithography process, alignment is performed using the alignment mark 12.

次に、第２のトレンチ２０上に層間絶縁膜５０を形成する。層間絶縁膜５０は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成されるシリコン酸化膜である。   Next, an interlayer insulating film 50 is formed on the second trench 20. The interlayer insulating film 50 is a silicon oxide film formed by, for example, a CVD (Chemical Vapor Deposition) method.

次に、セル領域１０の層間絶縁膜５０を、リソグラフィー工程とエッチングにより、パターニングする。リソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。セル領域１０外に設けられたフォトレジストをマスクに、セル領域１０の層間絶縁膜５０を除去する。   Next, the interlayer insulating film 50 in the cell region 10 is patterned by a lithography process and etching. During the lithography process, alignment is performed using the alignment mark 12. The interlayer insulating film 50 in the cell region 10 is removed using a photoresist provided outside the cell region 10 as a mask.

次に、セル領域１０の第１の面に、ソース電極パッド２２を形成する。次に、第２のトレンチ２０上の層間絶縁膜５０上に、ゲート電極パッド２４を形成する。   Next, the source electrode pad 22 is formed on the first surface of the cell region 10. Next, the gate electrode pad 24 is formed on the interlayer insulating film 50 on the second trench 20.

ソース電極パッド２２及びゲート電極パッド２４をパターニングするリソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。   Alignment is performed using the alignment mark 12 during the lithography process of patterning the source electrode pad 22 and the gate electrode pad 24.

次に、ソース電極パッド２２及びゲート電極パッド２４をパターニングする。次に、ゲート電極パッド２４及びソース電極パッド２２上にポリイミド膜を形成する。その後、ポリイミド膜をパターニングし、ゲート電極パッド２４及びソース電極パッド２２上の一部に開口部を設ける。   Next, the source electrode pad 22 and the gate electrode pad 24 are patterned. Next, a polyimide film is formed on the gate electrode pad 24 and the source electrode pad 22. Thereafter, the polyimide film is patterned, and openings are formed in portions on the gate electrode pad 24 and the source electrode pad 22.

以上の製造方法により、図１乃至図３に示す実施形態の半導体装置が形成される。   The semiconductor device of the embodiment shown in FIGS. 1 to 3 is formed by the above manufacturing method.

次に、本実施形態の作用及び効果について説明する。   Next, the operation and effect of this embodiment will be described.

一般に、リソグラフィー工程のアライメントのためのアライメントマークは、ダイシング領域に形成される。アライメントマークは、所定のサイズが必要とされるため、アライメントマークを形成するために、ダイシング領域の幅を狭くできないという問題がある。   In general, an alignment mark for alignment in a lithography process is formed in a dicing region. Since the alignment mark is required to have a predetermined size, there is a problem that the width of the dicing region cannot be reduced in order to form the alignment mark.

本実施形態の半導体装置は、アライメントマーク１２をダイシング領域１４ではなく、ダイシング領域１４に囲まれる半導体チップ内に設ける。特に、アライメントマーク１２を、ゲート電極パッド２４と半導体基板１００の第２の面に挟まれる領域に設ける。ゲート電極パッド２４下には、セル領域１０が形成されない。   In the semiconductor device of this embodiment, the alignment mark 12 is provided not in the dicing region 14 but in a semiconductor chip surrounded by the dicing region 14. In particular, the alignment mark 12 is provided in a region sandwiched between the gate electrode pad 24 and the second surface of the semiconductor substrate 100. The cell region 10 is not formed under the gate electrode pad 24.

例えば、ダイシング領域１４にサイズの大きなアライメントマーク１２を設けないことで、ダイシング領域１４の幅を狭くすることが可能となる。したがって、ダイシング領域１４の幅が狭くなり、１枚のウェハに形成する半導体チップ数を増加することが可能となる。   For example, it is possible to reduce the width of the dicing area 14 by not providing the alignment mark 12 having a large size in the dicing area 14. Therefore, the width of the dicing region 14 is narrowed, and the number of semiconductor chips formed on one wafer can be increased.

また、セル領域１０が形成されないゲート電極パッド２４下に、アライメントマーク１２を設けるため、セル領域１０の面積も減らず、ＭＯＳＦＥＴのオン抵抗が増大することもない。   Further, since the alignment mark 12 is provided under the gate electrode pad 24 in which the cell region 10 is not formed, the area of the cell region 10 is not reduced, and the on-resistance of the MOSFET is not increased.

第２のトレンチ２０の幅“Ｗ２”は、第１のトレンチ１６の幅“Ｗ１”よりも広いことが望ましい。第２のトレンチ２０の幅“Ｗ２”は、第１のトレンチ１６の幅“Ｗ１”の５倍以上であることが望ましく１０倍以上であることがよりも望ましい。第２のトレンチ２０の幅“Ｗ２”を広くすることにより。アライメントマーク１２の信号強度が強くなり、アライメント精度が向上する。   The width “W2” of the second trench 20 is preferably wider than the width “W1” of the first trench 16. The width “W2” of the second trench 20 is preferably 5 times or more than the width “W1” of the first trench 16, and more preferably 10 times or more. By increasing the width “W2” of the second trench 20. The signal strength of the alignment mark 12 is increased, and the alignment accuracy is improved.

ゲート電極パッド２４と第２のトレンチ２０との間の、ゲート電極パッド２４と層間絶縁膜５０との界面が、第２のトレンチ２０側に窪んでいることが望ましい。また、第２のトレンチ２０上の、ゲート電極パッド２４の表面が窪んでいることが望ましい。すなわち、第２のトレンチ２０上の、ゲート電極パッド２４の表面に凹部が設けられることが望ましい。これにより、アライメントマーク１２上に、ゲート電極パッド２４用の金属膜が存在する場合でも、アライメントマークの１２の信号強度が高くなりアライメントの精度が向上する。   It is desirable that the interface between the gate electrode pad 24 and the interlayer insulating film 50 between the gate electrode pad 24 and the second trench 20 is recessed toward the second trench 20 side. Further, it is desirable that the surface of the gate electrode pad 24 on the second trench 20 is depressed. That is, it is desirable that a recess be provided on the surface of the gate electrode pad 24 on the second trench 20. Thereby, even when the metal film for the gate electrode pad 24 exists on the alignment mark 12, the signal intensity of the alignment mark 12 is increased, and the alignment accuracy is improved.

以上、本実施形態によれば、ダイシング領域の幅を狭くすることが可能な半導体装置およびその製造方法を実現できる。したがって、１枚のウェハに形成される半導体チップ数を増加させることが可能となる。   As described above, according to the present embodiment, a semiconductor device capable of reducing the width of the dicing region and a manufacturing method thereof can be realized. Therefore, the number of semiconductor chips formed on one wafer can be increased.

本実施形態では、アライメントマーク１２を形成する第２のトレンチ２０内が、多結晶シリコンの第２のゲート電極４３で埋め込まれる形態を例に説明したが、第２のトレンチ２０内は、例えば、絶縁物で埋め込まれていても、空洞であってもかまわない。また、２個の第２のトレンチ２０の間の距離が、第２のトレンチ２０の幅よりも狭い構造、いわゆるメサ構造でアライメントマーク１２を形成しても構わない。   In the present embodiment, an example in which the inside of the second trench 20 forming the alignment mark 12 is filled with the second gate electrode 43 of polycrystalline silicon has been described as an example, but the inside of the second trench 20 is, for example, It may be embedded in an insulator or a cavity. Further, the alignment mark 12 may be formed with a structure in which the distance between the two second trenches 20 is narrower than the width of the second trench 20, a so-called mesa structure.

（第２の実施形態）
本実施形態の半導体装置は、半導体基板と電極パッドとの間に設けられた第１の絶縁膜を、更に備え、アライメントマークが第１の絶縁膜に設けられた段差構造を含む点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については記述を省略する。 (Second Embodiment)
The semiconductor device of the present embodiment further includes a first insulating film provided between the semiconductor substrate and the electrode pad, and includes a step structure in which an alignment mark is provided in the first insulating film. Different from the first embodiment. Hereinafter, the description overlapping with the first embodiment will be omitted.

図４は、本実施形態の半導体装置の模式上面図である。図４（ａ）が半導体基板に設けられるトレンチの形状及び段差構造の配置を主に示す図である。図４（ｂ）が、電極パッドの形状及び配置を主に示す図である。   FIG. 4 is a schematic top view of the semiconductor device of this embodiment. FIG. 4A is a diagram mainly showing the shape of the trench provided in the semiconductor substrate and the arrangement of the step structure. FIG. 4B is a diagram mainly showing the shape and arrangement of the electrode pads.

本実施形態の半導体装置は、縦型ＭＯＳＦＥＴである。また、実施形態の本半導体装置は、トレンチ内にゲート電極が設けられるトレンチゲート型ＭＯＳＦＥＴである。   The semiconductor device of this embodiment is a vertical MOSFET. The semiconductor device of the embodiment is a trench gate type MOSFET in which a gate electrode is provided in a trench.

図４（ａ）に示すように、本実施形態の半導体装置は、セル領域１０と、アライメントマーク１２と、ダイシング領域１４を備える。セル領域１０は、ＭＯＳＦＥＴのセルが規則的に配置される領域である。アライメントマーク１２は、リソグラフィー工程におけるアライメントに用いられるマークである。ダイシング領域１４は、ウェハ上に半導体装置が形成された後に、個々のチップに切断するための領域である。セル領域１０と、アライメントマーク１２は、ダイシング領域１４に囲まれる。   As shown in FIG. 4A, the semiconductor device of this embodiment includes a cell region 10, an alignment mark 12, and a dicing region 14. The cell region 10 is a region where MOSFET cells are regularly arranged. The alignment mark 12 is a mark used for alignment in the lithography process. The dicing area 14 is an area for cutting into individual chips after the semiconductor device is formed on the wafer. The cell region 10 and the alignment mark 12 are surrounded by the dicing region 14.

セル領域１０は、複数の第１のトレンチ１６を備える。第１のトレンチ１６はセル領域１０内で規則的に配置される。   The cell region 10 includes a plurality of first trenches 16. The first trenches 16 are regularly arranged in the cell region 10.

アライメントマーク１２は、段差構造１２０を備える。アライメントマーク１２は、段差構造１２０を配列させることで形成される。アライメントマーク１２内の段差構造１２０の配列は、図示するものに限られず、露光装置の種類等により多種多様な配列があり得る。   The alignment mark 12 includes a step structure 120. The alignment mark 12 is formed by arranging the step structures 120. The arrangement of the step structure 120 in the alignment mark 12 is not limited to that shown in the figure, and there can be a wide variety of arrangements depending on the type of exposure apparatus.

図４（ｂ）に示すように、本実施形態の半導体装置は、セル領域１０に設けられた第１のトレンチ１６上にソース電極パッド２２を備える。また、アライメントマーク１２を形成する段差構造１２０上にゲート電極パッド２４が設けられる。   As shown in FIG. 4B, the semiconductor device of this embodiment includes a source electrode pad 22 on the first trench 16 provided in the cell region 10. A gate electrode pad 24 is provided on the step structure 120 that forms the alignment mark 12.

本実施形態の半導体装置は、アライメントマーク１２が、ダイシング領域１４ではなく、ダイシング領域１４に囲まれるゲート電極パッド２４の下に設けられる。例えば、ダイシング領域１４には、アライメントマークが設けられない。   In the semiconductor device of this embodiment, the alignment mark 12 is provided not under the dicing region 14 but under the gate electrode pad 24 surrounded by the dicing region 14. For example, no alignment mark is provided in the dicing area 14.

図５は、本実施形態の半導体装置のアライメントマークの模式断面図である。図４（ａ）のＢＢ’方向の断面図である。   FIG. 5 is a schematic cross-sectional view of an alignment mark of the semiconductor device of this embodiment. It is sectional drawing of the BB 'direction of Fig.4 (a).

なお、本実施形態のセル領域の構造は、第１の実施形態と同様である。   Note that the structure of the cell region of this embodiment is the same as that of the first embodiment.

アライメントマークが形成される領域において、半導体基板１００は、ｐ型のチャネル領域３２、ｎ−型のドリフト領域３４、ｎ＋型のドレイン領域３６を備える。 In the region where the alignment mark is formed, the semiconductor substrate 100 includes a p-type channel region 32, an n − -type drift region 34, and an n + -type drain region 36.

ｐ型のチャネル領域３２は、半導体基板１００の表面に設けられる。ｎ−型のドリフト領域３４は、ｐ型のチャネル領域３２の裏面側に設けられる。ｎ＋型のドレイン領域３６は、半導体基板１００の裏面に設けられる。 The p-type channel region 32 is provided on the surface of the semiconductor substrate 100. The n − type drift region 34 is provided on the back side of the p type channel region 32. The n + -type drain region 36 is provided on the back surface of the semiconductor substrate 100.

半導体基板１００の表面にベース酸化膜（第１の絶縁膜）６０が設けられる。ベース酸膜６０は、例えば、シリコンの熱酸化膜である。ベース酸化膜６０の膜厚は、第１のゲート絶縁膜４０の膜厚よりも厚い。   A base oxide film (first insulating film) 60 is provided on the surface of the semiconductor substrate 100. The base acid film 60 is, for example, a silicon thermal oxide film. The base oxide film 60 is thicker than the first gate insulating film 40.

ベース酸化膜６０には、パターニングによる段差構造１２０が設けられている。   The base oxide film 60 is provided with a step structure 120 by patterning.

ベース酸化膜６０上には、層間絶縁膜５０が設けられる。層間絶縁膜５０は、例えば、シリコン酸化膜である。   An interlayer insulating film 50 is provided on the base oxide film 60. The interlayer insulating film 50 is, for example, a silicon oxide film.

ベース酸化膜６０の段差構造１２０上の層間絶縁膜５０上に、ゲート電極パッド２４が設けられる。   A gate electrode pad 24 is provided on the interlayer insulating film 50 on the step structure 120 of the base oxide film 60.

ゲート電極パッド２４は、図示しない配線によって、セル領域１０の第１のゲート電極４２に電気的に接続される。ゲート電極パッド２４は、第１のゲート電極４２にゲート電圧を印加する機能を備える。   The gate electrode pad 24 is electrically connected to the first gate electrode 42 in the cell region 10 by a wiring (not shown). The gate electrode pad 24 has a function of applying a gate voltage to the first gate electrode 42.

半導体基板１００の裏面にドレイン電極パッド４８が設けられる。   A drain electrode pad 48 is provided on the back surface of the semiconductor substrate 100.

次に、本実施形態の半導体装置の製造方法について、図１、図２、図４及び図５を参照しつつ、説明する。本実施形態の半導体装置の製造方法は、アライメントマークの形成が、第１の絶縁膜の形成とパターニングにより行われる点で、第１の実施形態と異なっている。   Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. 1, 2, 4, and 5. The semiconductor device manufacturing method of this embodiment is different from that of the first embodiment in that the alignment mark is formed by forming the first insulating film and patterning.

まず、半導体基板１００の第１の面に、ベース酸化膜（第１の絶縁膜）６０を形成する。ベース酸化膜６０は、例えば、半導体基板１００の熱酸化によって形成されるシリコン酸化膜である。   First, a base oxide film (first insulating film) 60 is formed on the first surface of the semiconductor substrate 100. The base oxide film 60 is a silicon oxide film formed by thermal oxidation of the semiconductor substrate 100, for example.

次に、例えば、ボロン（Ｂ）のイオン注入により、ｐ型のチャネル領域３２を形成する。   Next, the p-type channel region 32 is formed by ion implantation of boron (B), for example.

次に、公知のプロセスを用いて、ベース酸化膜６０にアライメントマーク１２の一部となる段差構造１２０を形成する。この際、例えば、セル領域のベース酸化膜６０も除去する。   Next, a step structure 120 that becomes a part of the alignment mark 12 is formed in the base oxide film 60 using a known process. At this time, for example, the base oxide film 60 in the cell region is also removed.

次に、リソグラフィー工程及びＲＩＥにより、第１のトレンチ１６を形成する。リソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。   Next, the first trench 16 is formed by a lithography process and RIE. During the lithography process, alignment is performed using the alignment mark 12.

次に、公知のプロセスを用いて、第１のゲート絶縁膜４０、第１のゲート電極４２を形成する。   Next, a first gate insulating film 40 and a first gate electrode 42 are formed using a known process.

次に、リソグラフィー工程及び砒素（Ａｓ）のイオン注入により、半導体基板１００の第１の面に、ｎ＋型のソース領域３０を選択的に形成する。リソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。 Next, an n + -type source region 30 is selectively formed on the first surface of the semiconductor substrate 100 by lithography and arsenic (As) ion implantation. During the lithography process, alignment is performed using the alignment mark 12.

次に、ベース酸化膜５０上に層間絶縁膜５０を形成する。層間絶縁膜５０は、例えば、ＣＶＤ法により形成されるシリコン酸化膜である。   Next, an interlayer insulating film 50 is formed on the base oxide film 50. The interlayer insulating film 50 is a silicon oxide film formed by, for example, a CVD method.

次に、セル領域１０の層間絶縁膜５０を、リソグラフィー工程とエッチングにより、パターニングする。リソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。セル領域１０外に設けられたフォトレジストをマスクに、セル領域１０の層間絶縁膜５０を除去する。   Next, the interlayer insulating film 50 in the cell region 10 is patterned by a lithography process and etching. During the lithography process, alignment is performed using the alignment mark 12. The interlayer insulating film 50 in the cell region 10 is removed using a photoresist provided outside the cell region 10 as a mask.

次に、セル領域１０の第１の面に、ソース電極パッド２２を形成する。次に、ベース酸化膜６０の段差構造１２０上の層間絶縁膜５０上に、ゲート電極パッド２４を形成する。   Next, the source electrode pad 22 is formed on the first surface of the cell region 10. Next, the gate electrode pad 24 is formed on the interlayer insulating film 50 on the step structure 120 of the base oxide film 60.

ソース電極パッド２２及びゲート電極パッド２４をパターニングするリソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。   Alignment is performed using the alignment mark 12 during the lithography process of patterning the source electrode pad 22 and the gate electrode pad 24.

次に、ソース電極パッド２２及びゲート電極パッド２４をパターニングする。次に、ゲート電極パッド２４及びソース電極パッド２２上にポリイミド膜を形成する。その後、ポリイミド膜をパターニングし、ゲート電極パッド２４及びソース電極パッド２２上の一部に開口部を設ける。   Next, the source electrode pad 22 and the gate electrode pad 24 are patterned. Next, a polyimide film is formed on the gate electrode pad 24 and the source electrode pad 22. Thereafter, the polyimide film is patterned, and openings are formed in portions on the gate electrode pad 24 and the source electrode pad 22.

以上の製造方法により、図４及び図５に示す実施形態の半導体装置が形成される。   The semiconductor device of the embodiment shown in FIGS. 4 and 5 is formed by the above manufacturing method.

本実施形態の半導体装置も、第１の実施形態の半導体装置同様、アライメントマーク１２を、ゲート電極パッド２４と半導体基板１００に挟まれる領域に設ける。したがって、本実施形態によれば、ダイシング領域の幅を狭くすることが可能な半導体装置およびその製造方法を実現できる。したがって、１枚のウェハに形成される半導体チップ数を増加させることが可能となる。   In the semiconductor device of the present embodiment, the alignment mark 12 is provided in a region sandwiched between the gate electrode pad 24 and the semiconductor substrate 100 as in the semiconductor device of the first embodiment. Therefore, according to the present embodiment, it is possible to realize a semiconductor device capable of narrowing the width of the dicing region and a manufacturing method thereof. Therefore, the number of semiconductor chips formed on one wafer can be increased.

（第３の実施形態）
本実施形態の半導体装置は、半導体基板と電極パッドとの間に設けられた第１の絶縁膜と、第１の絶縁膜と電極パッドとの間に設けられる多結晶半導体膜と、を更に備え、アライメントマークが多結晶半導体膜に設けられた段差構造を含む点で、第２の実施形態と異なる。以下、第２の実施形態と重複する内容については記述を省略する。 (Third embodiment)
The semiconductor device of this embodiment further includes a first insulating film provided between the semiconductor substrate and the electrode pad, and a polycrystalline semiconductor film provided between the first insulating film and the electrode pad. The second embodiment is different from the second embodiment in that the alignment mark includes a step structure provided in the polycrystalline semiconductor film. Hereinafter, the description overlapping with the second embodiment is omitted.

図６は、本実施形態の半導体装置のアライメントマークの模式断面図である。図４（ａ）のＢＢ’方向の断面図である。   FIG. 6 is a schematic cross-sectional view of an alignment mark of the semiconductor device of this embodiment. It is sectional drawing of the BB 'direction of Fig.4 (a).

なお、本実施形態のセル領域の構造は、第１の実施形態と同様である。   Note that the structure of the cell region of this embodiment is the same as that of the first embodiment.

アライメントマークが形成される領域において、半導体基板１００は、ｐ型のチャネル領域３２、ｎ−型のドリフト領域３４、ｎ＋型のドレイン領域３６を備える。 In the region where the alignment mark is formed, the semiconductor substrate 100 includes a p-type channel region 32, an n − -type drift region 34, and an n + -type drain region 36.

ｐ型のチャネル領域３２は、半導体基板１００の表面に設けられる。ｎ−型のドリフト領域３４は、ｐ型のチャネル領域３２の裏面側に設けられる。ｎ＋型のドレイン領域３６は、半導体基板１００の裏面に設けられる。 The p-type channel region 32 is provided on the surface of the semiconductor substrate 100. The n − type drift region 34 is provided on the back side of the p type channel region 32. The n + -type drain region 36 is provided on the back surface of the semiconductor substrate 100.

半導体基板１００の表面にベース酸化膜（第１の絶縁膜）６０が設けられる。ベース酸膜６０は、例えば、シリコンの熱酸化膜である。ベース酸化膜６０の膜厚は、第１のゲート絶縁膜４０の膜厚よりも厚い。   A base oxide film (first insulating film) 60 is provided on the surface of the semiconductor substrate 100. The base acid film 60 is, for example, a silicon thermal oxide film. The base oxide film 60 is thicker than the first gate insulating film 40.

ベース酸化膜６０上には、多結晶シリコン膜（多結晶半導体膜）７０が形成されている。多結晶シリコン膜７０には、パターニングによる段差構造１２０が設けられている。多結晶シリコン膜７０は、第１のゲート電極４２と同一の材料で形成される。   A polycrystalline silicon film (polycrystalline semiconductor film) 70 is formed on the base oxide film 60. The polycrystalline silicon film 70 is provided with a step structure 120 by patterning. The polycrystalline silicon film 70 is formed of the same material as the first gate electrode 42.

多結晶シリコン膜７０上には、層間絶縁膜５０が設けられる。層間絶縁膜５０は、例えば、シリコン酸化膜である。   An interlayer insulating film 50 is provided on the polycrystalline silicon film 70. The interlayer insulating film 50 is, for example, a silicon oxide film.

多結晶シリコン膜７０の段差構造１２０上の層間絶縁膜５０上に、ゲート電極パッド２４が設けられる。   Gate electrode pad 24 is provided on interlayer insulating film 50 on step structure 120 of polycrystalline silicon film 70.

ゲート電極パッド２４は、図示しない配線によって、セル領域１０の第１のゲート電極４２に電気的に接続される。ゲート電極パッド２４は、第１のゲート電極４２にゲート電圧を印加する機能を備える。   The gate electrode pad 24 is electrically connected to the first gate electrode 42 in the cell region 10 by a wiring (not shown). The gate electrode pad 24 has a function of applying a gate voltage to the first gate electrode 42.

半導体基板１００の裏面にドレイン電極パッド４８が設けられる。   A drain electrode pad 48 is provided on the back surface of the semiconductor substrate 100.

次に、本実施形態の半導体装置の製造方法について、図１、図２、図４及び図６を参照しつつ、説明する。本実施形態の半導体装置の製造方法は、アライメントマークの形成が、多結晶半導体膜の形成とパターニングにより行われる点で、第２の実施形態と異なっている。   Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. 1, 2, 4, and 6. The semiconductor device manufacturing method of this embodiment is different from that of the second embodiment in that alignment marks are formed by forming and patterning a polycrystalline semiconductor film.

まず、半導体基板１００の第１の面に、ベース酸化膜（第１の絶縁膜）６０を形成する。ベース酸化膜６０は、例えば、半導体基板１００の熱酸化によって形成されるシリコン酸化膜である。   First, a base oxide film (first insulating film) 60 is formed on the first surface of the semiconductor substrate 100. The base oxide film 60 is a silicon oxide film formed by thermal oxidation of the semiconductor substrate 100, for example.

次に、例えば、ボロン（Ｂ）のイオン注入により、ｐ型のチャネル領域３２を形成する。   Next, the p-type channel region 32 is formed by ion implantation of boron (B), for example.

次に、セル領域のベース酸化膜６０も除去する。   Next, the base oxide film 60 in the cell region is also removed.

次に、リソグラフィー工程及びＲＩＥにより、第１のトレンチ１６を形成する。   Next, the first trench 16 is formed by a lithography process and RIE.

次に、公知のプロセスを用いて、第１のゲート絶縁膜４０、第１のゲート電極４２を形成する。第１のゲート電極４２の堆積と同時に、多結晶シリコン膜７０がベース酸化膜６０上に形成される。   Next, a first gate insulating film 40 and a first gate electrode 42 are formed using a known process. Simultaneously with the deposition of the first gate electrode 42, a polycrystalline silicon film 70 is formed on the base oxide film 60.

次に、公知のプロセスを用いて、多結晶シリコン膜７０にアライメントマーク１２の一部となる段差構造１２０を形成する。   Next, a step structure 120 that becomes a part of the alignment mark 12 is formed in the polycrystalline silicon film 70 using a known process.

次に、リソグラフィー工程及び砒素（Ａｓ）のイオン注入により、半導体基板１００の第１の面に、ｎ＋型のソース領域３０を選択的に形成する。リソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。 Next, an n + -type source region 30 is selectively formed on the first surface of the semiconductor substrate 100 by lithography and arsenic (As) ion implantation. During the lithography process, alignment is performed using the alignment mark 12.

次に、ベース酸化膜５０上に層間絶縁膜５０を形成する。層間絶縁膜５０は、例えば、ＣＶＤ法により形成されるシリコン酸化膜である。   Next, an interlayer insulating film 50 is formed on the base oxide film 50. The interlayer insulating film 50 is a silicon oxide film formed by, for example, a CVD method.

次に、セル領域１０の層間絶縁膜５０を、リソグラフィー工程とエッチングにより、パターニングする。リソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。セル領域１０外に設けられたフォトレジストをマスクに、セル領域１０の層間絶縁膜５０を除去する。   Next, the interlayer insulating film 50 in the cell region 10 is patterned by a lithography process and etching. During the lithography process, alignment is performed using the alignment mark 12. The interlayer insulating film 50 in the cell region 10 is removed using a photoresist provided outside the cell region 10 as a mask.

次に、セル領域１０の第１の面に、ソース電極パッド２２を形成する。次に、多結晶シリコン膜７０の段差構造１２０上の層間絶縁膜５０上に、ゲート電極パッド２４を形成する。   Next, the source electrode pad 22 is formed on the first surface of the cell region 10. Next, the gate electrode pad 24 is formed on the interlayer insulating film 50 on the step structure 120 of the polycrystalline silicon film 70.

ソース電極パッド２２及びゲート電極パッド２４をパターニングするリソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。   Alignment is performed using the alignment mark 12 during the lithography process of patterning the source electrode pad 22 and the gate electrode pad 24.

次に、ソース電極パッド２２及びゲート電極パッド２４をパターニングする。次に、ゲート電極パッド２４及びソース電極パッド２２上にポリイミド膜を形成する。その後、ポリイミド膜をパターニングし、ゲート電極パッド２４及びソース電極パッド２２上の一部に開口部を設ける。   Next, the source electrode pad 22 and the gate electrode pad 24 are patterned. Next, a polyimide film is formed on the gate electrode pad 24 and the source electrode pad 22. Thereafter, the polyimide film is patterned, and openings are formed in portions on the gate electrode pad 24 and the source electrode pad 22.

以上の製造方法により、図４及び図６に示す実施形態の半導体装置が形成される。   The semiconductor device of the embodiment shown in FIGS. 4 and 6 is formed by the above manufacturing method.

本実施形態の半導体装置も、第１の実施形態の半導体装置同様、アライメントマーク１２を、ゲート電極パッド２４と半導体基板１００に挟まれる領域に設ける。したがって、本実施形態によれば、ダイシング領域の幅を狭くすることが可能な半導体装置およびその製造方法を実現できる。したがって、１枚のウェハに形成される半導体チップ数を増加させることが可能となる。   In the semiconductor device of the present embodiment, the alignment mark 12 is provided in a region sandwiched between the gate electrode pad 24 and the semiconductor substrate 100 as in the semiconductor device of the first embodiment. Therefore, according to the present embodiment, it is possible to realize a semiconductor device capable of narrowing the width of the dicing region and a manufacturing method thereof. Therefore, the number of semiconductor chips formed on one wafer can be increased.

（第４の実施形態）
本実施形態の半導体装置は、半導体基板と電極パッドとの間に設けられた第１の絶縁膜と、第１の絶縁膜と電極パッドとの間に設けられる多結晶半導体膜と、多結晶半導体膜と電極パッドとの間に設けられる第２の絶縁膜と、を更に備え、アライメントマークが第２の絶縁膜に設けられた段差構造を含む点で、第２の実施形態と異なる。以下、第２の実施形態と重複する内容については記述を省略する。 (Fourth embodiment)
The semiconductor device of this embodiment includes a first insulating film provided between a semiconductor substrate and an electrode pad, a polycrystalline semiconductor film provided between the first insulating film and the electrode pad, and a polycrystalline semiconductor A second insulating film provided between the film and the electrode pad, and is different from the second embodiment in that the alignment mark includes a step structure provided in the second insulating film. Hereinafter, the description overlapping with the second embodiment is omitted.

図７は、本実施形態の半導体装置のアライメントマークの模式断面図である。図４（ａ）のＢＢ’方向の断面図である。   FIG. 7 is a schematic cross-sectional view of an alignment mark of the semiconductor device of this embodiment. It is sectional drawing of the BB 'direction of Fig.4 (a).

なお、本実施形態のセル領域の構造は、第１の実施形態と同様である。   Note that the structure of the cell region of this embodiment is the same as that of the first embodiment.

アライメントマークが形成される領域において、半導体基板１００は、ｐ型のチャネル領域３２、ｎ−型のドリフト領域３４、ｎ＋型のドレイン領域３６を備える。 In the region where the alignment mark is formed, the semiconductor substrate 100 includes a p-type channel region 32, an n − -type drift region 34, and an n + -type drain region 36.

ｐ型のチャネル領域３２は、半導体基板１００の表面に設けられる。ｎ−型のドリフト領域３４は、ｐ型のチャネル領域３２の裏面側に設けられる。ｎ＋型のドレイン領域３６は、半導体基板１００の裏面に設けられる。 The p-type channel region 32 is provided on the surface of the semiconductor substrate 100. The n − type drift region 34 is provided on the back side of the p type channel region 32. The n + -type drain region 36 is provided on the back surface of the semiconductor substrate 100.

半導体基板１００の表面にベース酸化膜（第１の絶縁膜）６０が設けられる。ベース酸膜６０は、例えば、シリコンの熱酸化膜である。ベース酸化膜６０の膜厚は、第１のゲート絶縁膜４０の膜厚よりも厚い。   A base oxide film (first insulating film) 60 is provided on the surface of the semiconductor substrate 100. The base acid film 60 is, for example, a silicon thermal oxide film. The base oxide film 60 is thicker than the first gate insulating film 40.

ベース酸化膜６０上には、多結晶シリコン膜（多結晶半導体膜）７０が形成されている。多結晶シリコン膜７０は、第１のゲート電極４２と同一の材料で形成される。   A polycrystalline silicon film (polycrystalline semiconductor film) 70 is formed on the base oxide film 60. The polycrystalline silicon film 70 is formed of the same material as the first gate electrode 42.

多結晶シリコン膜７０上には、層間絶縁膜（第２の絶縁膜）５０が設けられる。層間絶縁膜５０は、例えば、シリコン酸化膜である。層間絶縁膜５０には、パターニングによる段差構造１２０が設けられている。   An interlayer insulating film (second insulating film) 50 is provided on the polycrystalline silicon film 70. The interlayer insulating film 50 is, for example, a silicon oxide film. The interlayer insulating film 50 is provided with a step structure 120 by patterning.

段差構造１２０が設けられた領域の層間絶縁膜５０上に、ゲート電極パッド２４が設けられる。   A gate electrode pad 24 is provided on the interlayer insulating film 50 in the region where the step structure 120 is provided.

ゲート電極パッド２４は、図示しない配線によって、セル領域１０の第１のゲート電極４２に電気的に接続される。ゲート電極パッド２４は、第１のゲート電極４２にゲート電圧を印加する機能を備える。   The gate electrode pad 24 is electrically connected to the first gate electrode 42 in the cell region 10 by a wiring (not shown). The gate electrode pad 24 has a function of applying a gate voltage to the first gate electrode 42.

半導体基板１００の裏面にドレイン電極パッド４８が設けられる。   A drain electrode pad 48 is provided on the back surface of the semiconductor substrate 100.

次に、本実施形態の半導体装置の製造方法について、図１、図２、図４及び図７を参照しつつ、説明する。本実施形態の半導体装置の製造方法は、アライメントマークの形成が、第２の絶縁膜の形成とパターニングにより行われる点で、第２の実施形態と異なっている。   Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. 1, 2, 4, and 7. The manufacturing method of the semiconductor device of this embodiment is different from that of the second embodiment in that the alignment mark is formed by forming and patterning the second insulating film.

まず、半導体基板１００の第１の面に、ベース酸化膜（第１の絶縁膜）６０を形成する。ベース酸化膜６０は、例えば、半導体基板１００の熱酸化によって形成されるシリコン酸化膜である。   First, a base oxide film (first insulating film) 60 is formed on the first surface of the semiconductor substrate 100. The base oxide film 60 is a silicon oxide film formed by thermal oxidation of the semiconductor substrate 100, for example.

次に、例えば、ボロン（Ｂ）のイオン注入により、ｐ型のチャネル領域３２を形成する。   Next, the p-type channel region 32 is formed by ion implantation of boron (B), for example.

次に、セル領域のベース酸化膜６０も除去する。   Next, the base oxide film 60 in the cell region is also removed.

次に、リソグラフィー工程及びＲＩＥにより、第１のトレンチ１６を形成する。   Next, the first trench 16 is formed by a lithography process and RIE.

次に、公知のプロセスを用いて、第１のゲート絶縁膜４０、第１のゲート電極４２を形成する。第１のゲート電極４２の堆積と同時に、多結晶シリコン膜７０がベース酸化膜６０上に形成される。   Next, a first gate insulating film 40 and a first gate electrode 42 are formed using a known process. Simultaneously with the deposition of the first gate electrode 42, a polycrystalline silicon film 70 is formed on the base oxide film 60.

次に、リソグラフィー工程及び砒素（Ａｓ）のイオン注入により、半導体基板１００の第１の面に、ｎ＋型のソース領域３０を選択的に形成する。 Next, an n + -type source region 30 is selectively formed on the first surface of the semiconductor substrate 100 by lithography and arsenic (As) ion implantation.

次に、ベース酸化膜５０上に層間絶縁膜５０を形成する。層間絶縁膜５０は、例えば、ＣＶＤ法により形成されるシリコン酸化膜である。   Next, an interlayer insulating film 50 is formed on the base oxide film 50. The interlayer insulating film 50 is a silicon oxide film formed by, for example, a CVD method.

次に、セル領域１０の層間絶縁膜５０を、リソグラフィー工程とエッチングにより、パターニングする。この際、アライメントマーク１２が形成される領域の層間絶縁膜５０にアライメントマーク１２の一部となる段差構造１２０を形成する。   Next, the interlayer insulating film 50 in the cell region 10 is patterned by a lithography process and etching. At this time, a step structure 120 that is a part of the alignment mark 12 is formed in the interlayer insulating film 50 in a region where the alignment mark 12 is to be formed.

次に、セル領域１０の第１の面に、ソース電極パッド２２を形成する。次に、段差構造１２０が設けられた領域の層間絶縁膜５０上に、ゲート電極パッド２４を形成する。   Next, the source electrode pad 22 is formed on the first surface of the cell region 10. Next, the gate electrode pad 24 is formed on the interlayer insulating film 50 in the region where the step structure 120 is provided.

ソース電極パッド２２及びゲート電極パッド２４をパターニングするリソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。   Alignment is performed using the alignment mark 12 during the lithography process of patterning the source electrode pad 22 and the gate electrode pad 24.

次に、ソース電極パッド２２及びゲート電極パッド２４をパターニングする。次に、ゲート電極パッド２４及びソース電極パッド２２上にポリイミド膜を形成する。その後、ポリイミド膜をパターニングし、ゲート電極パッド２４及びソース電極パッド２２上の一部に開口部を設ける。   Next, the source electrode pad 22 and the gate electrode pad 24 are patterned. Next, a polyimide film is formed on the gate electrode pad 24 and the source electrode pad 22. Thereafter, the polyimide film is patterned, and openings are formed in portions on the gate electrode pad 24 and the source electrode pad 22.

以上の製造方法により、図４及び図７に示す実施形態の半導体装置が形成される。   The semiconductor device of the embodiment shown in FIGS. 4 and 7 is formed by the above manufacturing method.

本実施形態の半導体装置も、第１の実施形態の半導体装置同様、アライメントマーク１２を、ゲート電極パッド２４と半導体基板１００に挟まれる領域に設ける。したがって、本実施形態によれば、ダイシング領域の幅を狭くすることが可能な半導体装置およびその製造方法を実現できる。したがって、１枚のウェハに形成される半導体チップ数を増加させることが可能となる。   In the semiconductor device of the present embodiment, the alignment mark 12 is provided in a region sandwiched between the gate electrode pad 24 and the semiconductor substrate 100 as in the semiconductor device of the first embodiment. Therefore, according to the present embodiment, it is possible to realize a semiconductor device capable of narrowing the width of the dicing region and a manufacturing method thereof. Therefore, the number of semiconductor chips formed on one wafer can be increased.

第１乃至第４の実施形態では、マークとしてリソグラフィー用のマークを例に説明したが、マークとしてチップトレーサビリティ用の識別マークや、リソグラフィーの合わせ検査マーク（バーニヤマーク）を適用することも可能である。   In the first to fourth embodiments, a lithography mark is described as an example of the mark. However, a chip traceability identification mark or a lithography alignment inspection mark (vernier mark) may be applied as the mark. .

第１乃至第４の実施形態では、半導体基板の材料として単結晶シリコンを例に説明したが、その他の半導体材料、例えば、炭化珪素、窒化ガリウム等を本発明に適用することが可能である。   In the first to fourth embodiments, single crystal silicon has been described as an example of the material of the semiconductor substrate, but other semiconductor materials such as silicon carbide and gallium nitride can be applied to the present invention.

また、第１乃至第４の実施形態では、トレンチゲート型ＭＯＳＦＥＴを例に説明したが、ゲート電極を備えるデバイスであれば、例えば、プレーナゲート型ＭＯＳＦＥＴ、トレンチゲート型ＩＧＢＴ、プレーナゲート型ＩＧＢＴ等にも本発明を適用することも可能である。   In the first to fourth embodiments, the trench gate type MOSFET has been described as an example. However, if the device includes a gate electrode, for example, a planar gate type MOSFET, a trench gate type IGBT, a planar gate type IGBT, or the like may be used. It is also possible to apply the present invention.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。   Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. For example, a component in one embodiment may be replaced or changed with a component in another embodiment. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

１２ アライメントマーク（マーク）
１６ 第１のトレンチ
２０ 第２のトレンチ
２４ ゲート電極パッド（電極パッド）
４０ 第１のゲート絶縁膜（ゲート絶縁膜）
４２ 第１のゲート電極（ゲート電極）
５０ 層間絶縁膜（第２の絶縁膜）
６０ ベース酸化膜（第１の絶縁膜）
７０ 多結晶シリコン膜（多結晶半導体膜）
１００ 半導体基板
１２０ 段差構造 12 Alignment mark (mark)
16 First trench 20 Second trench 24 Gate electrode pad (electrode pad)
40 First gate insulating film (gate insulating film)
42 First gate electrode (gate electrode)
50 Interlayer insulating film (second insulating film)
60 Base oxide film (first insulating film)
70 Polycrystalline silicon film (polycrystalline semiconductor film)
100 Semiconductor substrate 120 Step structure

Claims (7)

第１の面と第２の面とを有する半導体基板と、
前記半導体基板の前記第１の面側に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極と電気的に接続された電極パッドと、
前記半導体基板の前記第２の面と前記電極パッドとの間に設けられたマークと、
を備える半導体装置。 A semiconductor substrate having a first surface and a second surface;
A gate insulating film provided on the first surface side of the semiconductor substrate;
A gate electrode provided on the gate insulating film;
An electrode pad electrically connected to the gate electrode;
A mark provided between the second surface of the semiconductor substrate and the electrode pad;
A semiconductor device comprising: 前記ゲート電極が前記半導体基板の前記第１の面に設けられた第１のトレンチ内に設けられ、
前記マークが前記半導体基板の前記第１の面に設けられた第２のトレンチを含む請求項１記載の半導体装置。 The gate electrode is provided in a first trench provided in the first surface of the semiconductor substrate;
The semiconductor device according to claim 1, wherein the mark includes a second trench provided in the first surface of the semiconductor substrate. 前記半導体基板と前記電極パッドとの間に設けられた第１の絶縁膜を、更に備え、
前記マークが前記第１の絶縁膜に設けられた段差構造を含む請求項１記載の半導体装置。 A first insulating film provided between the semiconductor substrate and the electrode pad;
The semiconductor device according to claim 1, wherein the mark includes a step structure provided in the first insulating film. 前記半導体基板と前記電極パッドとの間に設けられた第１の絶縁膜と、
前記第１の絶縁膜と前記電極パッドとの間に設けられた多結晶半導体膜と、を更に備え、
前記マークが前記多結晶半導体膜に設けられた段差構造を含む請求項１記載の半導体装置。 A first insulating film provided between the semiconductor substrate and the electrode pad;
A polycrystalline semiconductor film provided between the first insulating film and the electrode pad;
The semiconductor device according to claim 1, wherein the mark includes a step structure provided in the polycrystalline semiconductor film. 前記半導体基板と前記電極パッドとの間に設けられた第１の絶縁膜と、
前記第１の絶縁膜と前記電極パッドとの間に設けられた多結晶半導体膜と、
前記多結晶半導体膜と前記電極パッドとの間に設けられた第２の絶縁膜と、を更に備え、
前記マークが前記第２の絶縁膜に設けられた段差構造を含む請求項１記載の半導体装置。 A first insulating film provided between the semiconductor substrate and the electrode pad;
A polycrystalline semiconductor film provided between the first insulating film and the electrode pad;
A second insulating film provided between the polycrystalline semiconductor film and the electrode pad;
The semiconductor device according to claim 1, wherein the mark includes a step structure provided in the second insulating film. 前記マークは、リソグラフィー用のアライメントマークである請求項１乃至請求項５いずれか一項記載の半導体装置。   The semiconductor device according to claim 1, wherein the mark is an alignment mark for lithography. 半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記半導体基板にアライメントマークを形成し、
前記アライメントマークを用いてリソグラフィーのアライメントを行い、
前記アライメントマーク上に前記ゲート電極と電気的に接続される電極パッドを形成する半導体装置の製造方法。 Forming a gate insulating film on the semiconductor substrate;
Forming a gate electrode on the gate insulating film;
Forming an alignment mark on the semiconductor substrate;
Lithography alignment is performed using the alignment mark,
A method of manufacturing a semiconductor device, wherein an electrode pad electrically connected to the gate electrode is formed on the alignment mark.
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