JP2017050555A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP2017050555A
JP2017050555A JP2016215439A JP2016215439A JP2017050555A JP 2017050555 A JP2017050555 A JP 2017050555A JP 2016215439 A JP2016215439 A JP 2016215439A JP 2016215439 A JP2016215439 A JP 2016215439A JP 2017050555 A JP2017050555 A JP 2017050555A
Authority
JP
Japan
Prior art keywords
region
layer
conductivity type
semiconductor device
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016215439A
Other languages
Japanese (ja)
Other versions
JP6286010B2 (en
Inventor
直希 泉
Naoki Izumi
直希 泉
智庸 佐田
Tomonobu Sada
智庸 佐田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2016215439A priority Critical patent/JP6286010B2/en
Publication of JP2017050555A publication Critical patent/JP2017050555A/en
Application granted granted Critical
Publication of JP6286010B2 publication Critical patent/JP6286010B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which allows reduction in a layer thickness of a semiconductor layer without deteriorating withstanding voltage of an element.SOLUTION: A semiconductor device comprises: an annular deep trench 6 formed in an Ntype SOI layer 5 which is laminated on a BOX layer 4, in which the deep trench 6 has a depth from a surface of the SOI layer 5 to the BOX layer 4; a P type body region 10 and an Ntype drift region 11 formed in a remaining region other than the body region 10, which are formed in an element formation region 9 surrounded by the deep trench 6; an Ntype source region 12 formed in a surface layer part of the body region 10; an Ntype drain region 14 formed in a surface layer part of the drift region 11; and an N type region 42 which is formed in the drift region 11 and has an N type impurity concentration higher than an N type impurity concentration of the SOI layer 5 and lower than an N type impurity concentration of the drain region, in which the deepest part of the N type region 42 reaches a position deeper than the drain region 14.SELECTED DRAWING: Figure 4

Description

本発明は、ＬＤＭＯＳＦＥＴ（Lateral Double diffused Metal Oxide Semiconductor Field Effect Transistor）を備える半導体装置に関する。   The present invention relates to a semiconductor device including an LDMOSFET (Lateral Double diffused Metal Oxide Semiconductor Field Effect Transistor).

たとえば、ＬＤＭＯＳＦＥＴを備える半導体装置には、その基体として厚膜ＳＯＩ（Silicon On Insulator）基板を採用することにより、ＬＤＭＯＳＦＥＴの高耐圧化を図ったものがある。
図６は、高耐圧のＬＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
半導体装置１０１の基体をなす厚膜ＳＯＩ基板１０２は、シリコン基板１０３上に、ＳｉＯ２（酸化シリコン）からなるＢＯＸ（Buried Oxide）層１０４を介して、Ｓｉ（シリコン）からなるＳＯＩ層１０５を積層した構造を有している。 For example, there is a semiconductor device provided with an LDMOSFET that employs a thick film SOI (Silicon On Insulator) substrate as its base to increase the breakdown voltage of the LDMOSFET.
FIG. 6 is a schematic cross-sectional view of a semiconductor device including a high breakdown voltage LDMOSFET.
A thick-film SOI substrate 102 that forms the base of the semiconductor device 101 is formed by laminating an SOI layer 105 made of Si (silicon) on a silicon substrate 103 via a BOX (Buried Oxide) layer 104 made of SiO 2 (silicon oxide). It has the structure.

ＳＯＩ層１０５には、環状のディープトレンチ１０６がその表面から掘り下げて形成されている。ディープトレンチ１０６の最深部は、ＢＯＸ層１０４に達している。ディープトレンチ１０６内は、シリコン酸化膜１０７を介して、ポリシリコン１０８で埋め尽くされている。これにより、ディープトレンチ１０６に囲まれる領域は、その周囲から絶縁分離（誘電体分離）された素子形成領域となっている。   An annular deep trench 106 is dug from the surface of the SOI layer 105. The deepest portion of the deep trench 106 reaches the BOX layer 104. The deep trench 106 is filled with polysilicon 108 via a silicon oxide film 107. Thereby, the region surrounded by the deep trench 106 is an element formation region that is insulated and isolated (dielectric isolation) from the periphery.

素子形成領域には、ＬＤＭＯＳＦＥＴが形成されている。具体的には、素子形成領域において、ＳＯＩ層１０５には、ディープトレンチ１０６の側面に沿って、Ｐ型のボディ領域１０９が形成されている。素子形成領域におけるボディ領域１０９以外の領域１１０は、Ｎ−型（低濃度Ｎ型）のドリフト領域である。ボディ領域１０９の表層部には、Ｎ＋型（高濃度Ｎ型）のソース領域１１１と、Ｐ＋型（高濃度Ｐ型）のボディコンタクト領域１１２とが互いに隣接して形成されている。ドリフト領域１１０の表層部には、Ｎ＋型のドレイン領域１１３が形成されている。 An LDMOSFET is formed in the element formation region. Specifically, in the element formation region, a P-type body region 109 is formed in the SOI layer 105 along the side surface of the deep trench 106. Region 110 other than body region 109 in the element formation region is an N − type (low concentration N type) drift region. In the surface layer portion of the body region 109, an N + type (high concentration N type) source region 111 and a P + type (high concentration P type) body contact region 112 are formed adjacent to each other. An N + type drain region 113 is formed in the surface layer portion of the drift region 110.

ドリフト領域１１０の表面には、ボディ領域１０９とドレイン領域１１３との間に、ＬＯＣＯＳ酸化膜１１４が形成されている。ＳＯＩ層１０５の表面上には、ソース領域１１１とＬＯＣＯＳ酸化膜１１４との間に、ゲート酸化膜１１５が形成されている。ゲート酸化膜１１５上には、ゲート電極１１６が形成されている。
この構造では、ドレイン領域１１３に印加される正極性の高電圧（ドレイン電圧）を、ドリフト領域１１０に生じる空乏層とＢＯＸ層１０４とに分担させることができ、ＬＤＭＯＳＦＥＴの高耐圧化を図ることができる。 On the surface of the drift region 110, a LOCOS oxide film 114 is formed between the body region 109 and the drain region 113. A gate oxide film 115 is formed between the source region 111 and the LOCOS oxide film 114 on the surface of the SOI layer 105. A gate electrode 116 is formed on the gate oxide film 115.
In this structure, a positive high voltage (drain voltage) applied to the drain region 113 can be shared between the depletion layer generated in the drift region 110 and the BOX layer 104, and the breakdown voltage of the LDMOSFET can be increased. it can.

特開２００６−１９５０８号公報JP 2006-19508 A

ＬＤＭＯＳＦＥＴのさらなる高耐圧化を図るためには、ドリフト領域１１０の不純物濃度をさらに低くすればよい。しかし、ドリフト領域１１０の不純物濃度を低下させると、空乏層がドレイン領域１１３に向かって大きく延び（空乏層の深さ方向の幅が大きくなり）、空乏層容量が低下する。その結果、ＢＯＸ層１０４によるドレイン電圧の分担が小さくなるので、耐圧を維持するためには、ＳＯＩ層１０５（ドリフト領域１１０）の層厚を大きくせざるを得ない。たとえば、ＢＯＸ層１０４の層厚が１．５μｍであり、ドリフト領域１１０のＮ型不純物濃度が３．５×１０１４／ｃｍ３である場合、６００Ｖの耐圧を得るためには、ＳＯＩ層１０５の層厚を４０μｍ以上にしなければならない。ＳＯＩ層１０５の層厚が大きいと、ディープトレンチ１０６の形成が困難となり、半導体装置の製造に手間および時間がかかってしまう。 In order to further increase the breakdown voltage of the LDMOSFET, the impurity concentration of the drift region 110 may be further reduced. However, when the impurity concentration in the drift region 110 is decreased, the depletion layer extends greatly toward the drain region 113 (the width of the depletion layer in the depth direction increases), and the depletion layer capacitance decreases. As a result, since the drain voltage sharing by the BOX layer 104 is reduced, the thickness of the SOI layer 105 (drift region 110) must be increased in order to maintain the breakdown voltage. For example, when the thickness of the BOX layer 104 is 1.5 μm and the N-type impurity concentration of the drift region 110 is 3.5 × 10 14 / cm 3 , in order to obtain a breakdown voltage of 600 V, the SOI layer 105 The layer thickness must be 40 μm or more. If the SOI layer 105 has a large thickness, formation of the deep trench 106 becomes difficult, and it takes time and effort to manufacture the semiconductor device.

また、ＳＯＩ層１０５の層厚の増大を回避するために、ＢＯＸ層１０４の層厚を大きくすることにより、ＢＯＸ層１０４によるドレイン電圧の分担を増やし、ドリフト領域１１０における空乏層の広がりを抑えることが考えられる。しかし、現在の技術では、層厚４μｍ以上のＢＯＸ層１０４を有する厚膜ＳＯＩ基板１０２を製造することはできない。したがって、ドリフト領域１１０のＮ型不純物濃度が３．５×１０１４／ｃｍ３である場合に、６００Ｖの耐圧を得るためには、ＢＯＸ層１０４の層厚を４μｍにしても、ＳＯＩ層１０５の層厚を４０μｍ以下にすることはできない。 Further, in order to avoid an increase in the layer thickness of the SOI layer 105, by increasing the layer thickness of the BOX layer 104, the share of the drain voltage by the BOX layer 104 is increased, and the spread of the depletion layer in the drift region 110 is suppressed. Can be considered. However, with the current technology, the thick film SOI substrate 102 having the BOX layer 104 with a layer thickness of 4 μm or more cannot be manufactured. Therefore, in order to obtain a withstand voltage of 600 V when the N-type impurity concentration in the drift region 110 is 3.5 × 10 14 / cm 3 , even if the layer thickness of the BOX layer 104 is 4 μm, the SOI layer 105 The layer thickness cannot be 40 μm or less.

そこで、本発明の目的は、素子の耐圧を下げることなく、半導体層の層厚を小さくすることができる、半導体装置を提供することである。   Accordingly, an object of the present invention is to provide a semiconductor device capable of reducing the thickness of a semiconductor layer without lowering the breakdown voltage of the element.

前記の目的を達成するための請求項１記載の発明は、４μｍ以下の厚さを有する絶縁層と、前記絶縁層上に積層された４０μｍよりも小さい厚さを有する第１導電型の半導体層と、前記半導体層の表面から前記絶縁層に至る深さを有する環状のディープトレンチと、前記ディープトレンチに取り囲まれる素子形成領域に形成される第２導電型のボディ領域と、前記素子形成領域において、前記ボディ領域以外の残余の領域に形成された第１導電型のドリフト領域と、前記ボディ領域の表層部に形成された第１導電型のソース領域と、前記ドリフト領域の表層部に形成された第１導電型のドレイン領域と、前記ドリフト領域の表面に形成され、前記ドレイン領域を露出させる開口部を有する絶縁膜と、前記ドリフト領域において、前記絶縁膜の前記開口部の周縁部およびその内側の領域に選択的に前記ドレイン領域に対して隣接して形成され、前記ドレイン領域の下部全体を覆う第１部分を含み、最深部が前記ドレイン領域よりも深い位置に達し、前記ドリフト領域の第１導電型不純物濃度よりも高く、かつ、前記ドレイン領域の第１導電型不純物濃度よりも低い第１導電型不純物濃度を有する第１導電型領域とを含み、前記第１導電型領域は、前記ドレイン領域の表面からの深さが０〜１０μｍの位置でピーク濃度を有する、半導体装置である。   In order to achieve the above object, an invention according to claim 1 is the following: an insulating layer having a thickness of 4 μm or less, and a semiconductor layer of the first conductivity type having a thickness of less than 40 μm stacked on the insulating layer. An annular deep trench having a depth from the surface of the semiconductor layer to the insulating layer, a second conductivity type body region formed in an element formation region surrounded by the deep trench, and the element formation region The first conductivity type drift region formed in the remaining region other than the body region, the first conductivity type source region formed in the surface layer portion of the body region, and the surface layer portion of the drift region. A drain region of the first conductivity type, an insulating film formed on a surface of the drift region and having an opening exposing the drain region, and in the drift region, before the insulating film Including a first portion that is selectively formed adjacent to the drain region at a peripheral portion of the opening and an inner region thereof, and covers the entire lower portion of the drain region, and the deepest portion is deeper than the drain region. And a first conductivity type region having a first conductivity type impurity concentration that is higher than the first conductivity type impurity concentration of the drift region and lower than the first conductivity type impurity concentration of the drain region, The first conductivity type region is a semiconductor device having a peak concentration at a position where the depth from the surface of the drain region is 0 to 10 μm.

この半導体装置では、絶縁層上に積層された第１導電型の半導体層の素子形成領域には、第２導電型のボディ領域と、このボディ領域以外の残余の領域に形成された第１導電型のドリフト領域とが形成されている。ドリフト領域は、半導体層の第１導電型不純物濃度と等しい第１導電型不純物濃度を有している。ボディ領域の表層部には、第１導電型のソース領域が形成されている。ドリフト領域の表層部には、第１導電型のドレイン領域が形成されている。ドリフト領域には、半導体層（ドリフト領域）の第１導電型不純物濃度よりも高く、かつ、ドレイン領域の第１導電型不純物濃度よりも低い第１導電型不純物濃度を有する第１導電型領域が形成されている。第１導電型領域の最深部は、ドレイン領域よりも深い位置に達している。   In this semiconductor device, in the element formation region of the first conductivity type semiconductor layer stacked on the insulating layer, the second conductivity type body region and the first conductivity formed in the remaining region other than the body region. A drift region of the mold is formed. The drift region has a first conductivity type impurity concentration equal to the first conductivity type impurity concentration of the semiconductor layer. A source region of the first conductivity type is formed in the surface layer portion of the body region. A drain region of the first conductivity type is formed in the surface layer portion of the drift region. The drift region includes a first conductivity type region having a first conductivity type impurity concentration that is higher than the first conductivity type impurity concentration of the semiconductor layer (drift region) and lower than the first conductivity type impurity concentration of the drain region. Is formed. The deepest part of the first conductivity type region reaches a position deeper than the drain region.

第１導電型領域が形成されていることにより、空乏層がドレイン領域に向かって延びるのを抑制することができる。そのため、素子形成領域に形成される素子の耐圧を下げることなく、半導体層の層厚を小さくすることができる。
たとえば、半導体層（ドリフト領域）の不純物濃度が３．５×１０１４／ｃｍ３であり、ドレイン領域の第１導電型不純物濃度が１０２０／ｃｍ３である場合、前記第１導電型領域における第１導電型不純物濃度の極大値（ピーク濃度）は、１０１８〜１９／ｃｍ３であることが好ましい。また、第１導電型領域は、ドレイン領域の表面からの深さが０〜１０μｍの位置でピーク濃度を有しており、ドレイン領域の表面からの深さが２〜５μｍの位置でピーク濃度を有することがより好ましい。ピーク濃度が１０１８〜１９／ｃｍ３であり、そのピーク濃度をドレイン領域の表面からの深さが２〜５μｍの位置で有する場合、絶縁層の層厚を１．５μｍとし、半導体層の層厚を３０μｍとして、６００Ｖ以上の素子耐圧を得ることができる。 By forming the first conductivity type region, it is possible to suppress the depletion layer from extending toward the drain region. Therefore, the thickness of the semiconductor layer can be reduced without lowering the breakdown voltage of the element formed in the element formation region.
For example, when the impurity concentration of the semiconductor layer (drift region) is 3.5 × 10 14 / cm 3 and the first conductivity type impurity concentration of the drain region is 10 20 / cm 3 , The maximum value (peak concentration) of the first conductivity type impurity concentration is preferably 10 18 to 19 / cm 3 . The first conductivity type region has a peak concentration at a position where the depth from the surface of the drain region is 0 to 10 μm, and has a peak concentration at a position where the depth from the surface of the drain region is 2 to 5 μm. More preferably. In the case where the peak concentration is 10 18 to 19 / cm 3 and the depth from the surface of the drain region is 2 to 5 μm, the thickness of the insulating layer is 1.5 μm, and the layer of the semiconductor layer An element withstand voltage of 600 V or more can be obtained with a thickness of 30 μm.

請求項２記載の発明は、前記絶縁膜は、厚さが一定の第１部分と、前記第１部分から前記開口部にかけて厚さが減少する第２部分とを含み、前記第１導電型領域における前記ドリフト領域の表面に沿う方向の端部が、前記絶縁膜の前記第２部分の下領域に位置している、請求項１に記載の半導体装置である。
請求項３記載の発明は、前記第１導電型領域は、前記ドレイン領域の側方部に前記ドレイン領域に対して隣接して形成された第２部分を含む、請求項２に記載の半導体装置である。 According to a second aspect of the present invention, the insulating film includes a first portion having a constant thickness and a second portion having a thickness that decreases from the first portion to the opening, and the first conductivity type region. 2. The semiconductor device according to claim 1, wherein an end portion in a direction along a surface of the drift region is located in a lower region of the second portion of the insulating film.
According to a third aspect of the present invention, in the semiconductor device according to the second aspect, the first conductivity type region includes a second portion formed adjacent to the drain region at a side portion of the drain region. It is.

請求項４記載の発明は、前記第１導電型領域の前記第２部分は、前記絶縁膜の前記開口部の周縁部に形成されている、請求項３に記載の半導体装置である。
請求項５記載の発明は、前記第１導電型領域の前記第２部分における前記ドリフト領域の表面に沿う方向の厚さは、前記第１導電型領域の前記第１部分における前記ドリフト領域の深さ方向の厚さよりも薄い、請求項３または４に記載の半導体装置である。 The invention according to claim 4 is the semiconductor device according to claim 3, wherein the second portion of the first conductivity type region is formed at a peripheral edge portion of the opening of the insulating film.
According to a fifth aspect of the present invention, the thickness in the direction along the surface of the drift region in the second portion of the first conductivity type region is the depth of the drift region in the first portion of the first conductivity type region. 5. The semiconductor device according to claim 3, wherein the semiconductor device is thinner than a thickness in a vertical direction.

請求項６記載の発明は、前記ドリフト領域の表面において、前記ソース領域から前記ボディ領域を介して前記ドレイン領域へ向かって延びるように形成され、ゲート絶縁膜を介して配置されたゲート電極をさらに含み、前記第１導電型領域の前記ドリフト領域の表面に沿う方向の端部は、前記ゲート電極に対して前記ドレイン領域側に配置されている、請求項１〜５のいずれか一項に記載の半導体装置である。   According to a sixth aspect of the present invention, a gate electrode further formed on the surface of the drift region so as to extend from the source region toward the drain region via the body region and further via a gate insulating film is further provided. An end portion of the first conductivity type region in a direction along the surface of the drift region is disposed on the drain region side with respect to the gate electrode. This is a semiconductor device.

請求項７記載の発明は、前記絶縁膜は、ＬＯＣＯＳ酸化膜を含む、請求項１〜６のいずれか一項に記載の半導体装置である。
請求項８記載の発明は、前記第１導電型領域は、前記ドレイン領域の表面からの深さが２〜５μｍの位置でピーク濃度を有する、請求項１〜７のいずれか一項に記載の半導体装置である。 A seventh aspect of the invention is the semiconductor device according to any one of the first to sixth aspects, wherein the insulating film includes a LOCOS oxide film.
The invention according to claim 8 is as described in any one of claims 1 to 7, wherein the first conductivity type region has a peak concentration at a position where the depth from the surface of the drain region is 2 to 5 μm. It is a semiconductor device.

請求項９記載の発明は、６００Ｖ以上の素子耐圧を有する、請求項１〜８のいずれか一項に記載の半導体装置である。   The invention according to claim 9 is the semiconductor device according to any one of claims 1 to 8 having an element breakdown voltage of 600 V or more.

本発明の参考例に係る半導体装置の構造を示す模式的な断面図である。It is typical sectional drawing which shows the structure of the semiconductor device which concerns on the reference example of this invention. 図１に示す半導体装置の製造方法を説明するための模式的な断面図である。FIG. 7 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 1. 図２Ａに示す工程の次の工程を説明するための模式的な断面図である。It is typical sectional drawing for demonstrating the next process of the process shown to FIG. 2A. 図２Ｂに示す工程の次の工程を説明するための模式的な断面図である。It is typical sectional drawing for demonstrating the next process of the process shown to FIG. 2B. 図２Ｃに示す工程の次の工程を説明するための模式的な断面図である。It is typical sectional drawing for demonstrating the next process of the process shown to FIG. 2C. 図２Ｄに示す工程の次の工程を説明するための模式的な断面図である。It is typical sectional drawing for demonstrating the next process of the process shown to FIG. 2D. Ｎ型拡散領域を形成するための他の手法（図２Ｂに示す工程とは異なる手法）について説明するための模式的な断面図である。It is typical sectional drawing for demonstrating the other method (method different from the process shown to FIG. 2B) for forming an N type diffused region. 本発明の一実施形態に係る半導体装置の構造を示す模式的な断面図である。It is a typical sectional view showing the structure of the semiconductor device concerning one embodiment of the present invention. 図４に示す半導体装置の製造方法を説明するための模式的な断面図である。FIG. 5 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 4. 図５Ａに示す工程の次の工程を説明するための模式的な断面図である。It is typical sectional drawing for demonstrating the next process of the process shown to FIG. 5A. 図５Ｂに示す工程の次の工程を説明するための模式的な断面図である。It is typical sectional drawing for demonstrating the next process of the process shown to FIG. 5B. 図５Ｃに示す工程の次の工程を説明するための模式的な断面図である。It is typical sectional drawing for demonstrating the next process of the process shown to FIG. 5C. 従来のＬＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。It is typical sectional drawing of a semiconductor device provided with the conventional LDMOSFET.

以下では、本発明の実施の形態および参考例を、添付図面を参照して詳細に説明する。
図１は、本発明の参考例に係る半導体装置の構造を示す模式的な断面図である。
半導体装置１は、厚膜ＳＯＩ基板２を備えている。厚膜ＳＯＩ基板２は、シリコン基板３上に、ＳｉＯ２からなる絶縁層としてのＢＯＸ層４を介して、ＳｉからなるＮ−型のＳＯＩ層５を積層した構造を有している。ＢＯＸ層４の層厚は、たとえば、１．５μｍである。ＳＯＩ層５の層厚は、たとえば、３０μｍである。ＳＯＩ層５のＮ型不純物濃度は、たとえば、３．５×１０１４／ｃｍ３である。 Hereinafter, embodiments and reference examples of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic cross-sectional view showing the structure of a semiconductor device according to a reference example of the present invention.
The semiconductor device 1 includes a thick film SOI substrate 2. The thick film SOI substrate 2 has a structure in which an N − type SOI layer 5 made of Si is laminated on a silicon substrate 3 via a BOX layer 4 as an insulating layer made of SiO 2 . The layer thickness of the BOX layer 4 is 1.5 μm, for example. The layer thickness of the SOI layer 5 is, for example, 30 μm. The N-type impurity concentration of the SOI layer 5 is, for example, 3.5 × 10 14 / cm 3 .

半導体層としてのＳＯＩ層５には、環状のディープトレンチ６が層厚方向に貫通して形成されている。すなわち、ＳＯＩ層５には、その表面からＢＯＸ層４に至る深さを有する、環状のディープトレンチ６が形成されている。ディープトレンチ６の内側面は、シリコン酸化膜７で覆われている。シリコン酸化膜７の内側は、ポリシリコン８で埋め尽くされている。これにより、ディープトレンチ６に囲まれる領域は、ＢＯＸ層４およびシリコン酸化膜７により、その周囲から絶縁分離（誘電体分離）された素子形成領域９となっている。   In the SOI layer 5 as a semiconductor layer, an annular deep trench 6 is formed penetrating in the layer thickness direction. That is, in the SOI layer 5, an annular deep trench 6 having a depth from the surface to the BOX layer 4 is formed. The inner surface of the deep trench 6 is covered with a silicon oxide film 7. The inside of the silicon oxide film 7 is filled with polysilicon 8. As a result, the region surrounded by the deep trench 6 is an element formation region 9 that is insulated (dielectrically separated) from its periphery by the BOX layer 4 and the silicon oxide film 7.

素子形成領域９には、ＬＤＭＯＳＦＥＴが形成されている。具体的には、素子形成領域９において、ＳＯＩ層５には、Ｐ型のボディ領域１０が形成されている。ボディ領域１０は、ディープトレンチ６の側面に沿って環状をなし、ＳＯＩ層５の全厚にわたって形成されている。また、素子形成領域９におけるボディ領域１０以外の領域１１は、Ｎ−型のドリフト領域であり、ＳＯＩ層５のＮ型不純物濃度と同じＮ型不純物濃度を有している。 In the element formation region 9, an LDMOSFET is formed. Specifically, a P-type body region 10 is formed in the SOI layer 5 in the element formation region 9. The body region 10 has an annular shape along the side surface of the deep trench 6 and is formed over the entire thickness of the SOI layer 5. Further, the region 11 other than the body region 10 in the element formation region 9 is an N − type drift region, and has the same N type impurity concentration as the N type impurity concentration of the SOI layer 5.

ボディ領域１０の表層部には、Ｎ＋型のソース領域１２と、Ｐ＋型のボディコンタクト領域１３とが環状に形成されている。ソース領域１２およびボディコンタクト領域１３は、互いに隣接している。
ドリフト領域１１の表層部には、平面視で中央部に、Ｎ＋型のドレイン領域１４が形成されている。ドレイン領域１４のＮ型不純物濃度は、たとえば、１０２０／ｃｍ３である。 In the surface layer portion of the body region 10, an N + type source region 12 and a P + type body contact region 13 are formed in an annular shape. The source region 12 and the body contact region 13 are adjacent to each other.
In the surface layer portion of the drift region 11, an N + -type drain region 14 is formed in the center portion in plan view. The N type impurity concentration of the drain region 14 is, for example, 10 20 / cm 3 .

また、ドリフト領域１１には、ＳＯＩ層５のＮ型不純物濃度よりも高く、かつ、ドレイン領域１４のＮ型不純物濃度よりも低いＮ型不純物濃度を有するＮ型領域１５が形成されている。図１に示す半導体装置１では、Ｎ型領域１５は、ドレイン領域１４のＢＯＸ層４に面する下部全体を覆うようにドレイン領域１４の下方部のみに選択的に形成され、ドレイン領域１４よりも深い位置に、ドレイン領域１４に対して間隔を空けて対向して形成されている。Ｎ型領域１５は、たとえば、Ｎ型不純物濃度の極大値（ピーク濃度）が１０１９／ｃｍ３であり、そのピーク濃度をドレイン領域１４の表面からの深さが５μｍの位置に有している。 In the drift region 11, an N-type region 15 having an N-type impurity concentration higher than the N-type impurity concentration of the SOI layer 5 and lower than the N-type impurity concentration of the drain region 14 is formed. In the semiconductor device 1 shown in FIG. 1, the N-type region 15 is selectively formed only in the lower part of the drain region 14 so as to cover the entire lower part of the drain region 14 facing the BOX layer 4. It is formed at a deep position so as to face the drain region 14 with a gap. For example, the N-type region 15 has a maximum value (peak concentration) of the N-type impurity concentration of 10 19 / cm 3 , and has the peak concentration at a position where the depth from the surface of the drain region 14 is 5 μm. .

ドリフト領域１１の表面には、ボディ領域１０との境界から所定間隔を空けた位置とドレイン領域１４との間に、ＬＯＣＯＳ酸化膜１６が形成されている。ソース領域１２とＬＯＣＯＳ酸化膜１６との間において、ＳＯＩ層５の表面上には、ゲート酸化膜１７が形成されている。ゲート酸化膜１７上には、ゲート電極１８が形成されている。また、ＬＯＣＯＳ酸化膜１６上には、フィールドプレート１９がゲート電極１８と一体的に形成されている。   On the surface of the drift region 11, a LOCOS oxide film 16 is formed between a position spaced a predetermined distance from the boundary with the body region 10 and the drain region 14. A gate oxide film 17 is formed on the surface of the SOI layer 5 between the source region 12 and the LOCOS oxide film 16. A gate electrode 18 is formed on the gate oxide film 17. A field plate 19 is formed integrally with the gate electrode 18 on the LOCOS oxide film 16.

また、厚膜ＳＯＩ基板２上は、ＳｉＯ２からなる層間絶縁膜２０で覆われている。層間絶縁膜２０には、ソース領域１２およびボディコンタクト領域１３に臨むソースコンタクトホール２１と、ドレイン領域１４に臨むドレインコンタクトホール２２とが貫通して形成されている。
層間絶縁膜２０上には、ソース配線２３およびドレイン配線２４が形成されている。ソース配線２３は、ソースコンタクトホール２１を介して、ソース領域１２およびボディコンタクト領域１３に接続されている。ドレイン配線２４は、ドレインコンタクトホール２２を介して、ドレイン領域１４に接続されている。 Further, on the thick SOI substrate 2 is covered with an interlayer insulating film 20 made of SiO 2. A source contact hole 21 that faces the source region 12 and the body contact region 13 and a drain contact hole 22 that faces the drain region 14 are formed through the interlayer insulating film 20.
A source wiring 23 and a drain wiring 24 are formed on the interlayer insulating film 20. Source wiring 23 is connected to source region 12 and body contact region 13 through source contact hole 21. The drain wiring 24 is connected to the drain region 14 through the drain contact hole 22.

ソース配線２３を接地し、ドレイン配線２４に正極性の高電圧（ドレイン電圧）を印加しつつ、ゲート電極１８の電位を制御することにより、ボディ領域１０におけるゲート酸化膜１７との界面近傍にチャネルを形成して、ソース領域１２とドレイン領域１４との間に電流を流すことができる。
そして、ドレイン領域１４のＢＯＸ層４側にＮ型領域１５が形成されていることにより、ドレイン電圧の印加時に、空乏層がドレイン領域１４に向かって延びるのを抑制することができる。そのため、素子形成領域９に形成されるＬＤＭＯＳＦＥＴの耐圧を下げることなく、ＳＯＩ層５の層厚を小さくすることができる。たとえば、ＢＯＸ層４の層厚が１．５μｍであり、ドリフト領域１１のＮ型不純物濃度が３．５×１０１４／ｃｍ３であり、Ｎ型領域１５のピーク濃度が１０１９／ｃｍ３であり、そのピーク濃度をドレイン領域１４の表面からの深さが５μｍの位置に有する場合、ＳＯＩ層５の層厚を３０μｍとして、６００Ｖ以上の耐圧を得ることができる。すなわち、６００Ｖ以上の耐圧を得るために、従来の構造では、ＳＯＩ層の層厚が４０μｍ以上必要であるのに対し、半導体装置１では、ＳＯＩ層５の層厚が３０μｍでよい。ＳＯＩ層５の層厚を小さくすることにより、ディープトレンチ６を容易に形成することができるようになるので、半導体装置１の製造に要する手間および時間を低減することができる。 By controlling the potential of the gate electrode 18 while applying a positive high voltage (drain voltage) to the drain wiring 24 while grounding the source wiring 23, a channel is formed near the interface with the gate oxide film 17 in the body region 10. And a current can flow between the source region 12 and the drain region 14.
Since the N-type region 15 is formed on the BOX layer 4 side of the drain region 14, it is possible to suppress the depletion layer from extending toward the drain region 14 when a drain voltage is applied. Therefore, the thickness of the SOI layer 5 can be reduced without lowering the breakdown voltage of the LDMOSFET formed in the element formation region 9. For example, the thickness of the BOX layer 4 is 1.5 μm, the N-type impurity concentration of the drift region 11 is 3.5 × 10 14 / cm 3 , and the peak concentration of the N-type region 15 is 10 19 / cm 3 . In the case where the peak concentration is at a position where the depth from the surface of the drain region 14 is 5 μm, a breakdown voltage of 600 V or more can be obtained by setting the thickness of the SOI layer 5 to 30 μm. That is, in order to obtain a withstand voltage of 600 V or more, the conventional structure requires an SOI layer thickness of 40 μm or more, whereas in the semiconductor device 1, the SOI layer 5 may have a layer thickness of 30 μm. Since the deep trench 6 can be easily formed by reducing the layer thickness of the SOI layer 5, labor and time required for manufacturing the semiconductor device 1 can be reduced.

図２Ａ〜図２Ｅは、半導体装置１の製造方法を工程順に示す模式的な断面図である。
たとえば、イオン注入法によって、実質的に一定の不純物濃度を有するＮ−型シリコン基板内にＯ（酸素）を埋め込んだ後、そのＯを熱酸化させることにより、図２Ａに示すように、層厚１．５μｍのＢＯＸ層４および層厚２５μｍのＮ−型シリコン層２１を有する厚膜ＳＯＩ基板が作成される。この作成過程において、Ｂ（ボロン）などのＰ型不純物がＮ−型シリコン層２１に選択的に注入されることにより、Ｐ型領域２２が形成される。 2A to 2E are schematic cross-sectional views illustrating the method for manufacturing the semiconductor device 1 in the order of steps.
For example, after embedding O (oxygen) in an N − -type silicon substrate having a substantially constant impurity concentration by ion implantation, the O is thermally oxidized to obtain a layer thickness as shown in FIG. 2A. A thick film SOI substrate having a BOX layer 4 having a thickness of 1.5 μm and an N − -type silicon layer 21 having a thickness of 25 μm is formed. In this preparation process, a P-type impurity such as B (boron) is selectively implanted into the N − -type silicon layer 21 to form a P-type region 22.

次いで、図２Ｂに示すように、熱酸化法により、Ｎ−型シリコン層２１上に、ＳｉＯ２からなる熱酸化膜２３が形成される。そして、公知のフォトリソグラフィ技術およびエッチング技術により、熱酸化膜２３に、Ｎ−型シリコン層２１の表面を部分的に露出させる開口２４が形成される。その後、熱酸化膜２３上に、Ａｓ（ヒ素）またはＰ（リン）などのＮ型不純物を含む材料からなる塗布膜２５が形成される。塗布膜２５は、開口２４内にも形成され、開口２４内でＮ−型シリコン層２１の表面に接する。 Next, as shown in FIG. 2B, a thermal oxide film 23 made of SiO 2 is formed on the N − -type silicon layer 21 by a thermal oxidation method. Then, an opening 24 for partially exposing the surface of the N − -type silicon layer 21 is formed in the thermal oxide film 23 by a known photolithography technique and etching technique. Thereafter, a coating film 25 made of a material containing an N-type impurity such as As (arsenic) or P (phosphorus) is formed on the thermal oxide film 23. The coating film 25 is also formed in the opening 24 and is in contact with the surface of the N − -type silicon layer 21 in the opening 24.

つづいて、熱処理が行われることにより、Ｎ−型シリコン層２１における塗布膜２５と接している部分（開口２４に臨む部分）に、塗布膜２５中のＮ型不純物が拡散する。このＮ型不純物の拡散により、図２Ｃに示すように、Ｎ−型シリコン層２１の表層部に、Ｎ型拡散領域２６が形成される。Ｎ型拡散領域２６の形成後、Ｎ−型シリコン層２１上から熱酸化膜２３および塗布膜２５が除去される。 Subsequently, by performing heat treatment, the N-type impurity in the coating film 25 is diffused into the portion of the N − -type silicon layer 21 that is in contact with the coating film 25 (the portion facing the opening 24). Due to the diffusion of the N-type impurity, an N-type diffusion region 26 is formed in the surface layer portion of the N − -type silicon layer 21 as shown in FIG. 2C. After the formation of the N type diffusion region 26, the thermal oxide film 23 and the coating film 25 are removed from the N − type silicon layer 21.

その後、図２Ｄに示すように、エピタキシャル成長法により、Ｎ−型シリコン層２１上に、Ｎ−型シリコン層２１のＮ型不純物濃度と同じＮ型不純物濃度を有するＮ−型エピタキシャル層２７が形成される。Ｎ−型エピタキシャル層２７は、層厚が５μｍに形成される。これにより、Ｎ−型シリコン層２１およびＮ−型エピタキシャル層２７からなる層厚３０μｍのＳＯＩ層５が得られる。そして、Ｎ−型エピタキシャル層２７におけるＰ型領域２２上の部分に、ＢなどのＰ型不純物が選択的に注入されることにより、Ｐ型領域２８が形成される。これにより、Ｐ型領域２２，２８からなるボディ領域１０が得られるとともに、Ｎ−型シリコン層２１およびＮ−型エピタキシャル層２７からなるドリフト領域１１が得られる。また、Ｎ型拡散領域２６に含まれるＮ型不純物がＮ−型エピタキシャル層２７に拡散することにより、ドリフト領域１１に、Ｎ型領域１５が形成される。 Thereafter, as shown in FIG. 2D, by epitaxial growth, N - on type silicon layer 21, N - N have the same N-type impurity concentration N-type impurity concentration of -type silicon layer 21 - -type epitaxial layer 27 is formed The The N − type epitaxial layer 27 is formed with a thickness of 5 μm. As a result, an SOI layer 5 having a layer thickness of 30 μm composed of the N − type silicon layer 21 and the N − type epitaxial layer 27 is obtained. A P-type region 28 is formed by selectively implanting a P-type impurity such as B into a portion of the N − -type epitaxial layer 27 on the P-type region 22. Thus, body region 10 composed of P-type regions 22 and 28 is obtained, and drift region 11 composed of N − -type silicon layer 21 and N − -type epitaxial layer 27 is obtained. Further, the N-type impurity contained in the N-type diffusion region 26 diffuses into the N − -type epitaxial layer 27, whereby the N-type region 15 is formed in the drift region 11.

その後、図２Ｅに示すように、ＬＯＣＯＳ法により、ドリフト領域１１の表面に、ＬＯＣＯＳ酸化膜１６が形成される。また、熱酸化法により、ボディ領域１０の表面とドリフト領域１１の表面とに跨って、ゲート酸化膜１７が形成される。さらに、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法により、ＳＯＩ層５、ＬＯＣＯＳ酸化膜１６およびゲート酸化膜１７上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層が形成され、公知のフォトリソグラフィ技術およびエッチング技術により、そのポリシリコンの堆積層がパターニングされる。これにより、ゲート酸化膜１７上に、ゲート電極１８が形成されるとともに、ＬＯＣＯＳ酸化膜１６上に、フィールドプレート１９が形成される。   Thereafter, as shown in FIG. 2E, a LOCOS oxide film 16 is formed on the surface of the drift region 11 by the LOCOS method. Further, the gate oxide film 17 is formed across the surface of the body region 10 and the surface of the drift region 11 by thermal oxidation. Further, polysilicon doped with N-type impurities at a high concentration is deposited on the SOI layer 5, the LOCOS oxide film 16 and the gate oxide film 17 by a P-CVD (plasma chemical vapor deposition) method. A layer is formed and the polysilicon deposition layer is patterned by known photolithography and etching techniques. As a result, the gate electrode 18 is formed on the gate oxide film 17 and the field plate 19 is formed on the LOCOS oxide film 16.

その後、イオン注入法により、ボディ領域１０の表層部に、ソース領域１２およびボディコンタクト領域１３が形成され、ドリフト領域１１の表層部に、ドレイン領域１４が形成される。そして、層間絶縁膜２０、ソース配線２３およびドレイン配線２４が形成されると、図１に示す構造の半導体装置１が得られる。
なお、図２Ａに示す工程の後、図２Ｂに示す工程に代えて、図３に示す工程が行われてもよい。図３に示す工程では、まず、熱酸化法により、Ｎ−型シリコン層２１上に、ＳｉＯ２からなる熱酸化膜２３が形成される。つづいて、公知のフォトリソグラフィ技術およびエッチング技術により、熱酸化膜２３の表面に、Ｎ型拡散領域２６を形成すべき部分に対向する凹部３１が形成される。その後、イオン注入法により、熱酸化膜２３の凹部３１からＮ−型シリコン層２１の表層部に、ＡｓまたはＰなどのＮ型不純物が注入される。そして、熱処理（アニール処理）が行われることにより、図２Ｃに示すように、Ｎ−型シリコン層２１の表層部に、Ｎ型拡散領域２６が形成される。熱酸化膜２３は、Ｎ型拡散領域２６の形成後に除去される。 Thereafter, the source region 12 and the body contact region 13 are formed in the surface layer portion of the body region 10 and the drain region 14 is formed in the surface layer portion of the drift region 11 by ion implantation. When the interlayer insulating film 20, the source wiring 23, and the drain wiring 24 are formed, the semiconductor device 1 having the structure shown in FIG. 1 is obtained.
Note that the step shown in FIG. 3 may be performed after the step shown in FIG. 2A instead of the step shown in FIG. 2B. In the step shown in FIG. 3, first, a thermal oxide film 23 made of SiO 2 is formed on the N − -type silicon layer 21 by a thermal oxidation method. Subsequently, a recess 31 is formed on the surface of the thermal oxide film 23 so as to face the portion where the N-type diffusion region 26 is to be formed by a known photolithography technique and etching technique. Thereafter, an N-type impurity such as As or P is implanted from the recess 31 of the thermal oxide film 23 into the surface layer portion of the N − -type silicon layer 21 by ion implantation. Then, by performing a heat treatment (annealing process), an N-type diffusion region 26 is formed in the surface layer portion of the N − -type silicon layer 21 as shown in FIG. 2C. The thermal oxide film 23 is removed after the N-type diffusion region 26 is formed.

図４は、本発明の一実施形態に係る半導体装置の構造を示す模式的な断面図である。図４において、図１に示す各部に相当する部分には、それらの各部と同一の参照符号を付して示している。また、以下では、図４に示す構造に関して、図１に示す構造との相違点を中心に説明し、図１に示す各部に相当する部分についての説明を省略する。
図１に示す半導体装置１では、ドレイン領域１４からＢＯＸ層４側に間隔を空けて、Ｎ型領域１５が形成されている。これに対し、図４に示す半導体装置４１では、ドリフト領域１１において、ＳＯＩ層５のＮ型不純物濃度よりも高く、かつ、ドレイン領域１４のＮ型不純物濃度よりも低いＮ型不純物濃度を有するＮ型領域４２が、ドレイン領域１４に対してＢＯＸ層４側に隣接して形成されている。Ｎ型領域４２は、たとえば、Ｎ型不純物濃度の極大値（ピーク濃度）が１０１８／ｃｍ３であり、そのピーク濃度をドレイン領域１４の表面からの深さが２μｍの位置に有している。 FIG. 4 is a schematic cross-sectional view showing the structure of a semiconductor device according to an embodiment of the present invention. In FIG. 4, portions corresponding to the portions shown in FIG. 1 are denoted by the same reference numerals as those portions. In the following, the structure shown in FIG. 4 will be described with a focus on the differences from the structure shown in FIG. 1, and the description corresponding to the parts shown in FIG. 1 will be omitted.
In the semiconductor device 1 shown in FIG. 1, an N-type region 15 is formed with a gap from the drain region 14 to the BOX layer 4 side. On the other hand, in the semiconductor device 41 shown in FIG. 4, the drift region 11 has an N-type impurity concentration that is higher than the N-type impurity concentration of the SOI layer 5 and lower than the N-type impurity concentration of the drain region 14. A mold region 42 is formed adjacent to the drain region 14 on the BOX layer 4 side. The N-type region 42 has, for example, a maximum value (peak concentration) of N-type impurity concentration of 10 18 / cm 3 , and the peak concentration is at a position where the depth from the surface of the drain region 14 is 2 μm. .

図４に示す構造によっても、図１に示す構造と同様の作用効果を奏することができる。すなわち、たとえば、ＢＯＸ層４の層厚が１．５μｍであり、ドリフト領域１１のＮ型不純物濃度が３．５×１０１４／ｃｍ３であり、Ｎ型領域１５のピーク濃度が１０１８／ｃｍ３であり、そのピーク濃度をドレイン領域１４の表面からの深さが２μｍの位置に有する場合、ＳＯＩ層５の層厚を３０μｍとして、６００Ｖ以上の耐圧を得ることができる。 The structure shown in FIG. 4 can also provide the same operational effects as the structure shown in FIG. That is, for example, the thickness of the BOX layer 4 is 1.5 μm, the N-type impurity concentration of the drift region 11 is 3.5 × 10 14 / cm 3 , and the peak concentration of the N-type region 15 is 10 18 / cm 3. 3 and having a peak concentration at a position where the depth from the surface of the drain region 14 is 2 μm, a breakdown voltage of 600 V or more can be obtained by setting the thickness of the SOI layer 5 to 30 μm.

図５Ａ〜図５Ｄは、半導体装置４１の製造方法を工程順に示す模式的な断面図である。たとえば、イオン注入法によって、Ｎ−型シリコン基板内にＯを埋め込んだ後、そのＯを熱酸化させることにより、図５Ａに示すように、層厚１．５μｍのＢＯＸ層４および層厚３０μｍのＳＯＩ層５を有する厚膜ＳＯＩ基板２が作成される。この作成過程において、Ｂ（ボロン）などのＰ型不純物がＳＯＩ層５に選択的に注入されることにより、ボディ領域１０およびドリフト領域１１が形成される。 5A to 5D are schematic cross-sectional views showing the method for manufacturing the semiconductor device 41 in the order of steps. For example, after burying O in an N − type silicon substrate by ion implantation, the O is thermally oxidized to form a BOX layer 4 having a layer thickness of 1.5 μm and a layer thickness of 30 μm as shown in FIG. 5A. A thick film SOI substrate 2 having an SOI layer 5 is formed. In this production process, a P-type impurity such as B (boron) is selectively implanted into the SOI layer 5 to form the body region 10 and the drift region 11.

次いで、図５Ｂに示すように、熱酸化法により、ＳＯＩ層５上に、ＳｉＯ２からなる熱酸化膜５１が形成される。そして、公知のフォトリソグラフィ技術およびエッチング技術により、熱酸化膜５１上に、Ｎ型領域４２を形成すべき部分に対向する開口５２を有するマスク５３が形成される。そして、イオン注入法により、マスク５３の開口５２を介して、ドリフト領域１１の表層部に、ＡｓまたはＰなどのＮ型不純物が注入される。Ｎ型不純物の注入後、マスク５３は除去される。 Next, as shown in FIG. 5B, a thermal oxide film 51 made of SiO 2 is formed on the SOI layer 5 by a thermal oxidation method. Then, a mask 53 having an opening 52 facing the portion where the N-type region 42 is to be formed is formed on the thermal oxide film 51 by a known photolithography technique and etching technique. Then, an N-type impurity such as As or P is implanted into the surface layer portion of the drift region 11 through the opening 52 of the mask 53 by ion implantation. After the N-type impurity is implanted, the mask 53 is removed.

その後、図５Ｃに示すように、熱処理（アニール処理）が行われることにより、ドリフト領域１１に注入されたＮ型不純物が活性化され、ドリフト領域１１の表層部に、Ｎ型領域４２が形成される。
Ｎ型領域４２の形成後、熱酸化膜５１が除去される。そして、図５Ｄに示すように、ＬＯＣＯＳ法により、ドリフト領域１１の表面に、ＬＯＣＯＳ酸化膜１６が形成される。また、熱酸化法により、ボディ領域１０の表面とドリフト領域１１の表面とに跨って、ゲート酸化膜１７が形成される。さらに、Ｐ−ＣＶＤ法により、ＳＯＩ層５、ＬＯＣＯＳ酸化膜１６およびゲート酸化膜１７上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層が形成され、公知のフォトリソグラフィ技術およびエッチング技術により、そのポリシリコンの堆積層がパターニングされる。これにより、ゲート酸化膜１７上に、ゲート電極１８が形成されるとともに、ＬＯＣＯＳ酸化膜１６上に、フィールドプレート１９が形成される。 Thereafter, as shown in FIG. 5C, a heat treatment (annealing process) is performed to activate the N-type impurity implanted into the drift region 11, and an N-type region 42 is formed in the surface layer portion of the drift region 11. The
After the formation of the N-type region 42, the thermal oxide film 51 is removed. Then, as shown in FIG. 5D, a LOCOS oxide film 16 is formed on the surface of the drift region 11 by the LOCOS method. Further, the gate oxide film 17 is formed across the surface of the body region 10 and the surface of the drift region 11 by thermal oxidation. Further, a polysilicon deposition layer doped with N-type impurities at a high concentration is formed on the SOI layer 5, the LOCOS oxide film 16 and the gate oxide film 17 by the P-CVD method, and a known photolithography technique and etching are performed. The technique patterns the deposited layer of polysilicon. As a result, the gate electrode 18 is formed on the gate oxide film 17 and the field plate 19 is formed on the LOCOS oxide film 16.

その後、イオン注入法により、ボディ領域１０の表層部に、ソース領域１２およびボディコンタクト領域１３が形成され、ドリフト領域１１の表層部に、ドレイン領域１４が形成される。そして、層間絶縁膜２０、ソース配線２３およびドレイン配線２４が形成されると、図４に示す構造の半導体装置４１が得られる。
以上、本発明の実施形態および参考例を説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、半導体装置１，４１において、ソース領域１２およびボディコンタクト領域１３の形成位置とドレイン領域１４の形成位置とが逆であってもよい。すなわち、ＳＯＩ層５において、その中央部に、Ｐ型のボディ領域１０が形成され、ディープトレンチ６の側面に沿って環状をなす領域（ボディ領域１０を取り囲む領域）が、Ｎ−型のドリフト領域１１とされて、ボディ領域１０の表層部の平面視中央部にソース領域１２およびボディコンタクト領域１３が形成され、ドリフト領域１１の表層部に環状のドレイン領域１４が形成されてもよい。 Thereafter, the source region 12 and the body contact region 13 are formed in the surface layer portion of the body region 10 and the drain region 14 is formed in the surface layer portion of the drift region 11 by ion implantation. When the interlayer insulating film 20, the source wiring 23, and the drain wiring 24 are formed, the semiconductor device 41 having the structure shown in FIG. 4 is obtained.
As mentioned above, although embodiment and the reference example of this invention were described, this invention can also be implemented with another form. For example, in the semiconductor devices 1 and 41, the formation position of the source region 12 and the body contact region 13 and the formation position of the drain region 14 may be reversed. That is, in the SOI layer 5, a P-type body region 10 is formed at the center thereof, and an annular region along the side surface of the deep trench 6 (region surrounding the body region 10) is an N − -type drift region. 11, the source region 12 and the body contact region 13 may be formed in the center of the surface layer portion of the body region 10 in plan view, and the annular drain region 14 may be formed in the surface layer portion of the drift region 11.

また、半導体装置１，４１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１，４１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 Moreover, the structure which reversed the conductivity type of each semiconductor part of the semiconductor devices 1 and 41 may be employ | adopted. That is, in the semiconductor devices 1 and 41, the P-type portion may be N-type and the N-type portion may be P-type.
In addition, various design changes can be made within the scope of matters described in the claims.

１ 半導体装置
４ ＢＯＸ層
５ ＳＯＩ層
６ ディープトレンチ
９ 素子形成領域
１０ ボディ領域
１１ ドリフト領域
１２ ソース領域
１４ ドレイン領域
１５ Ｎ型領域
４１ 半導体装置
４２ Ｎ型領域 DESCRIPTION OF SYMBOLS 1 Semiconductor device 4 BOX layer 5 SOI layer 6 Deep trench 9 Element formation region 10 Body region 11 Drift region 12 Source region 14 Drain region 15 N-type region 41 Semiconductor device 42 N-type region

Claims (9)

４μｍ以下の厚さを有する絶縁層と、
前記絶縁層上に積層された４０μｍよりも小さい厚さを有する第１導電型の半導体層と、
前記半導体層の表面から前記絶縁層に至る深さを有する環状のディープトレンチと、
前記ディープトレンチに取り囲まれる素子形成領域に形成される第２導電型のボディ領域と、
前記素子形成領域において、前記ボディ領域以外の残余の領域に形成された第１導電型のドリフト領域と、
前記ボディ領域の表層部に形成された第１導電型のソース領域と、
前記ドリフト領域の表層部に形成された第１導電型のドレイン領域と、
前記ドリフト領域の表面に形成され、前記ドレイン領域を露出させる開口部を有する絶縁膜と、
前記ドリフト領域において、前記絶縁膜の前記開口部の周縁部およびその内側の領域に選択的に前記ドレイン領域に対して隣接して形成され、前記ドレイン領域の下部全体を覆う第１部分を含み、最深部が前記ドレイン領域よりも深い位置に達し、前記ドリフト領域の第１導電型不純物濃度よりも高く、かつ、前記ドレイン領域の第１導電型不純物濃度よりも低い第１導電型不純物濃度を有する第１導電型領域とを含み、
前記第１導電型領域は、前記ドレイン領域の表面からの深さが０〜１０μｍの位置でピーク濃度を有する、半導体装置。 An insulating layer having a thickness of 4 μm or less;
A first conductivity type semiconductor layer having a thickness of less than 40 μm stacked on the insulating layer;
An annular deep trench having a depth from the surface of the semiconductor layer to the insulating layer;
A second conductivity type body region formed in an element formation region surrounded by the deep trench;
A drift region of a first conductivity type formed in a remaining region other than the body region in the element formation region;
A first conductivity type source region formed in a surface layer portion of the body region;
A drain region of a first conductivity type formed in a surface layer portion of the drift region;
An insulating film formed on a surface of the drift region and having an opening exposing the drain region;
In the drift region, the peripheral portion of the opening of the insulating film and a region inside thereof are selectively formed adjacent to the drain region, and include a first portion that covers the entire lower portion of the drain region, The deepest part reaches a position deeper than the drain region, and has a first conductivity type impurity concentration higher than the first conductivity type impurity concentration of the drift region and lower than the first conductivity type impurity concentration of the drain region. A first conductivity type region,
The semiconductor device, wherein the first conductivity type region has a peak concentration at a position where the depth from the surface of the drain region is 0 to 10 μm. 前記絶縁膜は、厚さが一定の第１部分と、前記第１部分から前記開口部にかけて厚さが減少する第２部分とを含み、
前記第１導電型領域における前記ドリフト領域の表面に沿う方向の端部が、前記絶縁膜の前記第２部分の下領域に位置している、請求項１に記載の半導体装置。 The insulating film includes a first portion having a constant thickness and a second portion having a thickness that decreases from the first portion to the opening,
2. The semiconductor device according to claim 1, wherein an end portion of the first conductivity type region in a direction along a surface of the drift region is located in a lower region of the second portion of the insulating film. 前記第１導電型領域は、前記ドレイン領域の側方部に前記ドレイン領域に対して隣接して形成された第２部分を含む、請求項２に記載の半導体装置。   The semiconductor device according to claim 2, wherein the first conductivity type region includes a second portion formed adjacent to the drain region at a side portion of the drain region. 前記第１導電型領域の前記第２部分は、前記絶縁膜の前記開口部の周縁部に形成されている、請求項３に記載の半導体装置。   The semiconductor device according to claim 3, wherein the second portion of the first conductivity type region is formed at a peripheral edge portion of the opening of the insulating film. 前記第１導電型領域の前記第２部分における前記ドリフト領域の表面に沿う方向の厚さは、前記第１導電型領域の前記第１部分における前記ドリフト領域の深さ方向の厚さよりも薄い、請求項３または４に記載の半導体装置。   The thickness in the direction along the surface of the drift region in the second portion of the first conductivity type region is thinner than the thickness in the depth direction of the drift region in the first portion of the first conductivity type region, The semiconductor device according to claim 3 or 4. 前記ドリフト領域の表面において、前記ソース領域から前記ボディ領域を介して前記ドレイン領域へ向かって延びるように形成され、ゲート絶縁膜を介して配置されたゲート電極をさらに含み、
前記第１導電型領域の前記ドリフト領域の表面に沿う方向の端部は、前記ゲート電極に対して前記ドレイン領域側に配置されている、請求項１〜５のいずれか一項に記載の半導体装置。 The surface of the drift region further includes a gate electrode formed so as to extend from the source region toward the drain region via the body region, and disposed via a gate insulating film,
6. The semiconductor according to claim 1, wherein an end of the first conductivity type region in a direction along a surface of the drift region is disposed on the drain region side with respect to the gate electrode. apparatus. 前記絶縁膜は、ＬＯＣＯＳ酸化膜を含む、請求項１〜６のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the insulating film includes a LOCOS oxide film. 前記第１導電型領域は、前記ドレイン領域の表面からの深さが２〜５μｍの位置でピーク濃度を有する、請求項１〜７のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the first conductivity type region has a peak concentration at a position where the depth from the surface of the drain region is 2 to 5 μm. ６００Ｖ以上の素子耐圧を有する、請求項１〜８のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, having an element breakdown voltage of 600 V or higher.
JP2016215439A 2016-11-02 2016-11-02 Semiconductor device Active JP6286010B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2016215439A JP6286010B2 (en) 2016-11-02 2016-11-02 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016215439A JP6286010B2 (en) 2016-11-02 2016-11-02 Semiconductor device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2015084525A Division JP6061979B2 (en) 2015-04-16 2015-04-16 Semiconductor device

Publications (2)

Publication Number Publication Date
JP2017050555A true JP2017050555A (en) 2017-03-09
JP6286010B2 JP6286010B2 (en) 2018-02-28

Family

ID=58280341

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016215439A Active JP6286010B2 (en) 2016-11-02 2016-11-02 Semiconductor device

Country Status (1)

Country Link
JP (1) JP6286010B2 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0997832A (en) * 1995-09-28 1997-04-08 Denso Corp Semiconductor device and fabrication thereof
JP2000232224A (en) * 1999-02-10 2000-08-22 Matsushita Electronics Industry Corp Semiconductor device and manufacture thereof
JP2001025235A (en) * 1999-07-07 2001-01-26 Mitsubishi Electric Corp Driving gear and power converter
JP2007103672A (en) * 2005-10-04 2007-04-19 Denso Corp Semiconductor device
US20070108520A1 (en) * 2005-11-07 2007-05-17 Macronix International Co., Ltd. Laterally double-diffused metal oxide semiconductor transistor and method for fabricating the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0997832A (en) * 1995-09-28 1997-04-08 Denso Corp Semiconductor device and fabrication thereof
JP2000232224A (en) * 1999-02-10 2000-08-22 Matsushita Electronics Industry Corp Semiconductor device and manufacture thereof
JP2001025235A (en) * 1999-07-07 2001-01-26 Mitsubishi Electric Corp Driving gear and power converter
JP2007103672A (en) * 2005-10-04 2007-04-19 Denso Corp Semiconductor device
US20070108520A1 (en) * 2005-11-07 2007-05-17 Macronix International Co., Ltd. Laterally double-diffused metal oxide semiconductor transistor and method for fabricating the same

Also Published As

Publication number Publication date
JP6286010B2 (en) 2018-02-28

Similar Documents

Publication Publication Date Title
US9153666B1 (en) LDMOS with corrugated drift region
JP4590884B2 (en) Semiconductor device and manufacturing method thereof
JP4700043B2 (en) Manufacturing method of semiconductor device
JP5298565B2 (en) Semiconductor device and manufacturing method thereof
JP5410012B2 (en) Semiconductor device
JP2008034649A (en) Semiconductor device
JP2013058575A (en) Semiconductor device and manufacturing method of the same
JP2008135474A (en) Semiconductor device
JP4308096B2 (en) Semiconductor device and manufacturing method thereof
JP2014038965A (en) Semiconductor device and semiconductor device manufacturing method
JP2008159916A (en) Semiconductor device
JP5371358B2 (en) Semiconductor device and manufacturing method of semiconductor device
JPH09213939A (en) Semiconductor device
TW201511135A (en) Method of manufacturing semiconductor device
JP5479671B2 (en) Semiconductor device
JP2012142487A (en) Semiconductor device and manufacturing method of the same
JP6286010B2 (en) Semiconductor device
JP2009081427A (en) Semiconductor device, and method for manufacturing semiconductor device
JP6061979B2 (en) Semiconductor device
JP5390760B2 (en) Semiconductor device manufacturing method and semiconductor device
JP5735668B2 (en) Semiconductor device
JP2010258210A (en) Semiconductor device and method of manufacturing the same
JP2009146946A (en) Semiconductor device and method of manufacturing the same
JP4260777B2 (en) Semiconductor device and manufacturing method thereof
JP2007180244A (en) Semiconductor device and its manufacturing method

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170927

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171005

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171204

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180110

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180202

R150 Certificate of patent or registration of utility model

Ref document number: 6286010

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250