JP2017027324A - 演算処理装置及び演算処理装置の制御方法 - Google Patents
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Abstract
Description
前記複数のクラスタがそれぞれ備えるラストレベルキャッシュに接続されたホームエージェントと、
前記ホームエージェントに接続されメモリとのアクセスを制御するメモリコントローラとを有し、
前記ホームエージェントは、前記複数のクラスタのいずれかの第1のクラスタ内の第1のラストレベルキャッシュから供給されるメモリ要求に応答して、
前記第1のラストレベルキャッシュに第1のリプレース要求を発行して、前記第1のラストレベルキャッシュに前記第1のラストレベルキャッシュ内の第1のヴィクティムラインをエヴィクションさせ、
前記第1のクラスタ以外のアイドル状態の第2のクラスタ内の第2のラストレベルキャッシュに第2のリプレース要求を発行して、前記第2のラストレベルキャッシュに前記第2のラストレベルキャッシュ内の第2のヴィクティムラインをエヴィクションさせ、
前記第2のラストレベルキャッシュは、前記第1のヴィクティムラインのデータを前記第2のヴィクティムラインにキャッシュフィルする、演算処理装置である。
図2は、本実施の形態における演算処理装置の構成を示す図である。図2のプロセッサCPUは、32個のコアCoreを8個ずつの4つのグループに分割し、8個のコアグループがそれぞれ単一のLLCを共有する。すなわち、図2のプロセッサは、8個のコアCoreと単一のLLCをそれぞれ有する4つのクラスタCL0-CL3を有する。
図4は、ホームエージェントによるキャッシュコピーバック動作の一例を示す図である。ホームエージェントHAは、キャッシュメモリ階層外に設けられるパイプライン制御回路であり、前述したとおり分割された複数のLLC間のコヒーレンシ制御が主な動作である。したがって、ホームエージェントHAは、全てのLLCのキャッシュタグのコピーを有し、LLCでミスしたメモリ要求を受信し、チップ内の他のLLCがデータ(または命令コード)を所持しているか否かをLLCタグコピーを参照して調べる。ホームエージェントは、データを所持しているLLCが存在する場合LLC間転送を行い、存在しない場合メモリに対してメモリ要求(フェッチ要求)を発行する。
図5は、LLCでキャッシュミスした後のメモリ要求の動作の一例を示す図である。前提として、クラスタCL0内のコア(図示せず)がLLC0にメモリ要求を発行し、クラスタCL0のLLC0がキャッシュミスし、メインメモリにフェッチ要求し、それに対するデータ応答のデータをキャッシュフィルするものとする。また、クラスタCL1内の全てのコアが非活性状態またはサスペンド状態で、クラスタCL1がアイドル状態であるとする。
図6は、本実施の形態におけるプロセッサCPUの構成例を示す図である。図6の例では、プロセッサCPUは、説明を容易にするために、仮に2つのクラスタCL0, CL1を有するものとする。クラスタCL0は、複数のコアCORE0−COREnと、それらのコアが共有する単一のLLC0を有する。クラスタCL1も同様の構成である。
図8は、主な要求とオーダの図表である。以下概略を説明する。
本実施の形態では、ホームエージェントHAは、LLC0のリプレース対象のヴィクティムラインのデータがアイドル状態のクラスタCL1内のLLC1にキャッシュフィルされるよう制御する。そのために、ホームエージェントHAは、どのクラスタがアイドル状態か否かを識別するアイドル状態識別回路24を有する。以下、アイドル状態識別回路24について説明する。
次に、本実施の形態の4つの例についてホームエージェントHAがヴィクティムラインをアイドルクラスタ内のLLCにキャッシュフィルする制御について説明する。
図13、図14は、第1の実施の形態におけるプロセッサ内の動作シーケンスを示す図である。第1の実施の形態では、ホームエージェントHAは、LLC0に対するリプレースオーダを転送付きリプレースオーダで発行する。さらに、ホームエージェントHAは、LLC1に対してラインフィルバッファの割当を要求するライン割当オーダを発行する。
図15は、ホームエージェントが所有するLLCタグコピーを示す図である。図15には、一例としてクラスタCL0のLLC0のタグコピーが示されている。LLCタグコピーは、複数のウエイWayについて、インデックスに対応して、タグアドレスと、状態コードとを格納する。タグアドレスは、対応するキャッシュデータメモリ内のデータのアドレスに対応する。状態コードは前述したMESIコードである。
図19は、第2の実施の形態におけるプロセッサ内の動作シーケンスを示す図である。第2の実施の形態では、ホームエージェントHAが、転送されるヴィクティムラインを受け入れる専用のラインフィルバッファ(ヴィクティムライン用バッファ)を有する。それに伴い、HAパイプラインは、第1の実施の形態のように、LLC1に対してラインフィルバッファの割当を要求するライン割当オーダを発行することは行わない。そして、HAパイプラインは、第1の実施の形態と同様に、LLC0に対するリプレースオーダを転送付きリプレースオーダRPL-TR-ODで発行する(S14)。このオーダに応答して、LLC0が第1のヴィクティムラインをLLC1に転送し(S14_1)、LLC1は転送される第1のヴィクティムラインのデータを専用のバッファで受け入れて、第2のヴィクティムラインにキャッシュフィルする(S14_3)。それ以外は、第1の実施の形態と同じである。
図20は、第3の実施の形態におけるプロセッサ内の動作シーケンスを示す図である。第3の実施の形態では、HAパイプラインがLLC0に対し第1のヴィクティムラインについて通常のリプレースオーダを発行する(S32)。これに応答して、LLC0はリプレース応答をHAパイプラインに返信する(S32_1)。ホームエージェントHAは、リプレース応答で返信された第1のヴィクティムラインのデータをリプレースバッファRPBに格納する。
図21は、第4の実施の形態におけるプロセッサ内の動作シーケンスを示す図である。第4の実施の形態の動作を概略すると、まず、HAパイプラインがLLC0に対し第1のヴィクティムラインについて通常のリプレースオーダを発行する(S32)。これに応答して、LLC0はリプレース応答をHAパイプラインに返信する(S32_1)。そして、HAパイプラインは、メモリコントローラMCにライトバック要求を発行し(S32_2)、LLC0の第1のヴィクティムラインのデータをメモリにライトバックさせる。
それぞれ演算器を有する複数のコアと、前記複数のコアに共有されるラストレベルキャッシュとをそれぞれ備える複数のクラスタと、
前記複数のクラスタがそれぞれ備えるラストレベルキャッシュに接続されたホームエージェントと、
前記ホームエージェントに接続されメモリとのアクセスを制御するメモリコントローラとを有し、
前記ホームエージェントは、前記複数のクラスタのいずれかの第1のクラスタ内の第1のラストレベルキャッシュから供給されるメモリ要求に応答して、
前記第1のラストレベルキャッシュに第1のリプレース要求を発行して、前記第1のラストレベルキャッシュに前記第1のラストレベルキャッシュ内の第1のヴィクティムラインをエヴィクションさせ、
前記第1のクラスタ以外のアイドル状態の第2のクラスタ内の第2のラストレベルキャッシュに第2のリプレース要求を発行して、前記第2のラストレベルキャッシュに前記第2のラストレベルキャッシュ内の第2のヴィクティムラインをエヴィクションさせ、
前記第2のラストレベルキャッシュは、前記第1のヴィクティムラインのデータを前記第2のヴィクティムラインにキャッシュフィルする、演算処理装置。
前記第1のラストレベルキャッシュは、前記第1のリプレース要求に応答して、前記第2のラストレベルキャッシュに前記第1のヴィクティムラインのデータを転送する、付記1に記載の演算処理装置。
前記ホームエージェントは、さらに、
前記第2のラストレベルキャッシュにライン割当要求を発行して、前記第2のラストレベルキャッシュにラインフィルバッファを割当させる、付記2に記載の演算処理装置。
前記ラストレベルキャッシュは、他のラストレベルキャッシュから転送されるヴィクティムラインのデータを格納するヴィクティムライン用バッファを有し、
前記第2のラストレベルキャッシュは、前記第1のラストレベルキャッシュが転送する前記第1のヴィクティムラインのデータを前記ヴィクティムライン用バッファに格納し、前記第1のヴィクティムラインのデータをキャッシュフィルする、付記2に記載の演算処理装置。
前記ホームエージェントは、第1のリプレース要求に応答して前記第1のラストレベルキャッシュからエヴィクションされた前記第1のヴィクティムラインのデータをリプレースバッファに格納し、
前記ホームエージェントは、前記リプレースバッファに格納した前記第1のヴィクティムラインのデータを、前記第2のラストレベルキャッシュに転送する、付記1に記載の演算処理装置。
前記ホームエージェントは、さらに、
前記第2のラストレベルキャッシュに前記第1のヴィクティムラインのデータをフェッチするフェッチ要求の発行要求を発行して、前記第2のラストレベルキャッシュに前記フェッチ要求を前記ホームエージェントに発行させ、
前記ホームエージェントは、前記第2のラストレベルキャッシュから送信される前記フェッチ要求に応答して、前記メモリコントローラに前記第1のエヴィクションラインのデータのフェッチ要求を発行し、
前記メモリコントローラは、前記第2のラストレベルキャッシュに、前記フェッチ要求に対応するデータ応答を送信し、
前記第2のラストレベルキャッシュは、前記データ応答により、前記第1のヴィクティムラインのデータを受信する、付記1に記載の演算処理装置。
前記ホームエージェントは、前記複数のクラスタがアイドル状態か否かを識別するアイドル状態識別回路を有する、付記1に記載の演算処理装置。
前記アイドル状態識別回路は、前記複数のクラスタそれぞれの全コアがオフラインまたはサスペンド状態に所定の頻度以上なった場合に、当該クラスタがアイドル状態であると判定するアイドル状態判定回路と、前記アイドル状態が所定時間以上継続した場合に、当該クラスタのラストレベルキャッシュが開放状態と判定するアイドル状態持続監視回路とを有する、付記7に記載の演算処理装置。
それぞれ演算器を有する複数のコアと前記複数のコアに共有されるラストレベルキャッシュとをそれぞれ有する複数のクラスタと、前記複数のクラスタのラストレベルキャッシュに接続されたホームエージェントと、前記ホームエージェントに接続されメモリとのアクセスを制御するメモリコントローラとを有する演算処理装置の制御方法であって、
前記ホームエージェントは、前記複数のクラスタのいずれかの第1のクラスタ内の第1のラストレベルキャッシュから供給されるメモリ要求に応答して、
前記第1のラストレベルキャッシュに第1のリプレース要求を発行して、前記第1のラストレベルキャッシュに前記第1のラストレベルキャッシュ内の第1のヴィクティムラインをエヴィクションさせ、
前記第1のクラスタ以外のアイドル状態の第2のクラスタ内の第2のラストレベルキャッシュに第2のリプレース要求を発行して、前記第2のラストレベルキャッシュに前記第2のラストレベルキャッシュ内の第2のヴィクティムラインをエヴィクションさせ、
前記第2のラストレベルキャッシュは、前記第1のヴィクティムラインのデータを前記第2のヴィクティムラインにキャッシュフィルする、演算処理装置の制御方法。
前記第1のラストレベルキャッシュは、前記第1のリプレース要求に応答して、前記第2のラストレベルキャッシュに前記第1のヴィクティムラインのデータを転送する、付記9に記載の演算処理装置の制御方法。
前記ホームエージェントは、さらに、
前記第2のラストレベルキャッシュに前記第1のヴィクティムラインのデータをフェッチするフェッチ要求の発行要求を発行して、前記第2のラストレベルキャッシュに前記フェッチ要求を前記ホームエージェントに発行させ、
前記ホームエージェントは、前記第2のラストレベルキャッシュから送信される前記フェッチ要求に応答して、前記メモリコントローラに前記第1のエヴィクションラインのデータのフェッチ要求を発行し、
前記メモリコントローラは、前記第2のラストレベルキャッシュに、前記フェッチ要求に対応するデータ応答を送信し、
前記第2のラストレベルキャッシュは、前記データ応答により、前記第1のヴィクティムラインのデータを受信する、付記10に記載の演算処理装置の制御方法。
CL: Cluster、クラスタ
LLC: Last level Cache、ラストレベルキャッシュ
HA: Home Agent、ホームエージェント
MC: Memory Controller、メモリコントローラ
MEM: Memory、メモリ、メインメモリ
LRT: Local Router、ローカルルータ
MIP: ムーブインポート
ODP: オーダポート
10:要求入力部(回路)
12:HAパイプライン処理部(回路)
14:LLCタグ部(キャッシュ)
16:LLCデータ部(キャッシュ)
LFB:ラインフィルバッファ
MOP:ムーブアウトポート
20:要求入力部(回路)
22:HAパイプライン処理部(回路)
24:アイドル状態識別回路
26、28:LLCタグコピー
CPU_IC: CPUインターコネクト回路
MEM-RQ: メモリ要求
MEM-CPLT: データ応答
LN-ALC-OD: ライン割当オーダ
LN-ALC-CPLT: ライン割当応答
FET-RQ-OD: フェッチ要求の発行オーダ
FET-RQ-CPLT: フェッチ発行オーダの応答
RPL-OD: リプレースオーダ
RPL-CPLT: リプレース応答
RPL-TR-OD: 転送付きリプレースオーダ
RPL-TR-CPLT: 転送付きリプレースオーダ応答
Claims (10)
- それぞれ演算器を有する複数のコアと、前記複数のコアに共有されるラストレベルキャッシュとをそれぞれ備える複数のクラスタと、
前記複数のクラスタがそれぞれ備えるラストレベルキャッシュに接続されたホームエージェントと、
前記ホームエージェントに接続されメモリとのアクセスを制御するメモリコントローラとを有し、
前記ホームエージェントは、前記複数のクラスタのいずれかの第1のクラスタ内の第1のラストレベルキャッシュから供給されるメモリ要求に応答して、
前記第1のラストレベルキャッシュに第1のリプレース要求を発行して、前記第1のラストレベルキャッシュに前記第1のラストレベルキャッシュ内の第1のヴィクティムラインをエヴィクションさせ、
前記第1のクラスタ以外のアイドル状態の第2のクラスタ内の第2のラストレベルキャッシュに第2のリプレース要求を発行して、前記第2のラストレベルキャッシュに前記第2のラストレベルキャッシュ内の第2のヴィクティムラインをエヴィクションさせ、
前記第2のラストレベルキャッシュは、前記第1のヴィクティムラインのデータを前記第2のヴィクティムラインにキャッシュフィルする、演算処理装置。 - 前記第1のラストレベルキャッシュは、前記第1のリプレース要求に応答して、前記第2のラストレベルキャッシュに前記第1のヴィクティムラインのデータを転送する、請求項1に記載の演算処理装置。
- 前記ホームエージェントは、さらに、
前記第2のラストレベルキャッシュにライン割当要求を発行して、前記第2のラストレベルキャッシュにラインフィルバッファを割当させる、請求項2に記載の演算処理装置。 - 前記ラストレベルキャッシュは、他のラストレベルキャッシュから転送されるヴィクティムラインのデータを格納するヴィクティムライン用バッファを有し、
前記第2のラストレベルキャッシュは、前記第1のラストレベルキャッシュが転送する前記第1のヴィクティムラインのデータを前記ヴィクティムライン用バッファに格納し、前記第1のヴィクティムラインのデータをキャッシュフィルする、請求項2に記載の演算処理装置。 - 前記ホームエージェントは、第1のリプレース要求に応答して前記第1のラストレベルキャッシュからエヴィクションされた前記第1のヴィクティムラインのデータをリプレースバッファに格納し、
前記ホームエージェントは、前記リプレースバッファに格納した前記第1のヴィクティムラインのデータを、前記第2のラストレベルキャッシュに転送する、請求項1に記載の演算処理装置。 - 前記ホームエージェントは、さらに、
前記第2のラストレベルキャッシュに前記第1のヴィクティムラインのデータをフェッチするフェッチ要求の発行要求を発行して、前記第2のラストレベルキャッシュに前記フェッチ要求を前記ホームエージェントに発行させ、
前記ホームエージェントは、前記第2のラストレベルキャッシュから送信される前記フェッチ要求に応答して、前記メモリコントローラに前記第1のエヴィクションラインのデータのフェッチ要求を発行し、
前記メモリコントローラは、前記第2のラストレベルキャッシュに、前記フェッチ要求に対応するデータ応答を送信し、
前記第2のラストレベルキャッシュは、前記データ応答により、前記第1のヴィクティムラインのデータを受信する、請求項1に記載の演算処理装置。 - 前記ホームエージェントは、前記複数のクラスタがアイドル状態か否かを識別するアイドル状態識別回路を有する、請求項1に記載の演算処理装置。
- 前記アイドル状態識別回路は、前記複数のクラスタそれぞれの全コアがオフラインまたはサスペンド状態に所定の頻度以上なった場合に、当該クラスタがアイドル状態であると判定するアイドル状態判定回路と、前記アイドル状態が所定時間以上継続した場合に、当該クラスタのラストレベルキャッシュが開放状態と判定するアイドル状態持続監視回路とを有する、請求項7に記載の演算処理装置。
- それぞれ演算器を有する複数のコア及び前記複数のコアに共有されるラストレベルキャッシュとをそれぞれ有する複数のクラスタと、前記複数のクラスタのラストレベルキャッシュに接続されたホームエージェントと、前記ホームエージェントに接続されメモリとのアクセスを制御するメモリコントローラとを有する演算処理装置の制御方法であって、
前記ホームエージェントは、前記複数のクラスタのいずれかの第1のクラスタ内の第1のラストレベルキャッシュから供給されるメモリ要求に応答して、
前記第1のラストレベルキャッシュに第1のリプレース要求を発行して、前記第1のラストレベルキャッシュに前記第1のラストレベルキャッシュ内の第1のヴィクティムラインをエヴィクションさせ、
前記第1のクラスタ以外のアイドル状態の第2のクラスタ内の第2のラストレベルキャッシュに第2のリプレース要求を発行して、前記第2のラストレベルキャッシュに前記第2のラストレベルキャッシュ内の第2のヴィクティムラインをエヴィクションさせ、
前記第2のラストレベルキャッシュは、前記第1のヴィクティムラインのデータを前記第2のヴィクティムラインにキャッシュフィルする、演算処理装置の制御方法。 - 前記第1のラストレベルキャッシュは、前記第1のリプレース要求に応答して、前記第2のラストレベルキャッシュに前記第1のヴィクティムラインのデータを転送する、請求項9に記載の演算処理装置の制御方法。
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