JP2017018746A - Game machine - Google Patents
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Abstract
Description
本発明は、遊技動作に起因する抽選処理によって大当り状態を発生させる遊技機に関し、特に、迫力ある各種の演出を安定して実行できる遊技機に関する。 The present invention relates to a gaming machine that generates a big hit state by a lottery process caused by a gaming operation, and more particularly to a gaming machine that can stably execute various powerful effects.
パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７・７・７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。 A ball game machine such as a pachinko machine has a symbol start opening provided on the game board, a symbol display section for displaying a series of symbol variation patterns by a plurality of display symbols, and a big winning opening for opening and closing the opening and closing plate. Configured. When the detection switch provided at the symbol start port detects the passage of the game ball, the winning state is entered, and after the game ball is paid out as a prize ball, the display symbol is changed for a predetermined time in the symbol display section. Thereafter, when the symbol is stopped in a predetermined manner such as 7, 7, 7, etc., a big hit state is established, and the big winning opening is repeatedly opened to generate a gaming state advantageous to the player.
このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。 Whether or not to generate such a game state is determined by a jackpot lottery executed on the condition that a game ball has won at the symbol start opening, and the above symbol variation operation is based on this lottery result. It has become a thing. For example, when the lottery result is in a winning state, an effect operation called reach action or the like is executed for about 20 seconds, and then the special symbols are aligned. On the other hand, a similar reach action may be executed even in the case of a lost state. In this case, the player pays close attention to the big hit state and pays close attention to the transition of the performance operation. When the predetermined symbols are aligned on the stop line at the end of the symbol variation operation, the player is guaranteed to be in the big hit state.
この種の遊技機では、各種の演出を複雑化かつ豊富化したいところ、その開発設計に多大の時間を要するだけでなく、正常に動作しているか否かの開発時の動作試験に手間取ることがあると言う問題があった。 In this type of gaming machine, we want to make various productions more complex and richer, so that not only does it take a lot of time to develop and design, but it also takes time to conduct operational tests during development to determine whether it is operating normally There was a problem to say.
この発明は、上記の課題に鑑みてなされたものであって、開発設計を容易化することができる遊技機を提供することを目的とする。 This invention is made in view of said subject, Comprising: It aims at providing the game machine which can make development design easy.
上記の目的を達成するため、本発明は、所定のスイッチ信号に起因する抽選処理を実行して、その抽選結果に対応する画像演出を実行する遊技機であって、抽選処理を実行して抽選結果を特定する制御コマンドを出力する主制御部と、制御コマンドが特定する抽選結果に対応する画像演出を、表示装置を使用して実行する画像制御部と、を有して構成され、前記画像制御部は、第一不揮発性メモリに記憶されている制御プログラムに基づいて、一連の画像演出を統括的に制御するコンピュータ回路と、ＣＧデータを記憶する第二不揮発性メモリから、コンピュータ回路の指示に基づいて必要データを読み出して、所定の画像信号を生成して表示装置に出力する画像処理回路と、を有して構成され、コンピュータ回路が検査装置から検査コマンドを受けると機能して、第二不揮発性メモリの記憶内容のチェック演算に関して、演算開始アドレスと、演算終了アドレスと、チェック演算の演算内容と、を特定して、演算開始を画像処理回路に指示する第一手段と、その後、画像処理回路が指示されたチェック演算を完了すると機能して、その演算結果を、画像処理回路の一時記憶部に配置する第二手段と、一時記憶部に配置された演算結果を取得したコンピュータ回路が、演算結果を表示装置に表示するべく画像処理回路に指示する第三手段と、を有し、前記チェック演算の演算結果は、第二不揮発性メモリのメモリ素子毎に算出されることを特徴とする。 In order to achieve the above-described object, the present invention is a gaming machine that executes a lottery process caused by a predetermined switch signal and executes an image effect corresponding to the lottery result. A main control unit that outputs a control command for specifying a result; and an image control unit that executes an image effect corresponding to a lottery result specified by the control command using a display device, the image Based on a control program stored in the first non-volatile memory, the control unit controls the computer circuit from a computer circuit that comprehensively controls a series of image effects and a second non-volatile memory that stores CG data. And an image processing circuit that reads out necessary data based on the image data, generates a predetermined image signal, and outputs the image signal to a display device. When the operation is received, the operation start address, the operation end address, and the operation content of the check operation are specified for the operation for checking the storage content of the second nonvolatile memory, and the image processing circuit is instructed to start the operation. A first means for functioning, a second function for placing the result of the computation in the temporary storage unit of the image processing circuit, and a second means for functioning when the image processing circuit completes the designated check computation, and the temporary storage unit. A computer circuit that has acquired the operation result has a third means for instructing the image processing circuit to display the operation result on a display device, and the operation result of the check operation is a memory element of a second nonvolatile memory It is calculated every time.
前記チェック演算の演算結果は、メモリ素子を特定して表示されるのが好ましい。 The calculation result of the check calculation is preferably displayed by specifying a memory element.
上記した本発明の遊技機によれば、チェック演算の演算結果が、第二不揮発性メモリのメモリ素子毎に算出されるので、開発設計を容易化することができる。 According to the gaming machine of the present invention described above, the calculation result of the check calculation is calculated for each memory element of the second nonvolatile memory, so that development design can be facilitated.
以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。
Hereinafter, the present invention will be described in detail based on examples. FIG. 1 is a perspective view showing a pachinko machine GM of the present embodiment. This pachinko machine GM includes a rectangular frame-shaped wooden
ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の上部左右位置と下側には、全３個のスピーカが配置されている。上部に配置された２個のスピーカは、各々、左右チャネルＲ，Ｌの音声を出力し、下側のスピーカは重低音を出力するよう構成されている。
On the outer periphery of the
前面板７には、発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。
The
上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。
A
上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。
On the right side of the
図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、中央開口ＨＯが設けられている。そして、中央開口ＨＯの下方には、不図示の可動演出体が隠蔽状態で収納されており、可動予告演出時には、その可動演出体が上昇して露出状態となることで、所定の信頼度の予告演出を実現している。ここで、予告演出とは、遊技者に有利な大当り状態が招来することを不確定に報知する演出であり、予告演出の信頼度とは、大当り状態が招来する確率を意味している。
As shown in FIG. 2, a
中央開口ＨＯには、大型の液晶カラーディスプレイ（ＬＣＤ）で構成された表示装置ＤＳが配置されている。表示装置ＤＳは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＳは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９とを有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、適宜な予告演出などが実行される。 A display device DS composed of a large liquid crystal color display (LCD) is disposed in the central opening HO. The display device DS is a device that variably displays a specific symbol related to the big hit state and displays a background image and various characters in an animated manner. This display device DS has special symbol display portions Da to Dc in the center portion and a normal symbol display portion 19 in the upper right portion. In the special symbol display portions Da to Dc, there is a case where a reach effect that expects a big hit state is invited, and in the special symbol display portions Da to Dc and the surroundings, an appropriate notice effect is executed.
遊技球が落下移動する遊技領域には、第１図柄始動口１５ａ、第２図柄始動口１５ｂ、第１大入賞口１６ａ、第２大入賞口１６ｂ、普通入賞口１７、及び、ゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。
In the game area in which the game ball falls and moves, the first symbol start port 15a, the second symbol start
第１図柄始動口１５ａの上部には、導入口ＩＮから進入した遊技球がシーソー状又はルーレット状に移動した後に、第１図柄始動口１５に入賞可能に構成された演出ステージ１４が配置されている。そして、第１図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの変動動作が開始されるよう構成されている。
On the upper part of the first symbol starting port 15a, there is arranged an
第２図柄始動口１５ｂは、左右一対の開閉爪を備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪が開放されるようになっている。
The second
なお、普通図柄表示部１９は、普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。
The normal symbol display unit 19 displays a normal symbol. When a game ball that has passed through the
第１大入賞口１６ａは、前後方向に進退するスライド盤を有して構成され、第２大入賞口１６ｂは、下端が軸支されて前方に開放する開閉板を有して構成されている。第１大入賞口１６ａや第２大入賞口１６ｂの動作は、特に限定されないが、この実施例では、第１大入賞口１６ａは、第１図柄始動口１５ａに対応し、第２大入賞口１６ｂは、第１図柄始動口１５ｂに対応するよう構成されている。
The first big prize opening 16a is configured with a slide board that advances and retreats in the front-rear direction, and the second big prize opening 16b is configured with an opening / closing plate that is pivotally supported at the lower end and opens forward. . The operation of the first grand prize opening 16a and the second big prize opening 16b is not particularly limited. In this embodiment, the first big prize opening 16a corresponds to the first symbol start opening 15a, and the second big prize opening 16b is comprised corresponding to the 1st
すなわち、第１図柄始動口１５ａに遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの変動動作が開始され、その後、所定の大当り図柄が特別図柄表示部Ｄａ〜Ｄｃに整列すると、第１大当りたる特別遊技が開始され、第１大入賞口１６ａのスライド盤が、前方に開放されて遊技球の入賞が容易化される。 In other words, when a game ball wins the first symbol start opening 15a, the changing operation of the special symbol display portions Da to Dc is started. A special game is started, and the slide board of the first big winning opening 16a is opened forward to facilitate the winning of a game ball.
一方、第２図柄始動口１５ｂへの遊技球の入賞によって開始された変動動作の結果、所定の大当り図柄が特別図柄表示部Ｄａ〜Ｄｃに整列すると、第２大当りたる特別遊技が開始され、第２大入賞口１６ｂの開閉板が開放されて遊技球の入賞が容易化される。特別遊技（大当り状態）の遊技価値は、整列する大当り図柄などに対応して種々相違するが、何れの遊技価値が付与されるかは、遊技球の入賞タイミングに応じた抽選結果に基づいて予め決定される。 On the other hand, when a predetermined big hit symbol is aligned with the special symbol display portions Da to Dc as a result of the fluctuating motion started by winning the game ball in the second symbol start opening 15b, a special game corresponding to the second big hit is started, The open / close plate of the two major winning openings 16b is opened to facilitate the winning of game balls. The game value of a special game (hit state) varies according to the jackpot symbols to be arranged, but which game value is given is based on the lottery result according to the winning timing of the game ball in advance. It is determined.
典型的な大当り状態では、大入賞口１６の開閉板が開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板が閉じる。このような動作は、最大で例えば１５回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。
In a typical big hit state, the opening / closing plate closes when a predetermined time elapses after the opening / closing plate of the big winning
図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図であり、図４はその一部を詳細に図示したものである。図３に示す通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧や、電源異常信号ＡＢＮ１、ＡＢＮ２やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて表示装置ＤＳを駆動する画像制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。
FIG. 3 is a block diagram showing an overall circuit configuration of the pachinko machine GM that realizes the above-described operations, and FIG. 4 shows a part of it in detail. As shown in FIG. 3, the pachinko machine GM receives 24V AC and outputs various DC voltages, power supply abnormality signals ABN1, ABN2, a system reset signal (power reset signal) SYS, and the like, and a game control operation.
但し、この実施例では、主制御基板２１が出力する制御コマンドＣＭＤは、コマンド中継基板２６と演出インタフェイス基板２７を経由して、演出制御基板２２に伝送される。また、演出制御基板２２が出力する制御コマンドＣＭＤ’は、演出インタフェイス基板２７と画像インタフェイス基板２８を経由して、画像制御基板２３に伝送され、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板３２を経由して、払出制御基板２４に伝送される。制御コマンドＣＭＤ，ＣＭＤ’，ＣＭＤ”は、何れも１６ビット長であるが、主制御基板２１や払出制御基板２４が関係する制御コマンドは、８ビット長毎に２回に分けてパラレル送信されている。一方、演出制御基板２２から画像制御基板２３に伝送される制御コマンドＣＭＤ’は、１６ビット長をまとめてパラレル伝送されている。そのため、可動予告演出を含む予告演出を、多様化して多数の制御コマンドを連続的に送受信するような場合でも、迅速にその処理を終えることができ、他の制御動作に支障を与えない。
However, in this embodiment, the control command CMD output from the
ところで、本実施例では、演出インタフェイス基板２７と演出制御基板２２とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。同様に、画像インタフェイス基板２８と画像制御基板２３についても、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。
By the way, in the present embodiment, the
これら主制御基板２１、演出制御基板２２、画像制御基板２３、及び払出制御基板２４には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４とインタフェイス基板２７〜２８に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２’、画像制御部２３’、及び払出制御部２４と言うことがある。すなわち、この実施例では、演出制御基板２２と演出インタフェイス基板２７とで演出制御部２２’を構成し、画像制御基板２３と画像インタフェイス基板２８とで画像制御部２３’を構成している。なお、演出制御部２２’、画像制御部２３’、及び払出制御部２４の全部又は一部がサブ制御部である。
The
また、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。
The pachinko machine GM is roughly divided into a frame side member GM1 surrounded by a broken line in FIG. 3 and a board side member GM2 fixed to the back of the
図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３５とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２２、画像制御基板２３が、表示装置ＤＳやその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。
As shown in the broken line frame in FIG. 3, the frame-side member GM1 includes a
電源基板２０は、接続コネクタＣ２を通して、主基板中継基板３２に接続され、接続コネクタＣ３を通して、電源中継基板３３に接続されている。電源基板２０には、交流電源の投入と遮断とを監視する電源監視部ＭＮＴが設けられている。電源監視部ＭＮＴは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号ＳＹＳをＬレベルに維持した後に、これをＨレベルに遷移させる。
The
また、電源監視部ＭＮＴは、交流電源の遮断を検知すると、電源異常信号ＡＢＮ１，ＡＢＮ２を、直ちにＬレベルに遷移させる。電源異常信号ＡＢＮ１，ＡＢＮ２は、電源投入後に速やかにＨレベルとなる。 Further, when power supply monitoring unit MNT detects the interruption of the AC power supply, power supply abnormality signals ABN1 and ABN2 are immediately shifted to the L level. The power supply abnormality signals ABN1 and ABN2 quickly become H level after the power is turned on.
ところで、本実施例のシステムリセット信号は、交流電源に基づく直流電源によって生成されている。そのため、交流電源の投入（通常は電源スイッチのＯＮ）を検知してＨレベルに増加した後は、直流電源電圧が異常レベルまで低下しない限り、Ｈレベルを維持する。したがって、直流電源電圧が維持された状態で、交流電源が瞬停状態となっても、システムリセット信号ＳＹＳがＣＰＵをリセットすることはない。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、交流電源の瞬停状態でも出力される。 Incidentally, the system reset signal of this embodiment is generated by a DC power supply based on an AC power supply. For this reason, after detecting the turning-on of the AC power supply (usually turning on the power switch) and increasing it to the H level, the H level is maintained unless the DC power supply voltage drops to an abnormal level. Therefore, even if the AC power supply is in an instantaneous power interruption state while the DC power supply voltage is maintained, the system reset signal SYS does not reset the CPU. The power supply abnormality signals ABN1 and ABN2 are also output even when the AC power supply is instantaneously stopped.
主基板中継基板３２は、電源基板２０から出力される電源異常信号ＡＢＮ１、バックアップ電源ＢＡＫ、及びＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３２Ｖを、そのまま主制御部２１に出力している。一方、電源中継基板３３は、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出インタフェイス基板２７に出力している。演出インタフェイス基板２７は、受けたシステムリセット信号ＳＹＳを、そのまま演出制御部２２’と画像制御部２３’に出力している。
The main
一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の電源異常信号ＡＢＮ２や、バックアップ電源ＢＡＫを、その他の電源電圧と共に直接的に受けている。
On the other hand, the
電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部２２’と画像制御部２３’のワンチップマイコンは、その他のＩＣ素子と共に電源リセットされるようになっている。
The system reset signal SYS output from the
但し、このシステムリセット信号ＳＹＳは、主制御部２１と払出制御部２４には、供給されておらず、各々の回路基板２１，２４のリセット回路ＲＳＴにおいて電源リセット信号（ＣＰＵリセット信号）が生成されている。そのため、例えば、接続コネクタＣ２がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部２１や払出制御部２４のＣＰＵが異常リセットされるおそれはない。演出制御部２２’と画像制御部２３’は、主制御部２１からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板２０から出力されるシステムリセット信号ＳＹＳを利用している。
However, the system reset signal SYS is not supplied to the
ところで、主制御部２１や払出制御部２４に設けられたリセット回路ＲＳＴは、各々ウォッチドッグタイマを内蔵しており、各制御部２１，２４のＣＰＵから、定時的なクリアパルスを受けない限り、各ＣＰＵは強制的にリセットされる。
By the way, the reset circuits RST provided in the
また、この実施例では、ＲＡＭクリア信号ＣＬＲは、主制御部２１で生成されて主制御部２１と払出制御部２４のワンチップマイコンに伝送されている。ここで、ＲＡＭクリア信号ＣＬＲは、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷのＯＮ／ＯＦＦ状態に対応した値を有している。
In this embodiment, the RAM clear signal CLR is generated by the
主制御部２１及び払出制御部２４は、電源基板２０から電源異常信号ＡＢＮ１，ＡＢＮ２を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２４は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。
The
図３に示す通り、主制御部２１は、主基板中継基板３２を経由して、払出制御部２４に制御コマンドＣＭＤ”を送信する一方、払出制御部２４からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号ＢＧＮは、電源投入後、払出制御部２４の初期動作が完了したことを主制御部２１に通知する信号である。
As shown in FIG. 3, the
また、主制御部２１は、遊技盤中継基板３１を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部２１から配電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。また、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、ＴＴＬレベル又はＣＭＯＳレベルのスイッチ信号に変換された上で、主制御部２１に伝送される。
The
先に説明した通り、演出制御基板２２と演出インタフェイス基板２７とはコネクタ連結によって一体化されており、演出制御部２２’は、電源中継基板３３を経由して、電源基板２０から各レベルの直流電圧（５Ｖ，１２Ｖ，３２Ｖ）と、システムリセット信号ＳＹＳを受けている（図３及び図４参照）。
As described above, the
また、演出制御部２２’は、コマンド中継基板２６を経由して、主制御部２１から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けている（図３及び図４参照）。但し、製品の開発段階などで実行される動作試験においては、検査装置から演出制御部２２’に対して各種のテスト用の制御コマンドがストローブ信号と共に供給される。
The effect control unit 22 'receives the control command CMD and the strobe signal STB from the
演出制御部２２’は、ランプ駆動基板２９にランプ駆動信号を出力することで多数のＬＥＤランプや電飾ランプで構成されたランプ群を駆動している。また、モータ／ランプ駆動基板３０に、ランプ駆動信号及びモータ駆動信号を出力することで、ランプ群を駆動すると共に、複数のステッピングモータで構成された演出モータ群Ｍ１〜Ｍｎを駆動している。なお、ランプ駆動信号とモータ駆動信号は、何れもシリアル信号であり、演出内容を豊富化するべくランプ個数や演出モータ個数を如何に増やしても、配線ケーブルが増加することがなく、機器構成が簡素化される。
The
ランプ群は、ほぼ定常的にランプ演出を実現する一方、演出モータ群は、突然動作を開始して、可動演出体による可動予告演出を実現している。 The lamp group realizes the lamp effect almost constantly, while the effect motor group suddenly starts operation and realizes the movable notice effect by the movable effector.
また、演出制御部２２’は、画像制御部２３’に対して、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’と、電源基板２０から受けたシステムリセット信号ＳＹＳと、２種類の直流電圧（１２Ｖ，５Ｖ）とを出力している（図３及び図４参照）。
In addition, the
そして、画像制御部２３’では、制御コマンドＣＭＤ’に基づいて表示装置ＤＳを駆動して各種の画像演出を実行している。図４に示す通り、表示装置ＤＳは、ＬＥＤバックライトによって発光しており、画像インタフェイス基板２８から５対のＬＶＤＳ（低電圧差動伝送Low voltage differential signaling）信号と、バックライト電源電圧（１２Ｖ）とを受けて駆動されている。表示装置ＤＳのバックライト光は、ＰＷＭ制御による輝度が制御可能に構成されている。
Then, the image controller 23 'drives the display device DS based on the control command CMD' to execute various image effects. As shown in FIG. 4, the display device DS emits light by the LED backlight, and five pairs of LVDS (Low voltage differential signaling) signals from the
続いて、図４に基づいて、上記した演出制御部２２’と画像制御部２３’の構成を更に詳細に説明する。図４に示す通り、演出インタフェイス基板２７は、電源中継基板３３を経由して、電源基板２０から３種類の直流電圧（５Ｖ，１２Ｖ，３２Ｖ）を受けている。ここで、直流電圧５Ｖは、デジタル論理回路の電源電圧として、演出インタフェイス基板２７、ランプ駆動基板２９、モータ／ランプ駆動基板３０、画像インタフェイス基板２８、及び画像制御基板２３に配電されて各デジタル回路を動作させている。
Next, the configurations of the effect control unit 22 'and the image control unit 23' described above will be described in more detail with reference to FIG. As shown in FIG. 4, the
但し、演出制御基板２２には、直流電圧５Ｖが配電されておらず、１２ＶからＤＣ／ＤＣコンバータで降圧された直流電圧３．３Ｖと、３．３ＶからＤＣ／ＤＣコンバータで更に降圧された直流電圧１．８Ｖだけが、演出インタフェイス基板２７から演出制御基板２２に配電されている。
However, the direct
このように、本実施例の演出制御基板２２は、全ての回路が、電源電圧３．３Ｖ又はそれ以下の電源電圧で駆動されているので、電源電圧を５Ｖで動作する場合と比較して大幅に低電力化することができ、仮に、演出制御基板２２の直上に演出インタフェイス基板２７を配置して積層しても放熱上の問題が生じない。
In this way, the
また、演出インタフェイス基板２７が、電源基板２０から受けた直流電圧１２Ｖは、そのままデジタルアンプ４６の電源電圧として使用されると共に、モータ／ランプ駆動基板３０とランプ駆動基板２９に配電されて各ランプ群の電源電圧となる。一方、電源基板２０から受けた直流電圧３２Ｖは、演出インタフェイス基板のＤＣ／ＤＣコンバータにおいて直流電圧１３Ｖに降圧されて、モータ／ランプ駆動基板３０に配電されている。
The direct
図４に示すように、演出制御部２２’は、音声演出・ランプ演出・演出可動体による予告演出・データ転送などの処理を実行するワンチップマイコン（ＭＣ）４０と、ワンチップマイコン４０の制御プログラムＰＧＭｅや各種の演出データＥＮを記憶するフラッシュメモリ(flash memory)４１と、ワンチップマイコン４０からの指示に基づいて音声信号を再生して出力する音声合成回路４２と、再生される音声信号の元データである圧縮音声データを記憶する音声用メモリ４３とを備えて構成されている。
As shown in FIG. 4, the
なお、音声合成回路４２と、音声用メモリ４３とは、２６ビット長の音声アドレスバスと、１６ビット長の音声データバスで接続されている。そのため、音声用メモリ４３には、１Ｇビットの圧縮音声データが記憶可能となる。そして、音声アドレスバス（２６ビット）で指定される圧縮音声データ（１６ビット）が、音声データバスに出力され、音声合成回路４２において伸張されて音声データが再生される。
The
ところで、本実施例の場合、フラッシュメモリ４１に記憶されている演出データＥＮには、ランプ演出や音声演出の演出進行を管理するシナリオデータと、ＬＥＤの点滅態様を決定するランプ駆動データと、モータの回転態様を決定するモータ駆動データと、が含まれている。なお、ランプ駆動データやモータ駆動データは、１ビットずつ時間順次に出力されることで、ランプ駆動シリアル信号やモータ駆動シリアル信号となる。
Incidentally, in the case of the present embodiment, the effect data EN stored in the
図４や図８に示す通り、ワンチップマイコン（ＭＣ）４０と、フラッシュメモリ４１とは、２３ビット長のＣＰＵアドレスバスと、１６ビット長のＣＰＵデータバスとで接続されている。実施例のフラッシュメモリ４１は、８Ｍ（＝２２３）×１６ビットのメモリ容量を有するが、フラッシュメモリ４１に記憶されている制御プログラムには、演出データＥＮを含んだ制御プログラムＰＧＭｅの全体について、チェックサム演算を実行するプログラムが内蔵されている。このチェックサム演算は、フラッシュメモリ４１のデータを１バイト単位で加算し、その加算結果を２バイト長で保存する処理をしている。したがって、チェックサム値は、２バイト長となる。
As shown in FIGS. 4 and 8, the one-chip microcomputer (MC) 40 and the
ところで、ワンチップマイコン４０、フラッシュメモリ４１、及び音声用メモリ４３は、電源電圧３．３Ｖで動作しており、また、音声合成回路４２は、電源電圧３．３Ｖ及び電源電圧１．８Ｖで動作しており大幅な省電力化が実現されている。ここで、１．８Ｖは、音声合成回路のコンピュータ・コア部の電源電圧であり、３．３Ｖは、Ｉ／Ｏ部の電源電圧である。
By the way, the one-chip microcomputer 40, the
ワンチップマイコン４０には、複数のパラレル入出力ポートＰＩＯが内蔵されている。そして、第１入力ポートＰＯ１には、主制御部２１からの制御コマンドＣＭＤ及びストローブ信号ＳＴＢが入力され、第２入力ポートＰＯ２からは、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’が出力されるよう構成されている。
The one-chip microcomputer 40 includes a plurality of parallel input / output ports PIO. The control command CMD and the strobe signal STB from the
具体的には、第１入力ポートＰＯ１には、主制御基板２１から出力された制御コマンドＣＭＤとストローブ信号（割込み信号）ＳＴＢとが、演出インタフェイス基板２７のバッファ４４において、電源電圧３．３Ｖに対応する論理レベルに変換されて８ビット単位で二回に分けて供給される。そして、割込み信号ＳＴＢは、ワンチップマイコンの割込み端子に供給され、受信割込み処理によって、演出制御部２２’は、制御コマンドＣＭＤを取得するよう構成されている。
Specifically, the control command CMD and the strobe signal (interrupt signal) STB output from the
演出制御部２２’が取得する制御コマンドＣＭＤには、（１）異常報知その他の報知用制御コマンドなどの他に、（２）図柄始動口への入賞に起因する各種演出動作の概要特定する制御コマンド（変動パターンコマンド）や、図柄種別を指定する制御コマンド（図柄指定コマンド）が含まれている。ここで、変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当たり抽選における当否結果とが含まれている。
The control command CMD acquired by the
また、図柄指定コマンドには、大当たり抽選の結果に応じて、大当たりの場合には、大当たり種別に関する情報（１５Ｒ確変、２Ｒ確変、１５Ｒ通常、２Ｒ通常など）を特定する情報が含まれ、ハズレの場合には、ハズレを特定する情報が含まれている。変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。 In addition, the symbol designating command includes information for identifying information on the jackpot type (15R probability variation, 2R probability variation, 15R normal, 2R normal, etc.) in the case of a jackpot according to the result of the jackpot lottery. In some cases, information for identifying a loss is included. The outline of the production operation specified by the variation pattern command includes the production total time from the production start to the production end, and the result of success or failure in the big hit lottery. In addition to these, the change pattern command including the presence or absence of the reach effect or the notice effect may be specified, but even in this case, the specific content of the effect content is not specified.
そのため、演出制御部２２’では、変動パターンコマンドを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、ＬＥＤ群などの点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、画像制御部２３’に対して、ランプやスピーカによる演出動作に同期した画像演出に関する制御コマンドＣＭＤ’を出力する。
Therefore, when the change pattern command is acquired, the
このような演出動作に同期した画像演出を実現するため、演出制御部２２’は、第２入力ポートＰＯ２を通して、画像制御部２３’に対するストローブ信号（割込み信号）ＳＴＢ’と共に、１６ビット長の制御コマンドＣＭＤ’を演出インタフェイス基板２７に向けて出力している。なお、演出制御部２２’は、図柄指定コマンドや、表示装置ＤＳに関連する報知用制御コマンドや、その他の制御コマンドを受信した場合は、その８ビット単位の制御コマンドを、１６ビット長に纏めた状態で、割込み信号ＳＴＢ’と共に演出インタフェイス基板２７に向けて出力している。
In order to realize such an image effect synchronized with the effect operation, the
上記した演出制御基板２２の構成に対応して、演出インタフェイス基板２７には出力バッファ４５が設けられており、１６ビット長の制御コマンドＣＭＤ’と１ビット長の割込み信号ＳＴＢ’を画像インタフェイス基板２８に出力している。そして、これらのデータＣＭＤ’，ＳＴＢ’は、画像インタフェイス基板２８を経由して、画像制御基板２３に伝送される。
Corresponding to the configuration of the
また、演出インタフェイス基板２７には、音声合成回路４２から出力される音声信号を受けるデジタルアンプ４６が配置されている。先に説明した通り、音声合成回路４２は、３．３Ｖと１．８Ｖの電源電圧で動作しており、また、デジタルアンプ４６は、電源電圧１２ＶでＤ級増幅動作しており、消費電力を抑制しつつ大音量の音声演出を可能にしている。
The
そして、デジタルアンプ４６の出力によって、遊技機上部の左右スピーカと、遊技機下部のスピーカとを駆動している。そのため、音声合成回路４２は、３チャネルの音声信号を生成する必要があり、これをパラレル伝送すると、音声合成回路４２とデジタルアンプ４６との配線が複雑化する。
The left and right speakers at the upper part of the gaming machine and the speakers at the lower part of the gaming machine are driven by the output of the digital amplifier 46. Therefore, the
そこで、本実施例では、音質の劣化を防止すると共に、配線の複雑化を回避するため、音声合成回路４２とデジタルアンプ４６との間は、４本の信号線で接続されており、具体的には、転送クロック信号ＳＣＬＫと、チャネル制御信号ＬＲＣＬＫと、２ビット長のシリアル信号ＳＤＡＴＡ１，ＳＤＡＴＡ２との合計４ビットの信号線に抑制されている。なお、何れの信号も、その振幅レベルは３．３Ｖである。
Therefore, in this embodiment, the
ここで、ＳＤＡＴＡ１は、遊技機上部に配置された左右スピーカのステレオ信号Ｒ，Ｌを特定するＰＣＭデータについてのシリアル信号であり、ＳＤＡＴＡ２は、遊技機下部に配置された重低音スピーカのモノラル信号を特定するＰＣＭデータについてのシリアル信号である。そして、音声合成回路４２は、チャネル制御信号ＬＲＣＬＫをＬレベルに維持した状態で、左チャネルの音声信号Ｌを伝送し、チャネル制御信号ＬＲＣＬＫをＨレベルに維持した状態で、右チャネルの音声信号Ｒを伝送する。重低音スピーカは、本実施例では１個であるので、モノラル音声信号が伝送されているが、ステレオ音声信号として伝送できるのは勿論である。
Here, SDATA1 is a serial signal for PCM data specifying the stereo signals R and L of the left and right speakers arranged at the upper part of the gaming machine, and SDATA2 is a monaural signal of the heavy bass speaker arranged at the lower part of the gaming machine. This is a serial signal for the PCM data to be specified. The
何れにしても本実施例では、４種類の音声信号を４本のケーブルで伝送可能であるので、最小のケーブル本数によってノイズによる音声劣化のない信号伝達が可能となる。すなわち、シリアル伝送であるのでパラレル伝送より圧倒的にケーブル本数が少ない。アナログ伝送を採る場合には、ケーブル本数は同数であるが、３．３Ｖ振幅のアナログ信号に、少なからずノイズが重畳して、音質が大幅に劣化する。一方、振幅レベルを上げると、電源配線が複雑化する上に消費電力が増加する。 In any case, in this embodiment, four types of audio signals can be transmitted with four cables, and therefore, signal transmission without audio deterioration due to noise can be performed with the minimum number of cables. That is, since it is serial transmission, the number of cables is overwhelmingly smaller than parallel transmission. When analog transmission is employed, the number of cables is the same, but noise is superimposed on an analog signal having an amplitude of 3.3 V, and the sound quality is greatly deteriorated. On the other hand, when the amplitude level is increased, the power supply wiring becomes complicated and the power consumption increases.
このようなシリアル信号ＳＤＡＴＡ１，ＳＤＡＴＡ２は、クロック信号ＳＣＬＫの立上りエッジに同期して、デジタルアンプ４６に取得される。そして、デジタルアンプ４６内部で、所定ビット長毎にパラレル変換され、ＤＡ変換後にＤ級増幅されて各スピーカに供給されている。 Such serial signals SDATA1 and SDATA2 are acquired by the digital amplifier 46 in synchronization with the rising edge of the clock signal SCLK. In the digital amplifier 46, parallel conversion is performed for each predetermined bit length, and after D / A conversion, D-class amplification is performed and supplied to each speaker.
デジタルアンプ４６の内部構成は適宜であるが、図５は、デジタルアンプとしてＹＤＡ１７１（ＹＡＭＡＨＡ）を使用した場合の内部構成図を示している。このような内部構成に限定されないが、何れにしても、本実施例では、音声合成回路４２とデジタルアンプ４６とをシリアル回線で接続するので、ＰＣＭデータ（音声データ）のビット長を如何に増やして高音質化を実現しても配線ケーブルその他を変更する必要がなく、回路構成の簡素化を維持することができる。
Although the internal configuration of the digital amplifier 46 is appropriate, FIG. 5 shows an internal configuration diagram when YDA171 (YAMAHA) is used as the digital amplifier. Although it is not limited to such an internal configuration, in any case, in this embodiment, since the
また、演出インタフェイス基板２７には、ワンチップマイコン４０から出力されるシリアルデータを出力するバッファ回路４７，４８が設けられている。ここで、出力バッファ４７は、ワンチップマイコン４０から伝送されたランプ駆動信号（シリアル信号）を、ランプ駆動基板２９に配置されたシフトレジスタ回路に転送している。そして、ランプ駆動基板２９のシフトレジスタ回路（不図示）では、ランプ駆動信号をパラレル信号に変換してＬＥＤランプ群を駆動している。
In addition, the
もう一方のバッファ回路４８は、入出力バッファとして機能しており、ワンチップマイコン４０から伝送されたシリアル信号をモータ／ランプ駆動基板３０に、そのまま転送する一方、一群の演出モータＭ１〜Ｍｎの原点位置を示す原点センサ信号（シリアル信号）をワンチップマイコン４０に転送している。
The
本実施例の場合、ワンチップマイコン４０からバッファ回路４８に伝送されたシリアル信号は、ランプ群を点灯させるためのランプ駆動信号（シリアル信号）と、演出モータを回転させるためのモータ駆動信号（シリアル信号）とが連続するよう構成されている。そして、モータ／ランプ駆動基板３０では、これら一連のシリアル信号を１６ビット長毎に分断すると共に、各１６ビット長をパラレル信号に変換して、ランプ演出と可動予告演出を実行している。具体的には、制御コマンドＣＭＤに対応して抽選決定された演出動作として、一連のランプ演出を実行すると共に、モータ駆動信号を受信した場合には、演出モータＭ１〜Ｍｎを回転させて適宜な可動予告演出を実行している。
In the case of the present embodiment, the serial signal transmitted from the one-chip microcomputer 40 to the
図６（ａ）は、モータ／ランプ駆動基板３０の回路構成を、具体的に示すブロック図である。図示の通り、モータ／ランプ駆動基板３０は、演出モータＭ１〜Ｍｎの原点センサ信号をシリアル変換するＰＳ変換部５０と、ＰＳ変換部５０への制御信号をワンチップマイコン４０から受ける入力バッファ５１と、直流電圧１３Ｖを１２Ｖに降圧する降圧部５２と、ランプ駆動信号やモータ駆動信号をワンチップマイコン４０から受ける入力バッファ５３と、ランプ群や演出モータ群を駆動制御する駆動制御部５４，５５と、各演出モータの駆動電流を受けるシンクドライバ５６とを有して構成されている。ＰＳ変換部５０、入力バッファ５１，５３、駆動制御部５４、及び、シンクドライバ５６は、直流電圧５Ｖを電源電圧として動作している。
FIG. 6A is a block diagram specifically showing the circuit configuration of the motor /
原点センサ信号は、演出モータＭ１〜Ｍｎが原点に位置するか否かを検出する原点センサの出力であり、各原点センサは、直流電圧１２Ｖ又は５Ｖを電源電圧としている。これら各１ビットで全ｎビットの原点センサ信号は、ワンチップマイコン４０が出力する保持信号ＬＯＡＤに同期して、ＰＳ変換部５１に取得され、ＰＳ変換部５１は、ワンチップマイコン４０から受ける転送クロックＣＫに同期して、原点センサ信号をシリアル信号に変換してワンチップマイコン４０に伝送している。 The origin sensor signal is an output of an origin sensor that detects whether or not the production motors M1 to Mn are located at the origin, and each origin sensor uses a DC voltage of 12V or 5V as a power supply voltage. These 1-bit and n-bit origin sensor signals are acquired by the PS converter 51 in synchronization with the hold signal LOAD output from the one-chip microcomputer 40, and the PS converter 51 receives the transfer received from the one-chip microcomputer 40. In synchronization with the clock CK, the origin sensor signal is converted into a serial signal and transmitted to the one-chip microcomputer 40.
このように、本実施例では、各演出モータＭ１〜Ｍｎが原点に位置しているか否かを、ワンチップマイコン４０が適宜に把握できるよう構成されている。なお、各原点センサの電源電圧として、電磁ノイズが重畳する可能性のある電源ライン（１３Ｖ）とは別系統の直流電圧（１２Ｖ，５Ｖ）を使用することで誤判定の可能性を大幅に低減させている。 As described above, in this embodiment, the one-chip microcomputer 40 can appropriately grasp whether or not each effect motor M1 to Mn is located at the origin. In addition, the possibility of misjudgment is greatly reduced by using a DC voltage (12V, 5V) of a different system from the power supply line (13V) where electromagnetic noise may be superimposed as the power supply voltage of each origin sensor. I am letting.
次に、降圧部５２は、その入力側１３Ｖが各ランプの駆動電源として使用され、出力側１２Ｖが演出モータＭ１〜Ｍｎの駆動電源として使用され、電源ラインが互いに分離されている。また、先に説明した通り、入力バッファ５３や、駆動制御部５４，５５は、直流電圧１３Ｖとは全く別系統に生成された直流電圧５Ｖを電源電圧としている。
Next, in the step-down
そのため、大型の演出モータ群Ｍ１〜Ｍｎが突発的に動作を開始しても、各ランプのランプ駆動信号に電源ノイズなどの影響が及ぶ可能性が極めて低い。同様に、各ランプを高輝度で激しく点滅させても、各演出モータＭ１〜Ｍｎのモータ駆動信号に電源ノイズなどの影響が及ぶ可能性の極めて低い。 Therefore, even if the large production motor groups M1 to Mn suddenly start operation, there is a very low possibility that the lamp drive signal of each lamp is affected by power supply noise or the like. Similarly, even if the lamps are flashed violently with high luminance, the possibility that the motor drive signals of the effect motors M1 to Mn are affected by power supply noise or the like is extremely low.
ところで、演出モータ用の駆動制御部５４と、ランプ用の駆動制御部５５は、何れも同一構成であり、ワンチップマイコン４０から、動作制御信号ＥＮと、シリアル信号ＤＡＴＡと、転送クロック信号ＣＫとを共通に受けて動作している。なお、シリアル信号ＤＡＴＡには、ランプ駆動信号とモータ駆動信号とが含まれている。
By the way, the
この駆動制御部５４，５５は、例えば、５ビット長のアドレス端子（Ａ０−Ａ４）を有して、適宜にアドレスが付番可能に構成されている。この実施例では、５ビット長のアドレス端子（Ａ０−Ａ４）は、ハードウェア構成として、予めＨレベル又はＬレベルに固定的に付番されている。
The
また駆動制御部５４，５５は、内部の多数の制御レジスタＲ１〜Ｒｍを有して構成され、各制御レジスタＲ１〜Ｒｍに制御データＤｉ（８ビット長）を設定する（書込む）ことで、１６ビット長の出力端子の各出力が適宜に制御されるようになっている。
The
制御レジスタＲ１〜Ｒｍのレジスタ番号は８ビット長である。また、５ビット長のアドレス端子（Ａ０−Ａ４）は、この実施例では、予め、Ｈ／Ｌレベルに設定されており、各素子５４，５５のアドレスＡＤＲｉは固定値となる。
The register numbers of the control registers R1 to Rm are 8 bits long. In this embodiment, the address terminals (A0 to A4) having a 5-bit length are set in advance to the H / L level, and the addresses ADRi of the
各制御レジスタＲ１〜Ｒｍに制御データＤｉを設定することで実現される動作内容としては、各出力端子のＯＮ／ＯＦＦ状態だけでなく、ＯＮ／ＯＦＦ状態に至るまでのフェード動作(fade in/out) の有無、ＯＮ状態の出力端子のＰＷＭ制御におけるｄｕｔｙ比（０〜９９．６％）などが可能である。そのため、輝度制御時やfade in/out 演出時に、ワンチップマイコン４０は、ランプ駆動信号（シリアルデータ）を、わざわざＰＷＭ制御用に変更する必要がなく、単に、該当レジスタＲｉの制御データを設定変更するだけでよいので、制御負担が大幅に軽減される。 The operation content realized by setting the control data Di in each control register R1 to Rm includes not only the ON / OFF state of each output terminal but also the fade operation (fade in / out) until reaching the ON / OFF state. ) And the duty ratio (0 to 99.6%) in the PWM control of the output terminal in the ON state. Therefore, the one-chip microcomputer 40 does not need to bother to change the lamp drive signal (serial data) for PWM control at the time of brightness control or fade in / out presentation, and simply changes the control data of the corresponding register Ri. As a result, the control burden is greatly reduced.
もっとも、ランプ駆動信号をＰＷＭ制御することで、固定的なフェード動作とは異なるfade in/out 演出時を実施できるのは勿論であり、要するに、本実施例によれば、多様なランプ演出が可能となる。このような多様なランプ演出を実行すると、駆動制御部５５の出力信号に、かなりの高周波ノイズが重畳することが懸念されるが、その影響が演出モータＭ１〜Ｍｎに及びにくいことは前記した通りである。
Of course, by controlling the lamp drive signal with PWM, it is possible to perform fade-in / out effects different from fixed fade operations. In short, according to this embodiment, various lamp effects are possible. It becomes. When such various lamp effects are executed, there is a concern that considerable high-frequency noise is superimposed on the output signal of the
ところで、図６（ｂ）は、ワンチップマイコン４０と、複数の駆動制御部５４，５５・・・５５との間の通信プロトコルを示すタイムチャートである。図示の通り、ワンチップマイコン４０は、先ず、動作制御信号ＥＮをＯＮ状態（Ｈレベル）に設定した状態で、（１）制御データＤｉを書込むべき駆動制御部５４〜５５のアドレス番号ＡＤＲｉ（８ビット長）、（２）その駆動制御部における制御データＤｉを書込むべき制御レジスタＲ１〜Ｒｍの番号（８ビット長）、（３）その制御レジスタＲｉに書込むべき制御データＤｉ（８ビット長の設定値）を、転送クロック信号ＣＫに同期させてシリアル信号として出力する。
FIG. 6B is a time chart showing a communication protocol between the one-chip microcomputer 40 and the plurality of
なお、一連の制御レジスタＲ１〜Ｒｍについて、その先頭レジスタ番号Ｒｉを指定すれば、その後に連続する制御データ（設定値）Ｄ１，Ｄ２，Ｒ３・・・は、Ｒｉ，Ｒｉ＋１，Ｒｉ＋２・・・の制御データであると駆動制御部５４，５５に認識されて自動的に取得される。したがって、必ずしも、全ての制御レジスタＲｉに設定値を設定する必要は無く、例えば、一連Ｍ個の制御レジスタＲｉ〜Ｒｉ＋Ｍ−１への書込み処理であれば、制御データＭ個と、アドレスデータ２個とで、合計８×（Ｍ＋２）ビット長の出力処理で足りる。
If the first register number Ri is designated for a series of control registers R1 to Rm, the subsequent control data (set values) D1, D2, R3... Are represented by Ri, Ri + 1, Ri + 2. The control data is recognized by the
そして、全てのデータの出力を終えると、ワンチップマイコン４０は、動作制御信号ＥＮをＯＮ状態からＯＦＦ状態に戻せばよく、この動作に対応して、アドレス番号ＡＤＲｉで特定された駆動制御部では、一連の制御レジスタＲｉ・・・Ｒｉ＋Ｍ−１に取得した制御データＤ１・・・に対応する動作を開始する。 When the output of all data is completed, the one-chip microcomputer 40 may return the operation control signal EN from the ON state to the OFF state, and the drive control unit identified by the address number ADRi corresponds to this operation. The operation corresponding to the control data D1... Acquired in the series of control registers Ri.
演出モータＭ１〜Ｍｎは、可動予告演出を実行するので、通常は隠蔽状態で原点位置に待機している。したがって、駆動制御部５４は、ＯＦＦ状態の制御データを保持したままであり、通常は、ワンチップマイコン（ＭＣ）４０から、制御データの転送を受ける必要がない。しかし、この本実施例の制御駆動部は、アドレス番号ＡＤＲｉを特定して制御データＤｉを受けるので、繰り返しシリアル信号が転送されても、アドレス番号で指定されない駆動制御部５４には何の影響も与えない。
Since the production motors M1 to Mn execute the movable advance notice production, the production motors M1 to Mn normally stand by at the origin position in the concealed state. Therefore, the
したがって、本発明の構成によれば、動的なランプ演出を継続的に繰り返すランプ制御用の駆動制御部５５・・５５と、稀にしか予告動作を開始しない可動予告演出用の駆動制御部５４とを同一構成とすることができる。しかも、ワンチップマイコン４０は、モータ駆動信号をランプ駆動信号に付加するか否かを判定する以外は、モータ駆動信号とランプ駆動信号とを同列に扱うことができるので、ワンチップマイコン４０の制御負担を軽減することができる。
Therefore, according to the configuration of the present invention, the
また、ランプ制御用の駆動制御部５５・・５５の全部又は一部を、同一アドレス値に設定することで、多数のランプに関する点灯データ（制御データ）の転送処理を纏めることができ、演出制御部２２の制御負担が軽減される。例えば、遊技機の右側と左側のランプ群を、常に、同一態様で発光させる場合には、右側のランプ群を駆動する駆動制御部５５Ｒと、左側のランプ群を駆動する駆動制御部５５Ｌとを、同一アドレス値に設定するだけで、点灯データの転送処理を一回で終えることができる。
Further, by setting all or a part of the
図７は、画像制御部２３’（画像インタフェイス基板２８と画像制御基板２３）について、その周りの基板も含めて詳細に図示した回路ブロック図である。また、図８は、演出制御基板２２と画像制御基板２３について、特に、メモリ（ＲＯＭ／ＲＡＭ）と、マイクロプロセッサ（ワンチップマイコン）ＭＣとの接続関係を図示したブロック図である。先に説明した通り、画像制御部２３’は、演出制御部２２’から制御コマンドＣＭＤ’とストローブ信号ＳＴＢ’とシステムリセット信号ＳＹＳとを受けて動作している。また、演出制御部を経由して２種類の直流電圧５Ｖ，１２Ｖを受けている。
FIG. 7 is a circuit block diagram illustrating in detail the
図７に示す通り、画像制御部２３’は、演出インタフェイス基板２７を経由して制御コマンドを受信して画像制御動作を実行するワンチップマイコン（ＭＣ）６０と、ワンチップマイコン６０の制御プログラムなどを記憶するフラッシュメモリ６１と、ワンチップマイコン６０の指示に基づき表示装置ＤＳを駆動するＶＤＰ(Video Display Processor) ６２と、画像演出用の画像圧縮データを記憶するグラフィックＲＯＭ（ＣＧＲＯＭ）６３と、ＶＤＰ６２の作業領域(Video RAM) として機能するＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)６４と、ワンチップマイコン６０を強制リセットさせるウォッチドッグタイマＷＤＴなどを有して構成されている。
As shown in FIG. 7, the
ＶＤＰ６２には、ＳＤＲＡＭ用のインタフェイス回路(SDRAM_I/F) と、ＣＧＲＯＭ用のインタフェイス回路(ROM_I/F) と、ワンチップマイコン用のインタフェイス回路(CPU_I/F) とが内蔵されている（図１１参照）。そして、ＶＤＰ６２とＳＤＲＡＭ６４とは、ＳＤＲＡＭ用のインタフェイス回路(SDRAM_I/F) を経由して、３ビット＋１３ビット長のＳＤＲＡＭ用第一アドレスバスと、３２ビット長のＳＤＲＡＭ用第一データバスと、３ビット＋１３ビット長のＳＤＲＡＭ用第二アドレスバスと、３２ビット長のＳＤＲＡＭ用第二データバスと、で接続されている。
The
ここで、第一と第二の各１６ビット長のアドレス情報のうち、その３ビットは、バンク切替信号であり、残り１３ビットは、時間分割されて認識されるＲＯＷデータ（１３ビット）とＣＯＬＵＭＮデータ（１０ビット）である。このことに対応して、各メモリ（ＳＤＲＡＭ）は、８個のバンクに区分されているが、ＶＤＰ６２からＳＤＲＡＭ６４に供給される３ビットが、バンク切替信号として機能する。
Here, among the first and second 16-bit address information, the 3 bits are bank switching signals, and the remaining 13 bits are ROW data (13 bits) and COLUMN recognized by time division. Data (10 bits). Corresponding to this, each memory (SDRAM) is divided into 8 banks, but 3 bits supplied from the
また、ＲＯＷデータ（１３ビット）とＣＯＬＵＭＮデータ（１０ビット）とを組み合わせることで、選択アドレスが８１９２＊１０２４＝８Ｍとなり、これが８バンク存在するので、メモリ１個で合計６４Ｍ×１６ビット＝１Ｇビット長となる。 Also, by combining ROW data (13 bits) and COLUMN data (10 bits), the selected address becomes 8192 * 1024 = 8M, and there are 8 banks, so a total of 64M × 16 bits = 1G bits in one memory Become long.
本実施例の場合、ＳＤＲＡＭ６４は、動画圧縮データなどを伸張する作業領域として機能するが、メモリ容量１ＧビットのＤＤＲ２(double data rate 2)タイプのＳＤＲＡＭを、合計４個使用することで、合計４Ｇビットである十分量のメモリ容量としている。
In the case of the present embodiment, the
各メモリのデータ入出力端子は、１６ビット長であるが、一対のＳＤＲＡＭ６４について、一方のメモリのデータ入出力端子を、ＳＤＲＡＭ用データバスの上位１６ビットに接続し、他方のメモリのデータ入出力端子を、ＳＤＲＡＭ用データバスの下位１６ビットに接続することで、３２ビット単位での高速のデータアクセスを可能にしている。なお、このことは、第一データバス及び第二データバスに関して成立するので、第一と第二のデータバスを総合すると６４ビット単位のデータアクセスが可能となる。また、本実施例では、特に、ＤＤＲ２タイプのＳＤＲＡＭを使用するので、高画質の動画データであっても支障なく円滑に再生することができ、高度な画像演出が可能となる。
The data input / output terminal of each memory is 16 bits long, but for a pair of
続いて、ＣＧＲＯＭ６３について説明する。ＣＧＲＯＭ６３は、高画質の静止画や、高速で変化する演出動画などを生成するための画像データを、必要に応じて、圧縮状態で記憶するメモリである。そのため、ＳＤＲＡＭ６４のように任意のアドレスが、ランダムにアクセルされる可能性が少なく、連続アドレスを順番にアクセスするシーケンシャルアクセスが多いと考えられる。
Next, the
そこで、本実施例では、この動作内容に着目して、ＣＧＲＯＭ用のインタフェイス回路(ROM_I/F) に用意されているＲＯＭ用アドレスバスを使用することなく、全て、ＲＯＭ用データバスによってデータリード動作を実現する構成を採っている。本実施例の構成によれば、基板上の配線を抑制して部品スペースを確保できるだけでなく、製造コストを抑制することができる。 Therefore, in this embodiment, paying attention to this operation content, all data is read by the ROM data bus without using the ROM address bus prepared in the interface circuit (ROM_I / F) for CGROM. The structure which implement | achieves operation | movement is taken. According to the configuration of the present embodiment, not only the wiring on the substrate can be suppressed and the component space can be secured, but also the manufacturing cost can be suppressed.
図９（ａ）は、本実施例の構成に好適なメモリ（８ＧビットＲＯＭ）の内部構成を図示したものである。図示の通り、このメモリは、３２ビット長のデータ入出力端子ＩＯ０〜ＩＯ３１と、チップイネーブル(Chip Enable) 端子ＣＥと、リードクロック(Read Clock)端子ＲＥと、動作状態出力端子Ｒ／Ｂと、リセット端子ＲＥＳと、を有して構成されている。なお、素子一個の記憶容量は、２５６Ｍ×３２ビット＝８Ｇビット長である。 FIG. 9A illustrates an internal configuration of a memory (8 Gbit ROM) suitable for the configuration of the present embodiment. As shown in the figure, this memory has a 32-bit data input / output terminals IO0 to IO31, a chip enable terminal CE, a read clock terminal RE, an operation state output terminal R / B, And a reset terminal RES. Note that the storage capacity of one element is 256M × 32 bits = 8 Gbit length.
図７〜図８に示す通り、本実施例のＣＧＲＯＭ６３は、上記した８Ｇビット長のメモリ（ＣＧ１〜ＣＧ４）を４個配置して構成され、ＶＤＰ６２とＣＧＲＯＭ６３とは、ＣＧＲＯＭ用のインタフェイス回路(ROM_I/F) を経由して、６４ビット長のＲＯＭ用データバスで接続されている。先に説明した通り、この実施例では、ＲＯＭ用アドレスバスは使用しない。
As shown in FIGS. 7 to 8, the
４個のＣＧＲＯＭのうち、メモリＣＧ１とメモリＣＧ３には、６４ビットのＲＯＭ用データバスの下位３２ビットが接続され、メモリＣＧ２とメモリＣＧ４には、６４ビットのＲＯＭ用データバスの上位３２ビットが接続されている。そして、メモリＣＧ１とメモリＣＧ２には、共通するチップイネーブル信号ＣＥ０とリードクロック信号ＲＥ０が供給されている（図８参照）。 Of the four CGROMs, the lower 32 bits of the 64-bit ROM data bus are connected to the memory CG1 and the memory CG3, and the upper 32 bits of the 64-bit ROM data bus are connected to the memory CG2 and the memory CG4. It is connected. A common chip enable signal CE0 and read clock signal RE0 are supplied to the memory CG1 and the memory CG2 (see FIG. 8).
そのため、メモリＣＧ１とメモリＣＧ２は、同一タイミングでメモリリード(Memory Read) 動作が実行されることになり、各メモリＣＧ１，ＣＧ２から出力される各３２ビットのデータが、ＲＯＭ用データバスで連結されることで、６４ビット単位のメモリリード動作が実現される。同様に、メモリＣＧ３とメモリＣＧ４にも、共通するチップイネーブル信号ＣＥ１と、リードクロック信号ＲＥ１が供給されることで、６４ビット単位のメモリリード動作が実現される。 Therefore, the memory CG1 and the memory CG2 perform a memory read operation at the same timing, and the 32-bit data output from each of the memories CG1 and CG2 is connected via the ROM data bus. Thus, a memory read operation in units of 64 bits is realized. Similarly, a common chip enable signal CE1 and a read clock signal RE1 are supplied to the memory CG3 and the memory CG4, thereby realizing a memory read operation in units of 64 bits.
図１０（ａ）は、メモリＣＧ１とメモリＣＧ２の内部構成を図示したものであり、便宜上、０Ｘ００００＿００００番地以降の状態を示している。なお、０Ｘは、１６進数表記を意味しており、例えば、本メモリの使用可能な最終アドレス０Ｘ０ＦＡＦ＿ＦＦＦＦは、１０進数の２６３，１９２，５７５に該当する。
FIG. 10A illustrates the internal configuration of the memory CG1 and the memory CG2, and shows the state after address 0X0000 — 0000 for convenience. Note that 0X means hexadecimal notation. For example, the usable final address 0X0FAF_FFFF of this memory corresponds to
本実施例のＶＤＰ６２は、ＣＧＲＯＭ６３のデータを１バイト単位で管理しており、１バイト単位でアドレスが付番されている。また、メモリＣＧ１とメモリＣＧ２には、同一のチップイネーブル信号ＣＥ０とリードクロック信号ＲＥ０が、共通して供給されると共に、メモリＣＧ１とメモリＣＧ２には、常に、同一のアドレス情報が供給されるよう構成されている。
The
そのため、メモリＣＧ１の３２ビットと、メモリＣＧ２の３２ビットとを連続させてアドレス付番することができ、図１０（ａ）に示す０、１、２、３、４、５、６、７・・・４０９５は、各々、１バイト単位で付番される０番地、１番地、２番地、・・・４０９５番地を意味している。 For this reason, the 32 bits of the memory CG1 and the 32 bits of the memory CG2 can be consecutively numbered, and 0, 1, 2, 3, 4, 5, 6, 7 · shown in FIG. ... 4095 means 0 address, 1 address, 2 addresses,... 4095, numbered in units of 1 byte.
図９（ｂ）は、各メモリ（ＣＧ１，ＣＧ２）の動作内容を示すタイムチャートであり、ＶＤＰ６２が、メモリＣＧ１及びメモリＣＧ２から画像データを６４ビット単位で読み出すメモリリード(Memory Read) 動作を図示している。
FIG. 9B is a time chart showing the operation contents of each memory (CG1, CG2), and illustrates a memory read operation in which the
ＶＤＰ６２は、先ず、チップイネーブル信号ＣＥ０をＬレベルにアサート(assert)した後、リードクロック信号ＲＥ０を出力すると共に、ＲＯＭ用データバスの下位３２ビットと上位３２ビットに、各々、適宜な同一のアドレス情報ＡＤ０〜ＡＤ２を出力する。ここで、アドレス情報ＡＤ０〜ＡＤ２は、一連のシーケンシャルアクセスの基点アドレス（開始アドレス）を特定する２１ビットデータである。このメモリＣＧ１〜ＣＧ４では、基点アドレスの下位９ビット（ｂｉｔ８〜ｂｉｔ０）が全て０である必要があるので、基点アドレスは、０Ｘ２００飛びの値となる（図１０（ａ）参照）。
First, the
図９（ｂ）に示す通り、アドレス情報ＡＤ０〜ＡＤ２は、開始用ＫＥＹデータＳ（＝０ＸＢＦＢＦ＿ＢＦＢＦ）に続いて、三回に分けて、ＡＤ０→ＡＤ１→ＡＤ２の順番に出力される。出力された各アドレス情報ＡＤ０〜ＡＤ２は、リードクロック信号ＲＥ０の立上りエッジに同期してメモリＣＧ１，ＣＧ２に取得される。 As shown in FIG. 9B, the address information AD0 to AD2 is output in the order of AD0.fwdarw.AD1.fwdarw.AD2 in three steps following the start key data S (= 0XBFBF_BFBF). The output address information AD0 to AD2 is acquired in the memories CG1 and CG2 in synchronization with the rising edge of the read clock signal RE0.
この実施例では、ＲＯＭ用データバスの上位３２ビットがメモリＣＧ２に接続され、ＲＯＭ用データバスの下位３２ビットがメモリＣＧ１に接続されているが（図７参照）、以下の説明において、同一のアドレス情報ＡＤ０〜ＡＤ２が、ＲＯＭ用データバスの上位３２ビットと下位３２ビットに重複して出力される。したがって、例えば、基点アドレス０Ｘ００００＿００００がアクセスされた場合には、図１０（ａ）に示すメモリＣＧ１の０〜３番地と、メモリＣＧ２の４〜７番地がまとめてアクセスされることになる。
In this embodiment, the upper 32 bits of the ROM data bus are connected to the memory CG2, and the lower 32 bits of the ROM data bus are connected to the memory CG1 (see FIG. 7). Address information AD0 to AD2 is output in duplicate on the upper 32 bits and lower 32 bits of the ROM data bus. Therefore, for example, when the base point address 0X0000_0000 is accessed, the
何れにしても、アドレス情報ＡＤ０は、３２ビット長のアドレスのうち、Ｂｉｔ２４〜Ｂｉｔ２８の５ビットであり、同じ５ビットデータが、Ｂｉｔ８〜Ｂｉｔ１２と、Ｂｉｔ１６〜Ｂｉｔ２０にも重複して出力される。そのため、データ伝送時に、例え、ビット化けが生じても、メモリ内部では、多数決論理などによって正しいビットデータを取得することができる。 In any case, the address information AD0 is 5 bits of Bit24 to Bit28 out of the 32-bit length address, and the same 5-bit data is also output to Bit8 to Bit12 and Bit16 to Bit20 in duplicate. Therefore, even if bit corruption occurs during data transmission, correct bit data can be acquired in the memory by majority logic or the like.
一方、アドレス情報ＡＤ１は、３２ビット長のアドレスのうち、Ｂｉｔ１６〜Ｂｉｔ２３の８ビットであり、同じ８ビットデータが、Ｂｉｔ８〜Ｂｉｔ１５と、Ｂｉｔ２４〜Ｂｉｔ３１にも重複して出力される。また、アドレス情報ＡＤ２は、３２ビット長のアドレスのうち、Ｂｉｔ８〜Ｂｉｔ１５の８ビットであり、同じ５ビットデータが、Ｂｉｔ１６〜Ｂｉｔ２３と、Ｂｉｔ２４〜Ｂｉｔ３１にも重複して出力される。
On the other hand, the address information AD1 is 8 bits from Bit16 to Bit23 out of the 32-bit length address, and the same 8-bit data is also output to Bit8 to Bit15 and Bit24 to Bit31. Further, the address information AD2 is 8 bits from
このようにして、三回に分けてアドレス情報ＡＤ０〜ＡＤ２を出力した後、ＶＤＰ６２が、終了用ＫＥＹデータＥ（＝０Ｘ００００＿００００）を出力することで、アドレス情報ＡＤ０〜ＡＤ２の送信が完了する。その後、同一のアドレス情報を受けたメモリＣＧ１，ＣＧ２においてデコード動作が完了すると、メモリＣＧ１，ＣＧ２の動作状態出力端子Ｒ／ＢがＬレベルのアサートされた後、メモリＣＧ１，ＣＧ２のデータが、各々、３２ビット単位で、ＲＯＭ用データバスに出力される。なお、図９（ｂ）において、ＨｉＺは、３状態出力におけるハイ・インピーダンス状態を意味し、−は、そのタイミングにおけるデータバスの値が、ＶＤＰ６２やメモリＣＧ１，ＣＧ２に何の影響も与えないことを意味している。
Thus, after outputting the address information AD0 to AD2 in three steps, the
ＶＤＰ６２が出力するリードクロックＲＥ０の立下りエッジは、各メモリＣＧ１，ＣＧ２に対するデータ出力指示となるので、ＶＤＰ６２は、リードクロックＲＥ０の立下りエッジから所定タイミング経過後のＲＯＭ用データバスのデータを取得することで、メモリリード動作を実行する。このようなメモリリード動作は、リードクロックＲＥ０が継続される限り、連続して実行可能であり、本実施例の構成によれば、連続アドレスをアドレス順にアクセスするシーケンシャルアクセスを迅速に実行することができる。
Since the falling edge of the read clock RE0 output from the
そして、必要なシーケンシャルアクセスが終われば、ＶＤＰ６２は、チップイネーブル信号ＣＥ０をＨレベルに戻せば良く、その結果、その後のＲＯＭデータバスは、ＨｉＺ状態となる。
When the necessary sequential access is completed, the
なお、開始用ＫＥＹデータＳ（＝０ＸＢＦＢＦ＿ＢＦＢＦ）に続けて、新規のアドレス情報（ＡＤ０〜ＡＤ２）を出力すれば、別のアドレスのメモリリードを開始できるが、その基点アドレスは、０Ｘ００００＿００００に対して、０Ｘ２００の整数倍の飛び飛びの値となる。図１０（ａ）に示す通り、基点アドレスと次の基点アドレスとの間隔は、０Ｘ２００＝５１２であるので、５１２個のリードクロック(read clock)ＲＥ０が出力されることに対応して５１２＊６４ビットのデータが取得される。 Note that if new address information (AD0 to AD2) is output following the start KEY data S (= 0XBFBF_BFBF), the memory read of another address can be started, but the base address is 0X0000_0000. The value is a value that is a multiple of 0X200. As shown in FIG. 10A, since the interval between the base address and the next base address is 0X200 = 512, 512 * 64 corresponding to the output of 512 read clocks RE0. Bit data is obtained.
このように、本実施例の構成によれば、開始用ＫＥＹデータＳ→アドレス情報ＡＤ０→アドレス情報ＡＤ１→アドレス情報ＡＤ２→開始用ＫＥＹデータＥのデータ伝送によって、メモリＣＧ１とメモリＣＧ２に、新規の同一の基点アドレスを指定した後は、リードクロック一個で、６４ビット（ＣＧ１の３２ビット＋ＣＧ２の３２ビット）のデータ（８番地分のデータ）をまとめて読み出すことができ、その後もリードクロックが出力される毎に、６４ビットのデータが取得できるので、迅速なメモリリード動作が実現される。なお、この関係は、メモリＣＧ３とメモリＣＧ４についても同様である。 As described above, according to the configuration of the present embodiment, new data is transferred to the memory CG1 and the memory CG2 by data transmission of the start KEY data S → address information AD0 → address information AD1 → address information AD2 → start KEY data E. After designating the same base point address, 64 bits of data (32 bits of CG1 + 32 bits of CG2) (data for 8 addresses) can be read out together with one read clock, and the read clock is output after that Since 64-bit data can be acquired each time, a quick memory read operation is realized. This relationship is the same for the memory CG3 and the memory CG4.
ところで、このように構成されるＣＧＲＯＭには、図９（ｃ）に示すデータ構造で、静止画や動画に関する多種類のスプライトを実現するＣＧデータが記憶されている。スプライトとは、例えば、キャラクタ図柄や背景画像など、一まとまりの画像を意味するが、このようなスプライトを実現するＣＧデータは、パターンアトリビュートとパターンデータとに区分されている。 By the way, the CGROM configured in this way stores CG data that realizes various types of sprites related to still images and moving images with the data structure shown in FIG. A sprite means a group of images such as a character design and a background image, for example. CG data that realizes such a sprite is divided into pattern attributes and pattern data.
ここで、パターンデータとは、スプライトの絵柄を決定するビットマップであり、例えば、画素数Ｎ×Ｍのスプライトについて、各画素を、例えば、２４ビット階調のＲＧＢ三原色（ＲＧＢ色空間）で表現する場合には、Ｎ×Ｍ×３×２４ビット長となる。 Here, the pattern data is a bitmap that determines the pattern of the sprite. For example, for a sprite having N × M pixels, each pixel is expressed by, for example, RGB three primary colors (RGB color space) with a 24-bit gradation. In this case, the length is N × M × 3 × 24 bits.
一方、パターンアトリビュートとは、パターンデータ固有の属性値を示す可変長データであり、４バイト長の必須アトリビュート領域と、可変長の拡張アトリビュート領域とで構成されている（図９（ｃ）参照）。そして、必須アトリビュート領域には、スプライトの垂直方向及び水平方向のサイズを特定する３バイトデータの他に、パターンデータの情報（一画素のビット数や、色空間の種別など）や、アルファデータの格納フォーマットを指定する数ビットや、拡張アトリビュート領域にチェックサム値を記憶しているか否か、或いは、パターンデータ領域にアルファテーブルやパレットテーブルが存在するか否か、などを特定する数ビットが含まれている。 On the other hand, the pattern attribute is variable length data indicating an attribute value unique to the pattern data, and is composed of a 4-byte length essential attribute area and a variable length extended attribute area (see FIG. 9C). . In addition to the 3-byte data that specifies the vertical and horizontal sizes of the sprite, the essential attribute area includes pattern data information (number of bits per pixel, color space type, etc.), alpha data Includes several bits that specify the storage format, whether or not a checksum value is stored in the extended attribute area, or whether or not an alpha table or palette table exists in the pattern data area It is.
本実施例では、必須アトリビュート領域に所定ビットデータを記憶することで、拡張アトリビュート領域に、チェックサム値を記憶する構成を採っており、これに対応して、拡張アトリビュート領域の１バイト領域には、当該スプライトデータの８ビット総和値に加算すると、加算結果がゼロになるチェックサム値が記憶されている。 In this embodiment, by storing predetermined bit data in the essential attribute area, the check attribute value is stored in the extended attribute area. Correspondingly, the 1-byte area of the extended attribute area is stored in the 1-byte area. In addition, a checksum value is stored that, when added to the 8-bit total value of the sprite data, results in an addition of zero.
そして、スプライトデータ（ＣＧデータ）を読み込む際には、ＶＤＰ６２は、付随してチェックサム演算を実行しており、全データ読み込み時の総和値に、チェックサム値を加算した加算結果がゼロにならない場合には、ＲＯＭエラー割り込みを発生させている。そして、このＲＯＭエラー割り込みに対応してワンチップマイコン６０では、所定のエラー処理を実行するが、この点については後述する。
When reading the sprite data (CG data), the
図７に戻って説明を続けると、画像制御部２３’のワンチップマイコン６０とＶＤＰ６２は、２１ビット長のＣＰＵアドレスバスと、３２ビット長のＣＰＵデータバスとで接続されている。ワンチップマイコン６０から評価すると、ＶＤＰ６２は、ワンチップマイコン６０から任意にアクセス可能なＩ／Ｏデバイスに他ならず、ＶＤＰ６２に内蔵された多数のレジスタＲ１〜ＲｎがＲＥＡＤ／ＷＲＩＴＥの対象となる。すなわち、ＣＰＵアドレスバスのアドレス情報で特定される所定のレジスタＲｉに、ＣＰＵデータバスに出力した情報を書き込むことで、ＶＤＰ６２に所定の動作の実行を指示することができ、また、所定のレジスタＲｊの情報を読み取ることで、ＶＤＰ６２の動作状態や動作結果を把握可能となっている。
Returning to FIG. 7 and continuing the description, the one-chip microcomputer 60 and the
ＶＤＰに内蔵されたレジスタＲｉには、例えば、チェックサム演算を実行する場合における（１）演算開始アドレスを規定するレジスタＲｘ、（２）演算終了アドレスを規定するレジスタＲｙ、（３）演算内容を規定するレジスタＲｚ、及び、（４）２つの結果保存レジスタＲｓＬ，ＲｓＨが含まれている。そこで、本実施例では、これらのレジスタＲｘ，Ｒｙ，Ｒｚ，ＲｓＬ，ＲｓＨを活用することで、ＶＤＰ６２に、ＣＧＲＯＭ６３の任意領域のチェックサム演算を実行させ、その演算結果をワンチップマイコン６０がレジスタＲｓＬ，ＲｓＨから取得するようにしている。
The register Ri built in the VDP includes, for example, (1) a register Rx that defines an operation start address, (2) a register Ry that defines an operation end address, and (3) an operation content when executing a checksum operation. A register Rz to be defined and (4) two result storage registers RsL and RsH are included. Therefore, in this embodiment, by utilizing these registers Rx, Ry, Rz, RsL, and RsH, the
このチェックサム演算は、ワンチップマイコン６０が、上流側のワンチップマイコン４０から検査用の制御コマンドを受けると開始され、レジスタＲｘに規定する演算開始アドレスから、レジスタＲｙに規定する演算終了アドレスまでのデータについてレジスタＲｚで規定された加算演算を実行する。 This checksum calculation is started when the one-chip microcomputer 60 receives an inspection control command from the upstream one-chip microcomputer 40, from the calculation start address specified in the register Rx to the calculation end address specified in the register Ry. The addition operation defined by the register Rz is executed for the data of.
具体的には、ＣＧＲＯＭ６３の１バイト単位の番地データについて、４バイト毎、つまりメモリ素子毎に、８ビット単位の加算演算を実行して、その演算結果を２つのレジスタＲｓＬ，ＲｓＨに、各々、１６ビット長で保存している。図１０（ｂ）や図１０（ｃ）の矢印は、このチェックサム演算の手順を示すものであって、所定のメモリ素子ＣＧｉについて、その実行開始アドレスから１バイト毎に、４バイト分の８ビット加算演算が完了すると、同じメモリ素子ＣＧｉの連続アドレスについて、８ビット加算演算が継続され、演算終了アドレスまでの加算演算が終わると、１６ビット長の演算結果が、レジスタＲｓＬとレジスタＲｓＨに保存される。
More specifically, for the address data in 1-byte units of the
なお、図示例では、メモリＣＧ１及びＣＧ２について、まとめてチェックサム演算を実行し、レジスタＲｓＬにメモリＣＧ１の加算結果を保存し、レジスタＲｓＨにメモリＣＧ２の加算結果を保存している。この点は、メモリＣＧ３及びＣＧ４についても同様であり、メモリＣＧ３及びＣＧ４について、まとめてチェックサム演算を実行して、レジスタＲｓＬにメモリＣＧ３の加算結果を保存し、レジスタＲｓＨにメモリＣＧ４の加算結果を保存している。 In the illustrated example, the checksum operation is collectively performed on the memories CG1 and CG2, the addition result of the memory CG1 is stored in the register RsL, and the addition result of the memory CG2 is stored in the register RsH. This is the same for the memories CG3 and CG4. For the memories CG3 and CG4, the checksum operation is collectively performed, the addition result of the memory CG3 is stored in the register RsL, and the addition result of the memory CG4 is stored in the register RsH. Is saved.
本実施例では、ＣＧＲＯＭ６３に対する一回のアクセスで、６４ビット長のデータが取得できるにも拘らず、あえて、４バイト毎に、８ビット長の加算演算を実行し、その結果を２バイト長で保存するので、ビット化けしたデータをメモリ素子ＣＧｉ毎に検出することができる。すなわち、本実施例と相違して、６４ビット長のデータを連続して加算したのでは、ビット化けを検出できても、ビット化けの生じているメモリ素子を特定することができない。
In this embodiment, although 64-bit data can be acquired by one access to the
以上、ＳＤＲＡＭ６４やＣＧＲＯＭ６３について説明したので、次に、画像制御部２３’のフラッシュメモリ６１について説明する。ワンチップマイコン６０とフラッシュメモリ６１は、２３ビット長のＣＰＵアドレスバスと、１６ビット長のＣＰＵデータバスとで接続されている。フラッシュメモリ６１は、８Ｍ（＝２２３）×１６ビットのメモリ容量を有するが、制御プログラムには、定数データを含んだ制御プログラムの全体について、ＶＤＰ６２が実行すると同じチェックサム演算を実行するプログラムが内蔵されている。すなわち、フラッシュメモリ６１全体についても、１バイト単位の加算演算を実行して、その演算結果を１６ビット長で保存している。
The
図７に戻って説明を続けると、図７に示すウォッチドッグタイマＷＤＴの出力は、システムリセット信号ＳＹＳと共にＯＲ回路に供給されており、ＯＲ回路への入力信号の何れかがアクティブレベルになると、ワンチップマイコン６０とＶＤＰ６２とが同期してリセットされるようになっている。したがって、ワンチップマイコン６０のプログラム暴走などに起因して制御動作が初期化されると、これに対応して、ＶＤＰ６２の動作を初期化されることになり、矛盾した不自然な画像演出が実行されることがない。
Returning to FIG. 7 and continuing the description, the output of the watchdog timer WDT shown in FIG. 7 is supplied to the OR circuit together with the system reset signal SYS, and when any of the input signals to the OR circuit becomes an active level, The one-chip microcomputer 60 and the
また、本実施例では、消費電力を可能な限り抑制するべく、各素子の電源電圧を最小化しており、各素子の電源電圧は、（１）ワンチップマイコン６０が３．３Ｖと１．２５Ｖ、（２）フラッシュメモリ６１が１．２５Ｖ、（３）ＶＤＰ６２が３．３Ｖと１．８Ｖと１．１Ｖ、（４）ＣＧＲＯＭ６３が３．３Ｖ、（５）ＳＤＲＡＭ６４が１．８Ｖとなっている。
In this embodiment, the power supply voltage of each element is minimized in order to suppress the power consumption as much as possible. The power supply voltage of each element is (1) the one-chip microcomputer 60 is 3.3V and 1.25V. (2)
このように本実施例では、省電力化のために多数の直流電圧が必要となり、しかも、複数の電源電圧を有する回路素子については、その供給タイミングを最適化する必要がある。一方、演出制御部２２’と画像制御部２３’との間の配線ケーブル数を抑制する趣旨から２種類の直流電圧しか配電されていない。 As described above, in this embodiment, a large number of DC voltages are required to save power, and the supply timings of circuit elements having a plurality of power supply voltages need to be optimized. On the other hand, only two types of direct current voltages are distributed for the purpose of suppressing the number of wiring cables between the effect control unit 22 'and the image control unit 23'.
そこで、制御端子を有する複数のＤＣ／ＤＣコンバータを配置すると共に、電源シーケンサ６５を設けることで、多数の直流電圧を最適なタイミングで各素子に供給している。図１２は、電源シーケンサ６５の一例としてＬＭ３８８１(national semiconductor)の内部構成（ａ）と、電源シーケンサ６５を使用した場合にも実行される動作タイムチャート（ｂ）を図示したものである。
Therefore, by arranging a plurality of DC / DC converters having control terminals and providing a
図１２（ａ）の電源シーケンサ６５の場合には、ＩＮＶ端子がＬレベルであると、Ｈレベルの動作開始指令ＥＮを受けて動作を開始し、ＴＡＤＪ端子に接続されるキャパシタンスで規定されるクロック信号Ｃｌｏｃｋの９周期後に第一制御信号ＰＣＮＴ１が立上り、クロック信号の８周期後に第二制御信号ＰＣＮＴ２が立上り、クロック信号の更に８周期後に第三制御信号ＰＣＮＴ３が立上がる。
In the case of the
一方、動作開始指令ＥＮがＬレベルに遷移すると、クロック信号の９周期後に第三制御信号ＰＣＮＴ３が立下り、クロック信号の８周期後に第二制御信号ＰＣＮＴ２が立下り、クロック信号の更に８周期後に第三制御信号ＰＣＮＴ３が立下がる。 On the other hand, when the operation start command EN transitions to the L level, the third control signal PCNT3 falls after 9 cycles of the clock signal, the second control signal PCNT2 falls after 8 cycles of the clock signal, and further 8 cycles after the clock signal. The third control signal PCNT3 falls.
本実施例では、図７に示す通り、動作開始指令ＥＮは、演出制御部２２’（演出インタフェイス基板２７）から供給される２種類の直流電圧のＡＮＤ論理出力となっている。そして、第一制御信号ＰＣＮＴ１は、１．１Ｖ生成用のＤＣ／ＤＣコンバータＶ１の動作イネーブル端子ＥＮに供給され、第二制御信号ＰＣＮＴ２は、３．３Ｖ生成用のＤＣ／ＤＣコンバータＶ２の動作イネーブル端子ＥＮに供給されている。 In the present embodiment, as shown in FIG. 7, the operation start command EN is an AND logic output of two types of DC voltages supplied from the effect control unit 22 '(effect interface board 27). The first control signal PCNT1 is supplied to the operation enable terminal EN of the DC / DC converter V1 for generating 1.1V, and the second control signal PCNT2 is an operation enable for the DC / DC converter V2 for generating 3.3V. It is supplied to the terminal EN.
また、第三制御信号ＰＣＮＴ３は、３．３ＶとのＡＮＤ論理出力に変換されて、１．８Ｖ生成用のＤＣ／ＤＣコンバータＶ３の動作イネーブル端子ＥＮに供給されている。上記した各ＤＣ／ＤＣコンバータは、動作イネーブル端子ＥＮがＨレベルとなることを条件に電圧変換動作を開始する。 The third control signal PCNT3 is converted into an AND logic output with 3.3V and supplied to the operation enable terminal EN of the DC / DC converter V3 for generating 1.8V. Each DC / DC converter described above starts the voltage conversion operation on condition that the operation enable terminal EN becomes H level.
そのため、図１２（ｂ）に示す通り、演出制御部２２’から配電される５Ｖに基づいてＤＣ／ＤＣコンバータＶ１が最初に機能して、直流電圧１．１Ｖが生成される。この直流電圧１．１Ｖは、ＶＤＰ６２に内蔵されたデジタル回路及び内蔵ＶＲＡＭ用の電源電圧であり、他の内蔵回路より先に動作を開始することで、電源投入後のＶＤＰ６２の正常な動作開始シーケンスが担保される。
Therefore, as shown in FIG. 12B, the DC / DC converter V1 first functions based on 5V distributed from the effect control unit 22 'to generate the DC voltage 1.1V. This DC voltage 1.1V is a power supply voltage for the digital circuit and the built-in VRAM built in the
上記の動作の後に、第二制御信号ＰＣＮＴ２がＨレベルになるので、演出制御部２２’から配電される１２Ｖを受けるＤＣ／ＤＣコンバータＶ２が機能して直流電圧３．３Ｖが生成される。直流電圧３．３Ｖは、１．２５Ｖ用のＤＣ／ＤＣコンバータＶ４に供給されているが、このコンバータＶ４には、動作イネーブル端子が存在しないので、直ちに、動作を開始して、直流電圧１．２５Ｖが生成される。 After the above operation, since the second control signal PCNT2 becomes H level, the DC / DC converter V2 that receives 12V distributed from the effect control unit 22 'functions to generate the DC voltage 3.3V. The DC voltage 3.3V is supplied to the DC / DC converter V4 for 1.25V. Since this converter V4 does not have an operation enable terminal, the DC voltage 1.V is started immediately. 25V is generated.
これら第二制御信号ＰＣＮＴ２に制御されて生成される２種類の直流電圧３．３Ｖ，１．２５Ｖは、ワンチップマイコン６０、フラッシュメモリ６１、及びＣＧＲＯＭ６３に、ほぼ同タイミングで供給されるので、前記の各回路素子は、電源投入後に遅滞なく動作開始の準備が完了することになる。なお、このタイミングでは、システムリセット信号ＳＹＳがＬレベルであり、このレベルがしばらく維持された後に、Ｈレベルに変化するよう電源基板の電源回路が動作しているので、ワンチップマイコン６０は、正しく電源リセットされることになる。
The two types of DC voltages 3.3V and 1.25V generated by being controlled by the second control signal PCNT2 are supplied to the one-chip microcomputer 60, the
最後に第三制御信号ＰＣＮＴ３がＨレベルに変化すると、第三制御信号ＰＣＮＴ３と３．３ＶのＡＮＤ論理出力が、ＤＣ／ＤＣコンバータＶ３に供給されて直流電圧１．８Ｖが生成される。この直流電圧１．８Ｖは、ＶＤＰ６２と、ＳＤＲＡＭ６４と、ＳＤＲＡＭ用の電源回路６８とに、ほぼ同タイミングで供給されるので、ＳＤＲＡＭ６４と、ＶＤＰ６２内部のＳＤＲＡＭインタフェイス回路が同期して動作可能状態となる。したがって、システムリセット信号ＳＹＳがＨレベルに変化すると、ＶＤＰ６２は、円滑に初期設定動作を開始することができる。
Finally, when the third control signal PCNT3 changes to H level, the AND logic output of the third control signal PCNT3 and 3.3V is supplied to the DC / DC converter V3 to generate a DC voltage of 1.8V. This DC voltage 1.8 V is supplied to the
図１１は、ＶＤＰ６２の内部構成と、ＳＤＲＡＭ６４、ＣＧＲＯＭ６３、及びワンチップマイコンとの接続関係を示すブロック図である。ＶＤＰ６２は、ワンチップマイコン６０からの指示に基づき、ＣＧＲＯＭ６３からＣＧデータを読み出して、表示装置ＤＳで実行される一連の変動演出用の画像データ群を生成して出力する。変動演出用の画像データ群は、ディスプレイコントローラ７８によって最終生成されてＬＶＤＳ＿Ｉ／Ｆ部７５に出力されるよう構成されている。
FIG. 11 is a block diagram showing an internal configuration of the
ここで、変動演出用の画像データ群と予告演出用の画像データ群は、何れも、連続的に変化する動画データと、連続的には移動しない静止画データとを組合せて構成している。また、変動演出用の画像データ群を構成するＲＧＢ画素は、各々８ビット長（２５６階調）であって、表示装置ＤＳでの高画質の画像演出を実現している。 Here, each of the image data group for change effect and the image data group for notice effect is configured by combining moving image data that continuously changes and still image data that does not move continuously. In addition, the RGB pixels constituting the image data group for variation effect are each 8 bits long (256 gradations), and realize high-quality image effects on the display device DS.
図示の通り、ワンチップマイコン６０とＶＤＰ６２は、ＣＰＵ＿Ｉ／Ｆ部を経由して接続されており、コマンドメモリ７０には、一連の画像演出を特定する多数のコマンドリストが予め格納されている。コマンドリストは、変動演出用と予告演出用に区別されると共に、各々、多種類のリストが用意して演出バリエーションの豊富化を図っている。
As shown in the figure, the one-chip microcomputer 60 and the
そして、ワンチップマイコン６０は、必要時にシステム制御レジスタ７１をアクセスして、実行を開始すべき一連の画像演出を特定する所定のコマンドリストの開始アドレスを設定する。すると、コマンドパーサ（構文解析器）７２は、システム制御レジスタ７１で指定されるコマンドリストを解析して、解析結果に対応する内部コードを、動画デコーダ７３や静止画デコーダ７４などの内部モジュールに渡す。すると、各内部モジュールが動作を開始して、ＣＧＲＯＭ６３のＣＧデータに基づいて、ＶＲＡＭ(Video RAM) エリアに必要な画像データを確保すると共に、フレーム画像データを、所定時間毎にＬＶＤＳ＿ＩＦ部（ＬＶＤＳ送信部）７５に出力する。ＬＶＤＳ＿ＩＦ部７５は、フレーム画像データをＬＶＤＳ信号に変換して出力する部分である。
The one-chip microcomputer 60 accesses the system control register 71 when necessary, and sets a start address of a predetermined command list that specifies a series of image effects to be executed. Then, the command parser (syntax analyzer) 72 analyzes the command list specified by the
ところで、本実施例では、ＶＤＰ６２による一連の描画動作を高速且つ円滑化するため、ＣＧＲＯＭ６３には、高速に変化する一連の動画を特定する動画圧縮データと、静止画像を特定する静止圧縮データと、が区別して記憶している。そして、ＣＧＲＯＭ６３から、ＲＯＭ＿Ｉ／Ｆ部やＣＧメモリコントローラを経由して読み出された静止圧縮データは、静止画デコーダ７４において伸張されて内蔵ＶＲＡＭ７７に一時記憶されるようになっている。一方、ＣＧＲＯＭ６３から読み出された動画圧縮データは、動画デコーダ７３において伸張されてＳＤＲＡＭ６４に一時記憶されるよう構成されている。
By the way, in this embodiment, in order to facilitate a series of drawing operations by the
すなわち、本実施例では、外付けのＳＤＲＡＭ６４をＶＲＡＭとして使用するので、内蔵ＲＡＭを使用する場合のようにメモリ容量に制限がなく、したがって、例えば、変動演出と予告演出の２系統について、一連の動画圧縮データを連続的にデコードして、ＳＤＲＡＭに先行して確保することもでき、画像処理を高速に実現することができる。また、本実施例のＲＡＭ６４は、特に、ＤＤＲ２ＳＤＲＡＭ(Double-Data-Rate2 SDRAM) で構成されており、ＳＤＲＡＭより高速のデータ転送を実現しており、共通しない２系統の画像データを高速に生成することができる。
That is, in this embodiment, since the
このようにしてＶＲＡＭエリア６４，７７に確保された画像データは、ディスプレイコントローラ７８に読み出されて、ガンマ補正などの後にＬＶＤＳ／ＩＦ部７５から出力される。
The image data secured in the
図１３は、上記した内部構成のＶＤＰ６２と、表示装置ＤＳとの接続関係について、図７や図１１の該当部分（ＬＶＤＳ送信部７５）をより詳細に図示したものである。図示の通り、本実施例の表示装置ＤＳは、ＶＤＰ６２のＬＶＤＳ送信部（ＬＶＤＳ＿Ｉ／Ｆ）７５に対応するＬＶＤＳ受信部（ＬＶＤＳ＿Ｉ／Ｆ）８１を内蔵して構成されている。
FIG. 13 shows the relevant part (LVDS transmitter 75) of FIG. 7 and FIG. 11 in more detail with respect to the connection relationship between the
図１３（ａ）に示す通り、ＬＶＤＳ＿Ｉ／Ｆ部（ＬＶＤＳ送信部）７５は、ＲＧＢデータ２４ビットを含んだパラレルデータを、ＬＶＤＳ(low voltage differential signaling)信号に変換する部分である。ＬＶＤＳとは、ＲＧＢデータなどを低ノイズ、低電力で高速伝送するための低電圧差動伝送方式を意味し、本実施例では、一対の信号伝送ライン（１本のツイストペア線）に数ｍＡの程度の低レベルの信号電流を送信側から供給する一方、この信号電流を受信側に設けた１００Ω程度の終端抵抗で受ける構成を採っている。したがって、電圧振幅は、数１００ｍＶ程度の低レベルであるが、論理レベル（Ｈ／Ｌ）に対応して電流方向を代えることで確実な信号伝送を実現している。 As shown in FIG. 13A, the LVDS_I / F unit (LVDS transmission unit) 75 is a part that converts parallel data including 24 bits of RGB data into an LVDS (low voltage differential signaling) signal. LVDS means a low-voltage differential transmission system for high-speed transmission of RGB data and the like with low noise and low power. In this embodiment, several mA is applied to a pair of signal transmission lines (one twisted pair line). While a low level signal current is supplied from the transmission side, this signal current is received by a terminating resistor of about 100Ω provided on the reception side. Therefore, although the voltage amplitude is a low level of about several hundred mV, reliable signal transmission is realized by changing the current direction corresponding to the logic level (H / L).
そして、この実施例では、図１３（ａ）に示す通り、全２４ビット長のＲＧＢ信号（各８ビット長）と、水平／垂直同期信号とを含んだ合計２８ビット長のパラレルデータ（ＴＡ０〜ＴＡ６，ＴＢ０〜ＴＢ６，ＴＣ０〜ＴＣ６，ＴＤ０〜ＴＤ６）を、ＬＶＤＳ送信部７５において、４対の差動信号に変換している。そして、これに、一対の転送クロックの差動信号を加えて、５本のツイストペア線で表示装置ＤＳに伝送している。
In this embodiment, as shown in FIG. 13A, a total of 28-bit parallel data (TA0 to TA0) including all 24-bit RGB signals (each 8 bits long) and horizontal / vertical synchronization signals. TA6, TB0 to TB6, TC0 to TC6, TD0 to TD6) are converted into four pairs of differential signals in the
なお、図７や図１３（ａ）では、これら４対の差動信号を、表示装置ＤＳの立場から評価して、（ＲＸＩＮ０＋，ＲＸＩＮ０−）、（ＲＸＩＮ１＋，ＲＸＩＮ１−）、（ＲＸＩＮ２＋，ＲＸＩＮ２−）、（ＲＸＩＮ３＋，ＲＸＩＮ３＋）、（ＲＸＣＬＫ＋，ＲＸＣＬＫ−）と記載している。 7 and 13A, these four pairs of differential signals are evaluated from the standpoint of the display device DS, and (RXIN0 +, RXIN0−), (RXIN1 +, RXIN1-), (RXIN2 +, RXIN2−) are evaluated. ), (RXIN3 +, RXIN3 +), (RXCLK +, RXCLK−).
図１３（ｂ）に示すように、転送クロックＲＸＣＬＫの一周期の間に、ツイストペア線（ＲＸＩＮ０＋，ＲＸＩＮ０−）では、Ｇ０→Ｒ５→Ｒ４→Ｒ３→Ｒ２→Ｒ１→Ｒ０をシリアル転送し、ツイストペア線（ＲＸＩＮ１＋，ＲＸＩＮ１−）では、Ｂ１→Ｂ０→Ｇ５→Ｇ４→Ｇ３→Ｇ２→Ｇ１をシリアル転送し、ツイストペア線（ＲＸＩＮ２＋，ＲＸＩＮ２−）では、ＤＥ→（ＶＳ）→（ＨＳ）→Ｂ５→Ｂ４→Ｂ３→Ｂ２をシリアル転送し、ツイストペア線（ＲＸＩＮ３＋，ＲＸＩＮ３−）では、ＮＡ→Ｂ７→Ｂ６→Ｇ７→Ｇ６→Ｒ７→Ｒ６をシリアル転送している。 As shown in FIG. 13B, during a period of the transfer clock RXCLK, the twisted pair lines (RXIN0 +, RXIN0−) serially transfer G0 → R5 → R4 → R3 → R2 → R1 → R0 to obtain a twisted pair line. In (RXIN1 +, RXIN1-), B1 → B0 → G5 → G4 → G3 → G2 → G1 are serially transferred, and in twisted pair lines (RXIN2 +, RXIN2-), DE → (VS) → (HS) → B5 → B4 → B3 → B2 is serially transferred, and NA → B7 → B6 → G7 → G6 → R7 → R6 is serially transferred on the twisted pair line (RXIN3 +, RXIN3-).
ここで、Ｒ０〜Ｒ７は、赤色画素の輝度を示す８ビット長データ、Ｇ０〜Ｇ７は、緑色画素の輝度を示す８ビット長データ、Ｂ０〜Ｂ７は、青色画素の輝度を示す８ビット長データである。また、（ＶＳ）や（ＨＳ）は、垂直同期タイミング、水平同期タイミングであることを示し、ＤＥは、DATA ENABLE を意味している。なお、ＮＡは未使用である。 Here, R0 to R7 are 8-bit length data indicating the luminance of the red pixel, G0 to G7 are 8-bit length data indicating the luminance of the green pixel, and B0 to B7 are 8-bit length data indicating the luminance of the blue pixel. It is. In addition, (VS) and (HS) indicate vertical synchronization timing and horizontal synchronization timing, and DE means DATA ENABLE. Note that NA is unused.
上記した４対の差動信号を受ける表示装置ＤＳには、ＶＤＰ６２のＬＶＤＳ送信部７５に対応するＬＶＤＳ受信部８１が設けられている。そして、一連のシリアルデータがパラレル変換されて、４組のパラレルデータＲＡ０〜ＲＡ６，ＲＢ０〜ＲＢ６，ＲＣ０〜ＲＣ６，ＲＤ０〜ＲＤ６となる。図１３（ｂ）に示すシリアルデータ列から明らか通り、パラレルデータＲＡ０〜ＲＡ６は、具体的には、Ｒ０〜Ｒ５と、Ｇ０の７ビットであり、その他のパラレルデータも、図１３（ｂ）に示すシリアルデータに対応したものである。
The display device DS that receives the four pairs of differential signals is provided with an
そして、表示装置ＤＳは、これらから抽出されるＲＧＢ階調データに基づいて画面表示を実現する。このように本実施例では、画素データが、ＲＧＢ各８ビット（２５６階調）であってフルカラーの画像演出を実現することができる。 The display device DS realizes screen display based on the RGB gradation data extracted from these. In this way, in this embodiment, the pixel data is 8 bits for each RGB (256 gradations), and a full color image effect can be realized.
しかも、ＶＤＰ６２と表示装置ＤＳとの信号伝送にＬＶＤＳ信号を使用するので、電圧振幅が低レベルで足り（数１００ｍＶ）、その分だけデジタル信号の立上り時間や立下り時間が短いので、高速通信を実現することができ、高速度に推移する画像演出を滑らかに実現することができる。しかも、コモンモードノイズの影響を受けないので、不自然な画素が生じることもない。
Moreover, since the LVDS signal is used for signal transmission between the
また、ケーブル本数が少ないので、省スペース化や低コスト化が実現され、低レベルの電圧によって信号伝送ができるので省電力化を図ることができる。そのため、これらの利点を活用して、より多くの可動演出体を配置して遊技演出を豊富化することができる。 Further, since the number of cables is small, space saving and cost reduction are realized, and signal transmission can be performed with a low level voltage, so that power saving can be achieved. Therefore, by utilizing these advantages, it is possible to enrich game effects by arranging more movable effects bodies.
なお、ツイストペア線（ＲＸＩＮ３＋，ＲＸＩＮ３−）では、ＮＡ→Ｂ７→Ｂ６→Ｇ７→Ｇ６→Ｒ７→Ｒ６をシリアル転送する構成を採っているので、ツイストペア線（ＲＸＩＮ３＋，ＲＸＩＮ３−）を使用しないか、或いは、ツイストペア線（ＲＸＩＮ３＋，ＲＸＩＮ３−）でＮＵＬＬデータをシリアル転送することで、ＲＧＢ各々６ビットの６４階調に抑制することも容易である。 Since the twisted pair lines (RXIN3 +, RXIN3-) are configured to serially transfer NA → B7 → B6 → G7 → G6 → R7 → R6, the twisted pair lines (RXIN3 +, RXIN3-) are not used, or In addition, by serially transferring NULL data through the twisted pair lines (RXIN3 +, RXIN3-), it is easy to suppress 64 gradations of 6 bits for each of RGB.
ところで、図７に示す通り、表示装置ＤＳには、上記したＬＶＤＳ信号とは別に、画像インタフェイス基板２８から、２種類の直流電圧（１２Ｖ，３．３Ｖ）とＰＷＭ制御信号ＶＢＲとが伝送されている。
Incidentally, as shown in FIG. 7, in addition to the above-described LVDS signal, two types of DC voltages (12V, 3.3V) and a PWM control signal VBR are transmitted to the display device DS from the
ここで、直流電圧３．３Ｖは、ＬＶＤＳ受信部８１を含む表示装置ＤＳの電子回路の電源電圧であり、低い電源電圧によって低電力化を図っている。一方、直流電圧１２Ｖは、ＬＥＤランプで構成された液晶バックライト部ＢＬの電源電圧である。本実施例では、複数個が直列接続されたＬＥＤランプによってバックライト部ＢＬを構成し、冷陰極管を使用しないので、回路構成の簡素化と低電力化と高性能化を実現することができる。
Here, the direct-current voltage 3.3V is a power supply voltage of the electronic circuit of the display device DS including the
逆に、冷陰極管を使用するには、直流３２Ｖ程度の高電圧を、周波数３０ｋＨｚ〜４５ｋＨｚ程度で１０００Ｖ程度の交流電圧に変換するインバータ回路が必要であり、設置スペースが大きく、消費電力が高い上に（数Ｗ程度）、ノイズ源となっていたが、本実施例では、これらの問題が全て解消される。 On the other hand, in order to use a cold cathode tube, an inverter circuit that converts a high voltage of about 32 V DC to an AC voltage of about 1000 V at a frequency of about 30 kHz to 45 kHz is necessary, a large installation space, and high power consumption. Although it has become a noise source on the top (about several watts), all of these problems are solved in this embodiment.
すなわち、本実施例のバックライト部ＢＬは、１２Ｖの直流駆動であるのでノイズ源とならず、また、インバータ回路も不要であり、消費電力も半分以下に低減される。 That is, since the backlight unit BL of this embodiment is a DC drive of 12V, it does not become a noise source, an inverter circuit is unnecessary, and power consumption is reduced to half or less.
また、本実施例の表示装置ＤＳには、１２Ｖの直流電圧を受けて複数のＬＥＤランプに４０〜６５ｍＡ程度の駆動電流を供給する駆動回路が内蔵されている。この駆動回路は、ＰＷＭ制御信号ＶＢＲによって、ＬＥＤランプの調光を制御可能に構成されており、例えば、遊技客が着席していない遊技機については、バックライトを消灯させることもでき、この意味でも省電力化が実現される。 Further, the display device DS of this embodiment has a built-in drive circuit that receives a DC voltage of 12 V and supplies a drive current of about 40 to 65 mA to a plurality of LED lamps. This drive circuit is configured so that the dimming of the LED lamp can be controlled by the PWM control signal VBR. For example, for a gaming machine in which a player is not seated, the backlight can be turned off. But power saving is realized.
なお、実施例のＰＷＭ制御信号ＶＢＲは、３．３Ｖレベルの電圧振幅を有し、デューティ比を０〜１００％の範囲で任意に設定できるよう構成されている。そして、通電状態のＬＥＤに、規定電流（４０〜６５ｍＡ）を流した状態で、デューティ比を適宜に変化させることで、バックライトの輝度を所望レベルに変更することができる。 Note that the PWM control signal VBR of the embodiment has a voltage amplitude of 3.3 V and is configured so that the duty ratio can be arbitrarily set in the range of 0 to 100%. And the brightness | luminance of a backlight can be changed to a desired level by changing a duty ratio suitably in the state which sent regulation current (40-65mA) to LED of an energized state.
以上、本実施例の遊技機のハードウェア構成について説明したので、続いて、演出制御部２２や画像制御部２３’のワンチップマイコンＭＣによって実現される制御動作について説明する。
The hardware configuration of the gaming machine according to the present embodiment has been described above. Next, the control operation realized by the one-chip microcomputer MC of the
図１４は、主制御部２１から受ける制御コマンドＣＭＤに基づいて演出動作を実行する演出制御部２２の動作を説明するフローチャートである。なお、開発段階や、不具合検査時などに、検査装置ＥＸから検査用の制御コマンドＣＭＤ（テストコマンドＴＳＴ）を受ける場合もある（図３、図８参照）。
FIG. 14 is a flowchart for explaining the operation of the
図示の通り、演出制御部２２は、ＣＰＵがリセットされて開始されるメイン処理（ａ）と、ストローブ信号ＳＴＢによって起動される受信割込み処理（ｂ）と、１０ｍＳ毎に起動される第１タイマ割込み処理（ｃ）と、２ｍＳ毎に起動される第２タイマ割込み処理（ｄ）と、を含んで構成されている。
As shown in the figure, the
図１４（ｃ）に示す通り、第１タイマ割込み処理では、割込みフラグをＯＮ状態にセットして処理を終える（ＳＴ３２）。また、図１４（ｄ）に示す通り、第２タイマ割込み処理では、電飾ランプを駆動するランプ演出処理（ＳＴ３３）と、必要に応じて演出可動体を駆動する演出モータ処理（ＳＴ３４）とが２ｍＳ毎に実行される。 As shown in FIG. 14C, in the first timer interrupt process, the interrupt flag is set to the ON state and the process ends (ST32). Further, as shown in FIG. 14 (d), in the second timer interrupt process, a lamp effect process (ST33) for driving the electric lamp and an effect motor process (ST34) for driving the effect movable body as necessary. It is executed every 2 ms.
図１４（ａ）に示す通り、メイン処理（ＣＰＵリセット処理）では、ワンチップマイコン４０内部の初期設定を実行した後（ＳＴ１０）、バックアップ判定処理を実行する（ＳＴ１１）。バックアップ判定処理とは、バックアップ処理（ＳＴ２８）において保存されたデータの正当性を判定する処理である。バックアップ処理（ＳＴ２８）において保存されるデータは、特に限定されないが、例えば、（１）ＲＡＭ領域の所定データに対するチェックサム演算のサム値、（２）ＲＡＭ領域に離散的に保存された特定データ、（３）ＲＡＭ領域の所定データを別の領域に保存したバックアップデータなどを例示することができる。 As shown in FIG. 14A, in the main process (CPU reset process), the initial setting in the one-chip microcomputer 40 is executed (ST10), and then the backup determination process is executed (ST11). The backup determination process is a process for determining the validity of the data stored in the backup process (ST28). Data stored in the backup process (ST28) is not particularly limited. For example, (1) a sum value of a checksum calculation for predetermined data in the RAM area, (2) specific data discretely stored in the RAM area, (3) Backup data in which predetermined data in the RAM area is stored in another area can be exemplified.
このようなバックアップデータについての判定において、正当性が確認できない場合には、ＲＡＭの全領域を初期化することで、演出制御部２２をコールドスタートさせるべくステップＳＴ１３の処理に移行させる（ＳＴ１２）。
In the determination of such backup data, if the validity cannot be confirmed, the entire area of the RAM is initialized, and the
ところで、主制御部２１や払出制御部２４と異なり、演出制御部２２にはバックアップ電源が設けられていないので、バックアップ判定処理（ＳＴ１１）において、正当データが検出できる可能性がないとも思われる。しかし、ＣＰＵがリセットされるのは、電源投入に対応する電源リセット時だけでなく、ノイズやウォッチドッグタイマによってＣＰＵリセット信号がアクティブレベルとなる異常リセット時もある。
By the way, unlike the
そこで、本実施例では、ＣＰＵの異常リセット時に、可能な限り、それまでの遊技動作を継続して、演出制御部２２の動作をホットスタートさせるべく、バックアップ判定処理（ＳＴ１１〜ＳＴ１２）を設けている。
Therefore, in this embodiment, a backup determination process (ST11 to ST12) is provided in order to continue the game operation up to that point and to hot start the operation of the
但し、バックアップ判定処理（ＳＴ２８）では全てのデータを判定する訳ではないので、ＣＰＵが繰り返し異常リセットされる場合には、演出制御部２２の動作を初期状態に戻すべきである。そこで、異常リセット回数をカウントするべく異常カウンタをインクリメント（＋１）処理し（ＳＴ１４）、異常カウンタの値が所定値（例えば２）を超えた場合には、コールドスタートさせるべくステップＳＴ１３のＲＡＭクリア処理に移行させている（ＳＴ１５）。
However, since not all data is determined in the backup determination process (ST28), the operation of the
以上の通り、ＣＰＵが異常リセットされた場合でも、バックアップ判定（ＳＴ１１）で正当判定され、且つ、異常リセット回数が所定値以下であれば、演出制御部２２がホットスタートされて、それまでの遊技動作が継続される。
As described above, even when the CPU is abnormally reset, if the backup determination (ST11) makes a correct determination and the number of abnormal resets is equal to or less than a predetermined value, the
次に、演出制御部２２が、ホットスタートしたか、コールドスタートしたかに拘わらず、適宜に移動して予告演出などを実行する役物について、その動作位置を初期設定する（ＳＴ１６）。そして、音声再生出力回路（音声再生ＩＣ）４２について、必要な初期設定を実行する（ＳＴ１７）。その後、ワンチップマイコン４０のＣＰＵを割込み許可状態に設定した後（ＳＴ１８）、乱数値を更新しつつ（ＳＴ１９）１０ｍＳ間隔のタイマ割込みを待機する（ＳＴ２０）。なお、更新される乱数値は、演出動作をランダム化するために演出抽選処理において使用される。
Next, the
図１４（ｃ）に示す通り、１０ｍＳ間隔でタイマ割込みが生じる毎に、割込みフラグがセットされるので（ＳＴ３２）、メイン処理のステップＳＴ２０の処理では、割込みフラグがＯＮになるのを繰り返しチェックする。そして、割込みフラグがＯＮとなると、これをＯＦＦにリセットした後に、タイマ更新処理を実行する（ＳＴ２１）。 As shown in FIG. 14C, an interrupt flag is set every time a timer interrupt occurs at an interval of 10 mS (ST32). Therefore, in the process of step ST20 of the main process, it is repeatedly checked that the interrupt flag is turned on. . When the interrupt flag is turned ON, the timer update process is executed after resetting the interrupt flag to OFF (ST21).
続いて、受信割込み処理（図１４（ｂ））で受信された制御コマンド（受信コマンド）について、コマンド解析処理が実行される（ＳＴ２２）。なお、受信コマンドには、変動パターンコマンドや、図柄変動動作の停止タイミングを規定する停止コマンドなどが含まれている。 Subsequently, command analysis processing is executed for the control command (reception command) received in the reception interrupt processing (FIG. 14B) (ST22). The received command includes a variation pattern command, a stop command that defines the stop timing of the symbol variation operation, and the like.
そして、新規に受信した制御コマンドが、変動パターンコマンドである場合には、演出抽選を実行して、抽選結果によって特定される演出コマンドを画像制御部２３’に送信する共に、演出コマンドによって特定される演出動作を開始するべく必要なフラグ設定処理を実行する。また、停止コマンドを受信した場合には、これを画像制御部２３に転送する共に、演出停止のための必要なフラグ設定処理を実行する。
If the newly received control command is a variation pattern command, the effect lottery is executed, and the effect command specified by the lottery result is transmitted to the
また、各制御基板２２，２３に搭載された不揮発性メモリの記憶内容が正常か否かを検査するためのテストコマンドＴＳＴを、検査装置ＥＸから受信する場合もあるが、その時の動作については、図１５に基づいて後述する。
In addition, a test command TST for inspecting whether or not the storage contents of the nonvolatile memories mounted on the
そして、コマンド解析処理（ＳＴ２２）が終われば、次にエラー処理（ＳＴ２３）や、チャンスボタン１１についての入力処理（ＳＴ２４）を、必要に応じて実行する。また、ランプ演出（ＳＴ３３）や演出モータ処理（ＳＴ３４）や音声演出（ＳＴ２６）についての演出シナリオを作成又は更新する（ＳＴ２５）。次に、作成または更新された演出シナリオに基づいた音声演出が実行される（ＳＴ２６）。
When the command analysis process (ST22) is completed, an error process (ST23) and an input process (ST24) for the
続いて、ウォッチドッグタイマＷＤＴのクリア処理（ＳＴ２７）とバックアップ処理（ＳＴ２８）を実行した後にステップＳＴ１８の処理に移行する。なお、バックアップ処理としては、例えば、チェックサム演算だけでなく、特定データを離散的に保存する処理や、ワーク領域の全データのバックアップ保存する処理などが例示される。 Subsequently, after clearing the watchdog timer WDT (ST27) and the backup process (ST28), the process proceeds to step ST18. Examples of the backup processing include not only checksum calculation but also processing for storing specific data discretely, processing for storing all data in the work area, and the like.
図１５は、コマンド解析処理（ＳＴ２２）のうち、特に、テストコマンドＴＳＴを受信した場合の動作を説明するフローチャートである。この実施例では、テストコマンドＴＳＴが受け付け可能なタイミングは、ＣＰＵリセット後、通常の制御コマンドＣＭＤを受信する前に限定されており、通常の制御コマンドＣＭＤを受信すると、その後に受信したテストコマンドＴＳＴを無視するよう構成されている。 FIG. 15 is a flowchart for explaining the operation when the test command TST is received in the command analysis process (ST22). In this embodiment, the timing at which the test command TST can be received is limited after the CPU reset and before receiving the normal control command CMD. When the normal control command CMD is received, the test command TST received after that is received. Is configured to ignore.
このような動作を実現するため、動作モードフラグＦＬＧが用意されており、ＣＰＵリセット時にＦＬＧ＝０に設定されることで、テストコマンドＴＳＴが受け付け可能な初期状態となり、その後、通常の制御コマンドＣＭＤを受信すると、動作モードフラグＦＬＧ＝２となって、その後のテストコマンドＴＳＴの受け付けが禁止される。なお、動作モードフラグＦＬＧ＝１は、演出制御部２２で算出した２バイト長のチェックサム値について、その１バイト目を画像制御部２３’に伝送し終えたこと、したがって、続いて、２バイト目を伝送すべきことを意味している。
In order to realize such an operation, an operation mode flag FLG is prepared, and when the CPU is reset, FLG = 0 is set to an initial state in which the test command TST can be received. Thereafter, the normal control command CMD is set. Is received, the operation mode flag FLG = 2 and subsequent acceptance of the test command TST is prohibited. Note that the operation mode flag FLG = 1 indicates that the first byte of the 2-byte checksum value calculated by the
以上を踏まえて、図１５の処理を説明すると、最初に、動作モードフラグＦＬＧが１か否かが判定される（ＳＴ４０）。なお、この処理は、新規の制御コマンドを受信しているか否かに拘らず実行される。そして、動作モードフラグＦＬＧ＝１であって、チェックサム値の上位１バイトが画像制御部２３’に伝送された後である場合には、ステップＳＴ５４に移行して、チェックサム値の下位１バイトを伝送する。
Based on the above, the process of FIG. 15 will be described. First, it is determined whether or not the operation mode flag FLG is 1 (ST40). This process is executed regardless of whether a new control command is received. If the operation mode flag FLG = 1 and the upper 1 byte of the checksum value has been transmitted to the
一方、動作モードフラグＦＬＧ≠１の場合には、通常コマンドＣＭＤかテストコマンドＴＳＴかに拘らず、新規の制御コマンドを受信したか否かが判定され（ＳＴ４１）、未処理の制御コマンドが存在する場合には、次に、これがテストコマンドＴＳＴか否かが判定される（ＳＴ４２）。 On the other hand, when the operation mode flag FLG ≠ 1, it is determined whether a new control command has been received regardless of whether it is the normal command CMD or the test command TST (ST41), and there is an unprocessed control command. If so, it is next determined whether or not this is a test command TST (ST42).
この実施例では、テストコマンドには各種のものが用意されており、例えば、（１）ＬＥＤを全点灯させる、（２）ＬＥＤを全消灯させる、（３）ＬＥＤを所定の点灯パターンで点灯させる、（４）所定の演出モータに所定の動作を実行させる、（５）演出制御部２２のＲＯＭをチェックする、（６）画像制御部２３’のＲＯＭをチェックする、などの動作を指示するコマンドが含まれている。
In this embodiment, various test commands are prepared. For example, (1) LEDs are all turned on, (2) LEDs are turned off completely, (3) LEDs are turned on in a predetermined lighting pattern. , (4) command for instructing an operation such as causing a predetermined effect motor to execute a predetermined operation, (5) checking the ROM of the
また、演出制御部２２のＲＯＭチェックを指示するテストコマンドには、演出制御部２２のフラッシュメモリ４１の制御プログラムＰＧＭｅ及び演出データＥＮと、画像制御部２３’のフラッシュメモリ６１の制御プログラムＰＧＭｇと、ＣＧＲＯＭ６３（ＣＧ１〜ＣＧ４）について、各チェックサム値を、各々、表示装置ＤＳに表示することを指示するテストコマンドＴＳＴａが含まれている。
The test command for instructing the ROM check of the
また、テストコマンドＴＳＴａに代えて、制御プログラムＰＧＭｅのチェックサム値を表示装置ＤＳに表示することを指示するテストコマンドＴＳＴｂや、演出データＥＮのチェックサム値を表示装置ＤＳに表示することを指示するテストコマンドＴＳＴｃを、検査装置ＥＸから受けることもある。 Further, in place of the test command TSTa, a test command TSTb for instructing to display the checksum value of the control program PGMe on the display device DS or an instruction to display the checksum value of the effect data EN on the display device DS is instructed. The test command TSTc may be received from the inspection apparatus EX.
そこで、ステップＳＴ４２の判定によって、通常の制御コマンドＣＭＤを受けたと判定される場合には、動作モードフラグＦＬＧをＦＬＧ＝２にした上で（ＳＴ５８）、制御コマンドＣＭＤに対応する処理を実行する。 Therefore, if it is determined in step ST42 that the normal control command CMD has been received, the operation mode flag FLG is set to FLG = 2 (ST58), and processing corresponding to the control command CMD is executed.
そして、ステップＳＴ５８の処理で、動作モードフラグＦＬＧ＝２となったことにより、その後は、テストコマンドＴＳＴの受信が無視される。具体的には、テストコマンドの処理に先行して、動作モードフラグＦＬＧの値が判定され（ＳＴ４３）、もしＦＬＧ＝２であれば、そのままサブルーチン処理を終える。 Since the operation mode flag FLG = 2 is set in the process of step ST58, reception of the test command TST is ignored thereafter. Specifically, prior to the processing of the test command, the value of the operation mode flag FLG is determined (ST43). If FLG = 2, the subroutine processing is finished as it is.
一方、ＦＬＧ≠２の場合には、続いて、所定のテストコマンドＴＳＴａを受けたか否かが判定され（ＳＴ４４）、テストコマンドＴＳＴａを受信している場合には、受信コマンドＴＳＴａを画像制御部２３’に転送した上で（ＳＴ４５）、動作モードフラグＦＬＧをＦＬＧ＝１にして（ＳＴ４６）、ステップＳＴ４９の処理に移行する。
On the other hand, if FLG ≠ 2, it is subsequently determined whether or not a predetermined test command TSTa has been received (ST44). If the test command TSTa has been received, the received command TSTa is sent to the
転送されるテストコマンドＴＳＴａは、画像制御部２３’にとっては、画像制御部２３’のＲＯＭチェックを指示するコマンドである。そして、このテストコマンドＴＳＴａを受けた画像制御部２３’では、画像制御部２３’で算出された全チェックサム値（五種類）に加えて、その後、演出制御部２２から伝送されるチェックサム値（二種類）を表示装置ＤＳに表示することになる。
The transferred test command TSTa is a command for instructing the ROM check of the
一方、演出制御部２２では、ステップＳＴ４４の処理で、テストコマンドＴＳＴａを受けていないと判定される場合には、次に、テストコマンドＴＳＴｂを受けたか否かが判定される（ＳＴ４７）。そして、テストコマンドＴＳＴｂを受信している場合には、テストコマンドＴＳＴｂを画像制御部２３’に転送する（ＳＴ４８）。
On the other hand, if it is determined in step ST44 that the test command TSTa has not been received, the
テストコマンドＴＳＴｂは、制御プログラムＰＧＭｅのチェックサム値に関する指示であるので、これを受けた画像制御部２３’では、その後、演出制御部２２から伝送される制御プログラムＰＧＭｅのチェックサム値を表示装置ＤＳに表示することになる。
Since the test command TSTb is an instruction related to the checksum value of the control program PGMe, the
一方、演出制御部２２では、ステップＳＴ４８の処理に続いて、制御プログラムＰＧＭｅのチェックサム演算を実行して、チェックサム値を算出する（ＳＴ４９）。先に説明した通り、チェックサム演算は、１バイトの加算演算であって、加算結果（チェックサム値）は２バイト長である。
On the other hand, the
そこで、演出制御部２２では、チェックサム値の上位１バイトと下位１バイトを、時間順次に画像制御部２３’に送信する（ＳＴ５０〜ＳＴ５１）。具体的には、先ず、４桁１６進数で、ＤＣ＊＊を画像制御部２３’に伝送し、その後、ＤＤ＊＊を画像制御部２３’に伝送する。ここで、＊＊は、チェックサム値の上位１バイト又は下位１バイトである。
Therefore, the
ところで、ステップＳＴ４７の処理で、テストコマンドＴＳＴｂを受けていないと判定される場合には、テストコマンドＴＳＴｃを受けたか否かが判定される（ＳＴ５２）。そして、テストコマンドＴＳＴｃを受信している場合には、テストコマンドＴＳＴｃを画像制御部２３’に転送する（ＳＴ５３）。 By the way, when it is determined in the process of step ST47 that the test command TSTb has not been received, it is determined whether or not the test command TSTc has been received (ST52). If the test command TSTc is received, the test command TSTc is transferred to the image control unit 23 '(ST53).
テストコマンドＴＳＴｃは、演出データＥＮのチェックサム値に関する指示であるので、これを受けた画像制御部２３’では、その後、演出制御部２２から伝送される演出データＥＮのチェックサム値を表示装置ＤＳに表示することになる。
Since the test command TSTc is an instruction related to the checksum value of the effect data EN, the
一方、演出制御部２２では、ステップＳＴ５３の処理に続いて、演出データＥＮのチェックサム演算を実行して、２バイト長のチェックサム値を算出する（ＳＴ５４）。そして、チェックサム値の上位１バイトと下位１バイトを、時間順次に画像制御部２３’に送信する（ＳＴ５５〜ＳＴ５６）。
On the other hand, the
具体的には、先ず、４桁１６進数で、ＤＥ＊＊を画像制御部２３’に伝送し、その後、ＤＦ＊＊を画像制御部２３’に伝送する。なお、ここでも、＊＊は、チェックサム値の上位１バイト又は下位１バイトを意味する。そして、動作モードフラグＦＬＧをＦＬＧ＝０にして、サブルーチン処理を終える（ＳＴ５７）。 Specifically, first, DE ** is transmitted to the image control unit 23 'in a 4-digit hexadecimal number, and then DF ** is transmitted to the image control unit 23'. In this case as well, ** means the upper 1 byte or the lower 1 byte of the checksum value. Then, the operation mode flag FLG is set to FLG = 0, and the subroutine processing is finished (ST57).
一方、上記したテストコマンド以外を受信している場合には、ステップＳＴ５２の判定の後に、その指示に対応する処理を実行する。処理内容は、適宜に決定されるが例えば、ランプ演出に関して、ＬＥＤの各種動作テストや、可動役物演出に関して、モータやソレノイドの各種動作テストや、音声演出に関して音声動作テストなどを例示することができる。なお、テストコマンドの個数や、各テストコマンドを受けた場合の動作内容は適宜に決定され、例えば、図１９に示す動作が考えられる。 On the other hand, if a test command other than those described above has been received, processing corresponding to the instruction is executed after the determination in step ST52. The processing content is appropriately determined. For example, various operation tests of LEDs with respect to lamp effects, various operation tests of motors and solenoids with respect to movable accessory effects, and voice operation tests with respect to sound effects may be exemplified. it can. Note that the number of test commands and the operation content when receiving each test command are determined as appropriate, and for example, the operation shown in FIG. 19 is conceivable.
以上、演出制御部２２について詳細に説明したので、次に、画像制御部２３’の動作について説明する。画像制御部２３’は、ＣＰＵがリセットされて開始されるメイン処理（図１６（ａ）と、ストローブ信号ＳＴＢ’によって起動される受信割込み処理（不図示）と、ＲＯＭエラー割込み（図１６（ｃ））と、Ｖブランク割込みと、を含んで構成されている。
As described above, the
図１６（ａ）に示す通り、ＣＰＵがリセットされて開始されるメイン処理では、先ず、初期化処理が実行される（ＳＴ６１）。なお、ＣＰＵリセットには、電源リセットだけでなく、ノイズやウォッチドッグタイマＷＤＴによって、ＣＰＵリセット信号がアクティブレベルとなる異常リセットも含まれる。 As shown in FIG. 16A, in the main process that is started after the CPU is reset, an initialization process is first executed (ST61). The CPU reset includes not only a power reset but also an abnormal reset in which the CPU reset signal becomes an active level due to noise or a watchdog timer WDT.
初期化処理の具体的内容は、図１６（ｂ）に示す通りであり、先ず、ＣＰＵリセットが、電源投入によるものか否かが判定される（ＳＴ７０）。次に、異常カウンタの値が判定され（ＳＴ７１）、もし異常カウンタの値が３以上であれば、ステップＳＴ７２〜ＳＴ７７に示すコールドスタート処理が実行される。 The specific contents of the initialization process are as shown in FIG. 16B. First, it is determined whether or not the CPU reset is caused by power-on (ST70). Next, the value of the abnormality counter is determined (ST71), and if the value of the abnormality counter is 3 or more, the cold start process shown in steps ST72 to ST77 is executed.
具体的には、先ず、ワンチップマイコン６０の各部が初期化され（ＳＴ７２）、内蔵ＲＡＭのＣＰＵ用ワークエリアがゼロクリアされる（ＳＴ７３）。ＣＰＵのワークエリアには、一連の画像演出（図柄変動動作）を管理するフラグ値やカウンタ値が確保されているので、これらがゼロクリアされることで、画像演出は完全に初期化される。 Specifically, first, each part of the one-chip microcomputer 60 is initialized (ST72), and the CPU work area of the built-in RAM is cleared to zero (ST73). Since a flag value and a counter value for managing a series of image effects (design variation operations) are secured in the work area of the CPU, the image effects are completely initialized by clearing them to zero.
次に、ＶＤＰ６２の動作を規定するフラグ値やカウンタ値が格納されているＶＤＰ用ワークエリアについても、全てがゼロクリアされ、ＶＤＰ６２の内部レジスタや、ＶＲＡＭ(Video RAM) や、その他についても初期化される（ＳＴ７４〜ＳＴ７７）。その結果、表示装置ＤＳは、電源投入時と全く同じ初期状態の表示内容となる。
Next, all the VDP work areas that store the flag values and counter values that define the operation of the
一方、ステップＳＴ７１の判定において、異常カウンタの値が３未満であれば、上記したコールドスタート処理に代えて、ステップＳＴ７８〜ＳＴ８２に示すホットスタート処理が実行される。 On the other hand, if it is determined in step ST71 that the value of the abnormality counter is less than 3, hot start processing shown in steps ST78 to ST82 is executed instead of the cold start processing described above.
ホットスタート処理では、先ず、異常カウンタがインクリメント（＋１）され（ＳＴ７８）、ワンチップマイコン５０の各部が初期化される（ＳＴ７９）。但し、ＣＰＵのワークエリアは、ゼロクリアされることなく、ＣＰＵリセット前のデータがそのまま維持される。
In the hot start process, first, the abnormality counter is incremented (+1) (ST78), and each part of the one-
ＶＤＰ６２についても同様であり、ＶＤＰ用ワークエリアをゼロクリアすることなく、内部レジスタなどが初期化される（ＳＴ８０）。但し、ＶＲＡＭは初期化されるので（ＳＴ８１）、表示装置ＤＩＳＰについては、ＣＰＵリセット前の画面が、とりあえず一瞬だけ消滅する。もっとも、ホットスタートによって、それまでの画像演出が、適当なタイミングまで遡って再実行されるので（ＳＴ８２）、特に問題は生じない。
The same applies to the
以上のような初期化処理（ＳＴ６１）が終われば、ウォッチドッグタイマをクリアした上で（ＳＴ６２）、画像演出の進行を管理する各種のタイマを更新し（ＳＴ６３）、演出制御部２２から伝送された制御コマンドＣＭＤ’について、コマンド解析処理を実行する（ＳＴ６４）。演出制御部２２から伝送される制御コマンドＣＭＤ’（演出コマンドを含む）やテストコマンドＴＳＴａ〜ＴＳＴｃは、不図示の受信割込み処理によって取得され受信バッファに格納されている。
When the initialization process (ST61) is completed, the watchdog timer is cleared (ST62), various timers for managing the progress of the image effect are updated (ST63), and transmitted from the
そこで、新規に受信した制御コマンドＣＭＤ’の種別を解析した上で（ＳＴ６４）、その制御コマンド種別に対応するコマンド別処理が実行される（ＳＴ６５）。コマンド別処理（ＳＴ６５）には、停止コマンド受信時に実行される変動停止処理や、変動パターンコマンド（演出コマンド）に対応する演出コマンド受信時に実行される変動開始処理や、予告コマンド受信時に実行される予告処理や、大当り状態の演出を開始するための大当り開始処理などが含まれている。 Therefore, after analyzing the type of the newly received control command CMD '(ST64), the command-specific processing corresponding to the control command type is executed (ST65). The command-by-command processing (ST65) is executed when a change stop process executed when a stop command is received, a change start process executed when an effect command corresponding to a change pattern command (effect command) is received, or when a notice command is received. A notice process, a jackpot start process for starting the effect of the jackpot state, and the like are included.
また、演出制御部２２からテストコマンドを受けた場合には、図１７の処理が実行される。以下、図１７に基づいて説明する。何らかの制御コマンドを新規に受信したか否かが判定された後（ＳＴ９０）、テストコマンドＴＳＴａを受信したか否かが判定される（ＳＴ９１）。
When a test command is received from the
そして、テストコマンドＴＳＴａの転送を受けている場合には、ＶＤＰ６２の所定レジスタに、演算開始アドレスと演算終了アドレスと演算方法とを書き込むことで、ＶＤＰ６２に対して、ＣＧＲＯＭ６３（ＣＧ１〜ＣＧ４）のチェックサム演算を指示し、該当レジスタに算出されたチェックサム値を表示装置ＤＳに表示する（ＳＴ９２）。
When the test command TSTa has been transferred, the calculation start address, the calculation end address, and the calculation method are written in a predetermined register of the
図１０に関して説明した通り、所定の設定レジスタに、ワンチップマイコン６０からの指示が書き込まれると、ＶＤＰ６２は、ＣＧＲＯＭ６３の記憶データについて８ビット単位の加算演算を実行して、その加算結果を２バイト長で所定のレジスタＲｓＬ，ＲｓＨに保存する。なお、詳細には、先ずメモリＣＧ１とＣＧ２について、１６ビット×２個の加算結果を得て、表示装置ＤＳに表示し、次に、メモリＣＧ３とＣＧ４について、１６ビット×２個の加算結果を得て、表示装置ＤＳに表示する。
As described with reference to FIG. 10, when an instruction from the one-chip microcomputer 60 is written in a predetermined setting register, the
次に、画像制御部２３’のフラッシュメモリ６１（制御ＲＯＭ）について、ワンチップマイコン６０自身で、上記と同様の加算演算を実行して、その加算結果を表示装置ＤＳに表示する（ＳＴ９３）。その結果、図１７の下欄に例示する通り、表示画面の下五行には、フラッシュメモリ（ＰＧ）６１と、ＣＧ１と、ＣＧ２と、ＣＧ３と、ＣＧ４のチェックサム値が、各々、１６進数４桁で表示される。そのため開発時や、メンテナンス時において、不備のあるＲＯＭを確実に特定することができる。
Next, with respect to the flash memory 61 (control ROM) of the image control unit 23 ', the one-chip microcomputer 60 itself performs the same addition operation as described above, and displays the addition result on the display device DS (ST93). As a result, as illustrated in the lower column of FIG. 17, in the lower five lines of the display screen, the checksum values of the flash memory (PG) 61, CG1, CG2, CG3, and CG4 are
また、ステップＳＴ９１のＮＯ判定に続いて、テストコマンドＴＳＴｂの転送を受けているか否かが判定され（ＳＴ９４）、テストコマンドＴＳＴｂを受けている場合には、演出制御部２２のフラッシュメモリ４１について、そのプログラム部分（ＥＮ−ＲＯＭ）のチェックサム値を表示するべく、表示装置ＤＳの画面を準備する（ＳＴ９５）。なお、表示すべきチェックサム値（２バイト長）は、その後、ＤＣ＊＊やＤＤ＊＊の形式で、演出制御部２２から１バイト毎に送信されてくる。
Further, following the NO determination in step ST91, it is determined whether or not the test command TSTb has been transferred (ST94). If the test command TSTb has been received, the
そして、コマンドＤＣ＊＊や、コマンドＤＤ＊＊を演出制御部２２から受けた場合には、表示画面ＤＳにチェックサム値を１バイト毎に順番に表示する（ＳＴ９８〜ＳＴ９９）。なお、コマンドＤＣ＊＊や、コマンドＤＤ＊＊は、テストコマンドＴＳＴａの後でも送信されるので、同様の処理を実行する。図１７の最上欄には、ＥＮ−ＲＯＭ ０Ｘ−−−−として、１６進数４桁（１バイト）のチェックサム値（−−−−）が表示されている。
When the command DC ** or the command DD ** is received from the
一方、ステップＳＴ９４がＮＯ判定とされる場合には、テストコマンドＴＳＴｃの転送を受けているか否かが判定され（ＳＴ９６）、テストコマンドＴＳＴｃを受けている場合には、演出制御部２２のフラッシュメモリ４１について、その演出データ部分（ＥＤ−ＲＯＭ）のチェックサム値を表示するべく、表示装置ＤＳの画面を準備する（ＳＴ９７）。なお、表示すべきチェックサム値（２バイト長）は、その後、ＤＥ＊＊やＤＦ＊＊の形式で、演出制御部２２から送信されてくる。
On the other hand, if the determination in step ST94 is NO, it is determined whether or not the test command TSTc is transferred (ST96). If the test command TSTc is received, the flash memory of the
そして、コマンドＤＥ＊＊や、コマンドＤＦ＊＊を演出制御部２２から受けた場合には、表示画面ＤＳにチェックサム値を１バイト毎に順番に表示する（ＳＴ１００〜ＳＴ１０１）。なお、コマンドＤＥ＊＊や、コマンドＤＦ＊＊は、テストコマンドＴＳＴａの後でも送信されるので、同様の処理を実行する。図１７の最上欄の下には、ＥＤ−ＲＯＭ ０Ｘ−−−−として、１６進数４桁（１バイト）のチェックサム値（−−−−）が表示されている。
When the command DE ** or the command DF ** is received from the
以上の通り、本実施例では、３つのテストコマンドＴＳＴａ〜ＴＳＴｃを備えて構成されているので、必要に応じて、（１）演出制御部２２のフラッシュメモリ４１のプログラム（ＥＮ）チェック、（２）演出制御部２２のフラッシュメモリ４１の演出データ（ＥＤ）チェック、（３）演出制御部２２のフラッシュメモリ４１のプログラム及びデータと、画像制御部２３’のプログラム（ＰＧ）及びＣＧＲＯＭ（ＣＧ１〜ＣＧ４）のチェックを、実行することができる。
As described above, since the present embodiment is configured to include the three test commands TSTa to TSTc, (1) program (EN) check of the
演出動作の不具合には、（ａ）演出制御部２２のフラッシュメモリ４１を原因とするランプ演出異常や音声演出異常、（ｂ）画像制御部２３’の制御プログラムを原因とする画像演出異常、（ｃ）ＣＧデータに問題があると思われる画像演出異常など、多種多様であるが、本実施例の構成によれば、テストコマンドＴＳＴａ〜ＴＳＴｃを使い分けることで、不具合の原因を迅速に特定することができる。なお、テストコマンドの種別が、ＴＳＴａ〜ＴＳＴｃに限定されないのは勿論であり、図１９に示すようにＲＯＭ素子毎に、記憶内容の異常を個別にチェックする構成を採っても良い。
The malfunction of the rendering operation includes (a) a lamp rendering abnormality or a sound rendering abnormality caused by the
以上、テストコマンドを受けた場合について説明したが、通常の制御コマンドＣＭＤを受けた場合には、前記した、変動開始処理や、予告処理や、変動停止処理や、大当り開始処理についての画像演出を開始する。 The case where the test command is received has been described above. However, when the normal control command CMD is received, the image effects of the above-described change start process, notice process, change stop process, and jackpot start process are performed. Start.
続いて、図１６に戻って、コマンド別処理を終えた後の動作を説明する。コマンド別処理（ＳＴ６５）が終われば、画像演出（図柄変動動作）についての演出シナリオを作成又は更新して（ＳＴ６６）、Ｖブランク割込みを待つ（ＳＴ６７）。Ｖブランク割込みとは、表示装置ＤＳの垂直同期信号に同期して、ＶＤＰ６２からワンチップマイコン６０に供給される割込みを意味する。
Next, returning to FIG. 16, the operation after the completion of the command processing will be described. When the command-by-command processing (ST65) ends, an effect scenario for the image effect (symbol changing operation) is created or updated (ST66), and a V blank interrupt is waited (ST67). The V blank interrupt means an interrupt supplied from the
そして、Ｖブランク割込みがあれば、ステップＳＴ６６の処理で更新された演出シナリオに基づいて、ＶＤＰ６２のレジスタに必要な動作パラメータを書込むことで、画像演出を進行させて（ＳＴ６８）、ステップＳＴ６２の処理に戻る。なお、画像演出進行処理（ＳＴ６８）では、一区切りの演出開始時にエラーカウンタをゼロクリアする。 Then, if there is a V blank interrupt, based on the effect scenario updated in the process of step ST66, the image effect is advanced by writing necessary operation parameters in the register of the VDP 62 (ST68). Return to processing. In the image effect progress process (ST68), the error counter is cleared to zero at the start of a single effect.
最後に、図１６（ｃ）に基づいてＲＯＭエラー割込みについて説明する。先に説明した通り、このＲＯＭエラー割込みは、ＶＤＰ６２が、ＣＧＲＯＭ６３からスプライトデータを読み終えたタイミングでチェックサムエラーが生じた時に起動される。
Finally, the ROM error interrupt will be described with reference to FIG. As described above, this ROM error interrupt is activated when a checksum error occurs at the timing when the
ＲＯＭエラー割込みが起動されると、該当するエラーカウンタＥＲｉを＋１した後、更新後のエラーカウンタＥＲｉの値が判定される（ＳＳ１０〜ＳＳ１１）。ここで、エラーカウンタＥＲｉは、データ異常が認められたスプライトｉを特定した１４ビットと、エラーカウンタＥＲｉとして機能する最下位２ビットとを含んで構成されている。 When the ROM error interrupt is activated, the corresponding error counter ERi is incremented by 1, and the value of the updated error counter ERi is determined (SS10 to SS11). Here, the error counter ERi is configured to include 14 bits specifying the sprite i in which the data abnormality is recognized, and the least significant 2 bits functioning as the error counter ERi.
したがって、特定のスプライトｉについて、始めてＲＯＭエラー割込みが生じた場合には、そのスプライトについてのエラーカウンタＥＲｉが、ステップＳＳ１０の処理で生成されて、ワークエリアに格納されることになる。なお、画像制御部２３’は、画像演出の進行を統括的に制御しているので、ＲＯＭエラーが生じたタイミングのスプライトを特定することができる。 Therefore, when a ROM error interrupt occurs for a specific sprite i for the first time, the error counter ERi for that sprite is generated in the process of step SS10 and stored in the work area. Since the image control unit 23 'comprehensively controls the progress of the image effect, it is possible to specify the sprite at the timing when the ROM error occurs.
そして、更新後のエラーカウンタＥＲｉの下位２ビットが許容値（＝１）を超えていない場合には、割込み処理で使用されたスタック領域を開放した後に、制御プログラムの先頭番地にジャンプさせる（ＳＳ１２）。その結果、その後は、図１６（ｂ）に示すホットスタート処理（ＳＴ７８〜ＳＴ８２）が実行され、適当なタイミングに遡って画像演出が再実行される。 If the lower two bits of the updated error counter ERi do not exceed the allowable value (= 1), the stack area used in the interrupt processing is released and then jumped to the start address of the control program (SS12 ). As a result, after that, the hot start process (ST78 to ST82) shown in FIG. 16B is executed, and the image effect is reexecuted retroactively.
このような処理を実行するのは、ＣＧＲＯＭの読み取りエラーは生じたものの、ＣＧＲＯＭそのものが破壊されているのではなく、ノイズなどに起因するビット化けの可能性もあるからである。したがって、各スプライトについて、初回のＲＯＭエラー割込みは、許容されることになる。 The reason why such a process is executed is that although a CGROM read error has occurred, the CGROM itself is not destroyed, and there is a possibility of bit corruption due to noise or the like. Thus, for each sprite, the first ROM error interrupt will be allowed.
一方、ステップＳＳ１１の判定において、更新後のエラーカウンタＥＲｉの下位２ビットが２となって許容値（＝１）を超えている場合には、ＣＧＲＯＭ６３そのものが破壊されていると判断して、表示装置ＤＳにエラー報知画面を表示して画像演出を完全に停止する。これは、ＣＧＲＯＭ６３そのものが破壊されていると考えられる以上、遊技機を継続して動作させると異常な画面によって遊技者に不快感を与えるおそれがあるからである。
On the other hand, if it is determined in step SS11 that the lower 2 bits of the updated error counter ERi are 2 and exceed the allowable value (= 1), it is determined that the
なお、ここでは、異常スプライトを特定してエラーカウンタＥＲｉを更新したが、必ずしも限定されず、単純に、ＣＧＲＯＭの読み取りエラーの回数をカウントするのも好適である。この場合には、異常割込みの回数が異常値に達すれば、表示装置ＤＳにエラー報知画面を表示して画像演出を完全に停止すれば良い。これは、何れかのスプライトに異常ビットが存在する旨を報知すれば、その後のメンテナンスが可能となるからである。 Although the error counter ERi is updated by specifying an abnormal sprite here, it is not necessarily limited, and it is also preferable to simply count the number of reading errors of the CGROM. In this case, if the number of abnormal interruptions reaches an abnormal value, an error notification screen may be displayed on the display device DS to completely stop the image effect. This is because if any sprite is notified that an abnormal bit exists, the subsequent maintenance becomes possible.
そして、このような状態の遊技機は、例えば、メーカ修理の対象となるが、その場合には、検査装置ＥＸを使用することで、異常のあるＣＧＲＯＭ（ＣＧ１〜ＣＧ４）を具体的に特定することができ、迅速に故障修理を終えることができる。 The gaming machine in such a state is, for example, a maker repair target. In that case, the abnormal CGROM (CG1 to CG4) is specifically identified by using the inspection apparatus EX. And can quickly complete repairs.
ところで、上記の実施例では、同一構成で、同一グレードのメモリ素子を４個使用してＣＧＲＯＭ６３を構成したが（ＣＧ１〜ＣＧ４）、必ずしも限定されない。すなわち、ＣＧＲＯＭ６３の特定ビットが破壊される場合でも、その破壊が致命的な場合と、そうでない場合があるので、この点を踏まえた回路構成を採るのも好ましい。
In the above embodiment, the
具体的には、ＣＧデータのうち、パターンアトリビュート（ヘッダ部）の破壊は致命的であるが、パターンデータ（本体部）は、それほどでもなく、特に、パターンデータが圧縮されていない場合には、１ビットの破壊は事実上問題にならない可能性が高い。そこで、ヘッダ部と本体部とをメモリ素子上で分離して、ヘッダ部を信頼性の高いメモリ素子に記憶し、本体部を通常のメモリ素子に記憶させるのが好適である。 Specifically, in the CG data, the destruction of the pattern attribute (header part) is fatal, but the pattern data (main body part) is not so much, especially when the pattern data is not compressed, The destruction of one bit is not likely to be a problem in practice. Therefore, it is preferable that the header part and the main body part are separated on the memory element, the header part is stored in a highly reliable memory element, and the main body part is stored in a normal memory element.
図１８は、このような構成を示すブロック図であり、この実施例では、ＶＤＰ６２とＣＧＲＯＭ６３（ＣＧ１〜ＣＧ４）とは、２３ビット長のＲＯＭ用アドレスバスと、３２ビット長のＲＯＭ用データバスとで接続されている。また、ＣＥ０〜ＣＥ３は、各メモリ素子ＣＧ１〜ＣＧ４を選択するためのチップイネーブル信号である。そのため、ＣＧ１〜ＣＧ４を独立的にアクセスすることができる。
FIG. 18 is a block diagram showing such a configuration. In this embodiment, the
また、ＲＯＭ用アドレスバスを使用するので、ランダムアクセスを実行しても何ら支障が生じない。そこで、この実施例では、全てのスプライト情報について、そのヘッダ部をメモリＣＧ１に配置する一方、全てのスプライトの本体部データを、その他のＣＧ２〜ＣＧ４の適所に配置している。そして、ヘッダ部には、前記したアトリビュート情報と、チェックサムデータに加えて、当該スプライトの本体部データの先頭アドレス情報が記憶されている。先に説明した通り、メモリＣＧ１は高価ではあるが信頼性が高いので、これらのヘッダ情報が破壊される可能性が低く、不自然な画像演出が出現される可能性が大幅に軽減される。 In addition, since the ROM address bus is used, no problem occurs even if random access is executed. Therefore, in this embodiment, the header portion of all sprite information is arranged in the memory CG1, while the main body portion data of all sprites are arranged at other appropriate positions CG2 to CG4. In the header portion, in addition to the attribute information and checksum data, the head address information of the main body data of the sprite is stored. As described above, since the memory CG1 is expensive but highly reliable, it is unlikely that the header information is destroyed, and the possibility that an unnatural image effect will appear is greatly reduced.
なお、この実施例では、ＣＧＲＯＭ６３に記憶されている全スプライトのヘッダ情報は、最初にメモリＣＧ１がアクセスされた後、ＳＤＲＡＭ６４の常駐領域に記憶させるのも好適である。このような構成を採ると、表示すべきスプライトが変更される毎に、メモリＣＧ１をアクセスする無駄がなく、必要なＣＧデータを迅速に取得することができる。
In this embodiment, the header information of all the sprites stored in the
但し、この構成の場合には、常駐領域に記憶されたヘッダ情報は、適宜なタイミング（少なくとも、ＲＯＭエラーが発生したタイミング）では、メモリＣＧ１から読み直すよう構成される。そのため、ＳＤＲＡＭ６４のヘッダ情報が、万一、ビット化けすることがあっても問題は生じない。また、ＳＤＲＡＭ６４にヘッダ情報を常駐させる構成を採ると、メモリＣＧ１に対するランダムアクセスの回数を大幅に抑制できるので、ＶＤＰ６２と、メモリＣＧ１〜ＣＧ４とを、ＲＯＭ用アドレスバスを使用することなく接続することができる。すなわち、ＲＯＭ用アドレスバスを使用する図１８の回路構成に代えて、ＲＯＭ用アドレスバスを使用しない図８の回路構成を採ることができる。
However, in this configuration, the header information stored in the resident area is reread from the memory CG1 at an appropriate timing (at least when a ROM error occurs). Therefore, no problem occurs even if the header information of the
以上説明した本発明の実施例によれば、製品開発時や故障修理時などの任意のタイミングで、メモリ（ＲＯＭ）のデータをチェックできるので、音声データや画像データなどを記憶するメモリが正常に動作しているか否かの動作試験を簡素化することができる。また、故障修理時において、問題のある電子部品を迅速に特定することができる。 According to the embodiment of the present invention described above, since the data in the memory (ROM) can be checked at any timing such as product development or failure repair, the memory for storing audio data, image data, etc. It is possible to simplify the operation test of whether or not it is operating. Further, it is possible to quickly identify a problematic electronic component at the time of failure repair.
なお、実施例で説明した具体的な記載内容は、特に本発明を限定するものではなく適宜に変更可能である。また、本発明の適用は、必ずしも、弾球遊技機に限定されないのは勿論である。 In addition, the specific description content demonstrated in the Example does not specifically limit this invention, and can be changed suitably. Needless to say, the application of the present invention is not necessarily limited to a ball game machine.
ＧＭ 遊技機
２２ 演出制御部
２３’ 画像制御部
ＤＳ 表示装置
６３ 不揮発性メモリ
この種の遊技機では、各種の演出を複雑化かつ豊富化したいところである。 In this type of gaming machine, we want to make various productions complicated and rich .
この発明は、上記の課題に鑑みてなされたものであって、迫力ある各種の演出を安定して実行できる遊技機を提供することを目的とする。 This invention is made in view of said subject, Comprising: It aims at providing the gaming machine which can perform powerful various effects stably .
上記の目的を達成するため、本発明は、所定のスイッチ信号に起因する抽選処理を実行して、その抽選結果に対応する画像演出を実行する遊技機であって、抽選処理を実行して抽選結果を特定する制御コマンドを出力する主制御部と、前記制御コマンドが特定する抽選結果に対応する画像演出を、表示装置を使用して実行する画像制御部と、を有して構成され、前記画像制御部は、画像制御部の制御プログラムを不揮発的に記憶する第一メモリと、第一メモリに記憶されている制御プログラムに基づいて、上流側の制御部から各種の制御コマンドを受信すると共に、受信した所定の制御コマンドに基づいて、一連の画像演出の進行を統括的に制御するコンピュータ回路と、画像演出の基礎データであるＣＧデータを不揮発的に記憶する第二メモリと、コンピュータ回路からの指示に基づいて第二メモリから必要データを読み出し、所定の画像信号を生成して、ＬＶＤＳ信号に変換して表示装置に出力する画像処理回路と、を有して構成され、前記第二メモリには、前記画像演出を実現する単位絵柄となる複数のスプライトが、ＣＧデータとして各々記憶され、各スプライトを特定するＣＧデータは、そのスプライトを画素毎に特定するパターン情報と、そのパターン情報に固有の属性値を特定するヘッダ情報とに区分されて、前記ヘッダ情報には、当該スプライトの縦方向と横方向の大きさを特定する情報と、当該スプライトのパターン情報の正当性を判定可能なチェックデータとが含まれている。 In order to achieve the above-described object, the present invention is a gaming machine that executes a lottery process caused by a predetermined switch signal and executes an image effect corresponding to the lottery result. a main controller for outputting a control command for specifying a result, the image effect corresponding to the lottery result of the control command is identified, is configured to have an image control unit that executes by using the display device, wherein The image control unit receives various control commands from the upstream control unit based on the first memory that stores the control program of the image control unit in a non-volatile manner and the control program stored in the first memory. , based on a predetermined control command received, and a computer circuit for centrally controlling the progress of the series of image effect, a second main for nonvolatile storage of CG data is basic data for image effects Reading and Li, the required data from the second memory based on an instruction from the computer circuit generates a predetermined image signal, it includes an image processing circuit for outputting to the display device is converted into LVDS signals, the configuration The second memory stores a plurality of sprites as unit pictures for realizing the image effect as CG data, and the CG data for specifying each sprite has pattern information for specifying the sprite for each pixel. And header information that specifies attribute values unique to the pattern information. The header information includes information specifying the vertical and horizontal sizes of the sprite, and pattern information of the sprite. Check data that can determine the validity is included .
上記した本発明の遊技機によれば、迫力ある各種の演出を安定して実行することができる。 According to the gaming machine of the present invention described above, powerful various effects can be stably executed .
Claims (2)
抽選処理を実行して抽選結果を特定する制御コマンドを出力する主制御部と、制御コマンドが特定する抽選結果に対応する画像演出を、表示装置を使用して実行する画像制御部と、を有して構成され、
前記画像制御部は、
第一不揮発性メモリに記憶されている制御プログラムに基づいて、一連の画像演出を統括的に制御するコンピュータ回路と、
ＣＧデータを記憶する第二不揮発性メモリから、コンピュータ回路の指示に基づいて必要データを読み出して、所定の画像信号を生成して表示装置に出力する画像処理回路と、を有して構成され、
コンピュータ回路が検査装置から検査コマンドを受けると機能して、第二不揮発性メモリの記憶内容のチェック演算に関して、演算開始アドレスと、演算終了アドレスと、チェック演算の演算内容と、を特定して、演算開始を画像処理回路に指示する第一手段と、
その後、画像処理回路が指示されたチェック演算を完了すると機能して、その演算結果を、画像処理回路の一時記憶部に配置する第二手段と、
一時記憶部に配置された演算結果を取得したコンピュータ回路が、演算結果を表示装置に表示するべく画像処理回路に指示する第三手段と、を有し、
前記チェック演算の演算結果は、第二不揮発性メモリのメモリ素子毎に算出されることを特徴とする遊技機。 A gaming machine that executes a lottery process caused by a predetermined switch signal and executes an image effect corresponding to the lottery result,
A main control unit that executes a lottery process and outputs a control command for specifying a lottery result; and an image control unit that executes an image effect corresponding to the lottery result specified by the control command using a display device. Configured,
The image control unit
A computer circuit for comprehensively controlling a series of image effects based on a control program stored in the first nonvolatile memory;
An image processing circuit that reads necessary data from a second nonvolatile memory that stores CG data based on an instruction from a computer circuit, generates a predetermined image signal, and outputs the image signal to a display device;
The computer circuit functions when it receives a test command from the test device, and regarding the check calculation of the storage content of the second nonvolatile memory, specifies a calculation start address, a calculation end address, and a check calculation calculation content, First means for instructing the image processing circuit to start computation;
Thereafter, the image processing circuit functions when the instructed check calculation is completed, and a second means for arranging the calculation result in the temporary storage unit of the image processing circuit;
The computer circuit that has acquired the calculation result arranged in the temporary storage unit has third means for instructing the image processing circuit to display the calculation result on the display device,
The game machine according to claim 1, wherein the calculation result of the check calculation is calculated for each memory element of the second nonvolatile memory.
The gaming machine according to claim 1, wherein the calculation result of the check calculation is configured to be displayed by specifying a memory element.
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