JP2017005693A - 撮像装置およびその動作方法、ならびに電子機器 - Google Patents

撮像装置およびその動作方法、ならびに電子機器 Download PDF

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Abstract

【課題】消費電力の低減が可能な撮像装置を提供すること。【解決手段】画素と、第１乃至第７の回路とを有する撮像装置である。画素はマトリクス状に配置されて画素アレイを構成し、第１および第２の回路により画素アレイの行および列を選択し、第３の回路により、選択された画素の第１のフレームの撮像データと、第２のフレームの撮像データとの差分計算を行い、第４および第５の回路により、差分計算を行った画素または直前に差分計算を行った画素の行アドレスおよび列アドレスを出力する。また、指定した画素アレイの領域を規定する行アドレスおよび列アドレスを第６の回路に記憶し、記憶された領域に含まれる座標と、差分が検出された画素の座標とを第７の回路により比較する。そして、差分が検出された画素の座標が、第６の回路により記憶された領域に含まれる場合に第３のフレームの撮像データを取得し、表示装置および記憶装置などの外部機器に出力する。【選択図】図１

Description

本発明の一態様は、撮像装置およびその動作方法、ならびに電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
リーク電流の小さいトランジスタを画素のトランジスタに用いて、画像データを書き換える頻度を減らす表示装置が提案されている（例えば特許文献１）。画像データの書き換えは、差分検出用フレームの画像データと、基準フレームの画像データを差分処理によるデジタル処理によって比較し、このデジタル処理結果に基づいて、画像データの書き換えの要否を判定している。画像データが書き換えられる頻度を減らすことで、表示装置における消費電力の低減を図っている。
米国特許出願公開第２０１１／００９０２０４号明細書
撮像装置のさらなる消費電力の低減を図るためには、撮像データが書き換えられる頻度をさらに減らすことが望まれる。また、これにより、撮像データを記憶装置に保存する場合、記憶容量を節約することができる。
本発明の一態様は、新規な撮像装置、新規な撮像装置の動作方法および新規な電子機器等を提供することを課題の一とする。
または、本発明の一態様は、消費電力の低減を実現できる、新規な構成の撮像装置等を提供することを課題の一とする。または、本発明の一態様は、画素に書き込まれた撮像データを保持した状態で撮像データの書き換えの要否を判定できる、新規な構成の撮像装置等を提供することを課題の一とする。または、本発明の一態様は、撮像データを保存するための記憶装置の記憶容量を節約できる、新規な構成の撮像装置等を提供することを課題の一とする。
または、本発明の一態様は、消費電力の低減を実現できる、新規な撮像装置の動作方法等を提供することを課題の一とする。または、本発明の一態様は、画素に書き込まれた撮像データを保持した状態で撮像データの書き換えの要否を判定できる、新規な撮像装置の動作方法等を提供することを課題の一とする。または、本発明の一態様は、撮像データを保存するための記憶装置の記憶容量を節約できる、新規な撮像装置の動作方法等を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、および／または他の課題のうち、少なくとも一つの課題を解決するものである。
本発明の一態様は、画素と、第１の回路と、第２の回路と、第３の回路と、第４の回路と、第５の回路と、第６の回路と、第７の回路と、を有する撮像装置である。画素はマトリクス状に配置されて画素アレイを構成し、第１の回路は画素アレイの行を選択する機能を有し、第２の回路は画素アレイの列を選択する機能を有し、第３の回路は、第１の回路および第２の回路によって選択された画素の、第１のフレームの撮像データと、第２のフレームの撮像データとの差分計算を行う機能を有する。また、第４の回路は差分計算の対象となった画素の行アドレスを出力する機能を有し、第５の回路は差分計算の対象となった画素の列アドレスを出力する機能を有する。さらに、第６の回路は、指定した画素アレイの領域を規定する行アドレスおよび列アドレスを記憶する機能を有し、第７の回路は、第６の回路に記憶された行アドレスおよび列アドレスで規定される領域に含まれる座標と、差分が検出された画素の行アドレスおよび列アドレスから構成される座標とを比較する機能を有することを特徴とする。
また、本発明の一態様の撮像装置は、差分が検出された画素の行アドレスおよび列アドレスから構成される座標が、第６の回路に記憶された領域に含まれる場合に第３のフレームの撮像データを取得し、該撮像データを外部機器に出力する機能を有していてもよい。
また、本発明の一態様の撮像装置は、指定した画素アレイの行アドレスおよび列アドレスがそれぞれ２個ずつ第６の回路に記憶されて四の座標を構成し、差分が検出された画素の行アドレスおよび列アドレスから構成される座標が、第６の回路に記憶された四の座標で囲われた四角形の内部に含まれる場合に、第３のフレームの撮像データを取得し、該撮像データを外部機器に出力する機能を有していてもよい。
また、本発明の一態様の撮像装置において、画素はトランジスタと、光電変換素子を有していてもよい。該トランジスタは、活性層が酸化物半導体を有し、該酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有していてもよい。
また、光電変換素子は、光電変換層にセレンまたはセレンを含む化合物を有していてもよい。
また、撮像装置の動作方法も本発明の一態様である。該動作方法では、第１のステップにおいて、第１のフレームの撮像データを取得し、第２のステップにおいて、第１のフレームの撮像データを外部機器に出力し、第３のステップにおいて、前記第１のステップに戻るか否かを判定し、前記第１のステップに戻らない場合は、第２のフレームの撮像データの取得を行った後、第４のステップにおいて、第３のフレームの撮像データの取得を行った後に、第２のフレームの撮像データと、第３のフレームの撮像データとの差分計算を一の画素ごとに行い、さらに差分計算の対象となった画素の行アドレスおよび列アドレスを計算する。差分が検出されなかった場合は、第４のステップに戻り、第４のステップにおいて差分が検出された場合は、第５のステップにおいて、撮像データを外部機器に出力するか否かを判定し、撮像データを外部機器に出力しない場合は第４のステップに戻り、撮像データを外部機器に出力する場合は、第６のステップにおいて、第４のフレームの撮像データの取得を行い、第７のステップにおいて第４のフレームの撮像データを外部機器に出力した後、第４のステップに戻る。
また、本発明の一態様の撮像装置の動作方法は、第４のステップでの差分計算により差分が検出されなかった場合および／または、第５のステップにより撮像データを外部機器に出力しないと判定された場合は、第２のフレームの撮像データの取得を行った後、第４のステップに戻ってもよい。
また、本発明の一態様の撮像装置の動作方法は、画素を複数配置して形成された画素アレイの領域を指定し、差分が検出された画素の行アドレスおよび列アドレスから構成される座標が画素アレイの領域に含まれる場合に、第６のステップにより第４のフレームの撮像データを取得し、第７のステップにおいて該撮像データを外部機器に出力してもよい。
また、本発明の一態様の撮像装置の動作方法は、画素アレイの行アドレスおよび列アドレスをそれぞれ２個ずつ指定することにより四の座標を指定し、四の座標で囲われた四角形の内部を画素アレイの領域としてもよい。
なお、上記外部機器は、表示装置および／または記憶装置としてもよい。
本発明の一態様の撮像装置と、表示装置と、を有する電子機器も本発明の一態様である。
本発明の一態様は、新規な撮像装置、新規な撮像装置の動作方法および新規な電子機器等を提供することができる。
または、本発明の一態様は、消費電力の低減を実現できる、新規な構成の撮像装置等を提供することができる。または、本発明の一態様は、画素に書き込まれた撮像データを保持した状態で撮像データの書き換えの要否を判定できる、新規な構成の撮像装置等を提供することができる。または、本発明の一態様は、撮像データを保存するための記憶装置の記憶容量を節約できる、新規な構成の撮像装置等を提供することができる。
または、本発明の一態様は、消費電力の低減を実現できる、新規な撮像装置の動作方法等を提供することができる。または、本発明の一態様は、画素に書き込まれた撮像データを保持した状態で撮像データの書き換えの要否を判定できる、新規な撮像装置の動作方法等を提供することができる。または、本発明の一態様は、撮像データを保存するための記憶装置の記憶容量を節約できる、新規な撮像装置の動作方法等を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、および／または他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
撮像装置のブロック図。 撮像装置のブロック図。 撮像装置の動作を説明するフローチャート。 撮像データの外部機器への出力判定について説明する図。 撮像装置の画素回路を説明する図。 撮像動作を説明するタイミングチャート。 撮像動作を説明するタイミングチャート。 撮像装置の画素回路を説明する図。 撮像装置の画素回路を説明する図。 撮像装置の画素回路を説明する図。 撮像装置の画素回路を説明する図。 撮像装置の画素回路を説明する図。 撮像装置の画素回路を説明する図。 ローリングシャッタ方式およびグローバルシャッタ方式の動作を説明する図。 撮像装置の画素回路を説明する図。 撮像装置の画素回路を説明する図。 撮像装置の差分検出回路を説明する図。 撮像装置の差分検出動作を説明するタイミングチャート。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図および回路図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 湾曲した撮像装置を説明する図。 表示装置の画素回路を説明する図。 表示装置の画素回路を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 酸化物半導体層を説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 撮像装置を収めたパッケージの斜視図および断面図。 撮像装置を収めたパッケージの斜視図および断面図。 監視装置の構成を説明する図。 監視装置の用途を説明する図。 電子機器を説明する図。 試料のＸＲＤスペクトルの測定結果を説明する図。 試料のＴＥＭ像、および電子線回折パターンを説明する図。 試料のＥＤＸマッピングを説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
ここで、ソースとドレインとは、トランジスタの構造または動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、「ソース」という用語と、「ドレイン」という用語とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電層、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（または介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（または第１の端子など）とトランジスタのドレイン（または第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（または第１の端子など）からトランジスタのドレイン（または第２の端子など）への電気的パスであり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（または第２の端子など）からトランジスタのソース（または第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電層、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としての機能を有する場合は、一の導電層が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電層が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
なお、「膜」という用語と、「層」という用語とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
（実施の形態１）
本発明の一態様の撮像装置の構成について図面を用いて説明する。
本明細書等において撮像装置とは、撮像機能を有する装置全般を指す。または、撮像機能を有する回路、あるいは該回路を含むシステム全体を撮像装置という。
本明細書等において、表示装置とは、表示機能を有する装置全般を指す。表示装置は、複数の画素、および画素を駆動する回路等を有する。また、表示装置は、制御回路、電源回路、信号生成回路等を含む場合がある。
図１は、本発明の一態様の撮像装置の構成を示すブロック図である。撮像装置１０は、画素１１、回路１３、回路１４、回路１５、回路１６、回路１７、回路１８、回路１９、回路２１および回路２２を有する。画素１１はマトリクス状に配置されてｎ行ｍ列（ｎ，ｍは自然数）の画素アレイ１２を構成している。
また、撮像装置１０の外部に表示装置２３および記憶装置２４などの外部機器を設けることができる。記憶装置２４として、ハードディスク、磁気ディスク、光磁気ディスク（ＭＯ；Ｍａｇｎｅｔｏ−Ｏｐｔｉｃａｌ ｄｉｓｋ）、フラッシュメモリなどの任意の不揮発性メモリを用いることができる。
回路１３は、画素アレイ１２の行を選択する、行ドライバとしての機能を有することができる。回路１４は、画素アレイ１２の列を選択する、第１の列ドライバとしての機能を有することができる。回路１５は、Ａ／Ｄ変換回路としての機能を有することができる。
回路１６は、各画素１１から出力されたアナログデータである撮像データに対してデータ処理を行う機能を有することができる。回路１７は、回路１６によるデータ処理を行う列の画素１１を選択する、第２の列ドライバとしての機能を有することができる。
回路１８は、回路１３により選択された行の画素１１の行アドレスを計算する機能を有することができる。回路１９は、回路１７により選択された列の画素１１の列アドレスを計算する機能を有することができる。回路２１は、指定した画素アレイ１２の領域を規定する行アドレスおよび列アドレスを記憶する機能を有することができる。回路２２は、回路１６から出力された信号と、回路１８から出力された行アドレスおよび回路１９から出力された列アドレスと、回路２１に記憶された行アドレスおよび列アドレスと、をもとに、撮像データを外部機器に出力するか否かを判定する機能を有することができる。
ここで、画素アレイ１２の領域とは、画素１１の座標の集合を意味する。また、座標とは、画素アレイ１２の何番目の行および何番目の列に配置された画素かを示す数値の組であり、行アドレスおよび列アドレスにより規定される。例えば、画素１１［１，１］は、１行１列目に配置された画素１１を示す。また、画素１１［ｎ，ｍ］は、ｎ行ｍ列目に配置された画素１１を示す。
回路１３、回路１４および回路１７には、様々な回路、例えば、デコーダやシフトレジスタ等が用いられる。
なお、回路１４および回路１７は、同じ回路構成としてもよいし、違う回路構成としてもよい。また、図２に示すように、回路１４と回路１７を共通化して、回路２５としてもよい。
次に、図１に示す撮像装置１０の動作について、図３に示すフローチャートを用いて説明する。なお、撮像装置１０は、第１のモードまたは第２のモードにより動作することができる。
まず、第１のモードによる撮像を行う（Ｓ１）。該モードでは、すべての画素１１で撮像データ３１を取得する。取得した撮像データ３１は、回路１５でデジタルデータに変換後、外部機器へ出力する（Ｓ２）。
つまり、第１のモードは、撮像データを取得して外部機器へ出力する撮像モードである。
次に、第２のモードに切り替えるか否かの判定を行う（Ｓ３）。あらかじめ設定した切り替え条件が満たされていない場合、Ｓ１乃至Ｓ３を再度行う。なお、切り替え条件として、例えば指定した時間が経過、あるいは第２のモードに切り替える信号の入力などが挙げられる。
切り替え条件が満たされている場合、第２のモードにより基準フレームの撮像データの取得および差分検出用フレームの撮像データの取得を行う。該モードでは、回路１３によって画素アレイ１２の行を選択しつつ、回路１７によって画素アレイ１２の列を選択することにより、一の画素１１を選択する。そして、選択した画素１１により基準フレームの撮像データを取得して回路１６に出力した後、選択した画素１１により差分検出用フレームの撮像データを取得して回路１６に出力する。
その後、基準フレームの撮像データと、差分検出用フレームの撮像データとの間で差分計算を行う（Ｓ４）。また、回路１６が信号３６を生成する。差分が検出された場合は信号３６をアクティブとし、差分が検出されなかった場合は非アクティブとする。なお、差分計算の結果を表す差分データは、画素１１に保存することができる。
つまり、第２のモードは、基準フレームの撮像データと差分検出用フレームの撮像データの差分を検出する、差分検出モードである。
ここで、信号３６をアクティブにするとは、例えば”Ｈ”の信号（高電位の信号ともいう）を出力することをいう。逆に信号３６を非アクティブにするとは、例えば”Ｌ”の信号（低電位の信号ともいう）を出力することをいう。信号３６の論理は、逆でもよい。
なお、本明細書において”Ｌ”は例えば接地電位とすることができる。
回路１６による差分計算の方法として、画素１１から出力された基準フレームの撮像データに起因する電流値と、差分検出用フレームの撮像データに起因する電流値との差によって差分の有無を判定する方法などを用いることができる。電流値に差が生じれば差分ありと判定され、生じなければ差分なしと判定される。該方法を実現するための回路１６の具体的な回路構成および動作については後述する。
また、差分計算の対象となった画素１１の座標を構成する行アドレス３２を回路１８により計算し、列アドレス３３を回路１９により計算する。そして、行アドレス３２および列アドレス３３を、アドレス信号として回路２２に出力する。なお、クロック信号３４を回路１３および回路１８に供給することにより、回路１３による画素アレイ１２の行の選択と、回路１８による行アドレス３２の計算とを同期して行うことができる。また、クロック信号３５を回路１７および回路１９に供給することにより、回路１７による画素アレイ１２の列の選択と、回路１９による列アドレス３３の計算とを同期して行うことができる。
なお、本発明の一態様では差分の有無に関わらず、差分計算を行うすべての画素１１について、行アドレス３２を回路１８により計算し、列アドレス３３を回路１９により計算しているが、差分が検出された画素１１の行アドレス３２および列アドレス３３のみ計算してもよい。
差分が検出されず、信号３６が非アクティブとなった場合はＳ４に戻って再度差分検出用フレームの撮像データの取得を行い、基準フレームと、該差分検出用フレームとの間で差分計算を行う。
第２のモードでは、例えば１行１列目の画素１１を選択して差分計算を行い、次に１行２列目の画素１１を選択して差分計算を行い、１行ｍ列目の画素１１まで順次選択して差分計算を行う。２行目以降の画素１１についても１行目の画素１１と同様の手順で１列目の画素１１からｍ列目の画素１１まで順次差分計算を行う。そしてｎ行ｍ列目の画素１１について差分計算を行ったら、再度１行１列目の画素１１からｎ行ｍ列目の画素１１について順次差分計算を行う。画素１１のいずれかにおいて、基準フレームの撮像データと差分検出用フレームの撮像データとの間に差分が検出された時点で信号３６がアクティブとなる。
なお、基準フレームの撮像データは、回路１６に保持することができる。このため、差分計算で差分が検出されず、再び第２のモードによる動作を行う場合、基準フレームの撮像データの取得は行ってもよいし、行わなくてもよい。基準フレームの撮像データの取得を行う場合、保持された撮像データが時間の経過などにより変化していたとしても精度の高い差分計算を行うことができる。基準フレームの撮像データの取得を行わない場合、消費電力を低減することができ、また動作を高速化することができる。
差分が検出され、信号３６がアクティブとなった場合は、撮像データを外部機器へ出力するか否かの判定を、回路２２により行う（Ｓ５）。以下に、Ｓ５における動作の一例について詳細に説明する。
撮像装置１０を動作させるに先立って、回路２１に、画素アレイ１２中の領域４１（図４参照）を規定する行アドレス３７および列アドレス３８を記憶させる。なお、行アドレス３７および列アドレス３８の回路２１への記憶は、撮像装置１０の動作中に行ってもよい。
領域４１において基準フレームの撮像データと差分検出用フレームの撮像データとの間に差分を検出した場合に、第１のモードにより新たに撮像データを取得して外部機器へ出力する。なお、行アドレス３７および列アドレス３８はそれぞれ複数指定して領域を規定することができる。例えば各アドレスが指定する座標を結んで囲われた領域を領域４１とすることができる。また、例えば各アドレスが指定する座標を直線または線分で結び、該直線上または該線分上を領域４１とすることもできる。また、例えば各アドレスが指定する座標そのものを領域４１とすることもできる。
そして、Ｓ４により差分が検出され、信号３６がアクティブになった場合、領域４１が有する座標と、差分が検出された（信号３６がアクティブになる直前に回路１６により差分計算を行っていた）画素１１の行アドレス３２および列アドレス３３から構成される座標４２とを回路２２により比較する。なお、領域４１および座標４２は図１には図示していない。そして、回路２２は信号３９を生成し、座標４２が領域４１に含まれる場合は、撮像データの外部機器への出力条件を満たしているとして信号３９をアクティブとする。また、座標４２が領域４１に含まれない場合は、撮像データの外部機器への出力条件を満たしていないとして信号３９を非アクティブとする。
ここで、座標４２が領域４１に含まれるとは、座標４２が、領域４１が有する座標のうちの１つと一致することを意味する。また、座標４２が領域４１に含まれないとは、座標４２が、領域４１が有する座標と１つも一致しないことを意味する。
また、信号３９をアクティブにするとは、信号３６と同様に例えば”Ｈ”の信号を出力することをいう。逆に信号３９を非アクティブにするとは、例えば”Ｌ”の信号を出力することをいう。信号３９の論理は、逆でもよい。
なお、撮像装置１０において、回路２１を有しない構造とすることもできる。この場合、行アドレス３７および列アドレス３８を直接回路２２に供給する。
次に、前述した撮像データの外部機器への出力判定の具体例について、図４を用いて説明する。
画素アレイ１２において、左上の画素１１の座標は［１，１］、右下の画素１１の座標は［ｎ，ｍ］とする。そして、”ｘｍｉｎ”および”ｘｍａｘ”が行アドレス３７として、”ｙｍｉｎ”および”ｙｍａｘ”が列アドレス３８として、それぞれ回路２１に記憶されている。ここで、１≦ｘｍｉｎ≦ｘｍａｘ≦ｎ（ｘｍｉｎは１以上ｘｍａｘ以下、ｘｍａｘはｘｍｉｎ以上ｎ以下）、１≦ｙｍｉｎ≦ｙｍａｘ≦ｍ（ｙｍｉｎは１以上ｙｍａｘ以下、ｙｍａｘはｙｍｉｎ以上ｍ以下）とする。また、ｘｍｉｎ、ｘｍａｘ、ｙｍｉｎおよびｙｍａｘは自然数とする。
この場合、領域４１は例えば図４に示すように、座標［ｘｍｉｎ，ｙｍｉｎ］、［ｘｍｉｎ，ｙｍａｘ］、［ｘｍａｘ，ｙｍｉｎ］および［ｘｍａｘ，ｙｍａｘ］の４点で囲われた四角形の内部の領域とすることができる。そして、座標４２を［ｘ１，ｙ１］（ｘ１はｘｍｉｎ以上ｘｍａｘ以下の自然数、ｙ１はｙｍｉｎ以上ｙｍａｘ以下の自然数）とすると、座標４２は領域４１に含まれるとして信号３９をアクティブとすることができる。また、例えば座標４２を［ｘ２，ｙ２］（ｘ２はｘｍａｘ以上ｎ以下の自然数、ｙ２はｙｍｉｎ以上ｙｍａｘ以下の自然数）とすると、座標４２は領域４１に含まれないとして信号３９を非アクティブとすることができる。また、例えば座標４２を［ｘ，ｙ］（ｘとｙは自然数）とし、ｘはｘｍｉｎ以下、ｘはｘｍａｘ以上、ｙはｙｍｉｎ以下、ｙはｙｍａｘ以上のうちいずれか一の条件を満たす場合、座標４２が領域４１に含まれないとして信号３９を非アクティブとすることができる。
なお、領域４１を、座標［ｘｍｉｎ，ｙｍｉｎ］、［ｘｍｉｎ，ｙｍａｘ］、［ｘｍａｘ，ｙｍｉｎ］および［ｘｍａｘ，ｙｍａｘ］の４点で囲われた四角形の外部の領域とすることもできる。この場合、例えば座標４２が［ｘ２，ｙ２］または［ｘ，ｙ］である場合は座標４２が領域４１に含まれるとして信号３９をアクティブとし、例えば座標４２が［ｘ１，ｙ１］である場合は座標４２が領域４１に含まれないとして非アクティブとすることができる。
なお、図４では領域４１は四角形として説明したが、領域４１は様々な形状とすることができる。例えば、行アドレス３７と列アドレス３８をそれぞれ３個ずつ回路２１に記憶させて座標を３点指定し、各座標を直線で結ぶことにより形成した三角形の内部または外部を領域４１とすることもできる。また、領域４１を、行アドレス３７および列アドレス３８によって規定された円の内部または外部とすることもできる。また、領域４１を、行アドレス３７および列アドレス３８によって規定された多角形の内部または外部とすることもできる。
なお、領域４１の内部と外部の境界線上の座標は、領域４１の内部に含めることもできるし、外部に含めることもできる。
以上、領域４１を面とした場合について説明したが、領域４１を線または点とすることもできる。領域４１を線とする場合、例えば、行アドレス３７と列アドレス３８をそれぞれ２個ずつ回路２１に記憶させて座標を２点指定して各座標を直線または線分で結び、座標４２が該直線上または該線分上に位置する場合は信号３９をアクティブとし、該直線または該線分が座標４２を通らない場合は信号３９を非アクティブとすることもできる。また、該直線または該線分が座標４２を通らない場合は信号３９をアクティブとし、座標４２が該直線上または該線分上に位置する場合は信号３９を非アクティブとすることもできる。
領域４１を点とする場合、例えば、一または複数の行アドレス３７および一または複数の列アドレス３８を回路２１に記憶させて一または複数の座標を指定し、座標４２が指定した座標（領域４１）と同一である場合は信号３９をアクティブとし、指定した座標（領域４１）と異なる場合は非アクティブとすることもできる。また、行アドレス３７および列アドレス３８を回路２１に記憶させて座標を指定し、座標４２が指定した座標（領域４１）と異なる場合は信号３９をアクティブとし、指定した座標（領域４１）と同一である場合は非アクティブとすることもできる。
また、一または複数の行アドレス３７および／または列アドレス３８を回路２１に記憶させ、座標４２が行アドレス３７または列アドレス３８の一方あるいは両方を含む場合は信号３９をアクティブとし、行アドレス３７および列アドレス３８の両方とも含まない場合は信号３９を非アクティブとすることもできる。また、一または複数の行アドレス３７および／または列アドレス３８を回路２１に記憶させ、座標４２が行アドレス３７および列アドレス３８の両方とも含まない場合は信号３９をアクティブとし、行アドレス３７または列アドレス３８の一方あるいは両方を含む場合は信号３９を非アクティブとすることもできる。
また、回路２１に記憶させた行アドレスおよび列アドレスのうち、すべてを領域４１の規定のために用いてもよいし、一部を領域４１の規定のために用いてもよい。一部を領域４１の規定のために用いる場合、例えば、信号を回路２１に供給することにより、領域４１を規定するために用いる行アドレス３７および／または列アドレス３８を、回路２１に記憶させた行アドレスおよび／または列アドレスの中から指定することができる。
以上説明した領域４１の規定方法は、それぞれ適宜組み合わせて用いることができる。
Ｓ５において、信号３９が非アクティブとなった場合、Ｓ４に戻って再度第２のモードにより基準フレームの撮像データの取得および差分検出用フレームの撮像データの取得を行い、取得した撮像データをもとにして差分計算を行う。なお、前述のように、基準フレームの撮像データが回路１６などに保持されている場合は、基準フレームの撮像データの取得を省略してもよい。
信号３９がアクティブとなった場合、第１のモードに切り替えてＳ１と同様の手順で撮像データ３１の取得を行う（Ｓ６）。そして、Ｓ２と同様の手順で撮像データ３１を外部機器に出力する（Ｓ７）。
Ｓ７実行後、Ｓ４に戻って第２のモードに切り替えて、再度差分検出用フレームの撮像データの取得を行い、基準フレームと、該差分検出用フレームとの間で差分計算を行う。なお、Ｓ７実行後に、Ｓ４に戻って第２のモードによる動作を行うか、Ｓ６に戻って第１のモードによる撮像を続けるかの判定を行ってもよい。さらに、Ｓ１に戻るか否かの判定を行ってもよい。判定条件として、Ｓ３と同様に、例えば指定した時間が経過、あるいは第２のモードに切り替える信号の入力などが挙げられる。以上が本発明の一態様である撮像装置の動作である。
以上説明したように、図１に示す撮像装置１０において、第２のモードでは、Ａ／Ｄ変換などの膨大な電力を消費する処理を行わない。また、差分が検出されたか否かを他の回路に伝える機能を有する信号３６を生成するための、最低限の処理を行うだけでよい。このため、Ａ／Ｄ変換などを伴って基準フレームと差分検出用フレームの差分を検出する構成の場合に比べ、消費電力を低減することができる。
また、第２のモードにより差分が検出された場合であっても、撮像データの外部機器への出力判定を行い、出力条件を満たしている場合のみ撮像データ３１を第１のモードにより撮像して外部機器へ出力する。このため、差分が検出された場合に無条件で撮像データ３１を撮像して外部機器へ出力する場合より、撮像データ３１の出力頻度を減らすことができる。これにより、例えば外部機器として表示装置２３を撮像装置１０に接続した場合、表示装置２３における画像データの書き換えの頻度を減らすことができる。画像データを書き換えない期間は、特に表示装置２３を実施の形態６に示す構成とすることにより表示装置２３の回路の動作を停止させることができるので、消費電力を低減することができる。また、例えば外部機器として記憶装置２４を撮像装置１０に接続した場合、保存されるデータ量を減らすことができる。このため、記憶装置２４の記憶容量を節約することができ、より長時間の撮像が可能となるだけでなく、保存されたデータから必要なデータを検索することが容易にできるようになる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、撮像装置１０が有する画素１１、および動作の一例について図面を用いて説明する。
図５は、画素１１の回路図である。画素１１は、光電変換素子１２０と、トランジスタ１３１と、トランジスタ１３２と、トランジスタ１３３と、トランジスタ１３４と、トランジスタ１３５と、容量素子１４１と、容量素子１４２と、を有する。なお、図５において、トランジスタ１３１乃至トランジスタ１３５はすべてｎ−ｃｈ型とする。
図５の画素１１において、光電変換素子１２０の一方の端子は、トランジスタ１３１のソースまたはドレインの一方と電気的に接続されている。また、トランジスタ１３１のソースまたはドレインの他方は、トランジスタ１３２のソースまたはドレインの一方および容量素子１４１の一方の端子と電気的に接続されている。また、トランジスタ１３３のソースまたはドレインの一方は、容量素子１４１の他方の端子、容量素子１４２の一方の端子およびトランジスタ１３４のゲートと電気的に接続されている。また、トランジスタ１３４のソースまたはドレインの一方は、トランジスタ１３５のソースまたはドレインの一方と電気的に接続されている。
また、光電変換素子１２０の他方の端子は、配線１５１（ＶＰＤ）と電気的に接続されている。また、トランジスタ１３２のソースまたはドレインの他方は、配線１５２（ＶＲ）と電気的に接続されている。また、トランジスタ１３３のソースまたはドレインの他方は、配線１５３（ＶＡＺ）と電気的に接続されている。また、容量素子１４２の他方の端子は、配線１５４（ＶＳＳ）と電気的に接続されている。また、トランジスタ１３５のソースまたはドレインの他方は、配線１５５（ＶＰＩ）と電気的に接続されている。また、トランジスタ１３４のソースまたはドレインの他方は、配線１５６（ＶＯＵＴ）と電気的に接続されている。また、トランジスタ１３１のゲートは、配線１６１（ＴＸ）と電気的に接続されている。また、トランジスタ１３２のゲートは、配線１６２（ＲＥＳ）と電気的に接続されている。また、トランジスタ１３３のゲートは、配線１６３（ＡＺ）と電気的に接続されている。また、トランジスタ１３５のゲートは、配線１６５（ＳＥＬ）と電気的に接続されている。
ここで、配線１５１（ＶＰＤ）、配線１５２（ＶＲ）、配線１５３（ＶＡＺ）、配線１５４（ＶＳＳ）および配線１５５（ＶＰＩ）は、電源線として機能させることができる。また、配線１６１（ＴＸ）、配線１６２（ＲＥＳ）、配線１６３（ＡＺ）および配線１６５（ＳＥＬ）は、信号線として機能させることができる。
上記構成において、トランジスタ１３１のソースまたはドレインの他方、トランジスタ１３２のソースまたはドレインの一方および容量素子１４１の一方の端子が接続されるノードをＦＤ１とする。また、トランジスタ１３３のソースまたはドレインの一方、トランジスタ１３４のゲート、容量素子１４１の他方の端子および容量素子１４２の一方の端子が接続されるノードをＦＤ２とする。
画素１１において、光電変換素子１２０は受光素子であり、画素１１に入射した光に応じた電流を生成する機能を有することができる。トランジスタ１３１は、光電変換素子１２０によるノードＦＤ１への電荷蓄積または放出を制御する機能を有することができる。トランジスタ１３２は、ノードＦＤ１の電位をリセットする機能を有することができる。トランジスタ１３３は、ノードＦＤ２の電位をリセットする機能を有することができる。トランジスタ１３４は、ノードＦＤ２の電位に応じた信号を出力する、増幅トランジスタとしての機能を有することができる。トランジスタ１３５は、読み出し時に画素１１の選択を制御する、選択トランジスタとしての機能を有することができる。また、配線１５６（ＶＯＵＴ）は、画素１１が取得した撮像データを信号として出力する機能を有することができる。
第１のモードにおける画素１１の動作について、図６に示すタイミングチャートを用いて詳細な説明を行う。図６に示すタイミングチャートは、配線１６１（ＴＸ）、配線１６２（ＲＥＳ）、配線１６３（ＡＺ）、配線１６５（ＳＥＬ）、ノードＦＤ１およびノードＦＤ２の電位を示す。なお、各トランジスタをオンまたはオフする動作は、各トランジスタのゲートに接続される配線にトランジスタをオンまたはオフする電位が供給されることにより行われるものとする。
なお、配線１５１（ＶＰＤ）は”Ｌ”、配線１５２（ＶＲ）は”Ｈ”、配線１５３（ＶＡＺ）は”Ｈ”、配線１５４（ＶＳＳ）は”Ｌ”、配線１５５（ＶＰＩ）は”Ｈ”とするが、上記配線にその他の電位を印加して動作させることもできる。
時刻Ｔ１において、配線１６１（ＴＸ）、配線１６２（ＲＥＳ）および配線１６３（ＡＺ）を”Ｈ”とすることにより、トランジスタ１３１、トランジスタ１３２およびトランジスタ１３３をオンとする。また、配線１６５（ＳＥＬ）を”Ｌ”とすることによりトランジスタ１３５をオフとする。これにより、ノードＦＤ１の電位は配線１５２（ＶＲ）の電位”ＶＲ”に設定され、ノードＦＤ２の電位は配線１５３（ＶＡＺ）の電位”ＶＡＺ”に設定される。
時刻Ｔ２において、配線１６２（ＲＥＳ）および配線１６３（ＡＺ）を”Ｌ”とすることにより、トランジスタ１３２およびトランジスタ１３３をオフとする。これにより、ノードＦＤ１の電位が低下する。
ここで、ノードＦＤ１の電位低下を”ΔＶ１”とすると、ノードＦＤ１の電位は”ＶＲ−ΔＶ１”となる。また、容量素子１４１（容量値”Ｃ１”）と、容量素子１４２（容量値”Ｃ２”）とトランジスタ１３４のゲート容量（容量値”Ｃｇ”）との合成容量と、の容量結合により、ノードＦＤ２の電位も低下する。ここで、ノードＦＤ２の電位低下を”ΔＶ２”とすると、”ΔＶ２＝ΔＶ１・Ｃ１／（Ｃ１＋Ｃ２＋Ｃｇ）＝ΔＶ１・α”であり、ノードＦＤ２の電位は”ＶＡＺ−ΔＶ２”となる。なお、”α＝Ｃ１／（Ｃ１＋Ｃ２＋Ｃｇ）”である。
なお、”ΔＶ１”と”ΔＶ２”をできる限り等しくするため、容量素子１４１の容量値は、容量素子１４２の容量値とトランジスタ１３４のゲート容量の容量値との和より大きい構成が好ましい。
光電変換素子１２０に照射する光の照度が高いほど、ノードＦＤ１の電位は大きく低下する。したがって、ノードＦＤ２の電位も大きく低下する。
時刻Ｔ３において配線１６１（ＴＸ）を”Ｌ”とすることにより、トランジスタ１３１をオフとする。これにより、ノードＦＤ１およびノードＦＤ２の電位が保持される。
時刻Ｔ４において配線１６５（ＳＥＬ）を”Ｈ”とすることにより、トランジスタ１３５をオンとする。これにより、ノードＦＤ２の電位に応じて、配線１５６（ＶＯＵＴ）に、撮像データに対応する信号が出力される。なお、ノードＦＤ２の電位が低いほど、配線１５６（ＶＯＵＴ）から出力される信号の電位は低くなる。すなわち、光電変換素子１２０に照射する光の照度が高いほど、配線１５６（ＶＯＵＴ）の電位は低くなる。
時刻Ｔ５において、配線１６５（ＳＥＬ）を”Ｌ”とすることによりトランジスタ１３５をオフとする。以上が第１のモードにおける画素１１の動作である。
次に、第２のモードにおける動作について、図７を用いて説明する。
時刻Ｔ０１乃至時刻Ｔ０６は、基準フレームの撮像データを取得して出力する期間に相当する。時刻Ｔ０１において、配線１６１（ＴＸ）、配線１６２（ＲＥＳ）および配線１６３（ＡＺ）を”Ｈ”とすることにより、トランジスタ１３１、トランジスタ１３２およびトランジスタ１３３をオンとする。また、配線１６５（ＳＥＬ）を”Ｌ”とすることによりトランジスタ１３５をオフとする。これにより、ノードＦＤ１の電位は配線１５２（ＶＲ）の電位”ＶＲ”にリセットされ、ノードＦＤ２の電位は配線１５３（ＶＡＺ）の電位”ＶＡＺ”にリセットされる。
時刻Ｔ０２において、配線１６２（ＲＥＳ）を”Ｌ”とすることにより、トランジスタ１３２をオフとする。これにより、ノードＦＤ１の電位が低下する。また、時刻Ｔ０３において、配線１６１（ＴＸ）を”Ｌ”とすることにより、トランジスタ１３１をオフとする。これにより、ノードＦＤ１の電位が保持される。なお、時刻Ｔ０２乃至時刻Ｔ０３の間隔をＴとする。
時刻Ｔ０２乃至時刻Ｔ０３におけるノードＦＤ１の電位低下を”ΔＶ１”とすると、ノードＦＤ１の電位は”ＶＲ−ΔＶ１”となる。光電変換素子１２０に照射する光の照度が高いほど、ノードＦＤ１の電位は大きく低下する。なお、ノードＦＤ２の電位は変化しない。
そして、時刻Ｔ０４において、配線１６３（ＡＺ）を”Ｌ”とすることにより、トランジスタ１３３をオフとする。以上により基準フレームの撮像データが取得される。
時刻Ｔ０５において配線１６５（ＳＥＬ）を”Ｈ”とすることにより、トランジスタ１３５をオンとする。これにより、ノードＦＤ２の電位に応じて、配線１５６（ＶＯＵＴ）に、撮像データに対応する信号が出力される。
時刻Ｔ０６において、配線１６５（ＳＥＬ）を”Ｌ”とすることによりトランジスタ１３５をオフとする。以上が基準フレームの撮像データの取得および出力動作である。
時刻Ｔ１１乃至時刻Ｔ１５は、基準フレームの撮像データと差分検出用フレームの撮像データとの間に差分が無い場合に、差分検出用フレームの撮像データの取得および出力によって差分データを取得する期間に相当する。これは、後述する時刻Ｔ１２乃至時刻Ｔ１３において光電変換素子１２０に照射される光の照度が、時刻Ｔ０２乃至時刻Ｔ０３において照射される光の照度と等しい場合に対応する。
時刻Ｔ１１において、配線１６１（ＴＸ）および配線１６２（ＲＥＳ）を”Ｈ”とすることにより、トランジスタ１３１およびトランジスタ１３２をオンとする。これにより、ノードＦＤ１の電位は”ＶＲ−ΔＶ１”から”ＶＲ”となる。すなわち、時刻Ｔ０２乃至時刻Ｔ０３における電位低下分”ΔＶ１”だけ電位が上昇する。また、ノードＦＤ２の電位も上昇する。ここで、ノードＦＤ２の電位上昇を”ΔＶ２”とすると、”ΔＶ２＝ΔＶ１・α”である。すなわち、ノードＦＤ２の電位は”ＶＡＺ”から”ＶＡＺ＋ΔＶ２”となる。
時刻Ｔ１２において、配線１６２（ＲＥＳ）を”Ｌ”とすることにより、トランジスタ１３２をオフとする。これにより、ノードＦＤ１の電位は低下し、合わせてノードＦＤ２の電位も低下する。
時刻Ｔ１３において配線１６１（ＴＸ）を”Ｌ”とすることにより、トランジスタ１３１をオフとする。これにより、ノードＦＤ１およびノードＦＤ２の電位が保持される。
ここで、時刻Ｔ１２乃至時刻Ｔ１３の間隔をＴとすると、時刻Ｔ０２乃至時刻Ｔ０３と同じ照度の光が光電変換素子１２０に照射しているので、ノードＦＤ１の電位低下は時刻Ｔ０２乃至時刻Ｔ０３での電位低下”ΔＶ１”に等しい。つまり、時刻Ｔ１２乃至時刻Ｔ１３におけるノードＦＤ１の電位低下は、時刻Ｔ１１におけるノードＦＤ１の電位上昇と等しい。また、ノードＦＤ２の電位低下は時刻Ｔ１１での電位上昇”ΔＶ２”に等しい。したがって、ノードＦＤ２の電位は、”ＶＡＺ”になる。つまり、配線１５３（ＶＡＺ）の電位と等しい。
時刻Ｔ１４において、配線１６５（ＳＥＬ）を”Ｈ”とすることにより、トランジスタ１３５をオンとする。これにより、ノードＦＤ２の電位に応じて、配線１５６（ＶＯＵＴ）に撮像データに対応する信号が出力される。なお、当該信号の電位は、時刻Ｔ０５乃至時刻Ｔ０６における当該信号の電位と等しくなる。
時刻Ｔ１５において、配線１６５（ＳＥＬ）を”Ｌ”とすることによりトランジスタ１３５をオフとする。以上が基準フレームと、差分検出用フレームとの間で差分がない場合における、差分検出用フレームの撮像データの取得および出力動作である。
時刻Ｔ２１乃至時刻Ｔ２５は、基準フレームの撮像データと差分検出用フレームの撮像データとの間に差分がある場合に、差分検出用フレームの撮像データの取得および出力によって差分データを取得する期間に相当する。これは、後述する時刻Ｔ２２乃至時刻Ｔ２３において光電変換素子１２０に照射される光の照度が、時刻Ｔ１２乃至時刻Ｔ１３において照射される光の照度より高い場合に対応する。
時刻Ｔ２１乃至時刻Ｔ２５におけるトランジスタ１３１、トランジスタ１３２、トランジスタ１３３およびトランジスタ１３５の動作は、時刻Ｔ１１乃至時刻Ｔ１５における各トランジスタの動作と同様である。
時刻Ｔ２１において、ノードＦＤ１の電位は”ＶＲ”となる。すなわち、時刻Ｔ１２乃至時刻Ｔ１３における電位低下分”ΔＶ１”だけ電位が上昇する。一方、ノードＦＤ２の電位も、時刻Ｔ１２乃至時刻Ｔ１３における電位低下分”ΔＶ２”だけ上昇する。すなわち、ノードＦＤ２の電位は”ＶＡＺ＋ΔＶ２”となる。
時刻Ｔ２２において、ノードＦＤ１の電位は低下し、合わせてノードＦＤ２の電位も低下する。
時刻Ｔ２３において、ノードＦＤ１およびノードＦＤ２の電位が保持される。時刻Ｔ２２乃至時刻Ｔ２３の間隔をＴとすると、光電変換素子１２０に照射する光の照度は、時刻Ｔ１２乃至時刻Ｔ１３において光電変換素子１２０に照射する光の照度より高いので、ノードＦＤ１の電位低下”ΔＶ１’”は時刻Ｔ１２乃至時刻Ｔ１３での電位低下”ΔＶ１”より大きい（ΔＶ１’＞ΔＶ１）。また、ノードＦＤ２の電位低下”ΔＶ２’＝ΔＶ１’・α”も時刻Ｔ１２乃至時刻Ｔ１３での低下分”ΔＶ２”より大きい（ΔＶ２’＞ΔＶ２）。したがって、ノードＦＤ２の電位”ＶＡＺ＋ΔＶ２−ΔＶ２’”は、配線１５３（ＶＡＺ）の電位”ＶＡＺ”より低い。
時刻Ｔ２４において、ノードＦＤ２の電位に応じて、配線１５６（ＶＯＵＴ）に撮像データに対応する信号が出力される。なお、時刻Ｔ２２乃至時刻Ｔ２３において光電変換素子１２０に照射する光の照度が高いほど配線１５６（ＶＯＵＴ）から出力される信号の電位は低くなるので、出力信号の電位は、時刻Ｔ１４乃至時刻Ｔ１５における出力信号の電位より低くなる。
時刻Ｔ３１乃至時刻Ｔ３５は、時刻Ｔ１１乃至時刻Ｔ１５の場合と同様に基準フレームの撮像データと差分検出用フレームの撮像データとの差分がない場合に、差分検出用フレームの撮像データの取得および出力によって、差分データを取得する期間に相当する。
時刻Ｔ３１乃至時刻Ｔ３５におけるトランジスタ１３１、トランジスタ１３２、トランジスタ１３３およびトランジスタ１３５の動作は、時刻Ｔ１１乃至時刻Ｔ１５における各トランジスタの動作と同様である。
時刻Ｔ３１乃至時刻Ｔ３２において、ノードＦＤ１の電位は”ＶＲ”となる。すなわち、時刻Ｔ２２乃至時刻Ｔ２３における電位低下分”ΔＶ１’”だけ電位が上昇する。一方、ノードＦＤ２の電位も、時刻Ｔ２２乃至時刻Ｔ２３における電位低下分”ΔＶ２’”だけ上昇する。すなわち、ノードＦＤ２の電位は”Ｖ２＋ΔＶ２”となる。
時刻Ｔ３２乃至時刻Ｔ３３の間隔をＴとすると、時刻Ｔ１２乃至時刻Ｔ１３と同じ照度の光が光電変換素子１２０に照射されているので、ノードＦＤ１の電位低下は時刻Ｔ１２乃至時刻Ｔ１３での電位低下”ΔＶ１”に等しい。また、ノードＦＤ２の電位低下も時刻Ｔ１２乃至時刻Ｔ１３での電位低下”ΔＶ２”に等しい。したがって、ノードＦＤ２の電位は、”ＶＡＺ”になる。つまり、配線１５３（ＶＡＺ）の電位と等しい。
時刻Ｔ４１乃至時刻Ｔ４５は、基準フレームの撮像データと差分検出用フレームの撮像データとの間に差分がある場合に、差分検出用フレームの撮像データの取得および出力によって差分データを取得する期間に相当する。これは、後述する時刻Ｔ４２乃至時刻Ｔ４３において光電変換素子１２０に照射される光の照度が、時刻Ｔ３２乃至時刻Ｔ３３において照射される光の照度より低い場合に対応する。
時刻Ｔ４１乃至時刻Ｔ４５におけるトランジスタ１３１、トランジスタ１３２、トランジスタ１３３およびトランジスタ１３５の動作は、時刻Ｔ３１乃至時刻Ｔ３５における各トランジスタの動作と同様である。
時刻Ｔ４１において、ノードＦＤ１の電位は”ＶＲ”となる。すなわち、時刻Ｔ３２乃至時刻Ｔ３３における電位低下分”ΔＶ１”だけ電位が上昇する。一方、ノードＦＤ２の電位も、時刻Ｔ３２乃至時刻Ｔ３３における電位低下分”ΔＶ２”だけ上昇する。すなわち、ノードＦＤ２の電位は”ＶＡＺ＋ΔＶ２”となる。
時刻Ｔ４２において、ノードＦＤ１の電位は低下し、合わせてノードＦＤ２の電位も低下する。
時刻Ｔ４３において、ノードＦＤ１およびノードＦＤ２の電位が保持される。時刻Ｔ４２乃至時刻Ｔ４３の間隔をＴとすると、光電変換素子１２０に照射する光の照度は、時刻Ｔ３２乃至時刻Ｔ３３において光電変換素子１２０に照射する光の照度より低いので、ノードＦＤ１の電位低下”ΔＶ１’’”は時刻Ｔ３２乃至時刻Ｔ３３での電位低下”ΔＶ１”より小さい（ΔＶ１’’＜ΔＶ１）。また、ノードＦＤ２の電位低下”ΔＶ２’’＝ΔＶ１’’・α”も時刻Ｔ３２乃至時刻Ｔ３３での低下分”ΔＶ２”より小さい（ΔＶ２’’＜ΔＶ２）。したがって、ノードＦＤ２の電位”ＶＡＺ＋ΔＶ２−ΔＶ２’’”は、配線１５３（ＶＡＺ）の電位”ＶＡＺ”より高い。
時刻Ｔ４４において、ノードＦＤ２の電位に応じて、配線１５６（ＶＯＵＴ）に撮像データに対応する信号が出力される。なお、時刻Ｔ４２乃至時刻Ｔ４３において光電変換素子１２０に照射する光の照度が低いほど配線１５６（ＶＯＵＴ）から出力される信号の電位は高くなるので、出力信号の電位は、時刻Ｔ３４乃至時刻Ｔ３５における出力信号の電位より高くなる。
以上、第２のモードにおける画素１１の動作の一例を示した。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、撮像装置１０が有する画素１１の変形例について図面を用いて説明する。
本発明の一態様の撮像装置１０が有する画素１１は、図５に示す構成だけでなく。図８に示す構成とすることもできる。図８は、図５に示すトランジスタ１３１乃至トランジスタ１３５をすべてｐ−ｃｈ型とした構成である。必要に応じて電位の大小関係を逆にすることなどにより、第１のモードにおける動作は図６を、第２のモードにおける動作は図７をそれぞれ参照することができる。なお、トランジスタ１３１乃至トランジスタ１３５のうち、一部のトランジスタをｐ−ｃｈ型に置き換えてもよい。または、ＣＭＯＳ構成にしてもよい。
また、図５ではトランジスタ１３５はトランジスタ１３４と配線１５５（ＶＰＩ）の間に配置されているが、図９に示すようにトランジスタ１３４をトランジスタ１３５と配線１５５（ＶＰＩ）の間に配置する構成としてもよい。
また、本発明の一態様の撮像装置１０が有する画素１１は、図１０に示す構成であってもよい。図１０は、画素１１における光電変換素子１２０の接続の向きが図５とは逆になる構成である。この場合、配線１５１（ＶＰＤ）は”Ｈ”、配線１５２（ＶＲ）は”Ｌ”とする。第１のモードにおける動作は図６を、第２のモードにおける動作は図７をそれぞれ参照することができるが、この場合は光電変換素子１２０に照射される光の照度が高いほどノードＦＤ１およびノードＦＤ２の電位が高くなる。したがって、図１０の回路構成においては、光電変換素子１２０に照射される光の照度が高いほど配線１５６（ＶＯＵＴ）から出力される出力信号の電位は大きくなる。
また、図１１（Ａ）は、図５に示す画素１１からトランジスタ１３２が除かれた構成である。この場合、配線１５１（ＶＰＤ）は”Ｌ”と”Ｈ”に変動できる構成とする。ノードＦＤ１のリセット動作は、配線１５１（ＶＰＤ）を”Ｈ”とすることで行うことができる。定められた期間において、配線１５１（ＶＰＤ）を”Ｈ”とすると光電変換素子１２０には順方向バイアスがかかる。したがって、ノードＦＤ１を配線１５１（ＶＰＤ）の電位”ＶＰＤ”とすることができる。
また、撮像データの取得を行う場合は、配線１５１（ＶＰＤ）を”Ｌ”とする。配線１５１（ＶＰＤ）を”Ｌ”とすることで光電変換素子１２０には逆方向バイアスがかかるため、光の照度に応じてノードＦＤ１から配線１５１（ＶＰＤ）へ電荷を放出することができる。この場合は光電変換素子１２０に照射される光の照度が高いほどノードＦＤ１の電位が低くなり、したがってノードＦＤ２の電位も低くなる。したがって、図１１（Ａ）の回路構成においては、光電変換素子１２０に照射される光の照度が高いほど配線１５６（ＶＯＵＴ）から出力される出力信号の電位は低くなる。
また、本発明の一態様の撮像装置１０が有する画素１１のその他の形態として、図１１（Ｂ）のようにトランジスタ１３１を有さない構造であってもよい。また、図１１（Ｃ）のように容量素子１４２を有さない構造であってもよい。
なお、図１１において、配線の一部を省略している。
また、図５では、同じ電位を与える配線であっても異なる配線として図示したが、同じ配線としてもよい。例えば、図１２（Ａ）に示す画素１１のように、“Ｈ”を印加する配線１５２（ＶＲ）、配線１５３（ＶＡＺ）および配線１５５（ＶＰＩ）を同じ配線としてもよい。または、図１２（Ｂ）に示す画素１１のように、“Ｌ”を印加する配線１５１（ＶＰＤ）および配線１５４（ＶＳＳ）を同じ配線としてもよい。
図１３（Ａ）は、図５の画素１１において、トランジスタ１３１乃至トランジスタ１３５を、活性層または活性領域を酸化物半導体で形成したトランジスタ（以下、ＯＳトランジスタと呼ぶ）とする構成である。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧”Ｖｇｓ”がしきい値電圧”Ｖｔｈ”よりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧”Ｖｇｓ”がしきい値電圧”Ｖｔｈ”よりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧”Ｖｇｓ”がしきい値電圧”Ｖｔｈ”よりも低いときのドレイン電流をいう場合がある。
トランジスタのオフ電流は、”Ｖｇｓ”に依存する場合がある。したがって、トランジスタのオフ電流が”Ｉ”以下である、とは、トランジスタのオフ電流が”Ｉ”以下となる”Ｖｇｓ”の値が存在することをいう場合がある。トランジスタのオフ電流は、所定の”Ｖｇｓ”におけるオフ状態、所定の範囲内の”Ｖｇｓ”におけるオフ状態、または、十分に低減されたオフ電流が得られる”Ｖｇｓ”におけるオフ状態、等におけるオフ電流を指す場合がある。
一例として、しきい値電圧”Ｖｔｈ”が０．５Ｖであり、”Ｖｇｓ”が０．５Ｖにおけるドレイン電流が１×１０−９Ａであり、”Ｖｇｓ”が０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、”Ｖｇｓ”が−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、”Ｖｇｓ”が−０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、”Ｖｇｓ”が−０．５Ｖにおいて、または、”Ｖｇｓ”が−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、という場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となる”Ｖｇｓ”が存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、という場合がある。
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流が”Ｉ”以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流が”Ｉ”以下となる”Ｖｇｓ”の値が存在することを指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧”Ｖｄｓ”に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、”Ｖｄｓ”が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される”Ｖｄｓ”、または、当該トランジスタが含まれる半導体装置等において使用される”Ｖｄｓ”におけるオフ電流、を表す場合がある。トランジスタのオフ電流が”Ｉ”以下である、とは、”Ｖｄｓ”が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用される”Ｖｄｓ”、におけるトランジスタのオフ電流が”Ｉ”以下となる”Ｖｇｓ”の値が存在することを指す場合がある。
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
ＯＳトランジスタを画素１１に用いると、撮像のダイナミックレンジを拡大することができる。図５に示す回路構成では、光電変換素子１２０に入射される光の照度が高いときにノードＦＤ１の電位が小さくなり、したがってノードＦＤ２の電位も小さくなる。ＯＳトランジスタは極めてオフ電流が低いため、ノードＦＤ２の電位（トランジスタ１３４のゲート電位）が極めて小さい場合においても当該ゲート電位に応じた電流を正確に出力することができる。したがって、検出することのできる照度のレンジ、すなわちダイナミックレンジを広げることができる。
また、トランジスタの低いオフ電流特性によってノードＦＤ１およびノードＦＤ２で電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に撮像データを取得するグローバルシャッタ方式を適用することができる。
一般的に、画素がマトリクス状に配置された撮像装置では、図１４（Ａ）に示す、行毎に撮像動作２０１、データ保持動作２０２、読み出し動作２０３を行う駆動方法であるローリングシャッタ方式が用いられる。ローリングシャッタ方式を用いる場合には、撮像の同時性が失われるため、被写体が移動した場合には、画像に歪が生じてしまう。
したがって、本発明の一態様は、図１４（Ｂ）に示す、全行で同時に撮像動作２０１を行い、行毎に順次読み出し動作２０３を行うことができるグローバルシャッタ方式を用いることが好ましい。グローバルシャッタ方式を用いることで、撮像装置の各画素における撮像の同時性を確保することができ、被写体が移動する場合であっても歪の小さい画像を容易に得ることができる。
また、ＯＳトランジスタは、活性層または活性領域をシリコンで形成したトランジスタ（以下、Ｓｉトランジスタと呼ぶ）よりも電気特性変動の温度依存性が小さいため、極めて広い温度範囲で使用することができる。したがって、ＯＳトランジスタを有する撮像装置および半導体装置は、自動車、航空機、宇宙機などへの搭載にも適している。
また、ノードＦＤ１およびノードＦＤ２のいずれかと接続するトランジスタはノイズが少ないことが求められる。後述する二層または三層の酸化物半導体層を有するトランジスタはチャネルが埋め込み型であり、極めてノイズに強い特性を有する。したがって、当該トランジスタを用いることでノイズの少ない画像を得ることができる。
特に、図１３（Ａ）に示すような構成とすることで、画素をシリコンで形成した光電変換素子と、ＯＳトランジスタと、で構成することができる。このような構成とすることで、画素にＳｉトランジスタを形成する必要が無いため、光電変換素子の有効面積を増大することが容易になる。したがって、撮像感度を向上することができる。
また、画素１１だけでなく、回路１３、回路１４、回路１５、回路１６、回路１７、回路１８、回路１９、回路２１および回路２２などの周辺回路をＯＳトランジスタで形成してもよい。周辺回路をＯＳトランジスタのみで形成する構成は、Ｓｉトランジスタの形成工程が不要となるため、撮像装置の低価格化に有効である。また、周辺回路をＯＳトランジスタとｐ型Ｓｉトランジスタのみで形成する構成は、ｎ型Ｓｉトランジスタの形成工程が不要となるため、撮像装置の低価格化に有効である。さらに、周辺回路をＣＭＯＳ回路とすることができるので、周辺回路の低消費電力化、すなわち、撮像装置の低消費電力化に有効である。
また図１３（Ｂ）には、図１３（Ａ）をさらに変形した画素１１の回路図の変形例を示す。図１３（Ｂ）に示す画素１１では、トランジスタ１３４およびトランジスタ１３５を、Ｓｉトランジスタとする構成としている。
Ｓｉトランジスタは、ＯＳトランジスタに比べて優れた電界効果移動度を有するといった特性を有する。そのため、増幅トランジスタや選択トランジスタとして機能するトランジスタに流れる電流値を増やすことができる。例えば、図１３（Ｂ）においてノードＦＤ２に蓄積された電荷に応じて、トランジスタ１３４およびトランジスタ１３５に流れる電流値を増やすことができる。
なお、図１３（Ａ）、（Ｂ）に示した回路図においては、ＯＳトランジスタであることを明示するために、ＯＳトランジスタの回路記号に「ＯＳ」の記載を付している。
また、画素１１に用いるトランジスタは、図１５（Ａ）または図１５（Ｂ）に示すように、トランジスタ１３１、トランジスタ１３２およびトランジスタ１３３にバックゲートを設けた構成であってもよい。図１５（Ａ）はバックゲートに定電位を印加する構成であり、しきい値電圧を制御することができる。また、図１５（Ｂ）はフロントゲートと同じ電位がバックゲートに印加される構成であり、オン電流を増加させることができる。なお、図１５（Ｃ）または図１５（Ｄ）に示すように、トランジスタ１３１乃至トランジスタ１３５にバックゲートを設ける構成であってもよい。
また、図１５（Ｅ）に示すように、一つの画素に含まれるトランジスタに対し、フロントゲートと同じ電位がバックゲートに印加される構成、バックゲートに定電位を印加する構成を必要に応じて組み合わせた構成であってもよい。さらにバックゲートを設けない構成を必要に応じて任意に組み合わせた構成としてもよい。なお、バックゲートに定電位を印加する構成においては、例えば、図１５（Ｆ）に示すように、全てのバックゲートに同じ電位を印加する構成とすることができる。
なお、図１５において、配線の一部を省略している。
ＯＳトランジスタはＳｉトランジスタよりもオン電流が低いので、ＯＳトランジスタにはバックゲートを設けることが特に好ましい。例えば、図１３（Ａ）に示すように、トランジスタ１３１乃至トランジスタ１３５にＯＳトランジスタが用いられている場合、トランジスタ１３１乃至トランジスタ１３５にバックゲートを設けることが好ましい。また、例えば図１３（Ｂ）に示すように、トランジスタ１３１乃至トランジスタ１３３にＯＳトランジスタが用いられている場合、トランジスタ１３１乃至トランジスタ１３３にバックゲートを設けることが好ましい。
また、画素１１は、図１６に示すようにトランジスタ１３２、トランジスタ１３３、トランジスタ１３４およびトランジスタ１３５を複数の画素で共用する形態としてもよい。なお、図１６では垂直方向の複数の画素でトランジスタ１３２、トランジスタ１３３、トランジスタ１３４およびトランジスタ１３５を共用する構成を例示しているが、水平方向または水平垂直方向の複数の画素でトランジスタ１３２、トランジスタ１３３、トランジスタ１３４およびトランジスタ１３５を共用してもよい。このような構成とすることで、一画素あたりが有するトランジスタ数を削減させることができる。
なお、図１６ではトランジスタ１３２、トランジスタ１３３、トランジスタ１３４およびトランジスタ１３５を４画素で共用する形態を図示しているが、２画素、３画素または５画素以上で共用する形態であってもよい。
以上のような構成とすることで、高集積化された画素アレイを有する撮像装置を形成することができる。また、高品質な撮像データを得ることのできる撮像装置を提供することができる。
なお、図５、図８乃至図１３、図１５および図１６に示す構成は、それぞれ任意に組み合わせることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、撮像装置１０が含む回路１６の構成の一例について図面を用いて説明する。
本実施の形態において、画素１１は実施の形態１と同様にｎ行ｍ列配置されているとする。また、画素１１の回路構成は、実施の形態２で前述した図５に示す回路構成と同様とする。
回路１６の構成および、画素１１と、回路１６と、回路１７との接続関係を図１７に示す。回路１６は、トランジスタ５０、トランジスタ５１、トランジスタ５２、トランジスタ５３、トランジスタ５４、トランジスタ５５、トランジスタ５６、トランジスタ５７、トランジスタ５８、トランジスタ５９、トランジスタ６０、トランジスタ６１、トランジスタ６２、容量素子６３、コンパレータ６４およびコンパレータ６５を有する。なお、回路１６は、トランジスタ５０乃至トランジスタ５５および容量素子６３をそれぞれｍ個ずつ有する。
また、図１７では画素１１はｎ行目のみ図示している。
なお、図１７ではトランジスタ５０乃至トランジスタ５５、トランジスタ５８、トランジスタ５９およびトランジスタ６２はｎ−ｃｈ型、トランジスタ５６、トランジスタ５７、トランジスタ６０およびトランジスタ６１はｐ−ｃｈ型としているが、一部のｎ−ｃｈ型トランジスタをｐ−ｃｈ型に、また一部のｐ−ｃｈ型トランジスタをｎ−ｃｈ型に適宜置き換えてもよい。
図１７の回路１６において、トランジスタ５０［１］乃至［ｍ］のソースまたはドレインの一方は、配線１５６（ＶＯＵＴ［１］乃至［ｍ］）によりトランジスタ１３４のソースまたはドレインの他方と電気的に接続されている。また、トランジスタ５０［１］乃至［ｍ］のソースまたはドレインの他方は、トランジスタ５１［１］乃至［ｍ］のソースまたはドレインの一方、トランジスタ５２［１］乃至［ｍ］のソースまたはドレインの一方およびトランジスタ５３［１］乃至［ｍ］のソースまたはドレインの一方と電気的に接続されている。また、トランジスタ５０［１］乃至［ｍ］のゲートは、配線７０（ＡＢＵ）と電気的に接続されている。
また、トランジスタ５１［１］乃至［ｍ］のソースまたはドレインの他方は、容量素子６３［１］乃至［ｍ］の一方の端子および配線７１（ＶＳＳ）と電気的に接続されている。また、トランジスタ５１［１］乃至［ｍ］のゲートは、トランジスタ５２［１］乃至［ｍ］のソースまたはドレインの他方および容量素子６３［１］乃至［ｍ］の他方の端子と電気的に接続されている。
また、トランジスタ５２［１］乃至［ｍ］のゲートは、配線７２（ＡＴＣ）と電気的に接続されている。
また、トランジスタ５３［１］乃至［ｍ］のゲートは、配線７３（ＡＯＰ［１］乃至［ｍ］）によって回路１７と電気的に接続されている。また、トランジスタ５３［１］乃至［ｍ］のソースまたはドレインの他方は、トランジスタ５４［１］乃至［ｍ］のソースまたはドレインの一方、トランジスタ５５［１］乃至［ｍ］のゲートおよびトランジスタ５５［１］乃至［ｍ］のソースまたはドレインの一方と電気的に接続されている。
また、トランジスタ５４［１］乃至［ｍ］のソースまたはドレインの他方は、トランジスタ５４［１］乃至［ｍ］のゲート、トランジスタ５６のソースまたはドレインの一方およびコンパレータ６４の非反転入力端子と電気的に接続されている。
また、トランジスタ５５［１］乃至［ｍ］のソースまたはドレインの他方は、トランジスタ５８のソースまたはドレインの一方およびコンパレータ６５の非反転入力端子と電気的に接続されている。
また、トランジスタ５６のソースまたはドレインの他方は、配線７６（ＶＤＤ２）によりトランジスタ５７のソースまたはドレインの一方、トランジスタ６０のソースまたはドレインの一方およびトランジスタ６１のソースまたはドレインの一方と電気的に接続されている。また、トランジスタ５６のゲートは、トランジスタ５７のゲートおよびコンパレータ６４の出力端子と電気的に接続されている。
トランジスタ５７のソースまたはドレインの他方は、トランジスタ６１のソースまたはドレインの他方およびトランジスタ６２のソースまたはドレインの一方と電気的に接続されている。
また、トランジスタ５８のソースまたはドレインの他方は、配線７８（ＶＳＳ２）によりトランジスタ５９のソースまたはドレインの一方と電気的に接続されている。また、トランジスタ５８のゲートは、トランジスタ５９のゲートおよびコンパレータ６５の出力端子と電気的に接続されている。
また、トランジスタ５９のソースまたはドレインの他方は、トランジスタ６０のソースまたはドレインの他方、トランジスタ６０のゲートおよびトランジスタ６１のゲートと電気的に接続されている。
また、トランジスタ６２のソースまたはドレインの他方は、配線８１（ＶＳＳ３）と電気的に接続されている。また、トランジスタ６２のゲートは、配線８２（ＢＩＡＳ）と電気的に接続されている。
コンパレータ６４の反転入力端子は、配線８４（Ｖｒｅｆ−）と電気的に接続されている。また、コンパレータ６５の反転入力端子は、配線８５（Ｖｒｅｆ＋）と電気的に接続されている。
なお、配線８４（Ｖｒｅｆ−）の電位”Ｖｒｅｆ−”および配線８５（Ｖｒｅｆ＋）の電位”Ｖｒｅｆ＋”は適宜設定することができる。
また、配線７１（ＶＳＳ）は”Ｌ”とすることができるが、その他の電位を印加して動作させることもできる。
図１８は、回路１６の動作の一例を示すタイミングチャートである。時刻Ｔ０１において、配線１６５（ＳＥＬ［ｘ］）、配線１６３（ＡＺ）、配線７０（ＡＢＵ）および配線７２（ＡＴＣ）を”Ｈ”とする。これにより、トランジスタ１３５、トランジスタ１３３、トランジスタ５０［１］乃至［ｍ］およびトランジスタ５２［１］乃至［ｍ］をオンとする。また、配線７３（ＡＯＰ［１］乃至［ｍ］）を”Ｌ”とすることにより、トランジスタ５３［１］乃至［ｍ］をオフとする。なお、配線１６５（ＳＥＬ［ｘ］）は、任意の行（ｘはｎ以下の自然数）の配線１６５である。
この時、各列の配線１５６（ＶＯＵＴ［１］乃至［ｍ］）に供給される電流は基準フレームの撮像データに対応し、基準フレームの撮像データと差分検出用フレームの撮像データとで差分がゼロの時の電流値”Ｉ０”になる。この電流値Ｉ０は、基準電流値という場合もある。
トランジスタ５０［１］乃至［ｍ］を介して流れる電流Ｉｐ［１］乃至電流Ｉｐ［ｍ］の電流値は電流値Ｉ０に等しく、また、トランジスタ５１［１］乃至［ｍ］を介して流れる電流Ｉｃ［１］乃至電流Ｉｃ［ｍ］の電流値も”Ｉ０”に等しい。また、容量素子６３［１］乃至［ｍ］には、トランジスタ５１［１］乃至［ｍ］に”Ｉ０”を流すのに必要なゲート電圧に相当する電位が充電される。
時刻Ｔ０２において、配線１６５（ＳＥＬ［ｘ］）、配線１６３（ＡＺ）、配線７０（ＡＢＵ）および配線７２（ＡＴＣ）を”Ｌ”とすることにより、トランジスタ１３５、トランジスタ１３３、トランジスタ５０［１］乃至［ｍ］およびトランジスタ５２［１］乃至［ｍ］をオフとする。
時刻Ｔ１１において、配線１６５（ＳＥＬ［１］）、配線７０（ＡＢＵ）および配線７３（ＡＯＰ［１］）を”Ｈ”とすることにより、第１の行の画素１１が有するトランジスタ１３５と、トランジスタ５０［１］乃至［ｍ］およびトランジスタ５３［１］とをオンとする。この時、画素１１［１，１］により検出された差分に相当する電流が配線１５６（ＶＯＵＴ［１］）に供給される。ここで、画素１１［１，１］における差分はゼロとすると、配線１５６（ＶＯＵＴ［１］）に供給される電流の電流値は”Ｉ０”となる。また、電流Ｉｐ［１］の電流値は”Ｉ０”に等しく、電流Ｉｃ［１］の電流値も”Ｉ０”に等しい。
時刻Ｔ１２において、配線７３（ＡＯＰ［２］）を”Ｈ”とすることにより、トランジスタ５３［２］をオンとする。また、配線７３（ＡＯＰ［１］）を”Ｌ”とすることにより、トランジスタ５３［１］をオフとする。この時、画素１１［１，２］により検出された差分に相当する電流が配線１５６（ＶＯＵＴ［２］）に供給される。ここで、画素１１［１，２］における差分はゼロとすると、配線１５６（ＶＯＵＴ［２］）に供給される電流の電流値は”Ｉ０”となる。また、電流Ｉｐ［２］の電流値は”Ｉ０”に等しく、流れる電流Ｉｃ［２］の電流値も”Ｉ０”に等しい。
時刻Ｔ１３において、配線７３（ＡＯＰ［２］）を”Ｌ”とすることにより、トランジスタ５３［２］をオフとする。また、時刻Ｔ１４において、配線７３（ＡＯＰ［ｍ］）を”Ｈ”とすることにより、トランジスタ５３［ｍ］をオンとする。この時、画素１１［１，ｍ］により検出された差分に相当する電流が配線１５６（ＶＯＵＴ［ｍ］）に供給される。ここで、画素１１［１，ｍ］における差分はゼロとすると、配線１５６（ＶＯＵＴ［ｍ］）に供給される電流の電流値は”Ｉ０”となる。また、電流Ｉｐ［ｍ］の電流値は”Ｉ０”に等しく、電流Ｉｃ［ｍ］の電流値も”Ｉ０”に等しい。
時刻Ｔ１５において、配線１６５（ＳＥＬ［１］）、配線７０（ＡＢＵ）および配線７３（ＡＯＰ［ｍ］）を”Ｌ”とすることにより、第１の行の画素１１が有するトランジスタ１３５と、トランジスタ５０［１］乃至［ｍ］およびトランジスタ５３［ｍ］とをオフとする。以上で第１の行の画素１１の差分検出が終了となる。
次に、時刻Ｔ２１において、配線１６５（ＳＥＬ［２］）、配線７０（ＡＢＵ）および配線７３（ＡＯＰ［１］）を”Ｈ”とすることにより、第２の行の画素１１が有するトランジスタ１３５と、トランジスタ５０［１］乃至［ｍ］およびトランジスタ５３［１］とをオンとする。この時、画素１１［２，１］により検出された差分に相当する電流が配線１５６（ＶＯＵＴ［１］）に供給される。ここで、画素１１［２，１］における差分はゼロとすると、配線１５６（ＶＯＵＴ［１］）に供給される電流の電流値は”Ｉ０”となる。また、電流Ｉｐ［１］の電流値は”Ｉ０”に等しく、電流Ｉｃ［１］の電流値も”Ｉ０”に等しい。
時刻Ｔ２２において、配線７３（ＡＯＰ［２］）を”Ｈ”とすることにより、トランジスタ５３［２］をオンとする。また、配線７３（ＡＯＰ［１］）を”Ｌ”とすることにより、トランジスタ５３［１］をオフとする。この時、画素１１［２，２］により検出された差分に相当する電流が配線１５６（ＶＯＵＴ［２］）に供給される。ここで、配線１５６（ＶＯＵＴ［２］）に供給される電流の電流値を”Ｉ０−ΔＩ１”とすると、電流Ｉｐ［２］の電流値は”Ｉ０−ΔＩ１”に等しく、また、電流Ｉｃ［２］の電流値は”Ｉ０”に等しいため、トランジスタ５３［２］とトランジスタ５４［２］を介して、電流値”ΔＩ１”の電流が流れることになる。
なお、電流値”Ｉ０−ΔＩ１”は、電流値“Ｉ０”より小さい。これは、画素１１［２，２］が差分検出用フレームの撮像データを取得する際に光電変換素子１２０に照射される光の照度が、画素１１［２，２］が基準フレームの撮像データを取得する際に光電変換素子１２０に照射される光の照度より高い場合に対応する。
ここで、コンパレータ６４とトランジスタ５６の働きにより、当該電流”Ｉ−”が供給される。ここで、トランジスタ５６を介してトランジスタ５４［２］に供給される電流”Ｉ−”が”ΔＩ１”より少ない（多い）場合は、コンパレータ６４の＋端子の電位が下がる（上がる）ことになり、コンパレータ６４の出力は低下（上昇）する。すなわち、トランジスタ５６のゲート電圧が低下（上昇）する。トランジスタ５６はｐ−ｃｈ型なので、より多い（少ない）電流”Ｉ−”を供給することができるようになる。
さらに、トランジスタ５６のゲートと同電位がトランジスタ５７に印加されるため、トランジスタ５６に対するトランジスタ５７のＷ（チャネル幅方向）／Ｌ（チャネル長方向）比（ｎ１）倍した電流”ｎ１・Ｉ−”がトランジスタ５７に流れる。また、トランジスタ６２とトランジスタ５７とで構成されるバッファにより、信号３６（ＴＲＩＧ）が”Ｈ”となる。なお配線８２（ＢＩＡＳ）にはバイアス電圧が印加される。バイアス電圧は適宜設定することができる。
時刻Ｔ２３において、配線７３（ＡＯＰ［２］）を”Ｌ”とすることにより、トランジスタ５３［２］をオフとする。また、時刻Ｔ２４において、配線７３（ＡＯＰ［ｍ］）を”Ｈ”とすることにより、トランジスタ５３［ｍ］をオンとする。この時、画素１１［２，ｍ］により検出された差分に相当する電流が配線１５６（ＶＯＵＴ［ｍ］）に供給される。ここで、画素１１［２，ｍ］における差分はゼロとすると、配線１５６（ＶＯＵＴ［ｍ］）に供給される電流の電流値は”Ｉ０”となる。また、電流Ｉｐ［１］の電流値は”Ｉ０”に等しく、電流Ｉｃ［１］の電流値も”Ｉ０”に等しい。
時刻Ｔ２５において、配線１６５（ＳＥＬ［２］）、配線７０（ＡＢＵ）および配線７３（ＡＯＰ［ｍ］）を”Ｌ”とすることにより、第２の行の画素１１が有するトランジスタ１３５と、トランジスタ５０［１］乃至［ｍ］およびトランジスタ５３［ｍ］とをオフとする。以上で第２の行の画素１１の差分検出が終了となる。
次に、時刻Ｔ３１において、配線１６５（ＳＥＬ［ｎ］）、配線７０（ＡＢＵ）および配線７３（ＡＯＰ［１］）を”Ｈ”とすることにより、第ｎの行の画素１１が有するトランジスタ１３５と、トランジスタ５０［１］乃至［ｍ］およびトランジスタ５３［１］とをオンとする。この時、画素１１［ｎ，１］により検出された差分に相当する電流が配線１５６（ＶＯＵＴ［１］）に供給される。ここで、画素１１［ｎ，１］における差分はゼロとすると、配線１５６（ＶＯＵＴ［１］）に供給される電流の電流値は”Ｉ０”となる。また、電流Ｉｐ［１］の電流値は”Ｉ０”に等しく、電流Ｉｃ［１］の電流値も”Ｉ０”に等しい。
時刻Ｔ３２において、配線７３（ＡＯＰ［２］）を”Ｈ”とすることにより、トランジスタ５３［２］をオンとする。また、配線７３（ＡＯＰ［１］）を”Ｌ”とすることにより、トランジスタ５３［１］をオフとする。この時、画素１１［ｎ，２］により検出された差分に相当する電流が配線１５６（ＶＯＵＴ［２］）に供給される。ここで、配線１５６（ＶＯＵＴ［２］）に供給される電流の電流値を”Ｉ０＋ΔＩ２”とすると、電流Ｉｐ［２］の電流値は”Ｉ０＋ΔＩ２”に等しく、また、電流Ｉｃ［２］の電流値は”Ｉ０”に等しいため、トランジスタ５３［２］とトランジスタ５５［２］を介して、電流値”ΔＩ２”の電流が流れることになる。
なお、電流値”Ｉ０＋ΔＩ２”は、電流値“Ｉ０”より大きい。これは、画素１１［２，２］が差分検出用フレームの撮像データを取得する際に光電変換素子１２０に照射される光の照度が、画素１１［２，２］が基準フレームの撮像データを取得する際に光電変換素子１２０に照射される光の照度より低い場合に対応する。
ここで、コンパレータ６５とトランジスタ５８の働きにより、当該電流”Ｉ＋”供給される。ここで、トランジスタ５５［２］からトランジスタ５８に流れ込む電流”Ｉ＋”が”ΔＩ２”より少ない（多い）場合は、コンパレータ６５の＋端子の電位が上がる（下がる）ことになり、コンパレータの出力は上昇（低下）する。すなわち、トランジスタ５８のゲート電圧が上昇（低下）し、より多い（少ない）電流”Ｉ＋”を供給することができるようになる。
また、トランジスタ５８のゲートと同電位がトランジスタ５９に印加されるため、トランジスタ５８に対するトランジスタ５９のＷ／Ｌ比（ｎ２）倍した電流”ｎ２・Ｉ＋”がトランジスタ５９に流れる。トランジスタ５９に流れる電流がトランジスタ６０にも流れ、さらに、トランジスタ６０に対するトランジスタ６１のＷ／Ｌ比（ｎ３）倍した電流”ｎ３・ｎ２・Ｉ＋”がトランジスタ６１に流れる。そして、トランジスタ６２と、トランジスタ５７と、トランジスタ６１と、で構成されるバッファにより、信号３６（ＴＲＩＧ）が”Ｈ”となる。
時刻Ｔ３３において、配線７３（ＡＯＰ［２］）を”Ｌ”とすることにより、トランジスタ５３［２］をオフとする。また、時刻Ｔ３４において、配線７３（ＡＯＰ［ｍ］）を”Ｈ”とすることにより、トランジスタ５３［ｍ］をオンとする。この時、画素１１［ｎ，ｍ］により検出された差分に相当する電流が配線１５６（ＶＯＵＴ［ｍ］）に供給される。ここで、画素１１［ｎ，ｍ］における差分はゼロとすると、配線１５６（ＶＯＵＴ［ｍ］）に供給される電流の電流値は”Ｉ０”となる。また、電流Ｉｐ［ｍ］の電流値は”Ｉ０”に等しく、電流Ｉｃ［ｍ］の電流値も”Ｉ０”に等しい。
時刻Ｔ３５において、配線１６５（ＳＥＬ［ｎ］）、配線７０（ＡＢＵ）および配線７３（ＡＯＰ［ｍ］）を”Ｌ”とすることにより、第ｎの行の画素１１が有するトランジスタ１３５と、トランジスタ５０［１］乃至［ｍ］およびトランジスタ５３［ｍ］とをオフとする。以上で第ｎの行の画素１１の差分検出が終了となる。
上述した構成とすることで本発明の一態様は、差分検出の際にデジタル処理を要することなく、簡単な構成で画像データを書き換えるための信号３６（ＴＲＩＧ）を生成できる。また、配線７３（ＡＯＰ）を配線７３（ＡＯＰ［１］乃至［ｍ］）に分離し、それぞれトランジスタ５３［１］乃至［ｍ］に電気的に接続することにより、１画素ごとの差分検出が可能となり、差分が検出された画素１１を特定することができる。
なお、画素１１が図５に示す構成以外の場合であっても、図１７に示す構成の回路１６を用いることができる。また、画素１１が図５に示す構成以外である場合における回路１６の動作は、図１８に示すタイミングチャートを適宜参照することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、本発明の一態様の撮像装置の具体的な構成例について、図面を用いて説明する。
図１９（Ａ）は、本発明の一態様の撮像装置の断面図の一例であり、図１に示す画素１１における光電変換素子１２０、トランジスタ１３１およびトランジスタ１３２の具体的な接続形態の一例を示している。なお、図１９（Ａ）にはトランジスタ１３３乃至トランジスタ１３５は図示されていない。当該撮像装置は、トランジスタ１３１乃至トランジスタ１３５が設けられる層１１００、および光電変換素子１２０が設けられる層１２００を有する。
なお、本実施の形態で説明する断面図において、各配線、各電極および各導電体９１を個別の要素として図示しているが、それらが電気的に接続している場合においては、同一の要素として設けられる場合もある。また、トランジスタのゲート、ソース、またはドレインが導電体９１を介して各配線と接続される形態は一例であり、トランジスタのゲート、ソース、またはドレインのそれぞれが配線としての機能を有する場合もある。
また、各要素上には保護膜、層間絶縁層または平坦化膜としての機能を有することができる絶縁層９２および絶縁層９３等が設けられる。例えば、絶縁層９２および絶縁層９３等は、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層９２および絶縁層９３等の上面は、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
なお、図面に示される配線等の一部が設けられない場合や、図面に示されない配線等やトランジスタ等が各層に含まれる場合もある。また、図面に示されない層が当該積層構造に含まれる場合もある。また、図面に示される層の一部が含まれない場合もある。
なお、図１９（Ａ）において、各トランジスタはバックゲートを有する形態を例示しているが、図１９（Ｂ）に示すように、バックゲートを有さない形態であってもよい。また、図１９（Ｃ）に示すように一部のトランジスタ、例えばトランジスタ１３１のみにバックゲートを有するような形態であってもよい。当該バックゲートは、対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、当該バックゲートにフロントゲートとは異なる固定電位が供給される場合がある。なお、当該バックゲートの有無に関する形態は、本実施の形態で説明する他の撮像装置の形態にも適用することができる。
層１２００に設けられる光電変換素子１２０は、様々な形態の素子を用いることができる。図１９（Ａ）では、セレン系材料を光電変換層１２１に用いた形態を図示している。セレン系材料を用いた光電変換素子１２０は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ現象により入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層１２１を薄くしやすい利点を有する。
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ることができる。なお、結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。
また、光電変換層１２１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であってもよい。ＣＩＳおよびＣＩＧＳでは、セレンの単層と同様にアバランシェ現象が利用できる光電変換素子を形成することができる。
セレン系材料を用いた光電変換素子１２０は、例えば、金属材料などで形成された電極１２６と透光性導電層１２２との間に光電変換層１２１を有する構成とすることができる。また、ＣＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫化カドミウムや硫化亜鉛等を接して設けてもよい。
アバランシェ現象を発生させるためには、光電変換素子に比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有するため、光電変換素子に比較的高い電圧を印加することが容易である。したがって、ドレイン耐圧の高いＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、高感度、かつ信頼性の高い撮像装置とすることができる。
なお、図１９（Ａ）では、光電変換層１２１および透光性導電層１２２を回路間で分離しない構成としているが、図２０（Ａ）に示すように回路間で分離する構成としてもよい。また、画素間において、電極１２６を有さない領域には、絶縁体で隔壁１２７を設け、光電変換層１２１および透光性導電層１２２に亀裂が入らないようにすることが好ましいが、図２０（Ｂ）に示すように隔壁１２７を設けない構成としてもよい。また、図１９（Ａ）では、透光性導電層１２２と、配線９４との間に配線９５および導電体９１を介する構成を図示しているが、図２０（Ｃ）、（Ｄ）に示すように透光性導電層１２２と配線９４が直接接する形態としてもよい。
また、電極１２６および配線９４等は多層としてもよい。例えば、図２１（Ａ）に示すように、電極１２６を導電層１２６ａおよび導電層１２６ｂの二層とし、配線９４を導電層９４ａおよび導電層９４ｂの二層とすることができる。図２１（Ａ）の構成においては、例えば、導電層１２６ａおよび導電層９４ａを低抵抗の金属等を選択して形成し、導電層１２６ｂを光電変換層１２１とコンタクト特性の良い金属等を選択して形成するとよい。このような構成とすることで、光電変換素子の電気特性を向上させることができる。また、一部の金属は透光性導電層１２２と接触することにより電蝕を起こすことがある。そのような金属を導電層９４ａに用いた場合でも導電層９４ｂを介することによって電蝕を防止することができる。
導電層１２６ａおよび導電層９４ａには、例えば、アルミニウム、チタン、またはアルミニウムをチタンで挟むような積層を用いることができる。また、導電層１２６ｂおよび導電層９４ｂには、例えば、モリブデンやタングステンなどを用いることができる。
また、絶縁層９２等が多層である構成であってもよい。例えば、図２１（Ｂ）に示すように、絶縁層９２が絶縁層９２ａおよび絶縁層９２ｂを有し、かつ絶縁層９２ａと絶縁層９２ｂとのエッチングレート等が異なる場合は、導電体９１は段差を有するようになる。層間絶縁層や平坦化膜に用いられるその他の絶縁層が多層である場合も同様に導電体９１は段差を有するようになる。なお、ここでは絶縁層９２が２層である例を示したが、絶縁層９２およびその他の絶縁層は３層以上の構成であってもよい。
なお、隔壁１２７は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔壁１２７は、トランジスタ等に対する遮光のため、および／または１画素あたりの受光部の面積を確定するために黒色等に着色されていてもよい。
また、光電変換素子１２０には、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型ダイオード素子などを用いてもよい。
例えば、図２２は光電変換素子１２０にｐｉｎ型の薄膜フォトダイオードを用いた例である。当該フォトダイオードは、ｐ型の半導体層１２５、ｉ型の半導体層１２４、およびｎ型の半導体層１２３が順に積層された構成を有している。ｉ型の半導体層１２４には非晶質シリコンを用いることが好ましい。また、ｎ型の半導体層１２３およびｐ型の半導体層１２５には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
図２２に示す光電変換素子１２０では、ｐ型の半導体層１２５と電極１２６が電気的に接続されている。また、ｎ型の半導体層１２３は、導電体９１を介して配線９４と電気的に接続されている。
また、ｐｉｎ型の薄膜フォトダイオードの形態を有する光電変換素子１２０の構成、ならびに光電変換素子１２０および配線の接続形態は、図２３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す例であってもよい。なお、光電変換素子１２０の構成、光電変換素子１２０と配線の接続形態はこれらに限定されず、他の形態であってもよい。
図２３（Ａ）は、光電変換素子１２０のｎ型の半導体層１２３と接する透光性導電層１２２を設けた構成である。透光性導電層１２２は電極として作用し、光電変換素子１２０の出力電流を高めることができる。
透光性導電層１２２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン等を用いることができる。また、透光性導電層１２２は単層に限らず、異なる膜の積層であってもよい。
図２３（Ｂ）は、光電変換素子１２０のｎ型の半導体層１２３と配線９５が直接接続された構成である。
図２３（Ｃ）は、光電変換素子１２０のｎ型の半導体層１２３と接する透光性導電層１２２が設けられ、配線９５と透光性導電層１２２が電気的に接続されている構成である。
図２３（Ｄ）は、光電変換素子１２０を覆う絶縁層にｎ型の半導体層１２３が露出する開口部が設けられ、当該開口部を覆う透光性導電層１２２と配線９５が電気的に接続されている構成である。
図２３（Ｅ）は、光電変換素子１２０を貫通する導電体９１が設けられた構成である。当該構成では、配線９４は導電体９１を介してｎ型の半導体層１２３と電気的に接続されている。なお、図面上では、配線９４と電極１２６とは、ｐ型の半導体層１２５を介して見かけ上導通してしまう形態を示している。しかしながら、ｐ型の半導体層１２５の横方向の電気抵抗が高いため、配線９４と電極１２６との間に適切な間隔を設ければ、両者間は極めて高抵抗となる。したがって、光電変換素子１２０は、アノードとカソードが短絡することなく、ダイオード特性を有することができる。なお、ｎ型の半導体層１２３と電気的に接続されている導電体９１は複数であってもよい。
図２３（Ｆ）は、図２３（Ｅ）の光電変換素子１２０に対して、ｎ型の半導体層１２３と接する透光性導電層１２２を設けた構成である。
なお、図２３（Ｄ）、図２３（Ｅ）、および図２３（Ｆ）に示す光電変換素子１２０では、受光領域と配線等が重ならないため、広い受光面積を確保できる利点を有する。
また、光電変換素子１２０には、図２４に示すように、シリコン基板１００を光電変換層としたフォトダイオードを用いることもできる。
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子１２０は、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製するこができる。また、セレン系材料は高抵抗であり、図１９（Ａ）に示すように、光電変換層１２１を回路間で分離しない構成とすることもできる。したがって、本発明の一態様の撮像装置は、歩留りが高く、低コストで作製することができる。一方で、シリコン基板１００を光電変換層としたフォトダイオードを形成する場合は、研磨工程や貼り合わせ工程などの難度の高い工程が必要となる。
また、本発明の一態様の撮像装置は、回路が形成されたシリコン基板１０６が積層された構成としてもよい。例えば、図２５（Ａ）に示すようにシリコン基板１０６に活性領域を有するトランジスタ１０１およびトランジスタ１０２を有する層１４００が画素回路と重なる構成とすることができる。なお、図２５（Ｂ）はトランジスタのチャネル幅方向の断面図に相当する。
シリコン基板１０６に形成された回路は、画素回路が出力する信号を読み出す機能や当該信号を変換する処理などを行う機能を有することができ、例えば、図２５（Ｃ）に示す回路図のようなＣＭＯＳインバータを含む構成とすることができる。トランジスタ１０１（ｎ−ｃｈ型）のゲートとトランジスタ１０２（ｐ−ｃｈ型）のゲートは互いに電気的に接続されている。また、一方のトランジスタのソースまたはドレインの一方は、他方のトランジスタのソースまたはドレインの一方と電気的に接続されている。また、両方のトランジスタのソースまたはドレインの他方はそれぞれ別の配線に電気的に接続されている。
また、シリコン基板１００およびシリコン基板１０６はバルクのシリコン基板に限らず、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体を材料とする基板を用いることもできる。
ここで、図２４および図２５（Ａ）に示すように、酸化物半導体を有するトランジスタが形成される領域と、Ｓｉデバイス（ＳｉトランジスタまたはＳｉフォトダイオード）が形成される領域との間には絶縁層９６が設けられる。
トランジスタ１０１およびトランジスタ１０２の活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ１０１およびトランジスタ１０２の信頼性を向上させる効果がある。一方、トランジスタ１３１等の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ１３１等の信頼性を低下させる要因となる場合がある。したがって、Ｓｉトランジスタを有する一方の層と、ＯＳトランジスタを有する他方の層を積層する場合、これらの間に水素の拡散を防止する機能を有することができる絶縁層９６を設けることが好ましい。絶縁層９６により、一方の層に水素を閉じ込めることでトランジスタ１０１およびトランジスタ１０２の信頼性が向上することができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ１３１等の信頼性も向上させることができる。
絶縁層９６としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ：Ｙｔｔｒｉａ−Ｓｔａｂｉｌｉｚｅｄ Ｚｉｒｃｏｎｉａ）等を用いることができる。
なお、図２５（Ａ）に示すような構成では、シリコン基板１０６に形成される回路（例えば、駆動回路）と、トランジスタ１３１等と、光電変換素子１２０とを重なるように形成することができるため、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。例えば、画素数が４Ｋ２Ｋ、８Ｋ４Ｋまたは１６Ｋ８Ｋなどの撮像装置に用いることが適する。なお、８Ｋ４Ｋの撮像装置は約３千３百万個の画素を有するため、３３Ｍと呼ぶこともできる。また、例えば画素１１が有するトランジスタ１３４およびトランジスタ１３５をＳｉトランジスタで形成し、トランジスタ１３１、トランジスタ１３２、トランジスタ１３３および光電変換素子１２０と、トランジスタ１３４およびトランジスタ１３５と、が重なる領域を有する構成とすることもできる。この場合、トランジスタ１３１、トランジスタ１３２およびトランジスタ１３３はＯＳトランジスタで形成する。
また、図２５（Ａ）に示す撮像装置は、シリコン基板１０６には光電変換素子を設けない構成である。したがって、各種トランジスタや配線などの影響を受けずに光電変換素子１２０に対する光路を確保することができ、高開口率の画素を形成することができる。
なお、図２５（Ａ）、（Ｂ）において、Ｓｉトランジスタはフィン型の構成を例示しているが、図２６（Ａ）に示すようにプレーナー型であってもよい。または、図２６（Ｂ）に示すように、シリコン薄膜の活性層１０５を有するトランジスタであってもよい。また、活性層１０５は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとすることができる。
また、本発明の一態様の撮像装置は、図２７に示す構成とすることができる。
図２７に示す撮像装置は、図２５（Ａ）に示す撮像装置の変形例であり、ＯＳトランジスタおよびＳｉトランジスタでＣＭＯＳインバータを構成する例を図示している。
ここで、層１４００に設けるＳｉトランジスタであるトランジスタ１０２はｐ−ｃｈ型とし、層１１００に設けるＯＳトランジスタであるトランジスタ１０１はｎ−ｃｈ型とする。ｐ−ｃｈ型トランジスタのみをシリコン基板１０６に設けることで、ウェル形成やｎ型不純物層形成など工程を省くことができる。
なお、図２７に示す撮像装置は、光電変換素子１２０にセレン等を用いた例を示したが、図２２と同様にｐｉｎ型の薄膜フォトダイオードを用いた構成としてもよい。
図２７に示す撮像装置において、トランジスタ１０１は、層１１００に形成するトランジスタ１３１およびトランジスタ１３２と同一の工程で作製することができる。したがって、撮像装置の製造工程を簡略化することができる。
また、本発明の一態様の撮像装置は、図２８に示すように、シリコン基板１００に形成されたフォトダイオードおよびその上に形成されたＯＳトランジスタで構成された画素を有する構成と、回路が形成されたシリコン基板１０６とを貼り合わせた構成としてもよい。このような構成とすることで、シリコン基板１００に形成するフォトダイオードの実効的な面積を向上することが容易になる。また、シリコン基板１０６に形成する回路を微細化したＳｉトランジスタで高集積化することで高性能な半導体装置を提供することができる。
図２９（Ａ）は、撮像装置にカラーフィルタ等を付加した形態の一例の断面図である。当該断面図は、３画素分の画素回路を有する領域の一部を示している。光電変換素子１２０が形成される層１２００上には、絶縁層２５００が形成される。絶縁層２５００は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層する構成としてもよい。
絶縁層２５００上には、遮光層２５１０が形成されてもよい。遮光層２５１０は、上部のカラーフィルタを通る光の混色を防止する機能を有することができる。遮光層２５１０には、アルミニウム、タングステンなどの金属層や当該金属層と反射防止膜としての機能を有することができる誘電体膜を積層する構成とすることができる。
絶縁層２５００および遮光層２５１０上には平坦化膜として有機樹脂層２５２０を設ける構成とすることができる。また、画素別にカラーフィルタ２５３０（カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂ、カラーフィルタ２５３０ｃ）が形成される。例えば、カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。
カラーフィルタ２５３０上には、透光性を有する絶縁層２５６０などを設けることができる。
また、図２９（Ｂ）に示すように、カラーフィルタ２５３０の代わりに光学変換層２５５０を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
例えば、光学変換層２５５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線撮像装置とすることができる。また、光学変換層２５５０に近赤外線の波長以下の光を遮るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層２５５０に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる。
また、光学変換層２５５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンスと呼ばれる現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子１２０で検知することにより撮像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質、または当該物質を含む材料からなる。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどの材料や、それらを樹脂やセラミクスに分散させたものが知られている。
なお、セレン系材料を用いた光電変換素子１２０においては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０ｃ上には、マイクロレンズアレイ２５４０を設けてもよい。マイクロレンズアレイ２５４０が有する個々のレンズを通る光が直下のカラーフィルタを通り、光電変換素子１２０に照射されるようになる。なお、図２９（Ａ）、（Ｂ）、（Ｃ）に示す層１２００以外の領域を層１６００とする。
図２９（Ｃ）に示す撮像装置の具体的な構成は、図１９（Ａ）に示す撮像装置を例にすると、図３０に示すようになる。また、図２４に示す撮像装置を例にすると、図３１に示すようになる。
また、本発明の一態様の撮像装置は、図３２および図３３に示すように回折格子１５００と組み合わせてもよい。回折格子１５００を介した被写体の像（回折画像）を画素に取り込み、画素における撮像画像から演算処理により入力画像（被写体の像）を構成することができる。また、レンズの替わりに回折格子１５００を用いることで撮像装置のコストを下げることができる。
回折格子１５００は、透光性を有する材料で形成することができる。例えば、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。または、上記無機絶縁膜と有機絶縁膜との積層であってもよい。
また、回折格子１５００は、感光性樹脂などを用いたリソグラフィ工程で形成することができる。また、リソグラフィ工程とエッチング工程とを用いて形成することもできる。また、ナノインプリントリソグラフィやレーザスクライブなどを用いて形成することもできる。
なお、回折格子１５００とマイクロレンズアレイ２５４０との間に間隔Ｘを設けてもよい。間隔Ｘは、１ｍｍ以下、好ましくは１００μｍ以下とすることができる。なお、当該間隔は空間でもよいし、透光性を有する材料を封止層または接着層として設けてもよい。例えば、窒素や希ガスなどの不活性ガスを当該間隔に封じ込めることができる。または、アクリル樹脂、エポキシ樹脂またはポリイミド樹脂などを当該間隔に設けてもよい。またはシリコーンオイルなどの液体を設けてもよい。なお、マイクロレンズアレイ２５４０を設けない場合においても、カラーフィルタ２５３０と回折格子１５００との間に間隔Ｘを設けてもよい。
また、本発明の一態様における撮像装置は、図３４（Ａ１）および図３４（Ｂ１）に示すように湾曲させてもよい。図３４（Ａ１）は、撮像装置を同図中の二点鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を示している。図３４（Ａ２）は、図３４（Ａ１）中の二点鎖線Ｘ１−Ｘ２で示した部位の断面図である。図３４（Ａ３）は、図３４（Ａ１）中の二点鎖線Ｙ１−Ｙ２で示した部位の断面図である。
図３４（Ｂ１）は、撮像装置を同図中の二点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同図中の二点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図３４（Ｂ２）は、図３４（Ｂ１）中の二点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図３４（Ｂ３）は、図３４（Ｂ１）中の二点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた半導体装置などの小型化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事ができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、表示装置２３の構成について図面を用いて詳細に説明する。
図３５は、表示装置２３が有する画素２１０の構成例を示す回路図である。図３５（Ａ）は、表示素子として液晶素子を用いる画素の例であり、図３５（Ｂ）は、表示素子として発光素子を用いる画素の例である。
図３５（Ａ）に示す画素２１０は、トランジスタ２１１、液晶素子２１２および容量素子２１３を有する。
トランジスタ２１１のゲートには配線２１５が電気的に接続されている。また、トランジスタ２１１のソースまたはドレインの一方には配線２１６が電気的に接続されている。また、トランジスタ２１１のソースまたはドレインの他方には液晶素子２１２および容量素子２１３の一方の端子が電気的に接続されている。
トランジスタ２１１は、液晶素子２１２と配線２１６との電気的接続を制御するスイッチング素子として機能することができ、配線２１５から入力される走査信号によりオン、オフが制御される。なおトランジスタ２１１には、オフ電流を小さくできるＯＳトランジスタが好適である。
図３５（Ｂ）に示す画素２１０は、トランジスタ２２１、トランジスタ２２２および発光素子２２３を有する。
トランジスタ２２１のゲートには配線２１５が電気的に接続されている。また、トランジスタ２２１のソースまたはドレインの一方には配線２１６が電気的に接続されている。また、トランジスタ２２１のソースまたはドレインの他方にはトランジスタ２２２のゲートが電気的に接続されている。また、トランジスタ２２２のソースまたはドレインの一方には配線２１７が電気的に接続されている。また、トランジスタ２２２のソースまたはドレインの他方には発光素子２２３の一方の端子が電気的に接続されている。
トランジスタ２２１は、トランジスタ２２２のゲートと、配線２１６と、の電気的接続を制御するスイッチング素子であり、配線２１５から入力される走査信号によりオン、オフが制御される。なおトランジスタ２２１には、オフ電流を小さくできるＯＳトランジスタが好適である。
図３５（Ａ）、（Ｂ）に示した回路図においては、ＯＳトランジスタであることを明示するために、ＯＳトランジスタの回路記号に「ＯＳ」の記載を付している。
なお画素２１０は、撮像データ３１の出力を行わない第２のモードにおいて、画像データを保持できればよい。このため、オフ電流の小さいトランジスタを用いる構成に限らない。画素２１０は、画像データを保持可能なメモリを有する構成でもよい。
画素２１０内にメモリを有する構成について図３６（Ａ）に示す。画素２１０は、メモリ２１４を有することで、ビデオデータを保持することができる。メモリとしては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等におけるメモリ回路を適用すればよい。図３６（Ｂ）には、メモリ２１４にＳＲＡＭを適用した場合の回路図の一例を示す。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジスタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
図３７（Ａ）は本発明の一態様のトランジスタ４０１の上面図である。また、図３７（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図３７（Ｂ）に相当する。また、図３７（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図３９（Ａ）に相当する。なお、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４０１は、基板４１５と、絶縁層４２０と、酸化物半導体層４３０と、導電層４４０と、導電層４５０と、絶縁層４６０と、導電層４７０と、絶縁層４７５と、絶縁層４８０と、を有する。
絶縁層４２０は基板４１５と接し、酸化物半導体層４３０は絶縁層４２０と接し、導電層４４０および導電層４５０は絶縁層４２０および酸化物半導体層４３０と接し、絶縁層４６０は絶縁層４２０、酸化物半導体層４３０、導電層４４０および導電層４５０と接し、導電層４７０は絶縁層４６０と接し、絶縁層４７５は絶縁層４２０、導電層４４０、導電層４５０および導電層４７０と接し、絶縁層４８０は絶縁層４７５と接する。
ここで、酸化物半導体層４３０における、導電層４４０と重なる領域を領域５３１、導電層４５０と重なる領域を領域５３２、絶縁層４６０と重なる領域を領域５３３とする。
また、導電層４４０および導電層４５０は酸化物半導体層４３０と電気的に接続されている。
導電層４４０はソースまたはドレインの一方、導電層４５０はソースまたはドレインの他方、絶縁層４６０はゲート絶縁層、導電層４７０はゲートとしての機能を有することができる。
また、図３７（Ｂ）に示す領域５３１はソース領域またはドレイン領域の一方、領域５３２はソース領域またはドレイン領域の他方、領域５３３はチャネル形成領域としての機能を有することができる。
また、導電層４４０および導電層４５０は単層で形成される例を図示しているが、二層以上の積層であってもよい。さらに、導電層４７０は、導電層４７１および導電層４７２の二層で形成される例を図示しているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
なお、必要に応じて絶縁層４８０に平坦化膜としての機能を付加してもよい。
また、本発明の一態様のトランジスタは、図３７（Ｃ）、（Ｄ）に示す構成であってもよい。図３７（Ｃ）はトランジスタ４０２の上面図である。また、図３７（Ｃ）に示す一点鎖線Ｃ１−Ｃ２方向の断面が図３７（Ｄ）に相当する。また、図３７（Ｃ）に示す一点鎖線Ｃ３−Ｃ４方向の断面は、図３９（Ｂ）に相当する。なお、一点鎖線Ｃ１−Ｃ２方向をチャネル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４０２は、絶縁層４６０の端部と導電層４７０の端部を一致させない点が、トランジスタ４０１と異なる。トランジスタ４０２の構造は、導電層４４０および導電層４５０が絶縁層４６０で広く覆われているため、導電層４４０および導電層４５０と、導電層４７０の間の電気抵抗が高く、ゲートリーク電流の少ない特徴を有している。
トランジスタ４０１およびトランジスタ４０２は、導電層４７０と導電層４４０および導電層４５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当該構成では、酸化物半導体層４３０にオフセット領域が形成されないため、オン電流の高いトランジスタを形成しやすい。
また、本発明の一態様のトランジスタは、図３７（Ｅ）、（Ｆ）に示す構成であってもよい。図３７（Ｅ）はトランジスタ４０３の上面図である。また、図３７（Ｅ）に示す一点鎖線Ｄ１−Ｄ２方向の断面が図３７（Ｆ）に相当する。また、図３７（Ｅ）に示す一点鎖線Ｄ３−Ｄ４方向の断面は、図３９（Ａ）に相当する。なお、一点鎖線Ｄ１−Ｄ２方向をチャネル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４０３の絶縁層４２０は基板４１５と接し、酸化物半導体層４３０は絶縁層４２０と接し、絶縁層４６０は絶縁層４２０および酸化物半導体層４３０と接し、導電層４７０は絶縁層４６０と接し、絶縁層４７５は絶縁層４２０、酸化物半導体層４３０および導電層４７０と接し、絶縁層４８０は絶縁層４７５と接し、導電層４４０および導電層４５０は酸化物半導体層４３０および絶縁層４８０と接する。
絶縁層４７５および絶縁層４８０に開口部が設けられ、当該開口部を通じて導電層４４０および導電層４５０が酸化物半導体層４３０と電気的に接続されている。
なお、必要に応じて導電層４４０、導電層４５０および絶縁層４８０に接する絶縁層（平坦化膜）などを有していてもよい。
また、酸化物半導体層４３０において、絶縁層４７５と重なり、領域５３１と領域５３３に挟まれた領域を領域５３４とする。また、絶縁層４７５と重なり、領域５３２と領域５３３に挟まれた領域を領域５３５とする。
また、本発明の一態様のトランジスタは、図３８（Ａ）、（Ｂ）に示す構成であってもよい。図３８（Ａ）はトランジスタ４０４の上面図である。また、図３８（Ａ）に示す一点鎖線Ｅ１−Ｅ２方向の断面が図３８（Ｂ）に相当する。また、図３８（Ａ）に示す一点鎖線Ｅ３−Ｅ４方向の断面は、図３９（Ａ）に相当する。なお、一点鎖線Ｅ１−Ｅ２方向をチャネル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４０４の絶縁層４２０は基板４１５と接し、酸化物半導体層４３０は絶縁層４２０と接し、導電層４４０および導電層４５０は絶縁層４２０および酸化物半導体層４３０と接し、絶縁層４６０は絶縁層４２０および酸化物半導体層４３０と接し、導電層４７０は絶縁層４６０と接し、絶縁層４７５は絶縁層４２０、酸化物半導体層４３０、導電層４４０、導電層４５０および導電層４７０と接し、絶縁層４８０は絶縁層４７５と接する。
トランジスタ４０４は、導電層４４０および導電層４５０が酸化物半導体層４３０の端部を覆うように接している点が、トランジスタ４０３と異なる。
トランジスタ４０３およびトランジスタ４０４は導電層４７０と、導電層４４０および導電層４５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲートと、ソースおよびドレインと、の寄生容量が極めて小さいため、高速動作用途に適している。
また、本発明の一態様のトランジスタは、図３８（Ｃ）、（Ｄ）に示す構成であってもよい。図３８（Ｃ）はトランジスタ４０５の上面図である。また、図３８（Ｃ）に示す一点鎖線Ｆ１−Ｆ２方向の断面が図３８（Ｄ）に相当する。また、図３８（Ｃ）に示す一点鎖線Ｆ３−Ｆ４方向の断面は、図３９（Ａ）に相当する。なお、一点鎖線Ｆ１−Ｆ２方向をチャネル長方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４０５は、導電層４４０が導電層４４１と導電層４４２の２層で形成され、導電層４５０が導電層４５１と導電層４５２の２層で形成されている。また、絶縁層４２０は基板４１５と接し、酸化物半導体層４３０は絶縁層４２０と接し、導電層４４１および導電層４５１は酸化物半導体層４３０と接し、絶縁層４６０は絶縁層４２０、酸化物半導体層４３０、導電層４４１および導電層４５１と接し、導電層４７０は絶縁層４６０と接し、絶縁層４７５は絶縁層４２０、導電層４４１、導電層４５１および導電層４７０と接し、絶縁層４８０は絶縁層４７５と接し、導電層４４２は導電層４４１および絶縁層４８０と接し、導電層４５２は導電層４５１および絶縁層４８０と接する。
ここで、導電層４４１および導電層４５１は、酸化物半導体層４３０の上面と接し、側面には接しない構成となっている。
なお、必要に応じて導電層４４２、導電層４５２および絶縁層４８０に接する絶縁層などを有していてもよい。
また、導電層４４１および導電層４５１が酸化物半導体層４３０と電気的に接続されている。そして、導電層４４２が導電層４４１と、導電層４５２が導電層４５１とそれぞれ電気的に接続されている。
酸化物半導体層４３０において、導電層４４１と重なる領域がソース領域またはドレイン領域の一方としての機能を有することができる領域５３１となり、導電層４５１と重なる領域がソース領域またはドレイン領域の他方としての機能を有することができる領域５３２となる。
また、本発明の一態様のトランジスタは、図３８（Ｅ）、（Ｆ）に示す構成であってもよい。図３８（Ｅ）はトランジスタ４０６の上面図である。また、図３８（Ｅ）に示す一点鎖線Ｇ１−Ｇ２方向の断面が図３８（Ｆ）に相当する。また、図３８（Ｅ）に示す一点鎖線Ｇ３−Ｇ４方向の断面は、図３９（Ａ）に相当する。なお、一点鎖線Ｇ１−Ｇ２方向をチャネル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４０６は、導電層４４０が導電層４４１および導電層４４２の２層で形成され、導電層４５０が導電層４５１および導電層４５２の２層で形成されている点が、トランジスタ４０３と異なる。
トランジスタ４０５およびトランジスタ４０６の構成では、導電層４４０および導電層４５０が絶縁層４２０と接しない構成であるため、絶縁層４２０中の酸素が導電層４４０および導電層４５０に奪われにくくなり、絶縁層４２０から酸化物半導体層４３０中への酸素の供給を容易とすることができる。
なお、トランジスタ４０３、トランジスタ４０４およびトランジスタ４０６における領域５３４および領域５３５には、酸素欠損を形成し導電率を高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物半導体層の導電率を高くすることができる。
なお、不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体層とソースおよびドレインとしての機能を有することができる導電層との接触はオーミック接触であり、酸化物導電体層と、ソースおよびドレインとしての機能を有することができる導電層と、の接触抵抗を低減することができる。
また、図３７乃至図３９におけるトランジスタ４０１乃至トランジスタ４０６では、酸化物半導体層４３０が単層である例を図示したが、酸化物半導体層４３０は積層であってもよい。図４０（Ａ）は酸化物半導体層４３０の上面図であり、図４０（Ｂ）、（Ｃ）は、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｂの二層構造を有する酸化物半導体層４３０の断面図である。また、図４０（Ｄ）、（Ｅ）は、酸化物半導体層４３０ａ、酸化物半導体層４３０ｂおよび酸化物半導体層４３０ｃの三層構造を有する酸化物半導体層４３０の断面図である。
なお、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃは、チャネル領域を形成しないため絶縁層と呼ぶこともできる。
酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃには、それぞれ組成の異なる酸化物半導体層などを用いることができる。
トランジスタ４０１乃至トランジスタ４０６の酸化物半導体層４３０は、図４０（Ｂ）、（Ｃ）または図４０（Ｄ）、（Ｅ）に示す酸化物半導体層４３０と入れ替えることができる。
また、本発明の一態様のトランジスタは、図４１乃至図４３に示す構成であってもよい。図４１（Ａ）、（Ｃ）、（Ｅ）および図４２（Ａ）、（Ｃ）、（Ｅ）はトランジスタ４０７乃至トランジスタ４１２の上面図である。また、図４１（Ａ）、（Ｃ）、（Ｅ）および図４２（Ａ）、（Ｃ）、（Ｅ）に示す一点鎖線Ｈ１−Ｈ２方向乃至Ｍ１−Ｍ２方向の断面が図４１（Ｂ）、（Ｄ）、（Ｆ）および図４２（Ｂ）、（Ｄ）、（Ｆ）に相当する。また、図４１（Ａ）、（Ｅ）および図４２（Ａ）、（Ｃ）、（Ｅ）に示す一点鎖線Ｈ３−Ｈ４およびＪ３−Ｊ４乃至Ｍ３−Ｍ４方向の断面が図４３（Ａ）に相当する。さらに、図４１（Ｃ）に示す一点鎖線Ｉ３−Ｉ４方向の断面が図４３（Ｂ）に相当する。なお、一点鎖線Ｈ１−Ｈ２方向乃至Ｍ１−Ｍ２方向をチャネル長方向、一点鎖線Ｈ３−Ｈ４方向乃至Ｍ１−Ｍ２方向をチャネル幅方向と呼称する場合がある。
トランジスタ４０７およびトランジスタ４０８は、領域５３１および領域５３２において酸化物半導体層４３０が二層（酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ）である点、領域５３３において酸化物半導体層４３０が三層（酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃ）である点、および導電層４４０および導電層４５０と、絶縁層４６０と、の間に酸化物半導体層の一部（酸化物半導体層４３０ｃ）が介在している点を除き、トランジスタ４０１およびトランジスタ４０２と同様の構成を有する。
トランジスタ４０９、トランジスタ４１０およびトランジスタ４１２は、領域５３１、領域５３２、領域５３４および領域５３５において酸化物半導体層４３０が二層（酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ）である点、領域５３３において酸化物半導体層４３０が三層（酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃ）である点を除き、トランジスタ４０３、トランジスタ４０４およびトランジスタ４０６と同様の構成を有する。
トランジスタ４１１は、領域５３１および領域５３２において酸化物半導体層４３０が二層（酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ）である点、領域５３３において酸化物半導体層４３０が三層（酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃ）である点、ならびに導電層４４１および導電層４５１と、絶縁層４６０と、の間に酸化物半導体層の一部（酸化物半導体層４３０ｃ）が介在している点を除き、トランジスタ４０５と同様の構成を有する。
また、本発明の一態様のトランジスタは、図４４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）および図４５（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すトランジスタ４０１乃至トランジスタ４１２のチャネル長方向の断面図、ならびに図３９（Ｃ）に示すトランジスタ４０１乃至トランジスタ４０６のチャネル幅方向の断面図および図４３（Ｃ）に示すトランジスタ４０７乃至トランジスタ４１２のチャネル幅方向の断面図のように、酸化物半導体層４３０と基板４１５との間に導電層４７３を備えていてもよい。導電層４７３を第２のゲート（バックゲートともいう）として用いることで、酸化物半導体層４３０のチャネル形成領域は、導電層４７０と導電層４７３により電気的に取り囲まれる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。これにより、オン電流を増加させることができる。また、しきい値電圧の制御を行うことができる。なお、図４４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）および図４５（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層４７３の幅を酸化物半導体層４３０よりも短くしてもよい。さらに、導電層４７３の幅を導電層４７０の幅よりも短くしてもよい。
オン電流を増加させるには、例えば、導電層４７０と導電層４７３を同電位とし、ダブルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導電層４７０とは異なる定電位を導電層４７３に供給すればよい。導電層４７０と導電層４７３を同電位とするには、例えば、図３９（Ｄ）および図４３（Ｄ）に示すように、導電層４７０と導電層４７３とをコンタクトホールを介して電気的に接続すればよい。
また、本発明の一態様のトランジスタは、図４６（Ａ）、（Ｂ）、（Ｃ）に示す構成とすることもできる。図４６（Ａ）は上面図である。また、図４６（Ｂ）は、図４６（Ａ）に示す一点鎖線Ｎ１−Ｎ２に対応する断面図である。また、図４６（Ｃ）は、図４６（Ａ）に示す一点鎖線Ｎ３−Ｎ４に対応する断面図である。なお、図４６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ４１３の絶縁層４２０は基板４１５と接し、酸化物半導体層４３０（酸化物半導体層４３０ａ、酸化物半導体層４３０ｂおよび酸化物半導体層４３０ｃ）は絶縁層４２０と接し、導電層４４０および導電層４５０は酸化物半導体層４３０ｂと接し、絶縁層４６０は酸化物半導体層４３０ｃと接し、導電層４７０は絶縁層４６０と接し、絶縁層４８０は絶縁層４２０、導電層４４０および導電層４５０と接する。なお、酸化物半導体層４３０ｃ、絶縁層４６０および導電層４７０は、絶縁層４８０に設けられ、酸化物半導体層４３０ｂに達する開口部に設けられている。
トランジスタ４１３の構成は、前述したその他のトランジスタの構成と比較して、導電層４４０または導電層４５０と、導電層４７０と、が重なる領域が少ないため、寄生容量を小さくすることができる。したがって、トランジスタ４１３は、高速動作を必要とする回路の要素として適している。なお、トランジスタ４１３の上面は、図４６（Ｂ）、（Ｃ）に示すようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いて平坦化することが好ましいが、平坦化しない構成とすることもできる。
また、本発明の一態様のトランジスタにおける導電層４４０および導電層４５０は、図４７（Ａ）に示す上面図のように酸化物半導体層の幅（ＷＯＳ）よりも導電層４４０および導電層４５０の幅（ＷＳＤ）が長く形成されていてもよいし、図４７（Ｂ）に示す上面図のように短く形成されていてもよい。特に、ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とすることで、ゲート電界が酸化物半導体層４３０全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。また、図４７（Ｃ）に示すように、導電層４４０および導電層４５０が酸化物半導体層４３０と重なる領域のみに形成されていてもよい。
なお、図４７（Ａ）、（Ｂ）、（Ｃ）において、酸化物半導体層４３０、導電層４４０および導電層４５０のみ図示している。
また、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｂを有するトランジスタ、ならびに酸化物半導体層４３０ａ、酸化物半導体層４３０ｂおよび酸化物半導体層４３０ｃを有するトランジスタにおいては、酸化物半導体層４３０を構成する二層または三層の材料を適切に選択することで酸化物半導体層４３０ｂに電流を流すことができる。酸化物半導体層４３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。したがって、酸化物半導体層４３０ｂを厚くすることでオン電流が向上する場合がある。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、実施の形態６に示したトランジスタの構成要素について詳細を説明する。
基板４１５の種類は、特定のものに限定されることはない。その基板４１５の一例としては、半導体基板（例えば単結晶基板またはシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどからなるフィルムがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
また、基板４１５として、トランジスタが形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラグとしての機能を有することができる導電体等が形成されたものを用いることができる。なお、シリコン基板にｐ−ｃｈ型のトランジスタのみを形成する場合は、ｎ−型の導電型を有するシリコン基板を用いることが好ましい。または、ｎ−型またはｉ型のシリコン層を有するＳＯＩ基板であってもよい。また、当該シリコン基板におけるトランジスタを形成する面の面方位は、（１１０）面であることが好ましい。（１１０）面にｐ−ｃｈ型トランジスタを形成することで、移動度を高くすることができる。
また、基板４１５として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
絶縁層４２０は、基板４１５に含まれる要素からの不純物の拡散を防止する役割を有するほか、酸化物半導体層４３０に酸素を供給する役割を担うことができる。したがって、絶縁層４２０は酸素を含む絶縁層であることが好ましく、化学量論組成よりも多い酸素を含む絶縁層であることがより好ましい。例えば、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。また、基板４１５が他のデバイスが形成された基板である場合、絶縁層４２０は、層間絶縁層としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。
例えば、絶縁層４２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁層、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁層、またはこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。
なお、本実施の形態では、トランジスタが有する酸化物半導体層４３０が酸化物半導体層４３０ａ、酸化物半導体層４３０ｂおよび酸化物半導体層４３０ｃを絶縁層４２０側から順に積んだ三層構造である場合を主として詳細を説明する。
なお、酸化物半導体層４３０が単層の場合は、本実施の形態に示す、酸化物半導体層４３０ｂに相当する層を用いればよい。
また、酸化物半導体層４３０が二層の場合は、本実施の形態に示す、酸化物半導体層４３０ａに相当する層および酸化物半導体層４３０ｂに相当する層を絶縁層４２０側から順に積んだ積層を用いればよい。この構成の場合、酸化物半導体層４３０ａと酸化物半導体層４３０ｂとを入れ替えることもできる。
また、酸化物半導体層４３０が四層以上である場合は、例えば、本実施の形態で説明する三層構造の酸化物半導体層４３０に対して他の酸化物半導体層を付加する構成とすることができる。
一例としては、酸化物半導体層４３０ｂには、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃは、酸化物半導体層４３０ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層４３０ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、導電層４７０に電界を印加すると、酸化物半導体層４３０のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層４３０ｂにチャネルが形成される。
また、酸化物半導体層４３０ａは、酸化物半導体層４３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層４３０ｂと絶縁層４２０が接した場合の界面と比較して、酸化物半導体層４３０ｂと酸化物半導体層４３０ａとの界面には界面準位が形成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、酸化物半導体層４３０ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
また、酸化物半導体層４３０ｃは、酸化物半導体層４３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層４３０ｂとゲート絶縁層（絶縁層４６０）が接した場合の界面と比較して、酸化物半導体層４３０ｂと酸化物半導体層４３０ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層４３０ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。
酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層４３０ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有することができる。すなわち、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃは、酸化物半導体層４３０ｂよりも酸素欠損が生じにくいということができる。
また、酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、および酸化物半導体層４３０ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、またはＺｒ等がある。また、他のスタビライザーとしては、ランタノイドである、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
なお、酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層４３０ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層４３０ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層４３０ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層４３０ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃにおけるＺｎおよびＯを除いた場合において、ＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。また、酸化物半導体層４３０ｂのＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。
また、酸化物半導体層４３０ｂは、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＭよりも多い組成となる酸化物はＩｎがＭと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層４３０ｂにインジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現することができる。
酸化物半導体層４３０ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、さらに好ましくは５ｎｍ以上２５ｎｍ以下とする。また、酸化物半導体層４３０ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下とする。また、酸化物半導体層４３０ｃの厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上３０ｎｍ以下、さらに好ましくは３ｎｍ以上１５ｎｍ以下とする。また、酸化物半導体層４３０ｂは、酸化物半導体層４３０ｃより厚い方が好ましい。
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１５／ｃｍ３未満であること、１×１０１３／ｃｍ３未満であること、８×１０１１／ｃｍ３未満であること、あるいは１×１０８／ｃｍ３未満であり、かつ１×１０−９／ｃｍ３以上であることとする。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層４３０ａ、酸化物半導体層４３０ｂおよび酸化物半導体層４３０ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で見積もられるシリコン濃度が１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満となる領域を有するように制御する。また、水素濃度が、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下になる領域を有するように制御する。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えばシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満になる領域を有するように制御する。また、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満になる領域を有するように制御する。
また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
なお、トランジスタのゲート絶縁層としては、シリコンを含む絶縁層が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁層と接しない構造が好ましいということができる。また、ゲート絶縁層と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁層から離すことが好ましいといえる。
したがって、酸化物半導体層４３０を酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃの積層構造とすることで、酸化物半導体層４３０ｂにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃのバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃの組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面は点線で表している。
主成分を共通として積層された酸化物半導体層４３０は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
例えば、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃにはＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：９：６（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、酸化物半導体層４３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、５：５：６、または３：１：２（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。なお、酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、および酸化物半導体層４３０ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。
酸化物半導体層４３０における酸化物半導体層４３０ｂはウェル（井戸）となり、チャネルは酸化物半導体層４３０ｂに形成される。なお、酸化物半導体層４３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
また、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃと、酸化シリコン膜などの絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃがあることにより、酸化物半導体層４３０ｂと当該トラップ準位とを遠ざけることができる。
ただし、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃの伝導帯下端のエネルギーと、酸化物半導体層４３０ｂの伝導帯下端のエネルギーとの差が小さい場合、酸化物半導体層４３０ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。電子がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
酸化物半導体層４３０ａ、酸化物半導体層４３０ｂおよび酸化物半導体層４３０ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソースまたはドレインの一方として作用する導電層４４０およびソースまたはドレインの他方として作用する導電層４５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕやＣｕ−Ｍｎなどの合金と上記材料との積層を用いてもよい。なお、トランジスタ４０５、トランジスタ４０６、トランジスタ４１１およびトランジスタ４１２においては、例えば、導電層４４１および導電層４５１にＷ、導電層４４２および導電層４５２にＴｉとＡｌとの積層膜などを用いることができる。
上記材料は酸化物半導体層から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体層の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成される。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
また、導電層４４０および導電層４５０にＷを用いる場合には、窒素をドーピングしてもよい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電層４４０および導電層４５０をｎ型の半導体層との積層とし、ｎ型の半導体層と酸化物半導体層を接触させることによってもｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。ｎ型の半導体層としては、窒素が添加されたＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
ゲート絶縁層として作用する絶縁層４６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。また、絶縁層４６０は上記材料の積層であってもよい。なお、絶縁層４６０に、Ｌａ、Ｎ、Ｚｒなどを、不純物として含んでいてもよい。
また、絶縁層４６０の積層構造の一例について説明する。絶縁層４６０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層４６０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
また、酸化物半導体層４３０と接する絶縁層４２０および絶縁層４６０は、窒素酸化物の放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。当該窒素酸化物に起因する準位密度は酸化物半導体のエネルギーギャップ内に形成されうる場合がある。絶縁層４２０および絶縁層４６０には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜または酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
絶縁層４２０および絶縁層４６０として、上記酸化物絶縁層を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
ゲートとして作用する導電層４７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電層を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕまたはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用いてもよい。本実施の形態では、導電層４７１に窒化タンタル、導電層４７２にタングステンを用いて導電層４７０を形成する。
絶縁層４７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いることができる。実施の形態６に示したトランジスタ４０３、トランジスタ４０４、トランジスタ４０６、トランジスタ４０９、トランジスタ４１０、およびトランジスタ４１２では酸化物半導体層４３０と絶縁層４７５が一部接しているため、絶縁層４７５として水素を含む絶縁層を用いることで酸化物半導体層４３０の一部をｎ型化することができる。また、窒化絶縁層は水分などのブロッキング膜としての作用も有し、トランジスタの信頼性を向上させることができる。
また、絶縁層４７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形態６に示したトランジスタ４０１、トランジスタ４０２、トランジスタ４０５、トランジスタ４０７、トランジスタ４０８、およびトランジスタ４１１では絶縁層４７５に酸化アルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体層４３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層４２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもできる。
また、絶縁層４７５上には絶縁層４８０が形成されていることが好ましい。当該絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層４８０は絶縁層４２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁層４８０から放出される酸素は絶縁層４６０を経由して酸化物半導体層４３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅が縮小するとオン電流が低下する。
本発明の一態様のトランジスタ４０７乃至トランジスタ４１２では、チャネルが形成される酸化物半導体層４３０ｂを覆うように酸化物半導体層４３０ｃが形成されており、チャネル形成層とゲート絶縁層が接しない構成となっている。そのため、チャネル形成層とゲート絶縁層との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層４３０のチャネル幅方向を電気的に取り囲むようにゲート（導電層４７０）が形成されているため、酸化物半導体層４３０に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。
また、本発明の一態様における酸化物半導体層４３０が二層または三層のトランジスタでは、チャネルが形成される酸化物半導体層４３０ｂを酸化物半導体層４３０ａ上に形成することで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化物半導体層４３０が三層のトランジスタでは、酸化物半導体層４３０ｂを三層構造の中間に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値（サブスレッショルド値）の低減をはかることができる。したがって、ゲート電圧ＶＧが０Ｖ時の電流を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性の劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。
なお、本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタリング法やプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入してもよい。例えば２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いることができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体層、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。
なお、酸化物半導体層の成膜には、対向ターゲット式スパッタリング装置を用いることもできる。当該対向ターゲット式スパッタリング装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ＳＰ）と呼ぶこともできる。
対向ターゲット式スパッタリング装置を用いて酸化物半導体層を成膜することによって、酸化物半導体層の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用いることで低圧での成膜が可能となるため、成膜された酸化物半導体層中の不純物濃度（例えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態９）
以下では、本発明の一態様に用いることのできる酸化物半導体層の構造について説明する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図４８（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図４８（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図４８（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図４８（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図４８（Ｅ）に示す。図４８（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図４８（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図４８（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図４９（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図４９（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳを被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、図４９（Ｂ）および図４９（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図４９（Ｄ）および図４９（Ｅ）は、それぞれ図４９（Ｂ）および図４９（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図４９（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図４９（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図４９（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図５０（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図５０（Ｂ）に示す。図５０（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図５０（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図５０（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図５１に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図５１（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図５１（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図５１（Ａ）および図５１（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図５２は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図５２より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図５２より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図５２より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１０）
＜ＣＡＣの構成＞
以下では、本発明の一態様に用いることができるＣＡＣ（Ｃｌｏｕｄ Ａｌｉｇｎｅｄ Ｃｏｍｐｌｅｍｅｎｔａｒｙ）−ＯＳの構成について説明する。
ＣＡＣとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯともいう。）におけるＣＡＣ−ＩＧＺＯとは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ−ＩＧＺＯは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣは、材料構成に関する。ＣＡＣとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
＜ＣＡＣ−ＩＧＺＯの解析＞
続いて、各種測定方法を用い、基板上に成膜した酸化物半導体について測定を行った結果について説明する。
≪試料の構成と作製方法≫
以下では、本発明の一態様に係る９個の試料について説明する。各試料は、それぞれ、酸化物半導体を成膜する際の基板温度、および酸素ガス流量比を異なる条件で作製する。なお、試料は、基板と、基板上の酸化物半導体と、を有する構造である。
各試料の作製方法について、説明する。
まず、基板として、ガラス基板を用いる。続いて、スパッタリング装置を用いて、ガラス基板上に酸化物半導体として、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を形成する。成膜条件は、チャンバー内の圧力を０．６Ｐａとし、ターゲットには、酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いる。また、スパッタリング装置内に設置された酸化物ターゲットに２５００ＷのＡＣ電力を供給する。
なお、酸化物を成膜する際の条件として、基板温度を、意図的に加熱しない温度（以下、Ｒ．Ｔ．ともいう。）、１３０℃、または１７０℃とした。また、Ａｒと酸素の混合ガスに対する酸素ガスの流量比（以下、酸素ガス流量比ともいう。）を、１０％、３０％、または１００％とすることで、９個の試料を作製する。
≪Ｘ線回折による解析≫
本項目では、９個の試料に対し、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定を行った結果について説明する。なお、ＸＲＤ装置として、Ｂｒｕｋｅｒ社製Ｄ８ ＡＤＶＡＮＣＥを用いた。また、条件は、Ｏｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンにて、走査範囲を１５ｄｅｇ．乃至５０ｄｅｇ．、ステップ幅を０．０２ｄｅｇ．、走査速度を３．０ｄｅｇ．／分とした。
図５８にＯｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を示す。なお、図５８において、上段には成膜時の基板温度条件が１７０℃の試料における測定結果、中段には成膜時の基板温度条件が１３０℃の試料における測定結果、下段には成膜時の基板温度条件がＲ．Ｔ．の試料における測定結果を示す。また、左側の列には酸素ガス流量比の条件が１０％の試料における測定結果、中央の列には酸素ガス流量比の条件が３０％の試料における測定結果、右側の列には酸素ガス流量比の条件が１００％の試料における測定結果、を示す。
図５８に示すＸＲＤスペクトルは、成膜時の基板温度を高くする、または、成膜時の酸素ガス流量比の割合を大きくすることで、２θ＝３１°付近のピーク強度が高くなる。なお、２θ＝３１°付近のピークは、被形成面または上面に略垂直方向に対してｃ軸に配向した結晶性ＩＧＺＯ化合物（ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）−ＩＧＺＯともいう。）であることに由来することが分かっている。
また、図５８に示すＸＲＤスペクトルは、成膜時の基板温度が低い、または、酸素ガス流量比が小さいほど、明確なピークが現れなかった。従って、成膜時の基板温度が低い、または、酸素ガス流量比が小さい試料は、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
≪電子顕微鏡による解析≫
本項目では、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料を、ＨＡＡＤＦ（Ｈｉｇｈ−Ａｎｇｌｅ Ａｎｎｕｌａｒ Ｄａｒｋ Ｆｉｅｌｄ）−ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察、および解析した結果について説明する（以下、ＨＡＡＤＦ−ＳＴＥＭによって取得した像は、ＴＥＭ像ともいう。）。
ＨＡＡＤＦ−ＳＴＥＭによって取得した平面像（以下、平面ＴＥＭ像ともいう。）、および断面像（以下、断面ＴＥＭ像ともいう。）の画像解析を行った結果について説明する。なお、ＴＥＭ像は、球面収差補正機能を用いて観察した。なお、ＨＡＡＤＦ−ＳＴＥＭ像の撮影には、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆを用いて、加速電圧２００ｋＶ、ビーム径約０．１ｎｍφの電子線を照射して行った。
図５９（Ａ）は、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の平面ＴＥＭ像である。図５９（Ｂ）は、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の断面ＴＥＭ像である。
≪電子線回折パターンの解析≫
本項目では、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料に、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで、電子線回折パターンを取得した結果について説明する。
図５９（Ａ）に示す、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の平面ＴＥＭ像において、黒点ａ１、黒点ａ２、黒点ａ３、黒点ａ４、および黒点ａ５で示す電子線回折パターンを観察する。なお、電子線回折パターンの観察は、電子線を照射しながら０秒の位置から３５秒の位置まで一定の速度で移動させながら行う。黒点ａ１の結果を図５９（Ｃ）、黒点ａ２の結果を図５９（Ｄ）、黒点ａ３の結果を図５９（Ｅ）、黒点ａ４の結果を図５９（Ｆ）、および黒点ａ５の結果を図５９（Ｇ）に示す。
図５９（Ｃ）、図５９（Ｄ）、図５９（Ｅ）、図５９（Ｆ）、および図５９（Ｇ）より、円を描くように（リング状に）輝度の高い領域が観測できる。また、リング状の領域に複数のスポットが観測できる。
また、図５９（Ｂ）に示す、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の断面ＴＥＭ像において、黒点ｂ１、黒点ｂ２、黒点ｂ３、黒点ｂ４、および黒点ｂ５で示す電子線回折パターンを観察する。黒点ｂ１の結果を図５９（Ｈ）、黒点ｂ２の結果を図５９（Ｉ）、黒点ｂ３の結果を図５９（Ｊ）、黒点ｂ４の結果を図５９（Ｋ）、および黒点ｂ５の結果を図５９（Ｌ）に示す。
図５９（Ｈ）、図５９（Ｉ）、図５９（Ｊ）、図５９（Ｋ）、および図５９（Ｌ）より、リング状に輝度の高い領域が観測できる。また、リング状の領域に複数のスポットが観測できる。
ここで、例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる回折パターンが見られる。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させると、リング状の回折パターンが確認される。つまり、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸は配向性を有さないことがわかる。
また、微結晶を有する酸化物半導体（ｎａｎｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ。以下、ｎｃ−ＯＳという。）に対し、大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折を行うと、ハローパターンのような回折パターンが観測される。また、ｎｃ−ＯＳに対し、小さいプローブ径の電子線（例えば５０ｎｍ未満）を用いるナノビーム電子線回折を行うと、輝点（スポット）が観測される。また、ｎｃ−ＯＳに対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域に複数の輝点が観測される場合がある。
成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の電子線回折パターンは、リング状に輝度の高い領域と、該リング領域に複数の輝点を有する。従って、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料は、電子線回折パターンが、ｎｃ−ＯＳになり、平面方向、および断面方向において、配向性は有さない。
以上より、成膜時の基板温度が低い、または、酸素ガス流量比が小さい酸化物半導体は、アモルファス構造の酸化物半導体膜とも、単結晶構造の酸化物半導体膜とも明確に異なる性質を有すると推定できる。
≪元素分析≫
本項目では、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用い、ＥＤＸマッピングを取得し、評価することによって、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の元素分析を行った結果について説明する。なお、ＥＤＸ測定には、元素分析装置として日本電子株式会社製エネルギー分散型Ｘ線分析装置ＪＥＤ−２３００Ｔを用いる。なお、試料から放出されたＸ線の検出にはＳｉドリフト検出器を用いる。
ＥＤＸ測定では、試料の分析対象領域の各点に電子線照射を行い、これにより発生する試料の特性Ｘ線のエネルギーと発生回数を測定し、各点に対応するＥＤＸスペクトルを得る。本実施の形態では、各点のＥＤＸスペクトルのピークを、Ｉｎ原子のＬ殻への電子遷移、Ｇａ原子のＫ殻への電子遷移、Ｚｎ原子のＫ殻への電子遷移及びＯ原子のＫ殻への電子遷移に帰属させ、各点におけるそれぞれの原子の比率を算出する。これを試料の分析対象領域について行うことにより、各原子の比率の分布が示されたＥＤＸマッピングを得ることができる。
図６０には、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の断面におけるＥＤＸマッピングを示す。図６０（Ａ）は、Ｇａ原子のＥＤＸマッピング（全原子に対するＧａ原子の比率は１．１８乃至１８．６４［ａｔｏｍｉｃ％］の範囲とする。）である。図６０（Ｂ）は、Ｉｎ原子のＥＤＸマッピング（全原子に対するＩｎ原子の比率は９．２８乃至３３．７４［ａｔｏｍｉｃ％］の範囲とする。）である。図６０（Ｃ）は、Ｚｎ原子のＥＤＸマッピング（全原子に対するＺｎ原子の比率は６．６９乃至２４．９９［ａｔｏｍｉｃ％］の範囲とする。）である。また、図６０（Ａ）、図６０（Ｂ）、および図６０（Ｃ）は、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の断面において、同範囲の領域を示している。なお、ＥＤＸマッピングは、範囲における、測定元素が多いほど明るくなり、測定元素が少ないほど暗くなるように、明暗で元素の割合を示している。また、図６０に示すＥＤＸマッピングの倍率は７２０万倍である。
図６０（Ａ）、図６０（Ｂ）、および図６０（Ｃ）に示すＥＤＸマッピングでは、画像に相対的な明暗の分布が見られ、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料において、各原子が分布を持って存在している様子が確認できる。ここで、図６０（Ａ）、図６０（Ｂ）、および図６０（Ｃ）に示す実線で囲む範囲と破線で囲む範囲に注目する。
図６０（Ａ）では、実線で囲む範囲は、相対的に暗い領域を多く含み、破線で囲む範囲は、相対的に明るい領域を多く含む。また、図６０（Ｂ）では実線で囲む範囲は、相対的に明るい領域を多く含み、破線で囲む範囲は、相対的に暗い領域を多く含む。
つまり、実線で囲む範囲はＩｎ原子が相対的に多い領域であり、破線で囲む範囲はＩｎ原子が相対的に少ない領域である。ここで、図６０（Ｃ）では、実線で囲む範囲において、右側は相対的に明るい領域であり、左側は相対的に暗い領域である。従って、実線で囲む範囲は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１などが主成分である領域である。
また、実線で囲む範囲はＧａ原子が相対的に少ない領域であり、破線で囲む範囲はＧａ原子が相対的に多い領域である。図６０（Ｃ）では、破線で囲む範囲において、左上の領域は、相対的に明るい領域であり、右下側の領域は、相対的に暗い領域である。従って、破線で囲む範囲は、ＧａＯＸ３、またはＧａＸ４ＺｎＹ４ＯＺ４などが主成分である領域である。
また、図６０（Ａ）、図６０（Ｂ）、および図６０（Ｃ）より、Ｉｎ原子の分布は、Ｇａ原子よりも、比較的、均一に分布しており、ＩｎＯＸ１が主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２が主成分となる領域を介して、互いに繋がって形成されているように見える。このように、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、クラウド状に広がって形成されている。
このように、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有するＩｎ−Ｇａ−Ｚｎ酸化物を、ＣＡＣ−ＩＧＺＯと呼称することができる。
また、ＣＡＣにおける結晶構造は、ｎｃ構造を有する。ＣＡＣが有するｎｃ構造は、電子線回折像において、単結晶、多結晶、またはＣＡＡＣ構造を含むＩＧＺＯに起因する輝点（スポット）以外にも、数か所以上の輝点（スポット）を有する。または、数か所以上の輝点（スポット）に加え、リング状に輝度の高い領域が現れるとして結晶構造が定義される。
また、図６０（Ａ）、図６０（Ｂ）、および図６０（Ｃ）より、ＧａＯＸ３が主成分である領域、及びＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域のサイズは、０．５ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下で観察される。なお、好ましくは、ＥＤＸマッピングにおいて、各金属元素が主成分である領域の径は、１ｎｍ以上２ｎｍ以下とする。
以上より、ＣＡＣ−ＩＧＺＯは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＩＧＺＯは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。従って、ＣＡＣ−ＩＧＺＯを半導体素子に用いた場合、ＧａＯＸ３などに起因する性質と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する性質とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ−ＩＧＺＯを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＩＧＺＯは、ディスプレイをはじめとするさまざまな半導体装置に最適である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態、または他の実施例と適宜組み合わせて実施することができる。
（実施の形態１１）
本実施の形態では、イメージセンサチップを収めたパッケージおよびモジュールの一例について説明する。当該イメージセンサチップには、本発明の一態様の撮像装置の構成を用いることができる。
図５３（Ａ）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ８５０を固定するパッケージ基板８１０、カバーガラス８２０および両者を接着する接着剤８３０等を有する。
図５３（Ｂ）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ８４０としたＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）の構成を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）やＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）などであってもよい。
図５３（Ｃ）は、カバーガラス８２０および接着剤８３０の一部を省いて図示したパッケージの斜視図であり、図５３（Ｄ）は、当該パッケージの断面図である。パッケージ基板８１０上には電極パッド８６０が形成され、電極パッド８６０およびバンプ８４０はスルーホール８８０およびランド８８５を介して電気的に接続されている。電極パッド８６０は、イメージセンサチップ８５０が有する電極とワイヤ８７０によって電気的に接続されている。
また、図５４（Ａ）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ８５１を固定するパッケージ基板８１１、レンズカバー８２１、およびレンズ８３５等を有する。また、パッケージ基板８１１およびイメージセンサチップ８５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ８９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）としての構成を有している。
図５４（Ｂ）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板８１１の下面および４側面には、実装用のランド８４１が設けられるＱＦＮ（Ｑｕａｄ ｆｌａｔ ｎｏ− ｌｅａｄ ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）や前述したＢＧＡ等であってもよい。
図５４（Ｃ）は、レンズカバー８２１およびレンズ８３５の一部を省いて図示したモジュールの斜視図であり、図５４（Ｄ）は、当該カメラモジュールの断面図である。ランド８４１の一部は電極パッド８６１として利用され、電極パッド８６１はイメージセンサチップ８５１およびＩＣチップ８９０が有する電極とワイヤ８７１によって電気的に接続されている。
イメージセンサチップを上述したような形態のパッケージに収めることで実装が容易になり、様々な半導体装置、電子機器に組み込むことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態１２）
本実施の形態では、上記実施の形態１で説明した撮像装置１０を監視装置に利用する場合について説明する。
図５５は、本実施の形態の監視装置の構成例を示すブロック図である。監視装置は、カメラ６００、記憶装置２４および表示装置２３を有する。カメラ６００は、本発明の一態様の撮像装置である撮像装置１０を有する。カメラ６００、記憶装置２４および表示装置２３は、それぞれ機能的に接続される。カメラ６００で撮影された画像は、記憶装置２４に記録され、表示装置２３に表示される。
カメラ６００は、基準フレームと差分検出用フレームとの差分を検知した場合のみ、撮像装置１０により撮像された撮像データを記憶装置２４および表示装置２３に出力する。このため、差分検出を行わない場合より撮像データを記憶装置２４および表示装置２３に出力する頻度を減らすことができ、したがって記憶装置２４および表示装置２３における消費電力を低減することができる。また、記憶装置２４の記憶容量を節約することができ、より長時間の撮像が可能となるだけでなく、保存されたデータから必要なデータを検索することが容易にできるようになる。
また、撮像装置１０において、Ａ／Ｄ変換などの膨大な電力を消費する処理は、記憶装置２４および表示装置２３に出力するための撮像データを取得する場合にのみ行えばよい。このため、差分検出を行わない場合、またはＡ／Ｄ変換後のデータを用いて差分検出を行う場合と比べて消費電力を低減することができる。
本実施の形態における監視装置は、例えば、交通事故が起きやすい事象を検出したときのみ撮像データを記憶装置２４および表示装置２３に出力することができる。図５６は、Ｔ字路の上方にカメラ６００を設置した場合に、表示装置２３に表示される画像を示す。該Ｔ字路では、右折する車の事故発生率が高く、直進する車の事故発生率は低いとする。この場合、事故発生率が高いＴ字路付近を、実施の形態１で前述した、基準フレームと差分検出用フレームとの差分を検出した場合に新たに撮像データを取得して外部機器へ出力する領域４１とすることにより、Ｔ字路付近を車が通過した場合は撮像データを記憶装置２４および表示装置２３に出力することができる。一方、領域４３のような、事故発生率が低い直線領域を車が通過しても撮像データは記憶装置２４および表示装置２３には出力されない。つまり、事故発生率が高い場所を車が通過した場合のみ記憶装置２４に撮像データを記憶し、表示装置２３に表示される画像を更新することができる。これにより、消費電力および記憶装置２４の記憶容量を削減できる。また、領域４１で事故が発生した場合、事故発生時の画像が容易に検索できる。
なお、基準フレームを更新しない場合、領域４１を車が通らなくても、例えば時間の経過とともに明るさが変化しただけでも差分が検出されたとみなされ、撮像データが記憶装置２４および表示装置２３に出力されてしまう場合がある。例えば、基準フレームを深夜に撮影した場合、朝になって明るくなれば領域４１への車の通行の有無によらず、全フレームで差分が検出されたと見なされてしまう。また、例えば深夜の交通量が少ない場合、朝になって明るくなるまで基準フレームが書き換えられない場合もある。そこで、基準フレームを定期的に書き換えることにより、領域４１を車が通った場合のみ撮像データを記憶装置２４および表示装置２３に出力することができる。これにより、消費電力および記憶装置２４の記憶容量を削減できる。また、領域４１で事故が発生した場合、事故発生時の画像が容易に検索できる。
なお、本実施の形態における監視装置は、例えば不法侵入者を撮像する防犯カメラなど、様々な用途に応用することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態１３）
本実施の形態では、本発明の一態様に係る撮像装置を適用できる電子機器の一例について説明する。
本発明の一態様に係る撮像装置を適用できる電子機器として、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、ナビゲーションシステム、置き時計、壁掛け時計、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、タブレット型端末、パチンコ機などの大型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍端末、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコンディショナー、加湿器、除湿器などの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、チェーンソー等の工具、煙感知器、透析装置等の医療機器、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム、電力の平準化やスマートグリッドのための蓄電装置等の産業機器が挙げられる。また、電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船などが挙げられる。
図５７（Ａ）は監視装置であり、筐体９６１、レンズ９６２、支持部９６３等を有する。レンズ９６２の焦点となる位置には本発明の一態様の撮像装置を備えることができる。該監視装置として、実施の形態１２で前述した監視装置を用いることができる。
図５７（Ｂ）はビデオカメラであり、筐体９４１、筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている。そして、筐体９４１と筐体９４２とは、接続部９４６により接続されており、筐体９４１と筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における筐体９４１と筐体９４２との間の角度に従って切り替える構成としても良い。レンズ９４５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
図５７（Ｃ）は携帯電話であり、筐体９５１に、表示部９５２、マイク９５７、スピーカー９５４、カメラ９５９、入出力端子９５６、操作用のボタン９５５等を有する。カメラ９５９には本発明の一態様の撮像装置を用いることができる。
図５７（Ｄ）はデジタルカメラであり、筐体９２１、シャッターボタン９２２、マイク９２３、発光部９２７、レンズ９２５等を有する。レンズ９２５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
図５７（Ｅ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイク９０５、スピーカー９０６、操作キー９０７、スタイラス９０８、カメラ９０９等を有する。なお、図５７（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。カメラ９０９には本発明の一態様の撮像装置を用いることができる。
図５７（Ｆ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。カメラ９３９には本発明の一態様の撮像装置を用いることができる。
なお、本発明の一態様の撮像装置を具備していれば、上記で示した電子機器に特に限定されない。
本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
１０ 撮像装置
１１ 画素
１２ 画素アレイ
１３ 回路
１４ 回路
１５ 回路
１６ 回路
１７ 回路
１８ 回路
１９ 回路
２１ 回路
２２ 回路
２３ 表示装置
２４ 記憶装置
２５ 回路
３１ 撮像データ
３２ 行アドレス
３３ 列アドレス
３４ クロック信号
３５ クロック信号
３６ 信号
３７ 行アドレス
３８ 列アドレス
３９ 信号
４１ 領域
４２ 座標
４３ 領域
５０ トランジスタ
５１ トランジスタ
５２ トランジスタ
５３ トランジスタ
５４ トランジスタ
５５ トランジスタ
５６ トランジスタ
５７ トランジスタ
５８ トランジスタ
５９ トランジスタ
６０ トランジスタ
６１ トランジスタ
６２ トランジスタ
６３ 容量素子
６４ コンパレータ
６５ コンパレータ
７０ 配線
７１ 配線
７２ 配線
７３ 配線
７６ 配線
７８ 配線
８１ 配線
８２ 配線
８４ 配線
８５ 配線
９１ 導電体
９２ 絶縁層
９２ａ 絶縁層
９２ｂ 絶縁層
９３ 絶縁層
９４ 配線
９４ａ 導電層
９４ｂ 導電層
９５ 配線
９６ 絶縁層
１００ シリコン基板
１０１ トランジスタ
１０２ トランジスタ
１０５ 活性層
１０６ シリコン基板
１２０ 光電変換素子
１２１ 光電変換層
１２２ 透光性導電層
１２３ 半導体層
１２４ 半導体層
１２５ 半導体層
１２６ 電極
１２６ａ 導電層
１２６ｂ 導電層
１２７ 隔壁
１３１ トランジスタ
１３２ トランジスタ
１３３ トランジスタ
１３４ トランジスタ
１３５ トランジスタ
１４１ 容量素子
１４２ 容量素子
１５１ 配線
１５２ 配線
１５３ 配線
１５４ 配線
１５５ 配線
１５６ 配線
１６１ 配線
１６２ 配線
１６３ 配線
１６５ 配線
２０１ 撮像動作
２０２ データ保持動作
２０３ 読み出し動作
２１０ 画素
２１１ トランジスタ
２１２ 液晶素子
２１３ 容量素子
２１４ メモリ
２１５ 配線
２１６ 配線
２１７ 配線
２２１ トランジスタ
２２２ トランジスタ
２２３ 発光素子
４０１ トランジスタ
４０２ トランジスタ
４０３ トランジスタ
４０４ トランジスタ
４０５ トランジスタ
４０６ トランジスタ
４０７ トランジスタ
４０８ トランジスタ
４０９ トランジスタ
４１０ トランジスタ
４１１ トランジスタ
４１２ トランジスタ
４１３ トランジスタ
４１５ 基板
４２０ 絶縁層
４３０ 酸化物半導体層
４３０ａ 酸化物半導体層
４３０ｂ 酸化物半導体層
４３０ｃ 酸化物半導体層
４４０ 導電層
４４１ 導電層
４４２ 導電層
４５０ 導電層
４５１ 導電層
４５２ 導電層
４６０ 絶縁層
４７０ 導電層
４７１ 導電層
４７２ 導電層
４７３ 導電層
４７５ 絶縁層
４８０ 絶縁層
５３１ 領域
５３２ 領域
５３３ 領域
５３４ 領域
５３５ 領域
６００ カメラ
８１０ パッケージ基板
８１１ パッケージ基板
８２０ カバーガラス
８２１ レンズカバー
８３０ 接着剤
８３５ レンズ
８４０ バンプ
８４１ ランド
８５０ イメージセンサチップ
８５１ イメージセンサチップ
８６０ 電極パッド
８６１ 電極パッド
８７０ ワイヤ
８７１ ワイヤ
８８０ スルーホール
８８５ ランド
８９０ ＩＣチップ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイク
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９０９ カメラ
９２１ 筐体
９２２ シャッターボタン
９２３ マイク
９２５ レンズ
９２７ 発光部
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９３９ カメラ
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 筐体
９５２ 表示部
９５４ スピーカー
９５５ ボタン
９５６ 入出力端子
９５７ マイク
９５９ カメラ
９６１ 筐体
９６２ レンズ
９６３ 支持部
１１００ 層
１２００ 層
１４００ 層
１５００ 回折格子
１６００ 層
２５００ 絶縁層
２５１０ 遮光層
２５２０ 有機樹脂層
２５３０ カラーフィルタ
２５３０ａ カラーフィルタ
２５３０ｂ カラーフィルタ
２５３０ｃ カラーフィルタ
２５４０ マイクロレンズアレイ
２５５０ 光学変換層
２５６０ 絶縁層

Claims (11)

  1. 画素と、第１の回路と、第２の回路と、第３の回路と、第４の回路と、第５の回路と、第６の回路と、第７の回路と、を有し、
    前記画素はマトリクス状に配置されて画素アレイを構成し、
    前記第１の回路は、前記画素アレイの行を選択する機能を有し、
    前記第２の回路は、前記画素アレイの列を選択する機能を有し、
    前記第３の回路は、前記第１の回路および前記第２の回路によって選択された画素の、第１のフレームの撮像データと、第２のフレームの撮像データとの差分計算を行う機能を有し、
    前記第４の回路は、前記差分計算の対象となった画素の行アドレスを出力する機能を有し、
    前記第５の回路は、前記差分計算の対象となった画素の列アドレスを出力する機能を有し、
    前記第６の回路は、指定した前記画素アレイの領域を規定する行アドレスおよび列アドレスを記憶する機能を有し、
    前記第７の回路は、前記第６の回路に記憶された行アドレスおよび列アドレスで規定される領域に含まれる座標と、差分が検出された画素の行アドレスおよび列アドレスから構成される座標とを比較する機能を有することを特徴とする撮像装置。
  2. 請求項１において、
    前記差分が検出された画素の行アドレスおよび列アドレスから構成される座標が、前記第６の回路に記憶された領域に含まれる場合に第３のフレームの撮像データを取得し、該撮像データを外部機器に出力する機能を有することを特徴とする撮像装置。
  3. 請求項２において、
    指定した前記画素アレイの行アドレスおよび列アドレスがそれぞれ２個ずつ前記第６の回路に記憶されて四の座標を構成し、
    前記差分が検出された画素の行アドレスおよび列アドレスから構成される座標が、前記第６の回路に記憶された四の座標で囲われた四角形の内部に含まれる場合に、前記第３のフレームの撮像データを取得し、該撮像データを前記外部機器に出力する機能を有することを特徴とする撮像装置。
  4. 請求項１乃至３のいずれか一項において、
    前記画素は、トランジスタと、光電変換素子と、を有し、
    前記トランジスタは、活性層が酸化物半導体を有し、
    前記酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することを特徴とする撮像装置。
  5. 請求項４において、
    前記光電変換素子は、光電変換層にセレンまたはセレンを含む化合物を有することを特徴とする撮像装置。
  6. 第１のステップにおいて、第１のフレームの撮像データを取得し、
    第２のステップにおいて、前記第１のフレームの撮像データを外部機器に出力し、
    第３のステップにおいて、前記第１のステップに戻るか否かを判定し、
    前記第１のステップに戻らない場合は、第２のフレームの撮像データの取得を行った後、第４のステップにおいて、第３のフレームの撮像データの取得を行った後に、前記第２のフレームの撮像データと、前記第３のフレームの撮像データとの差分計算を一の画素ごとに行い、さらに前記差分計算の対象となった画素の行アドレスおよび列アドレスを計算し、
    差分が検出されなかった場合は、前記第４のステップに戻り、
    前記第４のステップにおいて差分が検出された場合は、第５のステップにおいて、撮像データを前記外部機器に出力するか否かを判定し、
    前記撮像データを前記外部機器に出力しない場合は前記第４のステップに戻り、
    前記撮像データを前記外部機器に出力する場合は、第６のステップにおいて、第４のフレームの撮像データの取得を行い、
    第７のステップにおいて前記第４のフレームの撮像データを前記外部機器に出力した後、前記第４のステップに戻ることを特徴とする撮像装置の動作方法。
  7. 請求項６において、
    前記第４のステップでの前記差分計算により差分が検出されなかった場合および／または、
    前記第５のステップにより撮像データを前記外部機器に出力しないと判定された場合は、
    前記第２のフレームの撮像データの取得を行った後、前記第４のステップに戻ることを特徴とする撮像装置の動作方法。
  8. 請求項６または７において、
    前記画素を複数配置して形成された画素アレイの領域を指定し、
    前記差分が検出された画素の行アドレスおよび列アドレスから構成される座標が、前記画素アレイの領域に含まれる場合に前記第６のステップにより前記第４のフレームの撮像データを取得し、前記第７のステップにおいて該撮像データを前記外部機器に出力することを特徴とする撮像装置の動作方法。
  9. 請求項８において、
    前記画素アレイの行アドレスおよび列アドレスをそれぞれ２個ずつ指定することにより四の座標を指定し、
    前記四の座標で囲われた四角形の内部を前記画素アレイの領域とすることを特徴とする撮像装置の動作方法。
  10. 請求項６乃至９のいずれか一項において、
    前記外部機器は表示装置および／または記憶装置であることを特徴とする撮像装置の動作方法。
  11. 請求項１乃至５のいずれか一項に記載の撮像装置と、表示装置と、を有することを特徴とする電子機器。
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