JP2017004530A - Control device - Google Patents
Control device Download PDFInfo
- Publication number
- JP2017004530A JP2017004530A JP2016116632A JP2016116632A JP2017004530A JP 2017004530 A JP2017004530 A JP 2017004530A JP 2016116632 A JP2016116632 A JP 2016116632A JP 2016116632 A JP2016116632 A JP 2016116632A JP 2017004530 A JP2017004530 A JP 2017004530A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- cpu
- arithmetic element
- cpus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000002159 abnormal effect Effects 0.000 claims description 33
- 230000007257 malfunction Effects 0.000 abstract description 12
- 230000005856 abnormality Effects 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 3
- 238000004092 self-diagnosis Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Landscapes
- Safety Devices In Control Systems (AREA)
- Hardware Redundancy (AREA)
Abstract
Description
本発明は、制御装置に関し、特に、誤動作を低減することができる制御装置に関する。 The present invention relates to a control device, and more particularly to a control device that can reduce malfunctions.
従来から、制御装置の故障によって、制御装置が組み込まれる機器やシステムの誤作動を防止するために、制御装置に自己診断機能を付与し、この自己診断によって故障と診断した際には、その出力を停止させるようにすることが広く行なわれている。また、このような制御装置の故障診断として、ウォッチドッグタイマを用いて、制御装置の処理時間または処理周期を監視してこれが所定の範囲から外れた場合には故障と診断する技術が知られている。 Conventionally, in order to prevent malfunction of equipment and systems in which the control device is incorporated due to a failure of the control device, a self-diagnosis function has been added to the control device, and when the failure is diagnosed by this self-diagnosis, the output It is widely practiced to stop. In addition, as a failure diagnosis of such a control device, a technique is known in which a watchdog timer is used to monitor the processing time or processing cycle of the control device, and when this falls outside a predetermined range, it is diagnosed as a failure. Yes.
また、故障した制御装置を補完するため、複数の制御ユニットやＣＰＵを組み合わせて、故障検出精度の向上や、信頼性を確保する技術が提案されている。 In addition, in order to complement the failed control device, a technique for improving the failure detection accuracy and ensuring the reliability by combining a plurality of control units and CPUs has been proposed.
特許文献１（従来例）の制御部９００では、図１３に示すように、複数の制御ユニットＣＰＵ９０１,ＣＰＵ９０２を備えた制御システムにおける各制御ユニットに所定の同じ処理を行わせる。また、この処理結果を示す各出力データを、制御ユニットの外部に設けられたダミー出力比較回路９８０によって相互比較し、両者が不一致の場合に、少なくともいずれかの制御ユニットが故障であると診断する。ダミー出力比較回路９８０で異常が検出された際には、出力カット信号によってソレノイド駆動回路をカットして誤作動を防止する技術が開示されている。
As shown in FIG. 13, the
しかしながら、上述した従来例では、異常が検出された際に出力カット信号によって制御装置からの信号がカットされてしまうため、制御装置が組み込まれる機器やシステムの動作を継続することができなくなってしまうという課題があった。 However, in the above-described conventional example, when an abnormality is detected, the signal from the control device is cut by the output cut signal, so that the operation of the device or system in which the control device is incorporated cannot be continued. There was a problem.
本発明は、上述した課題を解決するもので、異常が生じた場合でも機器の動作を停止することなく誤動作を低減することができる制御装置を提供することを目的とする。 The present invention solves the above-described problems, and an object of the present invention is to provide a control device that can reduce malfunctions without stopping the operation of a device even when an abnormality occurs.
この課題を解決するために、本発明の制御装置は、複数のＣＰＵと、複数のウォッチドッグタイマと、を備え、前記複数のＣＰＵは、それぞれ第１の信号を出力する出力ポートを有し、前記複数のウォッチドッグタイマは、前記複数のＣＰＵと同数設けられ、前記複数のＣＰＵに個別に接続され前記複数のＣＰＵから出力された前記第１の信号を論理演算する論理回路を有し、前記論理回路は、前記複数のＣＰＵに対応してそれぞれ配置される第１の演算素子と、前記複数のＣＰＵに対して一つ配置される第２の演算素子と、を備え、前記複数のＣＰＵに所定の同じ処理を行わせるとともに、前記第１の演算素子は、前記複数のＣＰＵにそれぞれ接続された前記複数のウォッチドッグタイマから出力されるウォッチドッグタイマ出力信号と、前記複数のＣＰＵのそれぞれの前記出力ポートから出力される前記第１の信号と、を論理演算して第２の信号として出力し、前記第２の演算素子は、複数の前記第１の演算素子から出力される複数の前記第２の信号を論理演算して制御信号として出力することを特徴とする。 In order to solve this problem, a control device of the present invention includes a plurality of CPUs and a plurality of watchdog timers, and each of the plurality of CPUs has an output port for outputting a first signal, The plurality of watchdog timers are provided in the same number as the plurality of CPUs, and have a logic circuit that is individually connected to the plurality of CPUs and performs a logical operation on the first signal output from the plurality of CPUs. The logic circuit includes a first arithmetic element arranged corresponding to each of the plurality of CPUs, and a second arithmetic element arranged one for the plurality of CPUs. The predetermined arithmetic processing is performed, and the first arithmetic element includes a watchdog timer output signal output from the plurality of watchdog timers connected to the plurality of CPUs, respectively. The first signal output from the output port of each of the plurality of CPUs is logically operated and output as a second signal, and the second arithmetic element is a plurality of the first arithmetic elements. A plurality of the second signals output from the signal are logically calculated and output as control signals.
これによれば、ウォッチドックタイマから出力されるウォッチドッグタイマ出力信号と、ＣＰＵから出力される第１の信号と、を第１の演算素子で論理演算することで、ＣＰＵに異常があった場合に異常があったＣＰＵ側の第１の信号をフェールセーフ側に固定することができる。更に複数のＣＰＵからの第１の信号を、第２の演算素子で論理演算することで、複数の第１の信号から、フェールセーフ側信号または制御信号を継続して出力することができる。従って、異常が生じた場合でも機器の動作を停止することなく誤動作を低減することができる制御装置を提供することができる。 According to this, when there is an abnormality in the CPU by performing a logical operation on the watchdog timer output signal output from the watchdog timer and the first signal output from the CPU by the first arithmetic element. It is possible to fix the first signal on the CPU side that is abnormal to the fail-safe side. Further, by performing a logical operation on the first signals from the plurality of CPUs using the second arithmetic element, it is possible to continuously output the fail-safe side signals or control signals from the plurality of first signals. Therefore, it is possible to provide a control device that can reduce malfunctions without stopping the operation of the device even when an abnormality occurs.
また、本発明の制御装置は、前記論理回路は、前記第１の演算素子と前記第２の演算素子の組合せが、論理和素子と論理積素子の組合せであり、前記ウォッチドッグタイマの出力は、ＣＰＵの動作異常を検出した場合に前記第１の演算素子の出力が不変となる極性で前記第１の演算素子に供給されることを特徴とする。 In the control device of the present invention, the logic circuit includes a combination of the first arithmetic element and the second arithmetic element, which is a combination of an OR element and an AND element, and the output of the watchdog timer is When the abnormal operation of the CPU is detected, the output of the first arithmetic element is supplied to the first arithmetic element with a polarity that does not change.
これによれば、論理回路は、第１の演算素子と第２の演算素子の組合せが、論理和素子と論理積素子の組合せで、ウォッチドッグタイマの出力は、ＣＰＵの動作異常を検出した場合に前記第１の演算素子の出力が不変となる極性で前記第１の演算素子に供給される。このためＣＰＵの動作異常を検出した場合に、第１の演算素子の出力を固定することができる。第１の演算素子の出力を固定されるので、他のＣＰＵが正常に動作している場合には第２の演算素子によって他のＣＰＵから出力された信号に従った制御信号を出力することができる。また、ＣＰＵが制御する複数の機能に対して論理回路を設けることで、複数の機能に対して動作を停止することなく誤動作を低減することができる。 According to this, in the logic circuit, when the combination of the first arithmetic element and the second arithmetic element is a combination of the logical sum element and the logical product element, and the output of the watchdog timer detects an abnormal operation of the CPU The output of the first arithmetic element is supplied to the first arithmetic element with a polarity that does not change. For this reason, when an abnormal operation of the CPU is detected, the output of the first arithmetic element can be fixed. Since the output of the first arithmetic element is fixed, when the other CPU is operating normally, a control signal according to the signal output from the other CPU by the second arithmetic element may be output. it can. Further, by providing logic circuits for a plurality of functions controlled by the CPU, malfunctions can be reduced without stopping the operations for the plurality of functions.
本発明の制御装置は、前記複数のＣＰＵは、それぞれ第１の信号を出力する複数の出力ポートを有し、前記論理回路を複数有し、それぞれの前記ウォッチドッグタイマは、一つの前記ＣＰＵに接続されるとともに、複数の出力を有し、一つの前記ウォッチドッグタイマからの複数の前記ウォッチドッグタイマ出力信号が、複数の前記論理回路のそれぞれに個別に与えられるものとして構成できる。 In the control device of the present invention, each of the plurality of CPUs has a plurality of output ports that output a first signal, each of the plurality of logic circuits, and each of the watchdog timers is connected to one CPU. The plurality of watchdog timer output signals from one watchdog timer can be individually provided to each of the plurality of logic circuits.
また、本発明の制御装置は、前記論理回路のうち少なくともその１つは、前記第１の演算素子が論理和素子であるとともに、前記第２の演算素子が論理積素子であり、前記ウォッチドッグタイマは、ＣＰＵの動作異常を検出した場合に論理出力”１”を出力するよう動作することを特徴とする。 According to the control device of the present invention, in at least one of the logic circuits, the first arithmetic element is an OR element, the second arithmetic element is an AND element, and the watchdog The timer is characterized in that it operates to output a logic output “1” when an abnormal operation of the CPU is detected.
これによれば、論理回路のうち少なくともその１つは、第１の演算素子が論理和素子であり、ＣＰＵの動作異常を検出した場合に、ウォッチドッグタイマが論理出力”１”を出力するので、ＣＰＵが異常動作した場合に第１の演算素子の出力を”１”に固定することができる。第２の演算素子が論理積であるので、他のＣＰＵが正常に動作している場合には他のＣＰＵから出力された信号に従った制御信号を出力することができる。 According to this, in at least one of the logic circuits, the first arithmetic element is an OR element, and the watchdog timer outputs a logic output “1” when an abnormal operation of the CPU is detected. When the CPU malfunctions, the output of the first arithmetic element can be fixed to “1”. Since the second arithmetic element is a logical product, when another CPU is operating normally, a control signal according to a signal output from the other CPU can be output.
また、本発明の制御装置は、前記論理回路のうち少なくともその１つは、前記第１の演算素子が論理積素子であるとともに、前記第２の演算素子が論理和素子であり、前記ウォッチドッグタイマは、ＣＰＵの動作異常を検出した場合に論理出力”０”を出力するよう動作することを特徴とする。 According to the control device of the present invention, in at least one of the logic circuits, the first arithmetic element is an AND element, the second arithmetic element is an OR element, and the watchdog The timer is characterized in that it operates to output a logic output “0” when an abnormal operation of the CPU is detected.
これによれば、ＣＰＵの動作異常を検出した場合に、ウォッチドッグタイマが論理出力”０”を出力し、第１の演算素子が論理積なので、ＣＰＵが異常動作した場合に第１の演算素子の出力を”０”に固定することができる。第２の演算素子が論理和であるので、他のＣＰＵが正常に動作している場合には他のＣＰＵから出力された信号に従った制御信号を出力することができる。 According to this, when an abnormal operation of the CPU is detected, the watchdog timer outputs a logical output “0”, and the first arithmetic element is a logical product. Therefore, when the CPU operates abnormally, the first arithmetic element Can be fixed at “0”. Since the second arithmetic element is a logical sum, when the other CPU is operating normally, a control signal according to the signal output from the other CPU can be output.
本発明の制御装置は、複数の前記ウォッチドッグタイマからのウォッチドッグタイマ出力信号を論理演算して第３の信号として出力する第３の演算素子と、前記第２の演算素子から出力される信号と、前記第３の信号を論理演算して制御信号を出力する第４の演算素子とを有するものである。 The control device according to the present invention includes a third arithmetic element that performs a logical operation on the watchdog timer output signals from the plurality of watchdog timers and outputs the third signal as a third signal, and a signal output from the second arithmetic element And a fourth arithmetic element that performs a logical operation on the third signal and outputs a control signal.
例えば、前記第３の演算素子と前記第４の演算素子が、共に論理積素子である。
あるいは、前記第３の演算素子が論理積素子であり、前記第４の演算素子が論理和素子である。
For example, the third arithmetic element and the fourth arithmetic element are both AND elements.
Alternatively, the third arithmetic element is an AND element, and the fourth arithmetic element is an OR element.
上記のように、第３の演算素子と第４の演算素子を設けることで、複数のＣＰＵが共に動作異常であることを検出した場合に、制御信号を正負のいずれかに選択して設定することができる。 As described above, by providing the third arithmetic element and the fourth arithmetic element, when it is detected that a plurality of CPUs are operating abnormally, the control signal is selected and set to either positive or negative. be able to.
本発明の制御装置によれば、異常が生じた場合でも機器の動作を停止することなく誤動作を低減することができる制御装置を提供することができる。 According to the control device of the present invention, it is possible to provide a control device that can reduce malfunctions without stopping the operation of a device even when an abnormality occurs.
［第１実施形態］
以下に第１実施形態における制御装置１００について説明する。
[First Embodiment]
Below, the
まず始めに本実施形態における制御装置１００の構成について図１を用いて説明する。図１は制御装置１００の構成を示すブロック図である。
First, the configuration of the
制御装置１００は、図１に示すように、複数のＣＰＵと、複数のＣＰＵと同数設けられた複数のウォッチドッグタイマ（図１ではＷＤＴと表記）と、第１の論理回路３０と、第２の論理回路３１と、を備えている。尚、本実施形態では、複数のＣＰＵは、第１ＣＰＵ１０と第２ＣＰＵ１１の２つのＣＰＵであり、ＣＰＵと同数のウォッチドッグタイマは、第１ウォッチドッグタイマ２０と第２ウォッチドッグタイマ２１の２つのウォッチドックタイマである場合について説明する。
As shown in FIG. 1, the
第１ＣＰＵ１０と第２ＣＰＵ１１は、それぞれ第１の信号を出力する複数の出力ポートを有している。具体的には、第１ＣＰＵ１０は第１の出力ポートＰ０１と第２の出力ポートＰ０２を有しており、第２ＣＰＵ１１は第１の出力ポートＰ１１と第２の出力ポートＰ１２を有している。尚、第１ＣＰＵ１０の第１の出力ポートＰ０１から出力される第１の信号と、第２の出力ポートＰ０２から出力される第１の信号と、は異なる信号である。また、第２ＣＰＵ１１の第１の出力ポートＰ１１から出力される第１の信号と、第２の出力ポートＰ１２から出力される第１の信号と、は異なる信号である。
The
第１ＣＰＵ１０と第２ＣＰＵ１１はそれぞれ、図示しないクロック回路及びプログラム記憶領域を含む記憶回路を有しており、クロック回路が発生するクロック信号に従ってプログラム領域に記憶されたプログラムに従って演算処理を行う。第１ＣＰＵ１０のクロック回路と第２ＣＰＵ１１のクロック回路は概ね同じ周波数のクロック信号を発生させる。また、第１ＣＰＵ１０と第２ＣＰＵ１１は、それぞれのプログラム記憶領域に同一動作のプログラムが記憶されており、所定の同じ処理を行う。
Each of the
また、第１ＣＰＵ１０と第２ＣＰＵ１１には、それぞれＣＰＵが演算処理を行う動作に対応して論理出力”１”としてのハイレベル信号と論理出力”０”としてのローレベル信号とを交互に出力する動作信号出力（φ１，φ２）を有している。第１ＣＰＵ１０が正常動作している場合には第１ＣＰＵ１０に備えられた動作信号出力φ１には所定の時間間隔で”１”と”０”とが交互に出力される。また第２ＣＰＵ１１が正常動作している場合には第２ＣＰＵ１０に備えられた動作信号出力φ２には所定の時間間隔で”１”と”０”とが交互に出力される。
Further, the
また、外部装置５０との通信手段を有しており、外部装置５０からの信号の受信や外部装置５０に対する信号の送信を行うことができる。
In addition, it has means for communicating with the
第１ウォッチドッグタイマ２０と第２ウォッチドッグタイマ２１は、第１ＣＰＵ１０と第２ＣＰＵ１１にそれぞれ接続されている。
The
第１ウォッチドッグタイマ２０は、入力端子と２つの出力端子を有しており、入力端子は第１ＣＰＵ１０の動作信号出力φ１に接続される。また、２つの出力端子は、一方が入力された信号が所定の時間より長い間”１”または”０”の状態が継続した場合にウォッチドッグタイマ出力”１”を出力する正論理出力Ｐ１であり、他方が正論理出力Ｐ１と反転した信号を出力する負論理出力Ｎ１となっている。従って第１ウォッチドッグタイマ２０の正論理出力Ｐ１は、ＣＰＵの動作異常を検出した場合に論理出力”１”を出力するよう動作し、負論理出力Ｎ１は、ＣＰＵの動作異常を検出した場合に論理出力”０”を出力するよう動作する。
The
第２ウォッチドッグタイマ２１は、入力端子と２つの出力端子を有しており、入力端子は第２ＣＰＵ１１の動作信号出力φ２に接続される。また、２つ出力端子は、一方が入力された信号が所定の時間より長い間”１”または”０”の状態が継続した場合にウォッチドッグタイマ出力”１”を出力する正論理出力Ｐ２であり、他方が正論理出力Ｐ２と反転した信号を出力する負論理出力Ｎ２となっている。従って第２ウォッチドッグタイマ２１の正論理出力Ｐ２は、ＣＰＵの動作異常を検出した場合に論理出力”１”を出力するよう動作し、負論理出力Ｎ２は、ＣＰＵの動作異常を検出した場合に論理出力”０”を出力するよう動作する。
The
第１の論理回路３０は、第１ＣＰＵ１０の第１の出力ポートＰ０１から出力される第１の信号と第２ＣＰＵ１１の第１の出力ポートＰ１１から出力される第１の信号と論理演算する。
The
第１の論理回路３０は、第１の演算素子と第２の演算素子の組合せが、論理積素子の組合せで構成されている。第１の演算素子は、第１の論理和素子３０ａと第２の論理和素子３０ｂとが、２つのＣＰＵ（１０，１１）に対応してそれぞれ配置されるとともに、第２の演算素子は、第１の論理積素子３０ｃが２つのＣＰＵ（１０，１１）に対して一つ配置されている。
In the
第１の論理回路３０に備えられた第１の演算素子の第１の論理和素子３０ａは、２つの入力端子と１つの出力端子を有している。一方の入力端子は第１ＣＰＵ１０の第１の出力ポートＰ０１に接続され、他方の入力端子は第１ウォッチドッグタイマ２０の正論理出力Ｐ１と接続されている。第１の論理和素子３０ａの出力には、第１ＣＰＵ１０の第１の出力ポートＰ０１と第１ウォッチドッグタイマ２０の正論理出力Ｐ１から出力されるウォッチドッグタイマ出力信号の論理和演算された結果が第２の信号として出力される。
The first
第１の論理回路３０に備えられた第１の演算素子の第２の論理和素子３０ｂは、２つの入力端子と１つの出力端子を有している。一方の入力端子は第２ＣＰＵ１１の第１の出力ポートＰ１１に接続され、他方の入力端子は第２ウォッチドッグタイマ２１の正論理出力Ｐ２と接続されている。第２の論理和素子３０ｂの出力には、第２ＣＰＵ１１の第１の出力ポートＰ１１と第２ウォッチドッグタイマ２１の正論理出力Ｐ２から出力されるウォッチドッグタイマ出力信号の論理和演算された結果が第２の信号として出力される。
The second
第１の論理回路３０に備えられた第２の演算素子の第１の論理積素子３０ｃは、２つの入力端子と１つの出力端子を有している。一方の入力端子は第１の論理和素子３０ａの出力端子に接続され、他方の入力端子は第２の論理和素子３０ｂの出力端子と接続されている。第１の論理積素子３０ｃの出力には、第１の論理和素子３０ａから出力される第２の信号と第２の論理和素子３０ｂの出力から出力される第２の信号の、２つの第２の信号が論理積演算された結果が制御信号として出力される。
The first AND
第２の論理回路３１は、第１ＣＰＵ１０の第２の出力ポートＰ０２から出力される第１の信号と第２ＣＰＵ１１の第２の出力ポートＰ１２から出力される第１の信号と論理演算する。
The
第２の論理回路３１は、第１の演算素子と第２の演算素子の組合せが、論理積素子の組合せで構成されている。第１の演算素子は、第２の論理積素子３１ａと第３の論理積素子３１ｂとが、２つのＣＰＵ（１０，１１）に対応してそれぞれ配置されとともに、第２の演算素子は、第３の論理和素子３１ｃが２つのＣＰＵ（１０，１１）に対して一つ配置されている。
In the
第２の論理回路３１に備えられた第１の演算素子の第２の論理積素子３１ａは、２つの入力端子と１つの出力端子を有している。一方の入力端子は第１ＣＰＵ１０の第２の出力ポートＰ０２に接続され、他方の入力端子は第１ウォッチドッグタイマ２０の負論理出力Ｎ１と接続されている。第２の論理積素子３１ａの出力には、第１ＣＰＵ１０の第２の出力ポートＰ０２と第１ウォッチドッグタイマ２０の負論理出力Ｎ１から出力されるウォッチドッグタイマ出力信号の論理積演算された結果が第２の信号として出力される。
The second
第２の論理回路３１に備えられた第１の演算素子の第３の論理積素子３１ｂは、２つの入力端子と１つの出力端子を有している。一方の入力端子は第２ＣＰＵ１１の第２の出力ポートＰ１２に接続され、他方の入力端子は第２ウォッチドッグタイマ２１の負論理出力Ｎ２と接続されている。第３の論理積素子３１ｂの出力には、第２ＣＰＵ１１の第２の出力ポートＰ１２と第２ウォッチドッグタイマ２１の負論理出力Ｎ２から出力されるウォッチドッグタイマ出力信号の論理積演算された結果が第２の信号として出力される。
The third AND
第２の論理回路３１に備えられた第２の演算素子の第３の論理和素子３１ｃは、２つの入力端子と１つの出力端子を有している。一方の入力端子は第２の論理積素子３１ａの出力端子に接続され、他方の入力端子は第３の論理積素子３１ｂの出力端子と接続されている。第３の論理和素子３１ｃの出力には、第２の論理積素子３１ａから出力される第２の信号と第３の論理積素子３１ｂの出力から出力される第２の信号の、２つの第２の信号が論理和演算された結果が制御信号として出力される。
The third
次に、制御装置１００の動作について、図２から図４を用いて説明する。図２は制御装置１００の動作説明図であり、第１ＣＰＵ１０及び第２ＣＰＵ１１が正常に動作している状態を説明する図である。図３は制御装置１００の動作説明図であり、第１ＣＰＵ１０の動作が異常となった場合の動作を示す図である。図４は制御装置１００の動作を示す図であり、第１ＣＰＵ１０及び第２ＣＰＵ１１の動作が異常となった場合の動作を示す図である。
Next, operation | movement of the
最初に、制御装置１００が正常に動作している状態について図２を用いて説明する。
第１ＣＰＵ１０と第２ＣＰＵ１１はそれぞれ、ほぼ同じタイミングで動作し、所定の同じ処理を行うように動作している。この状態では、第１ＣＰＵ１０に備えられた動作信号出力φ１と第２ＣＰＵ１１に備えられた動作信号出力φ２には、所定の時間間隔で”１”と”０”とが交互に出力される。
First, a state in which the
Each of the
第１ウォッチドッグタイマ２０は、第１ＣＰＵ１０の動作信号出力φ１から所定の時間間隔で”１”と”０”とが交互に入力されるため、第１ウォッチドッグタイマ２０の正論理出力Ｐ１からは”０”が出力され、負論理出力Ｎ１からは”１”が出力される。
Since the
第２ウォッチドッグタイマ２１は、第２ＣＰＵ１１の動作信号出力φ２から所定の時間間隔で”１”と”０”とが交互に入力されるため、第２ウォッチドッグタイマ２１の正論理出力Ｐ２からは”０”が出力され、負論理出力Ｎ２からは”１”が出力される。
Since the
第１の論理回路３０に備えられた第１の演算素子の第１の論理和素子３０ａは、一方の入力端子から第１ＣＰＵ１０の第１の出力ポートＰ０１の出力信号が入力され、他方の入力端子は第１ウォッチドッグタイマ２０の正論理出力Ｐ１からの出力信号が入力される。図２に示すように、第１ウォッチドッグタイマ２０の正論理出力Ｐ１からは”０”が出力されているので、第１の論理和素子３０ａの出力には、第１ＣＰＵ１０の第１の出力ポートＰ０１から出力される信号がそのまま第２の信号として出力されることになる。
The first
第１の論理回路３０に備えられた第１の演算素子の第２の論理和素子３０ｂは、一方の入力端子から第２ＣＰＵ１１の第１の出力ポートＰ１１の出力信号が入力され、他方の入力端子は第２ウォッチドッグタイマ２１の正論理出力Ｐ１からの出力信号が入力される。図２に示すように、第２ウォッチドッグタイマ２１の正論理出力Ｐ２からは”０”が出力されているので、第２の論理和素子３０ｂの出力には、第２ＣＰＵ１１の第１の出力ポートＰ１１から出力される信号がそのまま第２の信号として出力されることになる。
The second
第１の論理回路３０に備えられた第２の演算素子の第１の論理積素子３０ｃは、一方の入力端子には第１の論理和素子３０ａから出力される第２の信号が入力され、他方の入力端子には第２の論理和素子３０ｂから出力される第２の信号が入力される。従って、第１の論理積素子３０ｃの出力には、第１ＣＰＵ１０の第１の出力ポートＰ０１から出力される信号と、第２ＣＰＵ１１の第１の出力ポートＰ１１から出力される信号が論理積演算された結果が制御信号として出力される。第１ＣＰＵ１０と第２ＣＰＵ１１とは、ほぼ同じタイミングで動作し、所定の同じ処理を行うように動作しているので、第１ＣＰＵ１０の第１の出力ポートＰ０１と第２ＣＰＵ１１の第１の出力ポートＰ１１とからは、同じ信号が出力されている。このため、第１の論理積素子３０ｃからは、第１ＣＰＵ１０の第１の出力ポートＰ０１または第２ＣＰＵ１１の第１の出力ポートＰ１１と同じ信号が制御信号として出力されることとなる。
The first
第２の論理回路３１に備えられた第１の演算素子の第２の論理積素子３１ａは、一方の入力端子から第１ＣＰＵ１０の第２の出力ポートＰ０２の出力信号が入力され、他方の入力端子は第１ウォッチドッグタイマ２０の負論理出力Ｎ１からの出力信号が入力される。第１ウォッチドッグタイマ２０の負論理出力Ｎ１からは”１”が出力されているので、第２の論理積素子３１ａの出力には、第１ＣＰＵ１０の第２の出力ポートＰ０２から出力される信号がそのまま第２の信号として出力されることになる。
The second
第２の論理回路３１に備えられた第１の演算素子の第３の論理積素子３１ｂは、一方の入力端子から第２ＣＰＵ１１の第２の出力ポートＰ１２の出力信号が入力され、他方の入力端子は第２ウォッチドッグタイマ２１の負論理出力Ｎ２からの出力信号が入力される。第２ウォッチドッグタイマ２１の負論理出力Ｎ２からは”１”が出力されているので、第３の論理積素子３１ｂの出力には、第２ＣＰＵ１１の第２の出力ポートＰ１２から出力される信号がそのまま第２の信号として出力されることになる。
The third
第２の論理回路３１に備えられた第２の演算素子の第３の論理和素子３１ｃは、一方の入力端子には第２の論理積素子３１ａから出力される第２の信号が入力され、他方の入力端子には第３の論理積素子３１ｂから出力される第２の信号が入力される。従って、第３の論理和素子３１ｃの出力には、第１ＣＰＵ１０の第２の出力ポートＰ０２から出力される信号と、第２ＣＰＵ１１の第２の出力ポートＰ１２から出力される信号が論理和演算された結果が制御信号として出力される。第１ＣＰＵ１０と第２ＣＰＵ１１とは、ほぼ同じタイミングで動作し、所定の同じ処理を行うように動作しているので、第１ＣＰＵ１０の第２の出力ポートＰ０２と第２ＣＰＵ１１の第２の出力ポートＰ１２とからは、同じ信号が出力されている。このため、第３の論理和素子３１ｃからは、第１ＣＰＵ１０の第２の出力ポートＰ０２または第２ＣＰＵ１１の第２の出力ポートＰ１２と同じ信号が制御信号として出力されることとなる。
The third logical OR
以上のように、制御装置１００が正常に動作している場合には、第１ＣＰＵ１０の第１の出力ポートＰ０１と第２ＣＰＵ１１の第１の出力ポートＰ１１からは同じ第１の信号が出力される。２つの第１の信号を第１の論理回路３０で演算した結果として、第１ＣＰＵ１０の第１の出力ポートＰ０１及び第２ＣＰＵ１１の第１の出力ポートＰ１１から出力される信号と同じ信号が制御信号として出力される。また、第１ＣＰＵ１０の第２の出力ポートＰ０２と第２ＣＰＵ１１の第２の出力ポートＰ１２からは同じ第１の信号が出力される。２つの第１の信号を第２の論理回路３１で演算した結果として、第１ＣＰＵ１０の第２の出力ポートＰ０２及び第２ＣＰＵ１１の第２の出力ポートＰ１２から出力される信号と同じ信号が制御信号として出力される。結果的に出力される制御信号は、それぞれのＣＰＵ（１０，１１）にプログラムされた制御に従って出力された信号が正しく出力されることとなる。
As described above, when the
次に、制御装置１００の第１ＣＰＵ１０が正常に動作していない場合の動作について図３を用いて説明する。
Next, an operation when the
第１ＣＰＵ１０が何らかの理由によって正常に動作できなくなった場合、第１ＣＰＵ１０に備えられた動作信号出力φ１には所定の時間間隔で”１”と”０”とが交互に出力されなくなる。尚、第２ＣＰＵ１１は正常に動作しており、第２ＣＰＵ１０に備えられた動作信号出力φ２には、所定の時間間隔で”１”と”０”とが交互に出力されている。
When the
第１ウォッチドッグタイマ２０は、第１ＣＰＵ１０の動作信号出力φ１から所定の時間間隔で”１”と”０”とが交互に入力されないため、第１ウォッチドッグタイマ２０の正論理出力Ｐ１からは”１”が出力され、負論理出力Ｎ１からは”０”が出力される。
Since the
第２ウォッチドッグタイマ２１は、第２ＣＰＵ１１の動作信号出力φ２から所定の時間間隔で”１”と”０”とが交互に入力されるため、第２ウォッチドッグタイマ２１の正論理出力Ｐ２からは”０”が出力され、負論理出力Ｎ２からは”１”が出力される。
Since the
第１の論理回路３０に備えられた第１の演算素子の第１の論理和素子３０ａは、一方の入力端子から第１ＣＰＵ１０の第１の出力ポートＰ０１の出力信号が入力され、他方の入力端子は第１ウォッチドッグタイマ２０の正論理出力Ｐ１からの出力信号が入力される。図３に示すように、第１ウォッチドッグタイマ２０の正論理出力Ｐ１からは”１”が出力されているので、第１の論理和素子３０ａから出力される第２信号は、第１ＣＰＵ１０の第１の出力ポートＰ０１からの出力に関わらず”１”に固定され不変となる。
The first
第１の論理回路３０に備えられた第１の演算素子の第２の論理和素子３０ｂは、一方の入力端子から第２ＣＰＵ１１の第１の出力ポートＰ１１の出力信号が入力され、他方の入力端子は第２ウォッチドッグタイマ２１の正論理出力Ｐ１からの出力信号が入力される。第２ウォッチドッグタイマ２１の正論理出力Ｐ２からは”０”が出力されているので、第２の論理和素子３０ｂの出力には、第２ＣＰＵ１１の第１の出力ポートＰ１１から出力される信号がそのまま第２の信号として出力されることになる。
The second
第１の論理回路３０に備えられた第２の演算素子の第１の論理積素子３０ｃは、一方の入力端子には第１の論理和素子３０ａから出力される第２の信号が入力され、他方の入力端子には第２の論理和素子３０ｂから出力される第２の信号が入力される。第１の論理和素子３０ａから出力される第１信号は”１”に固定されているので、第１の論理積素子３０ｃの出力には、第２ＣＰＵ１１の第１の出力ポートＰ１１から出力される信号が制御信号として出力されることとなる。
The first
第２の論理回路３１に備えられた第１の演算素子の第２の論理積素子３１ａは、一方の入力端子から第１ＣＰＵ１０の第２の出力ポートＰ０２の出力信号が入力され、他方の入力端子は第１ウォッチドッグタイマ２０の負論理出力Ｎ１からの出力信号が入力される。図３に示すように、第１ウォッチドッグタイマ２０の負論理出力Ｎ１からは”０”が出力されているので、第２の論理積素子３１ａから出力される第２信号は、第１ＣＰＵ１０の第２の出力ポートＰ０２からの出力に関わらず”０”に固定され不変となる。
The second
第２の論理回路３１に備えられた第１の演算素子の第３の論理積素子３１ｂは、一方の入力端子から第２ＣＰＵ１１の第２の出力ポートＰ１２の出力信号が入力され、他方の入力端子は第２ウォッチドッグタイマ２１の負論理出力Ｎ２からの出力信号が入力される。第２ウォッチドッグタイマ２１の負論理出力Ｎ２からは”１”が出力されているので、第３の論理積素子３１ｂの出力には、第２ＣＰＵ１１の第２の出力ポートＰ１２から出力される信号がそのまま第２の信号として出力されることになる。
The third
第２の論理回路３１に備えられた第２の演算素子の第３の論理和素子３１ｃは、一方の入力端しには第２の論理積素子３１ａから出力される第２の信号が入力され、他方の入力端しには第３の論理積素子３１ｂから出力される第２の信号が入力される。第２の論理積素子３１ａから出力される第１信号は”０”に固定されているので、第３の論理和素子３１ｃの出力には、第２ＣＰＵ１１の第１の出力ポートＰ１１から出力される信号が制御信号として出力されることとなる。
The third logical OR
制御装置１００の第１ＣＰＵ１０が正常に動作していない場合には、第１ＣＰＵ１０の第１の出力ポートＰ０１から出力される第１の信号が正しい信号とは限らず、第２ＣＰＵ１１の第１の出力ポートＰ１１から出力される第１の信号とも必ずしも一致しない。また、第１ＣＰＵ１０の第２の出力ポートＰ０２から出力される第１の信号が正しい信号とは限らず、第２ＣＰＵ１１の第２の出力ポートＰ１２から出力される第１の信号とも必ずしも一致しない。
When the
しかし、第１ＣＰＵ１０の動作異常を検出した場合に第１ウォッチドッグタイマ２０から出力されるウォッチドッグタイマ出力信号が、第１の論理回路３０に備えられた第１の演算素子の第１の論理和素子３０ａの出力が不変となる極性となる”１”を供給する。このことによって、動作が異常となっている第１ＣＰＵ１０の第１の出力ポートＰ０１から出力される信号が制御装置１００の動作に影響を与えなくすることができる。また、第１ＣＰＵ１０の動作異常を検出した場合に第１ウォッチドッグタイマ２０から出力されるウォッチドッグタイマ出力信号が、第２の論理回路３１に備えられた第１の演算素子の第２の論理積素子３１ａの出力が不変となる極性となる”０”を供給する。このことによって、動作が異常となっている第１ＣＰＵ１０の第２の出力ポートＰ０２から出力される信号が制御装置１００の動作に影響を与えなくすることができる。
However, when an abnormal operation of the
第１の論理回路３０から出力される制御信号は、正常に動作している第２ＣＰＵ１１の第１の出力ポートＰ１１の出力が制御信号として出力される。また、第２の論理回路３１から出力される制御信号は、正常に動作している第２ＣＰＵ１１の第２の出力ポートＰ１２の信号が制御信号として出力される。結果的に出力される制御信号は、正常に動作している第２ＣＰＵ１１にプログラムされた制御に従って出力された信号が正しく出力されることとなる。以上の動作は第１ＣＰＵ１０が正常に動作しており、第２ＣＰＵ１１が異常となった場合であっても同様となる。
As for the control signal output from the
次に、制御装置１００の第１ＣＰＵ１０と第２ＣＰＵ１１がともに正常に動作していない場合の動作について図４を用いて説明する。
Next, an operation when both the
第１ＣＰＵ１０が何らかの理由によって正常に動作できなくなった場合、第１ＣＰＵ１０に備えられた動作信号出力φ１には所定の時間間隔で”１”と”０”とが交互に出力されなくなる。また、第２ＣＰＵ１１も何らかの理由によって正常に動作できなくなった場合、第２ＣＰＵ１０に備えられた動作信号出力φ２も所定の時間間隔で”１”と”０”とが交互に出力されなくなる。
When the
第１ウォッチドッグタイマ２０は、第１ＣＰＵ１０の動作信号出力φ１から所定の時間間隔で”１”と”０”とが交互に入力されないため、第１ウォッチドッグタイマ２０の正論理出力Ｐ１からは”１”が出力され、負論理出力Ｎ１からは”０”が出力される。
Since the
第２ウォッチドッグタイマ２１は、第２ＣＰＵ１１の動作信号出力φ２から所定の時間間隔で”１”と”０”とが交互に入力されないため、第２ウォッチドッグタイマ２１の正論理出力Ｐ２からは”１”が出力され、負論理出力Ｎ２からは”０”が出力される。
Since the
第１の論理回路３０に備えられた第１の演算素子の第１の論理和素子３０ａは、一方の入力端子から第１ＣＰＵ１０の第１の出力ポートＰ０１の出力信号が入力され、他方の入力端子は第１ウォッチドッグタイマ２０の正論理出力Ｐ１からの出力信号が入力される。図４に示すように、第１ウォッチドッグタイマ２０の正論理出力Ｐ１からは”１”が出力されているので、第１の論理和素子３０ａから出力される第２信号は、第１ＣＰＵ１０の第１の出力ポートＰ０１からの出力に関わらず”１”に固定され不変となる。
The first
第１の論理回路３０に備えられた第１の演算素子の第２の論理和素子３０ｂは、一方の入力端子から第２ＣＰＵ１１の第１の出力ポートＰ１１の出力信号が入力され、他方の入力端子は第２ウォッチドッグタイマ２１の正論理出力Ｐ２からの出力信号が入力される。図４に示すように、第２ウォッチドッグタイマ２１の正論理出力Ｐ２からは”１”が出力されているので、第２の論理和素子３０ｂから出力される第２信号は、第２ＣＰＵ１１の第１の出力ポートＰ１１からの出力に関わらず”１”に固定され不変となる。
The second
第１の論理回路３０に備えられた第２の演算素子の第１の論理積素子３０ｃは、一方の入力端子には第１の論理和素子３０ａから出力される第２の信号が入力され、他方の入力端子には第２の論理和素子３０ｂから出力される第２の信号が入力される。第１の論理和素子３０ａから出力される第１信号は”１”に固定されており、第２の論理和素子３０ｂから出力される第１信号も”１”に固定されている。従って、第１の論理積素子３０ｃの出力は、第１ＣＰＵ１０及び第２ＣＰＵ１１の第１の出力ポートＰ０１、Ｐ１１から出力される信号に関わらず”１”が制御信号として出力されることとなる。
The first
第２の論理回路３１に備えられた第１の演算素子の第２の論理積素子３１ａは、一方の入力端子から第１ＣＰＵ１０の第２の出力ポートＰ０２の出力信号が入力され、他方の入力端子は第１ウォッチドッグタイマ２０の負論理出力Ｎ１からの出力信号が入力される。図４に示すように、第１ウォッチドッグタイマ２０の負論理出力Ｎ１からは”０”が出力されているので、第２の論理積素子３１ａから出力される第２信号は、第１ＣＰＵ１０の第２の出力ポートＰ０２からの出力に関わらず”０”に固定され不変となる。
The second
第２の論理回路３１に備えられた第１の演算素子の第３の論理積素子３１ｂは、一方の入力端子から第２ＣＰＵ１１の第２の出力ポートＰ１２の出力信号が入力され、他方の入力端子は第２ウォッチドッグタイマ２１の負論理出力Ｎ２からの出力信号が入力される。図４に示すように、第２ウォッチドッグタイマ２１の負論理出力Ｎ２からは”０”が出力されているので、第３の論理積素子３１ｂから出力される第２信号は、第２ＣＰＵ１１の第２の出力ポートＰ１２からの出力に関わらず”０”に固定され不変となる。
The third
第２の論理回路３１に備えられた第２の演算素子の第３の論理和素子３１ｃは、一方の入力端しには第２の論理積素子３１ａから出力される第２の信号が入力され、他方の入力端しには第３の論理積素子３１ｂから出力される第２の信号が入力される。第２の論理積素子３１ａから出力される第１信号は”０”に固定されており、第３の論理積素子３１ｂから出力される第１信号も”０”に固定されている。従って、第３の論理和素子３１ｃの出力は、第１ＣＰＵ１０及び第２ＣＰＵ１１の第２の出力ポートＰ０２、Ｐ１２から出力される信号に関わらず”０”が制御信号として出力されることとなる。
The third logical OR
制御装置１００の第１ＣＰＵ１０と第２ＣＰＵ１１が、ともに正常に動作していない場合には、第１ＣＰＵ１０及び第２ＣＰＵ１１から出力される第１の信号が正しい信号とは限らない。
When both the
しかし、第１ＣＰＵ１０の動作異常を検出した場合に第１ウォッチドッグタイマ２０から出力されるウォッチドッグタイマ出力信号が、第１の論理回路３０に備えられた第１の演算素子の第１の論理和素子３０ａの出力が不変となる極性となる”１”を供給する。このことによって、動作が異常となっている第１ＣＰＵ１０の第１の出力ポートＰ０１から出力される信号が制御装置１００の動作に影響を与えなくすることができる。また、第１ＣＰＵ１０の動作異常を検出した場合に第１ウォッチドッグタイマ２０から出力されるウォッチドッグタイマ出力信号が、第２の論理回路３１に備えられた第１の演算素子の第２の論理積素子３１ａ出力が不変となる極性となる”０”を供給する。このことによって、動作が異常となっている第１ＣＰＵ１０の第２の出力ポートＰ０２から出力される信号が制御装置１００の動作に影響を与えなくすることができる。
However, when an abnormal operation of the
また、第２ＣＰＵ１１の動作異常を検出した場合に第２ウォッチドッグタイマ２１から出力されるウォッチドッグタイマ出力信号が、第１の論理回路３０に備えられた第１の演算素子の第２の論理和素子３０ｂの出力が不変となる極性となる”１”を供給する。このことによって、動作が異常となっている第２ＣＰＵ１１の第２の出力ポートＰ１２から出力される信号が制御装置１００の動作に影響を与えなくすることができる。また、第２ＣＰＵ１１の動作異常を検出した場合に第２ウォッチドッグタイマ２１から出力されるウォッチドッグタイマ出力信号が、第２の論理回路３１に備えられた第１の演算素子の第３の論理積素子３１ｂ出力が不変となる極性となる”０”を供給する。このことによって、動作が異常となっている第２ＣＰＵ１１の第２の出力ポートＰ１２から出力される信号が制御装置１００の動作に影響を与えなくすることができる。
Further, when an operation abnormality of the
以上のように、制御装置１００の第１ＣＰＵ１０と第２ＣＰＵ１１が、ともに正常に動作していない場合には、第１の論理回路３０から出力される制御信号は、”１”に固定され、第２の論理回路３１から出力される制御信号は、”０”に固定される。このため、第１の論理回路３０は、出力される制御信号が”１”となった場合にフェールセーフとなる制御対象に適用することで、まれに両方のＣＰＵ（１０，１１）が異常動作となった場合でも制御装置１００が適用される機器を安全に制御することができる。また、第２の論理回路３１は、出力される制御信号が”０”となった場合にフェールセーフとなる制御対象に適用することで、まれに両方のＣＰＵ（１０，１１）が異常動作となった場合でも制御装置１００が適用される機器を安全に制御することができる。
As described above, when both the
以下、本実施形態としたことによる効果について説明する。
本実施形態の制御装置１００では、複数のＣＰＵ（１０，１１）は、それぞれ第１の信号を出力する複数の出力ポート（Ｐ０１，Ｐ０２，Ｐ１１，Ｐ１２）を有し、複数のウォッチドッグタイマ（２０，２１）は、複数のＣＰＵ（１０，１１）と同数設けられ、複数のＣＰＵ（１０，１１）にそれぞれ接続され、複数のＣＰＵ（１０，１１）から出力された第１の信号を論理演算する論理回路（３０，３１）を有し、論理回路は（３０，３１）、複数のＣＰＵに対応してそれぞれ配置される第１の演算素子と、複数のＣＰＵに対して一つ配置される第２の演算素子と、を備え、複数のＣＰＵ（１０，１１）に所定の同じ処理を行わせるとともに、第１の演算素子は、複数のＣＰＵ（１０，１１）にそれぞれ接続されたウォッチドッグタイマ（２０，２１）から出力されるウォッチドッグタイマ出力信号と、複数のＣＰＵの出力ポートから出力される第１の信号と、を論理演算して第２の信号として出力し、第２の演算素子は、複数の第１の演算素子から出力される複数の第２の信号を論理演算して制御信号として出力するように構成した。
Hereinafter, the effect by having set it as this embodiment is demonstrated.
In the
これにより、ウォッチドックタイマ（２０，２１）から出力されるウォッチドッグタイマ出力信号と、ＣＰＵ（１０，１１）から出力される第１の信号と、を第１の演算素子で論理演算することで、ＣＰＵに異常があった場合に異常があったＣＰＵ側の第１の信号をフェールセーフ側に固定することができる。更に複数のＣＰＵからの第１の信号を、第２の演算素子で論理演算することで、複数の第１の信号から、フェールセーフ側信号または制御信号を継続して出力することができる。従って、異常が生じた場合でも機器の動作を停止することなく誤動作を低減することができる制御装置を提供することができる。 As a result, a logical operation is performed on the watchdog timer output signal output from the watchdog timer (20, 21) and the first signal output from the CPU (10, 11) by the first arithmetic element. When there is an abnormality in the CPU, the first signal on the CPU side where the abnormality has occurred can be fixed to the fail-safe side. Further, by performing a logical operation on the first signals from the plurality of CPUs using the second arithmetic element, it is possible to continuously output the fail-safe side signals or control signals from the plurality of first signals. Therefore, it is possible to provide a control device that can reduce malfunctions without stopping the operation of the device even when an abnormality occurs.
また、本実施形態の制御装置１００では、論理回路（３０，３１）を複数有し、論理回路（３０，３１）は、第１の演算素子と第２の演算素子の組合せが、論理和素子と論理積素子の組合せであり、ウォッチドッグタイマ（２０，２１）の出力は、ＣＰＵ（１０，１１）の動作異常を検出した場合に第１の演算素子の出力が不変となる極性で第１の演算素子に供給されるように構成した。
In addition, the
これにより、ＣＰＵ（１０，１１）の動作異常を検出した場合に、第１の演算素子の出力を固定することができる。第１の演算素子の出力を固定されるので、他のＣＰＵが正常に動作している場合には第２の演算素子によって他のＣＰＵから出力された信号に従った制御信号を出力することができる。また、ＣＰＵ（１０，１１）が制御する複数の機能に対して論理回路を設けることで、複数の機能に対して動作を停止することなく誤動作を低減することができる。 Thereby, when the operation abnormality of the CPU (10, 11) is detected, the output of the first arithmetic element can be fixed. Since the output of the first arithmetic element is fixed, when the other CPU is operating normally, a control signal according to the signal output from the other CPU by the second arithmetic element may be output. it can. Further, by providing logic circuits for a plurality of functions controlled by the CPU (10, 11), it is possible to reduce malfunctions without stopping the operations for the plurality of functions.
また、本実施形態の制御装置１００では、論理回路（３０，３１）のうち少なくともその１つは、第１の演算素子が論理和素子であるとともに、第２の演算素子が論理積素子であり、ウォッチドッグタイマ（２０，２１）は、ＣＰＵ（１０，１１）の動作異常を検出した場合に論理出力”１”を出力するように構成した。
In the
これにより、ＣＰＵが異常動作した場合に第１の演算素子の出力を”１”に固定することができる。第２の演算素子が論理積であるので、他のＣＰＵが正常に動作している場合には他のＣＰＵから出力された信号に従った制御信号を出力することができる。 Thereby, when the CPU operates abnormally, the output of the first arithmetic element can be fixed to “1”. Since the second arithmetic element is a logical product, when another CPU is operating normally, a control signal according to a signal output from the other CPU can be output.
また、本実施形態の制御装置１００では、論理回路（３０，３１）のうち少なくともその１つは、第１の演算素子が論理積素子であるとともに、第２の演算素子が論理和素子であり、ウォッチドッグタイマ（２０，２１）は、ＣＰＵ（１０，１１）の動作異常を検出した場合に論理出力”０”を出力するように構成した。
Further, in the
これにより、ＣＰＵが異常動作した場合に第１の演算素子の出力を”０”に固定することができる。第２の演算素子が論理和であるので、他のＣＰＵが正常に動作している場合には他のＣＰＵから出力された信号に従った制御信号を出力することができる。 Thereby, when the CPU operates abnormally, the output of the first arithmetic element can be fixed to “0”. Since the second arithmetic element is a logical sum, when the other CPU is operating normally, a control signal according to the signal output from the other CPU can be output.
以上のように、本発明の実施形態に係る制御装置１００を具体的に説明したが、本発明は上記の実施形態に限定されるものではなく、要旨を逸脱しない範囲で種々変更して実施することが可能である。例えば次のように変形して実施することができ、これらの実施形態も本発明の技術的範囲に属する。
As described above, the
（１）本実施形態において、複数のＣＰＵは、第１ＣＰＵ１０と第２ＣＰＵ１１の２つのＣＰＵであるとしたが、ＣＰＵが３つ以上あるように変更して実施しても良い。
(1) In the present embodiment, the plurality of CPUs are two CPUs, ie, the
（２）本実施形態において、ＣＰＵの複数の出力ポートが第１ＣＰＵ１０と第２ＣＰＵ１１それぞれ２つずつ有している例を示して説明を行ったが、出力ポートの数は制御装置が使用される機器やシステムにあわせ必要なだけの数量に変更して実施することができる。
(2) In the present embodiment, the example in which the CPU has two output ports each having two
（３）本実施形態において、ウォッチドッグタイマ（２０，２１）は、正論理出力（Ｐ１，Ｐ２）と、負論理出力（Ｎ１，Ｎ２）の２つの出力を有する例を示して説明を行ったがどちらか一方の出力を備えたウォッチドッグタイマを用いても良い。この場合、出力に論理否定素子を用いて反転出力を得ることで同様の動作を行わせることができる。 (3) In the present embodiment, the watchdog timer (20, 21) has been described with an example having two outputs, a positive logic output (P1, P2) and a negative logic output (N1, N2). However, a watchdog timer having either output may be used. In this case, the same operation can be performed by obtaining an inverted output using a logical negation element for the output.
［第２実施形態］
図５に本発明の基本的な実施形態の制御装置１０１Ａが示され、図６ないし図８に、制御装置１０１Ａを基本とした第２実施形態の制御装置１０１が示されている。
[Second Embodiment]
FIG. 5 shows a
図５に示す制御装置１０１Ａには、図１に示す制御装置１００に設けられたのと同じ第１の論理回路３０が設けられているが、第２の論理回路３１に相当するものは設けられていない。第１ＣＰＵ１０からは、第１の出力ポートＰ０１からの第１の信号と、動作信号出力φ１とが得られる。第２ＣＰＵ１１からは、第１の出力ポートＰ１１からの第１の信号と、動作信号出力φ２とが得られる。また、第１ウォッチドッグタイマ２０から正論理出力Ｐ１が得られ、第２ウォッチドッグタイマ２１からも、正論理出力Ｐ２が得られる。
The
図４を参照して既に説明したように、第１ＣＰＵ１０と第２ＣＰＵ１１がともに正常に動作していない場合に、第１ウォッチドッグタイマ２０の正論理出力Ｐ１からは”１”が出力され、第２ウォッチドッグタイマ２１の正論理出力Ｐ２からも”１”が出力される。よって、第１の演算素子の第１の論理和素子３０ａから出力される第２信号は、第１ＣＰＵ１０の第１の出力ポートＰ０１からの出力に関わらず”１”に固定される。同様に、第１の演算素子の第２の論理和素子３０ｂから出力される第２信号も、第２ＣＰＵ１１の第１の出力ポートＰ１１からの出力に関わらず”１”に固定される。
As already described with reference to FIG. 4, when both the
よって、第１ＣＰＵ１０と第２ＣＰＵ１１がともに正常に動作していない場合に、第１の論理回路３０では、第２の演算素子の第１の論理積素子３０ｃからは、”１”に固定された制御信号が出力される。よって、制御信号が”１”なった場合にフェールセーフとなる制御対象に適用することで、まれに両方のＣＰＵ（１０、１１）が異常動作となった場合でも制御装置１０１Ａが適用される機器を安全に制御することができる。
Therefore, when both the
しかし、図５に示す基本例では、両方のＣＰＵ（１０、１１）が異常動作となった場合に、第１の論理積素子３０ｃからの制御信号が”１”に固定されるため、制御信号が”１”なった場合にフェールセーフとなる制御対象にしか適用することができない。すなわち、入力される制御信号が”０”となったときにフェールセーフとなる制御対象の場合には、制御装置１０１Ａを使用することができなくなる。一方で、第１の論理回路３０の構成として、第２の演算素子の第１の論理積素子３０ｃを「ＡＮＤ」の論理回路素子を使用するのが最適な場合があり、容易に第２の論理回路３１に変更できないこともある。
However, in the basic example shown in FIG. 5, the control signal from the first AND
そこで、図６ないし図８に示す第２実施形態の制御装置１０１では、図５に示す基本例に第３の演算素子４１と第４の演算素子４２を付加することで、両方のＣＰＵ（１０、１１）が異常動作となった場合の制御信号を”０”に変更できるようにしている。
Therefore, in the
図６ないし図８に示すように、第３の演算素子４１は論理積素子である。第１ウォッチドッグタイマ２０の正論理出力Ｐ１と第２ウォッチドッグタイマ２１の正論理出力Ｐ２との論理積が第３の演算素子４１で演算されて、第３の信号として出力される。第４の演算素子４２も論理積素子であるが、第３の演算素子４１から出力される第３の信号は、第４の演算素子４２に反転して入力される。第４の演算素子４２では、第３の演算素子４１から出力される第３の信号と第１の論理積素子３０ｃからの出力信号の論理積が演算されて制御信号として出力される。
As shown in FIGS. 6 to 8, the third
図６は、第２実施形態の制御装置１０１が正常に動作している場合を示している。
図２に基づいて説明したのと同様に、第１ＣＰＵ１０が正常に動作していると、第１ウォッチドッグタイマ２０の正論理出力Ｐ１が”０”である。そのため、第１ＣＰＵ１０の第１の出力ポート０１から出力される第１の信号は、そのままの符号で、第１の論理和素子３０ａから第２の信号として出力される。同様に、第２ＣＰＵ１１が正常に動作していると、第２ウォッチドッグタイマ２０の正論理出力Ｐ２も”０”である。そのため、第２ＣＰＵ１１の第１の出力ポート１１から出力される第１の信号は、そのままの符号で、第２の論理和素子３０ｂから第２の信号として出力される。
FIG. 6 shows a case where the
As described with reference to FIG. 2, when the
したがって、第１の論理積素子３０ｃからは、第１の論理和素子３０ａから出力される第２の信号と第２の論理和素子３０ｂから出力される第２信号とが論理積演算される。
Accordingly, the first AND
第３の演算素子４１の論理積素子には、第１ウォッチドッグタイマ２０からの正論理出力Ｐ１の”０”と、第２ウォッチドッグタイマ２１からの正論理出力Ｐ２の”０”とが入力される。よって、第３の演算素子４１で論理積演算される第３の信号は”０”である。この第３の信号は反転され”１”となって第４の演算素子４２に与えられる。そのため、第４の演算素子４２では、論理積演算されて出力される制御信号として、第１の論理積素子３０ｃの演算結果がそのまま出力される。
The logical AND element of the third
図７は、一方の第１ＣＰＵ１０のが正常に動作していない状態を示している。
図３に基づいて説明したとの同様に、第１ＣＰＵ１０が正常に動作していないとき、第１ウォッチドッグタイマ２０の正論理出力Ｐ１が”１”になる。よって、第１の論理和素子３０ａからの第２の信号は”１”に固定される。一方、第２ウォッチドッグタイマ２１の正論理出力Ｐ２は”０”であるため、第２ＣＰＵ１１の第１の出力ポートＰ１１から第１の信号は、第２の論理和素子３０ｂからそのままの符号で第２信号として出力される。
FIG. 7 shows a state where one of the
As described with reference to FIG. 3, when the
したがって、第２の論理和素子３０ｂからの第２の信号が、そのまま第１の論理積素子３０ｃから出力される。
Therefore, the second signal from the second OR
第３の演算素子４１には、第１ウォッチドッグタイマ２０から”１”が、第２ウォッチドッグタイマ２１から”０”が与えられるため、第３の演算素子４１からは論理積である”０”が第３の出力となり、これが反転されて第４の演算素子４２に与えられる。よって、第４の演算素子４２で論理積演算されて出力される制御信号としては、第１の論理積素子３０ｃの演算結果がそのまま出力される。
Since the third
図８は、第１ＣＰＵ１０と第２ＣＰＵ２０がともに正常に動作していない状態を示している。
FIG. 8 shows a state where both the
図４に基づいて説明したのと同様に、第１ＣＰＵ１０と第２ＣＰＵ２０がともに正常に動作していない場合、第１ウォッチドグタイマ２０の正論理出力Ｐ１と第２ウォッチドッグタイマ２１の正論理出力Ｐ２がともに”１”になる。よって、第１の論理和素子３０ａの出力である第２の信号と、第２の論理和素子３０ｂの出力である第２の信号がともに”１”となり、第１の論理積素子３０ｃの出力が”１”に固定される。
As described with reference to FIG. 4, when both the
第１ウォッチドグタイマ２０の正論理出力Ｐ１の”１”と、第２ウォッチドッグタイマ２１の正論理出力Ｐ２の”１”は、第３の演算素子４１に与えられ、その論理積である第３の信号が”１”となる。第４の演算素子４２には、第３の信号”１”が反転した”０”と、第１の論理積素子３０ｃの出力の”１”とが与えられるため、第４の演算素子４２から出力される制御信号は”０”となる。
"1" of the positive logic output P1 of the
このように、図５に示す基本的な制御装置１０１Ａに、第３の演算素子４１と第４の演算素子４２を付加することで、２つのＣＰＵ（１０，１１）が共に正常に動作していないときの制御信号を、図５における”１”から”０”に変更することができ、図５に示す基本的な回路構成を使用して、制御信号が”０”なった場合にフェールセーフとなる制御対象に適用することが可能になる。
Thus, by adding the third
［第３実施形態］
図９に本発明の基本的な実施形態の制御装置１０２Ａが示され、図１０ないし図１２に、制御装置１０２Ａを基本とした第３実施形態の制御装置１０２が示されている。
[Third Embodiment]
FIG. 9 shows a
図９に示す制御装置１０２Ａには、図１に示す制御装置１００における第２の論理回路３１に相当する回路が設けられているが、第１の論理回路３０に相当する回路は設けられていない。
9 includes a circuit corresponding to the
制御装置１０２Ａでは、第１ＣＰＵ１０から、第１の出力ポートＰ０１からの第１の信号と、動作信号出力φ１とが得られる。第２ＣＰＵ１１からは、第１の出力ポートＰ１１からの第１の信号と、動作信号出力φ２とが得られる。また、第１ウォッチドッグタイマ２０からは正論理出力Ｐ１が出力され、第２ウォッチドッグタイマ２１からも正論理出力Ｐ２が出力される。
In the
図４に基づいて説明したのと同様に、第１ＣＰＵ１０と第２ＣＰＵ１１がともに正常に動作していない場合には、第１ウォッチドッグタイマ２０からの正論理出力Ｐ１が”１”となり、これが反転された”０”が第１の演算素子の第２の論理積素子３１ａに与えられる。第２ウォッチドッグタイマ２１からの正論理出力Ｐ２も”１”となり、これがが反転された”０”が第１の演算素子の第３の論理積素子３１ｂに与えられる。
As described with reference to FIG. 4, when both the
そのため、第１の演算素子の第２の論理積素子３１ａから出力される第２信号が、第１ＣＰＵ１０の第１の出力ポートＰ０１からの出力に関わらず”０”に固定される。同様に、第１の演算素子の第３の論理積素子３１ｂから出力される第２信号も、第２ＣＰＵ１１の第１の出力ポートＰ１１からの出力に関わらず”０”に固定される。
Therefore, the second signal output from the second AND
よって、第１ＣＰＵ１０と第２ＣＰＵ１１がともに正常に動作していない場合に、第２の演算素子の第３の論理和素子３１ｃからは、”０”に固定された制御信号が出力される。よって、制御信号が”０”なった場合にフェールセーフとなる制御対象に適用することができる。ただし、図９に示す基本的な回路構成を、制御信号が”１”となった場合にフェールセーフとなる制御対象に適用することはできない。
Therefore, when both the
そこで、図１０ないし図１２に示す第３実施形態の制御装置１０２では、図９に示す基本構成の制御装置１０２Ａに、第３の演算素子４５と第４の演算素子４６を付加している。第３の演算素子４５は論理積素子であり、第１ウォッチドッグタイマ２０の正論理出力Ｐ１と第２ウォッチドッグタイマ２１の正論理出力Ｐ２との論理積が演算され、演算結果が第３の信号として出力される。第４の演算素子４６は論理和素子であり、第３の演算素子４５から出力される第３の信号と、第３の論理和素子３１ｃからの出力信号の論理和が演算されて制御信号として出力される。
Therefore, in the
図１０は、第３実施形態の制御装置１０２が正常に動作している場合を示している。
図２に基づいて説明したのと同様に、第１ＣＰＵ１０が正常に動作していると、第１ウォッチドッグタイマ２０の正論理出力Ｐ１の”０”が反転した”１”が第２の論理積素子３１ａに与えられ、第２ウォッチドッグタイマ２１の正論理出力Ｐ２の”０”が反転した”１”が第３の論理積素子３１ｂに与えられる。そのため、第１ＣＰＵ１０の第１の出力ポート０１から出力される第１の信号と第２ＣＰＵ１１の第１の出力ポート１１から出力される第１の信号は、そのままの符号で、第２の論理積素子３１ａと第３の論理積素子３１ｂから第２の信号として出力される。したがって、第３の論理和素子３１ｃからは、第１の論理和素子３０ａから出力される第２の信号と第２の論理和素子３０ｂから出力される第２信号とが論理和演算される。
FIG. 10 shows a case where the
As described with reference to FIG. 2, when the
第３の演算素子４５の論理積素子では、第１ウォッチドッグタイマ２０からの正論理出力Ｐ１の”０”と、第２ウォッチドッグタイマ２１からの正論理出力Ｐ２の”０”が入力される。よって第３の演算素子４５で論理積演算される第３の信号は”０”である。したがって、第４の演算素子４６で論理和演算されて出力される制御信号としては、第３の論理和素子３１ｃの演算結果がそのまま出力される。
In the AND element of the third
図１１は、一方の第１ＣＰＵ１０のみが正常に動作していない状態を示している。
図３に基づいて説明したとの同様に、第１ＣＰＵ１０が正常に動作していないとき、第１ウォッチドッグタイマ２０の正論理出力Ｐ１が”１”になる。この”１”が反転されて第２の論理積素子３１ａに与えらるため、第２の論理積素子３１ａからの第２の信号は”０”に固定される。一方で、第３の論理和素子３１ｃからは、第２ＣＰＵ１１の第１の出力ポートＰ１１からの第１の信号がそのままの符号で第２信号として出力される。
FIG. 11 shows a state where only one of the
As described with reference to FIG. 3, when the
第３の演算素子４５には、第１ウォッチドッグタイマ２０からの正論理出力Ｐ１の”１”と、第２ウォッチドッグタイマ２１からの正論理出力Ｐ２の”０”が与えられるため、第３の演算素子４１からは論理積である”０”が第３の出力となる。よって、第４の演算素子４６で論理和演算されて出力される制御信号として、第３の論理和素子３１ｃの演算結果がそのまま出力される。
Since the third
図１２は、第１ＣＰＵ１０と第２ＣＰＵ２０がともに正常に動作していない状態を示している。
FIG. 12 shows a state where both the
図４に基づいて説明したのと同様に、第１ＣＰＵ１０と第２ＣＰＵ２０がともに正常に動作していない場合、第１ウォッチドグタイマ２０の正論理出力Ｐ１と第２ウォッチドッグタイマ２１の正論理出力Ｐ２がともに”１”になる。これらが反転した”０”が、第２の論理積素子３１ａと第３の論理積素子３１ｂにあたえられるため、第２の論理積素子３１ａの出力である第２の信号と、第３の論理積素子３１ｂの出力である第２の信号がともに”０”となり、第３の論理和素子３１ｃの出力も”０”となる。
As described with reference to FIG. 4, when both the
第１ウォッチドグタイマ２０の正論理出力Ｐ１の”１”と第２ウォッチドッグタイマ２１の正論理出力Ｐ２の”１”が、第３の演算素子４５に与えられるため、その論理積である第３の信号が”１”となる。第４の演算素子４６には、第３の論理和素子３１ｃの出力の”０”と前記第３の信号の”１”が与えられるため、第４の演算素子４６から出力される制御信号は”１”となる。
Since “1” of the positive
すなわち、図９に示す基本的な制御装置１０２Ａに第３の演算素子４５と第４の演算素子４６を付加することで、２つのＣＰＵ（１０，１１）が共に正常に動作していないときの制御信号を、図６における”０”から図１２に示す”１”に変更することができ、制御信号が”１”なった場合にフェールセーフとなる制御対象に適用することが可能になる。
That is, when the third
１０ 第１ＣＰＵ
１１ 第２ＣＰＵ
２０ 第１ウォッチドッグタイマ
２１ 第２ウォッチドッグタイマ
３０ 第１の論理回路
３０ａ 第１の論理和素子（第１の演算素子）
３０ｂ 第２の論理和素子（第１の演算素子）
３０ｃ 第１の論理積素子（第２の演算素子）
３１ 第２の論理回路
３１ａ 第２の論理積素子（第１の演算素子）
３１ｂ 第３の論理積素子（第１の演算素子）
３１ｃ 第３の論理和素子（第２の演算素子）
４１ 第３の演算素子
４２ 第４の演算素子
４５ 第３の演算素子
４６ 第４の演算素子
５０ 外部装置
１００ 制御装置
10 First CPU
11 Second CPU
20
30b Second OR element (first arithmetic element)
30c First AND element (second arithmetic element)
31
31b Third AND element (first arithmetic element)
31c Third OR element (second arithmetic element)
41
Claims (8)
前記複数のＣＰＵは、それぞれ第１の信号を出力する 出力ポートを有し、
前記複数のウォッチドッグタイマは、前記複数のＣＰＵと同数設けられ、前記複数のＣＰＵに個別に接続され
前記複数のＣＰＵから出力された前記第１の信号を論理演算する論理回路を有し、
前記論理回路は、前記複数のＣＰＵに対応してそれぞれ配置される第１の演算素子と、前記複数のＣＰＵに対して一つ配置される第２の演算素子と、を備え、
前記複数のＣＰＵに所定の同じ処理を行わせるとともに、
前記第１の演算素子は、前記複数のＣＰＵにそれぞれ接続された前記複数のウォッチドッグタイマから出力されるウォッチドッグタイマ出力信号と、前記複数のＣＰＵのそれぞれの前記出力ポートから出力される前記第１の信号と、を論理演算して第２の信号として出力し、
前記第２の演算素子は、複数の前記第１の演算素子から出力される複数の前記第２の信号を論理演算して制御信号として出力することを特徴とする制御装置。 A control device comprising a plurality of CPUs and a plurality of watchdog timers,
Each of the plurality of CPUs has an output port that outputs a first signal,
The plurality of watchdog timers are provided in the same number as the plurality of CPUs, individually connected to the plurality of CPUs, and having a logic circuit that performs a logical operation on the first signal output from the plurality of CPUs,
The logic circuit includes a first arithmetic element arranged corresponding to each of the plurality of CPUs, and a second arithmetic element arranged one for the plurality of CPUs,
While making the plurality of CPUs perform the same predetermined processing,
The first arithmetic element includes a watchdog timer output signal output from the plurality of watchdog timers connected to the plurality of CPUs, and the first output element output from each output port of the plurality of CPUs. 1 signal is logically operated and output as a second signal,
The control device, wherein the second arithmetic element performs a logical operation on the plurality of second signals output from the plurality of first arithmetic elements and outputs the logical signals as control signals.
前記ウォッチドッグタイマの出力は、ＣＰＵの動作異常を検出した場合に前記第１の演算素子の出力が不変となる極性で前記第１の演算素子に供給されることを特徴とする請求項１に記載の制御装置。 In the logic circuit, the combination of the first arithmetic element and the second arithmetic element is a combination of an OR element and an AND element,
The output of the watchdog timer is supplied to the first arithmetic element in such a polarity that the output of the first arithmetic element does not change when an abnormal operation of the CPU is detected. The control device described.
前記論理回路を複数有し、
それぞれの前記ウォッチドッグタイマは、一つの前記ＣＰＵに接続されるとともに、複数の出力を有し、
一つの前記ウォッチドッグタイマからの複数の前記ウォッチドッグタイマ出力信号が、複数の前記論理回路のそれぞれに個別に与えられることを特徴とする請求項１または２に記載の制御装置。 The plurality of CPUs each have a plurality of output ports for outputting a first signal,
A plurality of the logic circuits;
Each of the watchdog timers is connected to one of the CPUs and has a plurality of outputs,
3. The control device according to claim 1, wherein a plurality of the watchdog timer output signals from one watchdog timer are individually supplied to each of the plurality of logic circuits.
前記ウォッチドッグタイマは、ＣＰＵの動作異常を検出した場合に論理出力”１”を出力するよう動作することを特徴とする請求項３に記載の制御装置。 In at least one of the logic circuits, the first arithmetic element is an OR element and the second arithmetic element is an AND element,
The control device according to claim 3, wherein the watchdog timer operates to output a logic output “1” when an abnormal operation of the CPU is detected.
前記ウォッチドッグタイマは、ＣＰＵの動作異常を検出した場合に論理出力”０”を出力するよう動作することを特徴とする請求項３に記載の制御装置。 In at least one of the logic circuits, the first arithmetic element is an AND element, and the second arithmetic element is an OR element.
The control device according to claim 3, wherein the watchdog timer operates to output a logical output “0” when an abnormal operation of the CPU is detected.
前記第２の演算素子から出力される信号と、前記第３の信号を論理演算して制御信号を出力する第４の演算素子とを有することを特徴とする請求項１ないし３のいずれかに記載の制御装置。 A third arithmetic element that performs a logical operation on the watchdog timer output signals from the plurality of watchdog timers and outputs the third signal as a third signal;
4. The signal processing apparatus according to claim 1, further comprising: a signal output from the second arithmetic element and a fourth arithmetic element that performs a logical operation on the third signal and outputs a control signal. The control device described.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015119031 | 2015-06-12 | ||
| JP2015119031 | 2015-06-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2017004530A true JP2017004530A (en) | 2017-01-05 |
| JP6660818B2 JP6660818B2 (en) | 2020-03-11 |
Family
ID=57751907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016116632A Expired - Fee Related JP6660818B2 (en) | 2015-06-12 | 2016-06-10 | Control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6660818B2 (en) |
-
2016
- 2016-06-10 JP JP2016116632A patent/JP6660818B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP6660818B2 (en) | 2020-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5739290B2 (en) | Electronic control unit | |
| US20060200278A1 (en) | Generic software fault mitigation | |
| KR100296984B1 (en) | Monitoring System For Electronic Control System | |
| US10033389B2 (en) | Clock signal stop detection circuit | |
| JP2015018414A (en) | Microcomputer | |
| JP2015118687A (en) | Multiple micro cores monitoring device and method | |
| EP3009933A1 (en) | Multiplex control device | |
| KR101448013B1 (en) | Fault-tolerant apparatus and method in multi-computer for Unmanned Aerial Vehicle | |
| JP6660818B2 (en) | Control device | |
| JP2018163498A (en) | Monitoring circuit | |
| WO2016204070A1 (en) | Cpu monitoring device | |
| US9823302B2 (en) | Semiconductor circuit and semiconductor system | |
| JP2012160149A (en) | Duplex circuit, semiconductor device and test method | |
| JP2016038620A (en) | Electronic control device | |
| JP6600128B2 (en) | Arithmetic processing unit | |
| JP2019121033A (en) | Control device for aircrafts and mutual diagnosis method | |
| JP6274947B2 (en) | Abnormality diagnosis method for microprocessor of in-vehicle control device | |
| RU2718168C2 (en) | Automated security system of industrial plant | |
| JP6588068B2 (en) | Microcomputer | |
| RU2580476C1 (en) | Control signal generating apparatus (embodiment 2) | |
| JP6839212B2 (en) | Electronic control device | |
| JPH0395636A (en) | Diagnostic system for fail-safe circuit | |
| JP2010033475A (en) | Electronic controller | |
| JP6813963B2 (en) | Operating status recording system and operating status recording method | |
| JPS63271526A (en) | Arithmetic logic device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20160613 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190128 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20191226 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200114 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200210 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6660818 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |