JP2016537712A5

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Publication number: JP2016537712A5
Application number: JP2016523259A
Authority: JP
Filing date: 2014-08-21
Publication date: 2017-03-23
Anticipated expiration: 2034-08-21

Claims

複数のシナプスを含むニューラルネットワークにおけるシナプス遅延を動的に修正するためのコンピュータによって実装される方法であって、
前記複数のシナプスのうちの１つのシナプスの遅延パラメータを初期化することと、
前記遅延パラメータを設定するための関数を使用してシミュレーションモードで前記ニューラルネットワークを操作することと、
前記シナプスの前記遅延パラメータを含む前記関数のプログラムステートメントに少なくとも部分的に基づくプログラムに少なくとも部分的に基づいて、前記シミュレーションモードでの前記ニューラルネットワークの操作の間に前記シナプスの前記遅延パラメータを動的に更新すること、前記遅延パラメータは、シナプスタイプ、ニューロンモデルタイプ、またはメモリリソースのうちの少なくとも１つに基づいて動的に更新される、と、
前記複数のシナプスのサブセットに関する少なくとも１つの遅延値を動的に取り出すことと
を備える、コンピュータによって実装される方法。
前記動的に更新することは、前記シナプスの前記遅延パラメータをインクリメントまたはデクリメントすることをさらに備える、
請求項１に記載のコンピュータによって実装される方法。
前記動的に更新することは、前記複数のシナプスのファミリの前記遅延パラメータを更新することをさらに備える、
請求項１に記載のコンピュータによって実装される方法。
前記動的に更新することは、前記シナプスを除去するために前記シナプスの前記遅延パラメータを動的に更新することを備える、
請求項１に記載のコンピュータによって実装される方法。
前記シナプスの前記遅延パラメータが、指定された遅延値よりも大きいとき、前記シナプスの前記遅延パラメータの値を切り捨てること
をさらに備える、請求項１に記載のコンピュータによって実装される方法。
動的な更新の数が所定のしきい値に限定される、
請求項１に記載のコンピュータによって実装される方法。
前記動的に更新することは、将来の時間に発生する前記シナプスの前記遅延パラメータを更新することを含む、
請求項１に記載のコンピュータによって実装される方法。
前記シナプスの前記遅延パラメータは、任意の関数に少なくとも部分的に基づいて動的に更新される、
請求項１に記載のコンピュータによって実装される方法。
前記任意の関数は、前記複数のシナプスの前記サブセットの確率関数、あるいは前記複数のシナプスの特定のシナプスまたは前記複数のシナプスの前記サブセットのための時間にわたる関数である、
請求項８に記載のコンピュータによって実装される方法。
前記シナプスの前記遅延パラメータの前記更新は、確率的または決定論的である、
請求項９に記載のコンピュータによって実装される方法。
複数のシナプスを含むニューラルネットワークにおけるシナプス遅延を動的に修正するための装置であって、
メモリと、
少なくとも１つのプロセッサと
を備え、前記少なくとも１つのプロセッサは、
前記複数のシナプスのうちの１つのシナプスの遅延パラメータを初期化することと、
前記遅延パラメータを設定するための関数を使用してシミュレーションモードで前記ニューラルネットワークを操作することと、
前記シナプスの前記遅延パラメータを含む前記関数のプログラムステートメントに少なくとも部分的に基づくプログラムに少なくとも部分的に基づいて、前記シミュレーションモードでの前記ニューラルネットワークの操作の間に前記シナプスの前記遅延パラメータを動的に更新すること、前記遅延パラメータは、シナプスタイプ、ニューロンモデルタイプ、またはメモリリソースのうちの少なくとも１つに基づいて動的に更新される、と、
前記複数のシナプスのサブセットに関する少なくとも１つの遅延値を動的に取り出すことと
を行うように構成される、装置。
前記少なくとも１つのプロセッサは、前記シナプスの前記遅延パラメータをインクリメントまたはデクリメントするようにさらに構成される、
請求項１１に記載の装置。
前記少なくとも１つのプロセッサは、前記複数のシナプスのファミリの前記遅延パラメータを動的に更新するようにさらに構成される、
請求項１１に記載の装置。
前記少なくとも１つのプロセッサは、前記シナプスを除去するために前記シナプスの前記遅延パラメータを動的に更新するようにさらに構成される、
請求項１１に記載の装置。
前記少なくとも１つのプロセッサは、
前記シナプスの前記遅延パラメータが、指定された遅延値よりも大きいとき、前記シナプスの前記遅延パラメータの値を切り捨てるようにさらに構成される、請求項１１に記載の装置。
前記少なくとも１つのプロセッサは、動的な更新の数を所定のしきい値に限定するようにさらに構成される、
請求項１１に記載の装置。
前記少なくとも１つのプロセッサは、将来の時間に発生する前記シナプスの前記遅延パラメータを動的に更新するようにさらに構成される、
請求項１１に記載の装置。
前記シナプスの前記遅延パラメータは、任意の関数に少なくとも部分的に基づいて動的に更新される、
請求項１１に記載の装置。
前記任意の関数は、前記複数のシナプスの前記サブセットの確率関数、あるいは前記複数のシナプスの特定のシナプスまたは前記複数のシナプスの前記サブセットのための時間にわたる関数である、
請求項１８に記載の装置。
前記シナプスの前記遅延パラメータの前記更新は、確率的または決定論的である、
請求項１９に記載の装置。
複数のシナプスを含むニューラルネットワークにおけるシナプス遅延を動的に修正するための装置であって、
前記複数のシナプスのうちの１つのシナプスの遅延パラメータを初期化するための手段と、
前記遅延パラメータを設定するための関数を使用してシミュレーションモードで前記ニューラルネットワークを操作するための手段と、
前記シナプスの前記遅延パラメータを含む前記関数のプログラムステートメントに少なくとも部分的に基づくプログラムに少なくとも部分的に基づいて、前記シミュレーションモードでの前記ニューラルネットワークの操作の間に前記シナプスの前記遅延パラメータを動的に更新するための手段、前記遅延パラメータは、シナプスタイプ、ニューロンモデルタイプ、またはメモリリソースのうちの少なくとも１つに基づいて動的に更新される、と、
前記複数のシナプスのサブセットに関する少なくとも１つの遅延値を動的に取り出すための手段と
を備える、装置。
複数のシナプスを含むニューラルネットワークにおけるシナプス遅延を動的に修正するための、その上に符号化したプログラムコードを有する非一時的コンピュータ可読媒体であって、前記プログラムコードは、プロセッサによって実行され、および、
前記複数のシナプスのうちの１つのシナプスの遅延パラメータを初期化するためのプログラムコードと、
前記遅延パラメータを設定するための関数を使用してシミュレーションモードで前記ニューラルネットワークを操作するためのプログラムコードと、
前記シナプスの前記遅延パラメータを含む前記関数のプログラムステートメントに少なくとも部分的に基づくプログラムに少なくとも部分的に基づいて、前記シミュレーションモードでの前記ニューラルネットワークの操作の間に前記シナプスの前記遅延パラメータを動的に更新するためのプログラムコード、前記遅延パラメータは、シナプスタイプ、ニューロンモデルタイプ、またはメモリリソースのうちの少なくとも１つに基づいて動的に更新される、と、
前記複数のシナプスのサブセットに関する少なくとも１つの遅延値を動的に取り出すためのプログラムコードと
を備える、コンピュータプログラム製品。