JP2016208632A - Signal generation circuit, pwm circuit and voltage control circuit - Google Patents
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Abstract
Description
本発明は、信号発生回路、ＰＷＭ回路および電圧制御回路に関する。 The present invention relates to a signal generation circuit, a PWM circuit, and a voltage control circuit.
電源電圧ＶＣの低下を検知して、三角波発生回路等の信号発生回路の動作を制御する技術が知られている。当該技術として、電源電圧ＶＣを直接監視して、電源電圧ＶＣが所定の閾値を下回った場合に、短絡保護回路を作動させて信号発生回路の動作をリセットする方法がある（例えば、特許文献１参照）。
特許文献１ 特開２０１０−２２６８１９号公報
A technique for detecting a decrease in the power supply voltage VC and controlling the operation of a signal generation circuit such as a triangular wave generation circuit is known. As the technique, there is a method in which the power supply voltage VC is directly monitored, and when the power supply voltage VC falls below a predetermined threshold, the operation of the signal generation circuit is reset by operating a short circuit protection circuit (for example, Patent Document 1). reference).
Japanese Patent Application Laid-Open No. 2010-226819
しかし、信号発生回路が差動対およびテール電流を規定する電流源を有する場合、電源電圧ＶＣが低下すると、電流源が非飽和領域で動作してしまう場合がある。この結果、信号発生回路が正常動作しなくなる場合がある。 However, when the signal generation circuit has a current source that defines a differential pair and a tail current, the current source may operate in a non-saturated region when the power supply voltage VC decreases. As a result, the signal generation circuit may not operate normally.
本発明の第１の態様においては、第１電源線および第２電源線の間に設けられ、制御端子に第１参照電圧が印加される第１トランジスタ、および、第２トランジスタを有する差動対と、第１トランジスタおよび第２トランジスタの共通ノードと、第１電源線との間に接続された第１電流源と、差動対が出力する信号に応じて動作し、且つ、出力信号を第２トランジスタの制御端子に入力する出力部と、共通ノードの電圧に応じて、第１参照電圧を制御する電圧制御回路とを備える信号発生回路を提供する。 In the first aspect of the present invention, a differential pair having a first transistor provided between a first power supply line and a second power supply line, to which a first reference voltage is applied to a control terminal, and a second transistor is provided. And a first current source connected between the common node of the first transistor and the second transistor and the first power supply line, and a signal output from the differential pair, Provided is a signal generation circuit including an output unit that inputs to a control terminal of two transistors and a voltage control circuit that controls a first reference voltage according to the voltage of a common node.
本発明の第２の態様においては、第１の態様の信号発生回路と、出力部が出力する信号と、予め定められたレベルのＰＷＭ制御信号との比較結果を出力するＰＷＭコンパレータとを備えるＰＷＭ回路を提供する。 In a second aspect of the present invention, a PWM comprising the signal generating circuit of the first aspect, a PWM comparator for outputting a comparison result between a signal output from the output unit and a PWM control signal at a predetermined level. Provide a circuit.
本発明の第３の態様においては、第１電流源を介して第１電源線に接続された差動対における、第１トランジスタの制御端子に入力される第１参照電圧を制御する電圧制御回路であって、共通ノードの電圧を監視する監視部と、第１トランジスタの制御端子に第１参照電圧を伝達する制御線と、第２電源線との間に設けられた電圧制御用トランジスタとを備え、監視部は共通ノードの電圧に応じた電圧を電圧制御用トランジスタの制御端子に印加する電圧制御回路を提供する。 In a third aspect of the present invention, a voltage control circuit for controlling a first reference voltage input to a control terminal of a first transistor in a differential pair connected to a first power supply line via a first current source. A monitoring unit for monitoring the voltage of the common node, a control line for transmitting the first reference voltage to the control terminal of the first transistor, and a voltage control transistor provided between the second power supply line The monitoring unit provides a voltage control circuit that applies a voltage corresponding to the voltage of the common node to the control terminal of the voltage control transistor.
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 The summary of the invention does not enumerate all the features of the present invention. In addition, a sub-combination of these feature groups can also be an invention.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all the combinations of features described in the embodiments are essential for the solving means of the invention.
図１は、比較例に係る電源回路３００の構成を、負荷２９０とあわせて示す図である。電源回路３００は、信号発生回路２００、ＰＷＭコンパレータ２１６、監視部２３２、制御部２８０、出力トランジスタ２８２、出力トランジスタ２８４、分圧抵抗２８６および分圧抵抗２８８を有する。
FIG. 1 is a diagram illustrating a configuration of a
信号発生回路２００は、三角波を発生する三角波発生回路である。信号発生回路２００は、定電圧回路２１０、ＳＡＷコンパレータ２２０、放電用トランジスタ２４２、電流源２４４および容量素子２４６を有する。
The
ＳＡＷコンパレータ２２０は、定電圧回路２１０から印加される第１参照電圧と、容量素子２４６の高圧側端子の電圧とを比較する。放電用トランジスタ２４２は、ＳＡＷコンパレータ２２０における比較結果に応じて、容量素子２４６を充電するか放電するかを切り替える。具体的には、放電用トランジスタ２４２は、容量素子２４６の電圧が第１参照電圧以下の場合には電流源２４４により容量素子２４６を充電させる。また、容量素子２４６の電圧が第１参照電圧より大きい場合には容量素子２４６を放電させる。このような構成により、容量素子２４６の高圧側端子の電圧が、周期的な三角波となる。信号発生回路２００は、容量素子２４６の高圧側端子の電圧を出力する。
The
ＰＷＭコンパレータ２１６は、信号発生回路２００が出力する三角波と、所定のフィードバック電圧ＦＢとを比較する。これによりＰＷＭコンパレータ２１６は、フィードバック電圧ＦＢのレベルに応じたパルス幅を有する信号を出力する。制御部２８０は、ＰＷＭコンパレータ２１６が出力する信号に応じて、出力トランジスタ２８２および出力トランジスタ２８４を相補動作させる。これにより負荷２９０には、ＰＷＭコンパレータ２１６が出力する信号のパルス幅に応じた電圧が印加される。なお、出力トランジスタ２８２および出力トランジスタ２８４が出力する信号を平滑化するコンデンサを、負荷２９０と並列に設けてもよい。
The
分圧抵抗２８６および分圧抵抗２８８は、負荷２９０に印加される電圧を分圧して、フィードバック電圧ＦＢを生成する。上述したように、ＰＷＭコンパレータ２１６は、フィードバック電圧ＦＢのレベルに応じたパルス幅を有する信号を出力する。つまり、負荷２９０への印加電圧に応じて、ＰＷＭコンパレータ２１６が出力する信号のパルス幅が制御される。これにより、負荷２９０に印加する電圧を一定電圧に制御できる。
The voltage dividing
監視部２３２は、ＳＡＷコンパレータ２２０およびＰＷＭコンパレータ２１６の電源電圧ＶＣを監視する。監視部２３２は、電源電圧ＶＣが所定の第２参照電圧以下となった場合に、ＳＡＷコンパレータ２２０、ＰＷＭコンパレータ２１６および制御部２８０の動作をリセットする。例えば監視部２３２は、電源電圧ＶＣが所定の第２参照電圧以下となった場合に、ＳＡＷコンパレータ２２０、ＰＷＭコンパレータ２１６および制御部２８０が出力する信号のレベルを固定する。このとき制御部２８０は、出力トランジスタ２８２および出力トランジスタ２８４をオフにする信号を出力してよい。これにより、監視部２３２は、電源電圧ＶＣが異常電圧になった場合に、電源回路３００および負荷２９０を保護する。
The
図２Ａは、信号発生回路２００の構成例を示す図である。本例においてＳＡＷコンパレータ２２０は、第１電源線２１２および第２電源線２１４の間に設けられる。第１電源線２１２は、例えば高圧側の電源線であり、電源電圧ＶＣが印加される。第２電源線２１４は、例えば低圧側の電源線であり、接地される。ＳＡＷコンパレータ２２０は、電流源２２２、差動対２２４、第１バイアス部２２８−１および第２バイアス部２２８−２を有する。差動対２２４は、第１トランジスタ２２６−１および第２トランジスタ２２６−２を有する。
FIG. 2A is a diagram illustrating a configuration example of the
電流源２２２は、一端が第１電源線２１２に接続され、他端が差動対２２４の共通ノードに接続される。電流源２２２は、差動対２２４に流れる電流を規定する。例えば電流源２２２は、制御端子に所定のバイアス電圧が印加されるＭＯＳトランジスタである。
The
差動対２２４のそれぞれのトランジスタ２２６は、一端が共通ノードに接続され、他端が対応するバイアス部２２８に接続される。第１トランジスタ２２６−１の制御端子には定電圧回路２１０から第１参照電圧ＲＥＦ１が印加され、第２トランジスタ２２６−２には信号発生回路２００の出力信号ＳＡＷが入力される。
Each transistor 226 of the differential pair 224 has one end connected to the common node and the other end connected to the corresponding bias unit 228. The first reference voltage REF1 is applied from the
また、それぞれのバイアス部２２８は、一端が対応するトランジスタ２２６に接続され、他端が第２電源線２１４に接続される。このような構成により、ＳＡＷコンパレータ２２０は、出力信号ＳＡＷおよび第１参照電圧ＲＥＦ１のレベルを比較して、比較結果に応じた信号を放電用トランジスタ２４２の制御端子に入力する。
Each bias unit 228 has one end connected to the corresponding transistor 226 and the other end connected to the second
なお、電流源２２２および差動対２２４の各トランジスタ２２６は飽和領域で動作するが、第２トランジスタ２２６−２の制御端子に入力される電圧によっては、電流源２２２および差動対２２４の各トランジスタ２２６が飽和領域で動作できない場合がある。この場合、ＳＡＷコンパレータ２２０は、出力信号ＳＡＷおよび第１参照電圧ＲＥＦ１を比較するコンパレータとして機能できなくなる。
The transistors 226 of the
図２Ｂは、ＳＡＷコンパレータ２２０のコモンモード入力電圧の許容入力範囲を説明する図である。上述したように、ＳＡＷコンパレータ２２０がコンパレータとして動作するには、電流源２２２および差動対２２４の各トランジスタ２２６が飽和領域で動作することが前提となる。しかし、電源電圧ＶＣが低下すると、電流源２２２のトランジスタのソースドレイン電圧が低下していく。電源電圧ＶＣが所定の通常電圧範囲の下限を下回ると、差動対２２４の各トランジスタ２２６の制御端子に入力される電圧によっては、電流源２２２は飽和動作を維持できなくなる。
FIG. 2B is a diagram for explaining an allowable input range of the common mode input voltage of the
例えば、電流源２２２が飽和動作するには、電流源２２２のソースドレイン間電圧が、所定のオーバードライブ電圧Ｖｏｖ（２２２）より大きい必要がある。また、第２トランジスタ２２６−２が飽和動作するには、第２トランジスタ２２６−２のゲートソース間電圧が、第２トランジスタ２２６−２の閾値電圧Ｖｔと、第２トランジスタ２２６−２のオーバードライブ電圧Ｖｏｖ（２２６）の和よりも大きい必要がある。
For example, in order for the
従って、これらのトランジスタが飽和動作するには、第１電源線２１２と、第２トランジスタ２２６−２の制御端子の間の電圧は、Ｖｏｖ（２２２）＋Ｖｔ＋Ｖｏｖ（２２６）より大きい必要がある。つまり、第２トランジスタ２２６−２の制御端子に入力される出力信号ＳＡＷの許容入力範囲はＳＡＷ＜ＶＣ−Ｖｏｖ（２２２）−Ｖｔ−Ｖｏｖ（２２６）となる。当該範囲を超える信号が入力されると、電流源２２２のトランジスタは飽和動作を維持できなくなり、非飽和動作領域（線形動作領域）に入り、ソースドレイン電圧が急激に低下する。このため、ＳＡＷコンパレータ２２０は、出力信号ＳＡＷおよび第１参照電圧ＲＥＦ１の比較結果を出力することができなくなる。
Therefore, in order for these transistors to saturate, the voltage between the first
通常は、出力信号ＳＡＷの電圧が許容入力範囲内となるように、第１参照電圧ＲＥＦ１が設定される。しかし、差動対２２４の許容入力範囲は電源電圧ＶＣに依存するので、電源電圧ＶＣが低下すると許容入力範囲の上限も低下する。このため、電源電圧ＶＣが低下すると、出力信号ＳＡＷの電圧が許容入力範囲を超えてしまう場合がある。 Normally, the first reference voltage REF1 is set so that the voltage of the output signal SAW is within the allowable input range. However, since the allowable input range of the differential pair 224 depends on the power supply voltage VC, when the power supply voltage VC decreases, the upper limit of the allowable input range also decreases. For this reason, when the power supply voltage VC decreases, the voltage of the output signal SAW may exceed the allowable input range.
例えば、第２トランジスタ２２６−２の制御端子に入力される出力信号ＳＡＷが０Ｖから直線的に上昇していく途中においては、電流源２２２は飽和動作する。しかし、電源電圧ＶＣが通常電圧範囲の下限を下回ると、出力信号ＳＡＷが第１参照電圧ＲＥＦ１を超える前に、出力信号ＳＡＷの電圧が許容入力範囲の上限を超えて電流源２２２が飽和動作を維持できなくなってしまう場合がある。このため、ＳＡＷコンパレータ２２０が正常に動作しなくなり、ＳＡＷコンパレータ２２０の出力がハイレベルまたはローレベルに固定されてしまう。
For example, the
図３は、本発明の実施例に係る信号発生回路１００を示す図である。信号発生回路１００は、差動対および差動対に流れる電流を規定する電流源を有し、所定の信号を発生する。当該信号は、周期的に電圧レベルが増減する信号である。本例において当該信号は三角波信号である。信号発生回路１００は、定電圧回路１０、ＳＡＷコンパレータ２０、電圧制御回路３０および出力部４０を有する。
FIG. 3 is a diagram illustrating the
ＳＡＷコンパレータ２０は、第１電源線１２および第２電源線１４の間に設けられる。第１電源線１２、第２電源線１４およびＳＡＷコンパレータ２０の構成は、図２Ａに示した第１電源線２１２、第２電源線２１４およびＳＡＷコンパレータ２２０の構成と同一である。
The
差動対２４の第１トランジスタ２６−１の制御端子には第１参照電圧ＲＥＦ１が印加される。制御端子は、トランジスタのゲート端子またはベース端子を指す。また、第２トランジスタ２６−２の制御端子には、信号発生回路１００の出力信号ＳＡＷが入力される。第１電流源２２は、第１トランジスタ２６−１および第２トランジスタ２６−２の共通ノードと、第１電源線１２の間に接続される。本例において共通ノードは、第１トランジスタ２６−１および第２トランジスタ２６−２の各ソース端子が接続されるノードを指す。
The first reference voltage REF1 is applied to the control terminal of the first transistor 26-1 of the
定電圧回路１０は、所定の第１参照電圧ＲＥＦ１を、第１トランジスタ２６−１の制御端子に出力する。第１参照電圧ＲＥＦ１は、信号発生回路１００が出力する出力信号ＳＡＷが有するべき最大電圧に応じて定められる。
The
出力部４０は、ＳＡＷコンパレータ２０の差動対２４が出力する信号に応じて動作し、三角波の出力信号ＳＡＷを生成する。出力部４０は、出力信号ＳＡＷの電圧が第１参照電圧ＲＥＦ１より低い場合に出力信号ＳＡＷの電圧を増加させ、出力信号ＳＡＷの電圧が第１参照電圧ＲＥＦ１以上の場合に出力信号ＳＡＷの電圧を初期値に制御する。また、出力部４０は、出力信号ＳＡＷを外部に出力するとともに、第２トランジスタ２６−２の制御端子に入力する。出力部４０は、放電用トランジスタ４２、第３電流源４４および容量素子４６を有する。
The
容量素子４６は、一端が出力信号ＳＡＷの出力ノードに接続され、他端が第２電源線１４に接続される。第３電流源４４は、出力信号ＳＡＷの出力ノードに接続され、容量素子４６を充電する。
The
放電用トランジスタ４２は、出力信号ＳＡＷの出力ノードと、第２電源線１４の間に容量素子４６と並列に設けられる。放電用トランジスタ４２の制御端子には、ＳＡＷコンパレータ２０が出力する信号が入力される。放電用トランジスタ４２は、出力信号ＳＡＷの電圧が第１参照電圧ＲＥＦ１以下の場合にはオフ状態となり容量素子４６を充電させる。これにより、出力信号ＳＡＷの電圧値が上昇する。また、放電用トランジスタ４２は、出力信号ＳＡＷの電圧が第１参照電圧ＲＥＦ１より大きい場合にはオン状態となり容量素子４６を放電させる。これにより、出力信号ＳＡＷの電圧値は急速にＧＮＤレベルになる。このような動作により、出力信号ＳＡＷは、ＧＮＤレベルから第１参照電圧ＲＥＦ１の間で電圧値が周期的に変動する三角波となる。
The discharging
しかし上述したように、電源電圧ＶＣが低下すると、第２トランジスタ２２６−２の制御端子に入力される電圧の許容入力範囲の上限も低下する。このため、出力信号ＳＡＷの電圧値が上昇すると、当該電圧が許容入力範囲外となってしまい、ＳＡＷコンパレータ２０が動作できなくなる場合がある。
However, as described above, when the power supply voltage VC decreases, the upper limit of the allowable input range of the voltage input to the control terminal of the second transistor 226-2 also decreases. For this reason, when the voltage value of the output signal SAW increases, the voltage falls outside the allowable input range, and the
これに対して本例の信号発生回路１００は、電圧制御回路３０により、第１電流源２２が接続される差動対２４の共通ノードの電圧に応じて、第１参照電圧ＲＥＦ１を制御する。上述したように、第１電流源２２が非飽和動作領域に入ると、第１電流源２２のソースドレイン間電圧が急激に低下する。このため、第１電流源２２に接続された共通ノードの電圧が上昇する。
On the other hand, in the
電圧制御回路３０は、例えば共通ノードの電圧の上昇を検出した場合に、第１参照電圧ＲＥＦ１を低下させる。本例の電圧制御回路３０は、監視部３２および電圧制御用トランジスタ３４を有する。
For example, when the
監視部３２は、共通ノードの電圧を監視する。監視部３２は、共通ノードの電圧が所定値以上に上昇したか否かを検出してよい。電圧制御用トランジスタ３４は、第１トランジスタ２６−１の制御端子に第１参照電圧ＲＥＦ１を伝達する制御線と、所定電位との間に設けられる。当該所定電位は、定電圧回路１０が出力する第１参照電圧ＲＥＦ１よりも低い電圧である。
The
電圧制御用トランジスタ３４は、監視部３２が共通ノードの電圧の上昇を検出した場合に、上述した制御線を上述した所定電位に接続する。本例の電圧制御用トランジスタ３４は、上述した制御線を、第２電源線１４に接続する。これにより、第１トランジスタ２６−１の制御端子に印加される第１参照電圧ＲＥＦ１が、通常時よりも低下する。
The
電圧制御回路３０は、第１参照電圧ＲＥＦ１が出力信号ＳＡＷの電圧以下となるまで、第１参照電圧ＲＥＦ１を低下させる。これにより、ＳＡＷコンパレータ２０の出力が切り替わり、出力部４０は容量素子４６を放電させて出力信号ＳＡＷの電圧を減少させる。そして、信号発生回路１００は、再度三角波を生成する。つまり、本例の信号発生回路１００によれば、電源電圧ＶＣが低下しても、三角波の生成を継続することができる。
The
図４は、信号発生回路１００の他の構成例を示す図である。本例の信号発生回路１００は、第１電流源２２および監視部３２に共通のバイアス電圧ＢＩＡＳが印加される。他の構成は、図３に示した信号発生回路１００と同一である。
FIG. 4 is a diagram illustrating another configuration example of the
本例において第１電流源２２は、ソース端子が第１電源線１２に接続され、ドレイン端子が差動対２４の共通ノードに接続されたＰＭＯＳトランジスタを有する。また監視部３２は、ソース端子が第１電流源２２のドレイン端子に接続され、ドレイン端子が電圧制御用トランジスタ３４の制御端子に接続されるＰＭＯＳトランジスタを有する。それぞれのＰＭＯＳトランジスタのゲート端子に、共通のバイアス電圧ＢＩＡＳが印加される。
In this example, the first
このような構成により、簡易な構成で共通ノードの電圧（つまり第１電流源２２のドレイン端子の電圧）を検出することができる。つまり、監視部３２のトランジスタは、共通ノードの電圧が所定値よりも上昇した場合にオン状態となり、共通ノードの電圧が所定値より小さい場合にはオフ状態となる。そして、監視部３２のトランジスタがオン状態となることで、電圧制御用トランジスタ３４がオン状態に制御される。
With such a configuration, the voltage of the common node (that is, the voltage at the drain terminal of the first current source 22) can be detected with a simple configuration. That is, the transistor of the
本例によれば、第１電流源２２が動作状態を維持したまま、監視部３２が共通ノードの電圧上昇を検出することができる。なお、バイアス電圧ＢＩＡＳは、一定の電圧であることが好ましい。バイアス電圧ＢＩＡＳは、カレントミラー回路等を用いて、第１電流源２２および監視部３２に入力してよい。
According to this example, the
図５は、信号発生回路１００の他の構成例を示す図である。本例の信号発生回路１００は、制御部５０を更に備える点で、図３または図４において説明したいずれかの信号発生回路１００と相違する。図５では、図３に示した信号発生回路１００が制御部５０を更に有する例を示す。制御部５０は、差動対２４が出力する信号に基づいて、放電用トランジスタ４２を制御する制御信号を生成する。
FIG. 5 is a diagram illustrating another configuration example of the
本例の制御部５０は、出力信号ＳＡＷの電圧が第１参照電圧ＲＥＦ１以上になった場合に、放電用トランジスタ４２に容量素子４６を初期状態まで放電させる制御信号を生成する。ここで初期状態とは、出力信号ＳＡＷの電圧が初期値になる状態を指す。本例において出力信号ＳＡＷの電圧の初期値とは、第２電源線の電圧である。
The
出力信号ＳＡＷの電圧が第１参照電圧ＲＥＦ１以上になった場合に容量素子４６を放電させると、出力信号ＳＡＷの電圧が低下する。差動対２４の出力は、出力信号ＳＡＷの電圧が第１参照電圧ＲＥＦ１より小さくなったときに切り替わる。このとき、容量素子４６の放電を停止して、充電を開始すると、出力信号ＳＡＷの電圧が十分小さくなる前に、再度出力信号ＳＡＷの電圧が上昇する。この場合、出力信号ＳＡＷが第１参照電圧ＲＥＦ１の近傍で変動することになるので、振幅の大きい三角波を生成することができない。このため制御部５０は、出力信号ＳＡＷの電圧が第１参照電圧ＲＥＦ１以上になった場合には、容量素子４６が初期状態になるまで放電用トランジスタ４２をオン状態に維持する。これにより振幅の大きい三角波を生成することができる。
If the
図６は、信号発生回路１００の他の構成例を示す図である。本例の信号発生回路１００は、図５において説明した信号発生回路１００の構成に対して、電源電圧監視回路５２を更に備える。
FIG. 6 is a diagram illustrating another configuration example of the
電源電圧監視回路５２は、信号発生回路１００の電源電圧の変動を監視する。電源電圧監視回路５２は、第１電源線１２と、第２電源線１４との間の電圧が所定値以下になったか否かを検出してよく、いずれか一方の電源線の電圧と所定値とを比較してもよい。電源電圧監視回路５２は、第１電源線１２および第２電源線１４の少なくとも一方における電源電圧を監視する。
The power supply
本例の電源電圧監視回路５２は、第１電源線１２の電源電圧ＶＣと、予め定められた第２参照電圧ＲＥＦ２との比較結果に応じて、出力部４０の出力を制御する。具体的には電源電圧監視回路５２は、電源電圧ＶＣが第２参照電圧ＲＥＦ２より小さくなった場合に、出力部４０の出力信号ＳＡＷの電圧を初期値に制御する。
The power supply
本例の電源電圧監視回路５２は、電源電圧ＶＣが第２参照電圧ＲＥＦ２より小さくなった場合に、制御部５０を制御して、放電用トランジスタ４２をオン状態に制御させる。電源電圧監視回路５２は、電源電圧ＶＣが第２参照電圧ＲＥＦ２以上になるまで、放電用トランジスタ４２をオン状態に制御する。
When the power supply voltage VC becomes lower than the second reference voltage REF2, the power supply
このような動作により、電源電圧ＶＣが所定の第２参照電圧ＲＥＦ２よりも小さくなった場合に、信号発生回路１００の動作を停止させることができる。このため、信号発生回路１００を適切に保護することができる。なお、電源電圧ＶＣが徐々に低下する場合、電圧制御回路３０が第１参照電圧を制御し始めるタイミングは、電源電圧監視回路５２が信号発生回路１００の動作を停止させるタイミングよりも早い。このような構成により、電源電圧監視回路５２が信号発生回路１００の動作を停止させるまで、信号発生回路１００は三角波を継続して生成することができる。
By such an operation, the operation of the
図７は、信号発生回路１００の詳細な構成例を示す図である。本例の定電圧回路１０は、分圧抵抗１６および分圧抵抗１８を有する。分圧抵抗１６および分圧抵抗１８は、所定の電圧ＶＭと、第２電源線１４との間に直列に設けられる。電圧ＶＭは、例えば６．５Ｖ程度である。定電圧回路１０は、分圧抵抗１６および分圧抵抗１８の接続点のノードから、第１参照電圧ＲＥＦ１を出力する。第１参照電圧ＲＥＦ１は、通常動作時において例えば１．６２５Ｖ程度である。所定の電圧ＶＭは、電源電圧ＶＣとは独立した電源が生成してよい。
FIG. 7 is a diagram illustrating a detailed configuration example of the
本例のＳＡＷコンパレータ２０は、第１電流源２２、差動対２４、第１バイアス部２８−１、第２バイアス部２８−２、出力トランジスタ６２−１、６２−２、６４−１および６４−２を有する。
The
第１電流源２２は、ソース端子が第１電源線１２に接続され、ドレイン端子が差動対２４の共通ノードに接続され、ゲート端子にバイアス電圧ＢＩＡＳが印加される電流源用トランジスタを有する。本例において電流源用トランジスタはＰＭＯＳトランジスタである。電流源用トランジスタは、バイアス電圧ＢＩＡＳに応じて差動対２４に流れる電流を規定する。
The first
本例の第１トランジスタ２６−１および第２トランジスタ２６−２は、ＰＭＯＳトランジスタである。また、本例の第１バイアス部２８−１および第２バイアス部２８−２は電流源である。第１バイアス部２８−１および第２バイアス部２８−２は、ゲート端子に所定のバイアス電圧が印加されるＭＯＳトランジスタであってよい。 The first transistor 26-1 and the second transistor 26-2 in this example are PMOS transistors. Further, the first bias unit 28-1 and the second bias unit 28-2 in this example are current sources. The first bias unit 28-1 and the second bias unit 28-2 may be MOS transistors in which a predetermined bias voltage is applied to the gate terminal.
出力トランジスタ６４−１は、第１バイアス部２８−１と出力トランジスタ６２−１の間に設けられる。また、出力トランジスタ６４−２は、第２バイアス部２８−２と出力トランジスタ６２−２の間に設けられる。出力トランジスタ６４−１および６４−２のゲート端子には、所定のバイアス電圧ＮＢが印加される。本例の出力トランジスタ６４−１および６４−２はＮＭＯＳトランジスタである。 The output transistor 64-1 is provided between the first bias unit 28-1 and the output transistor 62-1. The output transistor 64-2 is provided between the second bias unit 28-2 and the output transistor 62-2. A predetermined bias voltage NB is applied to the gate terminals of the output transistors 64-1 and 64-2. The output transistors 64-1 and 64-2 in this example are NMOS transistors.
出力トランジスタ６２−１は、出力トランジスタ６２−１と第１電源線１２の間に設けられる。また、出力トランジスタ６２−２は、出力トランジスタ６４−２と第１電源線１２の間に設けられる。出力トランジスタ６２−１および６２−２のゲート端子は、出力トランジスタ６２−１のドレイン端子に接続される。本例の出力トランジスタ６２−１および６２−２はＰＭＯＳトランジスタである。ＳＡＷコンパレータ２０は、出力トランジスタ６２−２および６４−２の接続ノードの電圧を出力する。
The output transistor 62-1 is provided between the output transistor 62-1 and the first
本例の電圧制御回路３０は、監視部３２、電圧制御用トランジスタ３４および第２電流源３６を有する。監視部３２は、ソース端子が差動対２４の共通ノード（つまり電流源用トランジスタのドレイン端子）に接続され、ドレイン端子が電圧制御用トランジスタ３４のゲート端子に接続される監視用トランジスタを有する。本例における監視用トランジスタはＰＭＯＳトランジスタである。監視用トランジスタのゲート端子には、電流源用トランジスタのゲート端子と共通のバイアス電圧ＢＩＡＳが印加される。
The
第２電流源３６は、監視用トランジスタのドレイン端子と、第２電源線１４の間に設けられる。第２電流源３６は、ゲート端子に所定のバイアス電圧が印加されるＭＯＳトランジスタであってよい。第２電流源３６と、監視用トランジスタとの接続ノードにおける電圧が、電圧制御用トランジスタ３４のゲート端子に印加される。本例の電圧制御用トランジスタはＮＭＯＳトランジスタである。
The second
上述したように、監視用トランジスタは、差動対２４の共通ノードの電圧が所定値以上に上昇した場合にオン状態になる。監視用トランジスタがオン状態になると、電圧制御用トランジスタ３４のゲート端子には、差動対２４の共通ノードの電圧に応じた電圧（つまりハイレベルの電圧）が印加される。このため、電圧制御用トランジスタ３４がオン状態となり、第１参照電圧ＲＥＦ１を伝達する制御線を、第２電源線１４に接続する。
As described above, the monitoring transistor is turned on when the voltage of the common node of the
これにより、電源電圧ＶＣが低下して第１電流源２２の電流源用トランジスタが非飽和動作領域に遷移しようとした場合に、第１参照電圧ＲＥＦ１をプルダウンすることができる。監視用トランジスタは、共通ノードの電圧が所定値より小さくなるまで、電圧制御用トランジスタ３４をオン状態に維持する。
As a result, when the power supply voltage VC decreases and the current source transistor of the first
電圧制御用トランジスタ３４がオン状態に制御されている間、第１参照電圧ＲＥＦ１は徐々に低下する。そして、出力信号ＳＡＷが第１参照電圧ＲＥＦ１以上になると、出力信号ＳＡＷが初期値にリセットされるので、電流源用トランジスタを飽和動作領域で動作させることができる。
While the
本例の制御部５０は、パルス発生部５４および論理和回路５６を有する。パルス発生部５４は、ＳＡＷコンパレータ２０の出力がローレベルからハイレベルに遷移した場合に、一定のパルス幅のリセット信号ＲＳＴを出力する。当該パルス幅の長さは、容量素子４６を完全に放電させるのに必要な時間より長い。
The
論理和回路５６は、リセット信号ＲＳＴと、電源電圧監視回路５２が出力する信号ＵＶＬＯとの論理和を、放電用トランジスタ４２のゲート端子に入力する。つまり、論理和回路５６は、リセット信号ＲＳＴおよび信号ＵＶＬＯの少なくとも一方がハイレベルとなった場合に、放電用トランジスタ４２をオン状態に制御して容量素子４６を放電させる。
The OR
電源電圧監視回路５２は、電源電圧ＶＣが、第２参照電圧ＲＥＦ２よりも小さくなった場合に、ハイレベルの信号ＵＶＬＯを出力する。このため、電源電圧ＶＣが第２参照電圧ＲＥＦ２よりも小さくなった場合、ＳＡＷコンパレータ２０の出力によらず、放電用トランジスタ４２がオン状態に制御される。これにより、信号発生回路１００の動作を停止させることができる。なお、第２参照電圧ＲＥＦ２は、例えば１．９Ｖ程度である。第２参照電圧ＲＥＦ２は、第１参照電圧よりも大きくてよい。
The power supply
図８は、電源電圧ＶＣが通常動作電圧の場合の、信号発生回路１００の動作例を説明する図である。図８において縦軸は信号または電圧のレベルを示し、横軸は時間を示す。なお、図８から図１０において、各信号または電圧の縦軸のスケールは必ずしも一致していない。本例において通常動作電圧とは、第１電流源２２および差動対２４が飽和領域で動作でき、出力信号ＳＡＷが所望の電圧範囲で変動可能な程度に高い電圧を指す。
FIG. 8 is a diagram for explaining an operation example of the
上述したように、信号発生回路１００は、容量素子４６の充電と放電を繰り返し行うことで、出力ノードの電圧が三角波となるよう自励発振を行う。つまり、出力信号ＳＡＷが第１参照電圧ＲＥＦ１以下の場合にはＳＡＷコンパレータ２０の出力ＯＵＴはローレベルになる。出力ＯＵＴがローレベルの間、容量素子４６が充電されて出力信号ＳＡＷの電圧は直線的に増加する。
As described above, the
そして、出力信号ＳＡＷが第１参照電圧ＲＥＦ１を超えた場合にＳＡＷコンパレータ２０の出力ＯＵＴはハイレベルになる。ＳＡＷコンパレータ２０の出力ＯＵＴがローレベルからハイレベルに遷移すると、パルス発生部５４は所定のパルス幅のリセット信号ＲＳＴを出力する。論理和回路５６の出力ＤＣＧは、リセット信号ＲＳＴによりハイレベルになり、放電用トランジスタ４２を所定の期間オン状態にする。これにより容量素子４６は放電して、出力信号ＳＡＷの電圧は初期値に戻る。そして、リセット信号ＲＳＴがローレベルに遷移すると、容量素子４６は再度充電される。
When the output signal SAW exceeds the first reference voltage REF1, the output OUT of the
図９は、電源電圧ＶＣが通常動作電圧より低く、第２参照電圧ＲＥＦ２より高い場合の、信号発生回路１００の動作例を説明する図である。出力電圧ＳＡＷが許容入力範囲の上限に近づくと第１電流源２２のソース−ドレイン間電圧Ｖｓｄが低下する。第１電流源２２が非飽和状態になると、第１電流源２２のドレイン電圧Ｖｄ（すなわち共通ノードの電圧）が急激に上昇する。
FIG. 9 is a diagram illustrating an operation example of the
ドレイン電圧Ｖｄが上昇すると、監視部３２のトランジスタがオン状態に遷移する。その結果、電圧制御用トランジスタ３４のゲート電圧が上昇し、電圧制御用トランジスタ３４がオン状態に遷移する。その結果、第１参照電圧ＲＥＦ１が低下する。一方、出力信号ＳＡＷは上昇する。第１参照電圧ＲＥＦ１は、出力信号ＳＡＷの電圧以下になるまで低下する。
When the drain voltage Vd increases, the transistor of the
出力信号ＳＡＷが第１参照電圧ＲＥＦ１を超えた場合、ＳＡＷコンパレータ２０の出力ＯＵＴがハイレベルに遷移する。この結果、容量素子４６が放電されて出力信号ＳＡＷが初期値に戻る。このため、ドレイン電圧Ｖｄ、ソース−ドレイン間電圧Ｖｓｄも通常電圧になり、第１電流源２２が飽和状態で動作する。
When the output signal SAW exceeds the first reference voltage REF1, the output OUT of the
このように、第１参照電圧ＲＥＦ１を引き下げることで、ＳＡＷコンパレータ２０の閾値が低下して、出力信号ＳＡＷの最大値が低下する。このため、出力信号ＳＡＷを、ＳＡＷコンパレータ２０の許容入力範囲内にすることができる。また、第１参照電圧ＲＥＦ１を引き下げると、ソースフォロワとして機能する差動対２４の第１トランジスタ２６−１が第１電流源２２のドレイン電圧Ｖｄを引き下げる。このため、第１電流源２２が非飽和領域で動作することを妨げている。
Thus, by lowering the first reference voltage REF1, the threshold value of the
図１０は、電源電圧ＶＣが第２参照電圧ＲＥＦ２より低くなる場合の、信号発生回路１００の動作例を説明する図である。図１０に示した例では、最初、電源電圧ＶＣは通常動作電圧より低く、第２参照電圧ＲＥＦ２より高い。この場合、図９に示したように信号発生回路１００は、三角波生成を継続することができる。
FIG. 10 is a diagram illustrating an operation example of the
ただし、電源電圧ＶＣが第２参照電圧ＲＥＦ２より低くなると、電源電圧監視回路５２の出力ＵＶＬＯはハイレベルに遷移する。この場合、制御部５０は、出力ＵＶＬＯがローレベルに遷移するまで放電用トランジスタ４２をオン状態に制御して、容量素子４６を放電させる。これにより、電源電圧ＶＣが第２参照電圧ＲＥＦ２以上となるまで、信号発生回路１００の動作を停止させることができる。
However, when the power supply voltage VC becomes lower than the second reference voltage REF2, the output UVLO of the power supply
以上説明した信号発生回路１００によれば、電源電圧ＶＣが低下しても、第１電流源２２が飽和領域で動作させることができる。このため、信号発生回路１００は、三角波等の出力信号の生成を継続することができる。特に、電源電圧ＶＣが第２参照電圧ＲＥＦ２以下となった場合に信号発生回路１００の動作を停止させる場合において、電源電圧ＶＣが第２参照電圧ＲＥＦ２以下となるまで、出力信号の生成を継続させることができる。
According to the
また、監視部３２として監視用トランジスタを用いることで、ドレイン電圧Ｖｄを監視するコンパレータを新たに設けなくともよい。このため、チップ面積の増大および消費電力の増大を抑制しつつ、電源電圧ＶＣが低下しても信号発生回路１００の正常動作が可能になる。
Further, by using a monitoring transistor as the
なお、監視部３２は、第１電流源２２が非飽和領域で動作し始めたことを検出できれば、第１電流源２２のドレイン電圧以外の電圧を監視してもよい。監視部３２は、第１電流源２２の両端間（本例ではソース−ドレイン間）の電圧を監視してもよい。この場合監視部３２は、ソース−ドレイン間電圧が所定値以下となった場合に、第１電流源２２が非飽和領域で動作し始めたことを検出する。また監視部３２は、第１電流源２２のゲート−ドレイン間電圧を検出してもよい。また監視部３２は、第１電流源２２に流れる電流を検出してもよい。
The
また、電圧制御回路３０は、電圧制御用トランジスタ３４以外の方法で第１参照電圧ＲＥＦ１を低下させてもよい。電圧制御回路３０は、定電圧回路１０を制御して第１参照電圧ＲＥＦ１を低下させてよい。分圧抵抗１６および分圧抵抗１８の抵抗比を制御することで定電圧回路１０が出力する第１参照電圧ＲＥＦ１を低下させることができる。また、本例の電圧制御回路３０は、第１参照電圧ＲＥＦ１を出力信号ＳＡＷ以下になるまで連続的に変化させたが、他の例では、第１電流源２２が非飽和領域で動作し始めた場合、第１参照電圧ＲＥＦ１を所定の電圧まで非連続的に低下させてもよい。
Further, the
図１１は、本発明の実施形態に係るＰＷＭ回路４００の一例を示す図である。本例のＰＷＭ回路４００は、図１に示した電源回路３００の構成において、信号発生回路２００に代えて信号発生回路１００を備える。なお、監視部２３２が、電源電圧監視回路５２としても機能してよい。
FIG. 11 is a diagram illustrating an example of the
本例におけるＰＷＭ回路４００は、電源電圧ＶＣが第２参照電圧ＲＥＦ２より小さくなるまで、信号発生回路１００を動作させることができる。このため、ＰＷＭコンパレータ２１６は、電源電圧ＶＣが第２参照電圧ＲＥＦ２より小さくなるまで、パルス信号を出力することができる。
The
なお、図１から図１１において説明したトランジスタは、制御端子に入力される信号に基づいて、一端と他端間に流れる電流または電圧を制御するものであればよい。一例としては電界効果トランジスタ（ＦＥＴ）、バイポーラトランジスタ（ＢＪＴ）および絶縁ゲートバイポーラトランジスタ （ＩＧＢＴ）等が挙げられる。電界効果トランジスタの場合、制御端子がゲート、一端と他端はソースとドレインとなる。 Note that the transistor described in FIGS. 1 to 11 may be any transistor that controls the current or voltage flowing between one end and the other end based on a signal input to the control terminal. Examples include field effect transistors (FETs), bipolar transistors (BJTs), insulated gate bipolar transistors (IGBTs), and the like. In the case of a field effect transistor, a control terminal is a gate, and one end and the other end are a source and a drain.
第１電流源２２のトランジスタ、第１トランジスタ２６−１、第２トランジスタ２６−２および監視部３２のトランジスタは、同一の導電型のトランジスタを用いることが好ましい。電圧制御用トランジスタ３４は、これらのトランジスタとは異なる導電型であることが好ましい。
The transistors of the first
また、第１トランジスタ２６−１および第２トランジスタ２６−２は同一サイズのトランジスタであることが好ましい。また、第１電流源２２のトランジスタおよび監視部３２のトランジスタは同一サイズのトランジスタであることが好ましい。電界効果トランジスタの一種であるＭＯＳＦＥＴを例にすると、第１電源線１２の電圧（例えばＶＣ）＞第２電源線の電圧（例えばＧＮＤ）の場合は、第１電流源２２のトランジスタ、第１トランジスタ２６−１、第２トランジスタ２６−２および監視部３２のトランジスタをｐ型ＭＯＳＦＥＴとし、電圧制御用トランジスタ３４をｎ型ＭＯＳＦＥＴとすることが好ましい。第１電源線１２の電圧（例えばＶＣ）＜第２電源線の電圧（例えばＧＮＤ）の場合、第１電流源２２のトランジスタ、第１トランジスタ２６−１、第２トランジスタ２６−２および監視部３２のトランジスタをｎ型ＭＯＳＦＥＴとし、電圧制御用トランジスタ３４をｐ型ＭＯＳＦＥＴとすることができる。
Further, the first transistor 26-1 and the second transistor 26-2 are preferably transistors of the same size. The transistors of the first
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The order of execution of each process such as operations, procedures, steps, and stages in the apparatus, system, program, and method shown in the claims, the description, and the drawings is particularly “before” or “prior to”. It should be noted that the output can be realized in any order unless the output of the previous process is used in the subsequent process. Regarding the operation flow in the claims, the description, and the drawings, even if it is described using “first”, “next”, etc. for convenience, it means that it is essential to carry out in this order. It is not a thing.
１０・・・定電圧回路、１２・・・第１電源線、１４・・・第２電源線、１６・・・分圧抵抗、１８・・・分圧抵抗、２０・・・ＳＡＷコンパレータ、２２・・・第１電流源、２４・・・差動対、２６・・・トランジスタ、２８・・・バイアス部、３０・・・電圧制御回路、３２・・・監視部、３４・・・電圧制御用トランジスタ、３６・・・第２電流源、４０・・・出力部、４２・・・放電用トランジスタ、４４・・・第３電流源、４６・・・容量素子、５０・・・制御部、５２・・・電源電圧監視回路、５４・・・パルス発生部、５６・・・論理和回路、６２・・・出力トランジスタ、６４・・・出力トランジスタ、１００・・・信号発生回路、２００・・・信号発生回路、２１０・・・定電圧回路、２１２・・・第１電源線、２１４・・・第２電源線、２１６・・・ＰＷＭコンパレータ、２２０・・・ＳＡＷコンパレータ、２２２・・・電流源、２２４・・・差動対、２２６・・・トランジスタ、２２８・・・バイアス部、２３２・・・監視部、２４２・・・放電用トランジスタ、２４４・・・電流源、２４６・・・容量素子、２８０・・・制御部、２８２・・・出力トランジスタ、２８４・・・出力トランジスタ、２８６・・・分圧抵抗、２８８・・・分圧抵抗、２９０・・・負荷、３００・・・電源回路、４００・・・ＰＷＭ回路
DESCRIPTION OF
Claims (13)
前記第１トランジスタおよび前記第２トランジスタの共通ノードと、前記第１電源線との間に接続された第１電流源と、
前記差動対が出力する信号に応じて動作し、且つ、出力信号を前記第２トランジスタの制御端子に入力する出力部と、
前記共通ノードの電圧に応じて、前記第１参照電圧を制御する電圧制御回路と
を備える信号発生回路。 A first transistor provided between the first power supply line and the second power supply line and applied with a first reference voltage at a control terminal; and a differential pair having a second transistor;
A first current source connected between a common node of the first transistor and the second transistor and the first power supply line;
An output unit that operates according to a signal output by the differential pair, and that inputs an output signal to a control terminal of the second transistor;
And a voltage control circuit that controls the first reference voltage according to the voltage of the common node.
請求項１に記載の信号発生回路。 The signal generation circuit according to claim 1, wherein the voltage control circuit controls the first reference voltage according to a voltage between both ends of the first current source.
請求項１に記載の信号発生回路。 The signal generation circuit according to claim 1, wherein the voltage control circuit decreases the first reference voltage when an increase in the voltage of the common node is detected.
請求項３に記載の信号発生回路。 The signal generation circuit according to claim 3, wherein the voltage control circuit reduces the reference voltage until the voltage becomes equal to or lower than the voltage of the output signal when detecting an increase in the voltage of the common node.
前記共通ノードの電圧を監視する監視部と、
前記第１トランジスタの制御端子に前記第１参照電圧を伝達する制御線と、前記第２電源線との間に設けられ、前記監視部が前記共通ノードの電圧の上昇を検出した場合に、前記制御線と前記第２電源線とを接続する電圧制御用トランジスタと
を有する請求項３または４に記載の信号発生回路。 The voltage control circuit includes:
A monitoring unit for monitoring the voltage of the common node;
Provided between the control line for transmitting the first reference voltage to the control terminal of the first transistor and the second power supply line, and when the monitoring unit detects an increase in the voltage of the common node, The signal generation circuit according to claim 3, further comprising: a voltage control transistor that connects a control line and the second power supply line.
請求項５に記載の信号発生回路。 The signal according to claim 5, wherein the first current source includes a current source transistor having one end connected to the first power supply line, the other end connected to the common node, and a bias voltage applied to a control terminal. Generation circuit.
請求項６に記載の信号発生回路。 The monitoring unit includes a monitoring transistor in which one end is connected to the common node, the other end is connected to a control terminal of the voltage control transistor, and the same bias voltage as that of the current source transistor is applied to the control terminal. The signal generation circuit according to claim 6.
請求項７に記載の信号発生回路。 The signal generation circuit according to claim 7, wherein the voltage control circuit further includes a second current source connected between the other end of the monitoring transistor and the second power supply line.
請求項１から８のいずれか一項に記載の信号発生回路。 The output unit increases the voltage of the output signal when the voltage of the output signal is lower than the first reference voltage, and increases the voltage of the output signal when the voltage of the output signal is equal to or higher than the first reference voltage. The signal generation circuit according to any one of claims 1 to 8, wherein the signal generation circuit is controlled to an initial value.
容量素子と、
前記容量素子を充電する第３電流源と、
前記容量素子と並列に設けられ、制御端子に前記差動対が出力する信号に応じた信号が入力され、前記容量素子を充電するか放電するかを切り替える放電用トランジスタと
を有する
請求項９に記載の信号発生回路。 The output unit is
A capacitive element;
A third current source for charging the capacitive element;
10. A discharging transistor that is provided in parallel with the capacitive element, receives a signal corresponding to a signal output from the differential pair at a control terminal, and switches between charging and discharging the capacitive element. The signal generation circuit described.
請求項１から１０のいずれか一項に記載の信号発生回路。 The power supply voltage monitoring circuit which controls the output of the output part according to the comparison result of the voltage of the 1st power supply line or the voltage of the 2nd power supply line, and the predetermined 2nd reference voltage. The signal generation circuit according to any one of 1 to 10.
前記出力部が出力する信号と、予め定められたレベルのＰＷＭ制御信号との比較結果を出力するＰＷＭコンパレータと
を備えるＰＷＭ回路。 A signal generation circuit according to any one of claims 1 to 11,
A PWM circuit comprising: a PWM comparator that outputs a comparison result between a signal output from the output unit and a PWM control signal at a predetermined level.
前記差動対の共通ノードの電圧を監視する監視部と、
前記第１トランジスタの制御端子に前記第１参照電圧を伝達する制御線と、第２電源線との間に設けられた電圧制御用トランジスタと
を備え、
前記監視部は前記共通ノードの電圧に応じた電圧を前記電圧制御用トランジスタの制御端子に印加する電圧制御回路。 A voltage control circuit for controlling a first reference voltage input to a control terminal of a first transistor in a differential pair connected to a first power supply line via a first current source,
A monitoring unit for monitoring a voltage of a common node of the differential pair;
A control line for transmitting the first reference voltage to the control terminal of the first transistor, and a voltage control transistor provided between the second power supply line,
The monitoring unit is a voltage control circuit that applies a voltage according to a voltage of the common node to a control terminal of the voltage control transistor.
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