JP2016207671A - Silicon carbide semiconductor device and manufacturing method of the same - Google Patents

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藤原　伸夫
Nobuo Fujiwara
伸夫 藤原
泰宏 香川
Yasuhiro Kagawa
泰宏 香川
梨菜 田中
Rina Tanaka
梨菜 田中
裕 福井
Yutaka Fukui
裕 福井
勝俊 菅原
Katsutoshi Sugawara
勝俊 菅原
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Abstract

PROBLEM TO BE SOLVED: To provide a silicon carbide semiconductor device in which resistance of a gate electrode is decreased without an increase in an area of the silicon carbide semiconductor device.SOLUTION: A silicon carbide semiconductor device comprises: a substrate 1 composed of a first conductivity type silicon carbide; a first conductivity type drift layer 2a formed on a top face of the substrate 1; second conductivity type base regions 3 formed on a top face of the drift layer 2a; first conductivity type source regions 4 formed on top faces of the base regions 3; a gate insulation film 6 formed on lateral faces and an under surface of a trench 5 which pierces the base region 3 and the source region 4; a gate electrode 7 which is embedded in the trench 5 via the gate insulation film 6 and has a top face located above a top face of the source region 4; and a source electrode 9 formed on the top face of the source region 4. A first width A of the gate electrode 7 at a position sandwiched by the source regions 4 is equal to or larger than a second width B at a position above the top faces of the source regions 4.SELECTED DRAWING: Figure 1

Description

本発明は、炭化珪素半導体装置及びその製造方法に関するものである。   The present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same.

パワーエレクトロニクス機器において、モータ等の負荷への電力供給を制御する半導体装置の一つに、縦方向に電流が流れる縦型半導体装置がある。縦型半導体装置には、半導体層内にトレンチを形成し、ゲート電極がトレンチ内に埋め込まれて形成され、チャネルが半導体装置の垂直方向に形成されるトレンチ型半導体装置がある（例えば、特許文献１）。トレンチ型半導体装置は、チャネルが半導体装置の水平方向に形成されたプレーナ型半導体装置に比べて、平面上のチャネル面積を縮小することができるので、単位面積あたりの素子密度を高くすることができる。   In a power electronics device, one type of semiconductor device that controls power supply to a load such as a motor is a vertical semiconductor device in which current flows in the vertical direction. Vertical semiconductor devices include a trench type semiconductor device in which a trench is formed in a semiconductor layer, a gate electrode is embedded in the trench, and a channel is formed in a vertical direction of the semiconductor device (for example, Patent Documents). 1). Since the trench type semiconductor device can reduce the channel area on a plane compared to the planar type semiconductor device in which the channel is formed in the horizontal direction of the semiconductor device, the element density per unit area can be increased. .

また、高耐圧及び低損失を実現できる半導体装置の基材として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）等のワイドバンドギャップ半導体が注目されている。ワイドバンドギャップ半導体を基材に用いた半導体装置は、珪素（Ｓｉ）を基材に用いた半導体装置に比べて、スイッチング動作を速く行うことができる。このスイッチング動作の速さは、ゲート電極の抵抗に影響される。半導体装置は、スイッチング動作を速くすることが要求されているため、ゲート電極の抵抗は低いことが望まれている。   In addition, wide band gap semiconductors such as silicon carbide (SiC), gallium nitride (GaN), and diamond (C) have attracted attention as a base material of a semiconductor device that can realize high breakdown voltage and low loss. A semiconductor device using a wide band gap semiconductor as a base material can perform a switching operation faster than a semiconductor device using silicon (Si) as a base material. The speed of this switching operation is affected by the resistance of the gate electrode. Since the semiconductor device is required to speed up the switching operation, it is desired that the resistance of the gate electrode is low.

特開２００５−３２２９４９号公報JP 2005-322949 A

従来のトレンチ型半導体装置のゲート電極は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりトレンチ内に導電性材料を埋め込み、エッチバック法により余分に成膜された部分をエッチングすることによって形成される。そのため、従来のトレンチ型半導体装置のゲート電極は、トレンチ内にのみ埋め込まれる。   A gate electrode of a conventional trench type semiconductor device is formed by embedding a conductive material in a trench by a CVD (Chemical Vapor Deposition) method and etching an extra portion formed by an etch back method. Therefore, the gate electrode of the conventional trench type semiconductor device is buried only in the trench.

トレンチ型半導体装置のゲート電極の抵抗を低くするための手段として、半導体層内に形成するトレンチの幅を広くしてゲート電極の幅を広くすることが考えられる。ゲート電極の幅を広くすると、ゲート電極の断面積が広くなるので、ゲート電極の抵抗を低くすることができる。しかしながら、トレンチの幅を広くしてゲート電極の断面積を広くすると、トレンチの幅を広くした分、半導体装置の面積が拡大してしまう。また、トレンチの幅を広くしすぎると、ＣＶＤ法により導電性材料をトレンチ内に埋め込む際に、トレンチ内にゲート電極を完全に埋め込むことが困難であるという問題がある。   As a means for reducing the resistance of the gate electrode of the trench type semiconductor device, it is conceivable to increase the width of the gate electrode by increasing the width of the trench formed in the semiconductor layer. When the width of the gate electrode is increased, the cross-sectional area of the gate electrode is increased, so that the resistance of the gate electrode can be reduced. However, when the width of the trench is increased and the cross-sectional area of the gate electrode is increased, the area of the semiconductor device is increased by the width of the trench. Further, if the width of the trench is too wide, there is a problem that it is difficult to completely bury the gate electrode in the trench when the conductive material is buried in the trench by the CVD method.

本発明は、以上のような問題を解決するためになされたものであり、炭化珪素半導体装置の面積を拡大することなく、ゲート電極の抵抗を低下させた炭化珪素半導体装置を提供することを目的とする。   The present invention has been made to solve the above problems, and an object of the present invention is to provide a silicon carbide semiconductor device in which the resistance of the gate electrode is reduced without increasing the area of the silicon carbide semiconductor device. And

本発明にかかる炭化珪素半導体装置は、第１導電型の炭化珪素からなる基板と、基板の上面に形成された第１導電型のドリフト層と、ドリフト層の上面に形成された第２導電型のベース領域と、ベース領域の上面に形成された第１導電型のソース領域と、ベース領域及びソース領域を貫通したトレンチの側面及び下面に形成されたゲート絶縁膜と、トレンチ内にゲート絶縁膜を介して埋め込まれ、上面がソース領域の上面より上方に位置するゲート電極と、ソース領域の上面に形成されたソース電極とを備え、ゲート電極は、ソース領域に挟まれた位置における第１の幅が、ソース領域の上面より上方における第２の幅以上であることを特徴とする。   A silicon carbide semiconductor device according to the present invention includes a substrate made of first conductivity type silicon carbide, a first conductivity type drift layer formed on the upper surface of the substrate, and a second conductivity type formed on the upper surface of the drift layer. Base region, a first conductivity type source region formed on the upper surface of the base region, a gate insulating film formed on the side surface and the lower surface of the trench penetrating the base region and the source region, and a gate insulating film in the trench A gate electrode whose upper surface is located above the upper surface of the source region and a source electrode formed on the upper surface of the source region, the gate electrode being a first electrode at a position sandwiched between the source regions. The width is equal to or greater than a second width above the upper surface of the source region.

本発明にかかる炭化珪素半導体装置のゲート電極は、上面がソース領域の上面より上方に位置し、ソース領域に挟まれた位置における第１の幅が、ソース領域の上面より上方における第２の幅以上になっている。すなわち、ゲート電極の第２の幅は、第１の幅以下である。本発明の実施の形態１にかかる炭化珪素半導体装置は、ゲート電極の断面積を上方に拡大しているので、炭化珪素半導体装置の面積を拡大せずに、ゲート電極の抵抗を低下することができる。   The gate electrode of the silicon carbide semiconductor device according to the present invention has an upper surface located above the upper surface of the source region, and a first width at a position sandwiched between the source regions is a second width above the upper surface of the source region. That's it. That is, the second width of the gate electrode is equal to or smaller than the first width. Since the silicon carbide semiconductor device according to the first embodiment of the present invention increases the cross-sectional area of the gate electrode upward, the resistance of the gate electrode can be reduced without increasing the area of the silicon carbide semiconductor device. it can.

本発明の実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the silicon carbide semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる炭化珪素半導体装置の構成の概略を示す上面図の一部であり、ゲート電極の形成位置を説明するための図である。It is a part of top view which shows the outline of a structure of the silicon carbide semiconductor device concerning Embodiment 1 of this invention, and is a figure for demonstrating the formation position of a gate electrode. 本発明の実施の形態１にかかる炭化珪素半導体装置の製造方法を説明する図であり、ステップＳ１からステップＳ６までを説明する図である。It is a figure explaining the manufacturing method of the silicon carbide semiconductor device concerning Embodiment 1 of this invention, and is a figure explaining step S1 to step S6. 本発明の実施の形態１にかかる炭化珪素半導体装置の製造方法を説明する図であり、ステップＳ７からステップＳ１２までを説明する図である。It is a figure explaining the manufacturing method of the silicon carbide semiconductor device concerning Embodiment 1 of this invention, and is a figure explaining from step S7 to step S12. 本発明の実施の形態１にかかる炭化珪素半導体装置の製造方法を説明する図であり、ステップＳ１３を説明する図である。It is a figure explaining the manufacturing method of the silicon carbide semiconductor device concerning Embodiment 1 of this invention, and is a figure explaining step S13. 本発明の実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the silicon carbide semiconductor device concerning Embodiment 2 of this invention. 本発明の実施の形態２にかかる炭化珪素半導体装置の製造方法を説明する図であり、ステップＳ２１からステップＳ２３までを説明する図である。It is a figure explaining the manufacturing method of the silicon carbide semiconductor device concerning Embodiment 2 of this invention, and is a figure explaining from step S21 to step S23. 本発明の実施の形態３にかかる炭化珪素半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the silicon carbide semiconductor device concerning Embodiment 3 of this invention. 本発明の実施の形態３にかかる炭化珪素半導体装置の製造方法を説明する図であり、ステップＳ３１からステップＳ３３までを説明する図である。It is a figure explaining the manufacturing method of the silicon carbide semiconductor device concerning Embodiment 3 of this invention, and is a figure explaining from step S31 to step S33.

実施の形態１．
まず、本発明の実施の形態１にかかる炭化珪素半導体装置の構成を説明する。図１は、本発明の実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。本発明の実施の形態１では、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を炭化珪素半導体装置の一例として説明する。 Embodiment 1 FIG.
First, the structure of the silicon carbide semiconductor device concerning Embodiment 1 of this invention is demonstrated. 1 is a cross-sectional view showing a configuration of a silicon carbide semiconductor device according to a first embodiment of the present invention. In Embodiment 1 of the present invention, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) will be described as an example of a silicon carbide semiconductor device.

まず、図１の本発明の実施の形態１にかかる炭化珪素半導体装置１００について説明する。図１の炭化珪素半導体装置１００は、第１導電型の基板１と、基板１の一方の面上に形成された第１導電型のドリフト層２ａとを備える。以下、本発明の実施の形態１では、第１導電型はｎ型として説明するが、ｐ型であってもよい。また、本発明の実施の形態１では、基板１のドリフト層２ａが形成される側を上として説明する。すなわち、基板１のドリフト層２ａが形成された面は、基板１の上面である。   First, silicon carbide semiconductor device 100 according to the first embodiment of the present invention shown in FIG. 1 will be described. A silicon carbide semiconductor device 100 of FIG. 1 includes a first conductivity type substrate 1 and a first conductivity type drift layer 2 a formed on one surface of the substrate 1. Hereinafter, in Embodiment 1 of the present invention, the first conductivity type is described as n-type, but may be p-type. In the first embodiment of the present invention, description will be given with the side on which the drift layer 2a of the substrate 1 is formed as the top. That is, the surface of the substrate 1 on which the drift layer 2 a is formed is the upper surface of the substrate 1.

炭化珪素半導体装置１００は、ドリフト層２ａの上面に形成された第２導電型のベース領域３と、ベース領域３の上面に形成されたｎ型のソース領域４とをさらに備える。以下、本発明の実施の形態１では、第２導電型はｐ型として説明するが、第１導電型がｐ型の場合は第２導電型はｎ型となる。炭化珪素半導体装置１００は、ベース領域３及びソース領域４を貫通したトレンチ５の側面及び下面に形成されたゲート絶縁膜６と、トレンチ５内にゲート絶縁膜６を介して埋め込まれ、上面がソース領域４の上面の上方に形成されたゲート電極７と、ソース領域４の上面に形成されたソース電極９とを備える。   Silicon carbide semiconductor device 100 further includes a second conductivity type base region 3 formed on the upper surface of drift layer 2 a and an n-type source region 4 formed on the upper surface of base region 3. Hereinafter, in Embodiment 1 of the present invention, the second conductivity type is described as a p-type, but when the first conductivity type is a p-type, the second conductivity type is an n-type. Silicon carbide semiconductor device 100 includes a gate insulating film 6 formed on a side surface and a lower surface of trench 5 penetrating base region 3 and source region 4, and buried in trench 5 via gate insulating film 6, with the upper surface being a source. A gate electrode 7 formed above the upper surface of the region 4 and a source electrode 9 formed on the upper surface of the source region 4 are provided.

炭化珪素半導体装置１００は、基板１の下面にドレイン電極１１と、ゲート電極７の下面より下方にｐ型の保護層１０と、ソース電極９の下面にベース領域３よりも不純物濃度が高いｐ型の高濃度ベース領域３ａと、ゲート電極７とソース電極９との間に層間絶縁膜８とを備える。保護層１０は、炭化珪素半導体装置１００をオフした時に、ドリフト層２ａの空乏化を促進して、ゲート電極７の下面のゲート絶縁膜６への電界集中を緩和し、ゲート絶縁膜６の破壊を防止する。   Silicon carbide semiconductor device 100 has a drain electrode 11 on the lower surface of substrate 1, a p-type protective layer 10 below the lower surface of gate electrode 7, and a p-type impurity concentration higher than that of base region 3 on the lower surface of source electrode 9. And an interlayer insulating film 8 between the gate electrode 7 and the source electrode 9. Protective layer 10 promotes depletion of drift layer 2a when silicon carbide semiconductor device 100 is turned off, reduces electric field concentration on gate insulating film 6 on the lower surface of gate electrode 7, and destroys gate insulating film 6. To prevent.

図１においてゲート電極７は、トレンチ５内に形成され一点鎖線で囲まれた部分をトレンチ内ゲート電極７ａとし、トレンチ５より上方に形成され破線で囲まれた部分をトレンチ外ゲート電極７ｂとする。すなわち、トレンチ内ゲート電極７ａの上面はソース領域４の上面と同じ高さに位置し、トレンチ外ゲート電極７ｂの下面はソース領域４の上面と同じ高さに位置する。そして、ゲート電極７は、ソース領域４に挟まれた位置における第１の幅Ａが、ソース領域４の上面より上方における第２の幅Ｂ以上である。すなわち、第２の幅Ｂは第１の幅Ａと同じ幅又は第１の幅Ａより狭い。第１の幅Ａはトレンチ内ゲート電極７ａの幅を示し、第２の幅Ｂはトレンチ外ゲート電極７ｂの幅を示している。図１中の点線で囲まれたＸ部については後述する。   In FIG. 1, the gate electrode 7 is formed in the trench 5 and surrounded by a one-dot chain line as an in-trench gate electrode 7a, and the portion formed above the trench 5 and surrounded by a broken line is defined as an out-trench gate electrode 7b. . That is, the upper surface of the in-trench gate electrode 7 a is positioned at the same height as the upper surface of the source region 4, and the lower surface of the out-trench gate electrode 7 b is positioned at the same height as the upper surface of the source region 4. In the gate electrode 7, the first width A at the position sandwiched between the source regions 4 is equal to or greater than the second width B above the upper surface of the source region 4. That is, the second width B is the same width as the first width A or narrower than the first width A. The first width A indicates the width of the in-trench gate electrode 7a, and the second width B indicates the width of the outside-trench gate electrode 7b. The portion X surrounded by the dotted line in FIG. 1 will be described later.

図２は、本発明の実施の形態１にかかる炭化珪素半導体装置の構成の概略を示す上面図の一部であり、ゲート電極７の形成位置を説明するための図である。図２は、層間絶縁膜８及びソース電極９を除いた構成を示し、ソース領域４及び高濃度ベース領域３ａの上面に相当する箇所を示すことで、ゲート電極７が格子状にレイアウトされていることを示す。すなわち、トレンチ５も格子状にレイアウトされていることを示す。トレンチ５間の距離は、図２に示すように距離Ｃとして示される。   FIG. 2 is a part of a top view schematically showing the configuration of the silicon carbide semiconductor device according to the first embodiment of the present invention, and is a diagram for explaining the formation position of gate electrode 7. FIG. 2 shows a configuration excluding the interlayer insulating film 8 and the source electrode 9, and the gate electrode 7 is laid out in a lattice shape by showing a portion corresponding to the upper surface of the source region 4 and the high-concentration base region 3 a. It shows that. That is, the trenches 5 are also laid out in a lattice pattern. The distance between trenches 5 is shown as distance C as shown in FIG.

次に、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法を説明する。本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法は、ステップＳ１からステップＳ１５の工程を備える。図３は、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法を説明する図であり、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法のうち、ステップＳ１からステップＳ６までを説明する図である。図３（ａ）は、ステップＳ１からステップＳ４までを説明し、図３（ｂ）はステップＳ５を説明し、図３（ｃ）はステップＳ６を説明する製造途中の炭化珪素半導体装置を示す。   Next, a method for manufacturing silicon carbide semiconductor device 100 according to the first embodiment of the present invention will be described. The method for manufacturing silicon carbide semiconductor device 100 according to the first embodiment of the present invention includes steps S1 to S15. FIG. 3 is a diagram illustrating a method for manufacturing silicon carbide semiconductor device 100 according to the first embodiment of the present invention. Step S1 of the method for manufacturing silicon carbide semiconductor device 100 according to the first embodiment of the present invention is shown in FIG. It is a figure explaining from S6 to step S6. FIG. 3A illustrates steps S1 to S4, FIG. 3B illustrates step S5, and FIG. 3C illustrates a silicon carbide semiconductor device in the process of describing step S6.

まず、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法では、４Ｈのポリタイプを有するｎ型の炭化珪素基板である基板１を用意する。ステップＳ１において、基板１の一方の面上に、ＣＶＤ法により、ｎ型のエピタキシャル層を形成する。エピタキシャル層は、１×１０１５ｃｍ−３から１×１０１７ｃｍ−３程度の範囲の不純物濃度を有し、５μｍから５０μｍ程度の範囲の厚さである。 First, in the method for manufacturing silicon carbide semiconductor device 100 according to the first embodiment of the present invention, substrate 1 that is an n-type silicon carbide substrate having a 4H polytype is prepared. In step S1, an n-type epitaxial layer is formed on one surface of the substrate 1 by CVD. The epitaxial layer has an impurity concentration in the range of about 1 × 10 15 cm −3 to 1 × 10 17 cm −3 and has a thickness in the range of about 5 μm to 50 μm.

次に、ステップＳ２において、エピタキシャル層の上面に接する表層に、ｐ型の不純物であるアルミニウム（Ａｌ）のイオンを注入し、ベース領域３を形成する。Ａｌのイオン注入の深さは、エピタキシャル層の厚さを超えない範囲であり、０．５μｍから３μｍ程度の範囲である。注入するＡｌの不純物濃度は、エピタキシャル層のｎ型の不純物濃度より高い。そして、エピタキシャル層のうち、Ａｌイオンが注入されなかった部分であり、Ａｌイオンの注入深さよりも深い部分が、ドリフト層２ａとなる。   Next, in step S2, ions of aluminum (Al), which is a p-type impurity, are implanted into the surface layer in contact with the upper surface of the epitaxial layer to form the base region 3. The depth of ion implantation of Al is in a range not exceeding the thickness of the epitaxial layer, and is in the range of about 0.5 μm to 3 μm. The impurity concentration of Al to be implanted is higher than the n-type impurity concentration of the epitaxial layer. The portion of the epitaxial layer where Al ions are not implanted and the portion deeper than the Al ion implantation depth is the drift layer 2a.

なお、ステップＳ２で形成するベース領域３は、基板１の上面に形成したｎ型のエピタキシャル層をドリフト層２ａとして、ドリフト層２ａの上面にさらにエピタキシャル成長によってｐ型のエピタキシャル層を形成してベース領域３としてもよい。この場合も、ベース領域３の不純物濃度及び厚さは、イオン注入によって形成する場合と同等とする。本発明の実施の形態１では、基板１のドリフト層２ａが形成される側を上としているので、ステップＳ１及びステップＳ２によって、ｎ型の基板１の上面にドリフト層２ａが形成され、ドリフト層２ａの上面にベース領域３が形成される。   The base region 3 formed in step S2 is formed by forming an n-type epitaxial layer formed on the upper surface of the substrate 1 as a drift layer 2a and further forming a p-type epitaxial layer on the upper surface of the drift layer 2a by epitaxial growth. It may be 3. Also in this case, the impurity concentration and thickness of the base region 3 are the same as those formed by ion implantation. In the first embodiment of the present invention, since the side on which the drift layer 2a of the substrate 1 is formed is directed upward, the drift layer 2a is formed on the upper surface of the n-type substrate 1 by steps S1 and S2, and the drift layer Base region 3 is formed on the upper surface of 2a.

次に、ステップＳ３において、ベース領域３の上面に接する表層に、ｎ型の不純物である窒素（Ｎ）のイオンを注入し、ソース領域４を形成する。Ｎイオンの注入の深さは、ベース領域３の厚さより浅くする。注入するＮの不純物濃度は、ベース領域３のｐ型の不純物濃度よりも高くし、１×１０１８ｃｍ−３から１×１０２１ｃｍ−３程度の範囲とする。以上より、図３（ａ）に示す製造途中の炭化珪素半導体装置が得られる。 Next, in step S <b> 3, nitrogen (N) ions, which are n-type impurities, are implanted into the surface layer in contact with the upper surface of the base region 3 to form the source region 4. The depth of N ion implantation is made shallower than the thickness of the base region 3. The impurity concentration of N to be implanted is higher than the p-type impurity concentration of the base region 3 and is in the range of about 1 × 10 18 cm −3 to 1 × 10 21 cm −3 . As described above, the silicon carbide semiconductor device being manufactured shown in FIG. 3A is obtained.

次に、ステップＳ４において、ベース領域３及びソース領域４の一部に、Ａｌイオンを注入することにより、高濃度ベース領域３ａを形成する。Ａｌイオンの注入の深さは、ベース領域３と同じく、エピタキシャル層の厚さを超えない範囲で、０．５μｍから３μｍ程度の範囲とする。高濃度ベース領域３ａの不純物濃度は、５×１０１７ｃｍ−３から１×１０２１ｃｍ−３程度の範囲とする。以上より、図３（ａ）に示す製造途中の炭化珪素半導体装置が得られる。 Next, in step S4, high-concentration base region 3a is formed by implanting Al ions into part of base region 3 and source region 4. The depth of Al ion implantation is set in the range of about 0.5 μm to 3 μm within the range not exceeding the thickness of the epitaxial layer, as in the base region 3. The impurity concentration of the high concentration base region 3a is set to a range of about 5 × 10 17 cm −3 to 1 × 10 21 cm −3 . As described above, the silicon carbide semiconductor device being manufactured shown in FIG. 3A is obtained.

次に、ステップＳ５において、ソース領域４及び高濃度ベース領域３ａの上面に、熱ＣＶＤ法により第１のシリコン酸化膜（ＳｉＯ２膜）を形成する。第１のシリコン酸化膜の厚さは、１μｍから２μｍ程度の範囲とする。そして、第１のシリコン酸化膜の上面に、レジスト材からなるエッチングマスクを形成し、エッチングマスクを用いて反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）処理により、第１のシリコン酸化膜をパターンニングし、開口を形成する。以上より、ソース領域４及び高濃度ベース領域３ａの上面に、マスク１２が形成され、図３（ｂ）に示す製造途中の炭化珪素半導体装置が得られる。 Next, in step S5, a first silicon oxide film (SiO 2 film) is formed on the upper surfaces of the source region 4 and the high concentration base region 3a by a thermal CVD method. The thickness of the first silicon oxide film is in the range of about 1 μm to 2 μm. Then, an etching mask made of a resist material is formed on the upper surface of the first silicon oxide film, and the first silicon oxide film is patterned by reactive ion etching (RIE) using the etching mask. And an opening is formed. As described above, mask 12 is formed on the upper surfaces of source region 4 and high-concentration base region 3a, and the silicon carbide semiconductor device being manufactured shown in FIG. 3B is obtained.

次に、ステップＳ６において、マスク１２を用いてＲＩＥ処理することにより、ソース領域４及びベース領域３を貫通するトレンチ５を形成する。これにより、図３（ｃ）に示す製造途中の炭化珪素半導体装置が得られる。図３（ｃ）において点線で示された部分は、ステップＳ６におけるＲＩＥ処理前のマスク１２の形状を示している。トレンチ５を形成するために行うＲＩＥ処理の後には、エッチングの選択比に応じてマスク１２の膜厚が減少することを示している。エッチング後のマスク１２の厚さ（残膜厚）が、少なくとも１μｍ以上となるようにステップＳ５でマスク１２は形成される。   Next, in step S <b> 6, the trench 5 penetrating the source region 4 and the base region 3 is formed by performing RIE using the mask 12. Thereby, the silicon carbide semiconductor device in the middle of manufacture shown in FIG. 3C is obtained. A portion indicated by a dotted line in FIG. 3C indicates the shape of the mask 12 before the RIE process in step S6. It shows that the film thickness of the mask 12 decreases according to the etching selection ratio after the RIE process performed to form the trench 5. In step S5, the mask 12 is formed so that the thickness (residual film thickness) of the mask 12 after etching is at least 1 μm or more.

図４は、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法を説明する図であり、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法のうち、ステップＳ７からステップＳ１２までを説明する図である。図４（ａ）は、ステップＳ７からステップＳ９までを説明し、図４（ｂ）はステップＳ１０を説明し、図４（ｃ）はステップＳ１１を説明し、図４（ｄ）はステップＳ１２を説明する製造途中の炭化珪素半導体装置が示されている。   FIG. 4 is a diagram illustrating a method for manufacturing silicon carbide semiconductor device 100 according to the first embodiment of the present invention. Step S7 of the method for manufacturing silicon carbide semiconductor device 100 according to the first embodiment of the present invention is shown in FIG. It is a figure explaining from S12 to step S12. 4A illustrates step S7 to step S9, FIG. 4B illustrates step S10, FIG. 4C illustrates step S11, and FIG. 4D illustrates step S12. A silicon carbide semiconductor device in the middle of manufacture to be described is shown.

ステップＳ７において、ドリフト層２ａにイオン注入することにより、ｐ型の保護層１０を形成する。イオン注入は、マスク１２を用いて、ドリフト層２ａのうちトレンチ５の下面より下方に行う。保護層１０の厚さは、０．１μｍから１．０μｍ程度の範囲である。注入するＡｌの濃度はドリフト層２ａのｎ型不純物濃度よりも高く、１×１０１７ｃｍ−３から１×１０２１ｃｍ−３程度の範囲とする。 In step S7, the p-type protective layer 10 is formed by ion implantation into the drift layer 2a. Ion implantation is performed below the lower surface of the trench 5 in the drift layer 2 a using the mask 12. The thickness of the protective layer 10 is in the range of about 0.1 μm to 1.0 μm. The concentration of Al to be implanted is higher than the n-type impurity concentration of the drift layer 2a, and is in the range of about 1 × 10 17 cm −3 to 1 × 10 21 cm −3 .

次に、ステップＳ８において、熱処理装置を用いて、ステップＳ７までの工程で注入したＡｌ及びＮのイオンを活性化させるアニール処理を行う。このアニール処理は、ランプアニールやレーザーアニール等の高速熱処理であり、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で、１３００℃から１９００℃程度の範囲の温度、１０秒から１０分程度の範囲の時間の条件で行う。   Next, in step S8, annealing treatment for activating Al and N ions implanted in the steps up to step S7 is performed using a heat treatment apparatus. This annealing treatment is a rapid heat treatment such as lamp annealing or laser annealing, and a temperature in the range of about 1300 ° C. to 1900 ° C. in a range of about 10 seconds to 10 minutes in an inert gas atmosphere such as argon (Ar) gas. Perform under the conditions of time.

次に、ステップＳ９において、トレンチ５の側面及び下面に熱ＣＶＤ法を用いて、第２のシリコン酸化膜を形成し、ゲート絶縁膜６とする。このとき、ゲート絶縁膜６はマスク１２の上面及び開口の側面にも形成される。第２のシリコン酸化膜からなるゲート絶縁膜６は、熱酸化によりトレンチ５の側面及び下面を酸化して形成してもよい。以上により、図４（ａ）に示す製造途中の炭化珪素半導体装置が得られる。   Next, in step S <b> 9, a second silicon oxide film is formed on the side surface and the lower surface of the trench 5 by using a thermal CVD method to form the gate insulating film 6. At this time, the gate insulating film 6 is also formed on the upper surface of the mask 12 and the side surface of the opening. The gate insulating film 6 made of the second silicon oxide film may be formed by oxidizing the side surfaces and the lower surface of the trench 5 by thermal oxidation. Thus, the silicon carbide semiconductor device in the middle of manufacture shown in FIG. 4A is obtained.

次に、ステップＳ１０において、減圧ＣＶＤ法により、側面及び下面にゲート絶縁膜６が形成されたトレンチ５内、及びマスク１２の開口内にポリシリコンを堆積する。このとき、マスク１２の上面にもポリシリコンは堆積される。トレンチ５内に堆積され一点鎖線で囲まれた部分をトレンチ内ポリシリコン１７ａ、マスク１２の開口内に堆積され破線で囲まれた部分をトレンチ外ポリシリコン１７ｂとする。トレンチ内ポリシリコン１７ａとトレンチ外ポリシリコン１７ｂは、連続して堆積されている。以上により、図４（ｂ）に示す製造途中の炭化珪素半導体装置が得られる。   Next, in Step S10, polysilicon is deposited in the trench 5 in which the gate insulating film 6 is formed on the side surface and the lower surface and in the opening of the mask 12 by low pressure CVD. At this time, polysilicon is also deposited on the upper surface of the mask 12. A portion deposited in the trench 5 and surrounded by an alternate long and short dash line is defined as polysilicon in the trench 17a, and a portion deposited in the opening of the mask 12 and surrounded by a broken line is defined as polysilicon outside the trench 17b. The in-trench polysilicon 17a and the out-trench polysilicon 17b are continuously deposited. Thus, the silicon carbide semiconductor device in the middle of manufacture shown in FIG. 4B is obtained.

次に、ステップＳ１１において、エッチバック法によりマスク１２の上面に堆積されたポリシリコンをエッチングし、トレンチ内ポリシリコン１７ａとトレンチ外ポリシリコン１７ｂのみにする。これにより、トレンチ５内及びマスク１２の開口内に形成されたゲート電極７が形成される。トレンチ内ポリシリコン１７ａがトレンチ内ゲート電極７ａとなり、トレンチ内ポリシリコン１７ｂがトレンチ内ゲート電極７ｂとなる。ゲート電極７のうち、トレンチ５内に形成された部分をトレンチ内ゲート電極７ａとなり、トレンチ５より上方に形成された部分をトレンチ外ゲート電極７ｂとなる。以上により、図４（ｃ）に示す製造途中の炭化珪素半導体装置が得られる。   Next, in step S11, the polysilicon deposited on the upper surface of the mask 12 is etched by the etch-back method so that only the in-trench polysilicon 17a and the out-trench polysilicon 17b are formed. Thereby, the gate electrode 7 formed in the trench 5 and in the opening of the mask 12 is formed. The in-trench polysilicon 17a becomes the in-trench gate electrode 7a, and the in-trench polysilicon 17b becomes the in-trench gate electrode 7b. Of the gate electrode 7, a portion formed in the trench 5 becomes an in-trench gate electrode 7 a, and a portion formed above the trench 5 becomes an out-trench gate electrode 7 b. Thus, the silicon carbide semiconductor device in the middle of manufacture shown in FIG. 4C is obtained.

次に、ステップＳ１２において、フッ酸を用いたウェットエッチングによりマスク１２を除去する。以上により、図４（ｄ）に示す製造途中の炭化珪素半導体装置が得られる。本発明の実施の形態１では、フッ酸を用いたウェットエッチングを示したが、プラズマエッチングによりマスク１２を除去することも可能である。いずれの方法を用いた場合においても、ゲート絶縁膜６がトレンチ５内に残るように、マスク１２のエッチング時間を設定する。エッチング時間が短く、ソース領域４及び高濃度ベース領域３ａの上面にマスク１２が残存しても問題ない。   Next, in step S12, the mask 12 is removed by wet etching using hydrofluoric acid. As described above, the silicon carbide semiconductor device in the middle of manufacture shown in FIG. Although Embodiment 1 of the present invention shows wet etching using hydrofluoric acid, the mask 12 can be removed by plasma etching. In any case, the etching time of the mask 12 is set so that the gate insulating film 6 remains in the trench 5. Even if the etching time is short and the mask 12 remains on the upper surfaces of the source region 4 and the high-concentration base region 3a, there is no problem.

図５は、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法を説明する図であり、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法のうち、ステップＳ１３を説明する製造途中の炭化珪素半導体装置が示されている。   FIG. 5 is a diagram illustrating a method for manufacturing silicon carbide semiconductor device 100 according to the first embodiment of the present invention. Step S13 of the method for manufacturing silicon carbide semiconductor device 100 according to the first embodiment of the present invention is shown in FIG. The silicon carbide semiconductor device in the middle of manufacture which illustrates is shown.

次に、ステップＳ１３において、減圧ＣＶＤ法により、製造途中の炭化珪素半導体装置の上面全体に層間絶縁膜８の材料を形成し、ゲート電極７を覆う。そして、層間絶縁膜８の材料をパターニングすることで、ソース領域４及び高濃度ベース領域３ａに達するコンタクトホール１３を形成する。以上により、図５に示す製造途中の炭化珪素半導体装置が得られる。   Next, in step S13, the material of the interlayer insulating film 8 is formed on the entire upper surface of the silicon carbide semiconductor device being manufactured by the low pressure CVD method, and the gate electrode 7 is covered. Then, the contact hole 13 reaching the source region 4 and the high-concentration base region 3a is formed by patterning the material of the interlayer insulating film 8. Thus, the silicon carbide semiconductor device in the middle of manufacture shown in FIG. 5 is obtained.

次に、ステップＳ１４において、層間絶縁膜８の上面及びコンタクトホール１３内に、Ａｌ合金等の電極材料を堆積することで、ソース電極９を形成する。すなわち、ソース領域４及び高濃度ベース領域３ａの上面にソース電極９が形成される。   Next, in step S <b> 14, an electrode material such as an Al alloy is deposited on the upper surface of the interlayer insulating film 8 and in the contact hole 13 to form the source electrode 9. That is, the source electrode 9 is formed on the upper surfaces of the source region 4 and the high concentration base region 3a.

次に、ステップＳ１５において、基板１の下面にＮｉ合金等の電極材料を堆積してドレイン電極１１を形成する。以上により、図１に示す炭化珪素半導体装置１００を得ることができる。   Next, in step S <b> 15, an electrode material such as an Ni alloy is deposited on the lower surface of the substrate 1 to form the drain electrode 11. Thus, silicon carbide semiconductor device 100 shown in FIG. 1 can be obtained.

次に、本発明の実施の形態１にかかる炭化珪素半導体装置１００の動作を簡単に説明する。ゲート電極７にしきい値電圧以上の正電圧が印加されると、ゲート電極７とゲート絶縁膜６を介して対向するベース領域３の側面に、反転チャネル層が形成される。この反転チャネル層は、ソース領域４からドリフト層２ａへとキャリアとしての電子が流れる経路となる。反転チャネル層を通ってソース領域４からドリフト層２ａへ流れ込んだ電子は、ドレイン電極１１の正電圧により生じた電界に従い、基板１を通過してドレイン電極１１に到達する。その結果、炭化珪素半導体装置１００は、ドレイン電極１１からソース電極９へと電流を流すことができるようになる。この状態が、炭化珪素半導体装置１００のオン状態である。   Next, the operation of silicon carbide semiconductor device 100 according to the first embodiment of the present invention will be briefly described. When a positive voltage equal to or higher than the threshold voltage is applied to the gate electrode 7, an inversion channel layer is formed on the side surface of the base region 3 that faces the gate electrode 7 through the gate insulating film 6. This inversion channel layer becomes a path through which electrons as carriers flow from the source region 4 to the drift layer 2a. Electrons that flow from the source region 4 to the drift layer 2 a through the inversion channel layer pass through the substrate 1 and reach the drain electrode 11 according to the electric field generated by the positive voltage of the drain electrode 11. As a result, silicon carbide semiconductor device 100 can pass a current from drain electrode 11 to source electrode 9. This state is the on state of silicon carbide semiconductor device 100.

一方、ゲート電極７にしきい値電圧よりも低い電圧が印加されているときは、ベース領域３に反転チャネル層が形成されない。そのため、ドレイン電極１１とソース電極９との間には電流が流れない。この状態が、炭化珪素半導体装置１００がオフ状態である。   On the other hand, when a voltage lower than the threshold voltage is applied to the gate electrode 7, the inversion channel layer is not formed in the base region 3. Therefore, no current flows between the drain electrode 11 and the source electrode 9. This state is the silicon carbide semiconductor device 100 in the off state.

従来の炭化珪素半導体装置のゲート電極は、ＣＶＤ法によりトレンチ内にポリシリコンを埋め込み、エッチバック法により余分に成膜された部分をエッチングすることによって形成される。そのため、従来の炭化珪素半導体装置のゲート電極は、トレンチ内のみに埋め込まれている。   A gate electrode of a conventional silicon carbide semiconductor device is formed by embedding polysilicon in a trench by a CVD method and etching an extra portion formed by an etch back method. Therefore, the gate electrode of the conventional silicon carbide semiconductor device is embedded only in the trench.

本発明の実施の形態１にかかる炭化珪素半導体装置１００は、従来の炭化珪素半導体装置に比べて、炭化珪素半導体装置の面積を拡大することなく、ゲート電極７の抵抗を低下させている。本発明にかかる炭化珪素半導体装置１００のゲート電極７は、上面がソース領域４の上面より上方に位置し、ソース領域４に挟まれた位置における第１の幅Ａが、ソース領域４の上面より上方における第２の幅Ｂ以上になっている。すなわち、ゲート電極７の第２の幅Ｂは、第１の幅Ａ以下である。ゲート電極７は、上方に断面積を拡大しているので、炭化珪素半導体装置の面積を拡大せずに、ゲート電極の抵抗を低下させることができている。   Silicon carbide semiconductor device 100 according to the first embodiment of the present invention reduces the resistance of gate electrode 7 without increasing the area of the silicon carbide semiconductor device as compared with the conventional silicon carbide semiconductor device. Gate electrode 7 of silicon carbide semiconductor device 100 according to the present invention has an upper surface located above the upper surface of source region 4, and has a first width A at a position sandwiched between source regions 4 from the upper surface of source region 4. The upper width is equal to or larger than the second width B. That is, the second width B of the gate electrode 7 is equal to or smaller than the first width A. Since gate electrode 7 has an enlarged cross-sectional area upward, the resistance of the gate electrode can be reduced without increasing the area of the silicon carbide semiconductor device.

ここで例えば、炭化珪素半導体装置のゲート電極７の断面積を広くするために、ゲート電極７の上面をソース領域４の上面より上方に位置させ、第２の幅Ｂを第１の幅Ａより大きくした場合を考える。このとき、ゲート電極７はソース領域４の上にも形成されることとなる。ソース領域４及び高濃度ベース領域３ａの上面は、ソース電極９を接続するため、隣り合うトレンチ５間の距離Ｃ（図２に図示）をある程度確保する必要がある。そのため、第２の幅Ｂが第１の幅Ａよりも大きい場合、第１の幅Ａと第２の幅Ｂの差分、炭化珪素半導体装置の面積を拡大しなければならない。   Here, for example, in order to increase the cross-sectional area of the gate electrode 7 of the silicon carbide semiconductor device, the upper surface of the gate electrode 7 is positioned above the upper surface of the source region 4, and the second width B is greater than the first width A. Consider the case where it is enlarged. At this time, the gate electrode 7 is also formed on the source region 4. In order to connect the source electrode 9 to the upper surfaces of the source region 4 and the high-concentration base region 3a, it is necessary to secure a certain distance C between adjacent trenches 5 (shown in FIG. 2). Therefore, when second width B is larger than first width A, the difference between first width A and second width B and the area of the silicon carbide semiconductor device must be increased.

一方、本発明の実施の形態１にかかる炭化珪素半導体装置１００は、ゲート電極７の上面をソース領域４の上面より上方に位置させることによりゲート電極７の断面積を広くして、ゲート電極７の抵抗を低くすることができ、第２の幅Ｂを第１の幅Ａ以下とすることで、隣り合うトレンチ５間の距離Ｃを変えずに、すなわち炭化珪素半導体装置の面積を拡大させずに、ゲート電極７の低抵抗化を実現することができる。   On the other hand, silicon carbide semiconductor device 100 according to the first embodiment of the present invention increases the cross-sectional area of gate electrode 7 by positioning the upper surface of gate electrode 7 above the upper surface of source region 4. And the second width B is equal to or smaller than the first width A, so that the distance C between adjacent trenches 5 is not changed, that is, the area of the silicon carbide semiconductor device is not enlarged. In addition, the resistance of the gate electrode 7 can be reduced.

また、炭化珪素半導体装置のゲート電極７の断面積を広くするために、第２の幅Ｂを第１の幅Ａより大きくした場合、ゲート電極７はソース領域４の上にも形成されるため、ゲート絶縁膜６を介してトレンチ５の上方の角（図１のＸ部）を覆うようにゲート電極７は形成されることとなる。このとき、トレンチの上方の角のゲート絶縁膜６にはゲート・ソース間の電位差により電界が印加されるが、トレンチの上方の角はその形状上、電界が集中するために、ゲート絶縁膜６が破壊されやすくなる。したがって、第２の幅Ｂを第１の幅Ａより大きくすると、炭化珪素半導体装置の面積が拡大するだけでなく、炭化珪素半導体装置の信頼性が低下するという問題もある。   Further, when the second width B is made larger than the first width A in order to increase the cross-sectional area of the gate electrode 7 of the silicon carbide semiconductor device, the gate electrode 7 is also formed on the source region 4. The gate electrode 7 is formed so as to cover the upper corner (X portion in FIG. 1) of the trench 5 with the gate insulating film 6 interposed therebetween. At this time, an electric field is applied to the gate insulating film 6 at the upper corner of the trench due to the potential difference between the gate and the source. However, the electric field concentrates at the upper corner of the trench due to its shape. Will be easily destroyed. Therefore, when the second width B is larger than the first width A, there is a problem that not only the area of the silicon carbide semiconductor device is increased, but also the reliability of the silicon carbide semiconductor device is lowered.

一般的に、ＳｉＣを基材とする半導体層（ドリフト層２ａ、ベース領域３、ソース領域４）に接するように形成されたゲート絶縁膜６の信頼性は、Ｓｉを基材とする半導体層に形成されたゲート絶縁膜６よりも低いため、ゲート絶縁膜６は破壊されやすい状況にある。そのため、少しの電界集中でもゲート絶縁膜６の信頼性は大幅に低下するので、トレンチ５の上方の角を覆うようにゲート電極７を形成する場合に比べて電界が集中することを抑制し、ゲート絶縁膜６の信頼性を保つ必要がある。   In general, the reliability of the gate insulating film 6 formed so as to be in contact with the semiconductor layer based on SiC (the drift layer 2a, the base region 3 and the source region 4) is the same as that of the semiconductor layer based on Si. Since the gate insulating film 6 is lower than the formed gate insulating film 6, the gate insulating film 6 is likely to be destroyed. For this reason, the reliability of the gate insulating film 6 is greatly reduced even when a small amount of electric field is concentrated. Therefore, the concentration of the electric field is suppressed as compared with the case where the gate electrode 7 is formed so as to cover the upper corner of the trench 5. It is necessary to maintain the reliability of the gate insulating film 6.

次に例えば、炭化珪素半導体装置のゲート電極７の断面積を広くするために、トレンチ５をドリフト層２ａの下面に向かって深く形成し、ゲート電極７の下面を従来の炭化珪半導体装置に比べて下方に位置させることを考える。ゲート電極７がドレイン電極１１に近付くため、トレンチ５の下面のゲート絶縁膜６に印加される電界が高くなる。トレンチ５の下面のゲート絶縁膜６に印加される電界が高くなると、ゲート絶縁膜６は破壊されやすくなる。   Next, for example, in order to increase the cross-sectional area of the gate electrode 7 of the silicon carbide semiconductor device, the trench 5 is formed deeper toward the lower surface of the drift layer 2a, and the lower surface of the gate electrode 7 is compared with the conventional silicon carbide semiconductor device. Consider positioning it below. Since the gate electrode 7 approaches the drain electrode 11, the electric field applied to the gate insulating film 6 on the lower surface of the trench 5 is increased. When the electric field applied to the gate insulating film 6 on the lower surface of the trench 5 is increased, the gate insulating film 6 is easily destroyed.

一方、本発明の実施の形態１にかかる炭化珪素半導体装置１００は、ゲート電極７の上面を従来の炭化珪素半導体装置に比べて上方に位置させることで、ゲート電極７の断面積を広くしている。ゲート電極７の下面の位置はそのままで、トレンチ５の下面のゲート絶縁膜６に印加される電界を高くすることなく、ゲート電極７の抵抗を低くすることができる。   On the other hand, silicon carbide semiconductor device 100 according to the first embodiment of the present invention increases the cross-sectional area of gate electrode 7 by positioning the upper surface of gate electrode 7 above the conventional silicon carbide semiconductor device. Yes. The resistance of the gate electrode 7 can be lowered without increasing the electric field applied to the gate insulating film 6 on the lower surface of the trench 5 while keeping the position of the lower surface of the gate electrode 7.

以上より、本発明の実施の形態１にかかる炭化珪素半導体装置１００は、ゲート電極７の上面をソース領域４の上面より上方に位置させ、ソース領域４に挟まれた位置における第１の幅Ａを、ソース領域４の上面より上方における第２の幅Ｂ以上とすることで、炭化珪素半導体装置の面積を拡大することなく、ゲート電極の抵抗を低下させている。   As described above, silicon carbide semiconductor device 100 according to the first embodiment of the present invention has first width A at a position sandwiched between source regions 4 with the upper surface of gate electrode 7 positioned above the upper surface of source region 4. Is set to be equal to or larger than the second width B above the upper surface of the source region 4, thereby reducing the resistance of the gate electrode without increasing the area of the silicon carbide semiconductor device.

また、炭化珪素半導体装置のオンとオフの状態を切り替えるスイッチング動作の速さは、ゲート電極７の電圧の立ち上がり立ち下がりの速さに依存する。ここで炭化珪素半導体装置のスイッチング動作は、ゲート電極７の抵抗とゲート電極７に付随する浮遊容量との積が小さいほど速い。すなわち、本発明の実施の形態１にかかる炭化珪素半導体装置１００は、炭化珪素半導体装置の面積を拡大することなく、ゲート電極の抵抗を低下させているので、従来の炭化珪素半導体装置よりもスイッチング動作を速くすることができている。   Further, the speed of the switching operation for switching the on / off state of the silicon carbide semiconductor device depends on the rising / falling speed of the voltage of the gate electrode 7. Here, the switching operation of the silicon carbide semiconductor device is faster as the product of the resistance of the gate electrode 7 and the stray capacitance associated with the gate electrode 7 is smaller. That is, since silicon carbide semiconductor device 100 according to the first embodiment of the present invention reduces the resistance of the gate electrode without increasing the area of the silicon carbide semiconductor device, switching is performed more than conventional silicon carbide semiconductor devices. The operation can be made faster.

本発明の実施の形態１では、ゲート電極７の第２の幅Ｂは第１の幅Ａ以下であるとしたが、第１の幅Ａと第２の幅Ｂの関係は、第１の幅Ａと第２の幅Ｂが同じであることが好ましい。ここで、±０．０８μｍの差は、同じに含まれるものとする。第１のシリコン酸化膜に開口を形成する工程における第１のシリコン酸化膜のエッチングのされ方と、トレンチ５を形成する工程におけるソース領域４及びベース領域３の材料のエッチングのされ方とに違いがあるためである。第１の幅Ａと第２の幅Ｂが同じであれば、炭化珪素半導体装置の面積を拡大することなく、ゲート電極７の断面積を最大限広くすることができる。すなわち、炭化珪素半導体装置の面積を拡大することなく、ゲート電極７の抵抗を最も低くすることができる。   In Embodiment 1 of the present invention, the second width B of the gate electrode 7 is equal to or smaller than the first width A. However, the relationship between the first width A and the second width B is the first width A. A and the second width B are preferably the same. Here, the difference of ± 0.08 μm is included in the same. There is a difference between a method of etching the first silicon oxide film in the step of forming the opening in the first silicon oxide film and a method of etching the material of the source region 4 and the base region 3 in the step of forming the trench 5. Because there is. If the first width A and the second width B are the same, the cross-sectional area of the gate electrode 7 can be maximized without increasing the area of the silicon carbide semiconductor device. That is, the resistance of gate electrode 7 can be minimized without increasing the area of the silicon carbide semiconductor device.

ステップＳ５においてマスク１２を１μｍから２μｍ程度の範囲で形成しているので、ゲート電極７のうちトレンチ外ゲート電極７ｂは、１μｍから２μｍ程度の範囲の厚さを有する。ステップＳ６におけるエッチング後のマスク１２は、厚さが減る場合があるが、ステップＳ６におけるエッチング後のマスク１２の厚さが少なくとも１μｍ以上となるようにマスク１２は形成される。したがって、トレンチ外ゲート電極７ｂは、少なくとも１μｍ以上の厚さを有し、３０ｎｍから９０ｎｍ程度の範囲の厚さで形成されるゲート絶縁膜６よりも厚い。ゲート電極７の上面は、ソース領域４の上面より少なくとも１μｍ程度上方に位置する。   Since the mask 12 is formed in the range of about 1 μm to 2 μm in step S5, the out-trench gate electrode 7b of the gate electrode 7 has a thickness in the range of about 1 μm to 2 μm. Although the thickness of the mask 12 after etching in step S6 may decrease, the mask 12 is formed so that the thickness of the mask 12 after etching in step S6 is at least 1 μm or more. Therefore, the outside-trench gate electrode 7b has a thickness of at least 1 μm or more and is thicker than the gate insulating film 6 formed with a thickness in the range of about 30 nm to 90 nm. The upper surface of the gate electrode 7 is located at least about 1 μm above the upper surface of the source region 4.

本発明の実施の形態１のステップＳ１１では、エッチバック法によりマスク１２の上面に堆積されたポリシリコンをエッチングしたが、トレンチ５の上部にさらにエッチングマスクを形成し、トレンチ内ポリシリコン１７ａとトレンチ外ポリシリコン１７ｂのみが残るようにパターンニングしてもよい。このとき、トレンチ外ポリシリコン１７ｂは、エッチバック法によりマスク１２の上面に堆積されたポリシリコンをエッチングした場合よりも、マスク１２の上面に堆積されたポリシリコンの厚さ分、上方に延長される。したがって、パターンニングを行った場合は、エッチバック法を用いた場合よりも、ゲート電極７の断面積を上方にさらに拡大しているので、ゲート電極７の抵抗をより低くすることができる。   In step S11 of the first embodiment of the present invention, the polysilicon deposited on the upper surface of the mask 12 is etched by the etch-back method. However, an etching mask is further formed on the upper portion of the trench 5, and the polysilicon 17a in the trench and the trench are formed. Patterning may be performed so that only the outer polysilicon 17b remains. At this time, the polysilicon outside the trench 17b is extended upward by the thickness of the polysilicon deposited on the upper surface of the mask 12 as compared with the case where the polysilicon deposited on the upper surface of the mask 12 is etched by the etch back method. The Therefore, when the patterning is performed, the resistance of the gate electrode 7 can be further reduced because the cross-sectional area of the gate electrode 7 is further enlarged upward than when the etch back method is used.

さらに、パターンニングを行った場合は、マスク１２の上面に堆積されたポリシリコンだけでなく、トレンチ外ポリシリコン１７ｂの上部も少しサイドエッチングされてしまう。そのため、トレンチ外ゲート電極７ｂの第２の幅Ｂは、上方へ向かって連続的に狭くなることになり、層間絶縁膜８及びソース電極９のカバレッジ性を良くすることができる。また、マスク１２の上面に堆積されたポリシリコンをエッチングするためのマスクの幅を、マスク１２の開口の幅以下とすることでも、トレンチ外ポリシリコン１７ｂのうちマスク１２の上面以上の高さに位置するポリシリコンの幅を、必ずマスク１２の開口内に堆積されたポリシリコンの幅以下とすることができる。   Further, when patterning is performed, not only the polysilicon deposited on the upper surface of the mask 12, but also the upper part of the polysilicon 17b outside the trench is slightly side-etched. For this reason, the second width B of the gate electrode 7b outside the trench is continuously narrowed upward, and the coverage of the interlayer insulating film 8 and the source electrode 9 can be improved. Further, even if the width of the mask for etching the polysilicon deposited on the upper surface of the mask 12 is set to be equal to or smaller than the width of the opening of the mask 12, the height of the polysilicon outside the trench 17b is higher than the upper surface of the mask 12. The width of the polysilicon located can be always equal to or less than the width of the polysilicon deposited in the opening of the mask 12.

また、本発明の実施の形態１では、ステップＳ１２においてマスク１２を除去したが、除去しなくてもよい。除去しない場合、ゲート電極７の上面を覆うように第３のシリコン酸化膜を形成し、コンタクトホール１３を形成するパターンニングを行い、パターンニングを行ったマスク１２と第３のシリコン酸化膜を合わせて層間絶縁膜８とする。層間絶縁膜８の平坦性が、ステップＳ１２においてマスク１２を除去してから層間絶縁膜８を形成した場合よりも向上するので、ソース電極９のカバレッジ性が向上する。   Moreover, in Embodiment 1 of this invention, although the mask 12 was removed in step S12, it is not necessary to remove. If not removed, a third silicon oxide film is formed so as to cover the upper surface of the gate electrode 7, patterning is performed to form the contact holes 13, and the patterned mask 12 and the third silicon oxide film are combined. Thus, the interlayer insulating film 8 is obtained. Since the flatness of the interlayer insulating film 8 is improved as compared with the case where the interlayer insulating film 8 is formed after removing the mask 12 in step S12, the coverage of the source electrode 9 is improved.

また、本発明の実施の形態１では、図２に示すように、ゲート電極７を格子状に形成し、格子点に相当する位置にもゲート電極７を形成している。したがって、本発明の実施の形態１にかかる炭化珪素半導体装置１００は、格子点に相当する位置にゲート電極７を形成しない場合よりも、単位面積あたりのゲート幅を大きくすることができているので、ゲート電極の抵抗を低くすることができている。しかしながら本発明の実施の形態１では、ゲート電極７を上から見てくし型状に形成してもよい。   In the first embodiment of the present invention, as shown in FIG. 2, the gate electrode 7 is formed in a lattice shape, and the gate electrode 7 is also formed at a position corresponding to the lattice point. Therefore, silicon carbide semiconductor device 100 according to the first embodiment of the present invention has a larger gate width per unit area than when gate electrode 7 is not formed at a position corresponding to a lattice point. The resistance of the gate electrode can be lowered. However, in the first embodiment of the present invention, the gate electrode 7 may be formed in a comb shape when viewed from above.

本発明の実施の形態１では、ワイドバンドギャップ半導体の１つであるＳｉＣを用いて形成した炭化珪素半導体装置について説明した。しかしながら本発明の実施の形態１は、例えば窒化ガリウム、ダイヤモンド等他のワイドバンドギャップ半導体を用いた半導体装置に対して応用することも可能である。   In the first embodiment of the present invention, the silicon carbide semiconductor device formed using SiC, which is one of the wide band gap semiconductors, has been described. However, Embodiment 1 of the present invention can also be applied to a semiconductor device using other wide band gap semiconductors such as gallium nitride and diamond.

実施の形態２．
本発明の実施の形態２では、本発明の実施の形態１と相違する部分について説明し、同一又は対応する部分についての説明は省略する。本発明の実施の形態２にかかる炭化珪素半導体装置１００は、ゲート電極７が上部に金属シリサイド層１５ｂを備えている点が本発明の実施の形態１と異なる。 Embodiment 2. FIG.
In the second embodiment of the present invention, portions that are different from the first embodiment of the present invention will be described, and descriptions of the same or corresponding portions will be omitted. The silicon carbide semiconductor device 100 according to the second embodiment of the present invention is different from the first embodiment of the present invention in that the gate electrode 7 includes a metal silicide layer 15b on the top.

図６は、本発明の実施の形態２にかかる炭化珪素半導体装置１００の構成を示す断面図である。本発明の実施の形態２にかかる炭化珪素半導体装置１００は、ゲート電極７が、ポリシリコンを主材料とする第１の層１５ａと、第１の層１５ａの上方に位置し、金属を含む第２の層としての金属シリサイド層１５ｂとを備えている。ゲート電極７は、上面がソース領域４の上面より上方に位置し、ソース領域４に挟まれた位置における第１の幅Ａが、ソース領域４の上面より上方における第２の幅Ｂ以上である。   FIG. 6 is a cross-sectional view showing a configuration of silicon carbide semiconductor device 100 according to the second embodiment of the present invention. In the silicon carbide semiconductor device 100 according to the second embodiment of the present invention, the gate electrode 7 is located above the first layer 15a mainly made of polysilicon and the first layer 15a, and contains a metal. And a metal silicide layer 15b as a second layer. The gate electrode 7 has an upper surface located above the upper surface of the source region 4, and a first width A at a position sandwiched between the source regions 4 is equal to or greater than a second width B above the upper surface of the source region 4. .

金属シリサイド層１５ｂの下面は、ソース領域４の下面以上の高さに位置する。好ましくは、金属シリサイド層１５ｂの下面は、ソース領域４の上面より上方の高さに位置することである。他の構成は本発明の実施の形態１と同じであり、説明を省略する。   The lower surface of the metal silicide layer 15 b is positioned at a height higher than the lower surface of the source region 4. Preferably, the lower surface of the metal silicide layer 15 b is located at a height above the upper surface of the source region 4. Other configurations are the same as those of the first embodiment of the present invention, and a description thereof will be omitted.

次に、本発明の実施の形態２にかかる炭化珪素半導体装置１００の製造方法を説明する。本発明の実施の形態２にかかる炭化珪素半導体装置１００の製造方法は、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法のステップＳ１１とステップＳ１２との間に、後述するステップＳ２１からステップＳ２３を備えている。その他の工程は、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法と同じであるため、説明は省略する。   Next, a method for manufacturing the silicon carbide semiconductor device 100 according to the second embodiment of the present invention will be described. A method for manufacturing silicon carbide semiconductor device 100 according to the second embodiment of the present invention is described later between steps S11 and S12 of the method for manufacturing silicon carbide semiconductor device 100 according to the first embodiment of the present invention. Steps S21 to S23 are provided. Since other steps are the same as those of the method for manufacturing silicon carbide semiconductor device 100 according to the first embodiment of the present invention, description thereof will be omitted.

図７は、本発明の実施の形態２にかかる炭化珪素半導体装置１００の製造方法を説明する図であり、本発明の実施の形態２にかかる炭化珪素半導体装置１００の製造方法のうち、ステップＳ２１からステップＳ２３までを説明する図である。図７（ａ）は、ステップＳ２１を説明し、図７（ｂ）はステップＳ２２を説明し、図７（ｃ）はステップＳ２３を説明する製造途中の炭化珪素半導体装置を示す。   FIG. 7 is a diagram for explaining a method for manufacturing silicon carbide semiconductor device 100 according to the second embodiment of the present invention. Step S21 is included in the method for manufacturing silicon carbide semiconductor device 100 according to the second embodiment of the present invention. It is a figure explaining from S to step S23. FIG. 7A illustrates step S21, FIG. 7B illustrates step S22, and FIG. 7C illustrates a silicon carbide semiconductor device in the process of describing step S23.

本発明の実施の形態２にかかる炭化珪素半導体装置１００の製造方法では、ステップＳ１１の次に、ステップＳ２１において、トレンチ外ポリシリコン１７ｂの上面及びマスク１２の上面上のゲート絶縁膜６の上面に、金属膜１４を形成する。金属膜１４は、トレンチ外ポリシリコン１７ｂと反応することで金属シリサイド化する材料を使用する。本発明の実施の形態２では、コバルト（Ｃｏ）をスパッタリング法により７０ｎｍ堆積させた。金属膜１４は、シリサイド化する金属であればよく、Ｃｏの他にタングステン（Ｗ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、白金（Ｐｔ）等でもよい。以上により、図７（ａ）に示す製造途中の炭化珪素半導体装置を得ることができる。   In the method for manufacturing silicon carbide semiconductor device 100 according to the second embodiment of the present invention, in step S21 after step S11, the upper surface of gate insulating film 6 on the upper surface of polysilicon outside trench 17b and the upper surface of mask 12 is formed. Then, the metal film 14 is formed. The metal film 14 is made of a material that becomes a metal silicide by reacting with the polysilicon 17b outside the trench. In Embodiment 2 of the present invention, cobalt (Co) is deposited to a thickness of 70 nm by a sputtering method. The metal film 14 may be any metal that can be silicided, and may be tungsten (W), tantalum (Ta), nickel (Ni), molybdenum (Mo), titanium (Ti), platinum (Pt) or the like in addition to Co. . Thus, the silicon carbide semiconductor device in the middle of manufacture shown in FIG. 7A can be obtained.

次に、ステップＳ２２において、熱処理により金属膜１４とトレンチ外ポリシリコン１７ｂとを反応させる。これにより、トレンチ外ポリシリコン１７ｂの上部に金属シリサイド層１５ｂが形成される。以上により、図７（ｂ）に示す製造途中の炭化珪素半導体装置を得ることができる。シリサイド化反応が生じるのは、金属膜１４とトレンチ外ポリシリコン１７ｂとが接している部分に限定され、マスク１２の上面上のゲート絶縁膜６の上面に形成された金属膜１４は熱処理を加えてシリサイド化しない。図７（ｂ）においては、金属膜１４のうち熱処理を加えてもシリサイド化しなかった部分を金属膜１４ａとして示した。   Next, in step S22, the metal film 14 is reacted with the polysilicon outside the trench 17b by heat treatment. Thereby, the metal silicide layer 15b is formed on the upper part of the polysilicon 17b outside the trench. Thus, the silicon carbide semiconductor device in the middle of manufacture shown in FIG. 7B can be obtained. The silicidation reaction occurs only in a portion where the metal film 14 and the polysilicon outside the trench 17b are in contact with each other, and the metal film 14 formed on the upper surface of the gate insulating film 6 on the upper surface of the mask 12 is subjected to heat treatment. Will not be silicided. In FIG. 7B, the portion of the metal film 14 that was not silicided even after the heat treatment was shown as the metal film 14a.

本発明の実施の形態２では、７２５℃で１２０秒間のランプアニールによりニ珪化コバルト（ＣｏＳｉ２）からなる金属シリサイド層１５ｂを形成した。ここで形成される金属シリサイド層１５ｂの厚さは２５０ｎｍであり、金属シリサイド層１５ｂの下面は、ソース領域４の上面以上の高さに位置する。 In the second embodiment of the present invention, the metal silicide layer 15b made of cobalt disilicide (CoSi 2 ) is formed by lamp annealing at 725 ° C. for 120 seconds. The thickness of the metal silicide layer 15 b formed here is 250 nm, and the lower surface of the metal silicide layer 15 b is located at a height higher than the upper surface of the source region 4.

次に、ステップＳ２３において、金属膜１４ａをウェットエッチングにより除去する。以上により、図７（ｃ）に示す製造途中の炭化珪素半導体装置を得ることができる。本発明の実施の形態２では、トレンチ外ポリシリコン１７ｂのシリサイド化しなかった部分と、トレンチ内ポリシリコン１７ａとが第１の層１５ａとなり、金属シリサイド層１５ｂが第２の層となる。本発明の実施の形態２では、濃硫酸と濃硝酸とを体積比３：１で混合した混酸を使用して金属膜１４ａをウェットエッチングした。金属シリサイド層１５ｂ及びマスク１２の上面上のゲート絶縁膜６は、混酸とは反応しないため、ステップＳ２３の工程終了後も残る。ステップＳ２３以降は、本発明の実施の形態１のスッテプＳ１２以降と同様の工程を行う。   Next, in step S23, the metal film 14a is removed by wet etching. Thus, the silicon carbide semiconductor device in the middle of manufacture shown in FIG. 7C can be obtained. In Embodiment 2 of the present invention, the portion of the polysilicon 17b outside the trench that has not been silicided and the polysilicon 17a in the trench become the first layer 15a, and the metal silicide layer 15b becomes the second layer. In the second embodiment of the present invention, the metal film 14a is wet etched using a mixed acid in which concentrated sulfuric acid and concentrated nitric acid are mixed at a volume ratio of 3: 1. Since the metal silicide layer 15b and the gate insulating film 6 on the upper surface of the mask 12 do not react with the mixed acid, the gate insulating film 6 remains even after the step S23 is completed. In step S23 and subsequent steps, the same steps as those in step S12 and subsequent steps of the first embodiment of the present invention are performed.

本発明の実施の形態２にかかる炭化珪素半導体装置１００は、本発明の実施の形態１にかかる炭化珪素半導体装置１００と同様に、ゲート電極７の上面をソース領域４の上面より上方に位置させ、ソース領域４に挟まれた位置における第１の幅Ａを、ソース領域４の上面より上方における第２の幅Ｂ以上としているので、本発明の実施の形態１と同様の効果を得ることができる。   Similar to silicon carbide semiconductor device 100 according to the first embodiment of the present invention, silicon carbide semiconductor device 100 according to the second embodiment of the present invention has the upper surface of gate electrode 7 positioned above the upper surface of source region 4. Since the first width A at the position sandwiched between the source regions 4 is equal to or larger than the second width B above the upper surface of the source region 4, the same effect as in the first embodiment of the present invention can be obtained. it can.

また、本発明の実施の形態２にかかる炭化珪素半導体装置１００は、本発明の実施の形態１にかかる炭化珪素半導体装置１００よりもさらにゲート電極７の抵抗を低くできる。ゲート電極７は、金属シリサイド層１５ｂを備えているので、ゲート電極７の一部に電気伝導率の高い金属が含まれているからである。   In addition, silicon carbide semiconductor device 100 according to the second embodiment of the present invention can further lower the resistance of gate electrode 7 than silicon carbide semiconductor device 100 according to the first embodiment of the present invention. This is because the gate electrode 7 includes the metal silicide layer 15b, and thus a part of the gate electrode 7 contains a metal having high electrical conductivity.

ここで、金属シリサイド層１５ｂの下面がソース領域４の下面より低い高さに位置する場合を考える。このとき、ベース領域３の反転チャネル層が形成される箇所は、金属シリサイド層１５ｂとゲート絶縁膜６を介して対向することになる。ベース領域３の反転チャネル層が形成される高さに、ポリシリコンを主材料とする第１の層１５ａではなく金属シリサイド層１５ｂが形成されると、第１の層１５ａが形成されていた場合よりも、炭化珪素半導体装置のしきい値電圧が高くなる。ベース領域３を形成しているＳｉＣと、金属シリサイド層１５ｂを形成しているＳｉと金属の化合物（本発明の実施の形態２ではＣｏＳｉ２）との仕事関数の差が大きいためである。 Here, consider a case where the lower surface of the metal silicide layer 15 b is positioned at a lower height than the lower surface of the source region 4. At this time, the portion of the base region 3 where the inversion channel layer is formed is opposed to the metal silicide layer 15 b via the gate insulating film 6. When the first layer 15a is formed when the metal silicide layer 15b is formed instead of the first layer 15a mainly made of polysilicon at the height at which the inversion channel layer of the base region 3 is formed. The threshold voltage of the silicon carbide semiconductor device becomes higher than that. This is because there is a large work function difference between SiC forming the base region 3 and Si forming the metal silicide layer 15b and a metal compound (CoSi 2 in the second embodiment of the present invention).

そのため、本発明の実施の形態２では、金属シリサイド層１５ｂの下面をソース領域４の下面以上の高さに位置させている。さらに好ましくは、金属シリサイド層１５ｂの下面は、ソース領域４の上面より上方に位置することである。ドリフト層２ａ、ベース領域３、ソース領域４等を形成するときの製造上の誤差により、炭化珪素半導体装置１００内でソース領域４の下面の位置にばらつきが生じる。そのため、ベース領域３の反転チャネル層が形成される高さに、金属シリサイド層１５ｂを確実に形成しないために、金属シリサイド層１５ｂの下面は、ソース領域４の上面より上方に位置させることが好ましい。   Therefore, in the second embodiment of the present invention, the lower surface of the metal silicide layer 15b is positioned at a height higher than the lower surface of the source region 4. More preferably, the lower surface of the metal silicide layer 15 b is located above the upper surface of the source region 4. Due to manufacturing errors when forming the drift layer 2 a, the base region 3, the source region 4, etc., the position of the lower surface of the source region 4 varies within the silicon carbide semiconductor device 100. Therefore, the lower surface of the metal silicide layer 15b is preferably positioned above the upper surface of the source region 4 so that the metal silicide layer 15b is not reliably formed at the height at which the inversion channel layer of the base region 3 is formed. .

また、金属シリサイド層１５ｂの下面をソース領域４の上面より上方に位置させれば、金属シリサイド層１５ｂに含まれる金属原子がゲート絶縁膜６に拡散して、ゲート絶縁膜６が破壊するのを防ぐことができる。一般的に、ＳｉＣを基材とする半導体層に形成されたゲート絶縁膜６の信頼性は、Ｓｉを基材とする半導体層に形成されたゲート絶縁膜６よりも低いため、ゲート絶縁膜６は破壊されやすい状況にある。そのため、少しの金属原子の拡散でもゲート絶縁膜６は破壊されてしまうので、金属シリサイド層１５ｂの下面をソース領域４の上面以上の高さに位置させることが好ましい。   Also, if the lower surface of the metal silicide layer 15b is positioned above the upper surface of the source region 4, the metal atoms contained in the metal silicide layer 15b diffuse into the gate insulating film 6 and the gate insulating film 6 is destroyed. Can be prevented. Generally, the reliability of the gate insulating film 6 formed on the semiconductor layer based on SiC is lower than that of the gate insulating film 6 formed on the semiconductor layer based on Si. Is vulnerable to destruction. For this reason, the gate insulating film 6 is destroyed even if a small amount of metal atoms diffuses. Therefore, it is preferable that the lower surface of the metal silicide layer 15b be positioned higher than the upper surface of the source region 4.

実施の形態３．
本発明の実施の形態３では、本発明の実施の形態１と相違する部分について説明し、同一又は対応する部分についての説明は省略する。本発明の実施の形態３にかかる炭化珪素半導体装置１００は、ゲート電極７が上部に金属層１６ａを備えている点が本発明の実施の形態１と異なる。 Embodiment 3 FIG.
In the third embodiment of the present invention, portions that are different from the first embodiment of the present invention will be described, and descriptions of the same or corresponding portions will be omitted. Silicon carbide semiconductor device 100 according to the third embodiment of the present invention is different from the first embodiment of the present invention in that gate electrode 7 is provided with metal layer 16a on the top.

図８は、本発明の実施の形態３にかかる炭化珪素半導体装置１００の構成を示す断面図である。本発明の実施の形態２にかかる炭化珪素半導体装置１００は、ゲート電極７が、ポリシリコンを主材料とする第１の層１５ａと、第１の層１５ａの上方に位置し、金属を含む第２の層とを備えている。ゲート電極７は、上面がソース領域４の上面より上方に位置し、ソース領域４に挟まれた位置における第１の幅Ａが、ソース領域４の上面より上方における第２の幅Ｂ以上である。   FIG. 8 is a cross-sectional view showing a configuration of silicon carbide semiconductor device 100 according to the third embodiment of the present invention. In the silicon carbide semiconductor device 100 according to the second embodiment of the present invention, the gate electrode 7 is located above the first layer 15a mainly made of polysilicon and the first layer 15a, and contains a metal. 2 layers. The gate electrode 7 has an upper surface located above the upper surface of the source region 4, and a first width A at a position sandwiched between the source regions 4 is equal to or greater than a second width B above the upper surface of the source region 4. .

第２の層は、バリア層１６ａと金属層１６ｂとを有する。第２の層１８ｂの下面は、ソース領域４の下面以上の高さに位置する。バリア層１６ａは金属層１６ｂと第１の層１８ａとの間に形成されるので、バリア層１６ａの下面が、ソース領域４の下面以上の高さに位置する。好ましくは、バリア層１６ａの下面が、ソース領域４の上面より上方に位置することである。他の構成は本発明の実施の形態１と同じであり、説明を省略する。   The second layer has a barrier layer 16a and a metal layer 16b. The lower surface of the second layer 18 b is positioned at a height equal to or higher than the lower surface of the source region 4. Since the barrier layer 16a is formed between the metal layer 16b and the first layer 18a, the lower surface of the barrier layer 16a is positioned higher than the lower surface of the source region 4. Preferably, the lower surface of the barrier layer 16 a is located above the upper surface of the source region 4. Other configurations are the same as those of the first embodiment of the present invention, and a description thereof will be omitted.

次に、本発明の実施の形態３にかかる炭化珪素半導体装置１００の製造方法を説明する。本発明の実施の形態３にかかる炭化珪素半導体装置１００の製造方法は、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法のステップＳ１１とステップＳ１２との間に、後述するステップＳ３１からステップＳ３３を備え、ステップＳ１１におけるエッチング時間が本発明の実施の形態１よりも長い。その他の工程は、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法と同じであるため、説明は省略する。   Next, a method for manufacturing the silicon carbide semiconductor device 100 according to the third embodiment of the present invention will be described. The method for manufacturing silicon carbide semiconductor device 100 according to the third embodiment of the present invention includes steps described later between step S11 and step S12 of the method for manufacturing silicon carbide semiconductor device 100 according to the first embodiment of the present invention. Steps S31 to S33 are provided, and the etching time in step S11 is longer than that of the first embodiment of the present invention. Since other steps are the same as those of the method for manufacturing silicon carbide semiconductor device 100 according to the first embodiment of the present invention, description thereof will be omitted.

図９は、本発明の実施の形態３にかかる炭化珪素半導体装置１００の製造方法を説明する図であり、本発明の実施の形態３にかかる炭化珪素半導体装置１００の製造方法のうち、ステップＳ３１及びステップＳ３２までを説明する図である。図９（ａ）は、ステップＳ１１の終了後を説明し、図９（ｂ）はステップＳ３１を説明し、図９（ｃ）はステップＳ３２を説明する製造途中の炭化珪素半導体装置を示す。   FIG. 9 is a diagram illustrating a method for manufacturing silicon carbide semiconductor device 100 according to the third embodiment of the present invention. Step S31 of the method for manufacturing silicon carbide semiconductor device 100 according to the third embodiment of the present invention is shown. And it is a figure explaining to step S32. FIG. 9 (a) illustrates after the end of step S11, FIG. 9 (b) illustrates step S31, and FIG. 9 (c) illustrates a silicon carbide semiconductor device in the process of describing step S32.

本発明の実施の形態３にかかる炭化珪素半導体装置１００の製造方法では、ステップＳ１１において、エッチバック法によりマスク１２の上面に堆積されたポリシリコンをエッチングする際に、マスク１２の上面に堆積されたポリシリコンが除去されて以降もエッチングを所定時間継続する。これにより、トレンチ外ポリシリコン１７ｂの上部がマスク１２の開口内に落ち込んだ状態にすることができる。また、このとき、トレンチ外ポリシリコン１７ｂの上面がソース領域４の上面より上方に位置するようにする。   In the method for manufacturing silicon carbide semiconductor device 100 according to the third embodiment of the present invention, when the polysilicon deposited on the upper surface of mask 12 is etched by the etch back method in step S11, it is deposited on the upper surface of mask 12. Etching is continued for a predetermined time after the polysilicon is removed. Thereby, the upper part of the polysilicon 17b outside the trench can be brought into a state where it falls into the opening of the mask 12. At this time, the upper surface of the out-trench polysilicon 17 b is positioned above the upper surface of the source region 4.

以上により、図９（ａ）に示す製造途中の炭化珪素半導体装置を得ることができる。本発明の実施の形態３では、誘導結合型のＲＩＥ法により、トレンチ外ポリシリコン１７ｂの上面がソース領域４の上面よりも５００ｎｍ上方に位置するところまで、エッチングを実施した。   As described above, the silicon carbide semiconductor device being manufactured shown in FIG. 9A can be obtained. In the third embodiment of the present invention, etching is performed by inductive coupling type RIE until the upper surface of the out-trench polysilicon 17b is located 500 nm above the upper surface of the source region 4.

次に、ステップＳ３１において、第１の層１５ａの上面及びマスク１２の上面上のゲート絶縁膜６の上面に、バリア層１６ａの材料及び金属層１６ｂの材料を形成する。金属層１６ｂの材料は、トレンチ外ポリシリコン１７ｂに接する箇所がないよう、トレンチ外ポリシリコン１７ｂと金属層１６ｂとの反応のバリアとなるバリア層１６ａの材料を形成した後に形成する。本発明の実施の形態３では、スパッタリング法により、バリア層１８の材料としてタングステンナイトライド（ＷＮ）を２ｎｍ、金属層１６ｂの材料としてタングステン（Ｗ）を３００ｎｍ形成した。以上により、図９（ｂ）に示す製造途中の炭化珪素半導体装置を得ることができる。   Next, in step S31, the material of the barrier layer 16a and the material of the metal layer 16b are formed on the upper surface of the first layer 15a and the upper surface of the gate insulating film 6 on the upper surface of the mask 12. The material of the metal layer 16b is formed after the material of the barrier layer 16a serving as a barrier for the reaction between the polysilicon 17b outside the trench and the metal layer 16b is formed so that there is no portion in contact with the polysilicon 17b outside the trench. In Embodiment 3 of the present invention, tungsten nitride (WN) was formed to 2 nm as a material for the barrier layer 18 and tungsten (W) was formed to 300 nm as a material for the metal layer 16b by sputtering. As described above, the silicon carbide semiconductor device being manufactured shown in FIG. 9B can be obtained.

金属層１６ｂの材料としては、他の金属を選択することが可能であるが、ステップＳ１３において層間絶縁膜８を形成する温度で変質せず、かつ層間絶縁膜８のウェットエッチングに耐性のある材料から選択する必要がある。層間絶縁膜８をＣＶＤ法で形成するために、金属層１６ｂの材料はＷ、Ｍｏ、Ｔａ、Ｔｉ等が適切であり、バリア層１６ａの材料はＷ、Ｍｏ、Ｔａ、Ｔｉの窒化物を使用することが望ましい。   As the material of the metal layer 16b, other metals can be selected. However, the material does not change at the temperature at which the interlayer insulating film 8 is formed in step S13 and is resistant to wet etching of the interlayer insulating film 8. You need to choose from. In order to form the interlayer insulating film 8 by the CVD method, W, Mo, Ta, Ti or the like is appropriate as the material of the metal layer 16b, and nitrides of W, Mo, Ta, Ti are used as the material of the barrier layer 16a. It is desirable to do.

次に、ステップＳ３２において、金属層１６ｂの材料をエッチバック法によりエッチングし、マスク１２の上面上のゲート絶縁膜６の上面に形成されたバリア層１６ａの材料及び金属層１６ｂの材料を除去する。以上により、図９（ｃ）に示す製造途中の炭化珪素半導体装置を得ることができる。本発明の実施の形態３では、上部がマスク１２の開口内に落ち込んだトレンチ外ポリシリコン１７ｂと、トレンチ内ポリシリコン１７ａとが第１の層１５ａとなる。ステップＳ２３以降は、本発明の実施の形態１のスッテプＳ１２以降と同様の工程を行う。   Next, in step S32, the material of the metal layer 16b is etched by an etch back method, and the material of the barrier layer 16a and the material of the metal layer 16b formed on the upper surface of the gate insulating film 6 on the upper surface of the mask 12 are removed. . Thus, the silicon carbide semiconductor device in the middle of manufacture shown in FIG. 9C can be obtained. In the third embodiment of the present invention, the outside-trench polysilicon 17b whose upper portion falls into the opening of the mask 12 and the in-trench polysilicon 17a become the first layer 15a. In step S23 and subsequent steps, the same steps as those in step S12 and subsequent steps of the first embodiment of the present invention are performed.

本発明の実施の形態３にかかる炭化珪素半導体装置１００は、本発明の実施の形態１にかかる炭化珪素半導体装置１００と同様に、ゲート電極７の上面をソース領域４の上面より上方に位置させ、ソース領域４に挟まれた位置における第１の幅Ａを、ソース領域４の上面より上方における第２の幅Ｂ以上としているので、本発明の実施の形態１と同様の効果を得ることができる。   Similar to silicon carbide semiconductor device 100 according to the first embodiment of the present invention, silicon carbide semiconductor device 100 according to the third embodiment of the present invention has the upper surface of gate electrode 7 positioned above the upper surface of source region 4. Since the first width A at the position sandwiched between the source regions 4 is equal to or larger than the second width B above the upper surface of the source region 4, the same effect as in the first embodiment of the present invention can be obtained. it can.

また、本発明の実施の形態３にかかる炭化珪素半導体装置１００は、本発明の実施の形態１にかかる炭化珪素半導体装置１００よりもさらにゲート電極の抵抗を低くできる。ゲート電極７は、金属層１６ｂを備えているので、ゲート電極７の一部に電気伝導率の高い金属が含まれているからである。また、本発明の実施の形態３にかかる炭化珪素半導体装置１００は、本発明の実施の形態２にかかる炭化珪素半導体装置１００よりもさらにゲート電極の抵抗を低くできる。本発明の実施の形態３にかかる炭化珪素半導体装置１００のゲート電極７に含まれる電気伝導率の高い金属の割合は、本発明の実施の形態２にかかる炭化珪素半導体装置１００のゲート電極７よりも高いからである。   In addition, silicon carbide semiconductor device 100 according to the third embodiment of the present invention can further lower the resistance of the gate electrode than silicon carbide semiconductor device 100 according to the first embodiment of the present invention. This is because the gate electrode 7 includes the metal layer 16b, so that a part of the gate electrode 7 contains a metal having high electrical conductivity. Further, silicon carbide semiconductor device 100 according to the third embodiment of the present invention can further reduce the resistance of the gate electrode as compared with silicon carbide semiconductor device 100 according to the second embodiment of the present invention. The ratio of the metal having high electrical conductivity contained in gate electrode 7 of silicon carbide semiconductor device 100 according to the third embodiment of the present invention is higher than that of gate electrode 7 of silicon carbide semiconductor device 100 according to the second embodiment of the present invention. Because it is expensive.

ここで、バリア層１６ａの下面がソース領域４の下面より低い高さに位置する場合を考える。このとき、ベース領域３の反転チャネル層が形成される箇所と、バリア層１６ａ及び金属層１６ｂがゲート絶縁膜６を介して対向することになる。ベース領域３の反転チャネル層が形成される高さに、ゲート絶縁膜６を介してポリシリコンを主材料とする第１の層１５ａではなくバリア層１６ａ及び金属層１６ｂが形成されると、第１の層１５ａが形成されていた場合よりも、炭化珪素半導体装置のしきい値電圧が高くなる。ベース領域３を形成しているＳｉＣと、バリア層１６ａ及び金属層１６ｂを形成している金属（本発明の実施の形態３ではＷ）との仕事関数の差が大きいためである。   Here, consider a case where the lower surface of the barrier layer 16 a is located at a lower height than the lower surface of the source region 4. At this time, the portion of the base region 3 where the inversion channel layer is formed faces the barrier layer 16a and the metal layer 16b with the gate insulating film 6 interposed therebetween. When the barrier layer 16a and the metal layer 16b are formed at the height at which the inversion channel layer of the base region 3 is formed, instead of the first layer 15a mainly made of polysilicon via the gate insulating film 6, The threshold voltage of the silicon carbide semiconductor device is higher than when one layer 15a is formed. This is because the work function difference between SiC forming the base region 3 and the metal forming the barrier layer 16a and the metal layer 16b (W in the third embodiment of the present invention) is large.

そのため、本発明の実施の形態３では、バリア層１６ａの下面をソース領域４の下面以上の高さに位置させている。さらに好ましくは、バリア層１６ａの下面は、ソース領域４の上面より上方に位置することである。ドリフト層２ａ、ベース領域３、ソース領域４等を形成するときの製造上の誤差により、炭化珪素半導体装置１００内でソース領域４の下面の位置にばらつきが生じる。そのため、ベース領域３の反転チャネル層が形成される高さに、ゲート絶縁膜６を介してバリア層１６ａ及び金属層１６ｂを確実に形成しないために、バリア層１６ａの下面は、ソース領域４の上面より上方に位置させることが好ましい。   Therefore, in the third embodiment of the present invention, the lower surface of the barrier layer 16a is positioned at a height higher than the lower surface of the source region 4. More preferably, the lower surface of the barrier layer 16 a is located above the upper surface of the source region 4. Due to manufacturing errors when forming the drift layer 2 a, the base region 3, the source region 4, etc., the position of the lower surface of the source region 4 varies within the silicon carbide semiconductor device 100. Therefore, in order not to reliably form the barrier layer 16a and the metal layer 16b via the gate insulating film 6 at the height at which the inversion channel layer of the base region 3 is formed, the lower surface of the barrier layer 16a It is preferable to be positioned above the upper surface.

また、バリア層１６ａの下面をソース領域４の上面より上方に位置させれば、バリア層１６ａ及び金属層１６ｂに含まれる金属原子がゲート絶縁膜６に拡散して、ゲート絶縁膜６を破壊するのを防ぐことができる。一般的に、ＳｉＣを基材とする半導体層に形成されたゲート絶縁膜の信頼性は、Ｓｉを基材とする半導体層に形成されたゲート絶縁膜よりも低いため、ゲート絶縁膜６は破壊されやすい状況にある。そのため、少しの金属原子の拡散でもゲート絶縁膜６は破壊されてしまうので、バリア層１６ａの下面をソース領域４の上面以上の高さに位置させることが好ましい。   If the lower surface of the barrier layer 16a is positioned above the upper surface of the source region 4, metal atoms contained in the barrier layer 16a and the metal layer 16b diffuse into the gate insulating film 6 and destroy the gate insulating film 6. Can be prevented. In general, since the reliability of the gate insulating film formed on the semiconductor layer based on SiC is lower than that of the gate insulating film formed on the semiconductor layer based on Si, the gate insulating film 6 is destroyed. The situation is easy to be done. For this reason, the gate insulating film 6 is destroyed even if a small amount of metal atoms diffuses. Therefore, it is preferable that the lower surface of the barrier layer 16a be positioned higher than the upper surface of the source region 4.

なお、本発明は、発明の範囲内において、各実施の形態を自由に組み合わせること、各実施の形態を適宜、変形、省略することが可能である。各実施の形態において例示された各構成要素の寸法、材質、形状、それらの相対配置などは、本発明が適用される装置の構成や各種条件により適宜変更されるものであり、本発明はそれらの例示に限定されるものではない。また、各図における各構成要素の寸法は、実際の寸法と異なる場合がある。   Note that the present invention can be freely combined with each other within the scope of the invention, and each embodiment can be appropriately modified or omitted. The dimensions, materials, shapes, relative arrangements, and the like of each component exemplified in each embodiment are appropriately changed according to the configuration of the apparatus to which the present invention is applied and various conditions. However, the present invention is not limited to these examples. Moreover, the dimension of each component in each figure may differ from an actual dimension.

１ 基板、２ａ ドリフト層、３ ベース領域、３ａ 高濃度ベース領域、４ ソース領域、５ トレンチ、６ ゲート絶縁膜、７ ゲート電極、７ａ トレンチ内ゲート電極、７ｂ トレンチ外ゲート電極、８ 層間絶縁膜、９ ソース電極、１０ 保護層、１１ ドレイン電極、１２ マスク、１４，１４ａ 金属膜、１５ａ 第１の層、１５ｂ 金属シリサイド層、１６ａ バリア層、１６ｂ 金属層、１７ａ トレンチ内ポリシリコン、１７ｂ トレンチ外ポリシリコン、１００ 炭化珪素半導体装置。   1 substrate, 2a drift layer, 3 base region, 3a high concentration base region, 4 source region, 5 trench, 6 gate insulating film, 7 gate electrode, 7a gate electrode in trench, 7b gate electrode outside trench, 8 interlayer insulating film, 9 source electrode, 10 protective layer, 11 drain electrode, 12 mask, 14, 14a metal film, 15a first layer, 15b metal silicide layer, 16a barrier layer, 16b metal layer, 17a polysilicon in trench, 17b poly outside trench Silicon, 100 Silicon carbide semiconductor device.

Claims (10)

第１導電型の炭化珪素からなる基板と、
前記基板の上面に形成された第１導電型のドリフト層と、
前記ドリフト層の上面に形成された第２導電型のベース領域と、
前記ベース領域の上面に形成された第１導電型のソース領域と、
前記ベース領域及び前記ソース領域を貫通したトレンチの側面及び下面に形成されたゲート絶縁膜と、
前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれ、上面が前記ソース領域の上面より上方に位置するゲート電極と、
前記ソース領域の上面に形成されたソース電極と、
を備え、
前記ゲート電極は、前記ソース領域に挟まれた位置における第１の幅が、前記ソース領域の上面より上方における第２の幅以上であること
を特徴とする炭化珪素半導体装置。 A substrate made of silicon carbide of the first conductivity type;
A first conductivity type drift layer formed on an upper surface of the substrate;
A base region of a second conductivity type formed on the upper surface of the drift layer;
A source region of a first conductivity type formed on an upper surface of the base region;
A gate insulating film formed on a side surface and a lower surface of a trench penetrating the base region and the source region;
A gate electrode embedded in the trench through the gate insulating film, the upper surface of which is located above the upper surface of the source region;
A source electrode formed on an upper surface of the source region;
With
The silicon carbide semiconductor device, wherein the gate electrode has a first width at a position sandwiched between the source regions equal to or greater than a second width above the upper surface of the source region. 前記ゲート電極は、前記第１の幅が前記第２の幅と同じであることを特徴とする請求項１に記載の炭化珪素半導体装置。   The silicon carbide semiconductor device according to claim 1, wherein the gate electrode has the first width equal to the second width. 前記ゲート電極は、前記第２の幅が上方へ向かって連続的に狭くなっていることを特徴とする請求項１に記載の炭化珪素半導体装置。   2. The silicon carbide semiconductor device according to claim 1, wherein the second width of the gate electrode is continuously narrowed upward. 前記ゲート電極は、ポリシリコンを主材料とすることを特徴とする請求項１から請求項３のいずれか１項に記載の炭化珪素半導体装置。   The silicon carbide semiconductor device according to claim 1, wherein the gate electrode is made of polysilicon as a main material. 前記ゲート電極は、
ポリシリコンを主材料とする第１の層と、
前記第１の層の上方に位置し、金属を含む第２の層と、
を備え、
前記第２の層の下面は、前記ソース領域の下面以上の高さに位置することを特徴とする請求項１から請求項３のいずれか１項に記載の炭化珪素半導体装置。 The gate electrode is
A first layer mainly composed of polysilicon;
A second layer located above the first layer and comprising a metal;
With
4. The silicon carbide semiconductor device according to claim 1, wherein a lower surface of the second layer is positioned at a height equal to or higher than a lower surface of the source region. 5. 前記第２の層の下面は、前記ソース領域の上面以上の高さに位置することを特徴とする請求項５に記載の炭化珪素半導体装置。   The silicon carbide semiconductor device according to claim 5, wherein a lower surface of the second layer is positioned at a height equal to or higher than an upper surface of the source region. 前記第２の層は、金属を主材料とする金属層と、前記第１の層と前記金属層との間に位置し、前記金属層の金属原子が前記第１の層へ拡散することを抑制するバリア層とを有することを特徴とする請求項５又は請求項６に記載の炭化珪素半導体装置。   The second layer is located between a metal layer mainly composed of a metal, the first layer, and the metal layer, and metal atoms of the metal layer diffuse to the first layer. The silicon carbide semiconductor device according to claim 5, further comprising a barrier layer to be suppressed. 前記ドリフト層は、前記ゲート電極の下面より下方に、第２導電型の保護層をさらに備えることを特徴とする請求項１から請求項７のいずれか１項に記載の炭化珪素半導体装置。   The silicon carbide semiconductor device according to claim 1, wherein the drift layer further includes a protective layer of a second conductivity type below the lower surface of the gate electrode. 第１導電型の炭化珪素からなる基板の上面に、第１導電型のドリフト層を形成する工程と、
前記ドリフト層の上面に、第２導電型のベース領域を形成する工程と、
前記ベース領域の上面に、第１導電型のソース領域を形成する工程と、
前記ソース領域の上面にマスクを形成し、前記マスクに開口を形成する工程と、
前記開口に沿って、前記ベース領域及び前記ソース領域を貫通するトレンチを形成する工程と、
前記トレンチの側面及び下面にゲート絶縁膜を形成する工程と、
前記トレンチ及び前記開口内にゲート電極を形成する工程と、
前記ソース領域の上面にソース電極を形成する工程と、
を備えた炭化珪素半導体装置の製造方法。 Forming a drift layer of the first conductivity type on the upper surface of the substrate made of silicon carbide of the first conductivity type;
Forming a second conductivity type base region on the upper surface of the drift layer;
Forming a source region of a first conductivity type on the upper surface of the base region;
Forming a mask on the upper surface of the source region, and forming an opening in the mask;
Forming a trench through the base region and the source region along the opening;
Forming a gate insulating film on a side surface and a lower surface of the trench;
Forming a gate electrode in the trench and the opening;
Forming a source electrode on the upper surface of the source region;
A method for manufacturing a silicon carbide semiconductor device comprising: 前記ゲート電極を形成する工程は、
前記トレンチ及び前記開口内にポリシリコンを埋め込む工程と、
前記ポリシリコンの上面に金属層を形成する工程と、
を有することを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。 The step of forming the gate electrode includes:
Burying polysilicon in the trench and the opening;
Forming a metal layer on the upper surface of the polysilicon;
The method for manufacturing a silicon carbide semiconductor device according to claim 9, wherein:
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