JP2016194929A - マイクロプロセッサ内において複数のレジスタユニットからの対応する半語ユニットを結合するための方法及びシステム - Google Patents
マイクロプロセッサ内において複数のレジスタユニットからの対応する半語ユニットを結合するための方法及びシステム Download PDFInfo
- Publication number
- JP2016194929A JP2016194929A JP2016100520A JP2016100520A JP2016194929A JP 2016194929 A JP2016194929 A JP 2016194929A JP 2016100520 A JP2016100520 A JP 2016100520A JP 2016100520 A JP2016100520 A JP 2016100520A JP 2016194929 A JP2016194929 A JP 2016194929A
- Authority
- JP
- Japan
- Prior art keywords
- unit
- units
- register
- halfword
- source register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 30
- 230000002194 synthesizing effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 239000006249 magnetic particle Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30025—Format conversion instructions, e.g. Floating-Point to Integer, decimal conversion
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Executing Machine-Instructions (AREA)
- Advance Control (AREA)
Abstract
Description
ここで、RS及びRTは、各々の最上位又は高半語ユニットH及び最下位又は低半語ユニットLを有するソースレジスタユニットである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[C1]
コンピュータによって読み取り可能な媒体であって、
前記媒体内に含まれる複数の実行可能な命令のうちの1つの命令であって、処理システム内において実行されたときに、前記処理システムに、
レジスタファイル構造内の少なくとも2つのソースレジスタユニットからの対応する半語ユニットを結合させ前記対応する半語ユニットを、結果的に得られた行き先レジスタユニットの各々の部分の中に入力させる命令、を具備する、コンピュータによって読み取り可能な媒体。
[C2]
各ソースレジスタユニットは、32ビットの幅のレジスタユニットであり、前記結果的に得られた行き先レジスタユニットは、64ビットの幅のレジスタユニットであるC1に記載のコンピュータによって読み取り可能な媒体。
[C3]
各半語ユニットは、16ビットの幅のユニットであるC2に記載のコンピュータによって読み取り可能な媒体
[C4]
前記命令の実行は、さらに、前記処理システムに、前記少なくとも2つの異種のソースレジスタユニットからの前記対応する半語ユニットと関連づけられたデータを、前記結果的に得られた行き先レジスタユニットの前記各々の部分の中に合成させるC1に記載のコンピュータによって読み取り可能な媒体。
[C5]
前記命令の実行は、さらに、前記処理システムに、前記少なくとも2つのソースレジスタユニットと関連づけられたデータをメモリから取り出させ、前記データを前記各々のソースレジスタユニット内に格納させ、前記対応する半語ユニットと関連づけられたデータを前記各々のソースレジスタユニットから取り出させ、前記対応する半語ユニットと関連づけられた前記データを前記結果的に得られた行き先レジスタユニットの前記各々の部分の中に合成させるC1に記載のコンピュータによって読み取り可能な媒体。
[C6]
前記処理システムは、デジタル信号プロセッサであるC1に記載のコンピュータによって読み取り可能な媒体。
[C7]
前記少なくとも2つのソースレジスタユニットは、異種であるC1に記載のコンピュータによって読み取り可能な媒体。
[C8]
前記命令の実行は、さらに、前記処理システムに、前記少なくとも2つのソースレジスタユニットの各々から最上位半語ユニットを取り出させ、前記最上位半語ユニットを前記行き先レジスタユニットの最上位部分内に入力させるC1に記載のコンピュータによって読み取り可能な媒体。
[C9]
前記命令の実行は、さらに、前記処理システムに、前記少なくとも2つのソースレジスタユニットの各々から最下位半語ユニットを取り出させ、前記最下位半語ユニットを前記行き先レジスタユニットの最下位部分内に入力させるC8に記載のコンピュータによって読み取り可能な媒体。
[C10]
方法であって、
実行可能な命令を受け取ることと、
レジスタファイル構造内の少なくとも2つの異種のソースレジスタユニットからの対応する半語ユニットを結合し、
前記対応する半語ユニットを、結果的に得られた行き先レジスタユニットの各々の部分の中に入力するための前記命令を実行すること、とを具備する、方法。
[C11]
各ソースレジスタユニットは、32ビットの幅のレジスタユニットであり、前記結果的に得られた行き先レジスタユニットは、64ビットの幅のレジスタユニットであるC10に記載の方法。
[C12]
各半語ユニットは、16ビットの幅のユニットであるC11に記載の方法。
[C13]
前記実行することは、さらに、前記少なくとも2つの異種のソースレジスタユニットからの前記対応する半語ユニットと関連づけられたデータを、前記結果的に得られた行き先レジスタユニットの前記各々の部分の中に合成することを具備するC10に記載の方法。
[C14]
前記実行することは、
前記少なくとも2つのソースレジスタユニットと関連づけられたデータをメモリから取り出すことと、
前記データを前記各々のソースレジスタユニット内に格納することと、
前記対応する半語ユニットと関連づけられたデータを前記各々のソースレジスタユニットから取り出すことと、
前記対応する半語ユニットと関連づけられた前記データを前記結果的に得られた行き先レジスタユニットの前記各々の部分の中に合成すること、とをさらに具備するC10に記載の方法。
[C15]
前記処理システムは、デジタル信号プロセッサであるC10に記載の方法。
[C16]
前記少なくとも2つのソースレジスタユニットは、異種であるC10に記載の方法。
[C17]
前記実行することは、
前記少なくとも2つのソースレジスタユニットの各々から最上位半語ユニットを取り出すことと、
前記最上位半語ユニットを前記行き先レジスタユニットの最上位部分内に入力すること、とをさらに具備するC10に記載の方法。
[C18]
前記実行することは、
前記少なくとも2つのソースレジスタユニットの各々から最下位半語ユニットを取り出すことと、
前記最下位半語ユニットを前記行き先レジスタユニットの最下位部分内に入力すること、とをさらに具備するC17に記載の方法。
[C19]
装置であって、
少なくとも1つの命令を具備するパケットを格納するためのメモリと、
前記メモリに結合されたプロセッサであって、処理ユニットと前記処理ユニットに結合されたレジスタファイル構造とをさらに具備するプロセッサと、を具備し、
前記処理ユニットは、
前記レジスタファイル構造内の少なくとも2つのソースレジスタユニットからの対応する半語ユニットを結合し、前記対応する半語ユニットを、結果的に得られた行き先レジスタユニットの各々の部分の中に入力する前記パケット内の命令を実行する、装置。
[C20]
各ソースレジスタユニットは、32ビットの幅のレジスタユニットであり、前記結果的に得られた行き先レジスタユニットは、64ビットの幅のレジスタユニットであるC19に記載の装置。
[C21]
各半語ユニットは、16ビットの幅のユニットであるC20に記載の装置。
[C22]
前記処理ユニットは、さらに、前記少なくとも2つの異種のソースレジスタユニットからの前記対応する半語ユニットと関連づけられたデータを、前記結果的に得られた行き先レジスタユニットの前記各々の部分の中に合成するC19に記載の装置。
[C23]
前記処理ユニットは、さらに、前記少なくとも2つのソースレジスタユニットと関連づけられたデータを前記メモリから取り出し、前記データを前記各々のソースレジスタユニット内に格納し、前記対応する半語ユニットと関連づけられたデータを前記各々のソースレジスタユニットから取り出すことと、前記対応する半語ユニットと関連づけられた前記データを前記結果的に得られた行き先レジスタユニットの前記各々の部分の中に合成するC19に記載の装置。
[C24]
前記プロセッサは、デジタル信号プロセッサであるC19に記載の装置。
[C25]
前記少なくとも2つのソースレジスタユニットは、異種であるC19に記載の装置。
[C26]
前記処理ユニットは、さらに、前記少なくとも2つのソースレジスタユニットの各々から最上位半語ユニットを取り出し、前記最上位半語ユニットを前記行き先レジスタユニットの最上位部分内に入力するC19に記載の装置。
[C27]
前記処理ユニットは、さらに、前記少なくとも2つのソースレジスタユニットの各々から最下位半語ユニットを取り出し、前記最下位半語ユニットを前記行き先レジスタユニットの最下位部分内に入力するC26に記載の装置。
[C28]
装置であって、
実行可能な命令を受け取るための手段と、
レジスタファイル構造内の少なくとも2つの異種のソースレジスタユニットからの対応する半語ユニットを結合し、
前記対応する半語ユニットを、結果的に得られた行き先レジスタユニットの各々の部分の中に入力するための前記命令を実行するための手段と、を具備する、装置。
[C29]
各ソースレジスタユニットは、32ビットの幅のレジスタユニットであり、前記結果的に得られた行き先レジスタユニットは、64ビットの幅のレジスタユニットであるC28に記載の装置。
[C30]
各半語ユニットは、16ビットの幅のユニットであるC29に記載の装置。
[C31]
さらに、前記少なくとも2つの異種のソースレジスタユニットからの前記対応する半語ユニットと関連づけられたデータを、前記結果的に得られた行き先レジスタユニットの前記各々の部分の中に合成するための手段、を具備する、C28に記載の装置。 [C32]
前記少なくとも2つのソースレジスタユニットと関連づけられたデータをメモリから取り出すための手段と、
前記データを前記各々のソースレジスタユニット内に格納するための手段と、
前記対応する半語ユニットと関連づけられたデータを前記各々のソースレジスタユニットから取り出すための手段と、
前記対応する半語ユニットと関連づけられた前記データを前記結果的に得られた行き先レジスタユニットの前記各々の部分の中に合成するための手段と、をさらに具備するC28に記載の装置。
[C33]
前記少なくとも2つのソースレジスタユニットは、異種であるC28に記載の装置。
[C34]
前記少なくとも2つのソースレジスタユニットの各々から最上位半語ユニットを取り出すための手段と、
前記最上位半語ユニットを前記行き先レジスタユニットの最上位部分内に入力するための手段と、をさらに具備する、C28に記載の装置。
[C35]
前記少なくとも2つのソースレジスタユニットの各々から最下位半語ユニットを取り出すための手段と、
前記最下位半語ユニットを前記行き先レジスタユニットの最下位部分内に入力するための手段と、をさらに具備する、C34に記載の装置。
Claims (35)
- コンピュータによって読み取り可能な媒体であって、
前記媒体内に含まれる複数の実行可能な命令のうちの1つの命令であって、処理システム内において実行されたときに、前記処理システムに、
レジスタファイル構造内の少なくとも2つのソースレジスタユニットからの対応する半語ユニットを結合させ前記対応する半語ユニットを、結果的に得られた行き先レジスタユニットの各々の部分の中に入力させる命令、を具備する、コンピュータによって読み取り可能な媒体。 - 各ソースレジスタユニットは、32ビットの幅のレジスタユニットであり、前記結果的に得られた行き先レジスタユニットは、64ビットの幅のレジスタユニットである請求項1に記載のコンピュータによって読み取り可能な媒体。
- 各半語ユニットは、16ビットの幅のユニットである請求項2に記載のコンピュータによって読み取り可能な媒体
- 前記命令の実行は、さらに、前記処理システムに、前記少なくとも2つの異種のソースレジスタユニットからの前記対応する半語ユニットと関連づけられたデータを、前記結果的に得られた行き先レジスタユニットの前記各々の部分の中に合成させる請求項1に記載のコンピュータによって読み取り可能な媒体。
- 前記命令の実行は、さらに、前記処理システムに、前記少なくとも2つのソースレジスタユニットと関連づけられたデータをメモリから取り出させ、前記データを前記各々のソースレジスタユニット内に格納させ、前記対応する半語ユニットと関連づけられたデータを前記各々のソースレジスタユニットから取り出させ、前記対応する半語ユニットと関連づけられた前記データを前記結果的に得られた行き先レジスタユニットの前記各々の部分の中に合成させる請求項1に記載のコンピュータによって読み取り可能な媒体。
- 前記処理システムは、デジタル信号プロセッサである請求項1に記載のコンピュータによって読み取り可能な媒体。
- 前記少なくとも2つのソースレジスタユニットは、異種である請求項1に記載のコンピュータによって読み取り可能な媒体。
- 前記命令の実行は、さらに、前記処理システムに、前記少なくとも2つのソースレジスタユニットの各々から最上位半語ユニットを取り出させ、前記最上位半語ユニットを前記行き先レジスタユニットの最上位部分内に入力させる請求項1に記載のコンピュータによって読み取り可能な媒体。
- 前記命令の実行は、さらに、前記処理システムに、前記少なくとも2つのソースレジスタユニットの各々から最下位半語ユニットを取り出させ、前記最下位半語ユニットを前記行き先レジスタユニットの最下位部分内に入力させる請求項8に記載のコンピュータによって読み取り可能な媒体。
- 方法であって、
実行可能な命令を受け取ることと、
レジスタファイル構造内の少なくとも2つの異種のソースレジスタユニットからの対応する半語ユニットを結合し、
前記対応する半語ユニットを、結果的に得られた行き先レジスタユニットの各々の部分の中に入力するための前記命令を実行すること、とを具備する、方法。 - 各ソースレジスタユニットは、32ビットの幅のレジスタユニットであり、前記結果的に得られた行き先レジスタユニットは、64ビットの幅のレジスタユニットである請求項10に記載の方法。
- 各半語ユニットは、16ビットの幅のユニットである請求項11に記載の方法。
- 前記実行することは、さらに、前記少なくとも2つの異種のソースレジスタユニットからの前記対応する半語ユニットと関連づけられたデータを、前記結果的に得られた行き先レジスタユニットの前記各々の部分の中に合成することを具備する請求項10に記載の方法。
- 前記実行することは、
前記少なくとも2つのソースレジスタユニットと関連づけられたデータをメモリから取り出すことと、
前記データを前記各々のソースレジスタユニット内に格納することと、
前記対応する半語ユニットと関連づけられたデータを前記各々のソースレジスタユニットから取り出すことと、
前記対応する半語ユニットと関連づけられた前記データを前記結果的に得られた行き先レジスタユニットの前記各々の部分の中に合成すること、とをさらに具備する請求項10に記載の方法。 - 前記処理システムは、デジタル信号プロセッサである請求項10に記載の方法。
- 前記少なくとも2つのソースレジスタユニットは、異種である請求項10に記載の方法。
- 前記実行することは、
前記少なくとも2つのソースレジスタユニットの各々から最上位半語ユニットを取り出すことと、
前記最上位半語ユニットを前記行き先レジスタユニットの最上位部分内に入力すること、とをさらに具備する請求項10に記載の方法。 - 前記実行することは、
前記少なくとも2つのソースレジスタユニットの各々から最下位半語ユニットを取り出すことと、
前記最下位半語ユニットを前記行き先レジスタユニットの最下位部分内に入力すること、とをさらに具備する請求項17に記載の方法。 - 装置であって、
少なくとも1つの命令を具備するパケットを格納するためのメモリと、
前記メモリに結合されたプロセッサであって、処理ユニットと前記処理ユニットに結合されたレジスタファイル構造とをさらに具備するプロセッサと、を具備し、
前記処理ユニットは、
前記レジスタファイル構造内の少なくとも2つのソースレジスタユニットからの対応する半語ユニットを結合し、前記対応する半語ユニットを、結果的に得られた行き先レジスタユニットの各々の部分の中に入力する前記パケット内の命令を実行する、装置。 - 各ソースレジスタユニットは、32ビットの幅のレジスタユニットであり、前記結果的に得られた行き先レジスタユニットは、64ビットの幅のレジスタユニットである請求項19に記載の装置。
- 各半語ユニットは、16ビットの幅のユニットである請求項20に記載の装置。
- 前記処理ユニットは、さらに、前記少なくとも2つの異種のソースレジスタユニットからの前記対応する半語ユニットと関連づけられたデータを、前記結果的に得られた行き先レジスタユニットの前記各々の部分の中に合成する請求項19に記載の装置。
- 前記処理ユニットは、さらに、前記少なくとも2つのソースレジスタユニットと関連づけられたデータを前記メモリから取り出し、前記データを前記各々のソースレジスタユニット内に格納し、前記対応する半語ユニットと関連づけられたデータを前記各々のソースレジスタユニットから取り出すことと、前記対応する半語ユニットと関連づけられた前記データを前記結果的に得られた行き先レジスタユニットの前記各々の部分の中に合成する請求項19に記載の装置。
- 前記プロセッサは、デジタル信号プロセッサである請求項19に記載の装置。
- 前記少なくとも2つのソースレジスタユニットは、異種である請求項19に記載の装置。
- 前記処理ユニットは、さらに、前記少なくとも2つのソースレジスタユニットの各々から最上位半語ユニットを取り出し、前記最上位半語ユニットを前記行き先レジスタユニットの最上位部分内に入力する請求項19に記載の装置。
- 前記処理ユニットは、さらに、前記少なくとも2つのソースレジスタユニットの各々から最下位半語ユニットを取り出し、前記最下位半語ユニットを前記行き先レジスタユニットの最下位部分内に入力する請求項26に記載の装置。
- 装置であって、
実行可能な命令を受け取るための手段と、
レジスタファイル構造内の少なくとも2つの異種のソースレジスタユニットからの対応する半語ユニットを結合し、
前記対応する半語ユニットを、結果的に得られた行き先レジスタユニットの各々の部分の中に入力するための前記命令を実行するための手段と、を具備する、装置。 - 各ソースレジスタユニットは、32ビットの幅のレジスタユニットであり、前記結果的に得られた行き先レジスタユニットは、64ビットの幅のレジスタユニットである請求項28に記載の装置。
- 各半語ユニットは、16ビットの幅のユニットである請求項29に記載の装置。
- さらに、前記少なくとも2つの異種のソースレジスタユニットからの前記対応する半語ユニットと関連づけられたデータを、前記結果的に得られた行き先レジスタユニットの前記各々の部分の中に合成するための手段、を具備する、請求項28に記載の装置。
- 前記少なくとも2つのソースレジスタユニットと関連づけられたデータをメモリから取り出すための手段と、
前記データを前記各々のソースレジスタユニット内に格納するための手段と、
前記対応する半語ユニットと関連づけられたデータを前記各々のソースレジスタユニットから取り出すための手段と、
前記対応する半語ユニットと関連づけられた前記データを前記結果的に得られた行き先レジスタユニットの前記各々の部分の中に合成するための手段と、をさらに具備する請求項28に記載の装置。 - 前記少なくとも2つのソースレジスタユニットは、異種である請求項28に記載の装置。
- 前記少なくとも2つのソースレジスタユニットの各々から最上位半語ユニットを取り出すための手段と、
前記最上位半語ユニットを前記行き先レジスタユニットの最上位部分内に入力するための手段と、をさらに具備する、請求項28に記載の装置。 - 前記少なくとも2つのソースレジスタユニットの各々から最下位半語ユニットを取り出すための手段と、
前記最下位半語ユニットを前記行き先レジスタユニットの最下位部分内に入力するための手段と、をさらに具備する、請求項34に記載の装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/431,300 US8127117B2 (en) | 2006-05-10 | 2006-05-10 | Method and system to combine corresponding half word units from multiple register units within a microprocessor |
US11/431,300 | 2006-05-10 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013142053A Division JP6242615B2 (ja) | 2006-05-10 | 2013-07-05 | マイクロプロセッサ内において複数のレジスタユニットからの対応する半語ユニットを結合するための方法及びシステム |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018090567A Division JP2018156672A (ja) | 2006-05-10 | 2018-05-09 | マイクロプロセッサ内において複数のレジスタユニットからの対応する半語ユニットを結合するための方法及びシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016194929A true JP2016194929A (ja) | 2016-11-17 |
JP2016194929A5 JP2016194929A5 (ja) | 2017-03-02 |
Family
ID=38561190
Family Applications (4)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009510126A Withdrawn JP2009536774A (ja) | 2006-05-10 | 2007-05-07 | マイクロプロセッサ内において複数のレジスタユニットからの対応する半語ユニットを結合するための方法及びシステム |
JP2013142053A Active JP6242615B2 (ja) | 2006-05-10 | 2013-07-05 | マイクロプロセッサ内において複数のレジスタユニットからの対応する半語ユニットを結合するための方法及びシステム |
JP2016100520A Pending JP2016194929A (ja) | 2006-05-10 | 2016-05-19 | マイクロプロセッサ内において複数のレジスタユニットからの対応する半語ユニットを結合するための方法及びシステム |
JP2018090567A Pending JP2018156672A (ja) | 2006-05-10 | 2018-05-09 | マイクロプロセッサ内において複数のレジスタユニットからの対応する半語ユニットを結合するための方法及びシステム |
Family Applications Before (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009510126A Withdrawn JP2009536774A (ja) | 2006-05-10 | 2007-05-07 | マイクロプロセッサ内において複数のレジスタユニットからの対応する半語ユニットを結合するための方法及びシステム |
JP2013142053A Active JP6242615B2 (ja) | 2006-05-10 | 2013-07-05 | マイクロプロセッサ内において複数のレジスタユニットからの対応する半語ユニットを結合するための方法及びシステム |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018090567A Pending JP2018156672A (ja) | 2006-05-10 | 2018-05-09 | マイクロプロセッサ内において複数のレジスタユニットからの対応する半語ユニットを結合するための方法及びシステム |
Country Status (6)
Country | Link |
---|---|
US (1) | US8127117B2 (ja) |
EP (1) | EP2027533A2 (ja) |
JP (4) | JP2009536774A (ja) |
KR (1) | KR100988964B1 (ja) |
CN (2) | CN104133748B (ja) |
WO (1) | WO2007134013A2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8127117B2 (en) * | 2006-05-10 | 2012-02-28 | Qualcomm Incorporated | Method and system to combine corresponding half word units from multiple register units within a microprocessor |
US8417922B2 (en) * | 2006-08-02 | 2013-04-09 | Qualcomm Incorporated | Method and system to combine multiple register units within a microprocessor |
JP2011242995A (ja) * | 2010-05-18 | 2011-12-01 | Toshiba Corp | 半導体装置 |
US20120254589A1 (en) * | 2011-04-01 | 2012-10-04 | Jesus Corbal San Adrian | System, apparatus, and method for aligning registers |
KR101783312B1 (ko) | 2011-11-15 | 2017-10-10 | 삼성전자주식회사 | 클러스터 간의 통신으로 인한 오버헤드를 최소화하는 장치 및 방법 |
JP5701930B2 (ja) * | 2013-04-22 | 2015-04-15 | 株式会社東芝 | 半導体装置 |
US11593117B2 (en) | 2018-06-29 | 2023-02-28 | Qualcomm Incorporated | Combining load or store instructions |
KR20200069544A (ko) | 2018-12-07 | 2020-06-17 | 대우조선해양 주식회사 | 파이프 시편 절단용 지그기구 |
KR102663496B1 (ko) * | 2022-08-02 | 2024-05-08 | 이화여자대학교 산학협력단 | 프로세서의 레지스터 캐시 인덱스 결정 방법 및 이를 수행하는 전자 장치 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10512988A (ja) * | 1995-09-01 | 1998-12-08 | フィリップス エレクトロニクス ノース アメリカ コーポレイション | プロセッサのカスタム動作のための方法及び装置 |
JPH11511575A (ja) * | 1995-08-31 | 1999-10-05 | インテル・コーポレーション | パック・データを処理する1組の命令 |
JP2005174293A (ja) * | 2003-12-09 | 2005-06-30 | Arm Ltd | データ要素に対するデータ処理操作を並列に実行するためのデータ処理装置及び方法 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL7317545A (nl) * | 1973-12-21 | 1975-06-24 | Philips Nv | Geheugensysteem met hoofd- en buffergeheugen. |
JPH0415832A (ja) * | 1990-05-09 | 1992-01-21 | Nec Corp | 障害処理方式 |
US5564056A (en) * | 1994-03-01 | 1996-10-08 | Intel Corporation | Method and apparatus for zero extension and bit shifting to preserve register parameters in a microprocessor utilizing register renaming |
DE69524862T2 (de) | 1995-05-16 | 2002-11-07 | Oce Tech Bv | Druckersystem, das ein Kommunikationssteuerungsgerät beinhaltet |
GB9509987D0 (en) | 1995-05-17 | 1995-07-12 | Sgs Thomson Microelectronics | Manipulation of data |
GB9509988D0 (en) * | 1995-05-17 | 1995-07-12 | Sgs Thomson Microelectronics | Matrix transposition |
US5933650A (en) * | 1997-10-09 | 1999-08-03 | Mips Technologies, Inc. | Alignment and ordering of vector elements for single instruction multiple data processing |
US6052522A (en) | 1997-10-30 | 2000-04-18 | Infineon Technologies North America Corporation | Method and apparatus for extracting data stored in concatenated registers |
CN1198208C (zh) * | 1999-05-13 | 2005-04-20 | Arc国际美国控股公司 | 流水线处理器内用于松散寄存器编码的方法和装置 |
US6463525B1 (en) * | 1999-08-16 | 2002-10-08 | Sun Microsystems, Inc. | Merging single precision floating point operands |
US6631460B1 (en) * | 2000-04-27 | 2003-10-07 | Institute For The Development Of Emerging Architectures, L.L.C. | Advanced load address table entry invalidation based on register address wraparound |
WO2001086431A1 (en) * | 2000-05-05 | 2001-11-15 | Lee Ruby B | A method and system for performing subword permutation instructions for use in two-dimensional multimedia processing |
US7228403B2 (en) | 2000-12-23 | 2007-06-05 | International Business Machines Corporation | Method for handling 32 bit results for an out-of-order processor with a 64 bit architecture |
JP3776732B2 (ja) | 2001-02-02 | 2006-05-17 | 株式会社東芝 | プロセッサ装置 |
US7103756B2 (en) * | 2002-09-30 | 2006-09-05 | Hewlett-Packard Development Company, L.P. | Data processor with individually writable register subword locations |
US7689641B2 (en) * | 2003-06-30 | 2010-03-30 | Intel Corporation | SIMD integer multiply high with round and shift |
GB2409066B (en) * | 2003-12-09 | 2006-09-27 | Advanced Risc Mach Ltd | A data processing apparatus and method for moving data between registers and memory |
US7376813B2 (en) * | 2004-03-04 | 2008-05-20 | Texas Instruments Incorporated | Register move instruction for section select of source operand |
US7237096B1 (en) * | 2004-04-05 | 2007-06-26 | Sun Microsystems, Inc. | Storing results of producer instructions to facilitate consumer instruction dependency tracking |
US8621444B2 (en) * | 2004-06-01 | 2013-12-31 | The Regents Of The University Of California | Retargetable instruction set simulators |
US8127117B2 (en) * | 2006-05-10 | 2012-02-28 | Qualcomm Incorporated | Method and system to combine corresponding half word units from multiple register units within a microprocessor |
-
2006
- 2006-05-10 US US11/431,300 patent/US8127117B2/en active Active
-
2007
- 2007-05-07 CN CN201410348018.0A patent/CN104133748B/zh active Active
- 2007-05-07 EP EP07761978A patent/EP2027533A2/en not_active Ceased
- 2007-05-07 JP JP2009510126A patent/JP2009536774A/ja not_active Withdrawn
- 2007-05-07 WO PCT/US2007/068394 patent/WO2007134013A2/en active Application Filing
- 2007-05-07 KR KR1020087029921A patent/KR100988964B1/ko active IP Right Grant
- 2007-05-07 CN CNA2007800165248A patent/CN101438236A/zh active Pending
-
2013
- 2013-07-05 JP JP2013142053A patent/JP6242615B2/ja active Active
-
2016
- 2016-05-19 JP JP2016100520A patent/JP2016194929A/ja active Pending
-
2018
- 2018-05-09 JP JP2018090567A patent/JP2018156672A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11511575A (ja) * | 1995-08-31 | 1999-10-05 | インテル・コーポレーション | パック・データを処理する1組の命令 |
JPH10512988A (ja) * | 1995-09-01 | 1998-12-08 | フィリップス エレクトロニクス ノース アメリカ コーポレイション | プロセッサのカスタム動作のための方法及び装置 |
JP2005174293A (ja) * | 2003-12-09 | 2005-06-30 | Arm Ltd | データ要素に対するデータ処理操作を並列に実行するためのデータ処理装置及び方法 |
Also Published As
Publication number | Publication date |
---|---|
EP2027533A2 (en) | 2009-02-25 |
US8127117B2 (en) | 2012-02-28 |
CN104133748B (zh) | 2018-10-19 |
JP2013242892A (ja) | 2013-12-05 |
US20070266226A1 (en) | 2007-11-15 |
KR20090009959A (ko) | 2009-01-23 |
CN101438236A (zh) | 2009-05-20 |
WO2007134013B1 (en) | 2008-02-14 |
JP6242615B2 (ja) | 2017-12-06 |
WO2007134013A2 (en) | 2007-11-22 |
WO2007134013A3 (en) | 2008-01-10 |
JP2009536774A (ja) | 2009-10-15 |
JP2018156672A (ja) | 2018-10-04 |
KR100988964B1 (ko) | 2010-10-20 |
CN104133748A (zh) | 2014-11-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6242615B2 (ja) | マイクロプロセッサ内において複数のレジスタユニットからの対応する半語ユニットを結合するための方法及びシステム | |
JP5680709B2 (ja) | マイクロプロセッサ内の複数のレジスタ部を組み合わせる方法およびシステム | |
JP3547482B2 (ja) | 情報処理装置 | |
US7558942B1 (en) | Memory mapped register file and method for accessing the same | |
JP3618822B2 (ja) | 可変サイズのオペランドを利用してオペレーションを実行するプロセッサ、ならびにそれにおけるデータ処理装置およびオペランドデータを処理する方法 | |
US7730285B1 (en) | Data processing system with partial bypass reorder buffer and combined load/store arithmetic logic unit and processing method thereof | |
CN103098020B (zh) | 由多个指令集使用的寄存器间映射 | |
JP6466388B2 (ja) | 方法及び装置 | |
JPH09311786A (ja) | データ処理装置 | |
JP2007533006A (ja) | 複合命令形式および複合オペレーション形式を有するプロセッサ | |
JP2004171573A (ja) | 新規な分割命令トランズアクションモデルを使用して構築したコプロセッサ拡張アーキテクチャ | |
JP2014182796A (ja) | 書き込みマスク・レジスタの末尾の最下位マスキング・ビットを判定するためのシステム、装置、および方法 | |
JP5326314B2 (ja) | プロセサおよび情報処理装置 | |
KR101056553B1 (ko) | 마이크로프로세서 내에서 시프팅 및 라운딩 연산들을 수행하기 위한 방법 및 시스템 | |
JP5732139B2 (ja) | データ要素の条件付き選択 | |
KR101635856B1 (ko) | 데이터 요소에 있는 비트들의 제로화를 위한 시스템, 장치, 및 방법 | |
US11775310B2 (en) | Data processing system having distrubuted registers | |
JP5794172B2 (ja) | プロセッサ、システムおよびプロセッサの動作方法 | |
JP2005134987A (ja) | パイプライン演算処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160620 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160620 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170123 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170822 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170925 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20180109 |