JP2016154904A - Game machine - Google Patents
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Abstract
Description
本発明は、遊技動作に起因する抽選処理によって大当り状態を発生させる遊技機に関し、特に、高度なランプ演出などを安定して実行できる遊技機に関する。 The present invention relates to a gaming machine that generates a big hit state by a lottery process caused by a gaming operation, and more particularly to a gaming machine that can stably execute an advanced lamp effect or the like.
パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、7・7・7などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰り返し開放されて、遊技者に有利な遊技状態を発生させている。 A ball game machine such as a pachinko machine has a symbol start opening provided on the game board, a symbol display section for displaying a series of symbol variation patterns by a plurality of display symbols, and a big winning opening for opening and closing the opening and closing plate. Configured. When the detection switch provided at the symbol start port detects the passage of the game ball, the winning state is entered, and after the game ball is paid out as a prize ball, the display symbol is changed for a predetermined time in the symbol display section. Thereafter, when the symbol stops in a predetermined manner such as 7, 7, 7, etc., a big hit state is established, and the big winning opening is repeatedly opened to generate a gaming state advantageous to the player.
このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を20秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。 Whether or not to generate such a game state is determined by a jackpot lottery executed on the condition that a game ball has won at the symbol start opening, and the above symbol variation operation is based on this lottery result. It has become a thing. For example, when the lottery result is in a winning state, an effect operation called reach action or the like is executed for about 20 seconds, and then the special symbols are aligned. On the other hand, a similar reach action may be executed even in the case of a lost state. In this case, the player pays close attention to the big hit state and pays close attention to the transition of the performance operation. When the predetermined symbols are aligned on the stop line at the end of the symbol variation operation, the player is guaranteed to be in the big hit state.
上記した演出動作は、液晶表示装置での画像演出が中心となるが、この画像演出に連動して、各種のランプを点滅させるランプ演出や、遊技者を盛り上げる音声を出力する音声演出や、可動物が移動する可動演出などが実行される。そして、これらの遊技演出を豊富化すればするほど、各制御動作に時間を要するので、回路構成や制御動作を最適化することが望まれる。 The above-mentioned performance operation is centered on the image production on the liquid crystal display device. In conjunction with this image production, a lamp production that blinks various lamps, an audio production that outputs a sound that excites the player, Movable effects such as moving animals are executed. And as these game effects are enriched, it takes time for each control operation, so it is desirable to optimize the circuit configuration and control operation.
かかる観点からランプ演出を検討すると、各ランプの点灯/消灯状態を規定する駆動データを、一連のシリアルデータとして伝送する構成を採る場合、配線数が抑制できる利点がある。 Examining the lamp effect from such a viewpoint, there is an advantage that the number of wirings can be suppressed when adopting a configuration in which drive data defining the on / off state of each lamp is transmitted as a series of serial data.
しかし、通常の構成では、ランプの個数に対応してCPUの処理負担が増加するので、他の制御動作に使用可能な制御時間が減少するという問題がある(例えば、特許文献1の図108など)。また、回転体に多数のランプを配置して、回転中のランプを適宜に点灯制御する方法は知られているが(特許文献2)、この構成では、駆動データに同期したクロック信号の伝送が必要であり、そのための配線が不可避となる。なお、これらの点は、可動演出を実現するためのモータ駆動データについても同様である。 However, in the normal configuration, the processing load on the CPU increases in accordance with the number of lamps, so that there is a problem that the control time available for other control operations decreases (for example, FIG. 108 of Patent Document 1). ). In addition, a method is known in which a large number of lamps are arranged on a rotating body and lighting of the rotating lamps is appropriately controlled (Patent Document 2). However, in this configuration, a clock signal synchronized with drive data is transmitted. It is necessary and wiring for that is inevitable. These points also apply to motor drive data for realizing a movable effect.
本発明は、上記の問題点に鑑みてなされたものであって、CPUの処理負担が増加することなく、安定したシリアル伝送が可能で、且つ、回路構成も簡素化された遊技機を提供することを目的とする。 The present invention has been made in view of the above-described problems, and provides a gaming machine capable of stable serial transmission without increasing the processing load on the CPU and having a simplified circuit configuration. For the purpose.
上記の目的を達成するため、本発明は、CPUによるプログラム処理によって実現され、可動体の可動演出又は発光体のランプ演出を規定する駆動データを、必要時に、パラレル出力する演出制御手段と、演出制御手段からパラレル出力された駆動データを受けて、これをシリアル変換してシリアルデータとして出力する上流回路と、上流回路から出力されるシリアルデータを受けて、これをパラレル変換して得られた駆動データに基づいて、可動体又は発光体を駆動する下流回路と、上流回路と下流回路との間を、差動伝送ライン又はシングルエンド伝送ラインで接続するシリアル伝送路と、を有して構成され、上流回路は、演出制御手段から駆動データを受けると、次の駆動データを受けるまで、同一の駆動データを繰り返しシリアルデータとして出力する一方、演出制御手段は、上流側回路によるシリアルデータの出力動作に独立して、必要時に、次の駆動データを出力するよう構成されている。 In order to achieve the above object, the present invention is realized by a program processing by a CPU, and an effect control means for outputting in parallel, when necessary, drive data defining a movable effect of a movable body or a lamp effect of a light emitter, and an effect An upstream circuit that receives drive data output in parallel from the control means, converts it serially and outputs it as serial data, and a drive obtained by receiving serial data output from the upstream circuit and converts it in parallel Based on the data, it has a downstream circuit that drives the movable body or the light emitter, and a serial transmission path that connects the upstream circuit and the downstream circuit with a differential transmission line or a single-ended transmission line. When the upstream circuit receives the drive data from the effect control means, it repeats the same drive data until it receives the next drive data. While output as data, performance control means, independently of the output operation of the serial data by the upstream circuit, when necessary, is configured to output the next drive data.
本発明の上流回路は、演出制御手段から駆動データを受けると、次の駆動データを受けるまで、同一の駆動データを繰り返しシリアルデータとして出力する。そのため、例えば、実施例の図6や図9の回路構成のように、演出制御手段から受ける駆動データの正当性が確実には保障されないような場合でも、上流回路から下流回路に向けて同一の駆動データが繰り返し送信される本発明では、この反復周期を短く設定するだけで、誤動作が回避される。また、シリアルデータがビット化けしたような場合でも、次の駆動データが上書きされることで、異常動作が回避される。 When the upstream circuit of the present invention receives drive data from the effect control means, it repeatedly outputs the same drive data as serial data until the next drive data is received. Therefore, for example, even in the case where the validity of the drive data received from the effect control means is not ensured as in the circuit configurations of FIGS. 6 and 9 of the embodiment, the same from the upstream circuit to the downstream circuit. In the present invention in which drive data is repeatedly transmitted, malfunction is avoided only by setting the repetition period short. Further, even when serial data is garbled, abnormal operation is avoided by overwriting the next drive data.
なお、反復周期は、100mS以下、好ましくは10mS以下、更に好ましくは、1mS以下とすべきである。 The repetition period should be 100 mS or less, preferably 10 mS or less, more preferably 1 mS or less.
上流回路と下流回路との間には、転送クロックを伝送する配線が設けられていないのが好ましい。 It is preferable that no wiring for transmitting a transfer clock is provided between the upstream circuit and the downstream circuit.
また、上流回路は、演出制御手段の制御動作に同期することなく、駆動データを繰り返し取得するか、或いは、演出制御手段の制御動作に基づいて、駆動データを単位バイト長毎に取得するのが好適である。 Further, the upstream circuit repeatedly acquires drive data without synchronizing with the control operation of the effect control means, or acquires drive data for each unit byte length based on the control operation of the effect control means. Is preferred.
下流回路は、繰り返し受ける同一の駆動データを、繰り返しパラレル変換して、可動演出体の発光体を点灯駆動するか、可動演出体を可動駆動するのが好適である。 It is preferable that the downstream circuit repeatedly performs parallel conversion on the same drive data repeatedly received, and drives the light emitter of the movable effector to light or drives the movable effector to move.
下流回路は、外部回路からの制御に基づくことなく、自走状態で駆動データを繰り返し出力するか、外部回路からの制御に基づいて、駆動データを単位バイト長毎に出力するのが好ましい。 The downstream circuit preferably outputs the drive data repeatedly in a self-running state without being based on the control from the external circuit, or outputs the drive data for each unit byte length based on the control from the external circuit.
上流回路と下流回路には、同一又は類似の動作を実行する伝送ドライバが同数配置されているか、その配置個数が、上流回路より下流回路の方が多いのが典型的である。 Typically, the upstream circuit and the downstream circuit have the same number of transmission drivers that perform the same or similar operations, or the downstream circuits have a larger number of arrangement than the upstream circuit.
上記した通り、本発明によれば、CPUの処理負担が増加することなく、シリアル伝送が可能で、且つ、回路構成を簡素化することができる。 As described above, according to the present invention, serial transmission is possible without increasing the processing load on the CPU, and the circuit configuration can be simplified.
以下、実施例に基づいて本発明を詳細に説明する。図1は、本実施例のパチンコ機GMを示す斜視図である。このパチンコ機GMは、島構造体に着脱可能に装着される矩形枠状の木製外枠1と、外枠1に固着されたヒンジ2を介して開閉可能に枢着される前枠3とで構成されている。この前枠3には、遊技盤5が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉6と前面板7とが夫々開閉自在に枢着されている。
Hereinafter, the present invention will be described in detail based on examples. FIG. 1 is a perspective view showing a pachinko machine GM of the present embodiment. This pachinko machine GM includes a rectangular frame-shaped wooden
ガラス扉6の外周には、LEDランプなどによる電飾ランプが、略C字状に配置されている。一方、ガラス扉6の上部左右位置と下側には、全3個のスピーカが配置されている。上部に配置された2個のスピーカは、各々、左右チャネルR,Lの音声を出力し、下側のスピーカは重低音を出力するよう構成されている。
On the outer periphery of the
前面板7には、発射用の遊技球を貯留する上皿8が装着され、前枠3の下部には、上皿8から溢れ出し又は抜き取った遊技球を貯留する下皿9と、発射ハンドル10とが設けられている。発射ハンドル10は発射モータと連動しており、発射ハンドル10の回動角度に応じて動作する打撃槌によって遊技球が発射される。
The
上皿8の外周面には、チャンスボタン11が設けられている。このチャンスボタン11は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル10から右手を離すことなくチャンスボタン11を操作できる。このチャンスボタン11は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。
A
上皿8の右部には、カード式球貸し機に対する球貸し操作用の操作パネル12が設けられ、カード残額を3桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。
On the right side of the
図2に示すように、遊技盤5の表面には、金属製の外レールと内レールとからなるガイドレール13が環状に設けられ、その略中央には、中央開口HOが設けられている。そして、中央開口HOには、大型の液晶カラーディスプレイ(LCD)で構成された表示装置DSが配置されている。
As shown in FIG. 2, a
表示装置DSは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置DSは、中央部に特別図柄表示部Da〜Dcと右上部に普通図柄表示部19とを有している。そして、特別図柄表示部Da〜Dcでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Da〜Dc及びその周りでは、適宜な予告演出などが実行される。 The display device DS is a device that variably displays a specific symbol related to the big hit state and displays a background image and various characters in an animated manner. This display device DS has special symbol display portions Da to Dc in the center portion and a normal symbol display portion 19 in the upper right portion. In the special symbol display portions Da to Dc, there is a case where a reach effect that expects a big hit state is invited, and in the special symbol display portions Da to Dc and the surroundings, an appropriate notice effect is executed.
遊技球が落下移動する遊技領域には、図柄始動口15、大入賞口16、普通入賞口17、及び、ゲート18が配設されている。これらの入賞口15〜18は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。
In the game area where the game ball falls and moves, a
図柄始動口15は、左右一対の開閉爪15aを備えた電動式チューリップで開閉されるように構成され、普通図柄表示部19の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪15aが開放されるようになっている。
The symbol start
なお、普通図柄表示部19は、普通図柄を表示するものであり、ゲート18を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート18の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。
The normal symbol display unit 19 displays a normal symbol. When a game ball that has passed through the
大入賞口16は、前後方向に進退する開閉板16aを有して構成されている。大入賞口16の動作は、特に限定されないが、典型的な大当り状態では、大入賞口16の開閉板16aが開放された後、所定時間が経過し、又は所定数(例えば10個)の遊技球が入賞すると開閉板16aが閉じる。このような動作は、最大で例えば15回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Da〜Dcの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態(確変状態)となるという特典が付与される。
The special winning
図3は、上記した各動作を実現するパチンコ機GMの全体回路構成を示すブロック図である。図示の通り、このパチンコ機GMは、AC24Vを受けて各種の直流電圧や、電源異常信号ABN1、ABN2やシステムリセット信号(電源リセット信号)SYSなどを出力する電源基板20と、遊技制御動作を中心統括的に担う主制御基板21と、主制御基板21から受けた制御コマンドCMDに基づいてランプ演出及び音声演出を実行する演出制御基板22と、演出制御基板22から受けた制御コマンドCMD’に基づいて表示装置DSを駆動する画像制御基板23と、主制御基板21から受けた制御コマンドCMD”に基づいて払出モータMを制御して遊技球を払い出す払出制御基板24と、遊技者の操作に応答して遊技球を発射させる発射制御基板25と、を中心に構成されている。
FIG. 3 is a block diagram showing an overall circuit configuration of the pachinko machine GM that realizes the above-described operations. As shown in the figure, this pachinko machine GM mainly receives a 24V AC and outputs various DC voltages, power supply abnormality signals ABN1, ABN2, a system reset signal (power reset signal) SYS, and the like, and a game control operation. Based on the
但し、この実施例では、主制御基板21が出力する制御コマンドCMDは、コマンド中継基板26と演出インタフェイス基板27を経由して、演出制御基板22に伝送される。また、演出制御基板22が出力する制御コマンドCMD’は、演出インタフェイス基板27と画像インタフェイス基板28を経由して、画像制御基板23に伝送され、主制御基板21が出力する制御コマンドCMD”は、主基板中継基板32を経由して、払出制御基板24に伝送される。制御コマンドCMD,CMD’,CMD”は、何れも16ビット長であるが、主制御基板21や払出制御基板24が関係する制御コマンドは、8ビット長毎に2回に分けてパラレル送信されている。一方、演出制御基板22から画像制御基板23に伝送される制御コマンドCMD’は、16ビット長をまとめてパラレル伝送されている。そのため、可動予告演出を含む予告演出を、多様化して多数の制御コマンドを連続的に送受信するような場合でも、迅速にその処理を終えることができ、他の制御動作に支障を与えない。
However, in this embodiment, the control command CMD output from the
ところで、本実施例では、演出インタフェイス基板27と演出制御基板22とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。同様に、画像インタフェイス基板28と画像制御基板23についても、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。
By the way, in the present embodiment, the
これら主制御基板21、演出制御基板22、画像制御基板23、及び払出制御基板24には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板21〜24とインタフェイス基板27〜28に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部21、演出制御部22’、画像制御部23’、及び払出制御部24と言うことがある。すなわち、この実施例では、演出制御基板22と演出インタフェイス基板27とで演出制御部22’を構成し、画像制御基板23と画像インタフェイス基板28とで画像制御部23’を構成している。なお、演出制御部22’、画像制御部23’、及び払出制御部24の全部又は一部がサブ制御部である。
The
また、このパチンコ機GMは、図3の破線で囲む枠側部材GM1と、遊技盤5の背面に固定された盤側部材GM2とに大別されている。枠側部材GM1には、ガラス扉6や前面板7が枢着された前枠3と、その外側の木製外枠1とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材GM2は、機種変更に対応して交換され、新たな盤側部材GM2が、元の盤側部材の代わりに枠側部材GM1に取り付けられる。なお、枠側部材GM1を除く全てが、盤側部材GM2である。
The pachinko machine GM is roughly divided into a frame side member GM1 surrounded by a broken line in FIG. 3 and a board side member GM2 fixed to the back of the
図3の破線枠に示す通り、枠側部材GM1には、電源基板20と、払出制御基板24と、発射制御基板25と、枠中継基板35と、ランプ駆動基板36とが含まれており、これらの回路基板が、前枠3の適所に各々固定されている。
As shown in the broken line frame in FIG. 3, the frame side member GM1 includes a
実施例のランプ駆動基板36は、複数のLEDが接続されて構成されて、回転演出体AMUの中に配置されている。そして、適宜なタイミングで駆動モータMoが回転を開始すると、LED群が回転しつつランプ演出動作を実行する。回転演出体AMUは、スリップリングSLを経由して、演出制御基板22に電気接続されており、演出制御部22’から受けるシリアル駆動信号SDATA0に基づいてLED群が点灯駆動される。
The
ここで、スリップリングSLとは、回転演出体AMUに対して同心円状に配置された複数の環状導体路と、環状導体路に各々接触する摺動ブラシと、で構成された回転コネクタであり、回転演出体AMUの回転の有無に拘わらず、複数の導通路が維持される。 Here, the slip ring SL is a rotary connector composed of a plurality of annular conductor paths arranged concentrically with respect to the rotation effect body AMU, and a sliding brush that contacts each of the annular conductor paths. Regardless of the rotation effector AMU rotating, a plurality of conduction paths are maintained.
本実施例の場合、シリアル駆動信号SDATA0は、低電圧の差動信号LVDS(low Voltage Differential Signaling)の形式でシリアル伝送されており、また、クロック信号を伴うことなく2本の配線で伝送されている。すなわち、シリアル駆動信号SDATA0は、演出制御基板22→演出インタフェイス基板(送信部TR)27→枠中継基板34→枠中継基板35→スリップリングSLを経由して、ランプ駆動基板36に搭載された受信部RVに伝送されている。
In the case of the present embodiment, the serial drive signal SDATA0 is serially transmitted in the form of a low voltage differential signal LVDS (low voltage differential signaling), and is transmitted by two wires without accompanying a clock signal. Yes. That is, the serial drive signal SDATA0 is mounted on the
この実施例では、送信部TR及び受信部RVは、同一又は類似の構成を有する伝送ドライバ50(図5)を使用し、一方を送信モードで使用し、他方を受信モードで使用している(図4)。なお、詳細については、図5などに関して後述する。 In this embodiment, the transmission unit TR and the reception unit RV use the transmission driver 50 (FIG. 5) having the same or similar configuration, one is used in the transmission mode, and the other is used in the reception mode ( FIG. 4). Details will be described later with reference to FIG.
次に、遊技盤5の背面には、主制御基板21、演出制御基板22、画像制御基板23が、表示装置DSやその他の回路基板と共に固定されている。そして、枠側部材GM1と盤側部材GM2とは、一箇所に集中配置された接続コネクタC1〜C4によって電気的に接続されている。
Next, the
電源基板20は、接続コネクタC2を通して、主基板中継基板32に接続され、接続コネクタC3を通して、電源中継基板33に接続されている。電源基板20には、交流電源の投入と遮断とを監視する電源監視部MNTが設けられている。電源監視部MNTは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号SYSをLレベルに維持した後に、これをHレベルに遷移させる。
The
また、電源監視部MNTは、交流電源の遮断を検知すると、電源異常信号ABN1,ABN2を、直ちにLレベルに遷移させる。なお、電源異常信号ABN1,ABN2は、電源投入後に速やかにHレベルとなる。 Further, when power supply monitoring unit MNT detects the interruption of the AC power supply, power supply abnormality signals ABN1 and ABN2 are immediately shifted to the L level. The power supply abnormality signals ABN1 and ABN2 quickly become H level after the power is turned on.
ところで、本実施例のシステムリセット信号は、交流電源に基づく直流電源によって生成されている。そのため、交流電源の投入(通常は電源スイッチのON)を検知してHレベルに増加した後は、直流電源電圧が異常レベルまで低下しない限り、Hレベルを維持する。したがって、直流電源電圧が維持された状態で、交流電源が瞬停状態となっても、システムリセット信号SYSがCPUをリセットすることはない。なお、電源異常信号ABN1,ABN2は、交流電源の瞬停状態でも出力される。 Incidentally, the system reset signal of this embodiment is generated by a DC power supply based on an AC power supply. For this reason, after detecting the turning-on of the AC power supply (usually turning on the power switch) and increasing it to the H level, the H level is maintained unless the DC power supply voltage drops to an abnormal level. Therefore, even if the AC power supply is in an instantaneous power interruption state while the DC power supply voltage is maintained, the system reset signal SYS does not reset the CPU. The power supply abnormality signals ABN1 and ABN2 are also output even when the AC power supply is instantaneously stopped.
主基板中継基板32は、電源基板20から出力される電源異常信号ABN1、バックアップ電源BAK、及びDC5V,DC12V,DC32Vを、そのまま主制御部21に出力している。一方、電源中継基板33は、電源基板20から受けたシステムリセット信号SYSや、交流及び直流の電源電圧を、そのまま演出インタフェイス基板27に出力している。演出インタフェイス基板27は、受けたシステムリセット信号SYSを、そのまま演出制御部22’と画像制御部23’に出力している。
The main
一方、払出制御基板24は、中継基板を介することなく、電源基板20に直結されており、主制御部21が受けると同様の電源異常信号ABN2や、バックアップ電源BAKを、その他の電源電圧と共に直接的に受けている。
On the other hand, the
電源基板20が出力するシステムリセット信号SYSは、電源基板20に交流電源24Vが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部22’と画像制御部23’のワンチップマイコンは、その他のIC素子と共に電源リセットされるようになっている。
The system reset signal SYS output from the
このシステムリセット信号SYSは、主制御部21と払出制御部24には、供給されておらず、各々の回路基板21,24のリセット回路RSTにおいて電源リセット信号(CPUリセット信号)が生成されている。そのため、例えば、接続コネクタC2がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部21や払出制御部24のCPUが異常リセットされるおそれはない。なお、演出制御部22’と画像制御部23’は、主制御部21からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板20から出力されるシステムリセット信号SYSを利用している。
The system reset signal SYS is not supplied to the
なお、主制御部21や払出制御部24に設けられたリセット回路RSTは、各々ウォッチドッグタイマを内蔵しており、各制御部21,24のCPUから、定時的なクリアパルスを受けない限り、各CPUは強制的にリセットされる。
The reset circuits RST provided in the
また、この実施例では、RAMクリア信号CRAMは、主制御部21で生成されて主制御部21と払出制御部24のワンチップマイコンに伝送されている。ここで、RAMクリア信号CRAMは、各制御部21,24のワンチップマイコンの内蔵RAMの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチSWのON/OFF状態に対応した値を有している。
In this embodiment, the RAM clear signal CRAM is generated by the
主制御部21及び払出制御部24は、電源基板20から電源異常信号ABN1,ABN2を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源BAKは、営業終了や停電により交流電源24Vが遮断された後も、主制御部21と払出制御部24のワンチップマイコンの内蔵RAMのデータを保持するDC5Vの直流電源である。したがって、主制御部21と払出制御部24は、電源遮断前の遊技動作を電源投入後に再開できることになる(電源バックアップ機能)。このパチンコ機では少なくとも数日は、各ワンチップマイコンのRAMの記憶内容が保持されるよう設計されている。
The
図3に示す通り、主制御部21は、主基板中継基板32を経由して、払出制御部24に制御コマンドCMD”を送信する一方、払出制御部24からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号CONや、動作開始信号BGNを受信している。ステイタス信号CONには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号BGNは、電源投入後、払出制御部24の初期動作が完了したことを主制御部21に通知する信号である。
As shown in FIG. 3, the
また、主制御部21は、直接的に、或いは、遊技盤中継基板31を経由して、遊技盤5の各遊技部品に接続されている。そして、遊技盤上の各入賞口16〜18に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部21から配電された電源電圧VB(12V)で動作するよう構成されている。また、図柄始動口15への入賞状態などを示す各スイッチ信号は、電源電圧VB(12V)と電源電圧Vcc(5V)とで動作するインタフェイスICで、TTLレベル又はCMOSレベルのスイッチ信号に変換された上で、主制御部21に伝送される。
The
先に説明した通り、演出制御基板22と演出インタフェイス基板27とはコネクタ連結によって一体化されており、演出制御部22’は、電源中継基板33を経由して、電源基板20から各レベルの直流電圧(5V,12V,32V)と、システムリセット信号SYSを受けている(図3及び図4参照)。また、演出制御部22’は、コマンド中継基板26を経由して、主制御部21から制御コマンドCMDとストローブ信号STBとを受けている(図3及び図4参照)。
As described above, the
そして、演出制御部22’は、演出インタフェイス基板27を経由して、ランプ駆動基板29やランプ駆動基板30にシリアル駆動信号SDATA1,SDATA2を供給している。特に限定されるものではないが、演出インタフェイス基板27とランプ駆動基板29,30との間のシリアル伝送路は、演出インタフェイス基板27とランプ駆動基板36の間のシリアル伝送路とほぼ同一構成であり、送信モード又は受信モードに設定された同一又は類似の伝送ドライバ50(N組+M組)によって、低電圧の差動信号路が形成されている。すなわち、この実施例では、合計2×(1+N+M)個の伝送ドライバ50が使用され、演出インタフェイス基板27に配置された(1+N+M)個の伝送ドライバ50が、(1+N+M)個の送信部TRを構成し、ランプ駆動基板29,30,36に配置された(1+N+M)個の伝送ドライバ50が、(1+N+M)個の受信部RVを構成している(図4参照)。
The
図3及び図4に示す通り、演出制御部22’は、画像制御部23’に対して、制御コマンドCMD’及びストローブ信号STB’と、電源基板20から受けたシステムリセット信号SYSと、2種類の直流電圧(12V,5V)とを出力している。
As shown in FIGS. 3 and 4, the
そして、画像制御部23’では、制御コマンドCMD’に基づいて表示装置DSを駆動して各種の画像演出を実行している。表示装置DSは、LEDバックライトによって発光しており、画像インタフェイス基板28から5対のLVDS(低電圧差動伝送Low voltage differential signaling)信号と、バックライト電源電圧(12V)とを受けて駆動されている(図4参照)。 Then, the image controller 23 'drives the display device DS based on the control command CMD' to execute various image effects. The display device DS emits light by an LED backlight, and is driven by receiving five pairs of LVDS (Low voltage differential signaling) signals and a backlight power supply voltage (12 V) from the image interface board 28. (See FIG. 4).
続いて、上記した演出制御部22’の構成について更に詳細に説明する。図4に示す通り、演出インタフェイス基板27は、電源中継基板33を経由して、電源基板20から3種類の直流電圧(5V,12V,32V)を受けている。ここで、直流電圧5Vは、デジタル論理回路の電源電圧として、演出インタフェイス基板27、ランプ駆動基板29、ランプ駆動基板30、画像インタフェイス基板28、及び画像制御基板23に配電されて各デジタル回路を動作させている。
Next, the configuration of the effect control unit 22 'described above will be described in more detail. As shown in FIG. 4, the
但し、演出制御基板22には、直流電圧5Vが配電されておらず、12VからDC/DCコンバータで降圧された直流電圧3.3Vと、3.3VからDC/DCコンバータで更に降圧された直流電圧1.8Vだけが、演出インタフェイス基板27から演出制御基板22に配電されている。
However, the direct
このように、本実施例の演出制御基板22は、全ての回路が、電源電圧3.3V又はそれ以下の電源電圧で駆動されるので、電源電圧を5Vで動作する場合と比較して大幅に低電力化することができ、仮に、演出制御基板22の直上に演出インタフェイス基板27を配置して積層しても放熱上の問題が生じない。
As described above, the
但し、電源基板20から受けた直流電圧12Vは、そのままデジタルアンプ46の電源電圧として使用されると共に、ランプ駆動基板30とランプ駆動基板29に配電されて各ランプ群の電源電圧となる。また、直流電圧32Vは、演出インタフェイス基板のDC/DCコンバータにおいて直流電圧13Vに降圧されて、必要に応じて、演出モータM1〜Mnの駆動電源として使用される。
However, the
図4に示すように、演出制御部22’は、音声演出・ランプ演出・演出可動体による予告演出・データ転送などの処理を実行するワンチップマイコン40と、ワンチップマイコン40の制御プログラムなどを記憶するフラッシュメモリ(flash memory)41と、ワンチップマイコン40からの指示に基づいて音声信号を再生して出力する音声合成回路42と、再生される音声信号の元データである圧縮音声データを記憶する音声用メモリ43とを備えて構成されている。
As shown in FIG. 4, the
ワンチップマイコン40、フラッシュメモリ41、及び音声用メモリ43は、電源電圧3.3Vで動作しており、また、音声合成回路42は、電源電圧3.3V及び電源電圧1.8Vで動作しており大幅な省電力化が実現されている。ここで、1.8Vは、音声合成回路のコンピュータ・コア部の電源電圧であり、3.3Vは、I/O部の電源電圧である。
The one-
ワンチップマイコン40には、複数のパラレル入出力ポートPIO(Pi+Po+Po’)が内蔵されている。なお、ワンピップマイコンには、シリアルポートも内蔵されているが、この実施例では、シリアルポートを使用することなく、パラレル出力ポートPo’を経由して、ランプ演出やモータ演出を実現しており、CPUの制御負担が大幅に軽減されている。
The one-
パラレル入出力ポートPIOの入力ポートPiには、主制御部21からの制御コマンドCMD及びストローブ信号STBが入力され、コマンド出力ポートPoからは、制御コマンドCMD’及びストローブ信号STB’が出力されるよう構成されている。
The control command CMD and the strobe signal STB from the
具体的には、入力ポートPiには、主制御基板21から出力された制御コマンドCMDとストローブ信号(割込み信号)STBとが、演出インタフェイス基板27のバッファ44において、電源電圧3.3Vに対応する論理レベルに変換されて8ビット単位で供給される。割込み信号STBは、ワンチップマイコンの割込み端子に供給され、受信割込み処理によって、演出制御部22’は、制御コマンドCMDを取得するよう構成されている。
Specifically, a control command CMD and a strobe signal (interrupt signal) STB output from the
演出制御部22’が取得する制御コマンドCMDには、(1)異常報知その他の報知用制御コマンドなどの他に、(2)図柄始動口への入賞に起因する各種演出動作の概要特定する制御コマンド(変動パターンコマンド)や、図柄種別を指定する制御コマンド(図柄指定コマンド)が含まれている。ここで、変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当たり抽選における当否結果とが含まれている。
The control command CMD acquired by the
また、図柄指定コマンドには、大当たり抽選の結果に応じて、大当たりの場合には、大当たり種別に関する情報(15R確変、2R確変、15R通常、2R通常など)を特定する情報が含まれ、ハズレの場合には、ハズレを特定する情報が含まれている。変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。 In addition, the symbol designating command includes information for identifying information on the jackpot type (15R probability variation, 2R probability variation, 15R normal, 2R normal, etc.) in the case of a jackpot according to the result of the jackpot lottery. In some cases, information for identifying a loss is included. The outline of the production operation specified by the variation pattern command includes the production total time from the production start to the production end, and the result of success or failure in the big hit lottery. In addition to these, the change pattern command including the presence or absence of the reach effect or the notice effect may be specified, but even in this case, the specific content of the effect content is not specified.
そのため、演出制御部22’では、変動パターンコマンドを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、LED群などの点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、画像制御部23’に対して、ランプやスピーカによる演出動作に同期した画像演出に関する制御コマンドCMD’を出力する。
Therefore, when the change pattern command is acquired, the
このような演出動作に同期した画像演出を実現するため、演出制御部22’は、コマンド出力ポートPoを通して、画像制御部23’に対するストローブ信号(割込み信号)STB’と共に、16ビット長の制御コマンドCMD’を演出インタフェイス基板27に向けて出力している。なお、演出制御部22’は、図柄指定コマンドや、表示装置DSに関連する報知用制御コマンドや、その他の制御コマンドを受信した場合は、その制御コマンドを、16ビット長に纏めた状態で、割込み信号STB’と共に演出インタフェイス基板27に向けて出力している。
In order to realize such an image effect synchronized with the effect operation, the
上記した演出制御基板22の構成に対応して、演出インタフェイス基板27には出力バッファ45が設けられており、16ビット長の制御コマンドCMD’と1ビット長の割込み信号STB’を画像インタフェイス基板28に出力している。そして、これらのデータCMD’,STB’は、画像インタフェイス基板28を経由して、画像制御基板23に伝送される。
Corresponding to the configuration of the
また、演出インタフェイス基板27には、音声合成回路42から出力される音声信号を受けるデジタルアンプ46が配置されている。先に説明した通り、音声合成回路42は、3.3Vと1.8Vの電源電圧で動作しており、また、デジタルアンプ46は、電源電圧12VでD級増幅動作しており、消費電力を抑制しつつ大音量の音声演出を可能にしている。
The
そして、デジタルアンプ46の出力によって、遊技機上部の左右スピーカと、遊技機下部のスピーカとを駆動している。そのため、音声合成回路42は、3チャネルの音声信号を生成する必要があり、これをパラレル伝送すると、音声合成回路42とデジタルアンプ46との配線が複雑化する。
The left and right speakers at the upper part of the gaming machine and the speakers at the lower part of the gaming machine are driven by the output of the digital amplifier 46. Therefore, the
そこで、本実施例では、音質の劣化を防止すると共に、配線の複雑化を回避するため、音声合成回路42とデジタルアンプ46との間は、4本の信号線で接続されており、具体的には、転送クロック信号SCLKと、チャネル制御信号LRCLKと、2ビット長のシリアル音声信号SD1,SD2との合計4ビットの信号線に抑制されている。なお、何れの信号も、通常のシングルエンド(single-ended)信号であって、その振幅レベルは理論値3.3Vである。
Therefore, in this embodiment, the
ここで、シリアル音声信号SD1は、遊技機上部に配置された左右スピーカのステレオ信号R,Lを特定するPCMデータについてのシリアル信号であり、シリアル音声信号SD2は、遊技機下部に配置された重低音スピーカのモノラル信号を特定するPCMデータについてのシリアル信号である。そして、音声合成回路42は、チャネル制御信号LRCLKをLレベルに維持した状態で、左チャネルの音声信号Lを伝送し、チャネル制御信号LRCLKをHレベルに維持した状態で、右チャネルの音声信号Rを伝送する(図4(b)参照)。なお、重低音スピーカは本実施例では1個であるので、モノラル音声信号が伝送されているが、ステレオ音声信号として伝送できるのは勿論である。
Here, the serial audio signal SD1 is a serial signal for PCM data that specifies the stereo signals R and L of the left and right speakers arranged at the upper part of the gaming machine, and the serial audio signal SD2 is a heavy signal arranged at the lower part of the gaming machine. This is a serial signal for PCM data specifying a monaural signal of a bass speaker. The
何れにしても本実施例では、4種類の音声信号を4本のケーブルで伝送可能であるので、最小のケーブル本数によってノイズによる音声劣化のない信号伝達が可能となる。すなわち、シリアル伝送であるのでパラレル伝送より圧倒的にケーブル本数が少な。なお、アナログ伝送を採る場合には、ケーブル本数は同数であるが、3.3V振幅のアナログ信号に、少なからずノイズが重畳して、音質が大幅に劣化する。一方、振幅レベルを上げると、電源配線が複雑化する上に消費電力が増加する。 In any case, in this embodiment, four types of audio signals can be transmitted with four cables, and therefore, signal transmission without audio deterioration due to noise can be performed with the minimum number of cables. That is, since it is serial transmission, the number of cables is far smaller than that of parallel transmission. Note that when analog transmission is employed, the number of cables is the same, but noise is superimposed on an analog signal having an amplitude of 3.3 V, and the sound quality is greatly deteriorated. On the other hand, when the amplitude level is increased, the power supply wiring becomes complicated and the power consumption increases.
このようなシリアル音声信号SD1,SD2は、クロック信号SCLKの立上りエッジに同期して、デジタルアンプ46に取得される。そして、デジタルアンプ46内部で、所定ビット長毎にパラレル変換され、DA変換後にD級増幅されて各スピーカに供給されている。 Such serial audio signals SD1 and SD2 are acquired by the digital amplifier 46 in synchronization with the rising edge of the clock signal SCLK. In the digital amplifier 46, parallel conversion is performed for each predetermined bit length, and after D / A conversion, D-class amplification is performed and supplied to each speaker.
また、演出インタフェイス基板27には、ワンチップマイコン40のパラレル出力ポートPo’から出力されるパラレル信号を伝送する出力バッファ回路47,48,49が設けられている。ここで、出力バッファ47は、ランプ駆動基板36に配置されたLED群に関連し、出力バッファ48は、ランプ駆動基板29に配置されたLED群に関連し、出力バッファ49は、ランプ駆動基板30に配置されたLED群に関連している。なお、ランプ駆動基板30には、必要に応じて演出モータM1〜Mnが配置される。
The
図4に示す通り、出力バッファ回路47,48,49は、伝送ドライバ50で構成された一又は複数個の送信部TRに各々接続されており、ワンチップマイコン40から受けたパラレル信号を転送している。ここで、パラレル出力ポートPo’から出力バッファ回路47,48,49を経由して送信部TRに伝送されるパラレル駆動信号は、シングルエンド信号であって、その振幅は、理論値で3.3Vである。なお、この実施例では、出力バッファ47には送信部TRが接続され、出力バッファ48には複数N個の送信部TRが接続され、出力バッファ49には複数M個の送信部TRが接続されている。
As shown in FIG. 4, the
各送信部TRは、出力バッファ回路47,48,49から受けたパラレル駆動信号をシリアル変換して、シリアル駆動信号SDATA0〜SDATA2を生成し、低レベルの差動信号(LVDS信号)の形式で各々出力している。この構成に対応して、ランプ駆動基板29,30,36には、各々、受信部RVが配置されている。図示の通り、この実施例では、一又は複数個の送信部TRに対応して、ランプ駆動基板36には単一の受信部RVが搭載され、ランプ駆動基板29にはN個の受信部RVが搭載され、ランプ駆動基板30にはM個の受信部RVが搭載されている。
Each transmission unit TR serially converts the parallel drive signals received from the
各受信部RVは、LVDS信号をパラレル変換して、LEDドライバやモータドライバにパラレル駆動信号を出力しており、LED群やモータ群は、LEDドライバやモータドライバに駆動されて所定態様で点灯又は回転される。 Each receiving unit RV converts the LVDS signal into a parallel signal and outputs a parallel drive signal to the LED driver or motor driver. The LED group or motor group is driven by the LED driver or motor driver to light up in a predetermined manner. It is rotated.
このように、本実施例は、LVDS信号の形式でシリアル駆動信号SDATA0〜SDATA2を伝送するので、コモンモードノイズの影響が排除され、外乱に基づくシリアル駆動信号のビット化けの可能性が大幅に抑制される。また、LVDS信号の電圧振幅は、数100mV(例えば±350mV)に抑制されているので、シリアル伝送路から漏洩する高調波成分のエネルギーが効果的に抑制されることになり、ノイズ源となることもない。しかも、本実施例では、転送クロックを伝送しないので、回路配線が簡略化される上に、転送クロック伝送線からのノイズ発生もない。 As described above, since the serial drive signals SDATA0 to SDATA2 are transmitted in the form of the LVDS signal in this embodiment, the influence of the common mode noise is eliminated, and the possibility of the serial drive signal being garbled due to disturbance is greatly suppressed. Is done. In addition, since the voltage amplitude of the LVDS signal is suppressed to several hundred mV (for example, ± 350 mV), the energy of the harmonic component leaking from the serial transmission path is effectively suppressed, and becomes a noise source. Nor. In addition, in this embodiment, since the transfer clock is not transmitted, the circuit wiring is simplified, and no noise is generated from the transfer clock transmission line.
図5は、伝送ドライバ50の回路構成を説明するブロック図である。なお、先に説明した通り、実施例の伝送ドライバ50は、送信モード又は受信モードで機能することで、図4に示す送信部TR又は受信部RVとなる。そして、伝送ドライバ50は、外部回路と1バイトデータ又は2バイトデータのデータ授受を実現する入出力回路51と、PS変換(parallel to serial)又はSP変換(serial to parallel)の動作を実行する直並列信号変換部52と、内部回路の動作タイミングを規定する内部クロックを発生する発振部53と、シングルエンド信号を差動信号に変換する信号形式変換部54と、差動信号をシングルエンド信号に逆変換する信号形式逆変換部55と、を有して構成されている。
FIG. 5 is a block diagram illustrating a circuit configuration of the
また、伝送ドライバ50は、1バイト長の入出力信号D−D7に関する入出力端子D0−D7と、一対の差動入出力信号IOP,IONに関する入出力端子IOP,IONと、モード制御信号TXEN,RXENを受ける制御信号入力端子TXEN,RXENと、動作制御信号CTL0,CTL1を受ける制御信号入力端子CTL0,CTL1と、リセット信号RSTNを受ける入力端子RSTNなどを有して構成されている。
The
ここで、入出力端子D0−D7は、伝送ドライバ50が送信モードで機能している場合には、1バイト長の信号入力端子として機能し、受信モードで機能している場合には、1バイト長の信号出力端子として機能する。また、入出力端子IOP,IONは、伝送ドライバ50が送信モードで機能している場合には、信号出力端子として機能し、受信モードで機能している場合には、信号入力端子として機能する。
Here, the input / output terminals D0 to D7 function as a 1-byte signal input terminal when the
図5に示す入出力回路51は、伝送ドライバ50が送信モードで機能しているか、受信モードで機能しているかに応じて、ラッチ機能を発揮する入力回路、又はセレクタ機能を発揮する出力回路として機能する。そこで、以下の説明では、入出力回路51について、入力回路51T(ラッチ回路51T)、又は出力回路51R(セレクタ回路51R)と称することがある。また、直並列信号変換部52については、シリアライザ52T、又はデシリアライザ52Rと称することがある。
The input /
図示の伝送ドライバ50は、一対のモード制御信号TXEN,RXENで内部回路の動作が制御されて、送信部TR又は受信部RVとして機能する。具体的には、ソフト設定又はハード設定に基づいて、モード制御信号TXEN=H、モード制御信号RXEN=Lに設定すれば、内部回路が送信モードで動作して、この伝送ドライバ50が送信部TRとなる。この送信モードでは、入力回路51T(具体的にはラッチ回路51T)が機能すると共に、シリアライザ52Tと信号形式変換部54が機能して、一対の出力信号端子IOP,IONから差動信号が出力される(図6参照)。
The illustrated
一方、モード制御信号TXEN=L、モード制御信号RXEN=Hに設定すれば、内部回路が受信モードで動作し、この伝送ドライバ50が受信部RVとなる。この受信モードでは、信号形式逆変換部55が機能することで、受信した差動信号がシングルエンド信号に変換され、また、デシリアライザ52Rが機能してパラレル信号が復元される。また、この受信モードでは、出力回路51R(具体的にはセレクタ回路51R)が機能する(図6参照)。
On the other hand, when the mode control signal TXEN = L and the mode control signal RXEN = H are set, the internal circuit operates in the reception mode, and the
また、図5に示す実施例では、送信モードに設定された伝送ドライバ50は、動作制御信号CTL0,CTL1に基づいて、1バイト長のシリアルデータを送信する1バイト伝送モードか、2バイトのシリアルデータを送信する2バイト伝送モードかを選択できるようになっている。具体的には、送信モードに設定された伝送ドライバ50において、動作制御信号CTL0,CTL1を共にLレベルに固定設定すると(図6参照)、1バイト伝送モードとなる。そして、ラッチ回路51Tとして機能する入力回路51Tが取得した下位1バイトデータが、伝送ドライバ50の内部サンプリングクロックに同期して、繰り返しシリアル出力される。このシリアル出力処理は、外部回路(出力バッファ47など)の動作と同期することなく実行され、この実施例では、20μS程度の反復周期で、1バイトデータが繰り返しシリアル出力される。
Further, in the embodiment shown in FIG. 5, the
一方、送信モードに設定された伝送ドライバ50について、動作制御信号CTL0,CTL1を、相補的にLレベル(アクティブレベル)に設定すると、伝送ドライバ50(送信部TR)は、2バイト伝送モードとなり、動作制御信号CTL0=Hの状態で、動作制御信号CTL1=Lに設定すると、入力回路51Tが外部回路(出力バッファ47など)から上位1バイトを取得する。
On the other hand, for the
この上位1バイト取得動作に続いて、動作制御信号CTL1=Hの状態で、動作制御信号CTL0=Lに設定すると、入力回路51Tが、外部回路から下位1バイトを取得することになる。そして、このようにして取得された2バイトデータは、伝送ドライバ50の内部サンプリングクロックに同期して、繰り返し2バイト単位でシリアル出力される(図7参照)。このシリアル出力処理も、外部回路(出力バッファ47)の動作と同期することなく実行され、この実施例では、20μS程度の反復周期で、2バイトデータが繰り返しシリアル出力される。
If the operation control signal CTL0 = L is set in the state of the operation control signal CTL1 = H following the operation for acquiring the upper 1 byte, the
伝送ドライバ50(送信部TR)が、1バイト伝送モードか又は2バイト伝送モードかで動作することに対応して、受信モードに設定された伝送ドライバ50(受信部RV)も、動作制御信号CTL0,CTL1に基づいて、1バイト伝送モードか2バイト伝送モードかで動作するようになっている。具体的には、受信モードに設定された伝送ドライバ50において、動作制御信号CTL0=L、動作制御信号CTL1=Hに固定設定すると(図6参照)、1バイト伝送モードとなり、送信部TRから繰り返しシリアル出力されるシリアルデータ(下位1バイトデータ)が、デシリアライザ52Rによってパラレル変換される。そして、パラレル変換された下位1バイトデータは、出力回路51Rから繰り返し出力される。なお、この動作を、より正確に説明すると、デシリアライザ52Rは、シリアル伝送された下位1バイトデータを含んだ2バイトデータをパラレル変換するが、無意味な上位1バイトは、出力回路51Rから出力されることがないという意味である。何れにしても、出力回路51Rの出力動作は、受信部RVの内部クロックに基づき実行される。
In response to the transmission driver 50 (transmission unit TR) operating in the 1-byte transmission mode or the 2-byte transmission mode, the transmission driver 50 (reception unit RV) set to the reception mode also receives the operation control signal CTL0. , CTL1 is operated in the 1-byte transmission mode or the 2-byte transmission mode. Specifically, in the
一方、2バイト伝送モードで動作すべき受信部RVは、動作制御信号CTL0,CTL1を相補的にLレベル(アクティブレベル)に変化させる必要がある。なお、1バイト伝送モードであるか、2バイト伝送モードであるかに拘わらず、送信部TRから繰り返しシリアル出力されるシリアルデータは、デシリアライザ52Rによってパラレル変換されて2バイト長のパラレルデータとなることは上記した通りである。
On the other hand, the receiving unit RV that should operate in the 2-byte transmission mode needs to change the operation control signals CTL0 and CTL1 to the L level (active level) in a complementary manner. Regardless of the 1-byte transmission mode or the 2-byte transmission mode, serial data repeatedly output serially from the transmission unit TR is converted into parallel data of 2 bytes by the parallel conversion by the
そして、2バイト伝送モードで動作すべき受信部RVに対して、外部回路が、動作制御信号CTL0=Hの状態で、動作制御信号CTL1=Lに設定すると、出力回路51Rは、2バイト長のパラレルデータの上位1バイトを出力する。この出力動作に続いて、外部回路が、動作制御信号CTL1=Hの状態で、動作制御信号CTL0=Lに設定すると、出力回路51Rが下位1バイトを出力することになる。
When the external circuit sets the operation control signal CTL1 = L with the operation control signal CTL0 = H for the receiving unit RV that should operate in the 2-byte transmission mode, the
以上の動作説明を整理すると以下の通りである。すなわち、図5に示す伝送ドライバ50は、モード制御信号TXEN,RXENに基づき、送信部TR又は受信部RVとなり、また、送信部TR又は受信部RVに設定された伝送ドライバ50は、動作制御信号CTL0,CTL1に基づいて、1バイト伝送モード又は2バイト伝送モードで動作する。
The above operation explanation is organized as follows. That is, the
以上を踏まえて、演出インタフェイス基板27の出力バッファ47と、ランプ駆動基板36との接続関係を説明する。図6は、この回路構成を図示したものであり、出力バッファ47と、送信モード且つ1バイト伝送モードに設定された伝送ドライバ50(送信部TR)と、スリップリングSLと、受信モード且つ1バイト伝送モードに設定された伝送ドライバ50(受信部RV)と、LEDドライバDVとが示されている。
Based on the above, the connection relationship between the
なお、出力バッファ48とランプ駆動基板29との接続関係、及び、出力バッファ49とランプ駆動基板30との接続関係は、(1)送信部TR及び受信部RVが複数組(N組又はM組)存在すること、(2)スリップリングSLが存在しないことを除けば、図6の回路構成と基本的には同じである。
The connection relationship between the
最初に説明した通り、ランプ駆動基板36は、駆動モータMoによって回転駆動される回転演出体AMUに内蔵されている。但し、ランプ駆動基板36と演出制御部22’が、スリップリングSLを経由して接続されているので、回転演出体AMUの回転に拘わらず、複数の導通路が安定して維持される。この実施例では、複数の導通路のうち、電源ラインVB、グランドライン、及び、差動信号ラインIOP,IONの4チャンネルを活用している。そして、ランプ駆動基板36では、電源ラインVBの直流電圧をLEDランプに供給すると共に、この直流電圧に基づいて、伝送ドライバ50やその他の論理素子の電源電圧Vccを生成している。
As described first, the
図6の回路構成について個々的に確認すると、出力バッファ47に接続されている伝送ドライバ50は、モード制御信号TXEN=H、モード制御信号RXEN=Lに固定設定されていることで送信モードとなり、動作制御信号CTL0,CTL1が共にLレベルに固定設定されていることで、1バイト伝送モードの送信部TRとして動作する。
When the circuit configuration of FIG. 6 is individually confirmed, the
一方、LEDドライバDVに接続されている伝送ドライバ50は、モード制御信号TXEN=L、モード制御信号RXEN=Hに固定設定されていることで、受信モードとなり、動作制御信号CTL0=L、動作制御信号CTL1=Hに固定設定されていることで、1バイト伝送モードの受信部RVとして動作する。
On the other hand, the
上記の構成に対応して、演出制御部22’のCPUは、適当なタイミングで1バイト長の駆動データを、出力ポートPO’から出力する。CPUのソフトウェア処理は、このパラレルデータ出力処理だけで足り、シリアル伝送処理には何も関与する必要がない。すなわち、出力ポートPO’から出力された1バイトデータのレベルが、その後も出力バッファ47に保持される構成を採れば、送信部TRと受信部RVがシリアル伝送処理を所定の反復周期(例えば20μS)で繰り返すので、LEDドライバDVは、駆動データを繰り返し受けることになる。
Corresponding to the above configuration, the CPU of the
以下、この点を更に説明すると、送信部TRのラッチ回路51Tは、内部クロックに規定された所定時間毎に、出力バッファ47の出力データ(下位1バイト)をラッチし、ラッチされた1バイトデータは、シリアライザ52Tによってシリアル変換され、信号形式変換部54は、このシリアルデータを差動信号として、出力信号端子IOP,IONから出力する。先に説明した通り、シリアライザ52Tや信号形式変換部54は、内部クロックから生成される内部サンプリングクロックに同期して、20μS程度の反復周期で、1バイトデータのシリアル送信処理を自走的に繰り返す。
Hereinafter, this point will be further described. The
一方、受信部RVのデシリアライザ52Rは、送信部TRから受けるシリアルデータをパラレル変換し、パラレル変換された1バイトデータは、出力回路51Rから繰り返し出力される。そして、この出力回路51Rの出力動作は、受信部RVの内部クロックに基づいて自走的に実行される。
On the other hand, the
以上の説明から明らかな通り、送信部TRによるデータラッチ処理、送信部TR及び受信部RVによるシリアル伝送処理、受信部RVによるデータ出力処理は、全て、演出制御部22’のCPUとは非同期で実行され、言い換えると、送信部TR及び受信部RVは、演出制御部22’の動作とは無関係に動作する。
As is clear from the above description, the data latch processing by the transmission unit TR, the serial transmission processing by the transmission unit TR and the reception unit RV, and the data output processing by the reception unit RV are all asynchronous with the CPU of the
特に、この実施例では、ラッチ回路51Tが、内部クロックに規定された所定時間毎に、出力バッファ47の出力データを自走的にラッチするので、演出制御部22’のCPUが駆動データを更新する更新時(駆動データのパラレル出力時)には、更新中の不合理な駆動データがシリアル伝送される可能性もある。
In particular, in this embodiment, the
しかし、このシリアル伝送処理は、短い反復周期(20μS)で繰り返されるので、仮に、不合理な駆動データがLEDドライバDVに出力されたとしても、その20μS後には、正当な駆動データがLEDドライバDVに出力されるので、不合理な駆動データが人間の目に認識される可能性はない。また、シリアル伝送データに、万一ビット化けが生じても、その駆動データは、短時間の後には、正確な駆動データに置き換わるので、この場合にも事実上何の問題も生じない。 However, since this serial transmission process is repeated with a short repetition period (20 μS), even if irrational drive data is output to the LED driver DV, after 20 μS, the valid drive data is not converted to the LED driver DV. Therefore, there is no possibility that unreasonable driving data is recognized by human eyes. Also, even if the serial transmission data is garbled, the drive data is replaced with the correct drive data after a short period of time, and in this case, there is virtually no problem.
すなわち、本実施例では、演出制御部22’の回路素子と無関係に自走動作する送信部TRと受信部RVを設けることで、演出制御部22’のランプ演出に関する制御負担を極限的に軽減すると共に、発生する可能性のある点灯トラブルを合理的に解決している。
That is, in this embodiment, by providing the transmission unit TR and the reception unit RV that operate independently regardless of the circuit elements of the
しかも、本実施例では、伝送クロックを伝送しないので、回路構成についても極限的に簡素化される。伝送クロックを伝送しない伝送ドライバの内部構成については、図5及び図6への記載を省略しているが、例えば、シリアル信号に伝送クロックを埋め込むクロック埋め込み方式が採用される。 In addition, in this embodiment, since the transmission clock is not transmitted, the circuit configuration can be simplified extremely. The internal configuration of the transmission driver that does not transmit the transmission clock is not shown in FIGS. 5 and 6, but for example, a clock embedding method in which the transmission clock is embedded in the serial signal is employed.
次に、図7(c)は、2バイト伝送モードを説明する図面であり、図6の変形回路構成図を示している。すなわち、図7(c)には、演出制御部22’の出力バッファ47と、送信モード且つ2バイト伝送モードに設定された伝送ドライバ50(送信部TR)と、スリップリングSLと、受信モード且つ2バイト伝送モードに設定された伝送ドライバ50(受信部RV)と、受信部RVから各々1バイトデータを受ける2個のラッチ回路LT0,LT1と、ラッチ回路LT0,LT1から各々1バイトデータを受ける2個のLEDドライバDV,DVとが示されている。
Next, FIG. 7C is a diagram for explaining the 2-byte transmission mode, and shows a modified circuit configuration diagram of FIG. That is, FIG. 7C shows the
図7(c)の回路構成について確認すると、モード制御信号TXEN,RXEN=Lについては、図6の場合と同様に固定設定されている。一方、送信部TRの動作制御信号CTL0,CTL1については、出力バッファ47を経由して、演出制御部22’から受けている。先に説明した通り、2バイト伝送モードで動作する送信部TRは、動作制御信号CTL0,CTL1に制御されて入力回路51T(ラッチ回路51T)が機能する。
When the circuit configuration of FIG. 7C is confirmed, the mode control signals TXEN and RXEN = L are fixedly set as in the case of FIG. On the other hand, the operation control signals CTL0 and CTL1 of the transmission unit TR are received from the effect control unit 22 'via the
その動作手順は、図7(a)に示す通りであり、動作制御信号CTL0=CTL1=Hの状態で、演出制御部22’のCPUが、出力ポートPO’及び出力バッファ47を経由して、動作制御信号CTL1をLレベルに降下させると、その後の動作制御信号CTL1の立上りエッジで、入力回路51Tが、出力バッファ47の上位1バイトをラッチする。
The operation procedure is as shown in FIG. 7A. In the state where the operation control signal CTL0 = CTL1 = H, the CPU of the
次に、動作制御信号CTL0=CTL1=Hの状態で、演出制御部22’が、出力ポートPO’及び出力バッファ47を経由して、動作制御信号CTL0をLレベルに降下させると、動作制御信号CTL0の立上りエッジで、入力回路51Tが、出力バッファ47の下位1バイトをラッチする。また、動作制御信号CTL0の立上りエッジで、シリアライザ52Tは、2バイトデータを取得し、シリアル変換動作を開始する。
Next, in the state where the operation control signal CTL0 = CTL1 = H, when the
したがって、図7(c)の回路構成によれば、演出制御部22’は、16ビット長の駆動データを、出力バッファ47にパラレル出力した後、上記した手順で、動作制御信号CTL0,CTL1を相補的にアクティブにするだけで良いので、16ビット長の駆動データのシリアル伝送処理の制御負担が低減化される。すなわち、2バイト長の駆動データを受けた送信部TRでは、内部サンプリングクロックに同期して、所定の反復周期で、2バイトシリアル伝送処理を繰り返すので(図7(b)参照)、演出制御部22’のシリアル伝送についての制御負担が不要となる。
Therefore, according to the circuit configuration of FIG. 7C, the
しかも、ラッチ回路51Tのラッチ動作(ラッチ入力)は、CPUの制御に基づいて実行されるので、不合理な駆動データがラッチされる可能性がない。
In addition, since the latch operation (latch input) of the
次に、図7(c)に示す受信部RVについて説明する。図7(c)に示す通り、受信部RVの動作制御信号CTL0は、発振器OSCから供給され、動作制御信号CTL1は、遅延回路DLYから供給されている。発振器OSCの発振パルスΦは、受信部RVが受けた駆動データを出力する反復周期Tを規定しており、その発振周期Tは、シリアル伝送周期(20μS)より十分長い1mS程度に設定されている。また、発振パルスΦのパルス幅(Lレベル幅)は、シリアル伝送周期より十分短い1μS程度に設定されている。 Next, the receiving unit RV shown in FIG. As shown in FIG. 7C, the operation control signal CTL0 of the reception unit RV is supplied from the oscillator OSC, and the operation control signal CTL1 is supplied from the delay circuit DLY. The oscillation pulse Φ of the oscillator OSC defines a repetition period T for outputting the drive data received by the receiving unit RV, and the oscillation period T is set to about 1 mS, which is sufficiently longer than the serial transmission period (20 μS). . The pulse width (L level width) of the oscillation pulse Φ is set to about 1 μS, which is sufficiently shorter than the serial transmission cycle.
また、遅延回路DLYは、発振パルスΦを適宜に遅延させる回路であり、発振パルスΦのLレベルのパルス幅と同程度に設定されている。そして、遅延回路DLYが出力する遅延パルスΦ’は、動作制御信号CTL0として、受信部RVとラッチ回路LT0に供給され、発振回路OSCの発振パルスΦは、動作制御信号CTL1として、受信部RVとラッチ回路LT1に供給されている。先に説明した通り、2バイト伝送モードで動作する受信部RVでは、動作制御信号CTL0,CTL1に制御されてセレクタ回路51Rが機能するが、この実施例では、発振器OSC及び遅延回路DLYが、受信部RVにとっての外部回路となる。
The delay circuit DLY is a circuit that appropriately delays the oscillation pulse Φ, and is set to the same level as the L-level pulse width of the oscillation pulse Φ. The delay pulse Φ ′ output from the delay circuit DLY is supplied to the reception unit RV and the latch circuit LT0 as the operation control signal CTL0. The oscillation pulse Φ of the oscillation circuit OSC is transmitted to the reception unit RV as the operation control signal CTL1. This is supplied to the latch circuit LT1. As described above, in the receiving unit RV operating in the 2-byte transmission mode, the
具体的な動作手順は、図7(d)に示す通りであり、動作制御信号CTL0=CTL1=Hの状態で、発振パルスΦが降下すると、セレクタ回路51Rは、デシリアライザ52Rから受けている2バイトデータ(駆動データ)のうち、上位1バイトを、発振パルスΦの立下りエッジで出力する。そして、その後の発振パルスΦの立上りエッジでは、ラッチ回路LT1が、セレクタ回路51Rが出力する上位1バイトをラッチすると共に、LEDドライバDVに出力する。
The specific operation procedure is as shown in FIG. 7D. When the oscillation pulse Φ drops in the state of the operation control signal CTL0 = CTL1 = H, the
その後、所定の遅延時間を経て、遅延パルスΦ’がLレベルに降下すると、セレクタ回路51Rは、デシリアライザ52Rから受けている2バイトデータ(駆動データ)のうち、下位1バイトを、遅延パルスΦ’の立下りエッジで出力する。そして、その後の遅延パルスΦ’の立上りエッジでは、ラッチ回路LT0が、セレクタ回路51Rが出力する下位1バイトをラッチすると共に、LEDドライバDVに出力する。
Thereafter, when the delay pulse Φ ′ falls to the L level after a predetermined delay time, the
以上の動作は、発振パルスΦの発振周期Tに対応して、受信部RVの内部動作とは無関係に実行され、換言すると、2バイトシリアル伝送処理の動作周期とは無関係に、非同期状態で駆動データの出力動作で実行される。但し、この実施例では、CPUが制御する動作制御信号CTL0=CTL1に基づいて、出力バッファ47の駆動データが、入力回路51Tにラッチされるので、不合理な駆動データがLEDドライバDVに出力される可能性はない。
The above operation is executed in correspondence with the oscillation period T of the oscillation pulse Φ irrespective of the internal operation of the receiving unit RV. In other words, it is driven in an asynchronous state regardless of the operation period of the 2-byte serial transmission process. It is executed by data output operation. However, in this embodiment, since the drive data of the
続いて、出力バッファ48に接続されたN個の送信部TRと、ランプ駆動基板29に搭載されたN個の受信部RVとの関係について説明する。図8は、出力バッファ48から出力されるN組の差動信号(駆動データSDATA1)に基づいて、ランプ駆動基板29に配置されたLED群(N×8個以上)が、適宜に点灯制御される回路構成を示している。
Next, the relationship between the N transmission units TR connected to the
N個の送信部TR1〜TRnは、図7(c)に示す送信部TRと同様に機能し、N個の受信部RV1〜RVnは、図6に示す受信部RVと同様に機能している。すなわち、動作制御信号CTL0=CTL1=Hの状態で、演出制御部22’が、動作制御信号CTL0をLレベルに降下させると、送信部TRiの入力回路51Tは、その動作制御信号CTL0の立上りエッジで、出力バッファ47の下位1バイトをラッチする。また、このタイミングからシリアライザの動作が開始され、無意味な上位1バイトを含んだ16ビットデータのシリアル伝送処理が開始される。そして、このシリアル伝送処理は、内部サンプリングクロックに同期して、その後も所定の反復周期で繰り返される。
N transmission units TR1 to TRn function in the same manner as the transmission unit TR shown in FIG. 7C, and N reception units RV1 to RVn function in the same manner as the reception unit RV shown in FIG. . That is, in the state where the operation control signal CTL0 = CTL1 = H, when the
一方、N個の受信部RV1〜RVnは、動作制御信号CTL0,CTL1がLレベルに固定されているので、何れも、1バイト伝送モードで機能する。そのため、各受信部RV1〜RVnのデシリアライザ52Rは、対応する送信部TR1〜TRnから、繰り返しシリアル出力されるシリアルデータをパラレル変換し、パラレル変換された下位1バイトデータが、各受信部RV1〜RVnの出力回路51Rから繰り返し出力される。なお、出力回路51Rの出力動作は、受信部RVの内部クロックに基づき繰り返される。
On the other hand, since the operation control signals CTL0 and CTL1 are fixed to the L level, the N receiving units RV1 to RVn all function in the 1-byte transmission mode. Therefore, the
以上の回路構成に対応して、演出制御部22’のCPUは、出力ポートPO’を経由して、送信部TR1への駆動データを出力バッファ48aに供給した後、別の出力バッファ48bに、送信部TR1用の動作制御信号CTL01を出力して、そのレベルをH→L→Hと変化させる。その結果、送信部TR1のラッチ回路51Tは、出力バッファ48から駆動データを取得することになる。
Corresponding to the circuit configuration described above, the CPU of the
次に、演出制御部22’のCPUは、出力ポートPO’を経由して、送信部TR2への駆動データを出力バッファ48aに供給した後、別の出力バッファ48bを使用して、送信部TR2用の動作制御信号CTL02のレベルをH→L→Hと変化させる。その結果、送信部TR2のラッチ回路51Tは、出力バッファ48から駆動データを取得する。
Next, the CPU of the
その後も同様であり、演出制御部22’のCPUが上記と同様の処理を繰り返すことで、N個の送信部TR1〜TRnへの駆動データの更新処理が完了する。そして、これらの駆動データは、各送信部TR1〜TRnの内部クロックに同期して、所定の反復周期で、繰り返しシリアル伝送される。そして、各シリアルデータは、1バイト伝送モードで動作する各受信部RV1〜RVnに取得され、N個のLEDドライバに出力される。したがって、本実施例では、シリアル伝送についての制御負担をCPUに課すことなく、多数(N×8個又はそれ以上)のLEDを使用したランプ演出が実現される。
After that, the CPU of the
続いて、出力バッファ49とランプ駆動基板30との接続関係について説明する。先に説明した通り、出力バッファ49とランプ駆動基板30との間には、M×2個の伝送ドライバ50が配置され、M個の送信部TR1〜TRmから、M個の受信部RV1〜RVmに向けて、M種類のシリアル駆動信号SDATA2が各々LVDS信号の形式で伝送されている。具体的には、図5の内部構成を有する伝送ドライバ50を、2×M個使用した図8と同様の回路構成となる。
Next, the connection relationship between the
以上、図5に示す伝送ドライバ50に関して説明したが、LEDランプ数を増加するためには、図5とは別の内部構成を有する伝送ドライバを使用するのも好適である。図9は、そのような伝送ドライバ50’を図示したものであり、この伝送ドライバ50’も、送信モード又は受信モードで機能する。
The
内部構成も伝送ドライバ50に類似しており、伝送ドライバ50’は、外部回路と2バイトデータのデータ授受が可能な入出力回路51と、PS変換(parallel to serial)又はSP変換(serial to parallel)の動作を実行する直並列信号変換部52と、内部回路の動作タイミングを規定する内部クロックを発生する発振部53と、シングルエンド信号を差動信号に変換する信号形式変換部54と、差動信号をシングルエンド信号に逆変換する信号形式逆変換部55と、を有して構成されている。
The internal configuration is similar to the
また、伝送ドライバ50’は、入出力端子D0−D15と、一対の差動入出力信号IOP,IONに関する入出力端子IOP,IONと、データ幅信号WIDやモード切替信号BID,DIRなどを受ける信号入力端子WID,BID,DIRと、リセット信号RSTNを受ける入力端子RSTNなどを有して構成されている。但し、モード制御信号TXEN,RXENや、動作制御信号CTL0,CTL1は存在しない。
Further, the
そのため、この伝送ドライバ50’では、モード切替信号DIRによって、送信モード(DIR=L)か、受信モード(DIR=H)かを規定するよう構成されている。また、データ幅信号WIDによって、2バイト伝送モード(WID=H)か、1バイト伝送モード(WID=L)かを規定している。そして、データ幅信号WIDと、モード切替信号BID,DIRを適宜に組み合わせることで、送信部TRと受信部RVが一対一に対応する単純モードだけでなく、1個の送信部TRと複数N個の受信部RVとが一対Nに対応する多重モードで動作させることもできるようになっている。 Therefore, the transmission driver 50 'is configured to define the transmission mode (DIR = L) or the reception mode (DIR = H) by the mode switching signal DIR. The data width signal WID defines whether the 2-byte transmission mode (WID = H) or the 1-byte transmission mode (WID = L). Then, by appropriately combining the data width signal WID and the mode switching signals BID and DIR, not only the simple mode in which the transmission unit TR and the reception unit RV correspond one-to-one, but one transmission unit TR and a plurality of N units. The receiving unit RV can be operated in a multiplex mode corresponding to a pair N.
また、1バイト伝送モード(WID=L)で動作する伝送ドライバ50’は、送信部TR及び受信部RVとも、入出力端子D0−D7以外の所定の入力端子Dx,Dyに供給される動作制御信号LEN_U,LEN_L,OEN_U,OEN_Lによって、CTL0,CTL1と同様のラッチ動作(入力ラッチ/出力ラッチ)を規定している。また、多重モードに設定されている受信部RVでは、入出力端子D0−D7以外の所定の4ビット入力端子Da0−Da3がアドレス端子となり、その伝送ドライバ50’の固有アドレスを設定するようになっている。
In addition, the
図10は、2バイト伝送モード(WID=H)で機能する伝送ドライバ50’の使用例を図示したものであり、演出インタフェイス基板27からランプ駆動基板36へのシリアル駆動信号SDATA0の伝送路について、図6の変形例を示している。なお、この実施例において、伝送ドライバ50’は、送信部TRと受信部RVが一対一に対応する単純モードで機能している。
FIG. 10 illustrates an example of use of the
図10の回路構成では、演出制御部22’のCPUは、適当なタイミングで2バイト長の駆動データを、出力ポートPO’から出力し、この2バイトデータを出力バッファ47に保持させる。すると、送信部TRと受信部RVが、各々の内部クロックに基づき、2バイト伝送モードのシリアル伝送処理を所定の反復周期で繰り返すので、LEDドライバDVは、駆動データを繰り返し受けることになる。
In the circuit configuration of FIG. 10, the CPU of the
具体的に確認すると、送信部TRは、出力バッファ47が出力する2バイトデータを、自らの内部クロックに基づき自走状態で取得して一方向にシリアル送信し、受信部RVは、送信部TRから受ける2バイトシリアルデータを、自らの内部クロックに基づき自走状態でLEDドライバDVに出力する。したがって、この回路構成によれば、CPUの制御負担を増加させることなく、回転演出体AMUに配置できるLEDランプの個数を、図6の場合の2倍に増加させることができる。
When specifically confirmed, the transmission unit TR acquires the 2-byte data output from the
なお、図6の場合と同様、図10の回路構成では、ラッチ回路51Tが、CPUによる駆動データの更新動作とは無関係に、出力バッファ47の出力データをラッチする。そのため、更新中の不合理な駆動データがシリアル伝送される可能性もあるが、事実上何の問題もないことは図6に関して説明した通りである。
As in the case of FIG. 6, in the circuit configuration of FIG. 10, the
ところで、図9に示す伝送ドライバ50’を使用する場合には、N個の送信部TR1〜TRnと、N個の受信部RV1〜RVnとを一対一に対応させる図8の回路構成(単純モード)に代えて、1個の送信部TRと、N個の受信部RV1〜RVnとを対応させる多重モードで使用することもできる。
By the way, when the
図11は、伝送ドライバ50’を、1バイト伝送モード(WID=L)且つ多重モードで使用する回路例を示しており、例えば、ランプ駆動基板36やランプ駆動基板30と、演出インタフェイス基板27との一対Nのシリアル伝送に活用される。但し、N個の受信部RV1〜RVnの4ビット入力端子Da0,Da3には、各々固有のアドレス値が設定される必要がある。因みに、図11に示す回路例では、受信部RV1のアドレス値は、2進数0000に固定設定され、受信部RV2のアドレス値は、2進数0001に固定設定されている。
FIG. 11 shows a circuit example in which the
本実施例の場合、送信モードで使用される伝送ドライバ50(単一個)は、入力端子D0−D7を通して1バイトデータをラッチするが、CPUは、所定の入力端子Dx,Dyに供給する動作制御信号LEN_U,LEN_Lによって入力ラッチ動作を制御している。具体的には、CPUが、特定の受信部RViのアドレス情報(4ビット値i)を、出力ポートPO’を経由して出力バッファ48aに出力した後、別の出力バッファ48bを利用して、動作制御信号LEN_UをH→L→Hに変化させる。すると、動作制御信号LEN_Uの立上りエッジに同期して、送信部TRのラッチ回路51Tが、出力バッファ48aのアドレス情報を取得する。
In this embodiment, the transmission driver 50 (single unit) used in the transmission mode latches 1-byte data through the input terminals D0 to D7, but the CPU controls the operation to supply the predetermined input terminals Dx and Dy. The input latch operation is controlled by signals LEN_U and LEN_L. Specifically, the CPU outputs the address information (4-bit value i) of the specific receiving unit RVi to the
以上の動作の後、CPUは、先に指定した特定の受信部RViに伝送すべき駆動データ(1バイト値)を、出力ポートPO’を経由して出力バッファ48aに出力した後、別の出力バッファ48bを利用して、動作制御信号LEN_LをH→L→Hに変化させる。すると、動作制御信号LEN_Lの立上りエッジに同期して、出力バッファ48aの駆動データが、送信部TRのラッチ回路51Tに取得される。
After the above operation, the CPU outputs the drive data (1 byte value) to be transmitted to the specific receiver RVi specified earlier to the
また、このラッチ動作に続いて、送信部TRは、自らのタイミングで、2バイトデータ(アドレス情報+駆動データ)を、N個の受信部RV1〜RVnに向けてシリアル送信する。なお、シリアル伝送処理は、送信部TRの内部クロックに基づく内部サンプリングクロックに規定されて開始され、所定の反復周期に基づき、同じシリアル伝送処理が繰り返される。 Further, following this latch operation, the transmission unit TR serially transmits 2-byte data (address information + drive data) toward the N reception units RV1 to RVn at its own timing. Note that the serial transmission process is started as defined by the internal sampling clock based on the internal clock of the transmission unit TR, and the same serial transmission process is repeated based on a predetermined repetition period.
このように、アドレス情報と駆動データを含んだ2バイトデータは、送信部TRから受信部RV1〜RVnに向けて、繰り返しシリアル伝送される。そこで、各受信部RV1〜RVnでは、伝送されたアドレス情報を、自らの固有アドレスと照合し、固有アドレスに一致する場合には、これに続く駆動データを取得してLEDドライバDVに出力する。したがって、図11に示す実施例によれば、図8の回路構成と比較して、送信部TRの個数を大幅に抑制できるにも拘らず、出力バッファ48と送信部TRとの回路接続が複雑化することがないという利点がある。
In this way, the 2-byte data including the address information and the drive data is repeatedly serially transmitted from the transmission unit TR to the reception units RV1 to RVn. Therefore, each of the receiving units RV1 to RVn collates the transmitted address information with its own unique address. When the received address information matches the unique address, the subsequent drive data is acquired and output to the LED driver DV. Therefore, according to the embodiment shown in FIG. 11, the circuit connection between the
ところで、これまで説明した何れの実施例でも、送信部TRは、自己の内部クロックに基づいて、自走状態でシリアル伝送処理を繰り返しており、このシリアル伝送処理の開始タイミングについては、演出制御部のCPUの制御動作が及ばない。そのことによる弊害は事実上ないものの、CPUの制御動作を貫徹したい場合には、図12のような回路構成を採るのが好ましい。 By the way, in any of the embodiments described so far, the transmission unit TR repeats the serial transmission process in a self-running state based on its own internal clock, and the production control unit determines the start timing of this serial transmission process. The control operation of the CPU is not possible. Although there is virtually no adverse effect, it is preferable to adopt a circuit configuration as shown in FIG.
図12に示す回路構成では、図9に示す伝送ドライバ50’を使用し、送信部TR及び受信部RVとも、1バイト伝送モード(WID=L)で機能させ、また、送信部TRと受信部RVを一対一に配置して単純モードで機能させている。そして、演出制御部22’は、ランプ駆動基板30の演出モータM1〜Mnを直接的に駆動制御している。
In the circuit configuration shown in FIG. 12, the
送信動作に関するCPUの制御動作は、図7の場合とほぼ同じであり、演出制御部22’のCPUが、出力ポートPO’及び出力バッファ49aを経由して、駆動データを送信部TRに出力した後、別の出力バッファ49bを経由して、動作制御信号LEN_UをH→L→Hレベルに変化させると、入力回路51Tは、動作制御信号LEN_Uの立上りエッジで、出力バッファ49aの上位1バイトをラッチする。
The control operation of the CPU related to the transmission operation is almost the same as in FIG. 7, and the CPU of the
次に、動作制御信号LEN_U=LEN_L=Hの状態で、演出制御部22’のCPUが、動作制御信号LEN_LをLレベルに降下させると、その後の動作制御信号LEN_Lの立上りエッジで、入力回路51Tが、出力バッファ49aの下位1バイトをラッチする。また、動作制御信号LEN_Lの立上りエッジで、シリアライザ52Tは、2バイトデータを取得し、シリアル変換動作及びシリアル伝送動作を開始する。
Next, when the CPU of the
具体的には、2バイト長の駆動データを受けた送信部TRでは、内部サンプリングクロックに同期して、所定の反復周期で、2バイトシリアル伝送処理を繰り返す。そして、受信部RVのデシリアライザ52Rは、シリアル信号をパラレル変換して出力回路(セレクタ回路51R)に出力する。なお、この受信部RVによる2バイトシリアル伝送処理は、所定の反復周期で繰り返し実行される。
Specifically, the transmission unit TR that has received the 2-byte drive data repeats the 2-byte serial transmission process at a predetermined repetition period in synchronization with the internal sampling clock. Then, the
ところで、単純モードで機能する受信部RV(伝送ドライバ50’)は、所定の入力端子Dx,Dyに受ける動作制御信号OEN_U,OEN_Lによって出力ラッチ動作が制御されるようになっている。具体的には、動作制御信号OEN_U=OEN_L=Hの状態で、動作制御信号OEN_UがLレベルに降下すると、その後の動作制御信号OEN_Uの立上りエッジで、セレクタ回路51Rが、内部回路に取得済みの2バイトデータの上位1バイトを出力する。
By the way, the receiving unit RV (transmission driver 50 ') functioning in the simple mode is configured such that the output latch operation is controlled by operation control signals OEN_U and OEN_L received at predetermined input terminals Dx and Dy. Specifically, when the operation control signal OEN_U falls to the L level in the state of the operation control signal OEN_U = OEN_L = H, the
次に、動作制御信号OEN_U=OEN_L=Hの状態で、動作制御信号OEN_LがLレベルに降下すると、その後の動作制御信号OEN_Lの立上りエッジで、内部回路に取得済みの2バイトデータの下位1バイトを出力する。 Next, when the operation control signal OEN_L falls to L level in the state of the operation control signal OEN_U = OEN_L = H, the lower 1 byte of the 2-byte data acquired in the internal circuit at the subsequent rising edge of the operation control signal OEN_L Is output.
そこで、図12の実施例では、動作制御信号OEN_Uを演出制御部22’から伝送すると共に、受信部RVに近接して、遅延回路DLYとラッチ回路LT_U,LT_Lとを配置する構成を採っている。そして、動作制御信号OEN_Uは、遅延回路DLYと、受信部RVの動作制御端子OEN_Uと、上位バイト用のラッチ回路LT_Uに供給されている。
Therefore, in the embodiment of FIG. 12, the operation control signal OEN_U is transmitted from the
一方、遅延回路DLYを経由することで、適宜に時間遅延した動作制御信号OEN_Uは、受信部RVの動作制御端子OEN_Lと、下位バイト用のラッチ回路LT_Lに供給されている。ここで、時間遅延した動作制御信号OEN_Uは、動作制御信号OEN_Lとして機能している。また、NOTゲートは、動作制御信号OEN_Uと動作制御信号OEN_Lを各々、適宜に遅延させてラッチ回路LT_U,LT_Lに供給する機能を果たしている。 On the other hand, the operation control signal OEN_U that is appropriately time-delayed via the delay circuit DLY is supplied to the operation control terminal OEN_L of the receiving unit RV and the latch circuit LT_L for the lower byte. Here, the operation control signal OEN_U delayed in time functions as the operation control signal OEN_L. Further, the NOT gate has a function of supplying the operation control signal OEN_U and the operation control signal OEN_L to the latch circuits LT_U and LT_L with an appropriate delay.
以上の構成に対応して、演出制御部22’のCPUは、送信部TRに2バイト長の駆動データを取得させた後、その駆動データのシリアル伝送が確実に完了したタイミングで、出力ポートPO’及び出力バッファ49bを経由して、動作制御信号OEN_UをH→L→Hと変化させる。
Corresponding to the above configuration, the CPU of the
図12に示す通り、この動作制御信号OEN_Uは、遅延回路DLYと共に、受信部RVの制御端子OEN_Uに供給されているので、動作制御信号OEN_Uの立上りエッジで、セレクタ回路51Rが、内部回路に取得済みの2バイトデータの上位1バイトを出力し、この上位1バイトが、その後、上位バイトのラッチ回路LT_Uに取得される。
As shown in FIG. 12, the operation control signal OEN_U is supplied to the control terminal OEN_U of the receiving unit RV together with the delay circuit DLY, so that the
次に、遅延回路DLYの出力が、H→L→Hと変化して、動作制御信号OEN_Lとして、受信部RVの制御端子OEN_Uに供給される。そのため、動作制御信号OEN_Lの立上りエッジで、セレクタ回路51Rが、内部回路に取得済みの2バイトデータの下位1バイトを出力し、この下位1バイトが、その後、下位バイト用のラッチ回路LT_Lに取得される。
Next, the output of the delay circuit DLY changes from H → L → H and is supplied to the control terminal OEN_U of the receiving unit RV as the operation control signal OEN_L. Therefore, at the rising edge of the operation control signal OEN_L, the
以上の通り、図12の実施例によれば、完全なCPU制御に基づいて、駆動データを伝送することができるので、例えば、ステッピングモータなどで構成された演出モータについて、そのステップ回転の開始時などについて、意図した通りの制御が可能である。 As described above, according to the embodiment of FIG. 12, the drive data can be transmitted based on the complete CPU control. For example, for the effect motor constituted by a stepping motor or the like, when the step rotation starts. Etc. can be controlled as intended.
ところで、上記した何れの実施例でも、電源投入後、伝送ドライバ50,50’のリセット端子RSTNに、電源リセット信号RSTNが自動的に供給される構成を有しており、全ての伝送ドライバ50,50’は、一斉に電源リセットされる。但し、電源投入時における演出モータなどの不審動作を回避するためには、CPUの制御に基づいて、モータ演出開始時までリセット状態(リセット信号RSTN=L)を維持しておき、モータ演出開始時に、CPUの制御に基づいて、リセット信号RSTNをHレベルに復帰させて伝送ドライバ50,50’の動作を開始させるのが好ましい。
In any of the above-described embodiments, the power supply reset signal RSTN is automatically supplied to the reset terminals RSTN of the
以上、ランプ制御基板に関して各種の実施例を説明したので、このような構成を有する遊技機における演出制御部22’の制御動作について説明する。図13は、演出制御部22’の動作内容を説明するフローチャートであり、ワンチップマイコン40のCPUによって実行される。演出制御部22’の動作は、CPUリセット後に無限ループ状に実行されるメイン処理(図13(a))と、1mS毎に起動されるタイマ割込み処理(図13(b))と、主制御部が送信する制御コマンドを受信する受信割込み処理(不図示)と、を含んで実現される。
As described above, since various embodiments have been described with respect to the lamp control board, the control operation of the effect control unit 22 'in the gaming machine having such a configuration will be described. FIG. 13 is a flowchart for explaining the operation content of the
そこで、まず、タイマ割込み処理から説明する。なお、図13(b)は、演出モータM1〜Mnを設けた場合の処理を破線で記載している。演出モータM1〜Mnを設けた実施態様では、所定タイミング毎に、ステッピングモータを1ステップ歩進させるべく、必要時に駆動データを更新する(ST20)。そして、この駆動データを各演出モータM1〜Mnに出力すると共に、図12の回路構成の場合には、動作制御信号LEN_U,LEN_L,OEN_Uを適宜なタイミングで出力する。 First, the timer interrupt process will be described. In FIG. 13 (b), the processing when the production motors M1 to Mn are provided is indicated by broken lines. In the embodiment in which the effect motors M1 to Mn are provided, the drive data is updated when necessary to advance the stepping motor by one step at every predetermined timing (ST20). Then, the drive data is output to each of the effect motors M1 to Mn, and in the case of the circuit configuration of FIG. 12, the operation control signals LEN_U, LEN_L, and OEN_U are output at an appropriate timing.
また、画像制御部23’に送信すべき制御コマンドCMD’が存在する場合には、これを画像制御部23’に向けて出力する(ST22)。最後に、割込みカウンタをインクリメントして割込み処理を終える(ST23)。 If there is a control command CMD 'to be transmitted to the image control unit 23', the control command CMD 'is output to the image control unit 23' (ST22). Finally, the interrupt counter is incremented to finish the interrupt process (ST23).
続いて、メイン処理について説明すると、CPUは、割込みカウンタを繰り返しチェックして、割込みカウンタの値が16になるのを待機する(ST10)。上記したように、割込みカウンタは、1mS毎に更新されているので(ST23)、ステップST10では、前回のステップST11の処理から、16mS経過するまでの経過時間を待機することになる。すなわち、この実施例では、ステップST11〜ST17の処理が16mS毎に繰り返される。 Next, the main process will be described. The CPU repeatedly checks the interrupt counter and waits until the value of the interrupt counter becomes 16 (ST10). As described above, since the interrupt counter is updated every 1 mS (ST23), in step ST10, an elapsed time until 16 mS elapses from the process of the previous step ST11 is waited. That is, in this embodiment, steps ST11 to ST17 are repeated every 16 ms.
そこで、16mSの待機時間が経過した場合には、割込みカウンタをゼロクリアした上で(ST11)、主制御部21から送信された制御コマンドCMDを解析して、制御コマンドCMDに対応した動作を実行するべく、必要な開始処理を実行する。例えば、変動パターンコマンドCMDを受けた場合には、その制御コマンドCMDに基づいてランプ演出や音声演出などの開始処理を実行する。
Therefore, when the standby time of 16 mS has elapsed, the interrupt counter is cleared to zero (ST11), the control command CMD transmitted from the
次に、チャンスボタン11などのスイッチ信号を判定し(ST13)、新規に実行を開始する演出について、その演出シナリオを構築するか、実行中の演出についての演出シナリオを更新する(ST14)。そして、演出シナリオに対応して、音声再生動作を進行させる(ST15)。
Next, a switch signal such as the
続いて、各ランプ駆動基板36,29,30に接続されているLEDについて、その輝度を規定した輝度データを更新して、出力バッファテーブルTBL(図13(c))に格納する(ST16)。
Subsequently, for the LEDs connected to each of the
次に、ステップST16の処理で更新された出力バッファテーブルTBLの輝度データを、パラレルポートPO’を経由して、順番に、出力バッファ47,48,49に出力する(ST17)。この場合、一対の伝送ドライバ50,50’が図6や図10の回路構成を採る場合には、CPUは、1バイトデータ又は2バイトデータをパラレル出力するだけでステップST17の処理を終えることができる。
Next, the brightness data in the output buffer table TBL updated in the process of step ST16 is output to the output buffers 47, 48, and 49 in order via the parallel port PO '(ST17). In this case, when the pair of
一方、伝送ドライバ50が図7の回路構成を採る場合には、CPUは、1バイトデータをパラレルポートPO’にパラレル出力した後、動作制御信号CTL1と、動作制御信号CTL0を、この順番で所定時間だけアクティブレベルに推移させる(図7(a)参照)。また、図8の回路構成を採る場合には、1バイト長の駆動データを出力した後、動作制御信号CTL0を、所定時間だけアクティブレベルに推移させる動作を、送信部TRの個数だけ繰り返す。一方、図11の回路構成を採る場合には、アドレス情報の出力処理、及び、制御信号LEN_U,LEN_Lの出力処理を、受信部RVの個数だけ繰り返す。
On the other hand, when the
何れにしても、CPUのプログラム処理は、パラレルポートPO’へのパラレル出力処理だけであり、シリアル伝送に関する処理がないので制御負担が極めて軽微である。 In any case, the program processing of the CPU is only parallel output processing to the parallel port PO ', and since there is no processing related to serial transmission, the control burden is very light.
以上、伝送クロックを伝送することなく、1バイト伝送モード又は2バイト伝送モードでシリアル伝送処理を実現する伝送ドライバ50,50’について詳細に説明した。そして、この伝送ドライバ50,50’では、シリアル信号に伝送クロックを埋め込むクロック埋め込み方式を採っている。そこで、以下、念のためこの回路構成も説明しておく。
The
<クロック埋め込み方式>
図14は、送信部TRの信号形式変換部54と、受信部RVの信号形式逆変換部55の構成を詳細に示す回路ブロック図である。説明の都合上、信号形式変換部54と信号形式逆変換部55とを纏めて記載しているが、図14では、クロック信号CKと、シリアル信号SDATAとを結合回路60で一体化させた後に差動ラインドライバDriに供給し、差動ラインレシーバRecの出力を分離回路66で、元の2つの信号CK,SDATAに戻す回路構成を示している。
<Clock embedding method>
FIG. 14 is a circuit block diagram showing in detail the configuration of the
結合回路60は、NRZ(Non-Return-to-Zero)信号であるシリアル信号SDATA(図14(a))を、図14(b)に示すRZ(Return-to-Zero)信号に変換すると共に、論理反転した幅狭のクロック信号CK(=PL1)に重合させる回路である。 The combining circuit 60 converts the serial signal SDATA (FIG. 14A), which is an NRZ (Non-Return-to-Zero) signal, into an RZ (Return-to-Zero) signal shown in FIG. 14B. , A circuit that superimposes a logically inverted clock signal CK (= PL1).
結合回路60の回路構成は、図14(h)に示す通りであり、クロック信号CKの立下りエッジで動作するワンショットマルチバイブレータ61と、クロック信号CKの立上りエッジで動作するワンショットマルチバイブレータ62と、3個のNOTゲートによる遅延回路63と、ANDゲート64と、ORゲート65とを有して構成されている。
The circuit configuration of the coupling circuit 60 is as shown in FIG. 14H. The one-
ここで、ワンショットマルチバイブレータ61は、パルス幅τ(例えばduty比50%)のクロック信号CKの立下りエッジに同期して動作することで、論理反転されたパルス幅=τ/2(例えばduty比25%)程度のクロック信号PL1を生成している。一方、ワンショットマルチバイブレータ62は、クロック信号CKの立上りエッジに同期して動作することで、パルス幅=τ×4/5(例えばduty比40%)程度に変形されたクロック信号PL2を生成している(図14(g)参照)。
Here, the one-
そして、クロック信号PL2は、3個のNOTゲートによる遅延回路63を通過して時間遅延すると共に、論理反転されて反転クロック信号PL2”として、ANDゲート64に供給される(図14(g))。このANDゲート64には、NRZ信号であるシリアル信号SDATAも供給されているので、ANDゲート64の出力は、RZ信号となり、これがクロック信号PL1とOR演算されることで、図14(d)に示す複合差動信号DIFとなる。
Then, the clock signal PL2 passes through the
なお、ANDゲート64の出力は、反転クロック信号PL2”によってL期間がやや延長されるため、図14(b)に示すRZ信号とは正確には一致しないが、クロック信号PL1と重合されることで、実質的に、図14(b)と同一のRZ波形となる。
The output of the AND
このような複合差動信号DIF(クロック信号PL1+RZ信号)は、差動ラインドライバDriに供給され、低レベルの複合差動信号DIFとして、差動ラインレシーバRecまで伝送され、その後、分離回路66において、元の信号CK,SDATAに戻される。なお、シリアル信号SDATAを伝送しないタイミングでは、複合差動信号DIFはLレベルに維持されるよう構成されている。 Such a composite differential signal DIF (clock signal PL1 + RZ signal) is supplied to the differential line driver Dri and transmitted to the differential line receiver Rec as a low-level composite differential signal DIF. Return to the original signals CK and SDATA. Note that, at the timing when the serial signal SDATA is not transmitted, the composite differential signal DIF is configured to be maintained at the L level.
分離回路66は、図14(i)に示の通りであり、複合差動信号DIFの立上りエッジで動作するワンショットマルチバイブレータ67と、ワンショットマルチバイブレータ67の出力信号の立下りエッジに同期して、そのタイミングの複合差動信号DIFのレベルを記憶するDラッチ68とを有して構成されている。
The separation circuit 66 is as shown in FIG. 14 (i), and is synchronized with the one-
分離回路66の動作内容は、図14(d)〜図14(f)に示す通りであり、クロック信号CKと、シリアル信号SDATAとが、クロック信号CKの半周期分だけ位相遅れした状態で復元される。そして、復元されたクロック信号CKと、シリアル信号SDATAは、ドライバDRijに供給されることで、所定のランプを、シリアル信号SDATAで指定された輝度で点灯させることになる。 The operation contents of the separation circuit 66 are as shown in FIGS. 14D to 14F, and the clock signal CK and the serial signal SDATA are restored in a state in which the phase is delayed by a half cycle of the clock signal CK. Is done. Then, the restored clock signal CK and the serial signal SDATA are supplied to the driver DRij, so that a predetermined lamp is lit with the luminance specified by the serial signal SDATA.
<クロック埋め込み方式を採らない場合>
以上、LVDS信号として、RZ信号にクロック信号PL1を重合させたクロック埋め込み式の複合差動信号DIFについて説明したが、特に限定されるものではない。例えば、一連のシリアル信号SDATAに先行してスタートビットSTを付記することで、クロック信号の伝送を省略することもできる。
<When not using the clock embedding method>
As described above, the clock-embedded composite differential signal DIF obtained by superimposing the clock signal PL1 on the RZ signal has been described as the LVDS signal, but is not particularly limited. For example, the transmission of the clock signal can be omitted by adding the start bit ST prior to the series of serial signals SDATA.
図15は、このような回路構成を例示したものであり、送信部TRから受信部RVに対して、16ビット長の駆動データDATを、LVDS伝送する場合を示している。なお、スタートビットSTの論理値は、適宜に設定されるが、例えば、非伝送時のシリアル信号SDATAがHレベルに維持される場合には、スタートビットSTの論理値がLとなる(図15(a))。また、スタートビットは、内部回路で自動的に付加される。 FIG. 15 exemplifies such a circuit configuration, and shows a case where 16-bit drive data DAT is transmitted by LVDS from the transmission unit TR to the reception unit RV. Note that the logical value of the start bit ST is appropriately set. For example, when the serial signal SDATA during non-transmission is maintained at the H level, the logical value of the start bit ST becomes L (FIG. 15). (A)). The start bit is automatically added by the internal circuit.
この場合のLVDS信号(シリアル伝送信号SGN)は、定常レベル(H)からLレベルに立下るスタートビットSTが、16ビット長の駆動データに先行するビットパターンとなる(図15(a))。 In this case, the LVDS signal (serial transmission signal SGN) has a bit pattern in which the start bit ST falling from the steady level (H) to the L level precedes the 16-bit drive data (FIG. 15A).
この送信部TRの構成に対応して、受信部RVには、シリアル伝送信号SGNの16ビット区間だけ再生クロックRCKを生成する再生クロック生成部80と、シリアル伝送信号SGNと再生クロックRCKを受けて駆動データDATを再生する信号再生部81と、が設けられている。信号再生部81は、16ビット長の駆動データDATを、シリアルデータとして受けるシフトレジスタRGと、16ビット長の駆動データDATを、パラレルデータとして保存する出力バッファBUFとを有して構成されている。 Corresponding to the configuration of the transmission unit TR, the reception unit RV receives the reproduction clock generation unit 80 that generates the reproduction clock RCK only for the 16-bit section of the serial transmission signal SGN, the serial transmission signal SGN, and the reproduction clock RCK. And a signal reproduction unit 81 for reproducing the drive data DAT. The signal reproducing unit 81 includes a shift register RG that receives 16-bit drive data DAT as serial data, and an output buffer BUF that stores the 16-bit drive data DAT as parallel data. .
図15(d)に示す通り、再生クロック生成部80は、所定の時間区間だけ基準クロックCKを受ける16×N進カウンタ82と、スタートビットSTの立下りエッジに対応してセットパルスを生成するワンショットマルチバイブレータ83と、ワンショットマルチバイブレータ83からのセットパルス、及び、16×N進カウンタ82からのリセットパルスを受けるRSフリップフロップ84と、を備えて構成されている。
As shown in FIG. 15 (d), the recovered clock generator 80 generates a set pulse corresponding to the falling edge of the start bit ST, and a 16 × N-
そして、ワンショットマルチバイブレータ83には、シリアル伝送信号SGNの反転信号と、RSフリップフロップ84のQバー出力と、を受けるANDゲート85の出力信号が供給される。また、16×N進カウンタ82の計数端子には、基準クロックCKと、RSフリップフロップ84のQ出力と、を受けるANDゲート86の出力信号が供給される。なお、この実施例では、例えば、N=2であるので、以下、16×N進カウンタ82を32進カウンタ82と表現する。
The one-
このような回路構成の再生クロック生成部80において、RSフリップフロップ84は、初期状態でリセット状態であり、そのQ出力がLレベル、Qバー出力がHレベルである。そのため、ANDゲート85は開状態で待機し、ANDゲート86は閉状態で動作開始を待機することになる。
In the recovered clock generation unit 80 having such a circuit configuration, the RS flip-
このような待機状態において、シリアル伝送信号SGNが伝送されると、スタートビットSTが反転してワンショットマルチバイブレータ83に供給されることになり、所定時間だけHレベルを維持するセットパルスが生成される。この時、RSフリップフロップ84のリセット端子はLレベルであるので、RSフリップフロップ84はセット状態となり、Q出力がHレベルに遷移する一方、Qバー出力がLレベルに遷移する。
In such a standby state, when the serial transmission signal SGN is transmitted, the start bit ST is inverted and supplied to the one-
その結果、HレベルのQ出力を受けるANDゲート86が閉状態から開状態に変化する。また、LレベルのQバー出力が多少の時間遅延の後にANDゲート85に供給されるので、その後は、ANDゲート85は閉状態となる。このRSフリップフロップ84の動作状態は、セットパルスが消滅した後も維持されるので、スタートビットST以降のシリアル伝送信号SGNが、ワンショットマルチバイブレータ83に影響を与えることがない。そのため、ANDゲート86の開状態と、ANDゲート85の閉状態は、その後も維持されることになる。
As a result, the AND gate 86 that receives the Q output at the H level changes from the closed state to the open state. Further, since the L level Q-bar output is supplied to the AND
このような動作状態において、32進カウンタ82は、計数動作を繰り返すが、そのN分周出力は、再生クロックRCKとして信号再生部81に供給される。図15(b)と図15(c)は、基準クロックCKと、再生クロックRCKとの関係を図示したものであり、N=2であるこの実施例では、基準クロックCKの2分周出力が再生クロックRCKとなることを示している。
In such an operating state, the 32-
ところで、32進カウンタ82は、32個目の基準クロックCKを受けるとキャリー信号CYを出力する。このキャリー信号CYは、RSフリップフロップ84のリセット端子に供給されるので、RSフリップフロップ84は、このタイミングでリセット状態となり、その結果、ANDゲート86が開状態に遷移する一方、ANDゲート85は開状態に遷移する。
By the way, the
RSフリップフロップ84のリセット状態は、キャリー信号CYの消滅後も維持されるので、ANDゲート86の開状態と、ANDゲート85の開状態が、その後も維持されることになり、その後のシリアル伝送信号SGNのスタートビットSTを待つ待機状態を維持する。なお、キャリー信号CYは時間遅延を経て、論理反転されて32進カウンタ82のクリア端子に供給されるので、カウンタ値は初期状態に戻ることになり、再生クロック生成部80が次のシリアル伝送信号SGNのスタートビットSTを受けた後は、上記と同じ動作を実行することになる。
Since the reset state of the RS flip-
以上の通り、この実施例では、シリアル伝送信号SGNの16ビット区間だけ、再生クロック生成部80が再生クロックRCKを出力することで、シリアル伝送信号SGNから駆動データDATが抽出される。抽出された駆動データDATは、シリアル信号からパラレル信号に変換されて信号再生部81の出力バッファBUFに格納される。以上の通り、図15(d)の回路構成によれば、クロック信号を埋め込むことなく、簡易にLVDS伝送することができる。 As described above, in this embodiment, the reproduction clock generator 80 outputs the reproduction clock RCK only during the 16-bit section of the serial transmission signal SGN, so that the drive data DAT is extracted from the serial transmission signal SGN. The extracted drive data DAT is converted from a serial signal to a parallel signal and stored in the output buffer BUF of the signal reproducing unit 81. As described above, according to the circuit configuration of FIG. 15D, LVDS transmission can be easily performed without embedding a clock signal.
ところで、ここまでの説明では、演出制御部22’が、駆動データをパラレル出力する構成を説明したが、逆に、演出制御部22’が、センサ信号などのデータをパラレル入力することもできる。すなわち、図5や図9に示す伝送ドライバ50,50’を使用すれば、演出モータM1〜Mnの原点位置を検出する原点センサのセンサ信号や、演出進行に遊技者を関与させるためのチャンスボタン11などスイッチ信号を、演出制御部22’に対して、繰り返しシリアル伝送することもできる。
By the way, in the description so far, the configuration in which the
図16は、その回路構成を例示したものであり、図16(a)では伝送ドライバ50又は伝送ドライバ50’で構成された送信部TRと受信部RVを、一対一に接続し、センサ信号やスイッチ信号を含んだ1バイト又は2バイトのデータを、繰り返しシリアル伝送している。
FIG. 16 exemplifies the circuit configuration. In FIG. 16A, the transmission unit TR and the reception unit RV configured by the
そして、CPUは、適宜なタイミングで入力ポートをREADアクセスすることで、1バイト又は2バイトのパラレルデータを受信部RVから取得する。この実施例でも、送信部TRは、センサ信号などの変化タイミングとは無関係に動作するので、CPUが取得するデータの正当性が、常に担保されるわけではないが、同一のデータが複数回、連続して取得できる場合には、そのデータが正当であると判定することができる。 Then, the CPU obtains 1-byte or 2-byte parallel data from the receiving unit RV by performing READ access to the input port at an appropriate timing. Even in this embodiment, since the transmission unit TR operates regardless of the change timing of the sensor signal or the like, the legitimacy of the data acquired by the CPU is not always ensured, but the same data is multiple times, If the data can be acquired continuously, it can be determined that the data is valid.
また、図16(b)の構成では、伝送ドライバ50を使用して、N個の送信部TRと、N個の受信部RVを接続しており、CPUは、動作制御信号CTL1=Hの状態で、動作制御信号CTL0を変化させることで、特定の受信部RVnからパラレルデータを取得することができる。
In the configuration of FIG. 16B, the
以上、実施例について詳細に説明したが、具体的な回路構成や制御手順は何ら本発明を限定するものではなく、適宜に変更可能である。なお、本発明は、弾球遊技機や回胴遊技機だけでなく、その他の遊技機にも好適に適用される。 Although the embodiments have been described in detail above, specific circuit configurations and control procedures are not intended to limit the present invention, and can be changed as appropriate. Note that the present invention is suitably applied not only to a ball ball game machine and a revolving game machine but also to other game machines.
22’ 演出制御手段
TR 上流回路
RV 下流回路
22 'Production control means TR upstream circuit RV downstream circuit
上記の目的を達成するため、本発明は、CPUによるプログラム処理によって実現され、可動体の可動演出又は発光体のランプ演出を制御する演出制御手段と、前記演出制御手段からパラレル出力されたパラレルデータを受けて、これをシリアル変換してシリアルデータとして出力する上流回路と、前記上流回路から出力されるシリアルデータを受けて、これをパラレル変換して得られたパラレルデータに基づいて、可動体又は発光体を駆動する下流回路と、前記上流回路と前記下流回路との間を、差動伝送ライン又はシングルエンド伝送ラインで接続するシリアル伝送路と、を有して構成され、前記上流回路は、パラレルデータを受けて保持する第1回路と、前記第1回路の出力をシリアルデータに変換する第2回路と、を有して構成され、前記第2回路は、前記演出制御手段の制御を受けることなく、所定の変換動作を実行する一方、前記第1回路は、前記演出制御手段の制御に基づいて、パラレルデータを保持している。 To achieve the above object, the present invention is realized by program processing by the CPU, a presentation control means for controlling the lamp rendition of the movable directing or light emitter of the movable body, parallel data parallel output from said presentation control means in response to an upstream circuit for outputting as the serial data which was serial conversion, the receiving serial data output from an upstream circuit, which based on the parallel data obtained by parallel conversion, the movable body or a downstream circuit for driving the luminous body, between the upstream circuit and the downstream circuit, is configured to have a serial transmission path connecting the differential transmission line or single-ended transmission line, wherein the upstream circuit, A first circuit that receives and holds parallel data; and a second circuit that converts the output of the first circuit into serial data. It said second circuit, without receiving control of the performance control unit, while performing the predetermined conversion operation, the first circuit, based on the control of the performance control unit holds the parallel data.
Claims (12)
演出制御手段からパラレル出力された駆動データを受けて、これをシリアル変換してシリアルデータとして出力する上流回路と、
上流回路から出力されるシリアルデータを受けて、これをパラレル変換して得られた駆動データに基づいて、可動体又は発光体を駆動する下流回路と、
上流回路と下流回路との間を、差動伝送ライン又はシングルエンド伝送ラインで接続するシリアル伝送路と、を有して構成され、
上流回路は、演出制御手段から駆動データを受けると、次の駆動データを受けるまで、同一の駆動データを繰り返しシリアルデータとして出力する一方、演出制御手段は、上流側回路によるシリアルデータの出力動作に独立して、必要時に、次の駆動データを出力するよう構成されていることを特徴とする遊技機。 An effect control means that is realized by a program process by the CPU, and that outputs drive data defining the movable effect of the movable body or the lamp effect of the light emitter in parallel when necessary,
An upstream circuit that receives the drive data output in parallel from the effect control means, converts it into serial data, and outputs it as serial data;
A downstream circuit that drives the movable body or the light emitter based on the drive data obtained by receiving the serial data output from the upstream circuit and converting it in parallel;
A serial transmission line connecting the upstream circuit and the downstream circuit with a differential transmission line or a single-ended transmission line; and
When the upstream circuit receives the drive data from the production control means, it repeatedly outputs the same drive data as serial data until the next drive data is received, while the production control means performs the serial data output operation by the upstream circuit. A gaming machine configured to output the next drive data independently when necessary.
演出制御手段に伝送すべき管理データをパラレルデータとして受けて、これをシリアル変換してシリアルデータとして出力する端末回路と、
端末回路から出力されるシリアルデータを受けて、これをパラレル変換して出力する中央回路と、
端末回路と中央回路との間を、差動伝送ライン又はシングルエンド伝送ラインで接続するシリアル伝送路と、を有して構成され、
端末回路は、所定のサンプリングタイミングに達するまで、同一の管理データを繰り返しシリアルデータとして出力する一方、中央回路は、受けた管理データを繰り返しパラレル出力することを特徴とする遊技機。 Production control means that is realized by a program processing by the CPU and performs parallel input of management data for performing production operations such as movable production of a movable body, when necessary,
A terminal circuit which receives management data to be transmitted to the production control means as parallel data, serially converts it and outputs it as serial data;
A central circuit that receives serial data output from the terminal circuit, converts it in parallel, and outputs it,
A serial transmission line connecting the terminal circuit and the central circuit with a differential transmission line or a single-ended transmission line,
The terminal circuit repeatedly outputs the same management data as serial data until a predetermined sampling timing is reached, while the central circuit repeatedly outputs the received management data in parallel.
演出制御手段に伝送すべき管理データをパラレルデータとして受けて、これをシリアル変換してシリアルデータとして出力する端末回路と、
端末回路から出力されるシリアルデータを受けて、これをパラレル変換して出力する中央回路と、
端末回路と中央回路との間を、差動伝送ライン又はシングルエンド伝送ラインで接続するシリアル伝送路と、を有して構成され、
端末回路は、所定のサンプリングタイミングに達するまで、同一の管理データを繰り返しシリアルデータとして出力する一方、中央回路は、受けた管理データを演出制御手段の制御に基づいてパレレル出力することを特徴とする遊技機。
Production control means that is realized by a program processing by the CPU and performs parallel input of management data for performing production operations such as movable production of a movable body, when necessary,
A terminal circuit which receives management data to be transmitted to the production control means as parallel data, serially converts it and outputs it as serial data;
A central circuit that receives serial data output from the terminal circuit, converts it in parallel, and outputs it,
A serial transmission line connecting the terminal circuit and the central circuit with a differential transmission line or a single-ended transmission line,
The terminal circuit repeatedly outputs the same management data as serial data until a predetermined sampling timing is reached, while the central circuit outputs the received management data as a parallel signal based on the control of the effect control means. Gaming machine.
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