JP2016145858A - Display unevenness correction device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a display unevenness correction device capable of reducing a circuit scale in the case of rewriting correction data stored in a DRAM from an external master.SOLUTION: A display unevenness correction device is configured to correct the display unevenness of an image to be displayed by a liquid crystal display, and an unevenness correction circuit is configured to successively correct image data for lines to be processed of an image displayed by the liquid crystal display by using correction data for one line to be processed successively read from a DRAM in which correction data for one screen are stored, and stored in an SRAM before the processing of the line to be processed is performed. An LUT controller is configured to, when rewriting the correction data stored in the DRAM, write rewrite data input from an external master in the SRAM, and to read the rewrite data written in the SRAM, and to write the rewrite data in the DRAM for performing control to rewrite the correction data stored in the DRAM into the rewrite data.SELECTED DRAWING: Figure 1

Description

本発明は、液晶ディスプレイに表示される画像の表示ムラを補正する表示ムラ補正装置に関するものである。   The present invention relates to a display unevenness correction apparatus that corrects display unevenness of an image displayed on a liquid crystal display.

液晶ディスプレイの液晶層の厚さが不均一なことや、液晶素子の動作特性のばらつきなどにより、液晶ディスプレイに表示される画像には表示ムラが発生する。この表示ムラを低減するために、特許文献１では、画面を適当なサイズの複数の領域に分割し、画面分割領域ごとに表示ムラを補正するための補正データを複数個のＬＵＴ（ルックアップテーブル）に分けて格納しておき、それぞれのＬＵＴに格納された補正データを用いて、画面分割領域ごとに表示ムラを補正する技術が提案されている。   Due to the non-uniform thickness of the liquid crystal layer of the liquid crystal display and variations in the operating characteristics of the liquid crystal elements, display unevenness occurs in the image displayed on the liquid crystal display. In order to reduce this display unevenness, in Patent Document 1, the screen is divided into a plurality of areas of an appropriate size, and correction data for correcting the display unevenness for each screen divided area is stored in a plurality of LUTs (look-up tables). In other words, a technique has been proposed in which display unevenness is corrected for each screen division area using correction data stored in each LUT.

しかしながら、画面分割領域ごとにＬＵＴを用意する特許文献１の技術では、補正データを格納するために必要なメモリ容量が大きいことから、必要なメモリ容量を減らし、効率的に表示ムラを低減する技術が特許文献２により提案されている。   However, in the technique of Patent Document 1 in which an LUT is prepared for each screen division area, a memory capacity necessary for storing correction data is large. Therefore, a technique for reducing the necessary memory capacity and efficiently reducing display unevenness. Is proposed in Patent Document 2.

特許文献２では、図８に示すように、特定の輝度レベルに対応する補正データが画像表示領域内の基準座標ごとに記憶されたテーブルを、複数の輝度レベル（図８の場合には３つの輝度レベル）について用意する。そして、入力画像データの輝度レベルに対応するテーブル間で基準座標毎に補正データを補間して補正テーブルを作り、補正テーブルの中から、入力画像データの位置の近傍にある補正データを用いて、入力画像データに対応する補正データを算出する。この補正データを入力画像データに加算することにより、表示ムラを低減させる。   In Patent Document 2, as shown in FIG. 8, a table in which correction data corresponding to a specific brightness level is stored for each reference coordinate in an image display area is represented by a plurality of brightness levels (in the case of FIG. (Luminance level). Then, the correction data is interpolated for each reference coordinate between the tables corresponding to the luminance level of the input image data to create a correction table, and from the correction table, using the correction data in the vicinity of the position of the input image data, Correction data corresponding to the input image data is calculated. By adding this correction data to the input image data, display unevenness is reduced.

また、液晶ディスプレイに表示される画像の表示ムラは、各々の液晶ディスプレイ毎に異なるため、製品として液晶ディスプレイを出荷する前に、各々の液晶ディスプレイについて補正データの調整が行われる。   In addition, since the display unevenness of the image displayed on the liquid crystal display is different for each liquid crystal display, the correction data is adjusted for each liquid crystal display before the liquid crystal display is shipped as a product.

補正データの調整を行う場合、例えば、均一な階調の画像データからなる１画面分のグレーの画像が液晶ディスプレイに表示され、この液晶ディスプレイに表示されたグレーの画像がカメラで撮影され、カメラで撮影された撮影画像の輝度値に基づいて、輝度ムラを低減するための補正データが生成される。こうして生成された補正データを用いて、液晶ディスプレイに画像を表示させて確認することを何回か繰り返すことにより、各々の液晶ディスプレイに最適な補正データが決定される。   When adjusting the correction data, for example, a gray image of one screen composed of image data of uniform gradation is displayed on the liquid crystal display, and the gray image displayed on the liquid crystal display is photographed by the camera. Correction data for reducing luminance unevenness is generated on the basis of the luminance value of the captured image captured in step (1). By using the correction data generated in this manner and displaying the image on the liquid crystal display for confirmation several times, the optimum correction data for each liquid crystal display is determined.

また、近年では、液晶ディスプレイの高解像度化や、表示ムラの補正の精度を上げるために、テーブル数の増加、基準座標数の増加、さらに、輝度ムラだけではなく色ムラを補正するために、ＲＧＢ（赤緑青）独立に輝度ムラを補正するためのテーブルを用意することがある。この場合、補正データを格納するＬＵＴのメモリ容量が増加するため、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）を使用してＬＵＴを構成する必要性が出てきている。   In recent years, in order to improve the resolution of liquid crystal displays and the accuracy of display unevenness correction, the number of tables has increased, the number of reference coordinates has increased, and not only brightness unevenness but also color unevenness has been corrected. A table for correcting luminance unevenness independently for RGB (red, green, and blue) may be prepared. In this case, since the memory capacity of the LUT for storing the correction data increases, it is necessary to configure the LUT using a DRAM (Dynamic Random Access Memory).

図９は、従来の表示ムラ補正装置の構成を表す一例のブロック図である。同図に示す表示ムラ補正装置６０は、液晶ディスプレイに表示される画像の表示ムラを補正するための補正データをＤＲＡＭに格納するものであり、ＲＯＭ（リードオンリーメモリ）１２と、ＤＲＡＭ１４と、ＳＲＡＭ（スタティックランダムアクセスメモリ）１６と、ＬＵＴコントローラ６８と、ムラ補正回路２０とを備えている。   FIG. 9 is a block diagram illustrating an example of a configuration of a conventional display unevenness correction apparatus. A display unevenness correction device 60 shown in the figure stores correction data for correcting display unevenness of an image displayed on a liquid crystal display in a DRAM, and includes a ROM (Read Only Memory) 12, a DRAM 14, and an SRAM. (Static Random Access Memory) 16, LUT controller 68, and unevenness correction circuit 20 are provided.

表示ムラ補正装置６０を搭載する液晶ディスプレイでは、電源投入後に、ＬＵＴコントローラ６８の制御により、点線（Ａ）で示すように、ＲＯＭ１２から１画面分の補正データが順次読み出され、ＤＲＡＭ１４へ順次格納される。   In the liquid crystal display equipped with the display unevenness correcting device 60, after the power is turned on, the correction data for one screen is sequentially read from the ROM 12 and stored in the DRAM 14 as shown by the dotted line (A) under the control of the LUT controller 68. Is done.

続いて、液晶ディスプレイに画像を表示する場合、処理対象のラインの処理が行われる前に、ＬＵＴコントローラ６８の制御により、点線（Ｂ）で示すように、ＤＲＡＭ１４から処理対象の１ライン分の補正データが順次読み出され、ＳＲＡＭ１６へ順次書き込まれる。
続いて、ＬＵＴコントローラ６８の制御により、点線（Ｃ）で示すように、ＳＲＡＭ１６から処理対象の１ライン分の補正データが順次読み出され、ムラ補正回路２０により、ＳＲＡＭ１６から読み出された補正データを用いて、液晶ディスプレイに表示される画像の処理対象のラインの画像データが順次補正される。
補正後の画像データは液晶ディスプレイに入力され、液晶ディスプレイには、表示ムラが低減された画像が表示される。 Subsequently, when an image is displayed on the liquid crystal display, correction of one line to be processed is performed from the DRAM 14 as indicated by a dotted line (B) under the control of the LUT controller 68 before processing of the line to be processed is performed. Data is sequentially read and written sequentially to the SRAM 16.
Subsequently, under the control of the LUT controller 68, correction data for one line to be processed is sequentially read from the SRAM 16 as indicated by a dotted line (C), and the correction data read from the SRAM 16 by the unevenness correction circuit 20 is read. Are used to sequentially correct the image data of the processing target line of the image displayed on the liquid crystal display.
The corrected image data is input to the liquid crystal display, and an image with reduced display unevenness is displayed on the liquid crystal display.

一方、補正データを調整するために、ＤＲＡＭ１４に格納された補正データの書き換えを行う場合、ＰＣ（パーソナル・コンピュータ）等の外部マスタ２２から、例えば、Ｉ２Ｃ（Inter-Integrated Circuit）規格のシリアルバスを経由して、ＤＲＡＭ１４に格納された補正データを書き換えるための書き換えデータが入力される。そして、ＬＵＴコントローラ６８の制御により、ＤＲＡＭ１４に格納された補正データが、外部マスタ２２から入力された書き換えデータに書き換えられる。
そして、書き換えられた補正データを用いて、液晶ディスプレイに画像を表示させて確認することを何回か繰り返すことにより、最適な補正データが決定される。
補正データの調整が終了した後、ＬＵＴコントローラ６８の制御により、ＤＲＡＭ１４から調整後の補正データが順次読み出され、新たなＲＯＭに順次書き込まれる。この新たなＲＯＭを備える表示ムラ補正装置６０が搭載された液晶ディスプレイが製品として出荷される。 On the other hand, when the correction data stored in the DRAM 14 is rewritten in order to adjust the correction data, for example, an I 2 C (Inter-Integrated Circuit) standard serial is received from an external master 22 such as a PC (personal computer). Rewrite data for rewriting correction data stored in the DRAM 14 is input via the bus. Then, under the control of the LUT controller 68, the correction data stored in the DRAM 14 is rewritten with rewrite data input from the external master 22.
Then, using the rewritten correction data, displaying the image on the liquid crystal display for confirmation is repeated several times to determine optimum correction data.
After the adjustment of the correction data is completed, the adjusted correction data is sequentially read from the DRAM 14 and written to a new ROM sequentially under the control of the LUT controller 68. A liquid crystal display on which the display unevenness correction device 60 having the new ROM is mounted is shipped as a product.

従来の表示ムラ補正装置６０では、ＤＲＡＭ１４に格納された補正データを書き換える場合、Ｉ２Ｃ規格のシリアルバスによるデータの転送速度と、ＤＲＡＭ１４によるデータの転送速度が異なるため、データの送受信を行うためのバッファが必要になる。 In the conventional display unevenness correction device 60, when the correction data stored in the DRAM 14 is rewritten, the data transfer speed by the I 2 C standard serial bus and the data transfer speed by the DRAM 14 are different, so that data is transmitted and received. Need more buffers.

また、ＤＲＡＭ１４に対して、ランダムアクセスや、任意のバースト長のバーストアクセスをする場合、例えば、Ｉ２Ｃ規格のシリアルバスの１ワードとＤＲＡＭ１４の１ワードのビット幅が異なるため、ＤＲＡＭ１４内の補正データのうち、書き換える必要の無い部分を上書きしないようにする必要がある。 Further, when random access or burst access of an arbitrary burst length is performed on the DRAM 14, for example, since the bit width of one word of the I 2 C standard serial bus and one word of the DRAM 14 is different, correction in the DRAM 14 is performed. It is necessary not to overwrite the part of the data that does not need to be rewritten.

さらに、Ｉ２Ｃ規格のシリアルバスを経由して入力される書き換えデータをＤＲＡＭ１４へ直接書き換える場合、長時間を要し、テストコストが増大するという問題がある。
例えば、液晶ディスプレイの解像度が、４Ｋ（４０００画素）×２Ｋ（２０００画素）であり、基準座標が４画素×４画素毎に配置され、テーブル数が３、ＲＧＢで個別の補正データを使用する場合、ＤＲＡＭ１４に格納された全ての補正データを書き換えるために分単位の時間を要する。 Furthermore, when the rewrite data input via the I 2 C standard serial bus is directly rewritten to the DRAM 14, there is a problem that a long time is required and the test cost increases.
For example, when the resolution of the liquid crystal display is 4K (4000 pixels) × 2K (2000 pixels), the reference coordinates are arranged every 4 pixels × 4 pixels, the number of tables is 3, and individual correction data is used for RGB In order to rewrite all the correction data stored in the DRAM 14, a time in minutes is required.

特開平３−１８８２２号公報Japanese Patent Laid-Open No. 3-18822 特許第３６６１５８４号公報Japanese Patent No. 3661584

本発明の第１の目的は、上記従来技術の問題点を解消し、外部マスタからＤＲＡＭに格納された補正データを書き換える場合の回路規模を削減することができる表示ムラ補正装置を提供することにある。
また、本発明の第２の目的は、上記第１の目的に加え、ＤＲＡＭに格納された補正データを書き換える場合に、ランダムアクセスや、任意のバースト長のバーストアクセスを可能とすることができる表示ムラ補正装置を提供することにある。
さらに、本発明の第３の目的は、上記第１および第２の目的に加え、ＤＲＡＭに格納された補正データを短時間で書き換えることができる表示ムラ補正装置を提供することにある。 SUMMARY OF THE INVENTION A first object of the present invention is to provide a display unevenness correction apparatus that can solve the above-described problems of the prior art and reduce the circuit scale when rewriting correction data stored in a DRAM from an external master. is there.
In addition to the first object described above, the second object of the present invention is a display capable of enabling random access or burst access of any burst length when rewriting correction data stored in a DRAM. The object is to provide a non-uniformity correction apparatus.
Furthermore, a third object of the present invention is to provide a display unevenness correction apparatus capable of rewriting correction data stored in a DRAM in a short time in addition to the first and second objects.

上記目的を達成するために、本発明は、液晶ディスプレイに表示される画像の表示ムラを補正する表示ムラ補正装置であって、
前記表示ムラを補正するための１画面分の補正データを格納するＤＲＡＭと、
処理対象のラインの処理が行われる前に、前記ＤＲＡＭから順次読み出される処理対象の１ライン分の補正データを順次格納するＳＲＡＭと、
前記ＳＲＡＭから読み出される補正データを用いて、前記液晶ディスプレイに表示される画像の処理対象のラインの画像データを順次補正するムラ補正回路と、
前記ＤＲＡＭに格納された補正データの書き換えを行う場合に、外部マスタから入力される書き換えデータを前記ＳＲＡＭに書き込み、前記ＳＲＡＭに書き込まれた書き換えデータを読み出して前記ＤＲＡＭに書き込むことにより、前記ＤＲＡＭに格納された補正データを、前記外部マスタから入力される書き換えデータに書き換える制御を行う制御回路とを備えることを特徴とする表示ムラ補正装置を提供するものである。 In order to achieve the above object, the present invention is a display unevenness correction device for correcting display unevenness of an image displayed on a liquid crystal display,
DRAM for storing correction data for one screen for correcting the display unevenness;
An SRAM that sequentially stores correction data for one line of the processing target that is sequentially read from the DRAM before the processing of the processing target line is performed;
An unevenness correction circuit that sequentially corrects image data of a processing target line of an image displayed on the liquid crystal display using correction data read from the SRAM;
When rewriting correction data stored in the DRAM, rewrite data input from an external master is written to the SRAM, and the rewrite data written to the SRAM is read and written to the DRAM. The present invention provides a display unevenness correction apparatus comprising a control circuit that performs control to rewrite stored correction data to rewrite data input from the external master.

ここで、前記制御回路は、
前記外部マスタから順次入力される、前記補正データの書き換えを行うＤＲＡＭの先頭アドレス、任意のワード数の前記書き換えデータ、および、前記書き換えデータの終了を表す終了データを前記ＳＲＡＭに順次書き込む制御、および、前記ＳＲＡＭに書き込まれた前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータ、および、前記終了データを順次読み出す制御を行う第１制御回路と、
前記ＳＲＡＭから順次読み出される書き換えデータを、前記ＳＲＡＭから読み出される前記ＤＲＡＭの先頭アドレスに対応する前記ＤＲＡＭのアドレスを先頭アドレスとして順次書き込む制御を、前記ＳＲＡＭから前記終了データが読み出されるまで行う第２制御回路とを備えることが好ましい。 Here, the control circuit is
Control for sequentially writing the start address of the DRAM that rewrites the correction data, the rewrite data of an arbitrary number of words, and end data indicating the end of the rewrite data, which are sequentially input from the external master, to the SRAM; and A first control circuit for sequentially reading the start address of the DRAM written to the SRAM, the rewrite data of the arbitrary number of words, and the end data;
Second control for performing rewrite data sequentially read from the SRAM with the DRAM address corresponding to the start address of the DRAM read from the SRAM as a start address until the end data is read from the SRAM And a circuit.

また、前記第１制御回路は、
前記外部マスタから順次入力される前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータおよび前記終了データを前記ＳＲＡＭのデータの形式に変換してＳＲＡＭライトデータを生成するＳＲＡＭライトデータ生成回路と、
ライト／リード切替信号がライトモードの場合に、前記ＳＲＡＭのＳＲＡＭライトアドレスを生成するライトアドレスカウンタと、
前記外部マスタから順次入力される前記書き換えデータのワード数をカウントするライトデータカウンタと、
前記ライトデータカウンタのカウント値が、前記ＤＲＡＭのバーストアクセス時のバースト長に到達していない場合に、ライトモードの前記ライト／リード切替信号を出力し、前記ライトデータカウンタのカウント値が前記バースト長に到達する毎に、および、前記外部マスタから前記終了データが入力された場合に、リードモードの前記ライト／リード切替信号を出力するＳＲＡＭ制御回路と、
前記ライト／リード切替信号がリードモードの場合に、前記ＳＲＡＭのＳＲＡＭリードアドレスを生成するリードアドレスカウンタと、
前記ＳＲＡＭのＳＲＡＭアドレスとして、前記ライト／リード切替信号がライトモードの場合に前記ＳＲＡＭライトアドレスを出力し、前記ライト／リード切替信号がリードモードの場合に前記ＳＲＡＭリードアドレスを出力するマルチプレクサとを備えることが好ましい。 The first control circuit includes:
An SRAM write data generation circuit that converts the start address of the DRAM, the rewrite data of an arbitrary number of words, and the end data that are sequentially input from the external master into the SRAM data format to generate SRAM write data;
A write address counter that generates an SRAM write address of the SRAM when the write / read switching signal is in a write mode;
A write data counter that counts the number of words of the rewrite data sequentially input from the external master;
When the count value of the write data counter has not reached the burst length at the time of burst access of the DRAM, the write / read switching signal in the write mode is output, and the count value of the write data counter is the burst length An SRAM control circuit that outputs the write / read switching signal in the read mode each time when the end data is input and when the end data is input from the external master;
A read address counter that generates an SRAM read address of the SRAM when the write / read switching signal is in a read mode;
As the SRAM address of the SRAM, there is provided a multiplexer that outputs the SRAM write address when the write / read switching signal is in the write mode and outputs the SRAM read address when the write / read switching signal is in the read mode. It is preferable.

前記第１制御回路は、さらに、前記外部マスタからＩ２Ｃ規格のシリアルバスを経由して順次入力されるシリアルデータを、前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータおよび前記終了データにデコードするＩ２Ｃインターフェイス回路を備え、
前記ＳＲＡＭライトデータ生成回路は、前記Ｉ２Ｃインターフェイス回路から入力される前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータおよび前記終了データを前記ＳＲＡＭのデータの形式に変換して前記ＳＲＡＭライトデータを生成するものであり、
前記ライトデータカウンタは、前記Ｉ２Ｃインターフェイス回路から順次入力される前記書き換えデータのワード数をカウントするものであることが好ましい。 The first control circuit further receives serial data sequentially input from the external master via an I 2 C standard serial bus, a start address of the DRAM, rewrite data of any number of words, and end data An I 2 C interface circuit for decoding
The SRAM write data generation circuit converts the start address of the DRAM, the rewrite data of the arbitrary number of words, and the end data input from the I 2 C interface circuit into a data format of the SRAM to convert the SRAM write data Data generation,
It is preferable that the write data counter counts the number of words of the rewrite data sequentially input from the I 2 C interface circuit.

また、前記ライトデータカウンタは、前記ＤＲＡＭのＤＲＡＭアドレスへのバースト長分の前記書き換えデータの書き込みが終了する毎に、前記ライトデータカウンタのカウント値をリセットするものであることが好ましい。   The write data counter preferably resets the count value of the write data counter every time writing of the rewrite data corresponding to the burst length to the DRAM address of the DRAM is completed.

また、前記第２制御回路は、
前記ＳＲＡＭから読み出されるＳＲＡＭリードデータを、前記ＤＲＡＭの先頭アドレス、前記書き換えデータおよび前記終了データに分離するデータ分離回路と、
前記データ分離回路により分離されたＤＲＡＭの先頭アドレスを、前記ＤＲＡＭのアドレスの形式に変換してＤＲＡＭアドレスを生成するアドレス生成回路と、
前記データ分離回路により分離されたバースト長分の書き換えデータおよび終了データを、前記ＤＲＡＭのデータの形式に変換するバッファ回路と、
前記バッファ回路から終了データが入力されない場合に、前記バッファ回路から入力されるバースト長分の書き換えデータをＤＲＡＭライトデータとして出力し、前記バッファ回路から終了データが入力される場合に、前記バッファ回路から入力されるバースト長よりも少ないワード数分の書き換えデータと、前記バースト長よりも少ないワード数分の書き換えデータが書き込まれる前記ＤＲＡＭのＤＲＡＭアドレスから読み出されたバースト長分のＤＲＡＭリードデータのうち、前記バッファ回路から入力される書き換えデータの不足分に相当するワード数分のＤＲＡＭリードデータとを合成して前記バースト長分のＤＲＡＭライトデータを生成するＤＲＡＭライトデータ生成回路と、
前記ＤＲＡＭのＤＲＡＭアドレスからの前記ＤＲＡＭリードデータの読み出し、および、前記ＤＲＡＭのＤＲＡＭアドレスへの前記ＤＲＡＭライトデータの書き込みを制御するＤＲＡＭインターフェイス回路とを備えることが好ましい。 The second control circuit includes:
A data separation circuit for separating SRAM read data read from the SRAM into a start address of the DRAM, the rewrite data, and the end data;
An address generation circuit for converting a leading address of the DRAM separated by the data separation circuit into a DRAM address format to generate a DRAM address;
A buffer circuit for converting rewrite data and end data for a burst length separated by the data separation circuit into a data format of the DRAM;
When no end data is input from the buffer circuit, rewrite data for the burst length input from the buffer circuit is output as DRAM write data, and when end data is input from the buffer circuit, the buffer circuit Of the rewrite data for the number of words smaller than the input burst length and the DRAM read data for the burst length read from the DRAM address of the DRAM to which the rewrite data for the number of words smaller than the burst length is written A DRAM write data generation circuit for generating DRAM write data for the burst length by combining DRAM read data for a number of words corresponding to a shortage of rewrite data input from the buffer circuit;
It is preferable that a DRAM interface circuit that controls reading of the DRAM read data from the DRAM address of the DRAM and writing of the DRAM write data to the DRAM address of the DRAM is provided.

また、前記アドレス生成回路は、前記バーストアクセス時に、前記ＤＲＡＭアドレスを保持しておき、前記ＤＲＡＭのＤＲＡＭアドレスへのバースト長分の前記書き換えデータの書き込みが終了する毎に、前記保持されたＤＲＡＭアドレスに、前記バースト長分の値を加算したものを新たなＤＲＡＭアドレスとして順次保持するものであることが好ましい。   The address generation circuit holds the DRAM address at the time of the burst access, and each time the rewrite data for the burst length is written to the DRAM address of the DRAM, the held DRAM address In addition, it is preferable to sequentially hold the sum of the burst length values as a new DRAM address.

また、前記ＳＲＡＭに書き込まれるＳＲＡＭライトデータの書き換えデータおよび終了データのいずれかのビットに、前記書き換えデータと前記終了データを区別するためのフラグが設定され、
前記データ分離回路は、前記フラグを使用して、前記書き換えデータと前記終了データを区別するものであることが好ましい。 In addition, a flag for distinguishing the rewrite data from the end data is set in any bit of the rewrite data and end data of the SRAM write data written to the SRAM,
The data separation circuit preferably uses the flag to distinguish the rewrite data from the end data.

本発明では、ＤＲＡＭに格納された補正データの書き換えを行う場合、ＳＲＡＭをデータの送受信を行うためのバッファとして使用し、外部ホストから転送されたデータをＳＲＡＭに一時的に書き込む。これにより、本発明によれば、補正データの書き換えを行う場合に必要となるバッファ分の回路規模を削減することができる。   In the present invention, when the correction data stored in the DRAM is rewritten, the SRAM is used as a buffer for transmitting and receiving data, and the data transferred from the external host is temporarily written in the SRAM. As a result, according to the present invention, it is possible to reduce the circuit scale of the buffer required when rewriting correction data.

また、本発明では、書き換えデータのワード数がバースト長よりも少ない場合に、このバースト長よりも少ないワード数分の書き換えデータと、この書き換えデータが書き込まれるＤＲＡＭのＤＲＡＭアドレスから読み出されたバースト長分のＤＲＡＭリードデータのうち、書き換えデータの不足分に相当するワード数分のＤＲＡＭリードデータとを合成してバースト長分のＤＲＡＭライトデータを生成する。これにより、本発明によれば、意図しないＤＲＡＭ中の補正データの上書きを防ぎ、外部マスタから、ＤＲＡＭに格納された補正データを、任意のデータ長の書き換えデータで書き換えることができる。   In the present invention, when the number of words of rewrite data is smaller than the burst length, rewrite data for a number of words smaller than the burst length and a burst read from the DRAM address of the DRAM to which the rewrite data is written. Of the long DRAM read data, the DRAM read data for the number of words corresponding to the shortage of rewrite data is combined to generate DRAM write data for the burst length. Thus, according to the present invention, unintended overwriting of correction data in the DRAM can be prevented, and the correction data stored in the DRAM can be rewritten from the external master with rewrite data having an arbitrary data length.

また、本発明では、外部マスタから入力される書き換えデータを、ＤＲＡＭよりも高速なＳＲＡＭへ一時的に書き込んだ後、ＳＲＡＭから読み出した書き換えデータをＤＲＡＭへ書き込むように制御する。これにより、本発明によれば、従来よりも、ＤＲＡＭに格納された補正データの書き換えに要する時間を大幅に短縮することができるため、液晶ディスプレイのテストコストを大幅に削減することができる。   Further, in the present invention, after the rewrite data input from the external master is temporarily written to the SRAM faster than the DRAM, the rewrite data read from the SRAM is controlled to be written to the DRAM. Thus, according to the present invention, the time required to rewrite the correction data stored in the DRAM can be greatly shortened as compared with the conventional case, so that the test cost of the liquid crystal display can be greatly reduced.

本発明の表示ムラ補正装置の構成を表す一実施形態のブロック図である。It is a block diagram of one embodiment showing composition of a display nonuniformity amendment device of the present invention. 図１に示すＬＵＴコントローラの第１制御回路の構成を表す一例のブロック図である。FIG. 2 is a block diagram illustrating an example of a configuration of a first control circuit of the LUT controller illustrated in FIG. 1. 図１に示すＬＵＴコントローラの第２制御回路の構成を表す一例のブロック図である。FIG. 3 is a block diagram illustrating an example of a configuration of a second control circuit of the LUT controller illustrated in FIG. 1. ＳＲＡＭに格納されるＳＲＡＭライトデータの形式を表す一例の概念図である。It is a conceptual diagram of an example showing the format of SRAM write data stored in the SRAM. ＤＲＡＭに格納された補正データの書き換えを行う場合の表示ムラ補正装置の動作を表す一例のタイミングチャートである。It is an example timing chart showing operation | movement of the display nonuniformity correction apparatus in the case of rewriting the correction data stored in DRAM. 図５に続く表示ムラ補正装置の動作を表すタイミングチャートである。6 is a timing chart illustrating the operation of the display unevenness correction apparatus following FIG. 5. 書き換えデータのワード数がバースト長よりも少ない場合の表示ムラ補正装置の動作を表す一例のタイミングチャートである。It is an example timing chart showing operation | movement of the display nonuniformity correction apparatus when the number of words of rewriting data is less than burst length. 従来の表示ムラ補正装置で用いられている補正テーブルの構成を表す一例の概念図である。It is a conceptual diagram of an example showing the structure of the correction table used with the conventional display nonuniformity correction apparatus. 従来の表示ムラ補正装置の構成を表す一例のブロック図である。It is a block diagram of an example showing the structure of the conventional display nonuniformity correction apparatus.

以下に、添付の図面に示す好適実施形態に基づいて、本発明の表示ムラ補正装置を詳細に説明する。   Hereinafter, a display unevenness correction apparatus of the present invention will be described in detail based on a preferred embodiment shown in the accompanying drawings.

図１は、本発明の表示ムラ補正装置の構成を表す一実施形態のブロック図である。同図に示す表示ムラ補正装置１０は、液晶ディスプレイに表示される画像の表示ムラを補正するための補正データをＤＲＡＭに格納するものであり、ＲＯＭ１２と、ＤＲＡＭ１４と、ＳＲＡＭ１６と、ＬＵＴコントローラ（本発明の制御回路）１８と、ムラ補正回路２０とを備えている。   FIG. 1 is a block diagram of an embodiment showing a configuration of a display unevenness correction apparatus of the present invention. The display unevenness correction apparatus 10 shown in the figure stores correction data for correcting display unevenness of an image displayed on a liquid crystal display in a DRAM, and includes a ROM 12, a DRAM 14, an SRAM 16, an LUT controller (this book). The control circuit) 18 and the unevenness correction circuit 20 are provided.

ＲＯＭ１２は、表示ムラを補正するための１画面分の補正データを格納するものである。
本実施形態では、ＬＵＴとして、特許文献２の場合と同じように、特定の輝度レベルに対応する補正データが画像表示領域内の基準座標ごとに記憶されたテーブルが、複数の輝度レベルについて用意され、ＲＯＭ１２内に格納されている。
なお、どのような形式のＬＵＴを使用してもよい。また、ＲＯＭ１２は、各種の不揮発性メモリに置き換えることができる。 The ROM 12 stores correction data for one screen for correcting display unevenness.
In the present embodiment, as in the case of Patent Document 2, as a LUT, a table in which correction data corresponding to a specific luminance level is stored for each reference coordinate in the image display area is prepared for a plurality of luminance levels. , Stored in the ROM 12.
Any type of LUT may be used. The ROM 12 can be replaced with various types of nonvolatile memories.

ＤＲＡＭ１４は、表示ムラ補正装置１０の電源投入後に、ＬＵＴコントローラ１８の制御により、ＲＯＭ１２から読み出される１画面分の補正データを格納するものである。   The DRAM 14 stores correction data for one screen read from the ROM 12 under the control of the LUT controller 18 after the display unevenness correction apparatus 10 is turned on.

ＳＲＡＭ１６は、処理対象のラインの処理が行われる前に、ＬＵＴコントローラ１８の制御により、ＤＲＡＭ１４から順次読み出される処理対象の１ライン分の補正データを順次格納するものである。   The SRAM 16 sequentially stores correction data for one line of the processing target sequentially read from the DRAM 14 under the control of the LUT controller 18 before the processing of the processing target line is performed.

ムラ補正回路２０は、ＬＵＴコントローラ１８の制御により、ＳＲＡＭ１６から読み出される補正データを用いて、液晶ディスプレイに表示される画像の処理対象のラインの画像データを順次補正するものである。   The unevenness correction circuit 20 sequentially corrects the image data of the processing target line of the image displayed on the liquid crystal display using the correction data read from the SRAM 16 under the control of the LUT controller 18.

ＬＵＴコントローラ１８は、ＬＵＴとしてＲＯＭ１２、ＤＲＡＭ１４およびＳＲＡＭ１６に格納された補正データの読み出しおよび書き込みを制御するものであり、ＲＯＭ１２から１画面分の補正データを読み出してＤＲＡＭ１４へ書き込む制御、ＤＲＡＭ１４から処理対象の１ライン分の補正データを順次読み出してＳＲＡＭ１６へ順次書き込む制御を行う。   The LUT controller 18 controls reading and writing of correction data stored in the ROM 12, DRAM 14 and SRAM 16 as the LUT. The LUT controller 18 reads and writes correction data for one screen from the ROM 12 and writes it to the DRAM 14. Control is performed to sequentially read correction data for one line and sequentially write it to the SRAM 16.

また、ＬＵＴコントローラ１８は、ＤＲＡＭ１４に格納された補正データの書き換えを行う場合、外部マスタ２２から入力される書き換えデータをＳＲＡＭ１６に一時的に書き込み、ＳＲＡＭ１６に書き込まれた書き換えデータを読み出してＤＲＡＭ１４に書き込むことにより、ＤＲＡＭ１４に格納された補正データを、外部マスタ２２から入力される書き換えデータに書き換える制御を行う。   Further, when the correction data stored in the DRAM 14 is rewritten, the LUT controller 18 temporarily writes the rewrite data input from the external master 22 in the SRAM 16, reads out the rewrite data written in the SRAM 16, and writes it in the DRAM 14. As a result, control is performed to rewrite the correction data stored in the DRAM 14 with rewrite data input from the external master 22.

表示ムラ補正装置１０を搭載する液晶ディスプレイでは、電源投入後に、ＬＵＴコントローラ１８の制御により、点線（Ａ）で示すように、ＲＯＭ１２から１画面分の補正データが順次読み出され、ＤＲＡＭ１４へ順次書き込まれる。
このように、動作速度の遅いＲＯＭ１２からＲＯＭ１２よりも動作速度の速いＤＲＡＭ１４へ補正データを転送し、液晶ディスプレイに画像を表示させる場合に、ＤＲＡＭ１４から補正データを読み出すことにより、処理速度を向上させることができる。 In the liquid crystal display equipped with the display unevenness correction device 10, after the power is turned on, the correction data for one screen is sequentially read from the ROM 12 and sequentially written to the DRAM 14 as indicated by the dotted line (A) under the control of the LUT controller 18. It is.
As described above, when the correction data is transferred from the ROM 12 having a low operating speed to the DRAM 14 having a higher operating speed than the ROM 12 and an image is displayed on the liquid crystal display, the processing speed is improved by reading the correction data from the DRAM 14. Can do.

続いて、液晶ディスプレイに画像を表示する場合、処理対象のラインの処理が行われる前に、ＬＵＴコントローラ１８の制御により、点線（Ｂ）で示すように、ＤＲＡＭ１４から処理対象の１ライン分の補正データが順次読み出され、ＳＲＡＭ１６へ順次書き込まれる。
このように、ＤＲＡＭ１４からＳＲＡＭ１６へ補正データを転送することにより、同様に、動作速度を向上させることができる。
続いて、ＬＵＴコントローラ１８の制御により、点線（Ｃ）で示すように、ＳＲＡＭ１６から処理対象の１ライン分の補正データが順次読み出され、ムラ補正回路２０により、ＳＲＡＭ１６から読み出された補正データを用いて、液晶ディスプレイに表示される画像の処理対象のラインの画像データが順次補正される。
補正後の画像データは液晶ディスプレイに入力され、液晶ディスプレイには、表示ムラが低減された画像が表示される。 Subsequently, when an image is displayed on the liquid crystal display, correction of one line to be processed is performed from the DRAM 14 by the control of the LUT controller 18 as indicated by a dotted line (B) before processing of the line to be processed is performed. Data is sequentially read and written sequentially to the SRAM 16.
As described above, by transferring the correction data from the DRAM 14 to the SRAM 16, the operation speed can be similarly improved.
Subsequently, under the control of the LUT controller 18, correction data for one line to be processed is sequentially read from the SRAM 16 as indicated by a dotted line (C), and the correction data read from the SRAM 16 by the unevenness correction circuit 20. Are used to sequentially correct the image data of the processing target line of the image displayed on the liquid crystal display.
The corrected image data is input to the liquid crystal display, and an image with reduced display unevenness is displayed on the liquid crystal display.

一方、補正データを調整するために、ＤＲＡＭ１４に格納された補正データの書き換えを行う場合、補正データの書き換えを行うＤＲＡＭ１４の先頭アドレス、補正データを書き換える任意のワード数の書き換えデータ、および、書き換えデータの終了を表す終了データが、外部マスタ２２からＬＵＴコントローラ１８へ順次入力され、ＬＵＴコントローラ１８の制御により、これらのデータがＳＲＡＭ１６に順次書き込まれる。   On the other hand, when the correction data stored in the DRAM 14 is rewritten to adjust the correction data, the start address of the DRAM 14 to which the correction data is rewritten, the rewrite data having an arbitrary number of words for rewriting the correction data, and the rewrite data The end data representing the end of is sequentially input from the external master 22 to the LUT controller 18, and these data are sequentially written to the SRAM 16 under the control of the LUT controller 18.

その後、ＬＵＴコントローラ１８の制御により、ＳＲＡＭ１６からＤＲＡＭ１４の先頭アドレス、書き換えデータおよび終了データが順次読み出される。この場合、ＳＲＡＭ１６から順次読み出される書き換えデータが、ＳＲＡＭ１６から読み出されるＤＲＡＭ１４の先頭アドレスに対応するＤＲＡＭ１４のアドレスを先頭アドレスとして順次書き込まれることが、ＳＲＡＭ１６から終了データが読み出されるまで繰り返される。   Thereafter, under the control of the LUT controller 18, the start address, rewrite data, and end data of the DRAM 14 are sequentially read from the SRAM 16. In this case, the rewrite data sequentially read from the SRAM 16 is sequentially written with the address of the DRAM 14 corresponding to the start address of the DRAM 14 read from the SRAM 16 as the start address until the end data is read from the SRAM 16.

そして、書き換えられた補正データを用いて、液晶ディスプレイに画像を表示させて確認することを何回か繰り返すことにより、最適な補正データが決定される。
補正データの調整が終了した後、ＬＵＴコントローラ１８の制御により、ＤＲＡＭ１４から調整後の補正データが順次読み出され、新たなＲＯＭに順次書き込まれる。この新たなＲＯＭを備える表示ムラ補正装置１０が搭載された液晶ディスプレイが製品として出荷される。 Then, using the rewritten correction data, displaying the image on the liquid crystal display for confirmation is repeated several times to determine optimum correction data.
After the adjustment of the correction data is completed, the adjusted correction data is sequentially read out from the DRAM 14 under the control of the LUT controller 18 and sequentially written into a new ROM. A liquid crystal display on which the display unevenness correction apparatus 10 having this new ROM is mounted is shipped as a product.

ここで、ＤＲＡＭ１４に格納された補正データの書き換えを行う場合、表示ムラ補正装置１０では正しい補正処理ができなくなるため、ムラ補正回路２０の動作が停止され、入力された画像データがそのまま出力される。
この時、画像の表示ムラを補正するために使用されるＳＲＡＭ１６は使用されないため、このＳＲＡＭ１６をデータの送受信を行うためのバッファとして使用し、外部マスタ２２から転送されたデータをＳＲＡＭ１６に一時的に書き込む。
これにより、ＤＲＡＭ１４に格納された補正データの書き換えを行う場合に必要となるバッファ分の回路規模を削減することができる。 Here, when the correction data stored in the DRAM 14 is rewritten, the display unevenness correction apparatus 10 cannot perform correct correction processing, so the operation of the unevenness correction circuit 20 is stopped and the input image data is output as it is. .
At this time, since the SRAM 16 used for correcting the image display unevenness is not used, the SRAM 16 is used as a buffer for transmitting and receiving data, and the data transferred from the external master 22 is temporarily stored in the SRAM 16. Write.
As a result, it is possible to reduce the circuit scale of the buffer that is necessary when rewriting the correction data stored in the DRAM 14.

また、表示ムラ補正装置１０では、ＬＵＴコントローラ１８が、外部マスタ２２から入力される書き換えデータを、ＤＲＡＭ１４よりも高速なＳＲＡＭ１６へ一時的に書き込んだ後、ＳＲＡＭ１６から読み出した書き換えデータをＤＲＡＭ１４へ書き込むように制御する。
これにより、表示ムラ補正装置１０は、従来の表示ムラ補正装置６０よりも、ＤＲＡＭ１４に格納された補正データの書き換えに要する時間を大幅に短縮することができる。
例えば、前述のように、液晶ディスプレイの解像度が、４Ｋ×２Ｋであり、基準座標が４画素×４画素毎に配置され、テーブル数が３、ＲＧＢで個別の補正データを使用する場合、ＤＲＡＭ１４に格納された全ての補正データを秒単位で書き換えることができる。そのため、表示ムラ補正装置１０では、液晶ディスプレイのテストコストを大幅に削減することができる。 In the display unevenness correction apparatus 10, the LUT controller 18 temporarily writes the rewrite data input from the external master 22 to the SRAM 16 that is faster than the DRAM 14, and then writes the rewrite data read from the SRAM 16 to the DRAM 14. To control.
As a result, the display unevenness correction device 10 can significantly reduce the time required for rewriting the correction data stored in the DRAM 14 as compared with the conventional display unevenness correction device 60.
For example, as described above, when the resolution of the liquid crystal display is 4K × 2K, the reference coordinates are arranged every 4 pixels × 4 pixels, the number of tables is 3, and individual correction data is used in RGB, the DRAM 14 is used. All stored correction data can be rewritten in seconds. Therefore, in the display unevenness correction apparatus 10, the test cost of the liquid crystal display can be greatly reduced.

次に、ＬＵＴコントローラ１８の具体例を挙げて説明する。   Next, a specific example of the LUT controller 18 will be described.

図２および図３は、図１に示すＬＵＴコントローラの構成を表す一例のブロック図である。ＬＵＴコントローラ１８は、図２に示す第１制御回路２４と、図３に示す第２制御回路２６とを備えている。   2 and 3 are block diagrams of an example showing the configuration of the LUT controller shown in FIG. The LUT controller 18 includes a first control circuit 24 shown in FIG. 2 and a second control circuit 26 shown in FIG.

第１制御回路２４は、外部マスタ２２から順次入力される、ＤＲＡＭ１４の先頭アドレス、任意のワード数の書き換えデータおよび終了データをＳＲＡＭ１６に順次書き込む制御、および、ＳＲＡＭ１６に書き込まれたＤＲＡＭ１４の先頭アドレス、任意のワード数の書き換えデータおよび終了データを順次読み出す制御を行うものであり、図２に示すように、Ｉ２Ｃインターフェイス（Ｉ／Ｆ）回路２８と、ＳＲＡＭライトデータ生成回路３０と、ライトアドレスカウンタ３２と、リードアドレスカウンタ３４と、マルチプレクサ３６と、ライトデータカウンタ３８と、ＳＲＡＭ制御回路４０とを備えている。 The first control circuit 24 sequentially inputs from the external master 22 the start address of the DRAM 14, sequentially writes rewrite data and end data of an arbitrary number of words to the SRAM 16, and the start address of the DRAM 14 written to the SRAM 16, Control for sequentially reading rewrite data and end data of an arbitrary number of words is performed. As shown in FIG. 2, an I 2 C interface (I / F) circuit 28, an SRAM write data generation circuit 30, and a write address A counter 32, a read address counter 34, a multiplexer 36, a write data counter 38, and an SRAM control circuit 40 are provided.

Ｉ２Ｃインターフェイス回路２８は、外部マスタ２２からＩ２Ｃ規格のシリアルバスを経由して順次入力されるシリアルデータを、ＤＲＡＭ１４の先頭アドレス、任意のワード数の書き換えデータおよび終了データにデコードするものである。 The I 2 C interface circuit 28 decodes serial data sequentially input from the external master 22 via the I 2 C standard serial bus into the start address of the DRAM 14, rewrite data having an arbitrary number of words, and end data. It is.

なお、外部マスタ２２からＩ２Ｃ規格のシリアルバスを経由してデータが入力されることは必須ではなく、外部マスタ２２からデータを、Ｉ２Ｃ規格のシリアルバス以外のインターフェイスを介して入力してもよい。 It is not essential that data is input from the external master 22 via the I 2 C standard serial bus, and data is input from the external master 22 via an interface other than the I 2 C standard serial bus. May be.

ＳＲＡＭライトデータ生成回路３０は、Ｉ２Ｃインターフェイス回路２８から入力されるＤＲＡＭ１４の先頭アドレス、任意のワード数の書き換えデータおよび終了データをＳＲＡＭ１６のデータの形式に変換して、ＳＲＡＭ１６へ書き込まれるＳＲＡＭライトデータを生成するものである。 The SRAM write data generation circuit 30 converts the start address of the DRAM 14, the rewrite data of an arbitrary number of words and the end data input from the I 2 C interface circuit 28 into the data format of the SRAM 16, and writes the SRAM write data to the SRAM 16. Data is generated.

ライトアドレスカウンタ３２は、ライト／リード切替信号がライトモードの場合に、ＳＲＡＭライトデータが書き込まれるＳＲＡＭ１６のＳＲＡＭライトアドレスを生成するものである。
なお、ＳＲＡＭライトアドレスの生成方法は何ら限定されない。 The write address counter 32 generates the SRAM write address of the SRAM 16 to which the SRAM write data is written when the write / read switching signal is in the write mode.
Note that the method of generating the SRAM write address is not limited at all.

リードアドレスカウンタ３４は、ライト／リード切替信号がリードモードの場合に、ＳＲＡＭリードデータが読み出されるＳＲＡＭ１６のＳＲＡＭリードアドレスを生成するものである。
なお、ＳＲＡＭリードアドレスの生成方法は何ら限定されない。 The read address counter 34 generates an SRAM read address of the SRAM 16 from which SRAM read data is read when the write / read switching signal is in the read mode.
Note that the method of generating the SRAM read address is not limited at all.

ライトデータカウンタ３８は、Ｉ２Ｃインターフェイス回路２８から順次入力される書き換えデータのワード数をカウントするものである。
ライトデータカウンタ３８は、書き換えデータのワード数をバースト長分だけカウントするものであり、ライトデータカウンタ３８のカウント値は、ＤＲＡＭ１４のＤＲＡＭアドレスへのバースト長分の書き換えデータの書き込みが終了する毎にリセットされる。 The write data counter 38 counts the number of rewritten data words sequentially input from the I 2 C interface circuit 28.
The write data counter 38 counts the number of words of rewrite data by the burst length. The count value of the write data counter 38 is counted every time writing of the rewrite data for the burst length to the DRAM address of the DRAM 14 is completed. Reset.

ＳＲＡＭ制御回路４０は、ＳＲＡＭ１６のＳＲＡＭライトアドレスにＳＲＡＭライトデータを書き込むライトモードと、ＳＲＡＭリードアドレスからＳＲＡＭリードデータを読み出すリードモードとを切り替えるライト／リード切替信号を生成するものである。   The SRAM control circuit 40 generates a write / read switching signal for switching between a write mode for writing SRAM write data to the SRAM write address of the SRAM 16 and a read mode for reading SRAM read data from the SRAM read address.

ＳＲＡＭ制御回路４０は、ライトデータカウンタ３８のカウント値が、ＤＲＡＭ１４のバーストアクセス時のバースト長ｎに到達していない場合に、ライトモードのライト／リード切替信号を出力し、ライトデータカウンタ３８のカウント値がＤＲＡＭ１４のバースト長ｎに到達する毎に、および、Ｉ２Ｃインターフェイス回路２８から終了データが入力された場合に、リードモードのライト／リード切替信号を出力する。 When the count value of the write data counter 38 has not reached the burst length n at the time of burst access of the DRAM 14, the SRAM control circuit 40 outputs a write / read switching signal in the write mode and counts the write data counter 38. Whenever the value reaches the burst length n of the DRAM 14 and when end data is input from the I 2 C interface circuit 28, a read mode write / read switching signal is output.

マルチプレクサ３６は、ライト／リード切替信号に応じて、ＳＲＡＭライトアドレスとＳＲＡＭリードアドレスとを切り替え、ＳＲＡＭアドレスとして出力するものである。   The multiplexer 36 switches between an SRAM write address and an SRAM read address in accordance with a write / read switching signal, and outputs the SRAM address.

ライト／リード切替信号がライトモードの場合、マルチプレクサ３６からは、ＳＲＡＭアドレスとして、ライトアドレスカウンタ３２から入力されるＳＲＡＭライトアドレスが出力され、ライト／リード切替信号がリードモードの場合、マルチプレクサ３６からは、ＳＲＡＭアドレスとして、リードアドレスカウンタ３４から入力されるＳＲＡＭリードアドレスが出力される。   When the write / read switching signal is in the write mode, the multiplexer 36 outputs the SRAM write address input from the write address counter 32 as the SRAM address. When the write / read switching signal is in the read mode, the multiplexer 36 The SRAM read address input from the read address counter 34 is output as the SRAM address.

続いて、第２制御回路２６は、ＳＲＡＭ１６から順次読み出される書き換えデータを、ＳＲＡＭ１６から読み出されるＤＲＡＭ１４の先頭アドレスに対応するＤＲＡＭ１４のアドレスを先頭アドレスとして順次書き込む制御を、ＳＲＡＭ１６から終了データが読み出されるまで行うものであり、図３に示すように、データ分離回路４２と、アドレス生成回路４４と、バッファ回路４６と、ＤＲＡＭライトデータ生成回路４８と、ＤＲＡＭインターフェイス（Ｉ／Ｆ）回路５０とを備えている。   Subsequently, the second control circuit 26 sequentially writes the rewrite data sequentially read from the SRAM 16 with the address of the DRAM 14 corresponding to the start address of the DRAM 14 read from the SRAM 16 as the start address until the end data is read from the SRAM 16. As shown in FIG. 3, a data separation circuit 42, an address generation circuit 44, a buffer circuit 46, a DRAM write data generation circuit 48, and a DRAM interface (I / F) circuit 50 are provided. Yes.

データ分離回路４２は、ＳＲＡＭ１６から読み出されるＳＲＡＭリードデータを、ＤＲＡＭ１４の先頭アドレス、書き換えデータおよび終了データに分離するものである。   The data separation circuit 42 separates the SRAM read data read from the SRAM 16 into the start address, rewrite data, and end data of the DRAM 14.

アドレス生成回路４４は、データ分離回路４２により分離されたＤＲＡＭ１４の先頭アドレスを、ＤＲＡＭ１４のアドレスの形式に変換して、ＤＲＡＭライトデータが書き込まれる、または、ＤＲＡＭリードデータが読み出されるＤＲＡＭアドレスを生成するものである。   The address generation circuit 44 converts the start address of the DRAM 14 separated by the data separation circuit 42 into the address format of the DRAM 14 and generates a DRAM address to which DRAM write data is written or DRAM read data is read. Is.

バッファ回路４６は、データ分離回路４２により分離されたバースト長分の書き換えデータおよび終了データを、ＤＲＡＭ１４のデータの形式に変換するものである。   The buffer circuit 46 converts the rewrite data and end data for the burst length separated by the data separation circuit 42 into the data format of the DRAM 14.

ＤＲＡＭライトデータ生成回路４８は、ＤＲＡＭ１４へ書き込むＤＲＡＭライトデータを生成するものである。   The DRAM write data generation circuit 48 generates DRAM write data to be written to the DRAM 14.

ＤＲＡＭインターフェイス回路５０は、アドレス生成回路４４から入力されるＤＲＡＭ１４のＤＲＡＭアドレスからのＤＲＡＭリードデータの読み出し、および、アドレス生成回路４４から入力されるＤＲＡＭ１４のＤＲＡＭアドレスへの、ＤＲＡＭライトデータ生成回路４８から入力されるＤＲＡＭライトデータの書き込みを制御するものである。   The DRAM interface circuit 50 reads DRAM read data from the DRAM address of the DRAM 14 input from the address generation circuit 44 and reads data from the DRAM write data generation circuit 48 to the DRAM address of the DRAM 14 input from the address generation circuit 44. It controls writing of input DRAM write data.

次に、表示ムラ補正装置１０において、ＤＲＡＭ１４に格納された補正データを、書き換えデータに書き換える場合の動作を、図５、図６および図７に示すタイミングチャートを参照しながら説明する。   Next, the operation when the correction data stored in the DRAM 14 is rewritten to rewrite data in the display unevenness correction apparatus 10 will be described with reference to the timing charts shown in FIGS.

本実施形態は、ＤＲＡＭ１４の先頭アドレスが２４ビット、補正データおよび書き換えデータが８ビット、バースト長がｎ、外部マスタ２２から入力される書き換えデータのワード数がｘの場合である。   In this embodiment, the start address of the DRAM 14 is 24 bits, the correction data and the rewrite data are 8 bits, the burst length is n, and the number of words of the rewrite data input from the external master 22 is x.

また、液晶ディスプレイの解像度がＦＨＤ（フルハイビジョン）の１９２０画素×１０８０画素であり、基準座標が４画素×４画素毎に配置され、テーブル数が３、ＲＧＢ共通の補正データを使用するものとする。
この場合、ＬＵＴの水平方向のサイズ（基準座標の数）は４８１、垂直方向のサイズは２７１となる。ＤＲＡＭ１４には全ての補正データが格納されるため、その容量は、４８１×２７１×３（テーブル数）×８（補正データのビット幅）＝約３Ｍビット（メガビット）となる。また、ＳＲＡＭ１６には、各テーブルの１ライン分の補正データ、つまり、３つのテーブルの合計で３ライン分の補正データが一時的に格納されるため、その容量は、４８１×３×３（テーブル数）×８（補正データのビット幅）＝約３４Ｋビット（キロビット）となる。 The liquid crystal display has a resolution of FHD (full high-definition) 1920 pixels × 1080 pixels, the reference coordinates are arranged every 4 pixels × 4 pixels, the number of tables is 3, and RGB common correction data is used. .
In this case, the horizontal size (number of reference coordinates) of the LUT is 481, and the vertical size is 271. Since all correction data is stored in the DRAM 14, the capacity is 481 × 271 × 3 (number of tables) × 8 (bit width of correction data) = about 3 Mbits (megabits). The SRAM 16 temporarily stores correction data for one line of each table, that is, correction data for three lines in total of the three tables, so that the capacity is 481 × 3 × 3 (table Number) × 8 (bit width of correction data) = approximately 34 Kbits (kilobits).

ＤＲＡＭ１４に格納された補正データの書き換えを行う場合、図５および図６のタイミングチャートに示すように、外部マスタ２２からＩ２Ｃ規格のシリアルバスを経由して、データの転送の開始を表す開始データ（Ｓ）、データの転送先を指定するデバイスアドレス、補正データの書き換えを行うＤＲＡＭ１４の先頭アドレス、ｘワードの書き換えデータ、および、書き換えデータの終了を表す終了データ（Ｓ＿）が順次出力される（Ｉ２Ｃアクセス参照）。 When the correction data stored in the DRAM 14 is rewritten, as shown in the timing charts of FIGS. 5 and 6, the start indicating the start of data transfer from the external master 22 via the I 2 C standard serial bus. Data (S), a device address designating the data transfer destination, the start address of the DRAM 14 for rewriting correction data, x word rewrite data, and end data (S_) indicating the end of the rewrite data are sequentially output. (See I 2 C access).

なお、ＤＲＡＭ１４の２４ビットの先頭アドレスは、８ビットを１ワードとして、アドレス（Ｈ：上位ビット側の８ビット）、アドレス（Ｍ：中間の８ビット）およびアドレス（Ｌ：下位ビット側の８ビット）の３ワードに分けて外部マスタ２２から出力される。   Note that the 24-bit start address of the DRAM 14 has 8 bits as one word, the address (H: 8 bits on the upper bit side), the address (M: 8 bits on the middle side), and the address (L: 8 bits on the lower bit side) ) And output from the external master 22.

表示ムラ補正装置１０では、外部マスタ２２から開始データが入力され、かつ、デバイスアドレスが表示ムラ補正装置１０を指定するものである場合、Ｉ２Ｃインターフェイス回路２８により、外部マスタ２２からＩ２Ｃ規格のシリアルバスを経由して入力されるシリアルデータがデコードされ、ＤＲＡＭ１４の先頭アドレス、ｘワードの書き換えデータおよび終了データがＩ２Ｃインターフェイス回路２８から順次出力される。 In the display unevenness correction apparatus 10, when start data is input from the external master 22 and the device address specifies the display unevenness correction apparatus 10, the I 2 C interface circuit 28 causes the I 2 C to be transferred from the external master 22. Serial data input via a standard serial bus is decoded, and the leading address of the DRAM 14, x word rewrite data, and end data are sequentially output from the I 2 C interface circuit 28.

続いて、ＳＲＡＭライトデータ生成回路３０により、Ｉ２Ｃインターフェイス回路２８から入力されるＤＲＡＭ１４の先頭アドレス、書き換えデータおよび終了データが、ＳＲＡＭ１６のデータの形式に変換されてＳＲＡＭライトデータが生成される。 Subsequently, the SRAM write data generation circuit 30 converts the start address, rewrite data, and end data of the DRAM 14 input from the I 2 C interface circuit 28 into the data format of the SRAM 16 to generate SRAM write data.

ここで、ＳＲＡＭライトデータの形式について一例を挙げて説明する。   Here, an example of the format of the SRAM write data will be described.

図４は、ＳＲＡＭに格納されるＳＲＡＭライトデータの形式を表す一例の概念図である。同図に示すＳＲＡＭライトデータの縦方向は、ＳＲＡＭ１６のＳＲＡＭアドレスを、横方向は、ＳＲＡＭ１６の１ワードのビット幅が２４ビットであることを表している。   FIG. 4 is a conceptual diagram illustrating an example of the format of SRAM write data stored in the SRAM. In the figure, the vertical direction of the SRAM write data indicates the SRAM address of the SRAM 16, and the horizontal direction indicates that the bit width of one word of the SRAM 16 is 24 bits.

ＳＲＡＭアドレスＡ０には、ＤＲＡＭ１４の先頭アドレスが格納されている。
ＳＲＡＭアドレスＡ１〜Ａｎ、Ａｎ＋１〜Ａ２ｎ、…、Ａｘ−１、Ａｘには、ｘ個の書き換えデータ１〜ｎ、ｎ＋１〜２ｎ、…、ｘ−１、ｘが格納されている。書き換えデータ１〜ｎは、ＤＲＡＭ１４の先頭アドレスから書き込まれる１回目のバーストアクセス時のバースト長分の書き換えデータ、書き換えデータｎ＋１〜２ｎは、２回目のバーストアクセス時のバースト長分の書き換えデータである。
続くＳＲＡＭアドレスＡｘ＋１には、終了データが格納されている。 The SRAM address A0 stores the top address of the DRAM 14.
The SRAM addresses A1 to An, An + 1 to A2n,..., Ax−1, Ax store x pieces of rewrite data 1 to n, n + 1 to 2n,. The rewrite data 1 to n are rewrite data for the burst length at the first burst access written from the start address of the DRAM 14, and the rewrite data n + 1 to 2n are rewrite data for the burst length at the second burst access. .
The subsequent SRAM address Ax + 1 stores end data.

また、書き換えデータおよび終了データの最上位ビットには、書き換えデータと終了データを区別するためのフラグが設定されている。図示例の場合、フラグが“０”の場合には書き換えデータであり、“１”の場合には終了データであることを意味する。
これにより、フラグに応じて、ＳＲＡＭ１６から読み出されるデータが、書き換えデータなのか終了データなのかを判別することができる。
なお、フラグを格納するビットは、ＳＲＡＭ１６の１ワードのうちのどのビットに割り当てられていてもよい。 In addition, a flag for distinguishing the rewrite data from the end data is set in the most significant bit of the rewrite data and the end data. In the illustrated example, when the flag is “0”, it means rewrite data, and when it is “1”, it means end data.
Thereby, according to the flag, it can be determined whether the data read from the SRAM 16 is rewrite data or end data.
The bit for storing the flag may be assigned to any bit in one word of the SRAM 16.

この例の場合、ＳＲＡＭアドレスＡｘ＋１に続くＳＲＡＭアドレスＡ０には、次のＤＲＡＭ１４の先頭アドレスが格納されている。図示省略しているが、これ以降には、書き換えデータおよび終了データが同様に格納されている。
このように、ＳＲＡＭ１６には、ＤＲＡＭ１４の先頭アドレス、書き換えデータおよび終了データを１組として、１組以上のデータが順次格納されるとともに、格納されたデータが、格納された順序で順次読み出される。また、読み出されたデータが格納されていたアドレスには、新たなデータが順次書き込まれ、ＳＲＡＭ１６はリングバッファのように使用される。 In this example, the start address of the next DRAM 14 is stored in the SRAM address A0 following the SRAM address Ax + 1. Although not shown, the rewrite data and the end data are similarly stored thereafter.
As described above, the SRAM 16 sequentially stores one or more sets of data, with the start address, rewrite data, and end data of the DRAM 14 as one set, and the stored data is sequentially read in the stored order. Further, new data is sequentially written to the address where the read data is stored, and the SRAM 16 is used like a ring buffer.

続いて、ライトアドレスカウンタ３２により、ＳＲＡＭライトデータ生成回路３０から入力されるＳＲＡＭライトデータのワード数がカウントされてＳＲＡＭライトアドレスが生成される。   Subsequently, the write address counter 32 counts the number of words of the SRAM write data input from the SRAM write data generation circuit 30 to generate an SRAM write address.

また、ライトデータカウンタ３８により、Ｉ２Ｃインターフェイス回路２８から順次入力される書き換えデータのワード数がカウントされる。 Further, the write data counter 38 counts the number of rewritten data words sequentially input from the I 2 C interface circuit 28.

ここで、ライトデータカウンタ３８のカウント値が、ＤＲＡＭ１４のバーストアクセス時のバースト長ｎに到達していない場合に、ＳＲＡＭ制御回路４０からは、ライトモードのライト／リード切替信号が出力される。   Here, when the count value of the write data counter 38 has not reached the burst length n at the time of burst access of the DRAM 14, the write / read switching signal in the write mode is output from the SRAM control circuit 40.

ライト／リード切替信号がライトモードの場合、マルチプレクサ３６からは、ＳＲＡＭアドレスとして、ライトアドレスカウンタ３２から入力されるＳＲＡＭライトアドレスが出力される。そして、図５および図６のタイミングチャートに示すように、ＳＲＡＭライトデータ生成回路３０から出力されるＳＲＡＭライトデータ、つまり、ＤＲＡＭ１４の先頭アドレス、ｘワードの書き換えデータおよび終了データが、ＳＲＡＭ１６のＳＲＡＭアドレスに順次書き込まれる（ＳＲＡＭライトアクセス参照）。   When the write / read switching signal is in the write mode, the SRAM 36 outputs the SRAM write address input from the write address counter 32 as the SRAM address. As shown in the timing charts of FIGS. 5 and 6, the SRAM write data output from the SRAM write data generation circuit 30, that is, the start address of the DRAM 14, the rewrite data of the x word, and the end data are the SRAM address of the SRAM 16. Are sequentially written (see SRAM write access).

一方、ライトデータカウンタ３８のカウント値がＤＲＡＭ１４のバースト長ｎに到達する毎に、および、Ｉ２Ｃインターフェイス回路２８から終了データが入力された場合に、ＳＲＡＭ制御回路４０からは、リードモードのライト／リード切替信号が出力される。 On the other hand, whenever the count value of the write data counter 38 reaches the burst length n of the DRAM 14 and when the end data is input from the I 2 C interface circuit 28, the SRAM control circuit 40 writes the read mode write. / Lead switching signal is output.

ライト／リード切替信号がリードモードの場合、リードアドレスカウンタ３４により、ＳＲＡＭライトアドレスの開始アドレスから、ＳＲＡＭ１６から１ワードのＳＲＡＭリードデータが読み出される毎に、１つずつインクリメント（アップカウント）されてＳＲＡＭリードアドレスが順次生成され、マルチプレクサ３６からは、ＳＲＡＭアドレスとして、リードアドレスカウンタ３４から入力されるＳＲＡＭリードアドレスが出力される。そして、図５および図６のタイミングチャートに示すように、ＳＲＡＭ１６のＳＲＡＭリードアドレスから、ＤＲＡＭ１４の先頭アドレス、書き換えデータおよび終了データが順次読み出される（ＳＲＡＭリードアクセス参照）。   When the write / read switching signal is in the read mode, the read address counter 34 increments (increments) by one each time one word of SRAM read data is read from the SRAM 16 from the start address of the SRAM write address. Read addresses are sequentially generated, and the SRAM read address input from the read address counter 34 is output from the multiplexer 36 as the SRAM address. Then, as shown in the timing charts of FIGS. 5 and 6, the start address, rewrite data, and end data of the DRAM 14 are sequentially read from the SRAM read address of the SRAM 16 (see SRAM read access).

本実施形態の場合、ライトデータカウンタ３８のカウント値が、ＤＲＡＭ１４のバースト長ｎに１回目に到達した場合、ＤＲＡＭ１４の先頭アドレスが読み出され、続いて、バースト長分の書き換えデータが順次読み出される。
ライトデータカウンタ３８のカウント値が、ＤＲＡＭ１４のバースト長ｎに２回目以降に到達した場合、バースト長分の書き換えデータが順次読み出されることが、Ｉ２Ｃインターフェイス回路２８から終了データが出力されるまで繰り返し行われる。
また、Ｉ２Ｃインターフェイス回路２８から終了データが出力された場合、ＳＲＡＭ１６のＳＲＡＭリードアドレスから、バースト長分未満の書き換えデータおよび終了データが順次読み出される。 In the case of the present embodiment, when the count value of the write data counter 38 reaches the burst length n of the DRAM 14 for the first time, the start address of the DRAM 14 is read, and then the rewrite data for the burst length is sequentially read. .
When the count value of the write data counter 38 reaches the burst length n of the DRAM 14 for the second time or later, the rewrite data for the burst length is sequentially read until the end data is output from the I 2 C interface circuit 28. Repeatedly.
When end data is output from the I 2 C interface circuit 28, rewrite data and end data less than the burst length are sequentially read from the SRAM read address of the SRAM 16.

続いて、データ分離回路４２により、ＳＲＡＭ１６から読み出されたＳＲＡＭリードデータが、ＤＲＡＭ１４の先頭アドレス、書き換えデータおよび終了データに分離される。
データ分離回路４２は、例えば、前述のフラグを使用して、書き換えデータと終了データを区別する。つまり、フラグが“０”の場合には書き換えデータであり、“１”の場合には終了データであると区別することができる。 Subsequently, the SRAM read data read from the SRAM 16 is separated into the start address, rewrite data, and end data of the DRAM 14 by the data separation circuit 42.
For example, the data separation circuit 42 distinguishes rewrite data and end data by using the above-described flag. That is, when the flag is “0”, it can be distinguished as rewrite data, and when it is “1”, it can be distinguished as end data.

続いて、アドレス生成回路４４により、データ分離回路４２により分離されたＤＲＡＭ１４の先頭アドレスが、ＤＲＡＭ１４のアドレスの形式に変換されてＤＲＡＭアドレスが生成される（図５および図６のタイミングチャートのアドレス参照）。アドレス生成回路４４は、バーストアクセス時に、ＤＲＡＭ１４のアドレスの形式に変換されたＤＲＡＭアドレスを保持しておく。   Subsequently, the address generation circuit 44 converts the leading address of the DRAM 14 separated by the data separation circuit 42 into the address format of the DRAM 14 to generate a DRAM address (refer to the address charts in the timing charts of FIGS. 5 and 6). ). The address generation circuit 44 holds the DRAM address converted into the address format of the DRAM 14 at the time of burst access.

また、バッファ回路４６により、データ分離回路４２により分離されたバースト長分の書き換えデータおよび終了データが、ＤＲＡＭ１４のデータの形式に変換される。   Also, the buffer circuit 46 converts the rewrite data and end data for the burst length separated by the data separation circuit 42 into the data format of the DRAM 14.

続いて、図５および図６のタイミングチャートに示すように、ＤＲＡＭライトデータ生成回路４８により、データ分離回路４２により分離された書き換えデータが書き込まれるＤＲＡＭ１４のＤＲＡＭアドレスからバースト長分のＤＲＡＭリードデータが読み出される（ＤＲＡＭリードアクセス参照）。   Subsequently, as shown in the timing charts of FIG. 5 and FIG. 6, DRAM read data corresponding to the burst length from the DRAM address of the DRAM 14 to which the rewrite data separated by the data separation circuit 42 is written by the DRAM write data generation circuit 48. Read (see DRAM read access).

ここで、バッファ回路４６からＤＲＡＭライトデータ生成回路４８に終了データが入力されない場合、つまり、バースト長分の書き換えデータが入力される場合、ＤＲＡＭライトデータ生成回路４８により、ＤＲＡＭ１４から読み出されたＤＲＡＭリードデータが使用されることなく、バッファ回路４６から入力されるバースト長分の書き換えデータがＤＲＡＭライトデータとして順次出力される。   Here, when end data is not input from the buffer circuit 46 to the DRAM write data generation circuit 48, that is, when rewrite data for a burst length is input, the DRAM read from the DRAM 14 by the DRAM write data generation circuit 48. Rewrite data for the burst length input from the buffer circuit 46 is sequentially output as DRAM write data without using read data.

この場合、図５および図６のタイミングチャートに示すように、ＤＲＡＭインターフェイス回路５０の制御により、ＤＲＡＭライトデータ生成回路４８から入力されるバースト長分のＤＲＡＭライトデータが、アドレス生成回路４４から入力されるＤＲＡＭ１４のＤＲＡＭアドレスを先頭アドレスとして順次書き込まれる（ＤＲＡＭライトアクセス参照）。   In this case, as shown in the timing charts of FIGS. 5 and 6, the DRAM write data for the burst length input from the DRAM write data generation circuit 48 is input from the address generation circuit 44 under the control of the DRAM interface circuit 50. Are sequentially written starting from the DRAM address of the DRAM 14 (see DRAM write access).

ＤＲＡＭ１４のＤＲＡＭアドレスへのバースト長分の書き換えデータの書き込みが終了する毎に、アドレス生成回路４４により、保持されたＤＲＡＭアドレスに、バースト長分の値ｎを加算したものが新たなＤＲＡＭアドレスとして順次保持される（図５および図６のタイミングチャートのアドレス参照）。また、ＤＲＡＭ１４へのバースト長分の書き換えデータの書き込みが終了する毎に、ライトデータカウンタ３８のカウント値がリセットされる。   Each time writing of the rewrite data for the burst length to the DRAM address of the DRAM 14 is completed, a value obtained by adding the value n for the burst length to the held DRAM address by the address generation circuit 44 is sequentially added as a new DRAM address. Held (refer to the addresses in the timing charts of FIGS. 5 and 6). Further, every time writing of the rewrite data for the burst length to the DRAM 14 is completed, the count value of the write data counter 38 is reset.

上記のＳＲＡＭ１６からのＳＲＡＭリードデータの読み出し、および、ＤＲＡＭ１４へのＤＲＡＭライトデータの書き込みは、データ分離回路４２から終了データが出力されるまで繰り返される。   The reading of the SRAM read data from the SRAM 16 and the writing of the DRAM write data to the DRAM 14 are repeated until the end data is output from the data separation circuit 42.

データ分離回路４２からＳＲＡＭ制御回路４０に終了データが入力された場合、ＳＲＡＭ制御回路４０の制御により、ＳＲＡＭ１６からのＳＲＡＭリードデータの読み出しが停止される。   When the end data is input from the data separation circuit 42 to the SRAM control circuit 40, reading of the SRAM read data from the SRAM 16 is stopped under the control of the SRAM control circuit 40.

一方、バッファ回路４６からＤＲＡＭライトデータ生成回路４８に終了データが入力される場合、つまり、バッファ回路４６から入力される書き換えデータのワード数がバースト長ｎよりも少ない場合、図７のタイミングチャートに示すように、ＤＲＡＭライトデータ生成回路４８により、このバースト長ｎよりも少ないワード数分の書き換えデータ１、２、…、ｘと、この書き換えデータが書き込まれるＤＲＡＭ１４のＤＲＡＭアドレスから読み出されたバースト長分のＤＲＡＭリードデータ１、２、…、ｎのうち、バッファ回路４６から入力される書き換えデータの不足分に相当するワード数分のＤＲＡＭリードデータｘ＋１、ｘ＋２、…、ｎとが合成されてバースト長分のＤＲＡＭライトデータが生成される。   On the other hand, when end data is input from the buffer circuit 46 to the DRAM write data generation circuit 48, that is, when the number of words of rewrite data input from the buffer circuit 46 is smaller than the burst length n, the timing chart of FIG. As shown, the DRAM write data generation circuit 48 rewrites data 1, 2,..., X corresponding to the number of words smaller than the burst length n and the burst read from the DRAM address of the DRAM 14 to which the rewrite data is written. Of the long DRAM read data 1, 2,..., N, the DRAM read data x + 1, x + 2,..., N corresponding to the number of words corresponding to the shortage of rewrite data input from the buffer circuit 46 are combined. DRAM write data for the burst length is generated.

そして、同様に、ＤＲＡＭインターフェイス回路５０の制御により、ＤＲＡＭライトデータ生成回路４８から入力されるバースト長分のＤＲＡＭライトデータが、アドレス生成回路４４から入力されるＤＲＡＭ１４のＤＲＡＭアドレスを先頭アドレスとして順次書き込まれる。   Similarly, under the control of the DRAM interface circuit 50, the DRAM write data for the burst length input from the DRAM write data generation circuit 48 is sequentially written with the DRAM address of the DRAM 14 input from the address generation circuit 44 as the head address. It is.

これにより、意図しないＤＲＡＭ１４中の補正データの上書きを防ぎ、外部マスタ２２からＩ２Ｃ規格のシリアルバスを経由して、ＤＲＡＭ１４に格納された補正データを、任意のデータ長の書き換えデータで書き換えることができる。 This prevents unintentional overwriting of correction data in the DRAM 14 and rewrites correction data stored in the DRAM 14 from the external master 22 via the I 2 C standard serial bus with rewrite data having an arbitrary data length. Can do.

続いて、データ分離回路４２からＳＲＡＭ制御回路４０に終了データが入力された場合に、ＳＲＡＭライトアドレスとＳＲＡＭリードアドレスが一致しない場合、つまり、次のＤＲＡＭ１４の先頭アドレス、書き換えデータおよび終了データがＳＲＡＭ１６に格納されている場合、次のＤＲＡＭ１４の先頭アドレス、書き換えデータおよび終了データに対して引き続き上記と同様の処理が行われる。   Subsequently, when end data is input from the data separation circuit 42 to the SRAM control circuit 40, when the SRAM write address does not match the SRAM read address, that is, the next address of the DRAM 14, the rewrite data, and the end data are stored in the SRAM 16 Are stored, the same processing as described above is continuously performed on the start address, rewrite data, and end data of the next DRAM 14.

一方、データ分離回路４２からＳＲＡＭ制御回路４０に終了データが入力された場合に、ＳＲＡＭライトアドレスとＳＲＡＭリードアドレスが一致している場合、つまり、ＳＲＡＭ１６に格納された全てのＳＲＡＭライトデータが読み出された場合、ＤＲＡＭ１４に格納された補正データを、書き換えデータに書き換えるための処理を終了する。   On the other hand, when the end data is input from the data separation circuit 42 to the SRAM control circuit 40, if the SRAM write address matches the SRAM read address, that is, all the SRAM write data stored in the SRAM 16 is read. If it is, the process for rewriting the correction data stored in the DRAM 14 to the rewrite data is terminated.

なお、バーストアクセスを行う場合について説明したが、そのバースト長は何ら制限されない。また、表示ムラ補正装置１０は、ランダムアクセスを行う場合も、バーストアクセスを行う場合と同様に動作する。   Although the case of performing burst access has been described, the burst length is not limited at all. Further, the display unevenness correction apparatus 10 operates in the same manner as when burst access is performed when random access is performed.

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。 The present invention is basically as described above.
Although the present invention has been described in detail above, the present invention is not limited to the above-described embodiment, and it is needless to say that various improvements and modifications may be made without departing from the gist of the present invention.

１０、６０ 表示ムラ補正装置
１２ ＲＯＭ
１４ ＤＲＡＭ
１６ ＳＲＡＭ
１８、６８ ＬＵＴコントローラ
２０ ムラ補正回路
２２ 外部マスタ
２４ 第１制御回路
２６ 第２制御回路
２８ Ｉ２Ｃインターフェイス回路
３０ ＳＲＡＭライトデータ生成回路
３２ ライトアドレスカウンタ
３４ リードアドレスカウンタ
３６ マルチプレクサ
３８ ライトデータカウンタ
４０ ＳＲＡＭ制御回路
４２ データ分離回路
４４ アドレス生成回路
４６ バッファ回路
４８ ＤＲＡＭライトデータ生成回路
５０ ＤＲＡＭインターフェイス回路 10, 60 Display unevenness correction device 12 ROM
14 DRAM
16 SRAM
18, 68 LUT controller 20 Unevenness correction circuit 22 External master 24 First control circuit 26 Second control circuit 28 I 2 C interface circuit 30 SRAM write data generation circuit 32 Write address counter 34 Read address counter 36 Multiplexer 38 Write data counter 40 SRAM Control circuit 42 Data separation circuit 44 Address generation circuit 46 Buffer circuit 48 DRAM write data generation circuit 50 DRAM interface circuit

Claims (8)

液晶ディスプレイに表示される画像の表示ムラを補正する表示ムラ補正装置であって、
前記表示ムラを補正するための１画面分の補正データを格納するＤＲＡＭと、
処理対象のラインの処理が行われる前に、前記ＤＲＡＭから順次読み出される処理対象の１ライン分の補正データを順次格納するＳＲＡＭと、
前記ＳＲＡＭから読み出される補正データを用いて、前記液晶ディスプレイに表示される画像の処理対象のラインの画像データを順次補正するムラ補正回路と、
前記ＤＲＡＭに格納された補正データの書き換えを行う場合に、外部マスタから入力される書き換えデータを前記ＳＲＡＭに書き込み、前記ＳＲＡＭに書き込まれた書き換えデータを読み出して前記ＤＲＡＭに書き込むことにより、前記ＤＲＡＭに格納された補正データを、前記外部マスタから入力される書き換えデータに書き換える制御を行う制御回路とを備えることを特徴とする表示ムラ補正装置。 A display unevenness correction device for correcting display unevenness of an image displayed on a liquid crystal display,
DRAM for storing correction data for one screen for correcting the display unevenness;
An SRAM that sequentially stores correction data for one line of the processing target that is sequentially read from the DRAM before the processing of the processing target line is performed;
An unevenness correction circuit that sequentially corrects image data of a processing target line of an image displayed on the liquid crystal display using correction data read from the SRAM;
When rewriting correction data stored in the DRAM, rewrite data input from an external master is written to the SRAM, and the rewrite data written to the SRAM is read and written to the DRAM. A display unevenness correction apparatus comprising: a control circuit that performs control to rewrite stored correction data to rewrite data input from the external master. 前記制御回路は、
前記外部マスタから順次入力される、前記補正データの書き換えを行うＤＲＡＭの先頭アドレス、任意のワード数の前記書き換えデータ、および、前記書き換えデータの終了を表す終了データを前記ＳＲＡＭに順次書き込む制御、および、前記ＳＲＡＭに書き込まれた前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータ、および、前記終了データを順次読み出す制御を行う第１制御回路と、
前記ＳＲＡＭから順次読み出される書き換えデータを、前記ＳＲＡＭから読み出される前記ＤＲＡＭの先頭アドレスに対応する前記ＤＲＡＭのアドレスを先頭アドレスとして順次書き込む制御を、前記ＳＲＡＭから前記終了データが読み出されるまで行う第２制御回路とを備える請求項１に記載の表示ムラ補正装置。 The control circuit includes:
Control for sequentially writing the start address of the DRAM that rewrites the correction data, the rewrite data of an arbitrary number of words, and end data indicating the end of the rewrite data, which are sequentially input from the external master, to the SRAM; and A first control circuit for sequentially reading the start address of the DRAM written to the SRAM, the rewrite data of the arbitrary number of words, and the end data;
Second control for performing rewrite data sequentially read from the SRAM with the DRAM address corresponding to the start address of the DRAM read from the SRAM as a start address until the end data is read from the SRAM The display nonuniformity correction apparatus according to claim 1, further comprising a circuit. 前記第１制御回路は、
前記外部マスタから順次入力される前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータおよび前記終了データを前記ＳＲＡＭのデータの形式に変換してＳＲＡＭライトデータを生成するＳＲＡＭライトデータ生成回路と、
ライト／リード切替信号がライトモードの場合に、前記ＳＲＡＭのＳＲＡＭライトアドレスを生成するライトアドレスカウンタと、
前記外部マスタから順次入力される前記書き換えデータのワード数をカウントするライトデータカウンタと、
前記ライトデータカウンタのカウント値が、前記ＤＲＡＭのバーストアクセス時のバースト長に到達していない場合に、ライトモードの前記ライト／リード切替信号を出力し、前記ライトデータカウンタのカウント値が前記バースト長に到達する毎に、および、前記外部マスタから前記終了データが入力された場合に、リードモードの前記ライト／リード切替信号を出力するＳＲＡＭ制御回路と、
前記ライト／リード切替信号がリードモードの場合に、前記ＳＲＡＭのＳＲＡＭリードアドレスを生成するリードアドレスカウンタと、
前記ＳＲＡＭのＳＲＡＭアドレスとして、前記ライト／リード切替信号がライトモードの場合に前記ＳＲＡＭライトアドレスを出力し、前記ライト／リード切替信号がリードモードの場合に前記ＳＲＡＭリードアドレスを出力するマルチプレクサとを備える請求項２に記載の表示ムラ補正装置。 The first control circuit includes:
An SRAM write data generation circuit that converts the start address of the DRAM, the rewrite data of an arbitrary number of words, and the end data that are sequentially input from the external master into the SRAM data format to generate SRAM write data;
A write address counter that generates an SRAM write address of the SRAM when the write / read switching signal is in a write mode;
A write data counter that counts the number of words of the rewrite data sequentially input from the external master;
When the count value of the write data counter has not reached the burst length at the time of burst access of the DRAM, the write / read switching signal in the write mode is output, and the count value of the write data counter is the burst length An SRAM control circuit that outputs the write / read switching signal in the read mode each time when the end data is input and when the end data is input from the external master;
A read address counter that generates an SRAM read address of the SRAM when the write / read switching signal is in a read mode;
As the SRAM address of the SRAM, there is provided a multiplexer that outputs the SRAM write address when the write / read switching signal is in the write mode and outputs the SRAM read address when the write / read switching signal is in the read mode. The display unevenness correction apparatus according to claim 2. 前記第１制御回路は、さらに、前記外部マスタからＩ２Ｃ規格のシリアルバスを経由して順次入力されるシリアルデータを、前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータおよび前記終了データにデコードするＩ２Ｃインターフェイス回路を備え、
前記ＳＲＡＭライトデータ生成回路は、前記Ｉ２Ｃインターフェイス回路から入力される前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータおよび前記終了データを前記ＳＲＡＭのデータの形式に変換して前記ＳＲＡＭライトデータを生成するものであり、
前記ライトデータカウンタは、前記Ｉ２Ｃインターフェイス回路から順次入力される前記書き換えデータのワード数をカウントするものである請求項３に記載の表示ムラ補正装置。 The first control circuit further receives serial data sequentially input from the external master via an I 2 C standard serial bus, a start address of the DRAM, rewrite data of any number of words, and end data An I 2 C interface circuit for decoding
The SRAM write data generation circuit converts the start address of the DRAM, the rewrite data of the arbitrary number of words, and the end data input from the I 2 C interface circuit into a data format of the SRAM to convert the SRAM write data Data generation,
The display unevenness correcting device according to claim 3, wherein the write data counter counts the number of words of the rewrite data sequentially input from the I 2 C interface circuit. 前記ライトデータカウンタは、前記ＤＲＡＭのＤＲＡＭアドレスへのバースト長分の前記書き換えデータの書き込みが終了する毎に、前記ライトデータカウンタのカウント値をリセットするものである請求項３または４に記載の表示ムラ補正装置。   5. The display according to claim 3, wherein the write data counter resets a count value of the write data counter every time writing of the rewrite data for a burst length to a DRAM address of the DRAM is completed. Unevenness correction device. 前記第２制御回路は、
前記ＳＲＡＭから読み出されるＳＲＡＭリードデータを、前記ＤＲＡＭの先頭アドレス、前記書き換えデータおよび前記終了データに分離するデータ分離回路と、
前記データ分離回路により分離されたＤＲＡＭの先頭アドレスを、前記ＤＲＡＭのアドレスの形式に変換してＤＲＡＭアドレスを生成するアドレス生成回路と、
前記データ分離回路により分離されたバースト長分の書き換えデータおよび終了データを、前記ＤＲＡＭのデータの形式に変換するバッファ回路と、
前記バッファ回路から終了データが入力されない場合に、前記バッファ回路から入力されるバースト長分の書き換えデータをＤＲＡＭライトデータとして出力し、前記バッファ回路から終了データが入力される場合に、前記バッファ回路から入力されるバースト長よりも少ないワード数分の書き換えデータと、前記バースト長よりも少ないワード数分の書き換えデータが書き込まれる前記ＤＲＡＭのＤＲＡＭアドレスから読み出されたバースト長分のＤＲＡＭリードデータのうち、前記バッファ回路から入力される書き換えデータの不足分に相当するワード数分のＤＲＡＭリードデータとを合成して前記バースト長分のＤＲＡＭライトデータを生成するＤＲＡＭライトデータ生成回路と、
前記ＤＲＡＭのＤＲＡＭアドレスからの前記ＤＲＡＭリードデータの読み出し、および、前記ＤＲＡＭのＤＲＡＭアドレスへの前記ＤＲＡＭライトデータの書き込みを制御するＤＲＡＭインターフェイス回路とを備える請求項３〜５のいずれか１項に記載の表示ムラ補正装置。 The second control circuit includes:
A data separation circuit for separating SRAM read data read from the SRAM into a start address of the DRAM, the rewrite data, and the end data;
An address generation circuit for converting a leading address of the DRAM separated by the data separation circuit into a DRAM address format to generate a DRAM address;
A buffer circuit for converting rewrite data and end data for a burst length separated by the data separation circuit into a data format of the DRAM;
When no end data is input from the buffer circuit, rewrite data for the burst length input from the buffer circuit is output as DRAM write data, and when end data is input from the buffer circuit, the buffer circuit Of the rewrite data for the number of words smaller than the input burst length and the DRAM read data for the burst length read from the DRAM address of the DRAM to which the rewrite data for the number of words smaller than the burst length is written A DRAM write data generation circuit for generating DRAM write data for the burst length by combining DRAM read data for a number of words corresponding to a shortage of rewrite data input from the buffer circuit;
6. A DRAM interface circuit that controls reading of the DRAM read data from the DRAM address of the DRAM and writing of the DRAM write data to the DRAM address of the DRAM. Display unevenness correction device. 前記アドレス生成回路は、前記バーストアクセス時に、前記ＤＲＡＭアドレスを保持しておき、前記ＤＲＡＭのＤＲＡＭアドレスへのバースト長分の前記書き換えデータの書き込みが終了する毎に、前記保持されたＤＲＡＭアドレスに、前記バースト長分の値を加算したものを新たなＤＲＡＭアドレスとして順次保持するものである請求項６に記載の表示ムラ補正装置。   The address generation circuit holds the DRAM address at the time of the burst access, and each time the writing of the rewrite data for the burst length to the DRAM address of the DRAM is completed, 7. The display unevenness correcting device according to claim 6, wherein the sum of the burst length values is sequentially held as a new DRAM address. 前記ＳＲＡＭに書き込まれるＳＲＡＭライトデータの書き換えデータおよび終了データのいずれかのビットに、前記書き換えデータと前記終了データを区別するためのフラグが設定され、
前記データ分離回路は、前記フラグを使用して、前記書き換えデータと前記終了データを区別するものである請求項６または７に記載の表示ムラ補正装置。 A flag for distinguishing the rewrite data from the end data is set in any bit of the rewrite data and end data of the SRAM write data written to the SRAM,
The display unevenness correction apparatus according to claim 6, wherein the data separation circuit uses the flag to distinguish the rewrite data and the end data.
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