JP2016139390A - Detection circuit - Google Patents

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正一 杉浦
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Abstract

PROBLEM TO BE SOLVED: To provide a detection circuit capable of avoiding erroneous detection immediately after turning on a power supply.SOLUTION: A detection circuit includes an output transistor provided between a voltage input terminal and a voltage output terminal, and a load open-circuit detection circuit configured to detect an open-circuit of a load connected to the voltage output terminal. An output circuit of the load open-circuit detection circuit comprises a first transistor and a second transistor connected in series, where the first transistor has a gate connected in common with a gate of the output transistor, and a second transistor has a gate to which a load open-circuit detection signal is fed. The detection circuit is configured such that the first transistor turns off when the output transistor is off.SELECTED DRAWING: Figure 1

Description

本発明は、接続される負荷のオープンを検出する検出回路に関する。   The present invention relates to a detection circuit that detects opening of a connected load.

図６は、従来の検出回路である。従来の検出回路は、電圧入力端子４０１と、電圧出力端子４０２と、出力トランジスタ４０３と、制御回路４０４と、電圧出力端子４０２に接続される負荷のオープンを検出する負荷オープン検出回路４０５、負荷オープン検出回路の出力端子４０６と、を備えている。   FIG. 6 shows a conventional detection circuit. A conventional detection circuit includes a voltage input terminal 401, a voltage output terminal 402, an output transistor 403, a control circuit 404, a load open detection circuit 405 that detects the opening of a load connected to the voltage output terminal 402, and a load open And an output terminal 406 of the detection circuit.

制御回路４０４は、出力トランジスタ４０３をオンオフ制御する。負荷オープン検出回路４０５は、電圧出力端子４０２に接続される負荷のオープンを検出すると、検出信号を出力端子４０６に出力する。   The control circuit 404 controls on / off of the output transistor 403. When the load open detection circuit 405 detects the opening of the load connected to the voltage output terminal 402, the load open detection circuit 405 outputs a detection signal to the output terminal 406.

負荷オープン検出回路４０５においては、電圧出力端子４０２に接続される負荷のオープンを検出するために、出力トランジスタ４０３の電流を監視する方法がよく用いられている。例えば、電圧入力端子４０１と出力トランジスタ４０３との間に抵抗４１０を設け、その両端に生じる電圧で判定する。電圧出力端子４０２に接続される負荷のオープン状態では、出力トランジスタ４０３には電流が流れないはずであるから、上述のようにして電圧出力端子４０２に接続される負荷のオープンを検出している。   In the load open detection circuit 405, a method of monitoring the current of the output transistor 403 is often used to detect the open of the load connected to the voltage output terminal 402. For example, a resistor 410 is provided between the voltage input terminal 401 and the output transistor 403, and the determination is made based on the voltage generated at both ends thereof. In the open state of the load connected to the voltage output terminal 402, no current should flow through the output transistor 403. Therefore, the opening of the load connected to the voltage output terminal 402 is detected as described above.

特開平６−２８９０８７号公報Japanese Patent Laid-Open No. 6-289087

出力トランジスタ４０３は、電圧出力端子４０２に接続される負荷に応じて、大きな電流を流せられるようにするため、素子サイズが大きく、入力容量も大きい。出力トランジスタ４０３の大きな入力容量を充放電してオンオフ制御するには、物理的に時間を要するため、電源起動時に直ちに出力トランジスタ４０３がオン状態となることは難しい。従って、電源起動直後においては、出力トランジスタ４０３はオフ状態を示し、実際には負荷のオープン状態とはなっていないにも係わらず、抵抗４１０には電圧が生じない。   The output transistor 403 has a large element size and a large input capacitance so that a large current can flow according to a load connected to the voltage output terminal 402. Since it takes physical time to charge and discharge the large input capacitance of the output transistor 403 and to perform on / off control, it is difficult for the output transistor 403 to be immediately turned on at the time of power activation. Therefore, immediately after the power is turned on, the output transistor 403 shows an off state, and no voltage is generated in the resistor 410 even though the load is not actually opened.

従って、図６に示す従来の検出回路では、電源起動直後において、抵抗４１０に生じる電圧が小さいとして負荷オープン検出回路４０５によって誤判定されてしまう、といった問題があった。   Therefore, the conventional detection circuit shown in FIG. 6 has a problem that immediately after the power is turned on, the load open detection circuit 405 erroneously determines that the voltage generated in the resistor 410 is small.

本発明は、以上のような問題を解消するために考案されたものであり、電源起動直後における誤検出を回避した検出回路を提供するものである。   The present invention has been devised to solve the above-described problems, and provides a detection circuit that avoids erroneous detection immediately after power-on.

従来の課題を解決するために、本発明の検出回路は以下のような構成とした。
電圧入力端子と電圧出力端子の間に設けられた出力トランジスタと、電圧出力端子に接続された負荷のオープンを検出する負荷オープン検出回路と、を備え、負荷オープン検出回路の出力回路は、出力トランジスタとゲートを共通に接続された第１のトランジスタと、ゲートに負荷オープンを検出した信号が入力される第２のトランジスタとが直列に接続された構成を有して、第１のトランジスタは出力トランジスタがオフしているときにオフする構成とした検出回路。 In order to solve the conventional problems, the detection circuit of the present invention has the following configuration.
An output transistor provided between the voltage input terminal and the voltage output terminal, and a load open detection circuit for detecting an open of a load connected to the voltage output terminal. The output circuit of the load open detection circuit is an output transistor. And a first transistor having a gate connected in common and a second transistor to which a signal indicating a load open is input to the gate is connected in series, and the first transistor is an output transistor. A detection circuit configured to be turned off when is turned off.

本発明の検出回路を備えた半導体装置によれば、電源起動直後における誤検出を回避した検出回路を提供することが可能となる。   According to the semiconductor device including the detection circuit of the present invention, it is possible to provide a detection circuit that avoids erroneous detection immediately after the power is turned on.

本実施形態の検出回路を示す説明図である。It is explanatory drawing which shows the detection circuit of this embodiment. 本実施形態の検出回路の他の例を示す説明図である。It is explanatory drawing which shows the other example of the detection circuit of this embodiment. 本実施形態の検出回路の他の例を示す説明図である。It is explanatory drawing which shows the other example of the detection circuit of this embodiment. 本実施形態の検出回路の他の例を示す説明図である。It is explanatory drawing which shows the other example of the detection circuit of this embodiment. 本実施形態の検出回路の電圧回路の一例を示す説明図である。It is explanatory drawing which shows an example of the voltage circuit of the detection circuit of this embodiment. 従来の検出回路を示す説明図である。It is explanatory drawing which shows the conventional detection circuit.

以下、本実施形態について、図面を参照して説明する。
図１は、本実施形態の検出回路を示す説明図である。
本実施形態の検出回路は、電圧入力端子４０１と、電圧出力端子４０２と、電圧入力端子４０１と電圧出力端子４０２の間に接続された出力トランジスタ４０３と、制御回路４０４と、負荷オープン検出回路４０５と、負荷オープン検出回路の出力端子４０６と、抵抗４１０と、を備えている。負荷オープン検出回路４０５は、電圧出力端子４０２に接続される負荷のオープンを検出する。抵抗４１０は、出力トランジスタ４０３の電流を監視するために、その電流に応じた電圧を発生する。 Hereinafter, the present embodiment will be described with reference to the drawings.
FIG. 1 is an explanatory diagram illustrating a detection circuit according to the present embodiment.
The detection circuit of this embodiment includes a voltage input terminal 401, a voltage output terminal 402, an output transistor 403 connected between the voltage input terminal 401 and the voltage output terminal 402, a control circuit 404, and a load open detection circuit 405. And an output terminal 406 of the load open detection circuit, and a resistor 410. The load open detection circuit 405 detects the opening of the load connected to the voltage output terminal 402. The resistor 410 generates a voltage corresponding to the current in order to monitor the current of the output transistor 403.

負荷オープン検出回路４０５は、電圧回路１０１と、電圧源１０２と、比較器１０３と、トランジスタ１０４と、トランジスタ１０５と、電流源１０６と、を備えている。電圧回路１０１は、抵抗４１０の両端に生じる電圧に基づいたＶＳＳ基準の電圧ＶＳＩＧを発生する。電圧源１０２は、基準電圧ＶＲＥＦを発生する。比較器１０３は、電圧ＶＳＩＧと基準電圧ＶＲＥＦを比較し、トランジスタ１０４のオンオフを制御する。トランジスタ１０５は、出力トランジスタ４０３とゲートが共通に接続され、トランジスタ１０４と直列接続される。電流源１０６は、直列接続されたトランジスタ１０４及び１０５と直列接続され、その接続点は出力端子４０６と接続される。トランジスタ１０４及び１０５と電流源１０６は、負荷オープン検出回路４０５の出力回路を構成する。   The load open detection circuit 405 includes a voltage circuit 101, a voltage source 102, a comparator 103, a transistor 104, a transistor 105, and a current source 106. The voltage circuit 101 generates a VSS reference voltage VSIG based on the voltage generated across the resistor 410. The voltage source 102 generates a reference voltage VREF. The comparator 103 compares the voltage VSIG with the reference voltage VREF and controls on / off of the transistor 104. The transistor 105 has a gate connected in common with the output transistor 403 and is connected in series with the transistor 104. The current source 106 is connected in series with the transistors 104 and 105 connected in series, and the connection point is connected to the output terminal 406. Transistors 104 and 105 and current source 106 constitute an output circuit of load open detection circuit 405.

図５は、電圧回路１０１の一例を示す回路図である。図５に示す電圧回路１０１は、入力端子３００及び３０１と、増幅器３０２と、抵抗３０４及び３０５と、トランジスタ３０３と、出力端子３０６と、を備えている。入力端子３００は、抵抗４１０の電圧入力端子４０１側の端子が接続される。入力端子３０１は、抵抗４１０の他方の端子が接続される。   FIG. 5 is a circuit diagram illustrating an example of the voltage circuit 101. The voltage circuit 101 illustrated in FIG. 5 includes input terminals 300 and 301, an amplifier 302, resistors 304 and 305, a transistor 303, and an output terminal 306. The input terminal 300 is connected to a terminal on the voltage input terminal 401 side of the resistor 410. The input terminal 301 is connected to the other terminal of the resistor 410.

電圧回路１０１は、電圧入力端子４０１を基準とした抵抗４１０の両端の電圧を抵抗比倍した電圧を、ＶＳＳ基準の電圧ＶＳＩＧとして端子３０６に出力する。
なお、電圧回路１０１は、抵抗４１０の両端に生じる電圧に基づいたＶＳＳ基準の電圧ＶＳＩＧを発生する構成であれば良く、この回路に限定されるものではない。 The voltage circuit 101 outputs a voltage obtained by multiplying the voltage across the resistor 410 with respect to the voltage input terminal 401 as a resistance ratio to the terminal 306 as a VSS reference voltage VSIG.
Note that the voltage circuit 101 may be configured to generate the VSS reference voltage VSIG based on the voltage generated across the resistor 410, and is not limited to this circuit.

次に、本実施形態の検出回路の動作について説明をする。制御回路４０４は、出力トランジスタ４０３をオンオフ制御する。負荷オープン検出回路４０５は、電圧出力端子４０２に接続される負荷のオープンを検出すると、検出信号（Ｈレベル）を出力端子４０６に出力する。抵抗４１０に生じる電圧は出力トランジスタ４０３の電流に基づくため、電圧出力端子４０２に接続される負荷のオープン状態では、出力トランジスタ４０３には電流が流れないはずであるから、抵抗４１０に生じる電圧がある値以下であることを判定することにより負荷のオープンを検出する。   Next, the operation of the detection circuit of this embodiment will be described. The control circuit 404 controls on / off of the output transistor 403. The load open detection circuit 405 outputs a detection signal (H level) to the output terminal 406 when detecting the open of the load connected to the voltage output terminal 402. Since the voltage generated in the resistor 410 is based on the current of the output transistor 403, no current flows through the output transistor 403 when the load connected to the voltage output terminal 402 is open. A load open is detected by determining that the value is less than or equal to the value.

電圧ＶＳＩＧは、抵抗４１０に生じる電圧に基づくため、抵抗４１０に生じる電圧が小さいときに小さくなる。従って、電圧出力端子４０２に接続される負荷のオープン状態では、電圧ＶＳＩＧは小さくなる。比較器１０３は、ＶＳＩＧ＜ＶＲＥＦを判定するとトランジスタ１０４をオン制御する。   Since the voltage VSIG is based on the voltage generated in the resistor 410, the voltage VSIG decreases when the voltage generated in the resistor 410 is small. Therefore, in the open state of the load connected to the voltage output terminal 402, the voltage VSIG becomes small. When the comparator 103 determines that VSIG <VREF, the comparator 103 turns on the transistor 104.

出力トランジスタ４０３は、大きな電流を流せられるようにするため素子サイズが大きく入力容量も大きいため、電源起動時にすぐにはオンしない。ここで、トランジスタ１０５は、出力トランジスタ４０３と同様に電源起動時にオフ状態となるように設定する。即ち、電源起動時であって出力トランジスタ４０３がオフ状態であるときは、トランジスタ１０５もオフしているので、比較器１０３の出力によってトランジスタ１０４がオンしても、負荷オープン検出回路の出力端子４０６には検出信号は出力されない。
以上説明したように、本実施形態の検出回路によれば、電源起動直後における誤検出を回避した検出回路を提供することが可能となる。 Since the output transistor 403 has a large element size and a large input capacity so that a large current can flow, it does not turn on immediately when the power is turned on. Here, like the output transistor 403, the transistor 105 is set to be turned off when the power supply is activated. That is, when the power supply is started and the output transistor 403 is in the off state, the transistor 105 is also off. Therefore, even if the transistor 104 is turned on by the output of the comparator 103, the output terminal 406 of the load open detection circuit. No detection signal is output to.
As described above, according to the detection circuit of the present embodiment, it is possible to provide a detection circuit that avoids erroneous detection immediately after the power is turned on.

なお、トランジスタ１０５は、電源起動直後に制御回路４０４の制御信号によって出力トランジスタ４０３と同じ動作をすればよく、その構造や特性は限定されるものではないことは明らかである。例えば、トランジスタ１０５は、出力トランジスタ４０３と同じ種類で、同じ閾値を有する。   Note that the transistor 105 only needs to perform the same operation as that of the output transistor 403 by a control signal from the control circuit 404 immediately after the power is turned on, and the structure and characteristics are obviously not limited. For example, the transistor 105 is the same type as the output transistor 403 and has the same threshold value.

また、トランジスタ１０５は、単一のトランジスタとしたが、トランジスタ１０５のソースにダイオード接続をしたトランジスタを挿入することや、ダーリントン接続の構成をすることにより、トランジスタ１０５の閾値を出力トランジスタ４０３より高くしても良い。   Although the transistor 105 is a single transistor, the threshold of the transistor 105 is made higher than that of the output transistor 403 by inserting a diode-connected transistor at the source of the transistor 105 or by configuring a Darlington connection. May be.

また、トランジスタ１０５は、出力トランジスタ４０３と必ずしもゲートが共通に接続される必要はなく、両者の間に電圧レベルシフト段を介しても良い。電圧レベルシフト段は、例えばソースフォロワ増幅段で構成すればよい。この場合、出力トランジスタ４０３よりもトランジスタ１０５の方が、ゲート・ソース間電圧の大きさが小さくなるので、より確実な誤検出の回避が可能となることは明らかである。   Further, the gate of the transistor 105 is not necessarily connected to the output transistor 403 in common, and a voltage level shift stage may be interposed between them. The voltage level shift stage may be constituted by a source follower amplification stage, for example. In this case, since the magnitude of the gate-source voltage is smaller in the transistor 105 than in the output transistor 403, it is clear that more reliable erroneous detection can be avoided.

ここで、図１の検出回路は、制御回路４０４が出力トランジスタ４０３をオフしているときに、負荷のオープン状態を示す信号を出力出来ない。例えば、負荷オープン検出回路４０５が負荷のオープンを検出しているときに、周囲温度が高まり制御回路４０４が出力トランジスタ４０３をオフ制御することがある。   Here, the detection circuit of FIG. 1 cannot output a signal indicating the open state of the load when the control circuit 404 turns off the output transistor 403. For example, when the load open detection circuit 405 detects the opening of the load, the ambient temperature increases and the control circuit 404 may turn off the output transistor 403.

図２は、本実施形態の検出回路の他の例を示す説明図である。図１との違いは、制御回路４０４によって制御されるトランジスタ１１０を、トランジスタ１０５と並列に新たに備えた、点にある。制御回路４０４は、例えば上記したような状態に基づいてトランジスタ１１０をオンすることによりトランジスタ１０５を無効化できるため、出力トランジスタ４０３がオフ状態であっても負荷オープン検出回路の出力端子４０６に検出信号を出力することが可能となる。   FIG. 2 is an explanatory diagram illustrating another example of the detection circuit of the present embodiment. The difference from FIG. 1 is that a transistor 110 controlled by the control circuit 404 is newly provided in parallel with the transistor 105. Since the control circuit 404 can disable the transistor 105 by turning on the transistor 110 based on the above-described state, for example, the detection signal is output to the output terminal 406 of the load open detection circuit even when the output transistor 403 is off. Can be output.

図３は、本実施形態の検出回路の他の例を示す説明図である。図１の検出回路との違いは、負荷オープン検出回路４０５の出力回路を、直列接続したトランジスタ１０４及び電流源１０６と直列接続したトランジスタ１０５及び電流源１０７とアンド回路２０１で構成したことである。このように構成しても、図１の検出回路と同様の効果を得られる。   FIG. 3 is an explanatory diagram illustrating another example of the detection circuit of the present embodiment. The difference from the detection circuit of FIG. 1 is that the output circuit of the load open detection circuit 405 is composed of a transistor 105 and a current source 107 connected in series with a transistor 104 and a current source 106 connected in series, and an AND circuit 201. Even if comprised in this way, the effect similar to the detection circuit of FIG. 1 is acquired.

なお、出力が強制的に固定される論理ゲートまたはその組み合わせで回路を構成する条件に関する限り、例えばオア回路を用いた適当な回路で構成しても、同様の効果があることは明らかである。   It should be noted that, as far as the conditions for configuring a circuit with logic gates whose outputs are forcibly fixed or combinations thereof are concerned, it is clear that the same effect can be obtained even when configured with an appropriate circuit using an OR circuit, for example.

図４は、本実施形態の検出回路の他の例を示す説明図である。図２の回路と同様に、トランジスタ２０２をトランジスタ１０５と並列に備えた回路であり、図２の回路と同様の効果を得ることが可能である。   FIG. 4 is an explanatory diagram illustrating another example of the detection circuit of the present embodiment. Similar to the circuit in FIG. 2, the transistor 202 is provided in parallel with the transistor 105, and the same effect as the circuit in FIG. 2 can be obtained.

なお、負荷オープン検出回路４０５は図１から図４で示した回路で説明したが、これは一例であり、同様の効果が得られる限り、実施の形態は限定されない。
以上の説明では、便宜上、各出力のレベルをＨレベルやＬレベルで規定したが、特に限定される必要はない。 Although the load open detection circuit 405 has been described with reference to the circuits shown in FIGS. 1 to 4, this is merely an example, and the embodiment is not limited as long as the same effect can be obtained.
In the above description, for convenience, the level of each output is defined as H level or L level, but it is not necessary to be limited in particular.

１０１、１０２、３０１ 電圧源
１０３ 比較器
１０６、１０７ 電流源
３０２ 増幅器
４０４ 制御回路
４０５ 負荷オープン検出回路 101, 102, 301 Voltage source 103 Comparator 106, 107 Current source 302 Amplifier 404 Control circuit 405 Load open detection circuit

Claims (5)

電圧入力端子と、電圧出力端子と、前記電圧入力端子と前記電圧出力端子の間に設けられた出力トランジスタと、前記出力トランジスタを制御する制御回路と、前記電圧出力端子に接続された負荷のオープンを検出する負荷オープン検出回路と、を備えた検出回路であって、
前記負荷オープン検出回路の出力回路は、前記出力トランジスタとゲートを共通に接続された第１のトランジスタと、ゲートに負荷オープンを検出した信号が入力される第２のトランジスタとが直列に接続された構成を有して、
前記第１のトランジスタは、前記出力トランジスタがオフしているときにオフする、
ことを特徴とする検出回路。 A voltage input terminal; a voltage output terminal; an output transistor provided between the voltage input terminal and the voltage output terminal; a control circuit for controlling the output transistor; and an open load connected to the voltage output terminal. A detection circuit comprising a load open detection circuit for detecting
In the output circuit of the load open detection circuit, a first transistor having a gate connected in common to the output transistor and a second transistor having a gate input of a signal that detects a load open is connected in series. Having the configuration,
The first transistor is turned off when the output transistor is turned off;
A detection circuit characterized by that. 前記第１のトランジスタは、前記出力トランジスタと同一種類で同じ閾値、またはより高い閾値のトランジスタである、
ことを特徴とする請求項１に記載の検出回路。 The first transistor is a transistor of the same type and the same threshold as the output transistor or a higher threshold.
The detection circuit according to claim 1. 前記出力トランジスタのゲートと前記第１のトランジスタのゲートは、電圧レベルシフト段を介して接続された、
ことを特徴とする請求項１に記載の検出回路。 The gate of the output transistor and the gate of the first transistor are connected via a voltage level shift stage,
The detection circuit according to claim 1. 前記電圧レベルシフト段は、ソースフォロワ増幅段である、
ことを特徴とする請求項３に記載の検出回路。 The voltage level shift stage is a source follower amplification stage;
The detection circuit according to claim 3. 前記第１のトランジスタと並列に、前記制御回路で制御される第３のトランジスタを備えた、
ことを特徴とする請求項１から４のいずれかに記載の検出回路。 A third transistor controlled by the control circuit in parallel with the first transistor;
The detection circuit according to claim 1, wherein
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