JP2016126080A

JP2016126080A - Liquid display device

Info

Publication number: JP2016126080A
Application number: JP2014265270A
Authority: JP
Inventors: 照彦市村; Teruhiko Ichimura
Original assignee: Kyocera Display Corp
Current assignee: Kyocera Display Corp
Priority date: 2014-12-26
Filing date: 2014-12-26
Publication date: 2016-07-11

Abstract

PROBLEM TO BE SOLVED: To provide an LCD capable of improving light-shielding properties for a channel part of a TFT element and the periphery thereof in a state in which an aperture ratio of a pixel part is kept high.SOLUTION: An LCD includes, for one image signal line 2, a TFT element and pixel electrodes 7a and 7b having channel parts 6a to 6c formed in a state of being electrically connected to the one image signal line 2 at the left side and the right side of an intersecting part of a gate signal line 1 and an image signal line 2. The gate signal line 1 is an LCD in which two lines of first and second gate signal lines 1a and 1b are formed in correspondence with a group of pixel electrodes 7a and 7b arrayed in a row direction. The first and second gate signal lines 1a and 1b are located at a position different from each other in a vertical direction on the upper surface of the substrate, and the signal line close to the substrate is formed wider than the signal line remote from the substrate.SELECTED DRAWING: Figure 1

Description

本発明は、画像信号線（ソース信号線）の本数を削減して開口率を向上させ得るとともに、高輝度のバックライト装置を使用可能なように薄膜トランジスタ（Thin Film Transistor ：ＴＦＴ）素子のチャネル部等を遮光する遮光膜を有する液晶表示装置（Liquid Crystal Display ：ＬＣＤ）に関するものである。 The present invention can improve the aperture ratio by reducing the number of image signal lines (source signal lines), and the channel portion of a thin film transistor (TFT) element so that a high-luminance backlight device can be used. The present invention relates to a liquid crystal display (LCD) having a light-shielding film that shields light and the like.

従来、ＬＣＤは、ＴＦＴ素子を含む画素部が多数形成されたアレイ側基板と、カラーフィルタ及びブラックマトリクスが形成されたカラーフィルタ側基板とを互いに対向させて、それらの基板を所定の間隔でもって貼り合わせ、それらの基板間に液晶を充填、封入させることによって作製される。また、一般的に、カラーフィルタ側基板は、ＴＦＴ素子及び画素電極に対向する側の面（液晶側の面）の全面に、画素電極との間で液晶に印加する垂直電界を形成するための共通電極が形成されている。また、ＬＣＤが画素電極と共通電極との間で液晶に印加する横電界を形成するＩＰＳ（In-Plane Switching）方式のＬＣＤである場合、共通電極はアレイ側基板の画素電極と同じ面内に形成される。ＬＣＤが画素電極と共通電極との間で液晶に印加する端部電界を形成するＦＦＳ（Fringe Field Switching）方式のＬＣＤである場合、共通電極はアレイ側基板の画素部に画素電極の上方または下方に絶縁層を挟んで形成される。また、カラーフィルタ側基板の液晶側の面には、それぞれの画素部に対応する赤（Ｒ）、緑（Ｇ）、青（Ｂ）のカラーフィルタが形成されており、それぞれの画素部を通過する光が相互に干渉することを防ぐブラックマトリクスがカラーフィルタの外周を囲むように形成されている。 Conventionally, an LCD has an array side substrate on which a large number of pixel portions including TFT elements are formed and a color filter side substrate on which a color filter and a black matrix are formed facing each other, and these substrates are arranged at a predetermined interval. It is manufactured by laminating and filling and sealing liquid crystal between these substrates. In general, the color filter side substrate is used to form a vertical electric field to be applied to the liquid crystal between the pixel electrode and the entire surface of the TFT element and the surface facing the pixel electrode (surface on the liquid crystal side). A common electrode is formed. Further, when the LCD is an IPS (In-Plane Switching) type LCD that forms a lateral electric field applied to the liquid crystal between the pixel electrode and the common electrode, the common electrode is in the same plane as the pixel electrode of the array side substrate. It is formed. When the LCD is an FFS (Fringe Field Switching) type LCD that forms an end electric field to be applied to the liquid crystal between the pixel electrode and the common electrode, the common electrode is placed above or below the pixel electrode on the pixel portion of the array side substrate. Formed with an insulating layer interposed therebetween. Further, red (R), green (G), and blue (B) color filters corresponding to the respective pixel portions are formed on the liquid crystal side surface of the color filter side substrate, and pass through the respective pixel portions. A black matrix that prevents light from interfering with each other is formed so as to surround the outer periphery of the color filter.

従来のアクティブマトリクス型のＬＣＤの基本構成の１例を図２に示す。例えばＩＰＳ方式のＬＣＤの場合、ＴＦＴ素子２１を含む画素部P11，P12，P13〜Pnmが多数形成されたＴＦＴアレイ側基板は、その上の第１の方向（例えば、行方向）に形成された複数本のゲート信号線GL1，GL2，GL3〜GLnと、第１の方向と交差する第２の方向（例えば、列方向）にゲート信号線GL1，GL2，GL3〜GLnと交差させて形成された複数本の画像信号線（ソース信号線）SL1，SL2，SL3〜SLmと、ゲート信号線GL1，GL2，GL3〜GLnと画像信号線SL1，SL2，SL3〜SLmの交差部に形成された、ＴＦＴ素子２１、画素電極PE11，PE12，PE13〜PEnm及びその画素電極PE11，PE12，PE13〜PEnmとの間で液晶に印加する横電界（水平電界）を形成するための共通電極（基準電極）を含む画素部P11，P12，P13〜Pnmと、共通電極に共通電圧（Ｖｃｏｍ）を供給する共通電圧線２２と、を有する構成である。なお、図４において、２３はゲート信号線GL1，GL2，GL3〜GLnに順次ゲート信号を入力するゲート信号線駆動回路、２４は画像信号線SL1，SL2，SL3〜SLmに順次画像信号を入力する画像信号線駆動回路である。ＩＰＳ方式のＬＣＤは、垂直電界によってツイステッドネマチック（Twisted Nematic ：ＴＮ）液晶を駆動するＬＣＤと比較して、コントラスト、グレー反転、色ずれ等の視野角特性を高めることができる。その結果、広視野角を得ることができるので、大型のＬＣＤに好適に用いられている。 An example of the basic configuration of a conventional active matrix LCD is shown in FIG. For example, in the case of an IPS LCD, the TFT array side substrate on which a large number of pixel portions P11, P12, P13 to Pnm including the TFT elements 21 are formed is formed in the first direction (for example, the row direction) thereon. A plurality of gate signal lines GL1, GL2, and GL3 to GLn are formed to intersect with the gate signal lines GL1, GL2, and GL3 to GLn in a second direction (for example, the column direction) that intersects the first direction. TFT formed at the intersection of multiple image signal lines (source signal lines) SL1, SL2, SL3-SLm and gate signal lines GL1, GL2, GL3-GLn and image signal lines SL1, SL2, SL3-SLm A common electrode (reference electrode) for forming a lateral electric field (horizontal electric field) to be applied to the liquid crystal between the element 21, pixel electrodes PE11, PE12, PE13 to PEnm and the pixel electrodes PE11, PE12, PE13 to PEnm is included. Pixel portions P11, P12, P13 to Pnm, and a common voltage line 22 that supplies a common voltage (Vcom) to the common electrode. It is formed. In FIG. 4, reference numeral 23 denotes a gate signal line driving circuit for sequentially inputting gate signals to the gate signal lines GL1, GL2, and GL3 to GLn, and reference numeral 24 denotes image signals to the image signal lines SL1, SL2, and SL3 to SLm. An image signal line driving circuit. IPS LCDs can improve viewing angle characteristics such as contrast, gray reversal, and color shift compared to LCDs that drive twisted nematic (TN) liquid crystal by a vertical electric field. As a result, since a wide viewing angle can be obtained, it is suitably used for a large LCD.

そして、図２のＬＣＤにおける多数のＴＦＴ素子２１及び画素電極のうち一部を拡大して示す拡大平面図を図３に示す。図３に示すように、ゲート信号線３１（Gate1，Gate2，Gate3）と画像信号線３２（SigR1，SigG1，SigB1，SigR2，SigG2，SigB2）との交差部に、ＴＦＴ素子２１及びインジウム錫酸化物（Indium Tin Oxide ：ＩＴＯ）等の透明電極から成る画素電極R11，G11，B11〜B32が形成されている。ＴＦＴ素子２１は、画像信号線３２にコンタクトホール等によって電気的に接続されたソース電極３３、ソース電極３３からドレイン電極３５にかけて形成されたｎ＋型アモルファスシリコン（以下、ｎ＋型ａ−Ｓｉとも称する），ｎ＋型多結晶シリコン（以下、ｎ＋型ｐ−Ｓｉとも称する）等から成る半導体膜３４、半導体膜３４及び画素電極R11，G11，B11〜B32にコンタクトホール等によって電気的に接続されたドレイン電極３５を含む。また、ゲート信号線３１と半導体膜３４との２つの交差部には、それぞれチャネル部36a，36bがあり、ゲート信号線３１にゲート信号が入力されてオン状態になったときにチャネル部36a，36bが導通状態となる。チャネル部36a，36bが導通状態のときに画像信号が入力されたら、画素電極R11，G11，B11〜B32に所定の画素電圧が印加されて液晶を駆動し、画像表示が実行される。 FIG. 3 is an enlarged plan view showing a part of the large number of TFT elements 21 and pixel electrodes in the LCD of FIG. As shown in FIG. 3, at the intersection of the gate signal line 31 (Gate1, Gate2, Gate3) and the image signal line 32 (SigR1, SigG1, SigB1, SigR2, SigG2, SigB2), the TFT element 21 and indium tin oxide Pixel electrodes R11, G11, B11 to B32 made of transparent electrodes such as (Indium Tin Oxide: ITO) are formed. The TFT element 21 includes a source electrode 33 electrically connected to the image signal line 32 through a contact hole or the like, and n + type amorphous silicon (hereinafter also referred to as n + type a-Si) formed from the source electrode 33 to the drain electrode 35. , N + type polycrystalline silicon (hereinafter also referred to as n + type p-Si), etc., a drain electrode electrically connected to the semiconductor film 34 and the pixel electrodes R11, G11, B11 to B32 by contact holes or the like 35. In addition, there are channel portions 36a and 36b at the two intersections between the gate signal line 31 and the semiconductor film 34, respectively, and when the gate signal is input to the gate signal line 31, the channel portions 36a and 36b are turned on. 36b becomes conductive. When an image signal is input while the channel portions 36a and 36b are in a conductive state, a predetermined pixel voltage is applied to the pixel electrodes R11, G11, and B11 to B32 to drive the liquid crystal, and image display is executed.

図４は、図３の画像信号線32a（SigR1），32b（SigG1），32c（SigB1），32d（SigR2），32e（SigG2），32f（SigB2）に画像信号を入力するための画像信号入力部の回路図である。画像信号線32a〜32fのそれぞれの画像信号入力部には、ＣＭＯＳトランスファゲート素子40a，40b，40c，40d，40e，40fがそれぞれ接続されており、ＣＭＯＳトランスファゲート素子40a〜40cの各ソース電極は画像信号入力線Ｓ１に共通接続され、ＣＭＯＳトランスファゲート素子40d〜40fの各ソース電極は画像信号入力線Ｓ２に共通接続されている。画像信号入力線Ｓ１，Ｓ２は、チップオングラス（Chip On Glass ：ＣＯＧ）方式で基板上に実装された画像信号線駆動用ＩＣ，ＬＳＩ等から画像信号を入力するものである。また、ＣＭＯＳトランスファゲート素子40a〜40cの各ドレイン電極は、それぞれ画像信号線32a，32b，32cに接続され、ＣＭＯＳトランスファゲート素子40d〜40fの各ドレイン電極は、それぞれ画像信号線32d，32e，32fに接続されている。 4 shows image signal input for inputting image signals to the image signal lines 32a (SigR1), 32b (SigG1), 32c (SigB1), 32d (SigR2), 32e (SigG2), and 32f (SigB2) in FIG. FIG. CMOS transfer gate elements 40a, 40b, 40c, 40d, 40e, and 40f are connected to the image signal input portions of the image signal lines 32a to 32f, respectively. The source electrodes of the CMOS transfer gate elements 40a to 40c are The source electrodes of the CMOS transfer gate elements 40d to 40f are commonly connected to the image signal input line S1 and commonly connected to the image signal input line S2. The image signal input lines S1 and S2 are used to input image signals from an image signal line driving IC, LSI, or the like mounted on a substrate by a chip on glass (COG) method. The drain electrodes of the CMOS transfer gate elements 40a to 40c are connected to the image signal lines 32a, 32b, and 32c, respectively, and the drain electrodes of the CMOS transfer gate elements 40d to 40f are respectively connected to the image signal lines 32d, 32e, and 32f. It is connected to the.

ＣＭＯＳトランスファゲート素子40a〜40fはそれぞれ、ｐ型ＣＭＯＳトランジスタとｎ型ＣＭＯＳトランジスタが、それらのソース電極とドレイン電極が共通接続されて成り、ｐ型ＣＭＯＳトランジスタのゲート電極とｎ型ＣＭＯＳトランジスタのゲート電極が制御入力電極とされている。即ち、ｐ型ＣＭＯＳトランジスタのゲート電極にロー（Ｌ）の信号が入力されるとともにｎ型ＣＭＯＳトランジスタのゲート電極にハイ（Ｈ）の信号が入力されたときに、ソース電極とドレイン電極との間に電流が流れて画像信号が入力される。 Each of the CMOS transfer gate elements 40a to 40f includes a p-type CMOS transistor and an n-type CMOS transistor having their source electrode and drain electrode connected in common, and a gate electrode of the p-type CMOS transistor and a gate electrode of the n-type CMOS transistor. Is a control input electrode. That is, when a low (L) signal is input to the gate electrode of the p-type CMOS transistor and a high (H) signal is input to the gate electrode of the n-type CMOS transistor, the gap is between the source electrode and the drain electrode. A current flows through and an image signal is input.

また、MUX1，XMUX1，MUX2，XMUX2，MUX3，XMUX3は、画像信号線32a〜32fを時分割駆動するための時分割信号入力線である。MUX1は、ＣＭＯＳトランスファゲート素子40a，40dのｎ型ＣＭＯＳトランジスタのゲート電極に接続され、XMUX1（MUX1の反転信号線）はＣＭＯＳトランスファゲート素子40a，40dのｐ型ＣＭＯＳトランジスタのゲート電極に接続されており、MUX1にＨの信号が入力されるとともにXMUX1にＬの信号が入力されたときに、画像信号入力線Ｓ１，Ｓ２から入力された画像信号SigR1，SigR2が、画像信号線32a，32dを伝送される。MUX2は、ＣＭＯＳトランスファゲート素子40b，40eのｎ型ＣＭＯＳトランジスタのゲート電極に接続され、XMUX2（MUX2の反転信号線）はＣＭＯＳトランスファゲート素子40b，40eのｐ型ＣＭＯＳトランジスタのゲート電極に接続されており、MUX2にＨの信号が入力されるとともにXMUX2にＬの信号が入力されたときに、画像信号入力線Ｓ１，Ｓ２から入力された画像信号SigG1，SigG2が、画像信号線32b，32eを伝送される。MUX3は、ＣＭＯＳトランスファゲート素子40c，40fのｎ型ＣＭＯＳトランジスタのゲート電極に接続され、XMUX3（MUX3の反転信号線）はＣＭＯＳトランスファゲート素子40c，40fのｐ型ＣＭＯＳトランジスタのゲート電極に接続されており、MUX3にＨの信号が入力されるとともにXMUX3にＬの信号が入力されたときに、画像信号入力線Ｓ１，Ｓ２から入力された画像信号SigB1，SigB2が、画像信号線32c，32fを伝送される。 MUX1, XMUX1, MUX2, XMUX2, MUX3, and XMUX3 are time division signal input lines for driving the image signal lines 32a to 32f in a time division manner. MUX1 is connected to the gate electrode of the n-type CMOS transistor of the CMOS transfer gate elements 40a and 40d, and XMUX1 (inverted signal line of MUX1) is connected to the gate electrode of the p-type CMOS transistor of the CMOS transfer gate elements 40a and 40d. When the H signal is input to MUX1 and the L signal is input to XMUX1, the image signals SigR1 and SigR2 input from the image signal input lines S1 and S2 transmit the image signal lines 32a and 32d. Is done. MUX2 is connected to the gate electrode of the n-type CMOS transistor of the CMOS transfer gate elements 40b and 40e, and XMUX2 (inverted signal line of MUX2) is connected to the gate electrode of the p-type CMOS transistor of the CMOS transfer gate elements 40b and 40e. When the H signal is input to MUX2 and the L signal is input to XMUX2, the image signals SigG1 and SigG2 input from the image signal input lines S1 and S2 transmit the image signal lines 32b and 32e. Is done. MUX3 is connected to the gate electrode of the n-type CMOS transistor of the CMOS transfer gate elements 40c and 40f, and XMUX3 (inverted signal line of MUX3) is connected to the gate electrode of the p-type CMOS transistor of the CMOS transfer gate elements 40c and 40f. When the H signal is input to MUX3 and the L signal is input to XMUX3, the image signals SigB1 and SigB2 input from the image signal input lines S1 and S2 transmit the image signal lines 32c and 32f. Is done.

図５は、図３の画素電極R11，G11，B11を駆動するためのタイミングチャートである。ゲート信号線（Gate1）がオン状態のときであって、MUX1にＨの信号が入力されるとともにXMUX1にＬの信号が入力されたときに、画素電極R11に所定の画像信号が入力される。ゲート信号線（Gate1）がオン状態のときであって、MUX2にＨの信号が入力されるとともにXMUX2にＬの信号が入力されたときに、画素電極G11に所定の画像信号が入力される。ゲート信号線（Gate1）がオン状態のときであって、MUX3にＨの信号が入力されるとともにXMUX3にＬの信号が入力されたときに、画素電極B11に所定の画像信号が入力される。 FIG. 5 is a timing chart for driving the pixel electrodes R11, G11, B11 of FIG. When the gate signal line (Gate1) is in an ON state, when an H signal is input to MUX1 and an L signal is input to XMUX1, a predetermined image signal is input to the pixel electrode R11. When the gate signal line (Gate1) is in an ON state, when an H signal is input to MUX2 and an L signal is input to XMUX2, a predetermined image signal is input to the pixel electrode G11. When the gate signal line (Gate1) is in an ON state, when an H signal is input to MUX3 and an L signal is input to XMUX3, a predetermined image signal is input to the pixel electrode B11.

また、他の従来例として、１本の信号線の両側に左側ＴＦＴと右側ＴＦＴを設け、左側ＴＦＴにゲート信号を供給する第１走査線を設け、右側ＴＦＴにゲート信号を供給する第２走査線を設け、２本の信号線に対し、４画素分の画像信号を供給する画像出力回路を設けることにより、制御線の数を減らすことのできる液晶表示装置が提案されている（例えば、特許文献１を参照）。 As another conventional example, left and right TFTs are provided on both sides of one signal line, a first scanning line for supplying a gate signal to the left TFT is provided, and a second scan for supplying a gate signal to the right TFT. There has been proposed a liquid crystal display device capable of reducing the number of control lines by providing lines and providing an image output circuit for supplying image signals for four pixels to two signal lines (for example, patents). Reference 1).

図６は、上記構成と類似した構成のＬＣＤにおける多数のＴＦＴ素子及び画素電極のうち一部を拡大して示す拡大平面図である。１本の画像信号線５２の両側に左側ＴＦＴ57aと右側ＴＦＴ57bが設けられ、左側ＴＦＴ57aと右側ＴＦＴ57bのいずれか一方が選択的にオン状態になるように構成されている。１行の画素電極群R11，G11，B11，R12，G12，B12〜に対して、上側ゲート信号線51a(Gate1U)及び下側ゲート信号線51b(Gate1L)から成る一対のゲート信号線が設けられている。上側ゲート信号線51a及び下側ゲート信号線51bがオン状態のときに、画素電極R11、画素電極B11が順次オン状態になり、上側ゲート信号線51aのみがオン状態のときに、画素電極G11、画素電極R12が順次オン状態になる。 FIG. 6 is an enlarged plan view showing a part of a large number of TFT elements and pixel electrodes in an LCD having a configuration similar to the above configuration. A left TFT 57a and a right TFT 57b are provided on both sides of one image signal line 52, and one of the left TFT 57a and the right TFT 57b is selectively turned on. A pair of gate signal lines including an upper gate signal line 51a (Gate1U) and a lower gate signal line 51b (Gate1L) is provided for one row of pixel electrode groups R11, G11, B11, R12, G12, and B12-. ing. When the upper gate signal line 51a and the lower gate signal line 51b are in the on state, the pixel electrode R11 and the pixel electrode B11 are sequentially turned on, and when only the upper gate signal line 51a is in the on state, the pixel electrode G11, The pixel electrodes R12 are sequentially turned on.

上側ゲート信号線51a及び下側ゲート信号線51bがオン状態のときに、チャネル部56a，56cが導通状態になり、画像信号SigR1が、画像信号線５２、半導体膜５４、ドレイン電極55aを経由して画素電極R11に入力される。その直後、上側ゲート信号線51a及び下側ゲート信号線51bがオン状態のときに、同様にして画像信号SigB1が画素電極B11に入力される。次いで、上側ゲート信号線51aのみがオン状態のときに、チャネル部56a，56bが導通状態になり、画像信号SigG1が、画像信号線５２、半導体膜５４、ドレイン電極55bを経由して画素電極G11に入力される。その直後、上側ゲート信号線51aのみがオン状態のときに、同様にして画像信号SigR2が画素電極R12に入力される。 When the upper gate signal line 51a and the lower gate signal line 51b are in the on state, the channel portions 56a and 56c are turned on, and the image signal SigR1 passes through the image signal line 52, the semiconductor film 54, and the drain electrode 55a. Are input to the pixel electrode R11. Immediately thereafter, when the upper gate signal line 51a and the lower gate signal line 51b are in the on state, the image signal SigB1 is similarly input to the pixel electrode B11. Next, when only the upper gate signal line 51a is in the on state, the channel portions 56a and 56b are in the conductive state, and the image signal SigG1 passes through the image signal line 52, the semiconductor film 54, and the drain electrode 55b to form the pixel electrode G11. Is input. Immediately thereafter, when only the upper gate signal line 51a is in the ON state, the image signal SigR2 is similarly input to the pixel electrode R12.

図７は、図６の画像信号線52a（SigR1/G1），52b（SigB1/R2），52c（SigG2/B2），52d（SigR3/G3）（図６に図示せず）に画像信号を入力するための画像信号入力部の回路図である。画像信号線52a〜52dのそれぞれの画像信号入力部には、ＣＭＯＳトランスファゲート素子60a，60b，60c，60dがそれぞれ接続されており、ＣＭＯＳトランスファゲート素子60a，60bの各ソース電極は画像信号入力線Ｓ１に共通接続され、ＣＭＯＳトランスファゲート素子60c，60dの各ソース電極は画像信号入力線Ｓ２に共通接続されている。画像信号入力線Ｓ１，Ｓ２は、チップオングラス（Chip On Glass ：ＣＯＧ）方式で基板上に実装された画像信号線駆動用ＩＣ，ＬＳＩ等から画像信号を入力するものである。また、ＣＭＯＳトランスファゲート素子60a，60bの各ドレイン電極は、それぞれ画像信号線52a，52bに接続され、ＣＭＯＳトランスファゲート素子60c，60dの各ドレイン電極は、それぞれ画像信号線52c，52dに接続されている。 7 inputs image signals to the image signal lines 52a (SigR1 / G1), 52b (SigB1 / R2), 52c (SigG2 / B2), and 52d (SigR3 / G3) (not shown in FIG. 6) in FIG. It is a circuit diagram of the image signal input part for doing. CMOS transfer gate elements 60a, 60b, 60c, and 60d are connected to the image signal input portions of the image signal lines 52a to 52d, and the source electrodes of the CMOS transfer gate elements 60a and 60b are connected to the image signal input lines. The source electrodes of the CMOS transfer gate elements 60c and 60d are commonly connected to the image signal input line S2. The image signal input lines S1 and S2 are used to input image signals from an image signal line driving IC, LSI, or the like mounted on a substrate by a chip on glass (COG) method. Further, the drain electrodes of the CMOS transfer gate elements 60a and 60b are connected to the image signal lines 52a and 52b, respectively, and the drain electrodes of the CMOS transfer gate elements 60c and 60d are connected to the image signal lines 52c and 52d, respectively. Yes.

また、MUX1，XMUX1，MUX2，XMUX2は、画像信号線52a〜52dを時分割駆動するための時分割信号入力線である。MUX1は、ＣＭＯＳトランスファゲート素子60a，60cのｎ型ＣＭＯＳトランジスタのゲート電極に接続され、XMUX1（MUX1の反転信号線）はＣＭＯＳトランスファゲート素子60a，60cのｐ型ＣＭＯＳトランジスタのゲート電極に接続されており、MUX1にＨの信号が入力されるとともにXMUX1にＬの信号が入力されたときに、画像信号入力線Ｓ１，Ｓ２から入力された画像信号SigR1/G1，SigG2/B2が、画像信号線52a，52cを伝送される。MUX2は、ＣＭＯＳトランスファゲート素子60b，60dのｎ型ＣＭＯＳトランジスタのゲート電極に接続され、XMUX2（MUX2の反転信号線）はＣＭＯＳトランスファゲート素子60b，60dのｐ型ＣＭＯＳトランジスタのゲート電極に接続されており、MUX2にＨの信号が入力されるとともにXMUX2にＬの信号が入力されたときに、画像信号入力線Ｓ１，Ｓ２から入力された画像信号SigB1/R2，SigR3/G3が、画像信号線52b，52dを伝送される。 MUX1, XMUX1, MUX2, and XMUX2 are time-division signal input lines for time-sharing driving the image signal lines 52a to 52d. MUX1 is connected to the gate electrode of the n-type CMOS transistor of the CMOS transfer gate elements 60a and 60c, and XMUX1 (inverted signal line of MUX1) is connected to the gate electrode of the p-type CMOS transistor of the CMOS transfer gate elements 60a and 60c. When the H signal is input to MUX1 and the L signal is input to XMUX1, the image signals SigR1 / G1 and SigG2 / B2 input from the image signal input lines S1 and S2 are converted into the image signal line 52a. , 52c are transmitted. MUX2 is connected to the gate electrode of the n-type CMOS transistor of the CMOS transfer gate elements 60b and 60d, and XMUX2 (inverted signal line of MUX2) is connected to the gate electrode of the p-type CMOS transistor of the CMOS transfer gate elements 60b and 60d. When the H signal is input to MUX2 and the L signal is input to XMUX2, the image signals SigB1 / R2 and SigR3 / G3 input from the image signal input lines S1 and S2 are converted into the image signal line 52b. , 52d are transmitted.

図８は、図６の画素電極R11，G11，B11，R12を駆動するためのタイミングチャートである。上側ゲート信号線51a（Gate1U）及び下側ゲート信号線51b（Gate1L）がオン状態のときであって、MUX1にＨの信号が入力されるとともにXMUX1にＬの信号が入力されたときに画素電極R11に所定の画像信号が入力され、次いでMUX2にＨの信号が入力されるとともにXMUX2にＬの信号が入力されたときに画素電極B11に所定の画像信号が入力される。上側ゲート信号線51a（Gate1U）がオン状態で下側ゲート信号線51b（Gate1L）がオフ状態のときであって、MUX1にＨの信号が入力されるとともにXMUX1にＬの信号が入力されたときに画素電極G11に所定の画像信号が入力され、次いでMUX2にＨの信号が入力されるとともにXMUX2にＬの信号が入力されたときに画素電極R12に所定の画像信号が入力される。 FIG. 8 is a timing chart for driving the pixel electrodes R11, G11, B11, R12 of FIG. The pixel electrode when the upper gate signal line 51a (Gate1U) and the lower gate signal line 51b (Gate1L) are in the ON state, and when the H signal is input to MUX1 and the L signal is input to XMUX1 A predetermined image signal is input to R11, and then an H signal is input to MUX2, and a predetermined image signal is input to the pixel electrode B11 when an L signal is input to XMUX2. When the upper gate signal line 51a (Gate1U) is on and the lower gate signal line 51b (Gate1L) is off, an H signal is input to MUX1 and an L signal is input to XMUX1 When a predetermined image signal is input to the pixel electrode G11, an H signal is input to the MUX2, and an L signal is input to the XMUX2, a predetermined image signal is input to the pixel electrode R12.

特開２００６−２０１３１５号公報JP 2006-201315 A 特開２００３−２２９５７８号公報JP 2003-229578 A

しかしながら、図６に示した上記構成の従来のＬＣＤにおいては、ＴＦＴ素子の裏面側から入射する光を遮光するために、チャネル部56a，56b，56c及びその周囲に平面視で重なるように遮光膜を形成した場合、高輝度のバックライト装置を用いた際に遮光性が不十分である場合があった（例えば、特許文献２を参照）。 However, in the conventional LCD having the above-described configuration shown in FIG. 6, in order to shield light incident from the back side of the TFT element, the light shielding film overlaps the channel portions 56a, 56b, 56c and the periphery thereof in plan view. In some cases, the light shielding property may be insufficient when a high-luminance backlight device is used (see, for example, Patent Document 2).

また、遮光性を高めるためにゲート信号線51a，51b、画像信号線52a，52b，52cに遮光性を付与することも考えられるが、画素部の開口率を高めるためにゲート信号線51a，51b、画像信号線52a，52b，52cはかなり細線化されており、その結果、ゲート信号線51a，51b、画像信号線52a，52b，52cによって遮光することが困難であった。 In order to improve the light shielding property, it is conceivable to provide the gate signal lines 51a and 51b and the image signal lines 52a, 52b and 52c with light shielding properties. However, in order to increase the aperture ratio of the pixel portion, the gate signal lines 51a and 51b The image signal lines 52a, 52b, and 52c are considerably thinned. As a result, it is difficult to shield the light by the gate signal lines 51a and 51b and the image signal lines 52a, 52b, and 52c.

従って、本発明は、上記従来の問題点に鑑みて完成されたものであり、その目的は、画素部の開口率を高く維持した状態でＴＦＴ素子のチャネル部及びその周囲に対する遮光性を向上させることができるＬＣＤとすることである。 Accordingly, the present invention has been completed in view of the above-described conventional problems, and an object of the present invention is to improve the light-shielding property with respect to the channel portion of the TFT element and its surroundings while maintaining the aperture ratio of the pixel portion high. It is to make an LCD that can.

本発明の液晶表示装置は、基板の上面の第１の方向に形成された複数本のゲート信号線と、前記第１の方向に交差する第２の方向に前記ゲート信号線と交差させて前記ゲート信号線の上方に形成された複数本の画像信号線と、１本の前記画像信号線に対して前記ゲート信号線と前記画像信号線の交差部の左側及び右側に、それぞれ１本の前記画像信号線に電気的に接続された状態で形成されているチャネル部を有する薄膜トランジスタ素子及び画素電極と、を有しており、前記ゲート信号線は、前記第１の方向に並んだ１群の前記画素電極に対応して第１及び第２のゲート信号線の２本が平面視で近接して形成されており、前記第１のゲート信号線が前記右側の薄膜トランジスタ素子に対して２つのチャネル部を形成するとともに前記右側の画素電極に画像信号を入力するように構成されており、前記第２のゲート信号線が前記左側の薄膜トランジスタ素子に対して１つのチャネル部を形成するとともに前記左側の画素電極に画像信号を入力するように構成されている液晶表示装置であって、前記第１及び第２のゲート信号線は、前記基板の上面に垂直な方向において前記基板の上面の側に互いに異なる位置にあるとともに前記基板に近い方が遠い方よりも幅広に形成されている構成である。 The liquid crystal display device of the present invention includes a plurality of gate signal lines formed in a first direction on an upper surface of a substrate and a second direction intersecting the first direction so as to intersect the gate signal lines. A plurality of image signal lines formed above the gate signal line, and one image signal line on each of the left and right sides of the intersection of the gate signal line and the image signal line with respect to one image signal line A thin film transistor element having a channel portion formed in a state of being electrically connected to the image signal line, and a pixel electrode, and the gate signal line is a group of the first signal arrayed in the first direction. Two first and second gate signal lines are formed adjacent to each other in plan view corresponding to the pixel electrode, and the first gate signal line has two channels with respect to the right thin film transistor element. And forming the right side An image signal is input to the element electrode, and the second gate signal line forms one channel portion for the left thin film transistor element and inputs the image signal to the left pixel electrode. In the liquid crystal display device configured as described above, the first and second gate signal lines are located at different positions on the upper surface side of the substrate in a direction perpendicular to the upper surface of the substrate and on the substrate. In this configuration, the closer side is formed wider than the far side.

本発明の液晶表示装置は、好ましくは、前記第１及び第２のゲート信号線のうち前記基板に近い方は、平面視ですべての前記チャネル部と重なる延出部を有している。 In the liquid crystal display device of the present invention, it is preferable that one of the first and second gate signal lines closer to the substrate has an extending portion that overlaps all the channel portions in plan view.

また本発明の液晶表示装置は、好ましくは、前記第１及び第２のゲート信号線は、平面視で少なくとも部分的に重なっている。 In the liquid crystal display device of the present invention, it is preferable that the first and second gate signal lines overlap at least partially in plan view.

また本発明の液晶表示装置は、好ましくは、前記ゲート信号線は、Ａｌ，Ｍｏ，Ｃｒ，Ｔｉ，Ｔａ，Ｗ及びＰｄのうちの少なくとも一つを含む金属膜から成る。 In the liquid crystal display device of the present invention, it is preferable that the gate signal line is made of a metal film containing at least one of Al, Mo, Cr, Ti, Ta, W, and Pd.

本発明の液晶表示装置は、基板の上面の第１の方向に形成された複数本のゲート信号線と、第１の方向に交差する第２の方向にゲート信号線と交差させてゲート信号線の上方に形成された複数本の画像信号線と、１本の画像信号線に対してゲート信号線と画像信号線の交差部の左側及び右側に、それぞれ１本の画像信号線に電気的に接続された状態で形成されているチャネル部を有する薄膜トランジスタ素子及び画素電極と、を有しており、ゲート信号線は、第１の方向に並んだ１群の画素電極に対応して第１及び第２のゲート信号線の２本が平面視で近接して形成されており、第１のゲート信号線が右側の薄膜トランジスタ素子に対して２つのチャネル部を形成するとともに右側の画素電極に画像信号を入力するように構成されており、第２のゲート信号線が左側の薄膜トランジスタ素子に対して１つのチャネル部を形成するとともに左側の画素電極に画像信号を入力するように構成されている液晶表示装置であって、第１及び第２のゲート信号線は、基板の上面に垂直な方向において基板の上面の側に互いに異なる位置にあるとともに基板に近い方が遠い方よりも幅広に形成されていることから、以下のような効果を奏する。即ち、画像信号線の数を削減することができるので、画素部の開口率を向上させることができる。また、第１及び第２のゲート信号線は、基板の上面に垂直な方向において互いに異なる位置にあるので、それらのうちの少なくとも一方に遮光性を付与するために幅広に形成することが可能となる。その結果、画素部の開口率を高く維持した状態で薄膜トランジスタのチャネル部及びその周囲に対する遮光性を高めることができる。 The liquid crystal display device of the present invention includes a plurality of gate signal lines formed in the first direction on the upper surface of the substrate and a gate signal line that intersects the gate signal line in a second direction that intersects the first direction. A plurality of image signal lines formed above and on the left side and the right side of the intersection of the gate signal line and the image signal line with respect to one image signal line, respectively. A thin film transistor element having a channel portion formed in a connected state and a pixel electrode, and a gate signal line corresponding to the first group of pixel electrodes arranged in the first direction. Two of the second gate signal lines are formed close to each other in plan view, the first gate signal line forms two channel portions for the right thin film transistor element, and an image signal is applied to the right pixel electrode. Is configured to enter The liquid crystal display device is configured such that the gate signal line forms one channel portion for the left thin film transistor element and an image signal is input to the left pixel electrode, wherein the first and second gates Since the signal lines are located at different positions on the upper surface side of the substrate in the direction perpendicular to the upper surface of the substrate and are formed wider at the side closer to the substrate than at the far side, the following effects are obtained. That is, since the number of image signal lines can be reduced, the aperture ratio of the pixel portion can be improved. Further, since the first and second gate signal lines are located at different positions in the direction perpendicular to the upper surface of the substrate, it is possible to form the first gate signal line and the second gate signal line so as to provide light shielding properties to at least one of them. Become. As a result, it is possible to improve the light shielding property with respect to the channel portion of the thin film transistor and its surroundings while keeping the aperture ratio of the pixel portion high.

本発明の液晶表示装置は、好ましくは、第１及び第２のゲート信号線のうち基板に近い方は、平面視ですべてのチャネル部と重なる延出部を有していることから、延出部がチャネル部に対する遮光膜として機能し、基板の裏面側、例えばバックライト装置側からチャネル部に入り込む光を遮光することができる。 In the liquid crystal display device of the present invention, preferably, the first and second gate signal lines closer to the substrate have extension portions that overlap with all the channel portions in plan view. The portion functions as a light shielding film for the channel portion, and light entering the channel portion from the back side of the substrate, for example, the backlight device side can be shielded.

また本発明の液晶表示装置は、好ましくは、第１及び第２のゲート信号線は、平面視で少なくとも部分的に重なっていることから、第１及び第２のゲート信号線が１つの幅広い遮光膜として機能することとなる。また、画素部の開口率が低下することを抑えて遮光性を高めることができる。 In the liquid crystal display device of the present invention, it is preferable that the first and second gate signal lines overlap at least partially in plan view, so that the first and second gate signal lines have one wide light shielding. It will function as a film. Further, it is possible to improve the light shielding property by suppressing a decrease in the aperture ratio of the pixel portion.

また本発明の液晶表示装置は、好ましくは、ゲート信号線は、Ａｌ，Ｍｏ，Ｃｒ，Ｔｉ，Ｔａ，Ｗ及びＰｄのうちの少なくとも一つを含む金属膜から成ることから、基板の裏面側から照射される高輝度のバックライトの光を有効に遮光することができる。 In the liquid crystal display device of the present invention, preferably, the gate signal line is made of a metal film containing at least one of Al, Mo, Cr, Ti, Ta, W, and Pd. The light of the high-intensity backlight that is irradiated can be effectively shielded.

図１は、本発明の液晶表示装置について実施の形態の１例を示す図であり、多数のＴＦＴ素子及び画素電極のうち一部を拡大して示す拡大平面図である。FIG. 1 is a diagram showing an example of an embodiment of the liquid crystal display device of the present invention, and is an enlarged plan view showing a part of a large number of TFT elements and pixel electrodes in an enlarged manner. 図２は、従来の液晶表示装置の１例のブロック回路図である。FIG. 2 is a block circuit diagram of an example of a conventional liquid crystal display device. 図３は、従来の液晶表示装置の１例について多数のＴＦＴ素子及び画素電極のうち一部を拡大して示す拡大平面図である。FIG. 3 is an enlarged plan view showing a part of a large number of TFT elements and pixel electrodes in an example of a conventional liquid crystal display device. 図４は、図３の各画像信号線に画像信号を時分割で入力するための画像信号入力部の回路図である。FIG. 4 is a circuit diagram of an image signal input unit for inputting an image signal to each image signal line of FIG. 3 in a time division manner. 図５は、図３の各画素電極を時分割で駆動するためのタイミングチャートである。FIG. 5 is a timing chart for driving each pixel electrode of FIG. 3 in a time division manner. 図６は、従来の液晶表示装置の他例について多数のＴＦＴ素子及び画素電極のうち一部を拡大して示す拡大平面図である。FIG. 6 is an enlarged plan view showing a part of a large number of TFT elements and pixel electrodes in an enlarged manner in another example of the conventional liquid crystal display device. 図７は、図６の各画像信号線に画像信号を時分割で入力するための画像信号入力部の回路図である。FIG. 7 is a circuit diagram of an image signal input unit for inputting an image signal to each image signal line of FIG. 6 in a time division manner. 図８は、図６の各画素電極を時分割で駆動するためのタイミングチャートである。FIG. 8 is a timing chart for driving each pixel electrode of FIG. 6 in a time-sharing manner.

以下、本発明のＬＣＤの実施の形態について、図面を参照しながら説明する。但し、以下で参照する各図は、本発明のＬＣＤの主要な構成部材等を示している。従って、本発明のＬＣＤは、図に示されていない回路基板、配線導体、制御ＩＣ，ＬＳＩ等の周知の構成部材を備えていてもよい。 Embodiments of an LCD according to the present invention will be described below with reference to the drawings. However, each drawing referred to below shows main components of the LCD of the present invention. Therefore, the LCD of the present invention may include well-known components such as a circuit board, a wiring conductor, a control IC, and an LSI that are not shown in the drawing.

本発明のＬＣＤは、図１に示すように、ガラス基板等から成る基板の上面の第１の方向（例えば、行方向）に形成された複数本のゲート信号線１と、第１の方向に交差する第２の方向（例えば、列方向）にゲート信号線１と交差させてゲート信号線１の上方に形成された複数本の画像信号線２と、１本の画像信号線２に対してゲート信号線１と画像信号線２の交差部の左側及び右側に、それぞれ１本の画像信号線２に電気的に接続された状態で形成されているチャネル部６ａ，６ｂ，６ｃを有するＴＦＴ素子及び画素電極７ａ，７ｂと、を有しており、ゲート信号線１は、第１の方向に並んだ１群の画素電極７ａ，７ｂに対応して第１及び第２のゲート信号線１ａ，１ｂの２本が平面視で近接して形成されており、第１のゲート信号線１ａが右側のＴＦＴ素子に対して２つのチャネル部６ａ，６ｂを形成するとともに右側の画素電極７ｂに画像信号を入力するように構成されており、第２のゲート信号線１ｂが左側のＴＦＴ素子に対して１つのチャネル部６ｃを形成するとともに左側の画素電極７ａに画像信号を入力するように構成されているＬＣＤであって、第１及び第２のゲート信号線１ａ，１ｂは、基板の上面に垂直な方向において基板の上面の側に互いに異なる位置にあるとともに基板に近い方が遠い方よりも幅広に形成されていることから、以下のような効果を奏する。即ち、画像信号線２の数を削減することができるので、画素部の開口率を向上させることができる。また、第１及び第２のゲート信号線１ａ，１ｂは、基板の上面に垂直な方向において互いに異なる位置にあるので、それらのうちの少なくとも一方に遮光性を付与するために幅広に形成することが可能となる。その結果、画素部の開口率を高く維持した状態でＴＦＴ素子のチャネル部６ａ，６ｂ，６ｃ及びその周囲に対する遮光性を高めることができる。第１及び第２のゲート信号線１ａ，１ｂのうちの少なくとも一方に遮光性を付与するために幅広に形成するとは、それらの少なくとも一方が幅広部としての延出部（遮光膜９）を有するように形成すること、またそれらの少なくとも一方が幅広部としての延出部（遮光膜９）を有するとともに線幅が他方よりも幅広になるように形成することを含む。 As shown in FIG. 1, the LCD of the present invention includes a plurality of gate signal lines 1 formed in a first direction (for example, a row direction) on a top surface of a substrate made of a glass substrate or the like, and a first direction. A plurality of image signal lines 2 formed above the gate signal lines 1 by intersecting the gate signal lines 1 in a second direction (for example, the column direction) that intersects, and one image signal line 2 TFT elements having channel portions 6a, 6b and 6c formed on the left and right sides of the intersection of the gate signal line 1 and the image signal line 2 in a state of being electrically connected to one image signal line 2 respectively. And pixel electrodes 7a and 7b, and the gate signal line 1 corresponds to the group of pixel electrodes 7a and 7b arranged in the first direction, and the first and second gate signal lines 1a, 1b are formed close to each other in plan view, and the first gate signal line 1a is Two channel portions 6a and 6b are formed for the TFT element on the side and an image signal is input to the right pixel electrode 7b. The second gate signal line 1b is connected to the TFT element on the left side. The first and second gate signal lines 1a and 1b are formed on the upper surface of the substrate. The LCD is configured to form one channel portion 6c and input an image signal to the left pixel electrode 7a. Since they are located at different positions on the upper surface side of the substrate in the vertical direction and are formed wider than those far from the substrate, the following effects can be obtained. That is, since the number of image signal lines 2 can be reduced, the aperture ratio of the pixel portion can be improved. Further, since the first and second gate signal lines 1a and 1b are located at different positions in the direction perpendicular to the upper surface of the substrate, the first and second gate signal lines 1a and 1b should be formed wide in order to impart light shielding properties to at least one of them. Is possible. As a result, it is possible to improve the light shielding property with respect to the channel portions 6a, 6b, 6c of the TFT elements and the surroundings thereof while maintaining the aperture ratio of the pixel portion high. Forming wide to provide light shielding properties to at least one of the first and second gate signal lines 1a and 1b means that at least one of them has an extended portion (light shielding film 9) as a wide portion. And at least one of them has an extended portion (light-shielding film 9) as a wide portion, and the line width is wider than the other.

図１に示すように、ゲート信号線１（１ａ，１ｂ）と画像信号線２（２ａ，２ｂ，２ｃ）との交差部において、１本の画像信号線２の左側及び右側にそれぞれ、その１本の画像信号線２に電気的に接続された状態でＴＦＴ素子及びＩＴＯ等の透明電極から成る画素電極R11，G11，B11〜B32が形成されている。ＴＦＴ素子は、画像信号線２にコンタクトホール等によって電気的に接続されたソース電極３、ソース電極３からドレイン電極５ａ，５ｂにかけて形成されたｎ＋型ａ−Ｓｉ，ｎ＋型ｐ−Ｓｉ等から成る半導体膜４、半導体膜４及び画素電極R11，G11，B11〜B32にコンタクトホール等によって電気的に接続されたドレイン電極５ａ，５ｂを含む。また、ゲート信号線１と半導体膜４との３つの交差部には、それぞれチャネル部６ａ，６ｂ，６ｃがあり、ゲート信号線１にゲート信号が入力されてオン状態になったときにチャネル部６ａ，６ｂ，６ｃが導通状態となる。チャネル部６ａ，６ｂ，６ｃが導通状態のときに画像信号SigR1/G1，SigB1/R2，SigG2/B2が入力されたら、画素電極R11，G11，B11〜B32に所定の画素電圧が印加されて液晶を駆動し、画像表示が実行される。なお、駆動方法については、上述した図６〜図８に示した従来のＬＣＤと同様であるので、その詳細な説明は省く。 As shown in FIG. 1, at the intersection of the gate signal line 1 (1a, 1b) and the image signal line 2 (2a, 2b, 2c), one image signal line 2 is respectively left and right. Pixel electrodes R11, G11, B11 to B32 made of a transparent electrode such as a TFT element and ITO are formed in a state of being electrically connected to the image signal line 2 of the book. The TFT element is composed of a source electrode 3 electrically connected to the image signal line 2 by a contact hole or the like, n + type a-Si, n + type p-Si, etc. formed from the source electrode 3 to the drain electrodes 5a and 5b. The semiconductor film 4, the semiconductor film 4, and the drain electrodes 5a and 5b electrically connected to the pixel electrodes R11, G11, and B11 to B32 through contact holes or the like are included. In addition, there are channel portions 6a, 6b, and 6c at three intersections of the gate signal line 1 and the semiconductor film 4, respectively. When the gate signal is input to the gate signal line 1 and turned on, the channel portion 6a, 6b, and 6c are in a conductive state. When the image signals SigR1 / G1, SigB1 / R2, and SigG2 / B2 are input when the channel portions 6a, 6b, and 6c are in a conductive state, a predetermined pixel voltage is applied to the pixel electrodes R11, G11, and B11 to B32 to liquid crystal. To display an image. Since the driving method is the same as that of the conventional LCD shown in FIGS. 6 to 8 described above, a detailed description thereof will be omitted.

また、図１のＬＣＤは、第１のゲート信号線１ａ及び第２のゲート信号線１ｂのうち第２のゲート信号線１ｂが幅広部としての延出部（遮光膜９）を有している。即ち、第２のゲート信号線１ｂが基板の上面に形成されるとともにその延出部である遮光膜９に連続している。チャネル部６ｃは、第１のゲート信号線１ａと同層に形成された部分ゲート信号線８と半導体膜４との交差部にある。部分ゲート信号線８と第２のゲート信号線１ｂとはコンタクトホール等によって電気的に接続されている。この場合、遮光膜９と第２のゲート信号線１ｂとの間で光の反射が生じてチャネル部６ａ〜６ｃへ光が入り込むことを抑えることができる。また、遮光膜９と第２のゲート信号線１ｂを１つの薄膜形成工程で形成することができるので、製造が容易になる。 Further, in the LCD of FIG. 1, the second gate signal line 1b of the first gate signal line 1a and the second gate signal line 1b has an extended portion (light shielding film 9) as a wide portion. . That is, the second gate signal line 1b is formed on the upper surface of the substrate and continues to the light shielding film 9 which is an extension portion thereof. The channel portion 6 c is at the intersection of the partial gate signal line 8 and the semiconductor film 4 formed in the same layer as the first gate signal line 1 a. The partial gate signal line 8 and the second gate signal line 1b are electrically connected by a contact hole or the like. In this case, reflection of light between the light shielding film 9 and the second gate signal line 1b and light entering the channel portions 6a to 6c can be suppressed. In addition, since the light shielding film 9 and the second gate signal line 1b can be formed in one thin film forming step, the manufacture is facilitated.

図１のＬＣＤは、基板の上面に垂直な方向の積層構造は、例えば以下のようになっている。基板の上面に遮光膜９及び第２のゲート信号線１ｂが形成されており、その上に順次、絶縁層を介して第１のゲート信号線１ａ及び部分ゲート信号線８、他の絶縁層を介してソース電極３、さらに他の絶縁層を介して半導体膜４、さらに他の絶縁層を介して画素電極７ａ，７ｂ、さらに他の絶縁層を介して画像信号線２が形成されている。画像信号線２とソース電極３はコンタクトホール等によって電気的に接続され、ソース電極３と半導体膜４はコンタクトホール等によって電気的に接続され、半導体膜４と画素電極７ａ，７ｂはコンタクトホール等によって電気的に接続されている。 The LCD of FIG. 1 has a stacked structure in the direction perpendicular to the upper surface of the substrate, for example, as follows. The light shielding film 9 and the second gate signal line 1b are formed on the upper surface of the substrate, and the first gate signal line 1a, the partial gate signal line 8 and other insulating layers are sequentially formed thereon via the insulating layer. The source electrode 3, the semiconductor film 4 through another insulating layer, the pixel electrodes 7a and 7b through another insulating layer, and the image signal line 2 through another insulating layer. The image signal line 2 and the source electrode 3 are electrically connected by a contact hole or the like, the source electrode 3 and the semiconductor film 4 are electrically connected by a contact hole or the like, and the semiconductor film 4 and the pixel electrodes 7a and 7b are contact holes or the like. Are electrically connected.

ゲート信号線１、画像信号線２、ドレイン電極５ａ，５ｂ、ソース電極３は、導電層から成り、例えばタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銀（Ａｇ）、銅（Ｃｕ）、ネオジウム（Ｎｄ）等から選ばれた元素、それらの元素を主成分とする合金材料、窒化チタン、窒化タンタル、窒化モリブデン等の金属窒化物等の導電性を有する材料から成ることがよい。導電層は、これらの材料の単層構造または複数層の積層構造とすることができる。積層構造とすることにより、低抵抗化を実現することができる。また、ゲート信号線１、画像信号線２、ドレイン電極５ａ，５ｂ、ソース電極３は、一般に遮光性を有している。また、画素電極７ａ，７ｂは、透光性導電層から成り、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を添加したインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、リンやボロンが含まれるシリコン（Ｓｉ）等の導電性材料であって透光性を有する材料から成る。 The gate signal line 1, the image signal line 2, the drain electrodes 5 a and 5 b, and the source electrode 3 are made of conductive layers. For example, tantalum (Ta), tungsten (W), titanium (Ti), molybdenum (Mo), aluminum (Al ), Chromium (Cr), silver (Ag), copper (Cu), neodymium (Nd), and the like, alloy materials based on these elements, metals such as titanium nitride, tantalum nitride, and molybdenum nitride It may be made of a conductive material such as nitride. The conductive layer can have a single-layer structure or a multilayer structure of these materials. A low resistance can be realized by using a laminated structure. Further, the gate signal line 1, the image signal line 2, the drain electrodes 5a and 5b, and the source electrode 3 generally have a light shielding property. The pixel electrodes 7a and 7b are made of a light-transmitting conductive layer, and include indium tin oxide (ITO), indium zinc oxide (IZO), indium tin oxide added with silicon oxide (ITSO), and zinc oxide (ZnO). ), A conductive material such as silicon (Si) containing phosphorus or boron, and having a light transmitting property.

基板と導電層との間、また導電層間にある絶縁層は、単層構造または複数層の積層構造とすることができる。これらの絶縁層の材料としては、無機材料または有機材料を用いることができる。無機材料としては、酸化珪素（ＳｉＯ₂）または窒化珪素（ＳｉＮ_x）を用いることができる。有機材料としては、アクリル樹脂、ポリイミド、ポリアミド、ポリイミドアミド、ベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が形成される。その置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基、少なくとも水素を含む有機基とフルオロ基を用いてもよい。ポリシラザンは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を出発原料として形成される。これらの絶縁層の材料として有機材料を用いると、その表面の平坦性を高めることができ、好ましい。これらの絶縁層の材料として無機材料を用いると、半導体膜４、ゲート信号線１の表面形状に沿うような表面を有するものとなる。また、この場合であっても、厚膜化することにより平坦性を有するものとなる。 The insulating layer between the substrate and the conductive layer and between the conductive layers can have a single-layer structure or a multi-layer structure. As the material for these insulating layers, an inorganic material or an organic material can be used. As the inorganic material, silicon oxide (SiO ₂ ) or silicon nitride (SiN _x ) can be used. As the organic material, acrylic resin, polyimide, polyamide, polyimide amide, benzocyclobutene, siloxane, or polysilazane can be used. Siloxane has a skeleton structure formed by the bond of silicon (Si) and oxygen (O). As the substituent, an organic group containing at least hydrogen (for example, an alkyl group or an aromatic hydrocarbon) is used. As a substituent, a fluoro group, an organic group containing at least hydrogen, and a fluoro group may be used. Polysilazane is formed using a polymer material having a bond of silicon (Si) and nitrogen (N) as a starting material. When an organic material is used as the material of these insulating layers, the surface flatness can be improved, which is preferable. When an inorganic material is used as the material of these insulating layers, the insulating film has a surface that conforms to the surface shape of the semiconductor film 4 and the gate signal line 1. Even in this case, the film becomes flat by increasing the film thickness.

半導体膜４はアモルファスシリコン、多結晶シリコン等から成るが、その多結晶シリコンは低温多結晶シリコン（Low-temperature Poly Silicon ：ＬＴＰＳ）である。そして、ＬＴＰＳから成る半導体膜４は以下のようにして作製される。まず、ガラス基板等の基板上に、プラズマＣＶＤ（Chemical Vapor Deposition）法によって、アモルファスシリコン層を形成する。次に、アモルファスシリコン層を多結晶化するために、450℃以下のガラス基板の温度でアモルファスシリコン層にエキシマレーザ光を照射する。エキシマレーザ光のエネルギーによってアモルファスシリコンは瞬間的に溶融し凝固する。その結果、平均粒径0.3μｍ程度のＬＴＰＳ層に変化する。半導体膜４を構成するＬＴＰＳは、ｎ型ＬＴＰＳ、ｐ型ＬＴＰＳのいずれであってもよいが、高い電荷（電子等）の移動度が得られる点でｎ型ＬＴＰＳが好ましい。 The semiconductor film 4 is made of amorphous silicon, polycrystalline silicon, or the like, and the polycrystalline silicon is low-temperature polycrystalline silicon (LTPS). The semiconductor film 4 made of LTPS is manufactured as follows. First, an amorphous silicon layer is formed on a substrate such as a glass substrate by a plasma CVD (Chemical Vapor Deposition) method. Next, in order to polycrystallize the amorphous silicon layer, the amorphous silicon layer is irradiated with excimer laser light at a glass substrate temperature of 450 ° C. or lower. The amorphous silicon is instantaneously melted and solidified by the energy of the excimer laser beam. As a result, it changes to an LTPS layer having an average particle size of about 0.3 μm. The LTPS constituting the semiconductor film 4 may be either n-type LTPS or p-type LTPS, but n-type LTPS is preferable in that high charge (electron etc.) mobility can be obtained.

遮光膜９は、スパッタリング法、ＣＶＤ法等の薄膜形成法等によって形成される。また、遮光膜９は金属、合金、金属酸化物、金属窒化物、黒色系樹脂等の遮光性のある材料から成ればよい。例えば、遮光膜９及びゲート信号線１は、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）及びパラジウム（Ｐｄ）のうちの少なくとも一つを含む金属膜から成ることが好ましい。遮光性を有する第２のゲート信号線１ｂも同様の材料から成ることがよい。この場合、ガラス基板の下方から照射される高輝度（100万カンデラ以上）のバックライト装置の光を有効に遮光することができる。従って、この遮光膜９を有するＬＣＤは、ヘッドアップディスプレイ、プロジェクタ装置等の高輝度のバックライト装置を用いるＬＣＤに好適なものである。 The light shielding film 9 is formed by a thin film forming method such as a sputtering method or a CVD method. The light shielding film 9 may be made of a light shielding material such as a metal, an alloy, a metal oxide, a metal nitride, or a black resin. For example, the light shielding film 9 and the gate signal line 1 include at least one of aluminum (Al), molybdenum (Mo), chromium (Cr), titanium (Ti), tantalum (Ta), tungsten (W), and palladium (Pd). It is preferably made of a metal film including one. The second gate signal line 1b having light shielding properties may be made of the same material. In this case, it is possible to effectively block the light of the backlight device with high luminance (1 million candela or more) irradiated from below the glass substrate. Therefore, the LCD having the light shielding film 9 is suitable for an LCD using a high-luminance backlight device such as a head-up display or a projector device.

遮光膜９の他の材料としては、銀（Ａｇ）、銅（Ｃｕ）、ネオジウム（Ｎｄ）等から選ばれた元素、またはそれらの元素を主成分とする合金材料、及び窒化チタン、窒化タンタル、窒化モリブデン等の金属窒化物等の導電性を有する材料を採用し得る。遮光膜９は、これらの材料から成る単層構造、または複数層の積層構造とすることができる。 Other materials for the light shielding film 9 include elements selected from silver (Ag), copper (Cu), neodymium (Nd), or the like, or alloy materials containing these elements as main components, and titanium nitride, tantalum nitride, A conductive material such as a metal nitride such as molybdenum nitride may be employed. The light-shielding film 9 can have a single layer structure made of these materials or a laminated structure of a plurality of layers.

遮光膜９の厚みは、遮光膜９の光学濃度（Optical Density ：ＯＤ）値が３程度以上となるような厚みであればよい。 The thickness of the light shielding film 9 may be such that the optical density (Optical Density: OD) value of the light shielding film 9 is about 3 or more.

遮光膜９は、その平面視における形状が、長方形、角部を丸めた長方形、楕円形、長円形等の種々の形状とし得る。また遮光膜９は、その形状線（アウトライン）とチャネル部６ａ〜６ｃの形状線（アウトライン）との間の平面視での距離が、いずれの方向においても光リーク電流発生抑止距離以上であることが好ましい。この光リーク電流発生抑止距離は、例えば４μｍ以上である。４μｍ未満では、不活性状態のチャネル部６ａ〜６ｃに光リーク電流が流れやすくなる。 The shape of the light shielding film 9 in a plan view can be various shapes such as a rectangle, a rectangle with rounded corners, an ellipse, and an oval. In addition, the distance between the shape line (outline) of the light shielding film 9 and the shape lines (outline) of the channel portions 6a to 6c is equal to or greater than the light leakage current generation inhibiting distance in any direction. Is preferred. This light leakage current generation inhibition distance is, for example, 4 μm or more. If it is less than 4 μm, light leakage current tends to flow through the inactive channel portions 6a to 6c.

なお、チャネル部６ａ〜６ｃは、ｎ型ＬＴＰＳから成る場合、ノンドープであるか、ＴＦＴ素子の閾値電圧を制御するためにリン（Ｐ）またはホウ素（Ｂ）を５×１０¹¹〜２×１０¹²／ｃｍ²程度ドープしたものである。また、半導体膜４のチャネル部６ａ〜６ｃの周りに、リーク電流低減のために低濃度ドープドレイン（Lightly Doped Drain ：ＬＤＤ）部を形成してもよい。このＬＤＤ部は、例えばリン（Ｐ）を１×１０¹²〜５×１０¹³／ｃｍ²程度ドープしたものである。半導体膜４のソース電極３の部位、ドレイン電極５ａ，５ｂの部位は、トランジスタの動作信頼性を高めるために、例えばリン（Ｐ）またはホウ素（Ｂ）を５×１０¹⁴〜５×１０¹⁵／ｃｍ²程度ドープしたものである。 When the channel portions 6a to 6c are made of n-type LTPS, the channel portions 6a to 6c are non-doped, or phosphorus (P) or boron (B) is controlled to 5 × 10 ¹¹ to 2 × 10 ¹² to control the threshold voltage of the TFT element. / Cm ^{2 is} doped. Further, a lightly doped drain (LDD) portion may be formed around the channel portions 6a to 6c of the semiconductor film 4 in order to reduce leakage current. This LDD portion is, for example, doped with phosphorus (P) at about 1 × 10 ^{12 to} 5 × 10 ¹³ / cm ² . The source electrode 3 part and the drain electrodes 5a and 5b part of the semiconductor film 4 are made of, for example, phosphorus (P) or boron (B) at 5 × 10 ^{14 to} 5 × 10 ¹⁵ / in order to improve the operation reliability of the transistor. Doped about cm ² .

半導体膜４がＬＤＤ部を有する場合、遮光膜９の形状線（アウトライン）とＬＤＤ部の形状線（アウトライン）との間の平面視での距離が、いずれの方向においても光リーク電流発生抑止距離以上であることが好ましい。この光リーク電流発生抑止距離は、例えば４μｍ以上である。 When the semiconductor film 4 has an LDD portion, the distance in plan view between the shape line (outline) of the light shielding film 9 and the shape line (outline) of the LDD portion is the light leakage current generation inhibition distance in any direction. The above is preferable. This light leakage current generation inhibition distance is, for example, 4 μm or more.

また本発明のＬＣＤは、第１のゲート信号線１ａの線幅は３μｍ〜１０μｍ程度であり、線幅が細いために、光が第１のゲート信号線１ａを回り込む等して遮光性が発現しにくくなっている。一方、第２のゲート信号線１ｂの線幅も３μｍ〜１０μｍ程度であるが、ＴＦＴ素子の下方（基板側）にある遮光膜９が幅広部となっているために、光が部分ゲート信号線８及び第１のゲート信号線１ａを回り込む等することを抑えて、チャネル部６ａ，６ｂ，６ｃに対する遮光性が発現する。 Further, in the LCD of the present invention, the first gate signal line 1a has a line width of about 3 μm to 10 μm, and the line width is thin. Therefore, light is shielded by light wrapping around the first gate signal line 1a. It is difficult to do. On the other hand, the line width of the second gate signal line 1b is also about 3 μm to 10 μm. However, since the light shielding film 9 below (substrate side) of the TFT element is a wide portion, the light is partially gate signal line. 8 and the first gate signal line 1a are prevented from wrapping around, so that the light shielding property for the channel portions 6a, 6b, 6c is exhibited.

また本発明のＬＣＤは、第１及び第２のゲート信号線１ａ，１ｂは、平面視で部分的に若しくは全体的に重なっていることが好ましい。この場合、第１及び第２のゲート信号線１ａ，１ｂの両方によってチャネル部６ａ，６ｂ，６ｃに対する遮光性が発現するとともに、画素部の開口率が向上する。この場合、特にチャネル部６ｂ，６ｃに対する遮光性が向上する。 In the LCD of the present invention, it is preferable that the first and second gate signal lines 1a and 1b partially or entirely overlap in plan view. In this case, both the first and second gate signal lines 1a and 1b exhibit light shielding properties for the channel portions 6a, 6b, and 6c, and the aperture ratio of the pixel portion is improved. In this case, the light shielding property for the channel portions 6b and 6c is improved.

本発明のＬＣＤは以下のようにして作製される。ＬＣＤは、ＴＦＴ素子を含む画素部が多数形成されたガラス基板等から成るＴＦＴアレイ側基板と、カラーフィルタ及びブラックマトリクスが形成されたガラス基板等から成るカラーフィルタ側基板とを互いに対向させて、それらの基板を所定の間隔でもって貼り合わせ、それらの基板間に液晶を充填、封入することによって作製される。また、一般的に、カラーフィルタ側基板は、ＴＦＴ素子及び画素電極に対向する側の主面（主面ａとする）の全面に、画素電極との間で液晶に印加する垂直電界を形成するための共通電極(基準電極)が形成されている。この共通電極は、ＩＰＳ（In-Plane Switching）方式のＬＣＤの場合、ＴＦＴアレイ側基板の画素部に画素電極と同じ面内に形成されることによって横電界を生じさせるものとなる。また共通電極は、ＦＦＳ（Fringe Field Switching）方式のＬＣＤの場合、ＴＦＴアレイ側基板の画素部に画素電極の上方または下方に絶縁層を挟んで形成されることによって端部電界（Fringe Field）を生じさせるものとなる。また、カラーフィルタ側基板の主面ａには、それぞれの画素に対応する赤（Ｒ）、緑（Ｇ）、青（Ｂ）のカラーフィルタが形成されており、それぞれの画素を通過する光が相互に干渉することを防ぐブラックマトリクスがカラーフィルタの外周を囲むように形成されている。 The LCD of the present invention is manufactured as follows. In the LCD, a TFT array side substrate composed of a glass substrate or the like on which a large number of pixel portions including TFT elements are formed and a color filter side substrate composed of a glass substrate or the like on which a color filter and a black matrix are formed are opposed to each other. These substrates are bonded together at a predetermined interval, and a liquid crystal is filled and sealed between the substrates. In general, the color filter side substrate forms a vertical electric field to be applied to the liquid crystal with the pixel electrode on the entire main surface (main surface a) facing the TFT element and the pixel electrode. A common electrode (reference electrode) is formed. In the case of an IPS (In-Plane Switching) type LCD, this common electrode is formed in the same plane as the pixel electrode in the pixel portion of the TFT array side substrate, thereby generating a horizontal electric field. In the case of an FFS (Fringe Field Switching) type LCD, the common electrode is formed in the pixel portion of the TFT array side substrate with an insulating layer sandwiched above or below the pixel electrode, thereby generating an edge field (Fringe Field). It will be generated. In addition, red (R), green (G), and blue (B) color filters corresponding to the respective pixels are formed on the main surface a of the color filter side substrate, and light passing through the respective pixels is transmitted. A black matrix that prevents mutual interference is formed so as to surround the outer periphery of the color filter.

なお、本発明のＬＣＤは、上記実施の形態に限定されるものではなく、適宜の設計的な変更、改良を含んでいてもよい。 The LCD of the present invention is not limited to the above-described embodiment, and may include appropriate design changes and improvements.

本発明のアクティブマトリクス型のＬＣＤは各種の電子機器に適用できる。その電子機器としては、ヘッドアップディスプレイ、プロジェクタ装置、自動車経路誘導システム（カーナビゲーションシステム）、船舶経路誘導システム、航空機経路誘導システム、スマートフォン端末、携帯電話、タブレット端末、パーソナルデジタルアシスタント（ＰＤＡ）、ビデオカメラ、デジタルスチルカメラ、電子手帳、電子書籍、電子辞書、パーソナルコンピュータ、複写機、ゲーム機器の端末装置、テレビジョン、商品表示タグ、価格表示タグ、産業用のプログラマブル表示装置、カーオーディオ、デジタルオーディオプレイヤー、ファクシミリ、プリンター、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、デジタル表示式腕時計などがある。 The active matrix LCD of the present invention can be applied to various electronic devices. The electronic devices include a head-up display, a projector device, an automobile route guidance system (car navigation system), a ship route guidance system, an aircraft route guidance system, a smartphone terminal, a mobile phone, a tablet terminal, a personal digital assistant (PDA), a video Cameras, digital still cameras, electronic notebooks, electronic books, electronic dictionaries, personal computers, copying machines, terminal devices for game machines, televisions, product display tags, price display tags, industrial programmable display devices, car audio, digital audio There are players, facsimile machines, printers, automatic teller machines (ATMs), vending machines, digital display wristwatches, and the like.

１ゲート信号線
１ａ第１のゲート信号線
１ｂ第２のゲート信号線
２画像信号線（ソース信号線）
３ソース電極
４半導体膜
５ａ，５ｂドレイン電極
６ａ，６ｂ，６ｃチャネル部
７ａ，７ｂ画素電極
８部分ゲート信号線
９遮光膜（延出部） DESCRIPTION OF SYMBOLS 1 Gate signal line 1a 1st gate signal line 1b 2nd gate signal line 2 Image signal line (source signal line)
3 Source electrode 4 Semiconductor film 5a, 5b Drain electrode 6a, 6b, 6c Channel part 7a, 7b Pixel electrode 8 Partial gate signal line 9 Light shielding film (extension part)

Claims

A plurality of gate signal lines formed in a first direction on the upper surface of the substrate and formed above the gate signal lines so as to intersect the gate signal lines in a second direction intersecting the first direction; A plurality of image signal lines, and one image signal line, electrically connected to one image signal line on each of the left and right sides of the intersection of the gate signal line and the image signal line with respect to the one image signal line A thin film transistor element and a pixel electrode having a channel portion formed in a state where the gate signal lines are arranged in correspondence with the group of the pixel electrodes arranged in the first direction. Two of the first and second gate signal lines are formed close to each other in plan view, and the first gate signal line forms two channel portions for the right thin film transistor element and the right gate signal line. Input image signal to pixel electrode A liquid crystal configured such that the second gate signal line forms one channel portion for the left thin film transistor element and inputs an image signal to the left pixel electrode. In the display device, the first and second gate signal lines are located at different positions on the upper surface side of the substrate in a direction perpendicular to the upper surface of the substrate, and closer to the substrate than to the far side A wide liquid crystal display device.

2. The liquid crystal display device according to claim 1, wherein one of the first and second gate signal lines closer to the substrate has an extending portion that overlaps all the channel portions in a plan view.

The liquid crystal display device according to claim 1, wherein the first and second gate signal lines overlap at least partially in a plan view.

4. The liquid crystal display device according to claim 1, wherein the gate signal line is made of a metal film containing at least one of Al, Mo, Cr, Ti, Ta, W, and Pd.