JP2016122799A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of preventing generation of cracks in a semiconductor chip while preventing generation of voids between a die pad and the semiconductor chip, in a configuration having a Cu system die pad and the semiconductor chip that are bonded each other by a Pb system joint material.SOLUTION: The semiconductor device 42 which has a Cu system die pad 25; a semiconductor chip 23 on the die pad 25; a Pb system joint material 24 between the die pad 25 and the semiconductor chip 23; and a backside metal 31 on a backside 23A of the semiconductor chip 23, and in which the backside metal 31 has a second part 44 formed on a side surface 23B of the semiconductor chip 23, is provided.SELECTED DRAWING: Figure 11

Description

本発明は、Ｐｂ系接合材を介してＣｕ系ダイパッドに接合された半導体チップを備える半導体装置に関する。   The present invention relates to a semiconductor device including a semiconductor chip bonded to a Cu-based die pad via a Pb-based bonding material.

特許文献１は、半導体チップと、半導体チップに接合されたダイパッドと、半導体チップと電気的に接続された複数のリードと、これらを封止する樹脂パッケージとを備える半導体装置を開示している。半導体チップの裏面には裏面メタルが形成されており、この裏面メタルにダイパッド上の接合材を接合することによって、半導体チップとダイパッドとの接合が得られている。   Patent Document 1 discloses a semiconductor device including a semiconductor chip, a die pad bonded to the semiconductor chip, a plurality of leads electrically connected to the semiconductor chip, and a resin package for sealing them. A back surface metal is formed on the back surface of the semiconductor chip, and bonding between the semiconductor chip and the die pad is obtained by bonding a bonding material on the die pad to the back surface metal.

特開２０１０−２５８２３１号公報JP 2010-258231 A

特許文献１の発明では、ＢｉＳｎ系材料からなる接合材を使用することによって、接合材の鉛フリー化を図っている。ただし、レアメタルに分類されるＢｉの使用がＰｂを使用する場合に比べてコスト上昇を招くため、現状では、Ｐｂ系接合材も一般的に使用されている。
一方、本願発明者の研究によれば、Ｃｕ系ダイパッドにＰｄ系接合材を使用すると、ダイパッドと半導体チップとの間にボイドが形成されると共に、半導体チップにクラックが発生する場合があることがわかった。具体的には、半導体チップ−ダイパッド間にＣｕの拡散経路が形成され、特に半導体チップの側部において、半導体チップの構成材料とＣｕとが合金化する。そして、当該Ｃｕ合金が下方に成長してダイパッドに当接し、これにより、半導体チップが突き上げられる。その結果、半導体チップが浮いた状態になり、半導体チップ−ダイパッド間にボイドが形成される。ボイドが形成された領域では半導体チップが接合材で支持されていないので、たとえば、封止用樹脂の注入圧力によって半導体チップが撓み、場合によってはクラックが発生する。 In the invention of Patent Document 1, the bonding material is made lead-free by using a bonding material made of a BiSn-based material. However, since the use of Bi, which is classified as a rare metal, causes an increase in cost compared to the case where Pb is used, Pb-based bonding materials are generally used at present.
On the other hand, according to the research of the present inventor, when a Pd-based bonding material is used for a Cu-based die pad, a void may be formed between the die pad and the semiconductor chip, and a crack may occur in the semiconductor chip. all right. Specifically, a Cu diffusion path is formed between the semiconductor chip and the die pad, and the constituent material of the semiconductor chip and Cu are alloyed particularly at the side of the semiconductor chip. Then, the Cu alloy grows downward and comes into contact with the die pad, thereby pushing up the semiconductor chip. As a result, the semiconductor chip floats and voids are formed between the semiconductor chip and the die pad. Since the semiconductor chip is not supported by the bonding material in the region where the void is formed, for example, the semiconductor chip bends due to the injection pressure of the sealing resin, and a crack is generated in some cases.

本発明の一実施形態は、Ｐｂ系接合材で接合されたＣｕ系ダイパッドおよび半導体チップを備える構成において、ダイパッドと半導体チップとの間におけるボイドの発生を防止できると共に、半導体チップにおけるクラックの発生を防止することができる半導体装置を提供する。   In one embodiment of the present invention, in a configuration including a Cu-based die pad and a semiconductor chip bonded with a Pb-based bonding material, generation of voids between the die pad and the semiconductor chip can be prevented, and generation of cracks in the semiconductor chip can be prevented. A semiconductor device that can be prevented is provided.

本発明の一実施形態は、Ｃｕ系ダイパッドと、前記ダイパッド上の半導体チップと、前記ダイパッドと前記半導体チップとの間の、Ｐｂ系接合材と、前記半導体チップの裏面上の裏面金属層とを含み、前記裏面金属層は、前記半導体チップの側面に形成された側面金属層を含む、半導体装置を提供する。
この構成によれば、半導体チップの側面に接合材が濡れ上がっても、当該側面に側面金属層が形成されているため、半導体チップの構成材料とＣｕとの接触を抑制することができる。これにより、半導体チップの構成材料とＣｕとの合金化を抑制できるので、半導体チップ−ダイパッド間におけるボイドの発生を防止することができる。その結果、接合材によって半導体チップを下方からしっかりと支持できるので、半導体チップが撓んでクラックが発生することを防止することができる。 One embodiment of the present invention includes a Cu-based die pad, a semiconductor chip on the die pad, a Pb-based bonding material between the die pad and the semiconductor chip, and a back metal layer on the back surface of the semiconductor chip. The back surface metal layer includes a side metal layer formed on a side surface of the semiconductor chip.
According to this configuration, even if the bonding material wets on the side surface of the semiconductor chip, the side metal layer is formed on the side surface, so that contact between the constituent material of the semiconductor chip and Cu can be suppressed. Thereby, since the alloying of the constituent material of the semiconductor chip and Cu can be suppressed, generation of voids between the semiconductor chip and the die pad can be prevented. As a result, since the semiconductor chip can be firmly supported from below by the bonding material, it is possible to prevent the semiconductor chip from being bent and causing cracks.

本発明の一実施形態では、前記半導体チップは、前記側面の裏面側に、内側に窪んだ段部を有しており、前記側面金属層は、前記段部に入り込み、前記段部外の前記側面と面一に形成されている。
本発明の一実施形態では、前記裏面金属層は、Ｃｕの拡散を抑制するためのバリア層を含む。 In one embodiment of the present invention, the semiconductor chip has a stepped portion that is recessed inward on the back side of the side surface, and the side metal layer enters the stepped portion and the stepped portion outside the stepped portion. It is formed flush with the side.
In one Embodiment of this invention, the said back surface metal layer contains the barrier layer for suppressing the spreading | diffusion of Cu.

この構成によれば、半導体チップとダイパッドとの間にバリア層が配置されているため、半導体チップ−ダイパッド間にＣｕの拡散経路が形成されることを抑制することができる。これにより、半導体チップの構成材料とＣｕとの合金化を抑制することができる。
本発明の一実施形態では、前記裏面金属層は、前記半導体チップの裏面に形成され、前記半導体チップとの間にオーミックコンタクトを形成するオーミック金属層を含み、前記バリア層は、前記オーミック金属層上に積層されている。 According to this configuration, since the barrier layer is disposed between the semiconductor chip and the die pad, formation of a Cu diffusion path between the semiconductor chip and the die pad can be suppressed. Thereby, alloying of the constituent material of the semiconductor chip and Cu can be suppressed.
In one embodiment of the present invention, the back surface metal layer includes an ohmic metal layer that is formed on the back surface of the semiconductor chip and forms an ohmic contact with the semiconductor chip, and the barrier layer includes the ohmic metal layer. Laminated on top.

本発明の一実施形態では、前記オーミック金属層は、Ａｕを含む。
本発明の一実施形態では、前記バリア層は、Ｔｉ、ＶおよびＣｒからなる群から選択される少なくとも一種を含む。
本発明の一実施形態では、前記バリア層は、１０００Å〜２０００Åである。
本発明の一実施形態は、前記ダイパッド上の、Ｃｕの拡散を抑制するための第２バリア層をさらに含む。 In one embodiment of the present invention, the ohmic metal layer includes Au.
In one embodiment of the present invention, the barrier layer includes at least one selected from the group consisting of Ti, V, and Cr.
In one embodiment of the invention, the barrier layer is between 1000 and 2000 inches.
One embodiment of the present invention further includes a second barrier layer on the die pad for suppressing Cu diffusion.

この構成によれば、第２バリア層によってもＣｕの拡散を抑制できるので、より効果的に、Ｃｕの拡散経路が形成されることを抑制することができる。
本発明の一実施形態は、前記第２バリア層上に積層された表面めっき層をさらに含む。
本発明の一実施形態では、前記第２バリア層は、ＮｉおよびＴｉからなる群から選択される少なくとも一種を含む。 According to this configuration, since the Cu diffusion can be suppressed also by the second barrier layer, the formation of the Cu diffusion path can be suppressed more effectively.
One embodiment of the present invention further includes a surface plating layer laminated on the second barrier layer.
In one embodiment of the present invention, the second barrier layer includes at least one selected from the group consisting of Ni and Ti.

本発明の一実施形態は、前記半導体チップの側部の直下における前記ダイパッド上に形成され、前記接合材の濡れ性が低い材料からなる表面絶縁層をさらに含む。
この構成によれば、ダイパッドの表面において、半導体チップの側部の直下領域およびその外方領域に接合材が濡れ難くなる。これにより、半導体チップの側面に接合材が濡れ上がることを抑制することができる。その結果、半導体チップ−ダイパッド間にＣｕの拡散経路が形成されても、半導体チップの構成材料とＣｕとの接触を抑制できるので、Ｃｕの合金化を抑制することができる。 One embodiment of the present invention further includes a surface insulating layer formed on the die pad immediately below the side portion of the semiconductor chip and made of a material with low wettability of the bonding material.
According to this configuration, on the surface of the die pad, it is difficult for the bonding material to get wet in the region immediately below the side portion of the semiconductor chip and the outer region thereof. Thereby, it can suppress that a joining material wets up to the side surface of a semiconductor chip. As a result, even if a Cu diffusion path is formed between the semiconductor chip and the die pad, contact between the constituent material of the semiconductor chip and Cu can be suppressed, and thus alloying of Cu can be suppressed.

本発明の一実施形態では、前記表面絶縁層は、平面視において前記半導体チップよりも小さい開口を前記半導体チップの内方領域に有し、当該開口の周囲を前記表面絶縁層の材料部分が取り囲んでおり、前記接合材は、前記開口と前記半導体チップの裏面との間に形成され、断面視において逆テーパ形状を有している。
この構成によれば、半導体チップの側部の全周に亘って、接合材が濡れ上がることを抑制することができる。 In one embodiment of the present invention, the surface insulating layer has an opening smaller than the semiconductor chip in a plan view in an inner region of the semiconductor chip, and the material portion of the surface insulating layer surrounds the opening. The bonding material is formed between the opening and the back surface of the semiconductor chip, and has a reverse taper shape in a cross-sectional view.
According to this structure, it can suppress that a joining material wets over the perimeter of the side part of a semiconductor chip.

本発明の一実施形態は、前記表面絶縁層の開口内の表面めっき層をさらに含む。
本発明の一実施形態では、前記表面絶縁層は、表面樹脂層を含む。
本発明の一実施形態では、前記半導体チップは、その裏面を形成するＳｉ基板を含む。
本発明の一実施形態では、前記接合材は、２４２℃〜３４２℃の融点を有する高融点はんだを含む。 One embodiment of the present invention further includes a surface plating layer in the opening of the surface insulating layer.
In one embodiment of the present invention, the surface insulating layer includes a surface resin layer.
In one embodiment of the present invention, the semiconductor chip includes a Si substrate that forms a back surface thereof.
In one embodiment of the present invention, the bonding material includes a high melting point solder having a melting point of 242 ° C to 342 ° C.

本発明の一実施形態では、前記接合材は、８５ｗｔ％以上のＰｂ、および１０ｗｔ％以下のＳｎを含む。   In one embodiment of the present invention, the bonding material includes 85 wt% or more of Pb and 10 wt% or less of Sn.

図１は、半導体装置の製造ラインに設置されるダイボンダの模式図である。FIG. 1 is a schematic view of a die bonder installed in a semiconductor device manufacturing line. 図２は、参考例に係る半導体装置の模式的な平面図である。FIG. 2 is a schematic plan view of a semiconductor device according to a reference example. 図３Ａは、図２の半導体装置の断面図（IIIＡ−IIIＡ線断面図）である。3A is a cross-sectional view (cross-sectional view taken along line IIIA-IIIA) of the semiconductor device of FIG. 図３Ｂは、図２の半導体装置の断面図（IIIＢ−IIIＢ線断面図）である。3B is a cross-sectional view (cross-sectional view taken along line IIIB-IIIB) of the semiconductor device of FIG. 図４Ａは、図２の半導体装置の半導体チップの直下にボイドが発生した状態を示す図である。FIG. 4A is a diagram illustrating a state in which a void is generated immediately below the semiconductor chip of the semiconductor device of FIG. 図４Ｂは、図２の半導体チップの側部全体に亘ってＳｉ−Ｃｕ合金が形成されていることを示す図である。FIG. 4B is a diagram showing that a Si—Cu alloy is formed over the entire side portion of the semiconductor chip of FIG. 2. 図５は、図２の半導体チップにクラックが発生した状態を示す図である。FIG. 5 is a diagram showing a state in which a crack has occurred in the semiconductor chip of FIG. 図６は、本発明の一実施形態に係る半導体装置の模式的な断面図である。FIG. 6 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention. 図７は、本発明の一実施形態に係る半導体装置の模式的な断面図である。FIG. 7 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention. 図８は、本発明の一実施形態に係る半導体装置の模式的な断面図である。FIG. 8 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention. 図９は、本発明の一実施形態に係る半導体装置の模式的な平面図である。FIG. 9 is a schematic plan view of a semiconductor device according to an embodiment of the present invention. 図１０は、図９の半導体装置の断面図（図９のX−X線断面図）である。10 is a cross-sectional view of the semiconductor device of FIG. 9 (cross-sectional view taken along the line XX of FIG. 9). 図１１は、本発明の一実施形態に係る半導体装置の模式的な断面図である。FIG. 11 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention. 図１２は、図１１の半導体装置の製造工程のダイシングに関連する工程を説明するための図である。FIG. 12 is a diagram for explaining a process related to dicing in the manufacturing process of the semiconductor device of FIG. 図１３は、本発明の一実施形態に係る半導体装置の模式的な断面図である。FIG. 13 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention. 図１４は、本発明の一実施形態に係る半導体装置の模式的な断面図である。FIG. 14 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention. 図１５は、本発明の一実施形態に係る半導体装置の模式的な断面図である。FIG. 15 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention. 図１６は、本発明の一実施形態に係る半導体装置の模式的な断面図である。FIG. 16 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
まず、前述した発明を解決しようとする課題を、図１〜図５を参照して詳細に説明する。
図１は、半導体装置１の製造ラインに設置されるダイボンダ２の模式図である。
たとえば、ダイボンダ２は、半導体装置１を搬送するための搬送路３を備えている。搬送路３には、ヒータ４が内蔵されている。なお、搬送路３を流れる半導体装置１は、樹脂パッケージ等によって封止される前の半製品であるが、以下の説明では便宜上、半製品である旨を省略する断りをせずに、半導体装置１として説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
First, a problem to be solved by the above-described invention will be described in detail with reference to FIGS.
FIG. 1 is a schematic diagram of a die bonder 2 installed in a production line of the semiconductor device 1.
For example, the die bonder 2 includes a transport path 3 for transporting the semiconductor device 1. A heater 4 is built in the conveyance path 3. The semiconductor device 1 flowing through the transport path 3 is a semi-finished product before being sealed with a resin package or the like. However, in the following description, for the sake of convenience, the semiconductor device 1 is omitted without omitting that it is a semi-finished product. This will be described as 1.

半導体装置１は、ヒータ４によって加熱されながら搬送路３上を搬送されるが、たとえばボンディング動作に異常が発生したとき等に、ダイボンダ２の警報装置（アラーム）が作動し、ヒータ４の加熱が継続されたまま搬送路３だけが停止することがある。この際、半導体装置１を搬送路３から一時的に退避させる構造をダイボンダ２が備えていれば、図１に矢印で示すように半導体装置１を退避させることによって、半導体装置１がヒータ４の熱に晒されることを防止することができる。   The semiconductor device 1 is transported on the transport path 3 while being heated by the heater 4. For example, when an abnormality occurs in the bonding operation, an alarm device (alarm) of the die bonder 2 is activated, and the heater 4 is heated. Only the conveyance path 3 may stop while continuing. At this time, if the die bonder 2 has a structure in which the semiconductor device 1 is temporarily retracted from the transport path 3, the semiconductor device 1 is retracted as shown in FIG. It is possible to prevent exposure to heat.

一方、ダイボンダ２に当該退避構造がなければ、搬送路３の停止状態からダイボンダ２が復帰するまで、半導体装置１はヒータ４によって加熱され続ける。その結果、半導体装置１には、通常よりも長い加熱履歴が残ることになる。本願発明者は、この種の加熱履歴の増加が、ダイパッドと半導体チップとの間におけるボイドの発生、延いては、半導体チップにおけるクラックの発生の要因となることを見出した。   On the other hand, if the die bonder 2 does not have the retraction structure, the semiconductor device 1 continues to be heated by the heater 4 until the die bonder 2 returns from the stopped state of the conveyance path 3. As a result, a longer heating history than usual is left in the semiconductor device 1. The inventor of the present application has found that this kind of increase in heating history causes the generation of voids between the die pad and the semiconductor chip, and consequently the generation of cracks in the semiconductor chip.

図２は、参考例に係る半導体装置５の模式的な平面図である。図３Ａおよび図３Ｂは、図２の半導体装置５の断面図（それぞれ、IIIＡ−IIIＡ線断面図およびIIIＢ−IIIＢ線断面図）である。
図２、図３Ａおよび図３Ｂに示すように、前述のボイドおよびクラックの発生メカニズムを検証するための半導体装置５は、主に、ダイパッド６と、半導体チップ７と、接合材８とを備えている。 FIG. 2 is a schematic plan view of the semiconductor device 5 according to the reference example. 3A and 3B are cross-sectional views of the semiconductor device 5 of FIG. 2 (cross-sectional views taken along lines IIIA-IIIA and IIIB-IIIB, respectively).
As shown in FIG. 2, FIG. 3A and FIG. 3B, the semiconductor device 5 for verifying the above-mentioned generation mechanism of voids and cracks mainly includes a die pad 6, a semiconductor chip 7, and a bonding material 8. Yes.

ダイパッド６は、Ｃｕ合金からなり、四角板状に形成されている。ダイパッド６の表面は、約１０μｍのＡｇめっき層９で覆われている。
半導体チップ７は、Ｓｉ基板からなり、扁平な直方体形状に形成されている。半導体チップ７の表面には、複数の電極パッド１０が形成されている。電極パッド１０には、ボンディングワイヤ等（図示せず）の配線部材が接続される。一方、半導体チップ７の裏面は、裏面メタル１１で覆われている。 The die pad 6 is made of a Cu alloy and is formed in a square plate shape. The surface of the die pad 6 is covered with an Ag plating layer 9 of about 10 μm.
The semiconductor chip 7 is made of a Si substrate and has a flat rectangular parallelepiped shape. A plurality of electrode pads 10 are formed on the surface of the semiconductor chip 7. A wiring member such as a bonding wire (not shown) is connected to the electrode pad 10. On the other hand, the back surface of the semiconductor chip 7 is covered with a back surface metal 11.

裏面メタル１１は、（Ｓｉ基板）／Ａｕ／Ｎｉ／Ａｇ／Ａｕの４層構造を有している。各層の厚さは、Ｓｉ側のＡｕが７００Å〜１３００Åであり、Ｎｉが１５００ű１０％であり、Ａｇが１００００ű１０％であり、他方のＡｕが７００Å〜１０００Åである。
接合材８は、Ｐｂはんだからなり、具体的には、Ｐｂ−３Ｓｎ−１Ａｇはんだからなる。 The back metal 11 has a four-layer structure of (Si substrate) / Au / Ni / Ag / Au. As for the thickness of each layer, Au on the Si side is 700 to 1300 mm, Ni is 1500 to ± 10%, Ag is 10,000 to ± 10%, and the other Au is 700 to 1000%.
The bonding material 8 is made of Pb solder, specifically, Pb-3Sn-1Ag solder.

そして、半導体装置５の構造に基づいて作製したサンプルを、減圧リフロー炉（神港精機株式会社製 Ｎ２雰囲気 設定温度３９０℃）の中で１０分間、熱処理した。この熱処理は、図１を用いて説明した加熱履歴の増加による不具合を検証するための実験である。熱処理の結果、ダイパッド６と半導体チップ７との間の部分で、図４Ａおよび図４Ｂに示すような様態変化が起こった。 Then, the sample prepared based on the structure of the semiconductor device 5, vacuum reflow furnace (Shinko Seiki Co., Ltd. N 2 atmosphere set temperature 390 ° C.) 10 minutes in, and heat treated. This heat treatment is an experiment for verifying a defect caused by an increase in the heating history described with reference to FIG. As a result of the heat treatment, a state change as shown in FIGS. 4A and 4B occurred in a portion between the die pad 6 and the semiconductor chip 7.

図４Ａは、図２の半導体装置５の半導体チップ７の直下にボイド１３が発生した状態を示す図である。図４Ｂは、図２の半導体チップ７の側部全体に亘ってＳｉ−Ｃｕ合金１２が形成されていることを示す図である。
すなわち、図４Ａに示すように、頂部を半導体チップ７の側部に持ち、Ａｇめっき層９を貫通してダイパッド６に埋め込まれたＳｉ−Ｃｕ合金１２が確認された。さらにＳｉ-Ｃｕ合金１２は、図４Ｂに示すように、半導体チップ７の側部のほぼ全周に亘って確認された。このＳｉ-Ｃｕ合金１２の形状および組成は、走査電子顕微鏡（株式会社日立ハイテクノロジーズ製 ＳＵ６６００）およびエネルギ分散型Ｘ線マイクロアナライザ（株式会社堀場製作所製 ＥＭＡＸ Ｘ−Ｍａｘ８０）によって確認した。そして、Ｓｉ-Ｃｕ合金１２が下方に成長してダイパッド６に当接している結果、半導体チップ７が突き上げられて浮いた状態になり、半導体チップ７−ダイパッド６間にボイド１３が形成されていた。 FIG. 4A is a diagram illustrating a state in which the void 13 is generated immediately below the semiconductor chip 7 of the semiconductor device 5 of FIG. FIG. 4B is a diagram showing that the Si—Cu alloy 12 is formed over the entire side portion of the semiconductor chip 7 of FIG. 2.
That is, as shown in FIG. 4A, the Si—Cu alloy 12 having a top portion on the side of the semiconductor chip 7 and penetrating the Ag plating layer 9 and embedded in the die pad 6 was confirmed. Furthermore, the Si—Cu alloy 12 was confirmed over almost the entire circumference of the side portion of the semiconductor chip 7 as shown in FIG. 4B. The shape and composition of this Si—Cu alloy 12 were confirmed by a scanning electron microscope (SU6600, manufactured by Hitachi High-Technologies Corporation) and an energy dispersive X-ray microanalyzer (EMAX X-Max80, manufactured by Horiba, Ltd.). As a result of the Si—Cu alloy 12 growing downward and contacting the die pad 6, the semiconductor chip 7 was pushed up and floated, and a void 13 was formed between the semiconductor chip 7 and the die pad 6. .

上記の様態変化は、次に示すフローによって引き起こされたと考えられる。まず、長時間の熱処理によって、ダイパッド６の表面のＡｇめっき層９および半導体チップ７の裏面の裏面メタル１１の構成金属が、接合材８に溶け込んだり接合材８中のＳｎと反応して合金１４，１５を形成したりする。これにより、当初はダイパッド６の表面および半導体チップ７の裏面それぞれを覆うように形成されていたＡｇめっき層９および裏面メタル１１に、Ｃｕが拡散し得る経路（孔）が形成される。そして、ダイパッド６中のＣｕが当該経路を通って、半導体チップ７に到達する。半導体チップ７では、裏面メタル１１で覆われずに露出している側部のＳｉ表面から合金化が進行し、その結果、頂部を半導体チップ７の側部に持つＳｉ−Ｃｕ合金１２が、半導体チップ７の周縁（エッジ）全体から柱状に延びて半導体チップ７を突き上げ、ボイド１３が形成される。   It is considered that the above-described change in state was caused by the following flow. First, by a long-time heat treatment, the constituent metal of the Ag plating layer 9 on the surface of the die pad 6 and the back surface metal 11 on the back surface of the semiconductor chip 7 is dissolved in the bonding material 8 or reacts with Sn in the bonding material 8 to form the alloy 14. , 15 is formed. As a result, a path (hole) through which Cu can diffuse is formed in the Ag plating layer 9 and the back metal 11 that were initially formed to cover the front surface of the die pad 6 and the back surface of the semiconductor chip 7. Then, Cu in the die pad 6 reaches the semiconductor chip 7 through the path. In the semiconductor chip 7, alloying proceeds from the exposed Si surface of the side portion that is not covered with the back metal 11, and as a result, the Si—Cu alloy 12 having the top portion on the side portion of the semiconductor chip 7 becomes a semiconductor. The semiconductor chip 7 is pushed up from the entire periphery (edge) of the chip 7 in a columnar shape, and a void 13 is formed.

ボイド１３が形成された領域では半導体チップ７が接合材８で支持されていないので、たとえば、封止用樹脂の注入圧力によって、図５に示すように半導体チップ７が撓み、クラック１６が発生する。
つまり、図１のケースに当てはめれば、ダイボンダ２における加熱履歴の増加によってＳｉ−Ｃｕ合金１２が形成された後、当該半導体装置５（半製品）が封止工程へ進むと、図５のようなクラック１６が発生するおそれがある。そこで、本願発明者は、たとえ半導体装置の加熱履歴が増加してもボイドおよびクラックの発生を防止できる手法として、（１）Ｃｕの拡散経路が形成されることを抑制する、（２）接合材（はんだ）が半導体チップの側面に濡れ上がることを抑制する、または（３）半導体チップ（Ｓｉ）とＣｕとの接触を抑制することが好ましいと見出した。 Since the semiconductor chip 7 is not supported by the bonding material 8 in the region where the void 13 is formed, for example, the semiconductor chip 7 is bent and cracks 16 are generated as shown in FIG. 5 due to the injection pressure of the sealing resin. .
That is, in the case of FIG. 1, when the semiconductor device 5 (semi-finished product) proceeds to the sealing process after the Si—Cu alloy 12 is formed by the increase in the heating history in the die bonder 2, as shown in FIG. 5. Cracks 16 may occur. Therefore, the inventor of the present application, as a technique for preventing the occurrence of voids and cracks even if the heating history of the semiconductor device increases, (1) suppresses the formation of a Cu diffusion path, (2) bonding material It has been found preferable to suppress (solder) from getting wet on the side surface of the semiconductor chip, or (3) to suppress contact between the semiconductor chip (Si) and Cu.

次に、上記（１）〜（３）の手法を具現化するための構造を説明する。
（１）Ｃｕの拡散経路が形成されることを抑制する構造
図６は、本発明の一実施形態に係る半導体装置２１の模式的な断面図である。
半導体装置２１は、フレーム２２と、半導体チップ２３と、接合材２４とを備えている。 Next, a structure for realizing the methods (1) to (3) will be described.
(1) Structure for suppressing formation of Cu diffusion path FIG. 6 is a schematic cross-sectional view of a semiconductor device 21 according to an embodiment of the present invention.
The semiconductor device 21 includes a frame 22, a semiconductor chip 23, and a bonding material 24.

フレーム２２は、Ｃｕ系の金属薄板からなる。たとえば、Ｃｕ−Ｆｅ系合金、Ｃｕ−Ｚｒ系合金のようにＣｕを主成分として含む金属の他、Ｆｅ等のＣｕ以外の金属を主成分として含み、Ｃｕを副成分として含む金属（たとえば、Ｃｕが添加された４２アロイ等）であってもよい。たとえば、フレーム２２の厚さは、１００μｍ〜６００μｍであってよい。また、フレーム２２は、ダイパッド２５と、リード２６とを含む。半導体チップ２３は、ダイパッド２５に支持されると共に、リード２６とはボンディングワイヤ２７を介して接続されている。リード２６は、図６ではダイパッド２５の片側にしか形成されていないが、むろん、ダイパッド２５の両側に形成されていてもよいし、ダイパッド２５を取り囲むように形成されていてもよい。   The frame 22 is made of a Cu-based metal thin plate. For example, in addition to a metal containing Cu as a main component, such as a Cu—Fe alloy and a Cu—Zr alloy, a metal containing a metal other than Cu, such as Fe, as a main component and Cu as a subcomponent (for example, Cu 42 alloy etc. to which is added. For example, the thickness of the frame 22 may be 100 μm to 600 μm. The frame 22 includes a die pad 25 and leads 26. The semiconductor chip 23 is supported by the die pad 25 and is connected to the leads 26 via bonding wires 27. Although the lead 26 is formed only on one side of the die pad 25 in FIG. 6, the lead 26 may of course be formed on both sides of the die pad 25, or may be formed so as to surround the die pad 25.

ダイパッド２５およびリード２６の表面は、それぞれ、表面めっき層２８および表面めっき層２９で覆われている。表面めっき層２８および表面めっき層２９は、同じめっき工程で形成されるものである。表面めっき層２８，２９は、ボンディングワイヤ２７がＡｕワイヤまたはＣｕワイヤである場合はＡｇめっき層またはＰｄめっき層であることが好ましく、ボンディングワイヤ２７がＡｌワイヤである場合はＮｉめっき層であってもよい。Ｎｉめっき層は酸化されやすく、その酸化膜も厚いので、ワイヤボンディング時の超音波で破ることは難しい。しかしながら、Ａｌワイヤの場合には、比較的高い出力で超音波を印加するので、Ｎｉめっき層上の酸化膜を破って接合することができる。たとえば、表面めっき層２８，２９の厚さは、５μｍ〜１５μｍであってよい。   The surfaces of the die pad 25 and the lead 26 are covered with a surface plating layer 28 and a surface plating layer 29, respectively. The surface plating layer 28 and the surface plating layer 29 are formed in the same plating process. The surface plating layers 28 and 29 are preferably Ag plating layers or Pd plating layers when the bonding wires 27 are Au wires or Cu wires, and Ni plating layers when the bonding wires 27 are Al wires. Also good. Since the Ni plating layer is easily oxidized and its oxide film is thick, it is difficult to break with ultrasonic waves during wire bonding. However, in the case of an Al wire, since an ultrasonic wave is applied with a relatively high output, the oxide film on the Ni plating layer can be broken and bonded. For example, the thickness of the surface plating layers 28 and 29 may be 5 μm to 15 μm.

半導体チップ２３は、Ｓｉ基板からなる。半導体チップ２３は、扁平な直方体形状に形成されており、ダイパッド２５に対向する裏面２３Ａと、その周囲を区画する側面２３Ｂとを有している。半導体チップ２３の表面には、電極パッド３０が形成されている。電極パッド３０には、ボンディングワイヤ２７が接続されている。一方、半導体チップ２３の裏面２３Ａは、本発明の裏面金属層の一例としての裏面メタル３１で覆われている。   The semiconductor chip 23 is made of a Si substrate. The semiconductor chip 23 is formed in a flat rectangular parallelepiped shape, and has a back surface 23A that faces the die pad 25 and a side surface 23B that defines the periphery thereof. Electrode pads 30 are formed on the surface of the semiconductor chip 23. A bonding wire 27 is connected to the electrode pad 30. On the other hand, the back surface 23A of the semiconductor chip 23 is covered with a back surface metal 31 as an example of the back surface metal layer of the present invention.

裏面メタル３１は、本発明のオーミック金属層の一例としてのオーミックメタル３２、本発明のバリア層の一例としてのバリアメタル３３および表面層３４を含む。
オーミックメタル３２は、半導体チップ２３の裏面２３Ａ（Ｓｉ表面）に形成され、半導体チップ２３（Ｓｉ）との間にオーミックコンタクトを形成している。オーミックメタル３２は、たとえば、Ａｕを含む。なお、オーミックメタル３２の材料は、半導体チップ２３（この実施形態では、Ｓｉ）に対するオーミック特性を考慮して適宜の材料を選択すればよい。つまり、半導体チップ２３がＳｉ基板以外の基板で構成される場合には、その基板に対するオーミック特性を考慮すればよい。たとえば、オーミックメタル３２の厚さは、５００Å〜１５００Åであってよい。 The back surface metal 31 includes an ohmic metal 32 as an example of an ohmic metal layer of the present invention, a barrier metal 33 as an example of a barrier layer of the present invention, and a surface layer 34.
The ohmic metal 32 is formed on the back surface 23A (Si surface) of the semiconductor chip 23, and forms an ohmic contact with the semiconductor chip 23 (Si). The ohmic metal 32 includes, for example, Au. The material of the ohmic metal 32 may be selected appropriately in consideration of the ohmic characteristics with respect to the semiconductor chip 23 (Si in this embodiment). That is, when the semiconductor chip 23 is formed of a substrate other than the Si substrate, the ohmic characteristics with respect to the substrate may be considered. For example, the thickness of the ohmic metal 32 may be 500 to 1500 mm.

バリアメタル３３は、オーミックメタル３２と表面層３４との間に配置されている。この実施形態では、オーミックメタル３２に接するようにオーミックメタル３２上に積層されている。バリアメタル３３は、たとえば、Ｔｉ、ＶおよびＣｒからなる群から選択される少なくとも一種を含む。たとえば、バリアメタル３３の厚さは、１０００Å〜２０００Åであってよい。   The barrier metal 33 is disposed between the ohmic metal 32 and the surface layer 34. In this embodiment, it is laminated on the ohmic metal 32 so as to be in contact with the ohmic metal 32. The barrier metal 33 includes, for example, at least one selected from the group consisting of Ti, V, and Cr. For example, the thickness of the barrier metal 33 may be 1000 to 2000 mm.

表面層３４は、裏面メタル３１の最表面を形成しており、接合材２４に接合される層である。表面層３４は、たとえば、Ａｕ、ＡｇおよびＰｄからなる群から選択される少なくとも一種を含む。なお、表面層３４の材料は、接合材２４に対する接合性を考慮して適宜の材料を選択すればよい。
裏面メタル３１は、Ｎｉ層を含んでいてもよい。Ｎｉ層は、Ｓｉノジュールを低減するための層であり、バリアメタル３３は、Ｎｉ等のＳｉノジュール低減層と表面層３４との間に配置されていてもよいし、Ｓｉノジュール低減層とオーミックメタル３２との間に配置されていてもよい。 The surface layer 34 forms the outermost surface of the back surface metal 31 and is a layer bonded to the bonding material 24. The surface layer 34 includes, for example, at least one selected from the group consisting of Au, Ag, and Pd. Note that the material of the surface layer 34 may be selected appropriately in consideration of the bondability to the bonding material 24.
The back surface metal 31 may include a Ni layer. The Ni layer is a layer for reducing Si nodules, and the barrier metal 33 may be disposed between the Si nodule reducing layer such as Ni and the surface layer 34, or the Si nodule reducing layer and the ohmic metal. 32 may be arranged.

接合材２４は、Ｐｂはんだからなり、たとえば、２４２℃〜３４２℃の融点を有する高融点はんだを含む。たとえば、接合材２４は、８５ｗｔ％以上のＰｂ、および１０ｗｔ％以下のＳｎを含んでいてもよく、具体的には、Ｐｂ−３Ｓｎ−１Ａｇ、Ｐｂ−Ｓｎ−１Ａｇであってもよい。
なお、図６では図示を省略するが、半導体装置２１は、フレーム２２、半導体チップ２３および接合材２４等が封止樹脂で封止されることによって、樹脂パッケージとして構成されていてもよい。樹脂パッケージの形式は、特に制限されず、たとえば、ＱＦＰ、ＱＦＮ、ＳＯＰ等の公知のものを適宜選択すればよい。 The bonding material 24 is made of Pb solder and includes, for example, a high melting point solder having a melting point of 242 ° C. to 342 ° C. For example, the bonding material 24 may contain 85 wt% or more of Pb and 10 wt% or less of Sn, and specifically may be Pb-3Sn-1Ag and Pb-Sn-1Ag.
Although not shown in FIG. 6, the semiconductor device 21 may be configured as a resin package by sealing the frame 22, the semiconductor chip 23, the bonding material 24, and the like with a sealing resin. The form of the resin package is not particularly limited, and for example, a known package such as QFP, QFN, and SOP may be appropriately selected.

以上、半導体装置２１によれば、半導体チップ２３とダイパッド２５との間にバリアメタル３３が配置されている。そのため、裏面メタル３１の表面層３４や表面めっき層２８に、Ｃｕが拡散し得る経路（孔）が形成されても、当該経路が半導体チップ２３に到達することを抑制することができる。これにより、半導体チップ２３のＳｉとＣｕとの合金化を抑制できるので、半導体チップ２３−ダイパッド２５間におけるボイド（図４Ａおよび図５のボイド１３を参照）の発生を防止することができる。その結果、接合材２４によって半導体チップ２３を下方からしっかりと支持できるので、半導体チップ２３が撓んでクラック（図５のクラック１６参照）が発生することを防止することができる。   As described above, according to the semiconductor device 21, the barrier metal 33 is disposed between the semiconductor chip 23 and the die pad 25. Therefore, even if a path (hole) through which Cu can diffuse is formed in the surface layer 34 or the surface plating layer 28 of the back surface metal 31, it is possible to suppress the path from reaching the semiconductor chip 23. Thereby, since alloying of Si and Cu of the semiconductor chip 23 can be suppressed, generation of voids between the semiconductor chip 23 and the die pad 25 (see the void 13 in FIGS. 4A and 5) can be prevented. As a result, since the semiconductor chip 23 can be firmly supported from below by the bonding material 24, it is possible to prevent the semiconductor chip 23 from being bent and causing cracks (see the crack 16 in FIG. 5).

上記の構成では、バリアメタル３３によって物理的にＣｕの拡散を防止するので、たとえば、接合材２４中にＣｕとの反応性が高い金属（たとえば、Ｓｎ等）が少なかったり、接合材２４の総量が少なかったりして、一般的にＣｕの拡散経路が形成され易い条件においても、Ｃｕの拡散経路の形成を良好に抑制することができる。
図７は、本発明の一実施形態に係る半導体装置３５の模式的な断面図である。図７において、前述の図６で説明した構成要素については同一の参照符号を付し、その説明を省略する。 In the above configuration, Cu is physically prevented from diffusing by the barrier metal 33. For example, the bonding material 24 has less metal (for example, Sn) having high reactivity with Cu, or the total amount of the bonding material 24. The formation of the Cu diffusion path can be satisfactorily suppressed even under conditions where the Cu diffusion path is generally easy to form.
FIG. 7 is a schematic cross-sectional view of a semiconductor device 35 according to an embodiment of the present invention. In FIG. 7, the same reference numerals are assigned to the components described in FIG. 6 and the description thereof is omitted.

半導体装置３５では、ダイパッド２５と表面めっき層２８との間、およびリード２６と表面めっき層２９との間に、それぞれ、本発明の第２バリア層の一例としての第２バリアメタル３６および第２バリアメタル３７が形成されている。
第２バリアメタル３６，３７は、たとえば、ＮｉおよびＴｉからなる群から選択される少なくとも一種を含む。たとえば、第２バリアメタル３６，３７の厚さは、５００Å〜２００００Åであってよい。第２バリアメタル３６，３７は、製造工程の関係上、同じ工程で形成することが好ましいが、各工程が別々に行われてもよい。 In the semiconductor device 35, the second barrier metal 36 and the second barrier metal 36 as an example of the second barrier layer of the present invention are provided between the die pad 25 and the surface plating layer 28 and between the lead 26 and the surface plating layer 29, respectively. A barrier metal 37 is formed.
The second barrier metals 36 and 37 include at least one selected from the group consisting of Ni and Ti, for example. For example, the thickness of the second barrier metals 36 and 37 may be 500 mm to 20000 mm. The second barrier metals 36 and 37 are preferably formed in the same process because of the manufacturing process, but each process may be performed separately.

半導体装置３５によれば、半導体チップ２３側のバリアメタル３３に加えて、ダイパッド２５側の第２バリア層３６によってもＣｕの拡散を抑制できるので、より効果的に、Ｃｕの拡散経路が半導体チップ２３に到達することを抑制することができる。
図８は、本発明の一実施形態に係る半導体装置３８の模式的な断面図である。図８において、前述の図６および図７で説明した構成要素については同一の参照符号を付し、その説明を省略する。 According to the semiconductor device 35, Cu diffusion can be suppressed by the second barrier layer 36 on the die pad 25 side in addition to the barrier metal 33 on the semiconductor chip 23 side. Reaching 23 can be suppressed.
FIG. 8 is a schematic cross-sectional view of a semiconductor device 38 according to an embodiment of the present invention. In FIG. 8, the same reference numerals are assigned to the components described in FIGS. 6 and 7, and the description thereof is omitted.

半導体装置３８では、半導体チップ２３側のバリアメタル３３が形成されておらず、ダイパッド２５側にのみ選択的に、第２バリア層３６，３７が形成されている。これにより、ダイパッド２５側におけるＣｕの拡散抑制効果を享受することができる。
（２）接合材（はんだ）が半導体チップの側面に濡れ上がることを抑制する構造
図９は、本発明の一実施形態に係る半導体装置３９の模式的な平面図である。図１０は、図９の半導体装置３９の断面図（図９のX−X線断面図）である。図９および図１０において、前述の図６で説明した構成要素については同一の参照符号を付し、その説明を省略する。 In the semiconductor device 38, the barrier metal 33 on the semiconductor chip 23 side is not formed, and the second barrier layers 36 and 37 are selectively formed only on the die pad 25 side. Thereby, it is possible to enjoy the Cu diffusion suppressing effect on the die pad 25 side.
(2) Structure for suppressing bonding material (solder) from getting wet on side surface of semiconductor chip FIG. 9 is a schematic plan view of a semiconductor device 39 according to an embodiment of the present invention. 10 is a cross-sectional view (cross-sectional view taken along the line XX of FIG. 9) of the semiconductor device 39 of FIG. In FIG. 9 and FIG. 10, the same reference numerals are assigned to the components described in FIG. 6, and the description thereof is omitted.

半導体装置３９では、ダイパッド２５の表面に表面絶縁層４０が形成されている。表面絶縁層４０は、その中央部に開口４１を有する環状に形成されている。図９では、平面視四角形状のダイパッド２５の形状に合わせて、平面視四角環状に形成されている。
表面絶縁層４０の開口４１は、半導体チップ２３の平面サイズよりも小さく形成されている。この開口４１には、表面めっき層２８が埋め込まれている。表面めっき層２８は、上面が開口４１の開口端と同じ位置かそれよりも深い位置になるように形成されている。これにより、表面めっき層２８は、開口４１の周縁部の表面絶縁層４０上にオーバーラップしないようになっている。すなわち、半導体チップ２３の直下には、半導体チップ２３の平面サイズよりも小さい表面めっき層２８が形成されている。表面めっき層２８の周囲の領域は表面絶縁層４０で構成されおり、半導体チップ２３の周縁全体に対向している。 In the semiconductor device 39, the surface insulating layer 40 is formed on the surface of the die pad 25. The surface insulating layer 40 is formed in an annular shape having an opening 41 at the center thereof. In FIG. 9, it is formed in a quadrangular ring shape in plan view in accordance with the shape of the die pad 25 having a square shape in plan view.
The opening 41 of the surface insulating layer 40 is formed smaller than the planar size of the semiconductor chip 23. A surface plating layer 28 is embedded in the opening 41. The surface plating layer 28 is formed so that the upper surface is at the same position as the opening end of the opening 41 or at a deeper position. Thereby, the surface plating layer 28 does not overlap the surface insulating layer 40 at the peripheral edge of the opening 41. That is, a surface plating layer 28 smaller than the planar size of the semiconductor chip 23 is formed immediately below the semiconductor chip 23. A region around the surface plating layer 28 is composed of a surface insulating layer 40 and faces the entire periphery of the semiconductor chip 23.

表面絶縁層４０は、接合材２４（はんだ）の濡れ性が低い材料、たとえば、ポリイミド、エポキシ等の樹脂で構成されていてもよい。また、表面絶縁層４０の厚さは、たとえば、２０μｍ〜２００μｍであってよい。表面絶縁層４０を形成するには、たとえば、樹脂ペーストをダイパッド２５に塗布して熱処理するか、めっき工程の前処理として樹脂テープを貼ればよい。   The surface insulating layer 40 may be made of a material with low wettability of the bonding material 24 (solder), for example, a resin such as polyimide or epoxy. Moreover, the thickness of the surface insulating layer 40 may be 20 micrometers-200 micrometers, for example. In order to form the surface insulating layer 40, for example, a resin paste may be applied to the die pad 25 and heat-treated, or a resin tape may be applied as a pretreatment for the plating step.

半導体装置３９によれば、半導体チップ２３の直下における接合材２４の接合領域（この実施形態では、表面めっき層２８の表面領域）がチップサイズよりも小さく、平面視で半導体チップ２３の内方領域に収まっている。さらに、当該接合領域の周囲が、はんだ濡れ性が低い表面絶縁層４０で取り囲まれている。そのため、ダイパッド２５の表面において、半導体チップ２３の側部（周縁部）の直下領域およびその外方領域に接合材２４が濡れ難くなる。これにより、接合材２４を、断面視において、ダイパッド２５から半導体チップ２３へ向かって広がる逆テーパ形状に形成できるので、半導体チップ２３の側面２３Ｂに接合材２４が濡れ上がることを抑制することができる。その結果、半導体チップ２３−ダイパッド２５間にＣｕの拡散経路が形成されても、半導体チップ２３のＳｉとＣｕとの接触を抑制できるので、Ｃｕの合金化を抑制することができる。したがって、接合材２４によって半導体チップ２３を下方からしっかりと支持できるので、半導体チップ２３が撓んでクラック（図５のクラック１６参照）が発生することを防止することができる。
（３）半導体チップ（Ｓｉ）とＣｕとの接触を抑制する構造
図１１は、本発明の一実施形態に係る半導体装置４２の模式的な断面図である。図１２は、図１１の半導体装置１２の製造工程のダイシングに関連する工程を説明するための図である。図１１および図１２において、前述の図６で説明した構成要素については同一の参照符号を付し、その説明を省略する。 According to the semiconductor device 39, the bonding region of the bonding material 24 immediately below the semiconductor chip 23 (in this embodiment, the surface region of the surface plating layer 28) is smaller than the chip size, and the inner region of the semiconductor chip 23 in plan view. Is in the range. Furthermore, the periphery of the joining region is surrounded by a surface insulating layer 40 having low solder wettability. Therefore, on the surface of the die pad 25, the bonding material 24 is difficult to get wet in the region directly below the side portion (peripheral portion) of the semiconductor chip 23 and the outer region thereof. As a result, the bonding material 24 can be formed in a reverse taper shape that spreads from the die pad 25 toward the semiconductor chip 23 in a cross-sectional view, so that the bonding material 24 can be prevented from getting wet on the side surface 23B of the semiconductor chip 23. . As a result, even if a Cu diffusion path is formed between the semiconductor chip 23 and the die pad 25, contact between Si and Cu of the semiconductor chip 23 can be suppressed, and thus alloying of Cu can be suppressed. Therefore, since the semiconductor chip 23 can be firmly supported from below by the bonding material 24, it is possible to prevent the semiconductor chip 23 from being bent and generating a crack (see the crack 16 in FIG. 5).
(3) Structure for suppressing contact between semiconductor chip (Si) and Cu FIG. 11 is a schematic cross-sectional view of a semiconductor device 42 according to an embodiment of the present invention. 12 is a diagram for explaining a process related to dicing in the manufacturing process of the semiconductor device 12 of FIG. In FIG. 11 and FIG. 12, the same reference numerals are assigned to the components described in FIG. 6, and the description thereof is omitted.

半導体装置４２では、裏面メタル３１が、半導体チップ２３の側面２３Ｂにも形成されている。すなわち、裏面メタル３１は、半導体チップ２３の裏面２３Ａに形成された第１部分４３と、半導体チップ２３の側面２３Ｂに形成された本発明の側面金属層の一例としての第２部分４４とを含む。より具体的には、半導体チップ２３は、側面２３Ｂの裏面２３Ａ側に、内側に窪んだ段部４５（半導体チップ２３の裏面２３Ａおよび側面２３Ｂの両側に開放した段部）を有しており、第２部分４４は、その段部４５に入り込み、段部４５外の側面２３Ｂと面一に形成されている。   In the semiconductor device 42, the back metal 31 is also formed on the side surface 23 </ b> B of the semiconductor chip 23. That is, the back metal 31 includes a first portion 43 formed on the back surface 23A of the semiconductor chip 23 and a second portion 44 as an example of a side metal layer of the present invention formed on the side surface 23B of the semiconductor chip 23. . More specifically, the semiconductor chip 23 has an indented step 45 (steps opened on both sides of the back surface 23A and the side surface 23B of the semiconductor chip 23) on the back surface 23A side of the side surface 23B. The second portion 44 enters the step portion 45 and is formed flush with the side surface 23B outside the step portion 45.

そして、このような裏面メタル３１を形成するには、たとえば、図１２に示すように、ダイシングラインに沿ってウエハ４６をハーフカットすることによって溝４７を形成する。次に、スパッタや、めっきによって、ウエハ４６の裏面２３Ａ上の全体に裏面メタル３１の材料を形成する。その後、溝４７を形成したときに使用したブレードよりも狭い幅のブレードでウエハ４６を切断する。これにより、溝４７が分離されて段部４５となると共に、裏面メタル３１が当該段部４５に入り込んだ構成が得られる。   And in order to form such a back surface metal 31, for example, as shown in FIG. 12, a groove 47 is formed by half-cutting the wafer 46 along a dicing line. Next, the material of the back surface metal 31 is formed on the entire back surface 23A of the wafer 46 by sputtering or plating. Thereafter, the wafer 46 is cut with a blade having a narrower width than the blade used when the groove 47 is formed. Thereby, while the groove | channel 47 is isolate | separated and becomes the step part 45, the structure in which the back surface metal 31 entered the said step part 45 is obtained.

半導体装置４２によれば、半導体チップ２３の側面２３Ｂに接合材２４が濡れ上がっても、当該側面２３Ｂに裏面メタル３１の第２部分４４が形成されているため、半導体チップ２３のＳｉとＣｕとの接触を抑制することができる。これにより、Ｃｕの合金化を抑制することができる。その結果、半導体チップ２３−ダイパッド２５間にＣｕの拡散経路が形成されても、半導体チップ２３のＳｉとＣｕとの接触を抑制できるので、Ｃｕの合金化を抑制することができる。したがって、接合材２４によって半導体チップ２３を下方からしっかりと支持できるので、半導体チップ２３が撓んでクラック（図５のクラック１６参照）が発生することを防止することができる。   According to the semiconductor device 42, even if the bonding material 24 gets wet on the side surface 23B of the semiconductor chip 23, the second portion 44 of the back metal 31 is formed on the side surface 23B. Can be suppressed. Thereby, alloying of Cu can be suppressed. As a result, even if a Cu diffusion path is formed between the semiconductor chip 23 and the die pad 25, contact between Si and Cu of the semiconductor chip 23 can be suppressed, and thus alloying of Cu can be suppressed. Therefore, since the semiconductor chip 23 can be firmly supported from below by the bonding material 24, it is possible to prevent the semiconductor chip 23 from being bent and generating a crack (see the crack 16 in FIG. 5).

以上、本発明の実施形態を説明したが、本発明は他の形態で実施することもできる。
たとえば、前述の実施形態で示した構成は、異なる実施形態間で組み合わせることができる。具体的には、図１３の半導体装置４８は、図６の構成と図１０の構成とを組み合わせたものであり、図１４の半導体装置４９は、さらに図７の構成を追加したものである。また、図１５の半導体装置５０は、図６の構成と図１１の構成とを組み合わせたものであり、図１６の半導体装置５１は、図１０の構成と図１１の構成とを組み合わせたものである。 As mentioned above, although embodiment of this invention was described, this invention can also be implemented with another form.
For example, the configurations shown in the above-described embodiments can be combined between different embodiments. Specifically, the semiconductor device 48 in FIG. 13 is a combination of the configuration in FIG. 6 and the configuration in FIG. 10, and the semiconductor device 49 in FIG. 14 is a configuration in which the configuration in FIG. 7 is further added. 15 is a combination of the configuration of FIG. 6 and the configuration of FIG. 11, and the semiconductor device 51 of FIG. 16 is a combination of the configuration of FIG. 10 and the configuration of FIG. is there.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。   In addition, various design changes can be made within the scope of matters described in the claims.

２１ 半導体装置
２２ フレーム
２３ 半導体チップ
２４ 接合材
２５ ダイパッド
２６ リード
２７ ボンディングワイヤ
２８ 表面めっき層
２９ 表面めっき層
３０ 電極パッド
３１ 裏面メタル
３２ オーミックメタル
３３ バリアメタル
３４ 表面層
３５ 半導体装置
３６ 第２バリアメタル
３７ 第２バリアメタル
３８ 半導体装置
３９ 半導体装置
４０ 表面絶縁層
４１ 開口
４２ 半導体装置
４３ （裏面メタル）第１部分
４４ （裏面メタル）第２部分
４５ 段部
４６ ウエハ
４７ 溝
４８ 半導体装置
４９ 半導体装置
５０ 半導体装置
５１ 半導体装置 DESCRIPTION OF SYMBOLS 21 Semiconductor device 22 Frame 23 Semiconductor chip 24 Bonding material 25 Die pad 26 Lead 27 Bonding wire 28 Surface plating layer 29 Surface plating layer 30 Electrode pad 31 Back surface metal 32 Ohmic metal 33 Barrier metal 34 Surface layer 35 Semiconductor device 36 2nd barrier metal 37 Second barrier metal 38 Semiconductor device 39 Semiconductor device 40 Surface insulating layer 41 Opening 42 Semiconductor device 43 (Back metal) First portion 44 (Back metal) Second portion 45 Step portion 46 Wafer 47 Groove 48 Semiconductor device 49 Semiconductor device 50 Semiconductor Equipment 51 Semiconductor equipment

Claims (17)

Ｃｕ系ダイパッドと、
前記ダイパッド上の半導体チップと、
前記ダイパッドと前記半導体チップとの間の、Ｐｂ系接合材と、
前記半導体チップの裏面上の裏面金属層とを含み、
前記裏面金属層は、前記半導体チップの側面に形成された側面金属層を含む、半導体装置。 A Cu-based die pad;
A semiconductor chip on the die pad;
A Pb-based bonding material between the die pad and the semiconductor chip;
A back surface metal layer on the back surface of the semiconductor chip,
The back metal layer includes a side metal layer formed on a side surface of the semiconductor chip. 前記半導体チップは、前記側面の裏面側に、内側に窪んだ段部を有しており、
前記側面金属層は、前記段部に入り込み、前記段部外の前記側面と面一に形成されている、請求項１に記載の半導体装置。 The semiconductor chip has a stepped portion recessed inward on the back side of the side surface,
The semiconductor device according to claim 1, wherein the side metal layer enters the step portion and is flush with the side surface outside the step portion. 前記裏面金属層は、Ｃｕの拡散を抑制するためのバリア層を含む、請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the back metal layer includes a barrier layer for suppressing diffusion of Cu. 前記裏面金属層は、前記半導体チップの裏面に形成され、前記半導体チップとの間にオーミックコンタクトを形成するオーミック金属層を含み、
前記バリア層は、前記オーミック金属層上に積層されている、請求項３に記載の半導体装置。 The back surface metal layer is formed on the back surface of the semiconductor chip, and includes an ohmic metal layer that forms an ohmic contact with the semiconductor chip,
The semiconductor device according to claim 3, wherein the barrier layer is stacked on the ohmic metal layer. 前記オーミック金属層は、Ａｕを含む、請求項４に記載の半導体装置。   The semiconductor device according to claim 4, wherein the ohmic metal layer includes Au. 前記バリア層は、Ｔｉ、ＶおよびＣｒからなる群から選択される少なくとも一種を含む、請求項３〜５のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 3, wherein the barrier layer includes at least one selected from the group consisting of Ti, V, and Cr. 前記バリア層は、１０００Å〜２０００Åである、請求項３〜６のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 3, wherein the barrier layer has a thickness of 1000 to 2000 mm. 前記ダイパッド上の、Ｃｕの拡散を抑制するための第２バリア層をさらに含む、請求項１〜７のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, further comprising a second barrier layer on the die pad for suppressing Cu diffusion. 前記第２バリア層上に積層された表面めっき層をさらに含む、請求項８に記載の半導体装置。   The semiconductor device according to claim 8, further comprising a surface plating layer laminated on the second barrier layer. 前記第２バリア層は、ＮｉおよびＴｉからなる群から選択される少なくとも一種を含む、請求項８または９に記載の半導体装置。   The semiconductor device according to claim 8, wherein the second barrier layer includes at least one selected from the group consisting of Ni and Ti. 前記半導体チップの側部の直下における前記ダイパッド上に形成され、前記接合材の濡れ性が低い材料からなる表面絶縁層をさらに含む、請求項１〜８のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, further comprising a surface insulating layer formed on the die pad immediately below the side portion of the semiconductor chip and made of a material with low wettability of the bonding material. 前記表面絶縁層は、平面視において前記半導体チップよりも小さい開口を前記半導体チップの内方領域に有し、当該開口の周囲を前記表面絶縁層の材料部分が取り囲んでおり、
前記接合材は、前記開口と前記半導体チップの裏面との間に形成され、断面視において逆テーパ形状を有している、請求項１１に記載の半導体装置。 The surface insulating layer has an opening smaller than the semiconductor chip in a plan view in an inner region of the semiconductor chip, and a material portion of the surface insulating layer surrounds the opening.
The semiconductor device according to claim 11, wherein the bonding material is formed between the opening and the back surface of the semiconductor chip and has an inversely tapered shape in a cross-sectional view. 前記表面絶縁層の開口内の表面めっき層をさらに含む、請求項１２に記載の半導体装置。   The semiconductor device according to claim 12, further comprising a surface plating layer in an opening of the surface insulating layer. 前記表面絶縁層は、表面樹脂層を含む、請求項１１〜１３のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 11, wherein the surface insulating layer includes a surface resin layer. 前記半導体チップは、その裏面を形成するＳｉ基板を含む、請求項１〜１４のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor chip includes a Si substrate that forms a back surface thereof. 前記接合材は、２４２℃〜３４２℃の融点を有する高融点はんだを含む、請求項１〜１５のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the bonding material includes a high melting point solder having a melting point of 242 ° C. to 342 ° C. 前記接合材は、８５ｗｔ％以上のＰｂ、および１０ｗｔ％以下のＳｎを含む、請求項１〜１６のいずれか一項に記載の半導体装置。   17. The semiconductor device according to claim 1, wherein the bonding material includes Pb of 85 wt% or more and Sn of 10 wt% or less.
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* Cited by examiner, † Cited by third party
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5715432A (en) * 1980-07-01 1982-01-26 Mitsubishi Electric Corp Semiconductor element
JPH05182997A (en) * 1991-04-17 1993-07-23 Oki Electric Ind Co Ltd Formation method of block composed of glass or semiconductor and bonding method of block to metallic base
JPH05190725A (en) * 1992-01-09 1993-07-30 Kobe Steel Ltd Lead frame and semiconductor device
JPH07176664A (en) * 1993-10-25 1995-07-14 Toshiba Corp Semiconductor device and fabrication thereof
JPH07326701A (en) * 1994-05-31 1995-12-12 Kobe Steel Ltd Conductive material for electric-electronic part, lead frame and semiconductor integrated circuit using the same
JP2007081064A (en) * 2005-09-13 2007-03-29 Rohm Co Ltd Semiconductor device, manufacturing method thereof and substrate

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5715432A (en) * 1980-07-01 1982-01-26 Mitsubishi Electric Corp Semiconductor element
JPH05182997A (en) * 1991-04-17 1993-07-23 Oki Electric Ind Co Ltd Formation method of block composed of glass or semiconductor and bonding method of block to metallic base
JPH05190725A (en) * 1992-01-09 1993-07-30 Kobe Steel Ltd Lead frame and semiconductor device
JPH07176664A (en) * 1993-10-25 1995-07-14 Toshiba Corp Semiconductor device and fabrication thereof
JPH07326701A (en) * 1994-05-31 1995-12-12 Kobe Steel Ltd Conductive material for electric-electronic part, lead frame and semiconductor integrated circuit using the same
JP2007081064A (en) * 2005-09-13 2007-03-29 Rohm Co Ltd Semiconductor device, manufacturing method thereof and substrate

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