JP2016095366A - 表示装置およびその駆動方法 - Google Patents

Abstract

【課題】スイッチ素子の突抜け電圧による書き込電圧の変動が抑制された表示装置を提供する。【解決手段】表示装置の駆動方法は、駆動トランジスタ２０２のゲートに参照電圧を印加した状態でスイッチ２０５を導通状態かつスイッチ２０３を非導通状態とすることにより容量素子２１０に駆動トランジスタ２０２の閾値電圧を保持させる閾値電圧検出ステップと、スイッチ２０５を非導通状態かつスイッチ２０３を導通状態とすることにより容量素子２１０にデータ電圧を書込む書込みステップと、スイッチ２０５を導通状態とすることによりデータ電圧に応じた電流を有機ＥＬ素子２０１に流す発光ステップと、閾値電圧検出ステップの終了時刻と書込みステップの終了時刻との間に、駆動トランジスタ２０２のドレインとソースとが同電位となるまで、ドレインに蓄積されている電荷をソースへと引き抜く電荷引き抜きステップとを含む。【選択図】図７Ｂ

Description

本発明は、表示装置およびその駆動方法に関する。

電流駆動型の発光素子を用いた表示装置として、有機エレクトロルミネッセンス（ＥＬ）素子を用いた表示装置が知られている。この自発光する有機ＥＬ素子を用いた表示装置は、液晶を用いた表示装置に必要なバックライトが不要で装置の薄型化に最適である。また、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。また、有機ＥＬ素子は、各発光素子の輝度がそこに流れる電流値により制御される点で、液晶セルがそこに印加される電圧により制御されるのとは異なる。

有機ＥＬ素子を用いた表示装置では、通常、画素を構成する有機ＥＬ素子がマトリクス状に配置される。複数の走査線と複数のデータ線との交点にスイッチング薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を設け、このスイッチングＴＦＴに駆動トランジスタのゲート電極を接続し、選択した走査線を通じてこのスイッチングＴＦＴを導通状態（導通状態）にさせてデータ線からデータ信号電圧を駆動トランジスタに入力する。この駆動トランジスタによって有機ＥＬ素子を駆動するものをアクティブマトリクス型の有機ＥＬ表示装置と呼ぶ。

アクティブマトリクス型の有機ＥＬ表示装置では、高精度な画像表示を実現するため、映像信号を反映したデータ電圧を、画素回路に正確に書き込むことが必要となる。つまり、駆動トランジスタは、上記データ電圧に対応した駆動電流を発光素子に流すことで発光素子を所望の輝度で発光させるため、駆動トランジスタのゲート−ソース間に正確にデータ電圧を書き込むことが必要となる。

例えば、特許文献１では、駆動素子の移動度を補正することで、駆動素子のデバイス特性のばらつきを抑える方法が開示されている。具体的には、駆動電源Ｖｃｃ、駆動トランジスタＴｒｄ、および有機ＥＬ素子ＥＬが接続された駆動電流経路に、有機ＥＬ素子の発光および非発光を制御するスイッチ素子Ｔｒ４が存在し、データ電圧の書込み時においてデータ電圧が、駆動トランジスタＴｒｄのゲートに印加される。

特開２００８−３１０３５２号公報

しかしながら、特許文献１に開示された画素回路では、データ電圧の書込み時に、駆動トランジスタのドレイン側の寄生容量からソース側に放電される電荷量が、データ電圧の大きさおよびスイッチ素子の突抜け電圧により影響を受ける。このため、データ電圧書込み完了時の駆動トランジスタのドレイン電位が階調によって変動する。これにより、駆動トランジスタの発光時のゲート−ソース電圧が上記変動の影響を受け、データ電圧と駆動電流との関係を表すガンマカーブに歪みが生じる。また、上記歪みが発生する階調が面内分布を持つため、表示パネルに輝度ムラが生じる。

本発明は上記課題に鑑みてなされたものであり、ガンマカーブの歪みが抑制された表示装置およびその駆動方法を提供することを目的とする。

上記目的を達成するために、本発明の一態様に係る表示装置の駆動方法は、複数の表示画素が行列状に配置された表示部を有する表示装置の駆動方法であって、前記表示装置は、前記複数の表示画素に駆動電圧を供給するための駆動電源線と、画素列に対応して配置され、映像信号を反映したデータ電圧を前記複数の表示画素へ伝達する複数のデータ線とを備え、前記複数の表示画素の各々は、発光素子と、前記データ電圧に対応した電圧を保持するための容量素子と、前記電圧がゲート−ソース間に印加されることにより当該電圧に応じた電流を前記発光素子に流す駆動トランジスタと、第１ゲート電極、第２電極および第３電極を有し、前記第２電極が前記駆動電源線に接続され、前記第３電極が前記駆動トランジスタのソースおよびドレインの一方に接続され、前記駆動電源線と前記駆動トランジスタの導通および非導通を切り換える第１スイッチトランジスタと、第２ゲート電極、第４電極および第５電極を有し、前記第４電極が前記複数のデータ線のうち対応するデータ線に接続され、前記第５電極が前記容量素子に接続され、前記データ線と前記容量素子との導通および非導通を切り換える第２スイッチトランジスタとを備え、前記駆動トランジスタのゲートに参照電圧を印加した状態で、かつ前記第１スイッチトランジスタを導通状態かつ前記第２スイッチトランジスタを非導通状態とすることにより前記容量素子に前記駆動トランジスタの閾値電圧を保持させる閾値電圧検出ステップと、閾値電圧検出ステップの後、前記第１スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態とすることにより前記容量素子に前記データ電圧を書込む書込みステップと、前記書込みステップの後、前記第１スイッチトランジスタを導通状態とすることにより当該電圧に応じた電流を前記発光素子に流す発光ステップと、前記閾値電圧検出ステップの終了時点と書込みステップの終了時点との間に、前記駆動トランジスタの前記ソースおよびドレインの一方の電位とソースおよびドレインの他方の電位とが同電位となるまで、前記ソースおよびドレインの一方に蓄積されている電荷を前記ソースおよびドレインの他方へと引き抜く電荷引き抜きステップとを含むことを特徴とする。

本発明に係る表示装置の駆動方法によれば、閾値電圧検出ステップの終了時刻と書込みステップの終了時刻との間に、駆動トランジスタのソースとドレインとの電位が同電位となるまで、ソースおよびドレインの一方に蓄積されている電荷をソースおよびドレインの他方へと引き抜く。これにより、駆動トランジスタのソースおよびドレインの一方からゲートへの突抜け電圧のデータ電圧依存性が低減される。よって、書込み電圧の変動が抑制され、表示パネルの輝度ムラを抑制できる。

表示装置の全体構成を示す機能ブロック図である。 表示装置の画素回路構成の一例を示す図である。 表示装置の画素回路の動作タイミングチャートの一例である。 データ電圧と画素電流との関係を表すグラフである。 データ電圧が１．０Ｖの場合の、Ｖｔｈ検出期間の終了時点〜発光期間開始時点の画素回路の状態遷移図である。 データ電圧が２．６Ｖの場合の、Ｖｔｈ検出期間の終了時点〜発光期間開始時点の画素回路の状態遷移図である。 データ電圧が３．４Ｖの場合の、Ｖｔｈ検出期間の終了時点〜発光期間開始時点の画素回路の状態遷移図である。 データ電圧が４．０Ｖの場合の、Ｖｔｈ検出期間の終了時点〜発光期間開始時点の画素回路の状態遷移図である。 駆動トランジスタのドレイン電位の時間変化を表すグラフである。 階調特性と駆動トランジスタのゲート−ソース間電圧との関係を表すグラフである。 実施の形態１に係る閾値電圧検出期間終了時点での画素回路の状態図である。 実施の形態１に係る表示装置の動作タイミングチャートである。 実施の形態２に係る書込み期間における画素回路の状態図である。 実施の形態２に係る表示装置の動作タイミングチャートである。 実施の形態３に係る書込み期間における画素回路の状態図である。 実施の形態３に係る表示装置の動作タイミングチャートである。 実施の形態１〜３のいずれかに係る表示装置を内蔵した薄型フラットＴＶの外観図である。 表示装置の電源線の配置の一例を示す図である。 表示装置の電源線の配置の一例を示す図である。

（本発明の基礎となった知見）
本発明者は、「背景技術」の欄において記載した表示装置に関し、０−３．階調特性の歪みで後述するような問題が生じることを見出した。以下、図面を用いて本問題について説明する。

［０−１．表示装置の全体構成］
図１は、表示装置の全体構成を示す機能ブロック図である。表示装置１は、表示部２と、電源部３と、データ線駆動回路４０と、走査線駆動回路５０と、制御回路６０とを備える。

表示部２は、有機ＥＬ素子および当該有機ＥＬ素子を発光駆動するための回路素子を有する画素２０が行列状に配置されている。

電源部３は、表示部２の外周領域に配置された給電線３０から各画素２０に電源電圧を給電する。なお、給電線３０は、正電源電圧を伝達する正電圧給電線と、当該正電源電圧よりも低電位である負電源電圧を伝達する負電圧給電線とを有している。なお、給電線３０は、図１のように表示部２の外周部を包囲している必要はなく、例えば、表示部２の上下辺または左右辺に分割して配置されていてもよい。なお、給電線３０の電位は、正電圧給電線の電位より相対的に低ければよく、必ずしも負の電位である必要はない。

制御回路６０は、外部から入力された映像信号に基づいて、データ線駆動回路４０を制御するための制御信号Ｓ４を生成し、生成した制御信号Ｓ４をデータ線駆動回路４０へ出力する。また、制御回路６０は、入力される同期信号に基づいて走査線駆動回路５０を制御するための制御信号Ｓ５を生成し、当該生成した制御信号Ｓ５を走査線駆動回路５０へ出力する。

データ線駆動回路４０は、制御回路６０で生成された制御信号Ｓ４に基づいて、表示部２のデータ線を駆動する。より具体的には、データ線駆動回路４０は、映像信号および水平同期信号に基づいて、各画素回路に映像信号を反映したデータ電圧を出力する。

走査線駆動回路５０は、制御回路６０で生成された制御信号Ｓ５に基づいて、表示部２の走査線を駆動する。より具体的には、走査線駆動回路５０は、垂直同期信号および水平同期信号に基づいて、各画素回路に走査信号等を、少なくとも表示ライン単位で出力する。

［０−２．画素回路構成および駆動方法］
図２Ａは、表示装置の画素回路構成の一例を示す図である。また、図２Ｂは、表示装置の画素回路の動作タイミングチャートの一例である。図２Ａには、有機ＥＬ発光パネル上に行列状に配置された複数の画素のうちの一画素における回路が示されている。画素２０は、有機ＥＬ素子２０１と、駆動トランジスタ２０２と、スイッチ２０３〜２０６と、容量素子２１０とを備えた表示画素である。また、画素２０には、参照電源線２４と、ＥＬアノード電源線２１（Ｖｔｆｔ）と、ＥＬカソード電源線２２（Ｖｅｌ）と、初期化電源線２３（Ｖｉｎｉ）と、走査線９３と、参照電圧制御線９４と、初期化制御線９６と、発光制御線９５と、データ線２５とが配線されている。

図２Ａに示されように、スイッチ２０５および２０３を有する画素回路構成では、図３に示されたような、階調特性の歪みが発生する。

図３は、データ電圧と画素電流との関係を表すグラフである。同図の左側には、データ電圧Ｖｄａｔａ―画素電流Ｉｐｉｘ特性であるガンマカーブが示されており、右側には、データ電圧Ｖｄａｔａ―画素電流Ｉｐｉｘの微分値特性が示されている。ガンマカーブの特性を、微分により詳細に分析した右側のグラフでは、階調特性の歪み（領域Ｐ）が観測される。この歪みが発生する階調は表示パネル内でばらつくため、輝度ムラとなって表示品位を下げる原因となる。この歪みが発生する主要因として、駆動トランジスタ２０２のゲート−ドレイン間寄生容量を介した発光時の突上げ電圧量が表示階調により異なること、が挙げられる。

以下、図２Ｂの駆動タイミングチャート、図４Ａ〜図４Ｄの状態遷移図、図５の駆動トランジスタ２０２のドレイン電位の時間変化、および図６のガンマカーブと駆動トランジスタ２０２のゲート−ソース間電圧Ｖｇｓとの関係を参照しながら、上記歪みの発生原理について説明する。

［期間Ｔ２１］
図２Ｂに示すように、時刻ｔ０において、スイッチ２０６のみを導通状態として、駆動トランジスタ２０２のソース電位を安定させる（駆動トランジスタ２０２のソース電位を初期化電圧Ｖｉｎｉに設定する）。より具体的には、時刻ｔ０において、走査線駆動回路５０は、走査線９３と参照電圧制御線９４と発光制御線９５との電圧レベルをＬＯＷに維持しつつ、初期化制御線９６の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ０において、スイッチ２０３、スイッチ２０４およびスイッチ２０５は非導通状態（オフ状態）のままで、スイッチ２０６が導通状態（オン状態）にされる。なお初期化電圧Ｖｉｎｉは、電位差（Ｖｉｎｉ−Ｖｅｌ）が有機ＥＬ素子２０１の閾値電圧よりも小さくなるように設定されている。より望ましくは（Ｖｉｎｉ−Ｖｅｌ）＜０である。

このように、初期化制御線９６の動作により、スイッチ２０３、スイッチ２０４、スイッチ２０５およびスイッチ２０６のうちスイッチ２０６のみを導通とする期間Ｔ２１を設けることにより、駆動トランジスタ２０２のソース電位を初期化電源線２３の電圧Ｖｉｎｉにより短期間に設定することができる。また、容量素子２１０により、駆動トランジスタ２０２のゲート電位も、初期化電源線２３の電圧Ｖｉｎｉ＋前フレームでの発光時の駆動トランジスタ２０２のゲート−ソース間電圧に低下する。

この期間Ｔ２１を設ける理由は次の通りである。

表示装置１を構成する表示部２のサイズや１画素あたり（画素２０）のサイズが大きい場合に、有機ＥＬ素子２０１の容量が大きくなり、初期化電源線２３の配線時定数が大きくなることで、駆動トランジスタ２０２のソース電位を初期化電源線２３の電圧Ｖｉｎｉにすることに時間を要する。そのため、スイッチ２０６を先に導通させる期間Ｔ２１を設けることにより、駆動トランジスタ２０２のソース電位を初期化電源線２３の電圧Ｖｉｎｉにより短期間で設定（電圧Ｖｉｎｉを書き込み）することができる。

なお、参照電源線２４の電圧Ｖｒｅｆを駆動トランジスタ２０２のゲートに印加することも同様に時間を要する。しかし、電圧Ｖｒｅｆを充放電する時間に影響する要因は、容量素子２１０および参照電源線２４の配線時定数である。つまり、参照電源線２４と初期化電源線２３との配線時定数がほぼ同等であるが、有機ＥＬ素子２０１の容量＞容量素子２１０であり、容量比は、（有機ＥＬ素子２０１）／（容量素子２１０）が１．３〜９倍である。そのため、有機ＥＬ素子２０１を充電する（駆動トランジスタ２０２のソース電位に初期化電源線２３の電圧Ｖｉｎｉを書き込む）方が容量素子２１０を充電する（駆動トランジスタ２０２のゲート電位に参照電源線２４の電圧Ｖｒｅｆを書き込む）よりも時間がかかる。

また、期間Ｔ２１において、スイッチ２０６のみを導通させスイッチ２０４の導通を遅らせる利点としては次のようなものもある。

すなわち、期間Ｔ２１において、駆動トランジスタ２０２のソース電位に初期化電源線２３の電圧Ｖｉｎｉを書き込む期間を設けることで参照電源線２４の電圧Ｖｒｅｆを駆動トランジスタ２０２のゲートに書き込む負荷を軽くすることができる利点がある。つまり、期間Ｔ２１を設けることで、駆動トランジスタ２０２のゲート電位を低い電位に設定することができ、参照電源線２４は画素２０に充電するための電流（電圧）を供給するのみでよくなる。換言すると、参照電源線２４の電圧Ｖｒｅｆが有機ＥＬ素子２０１を充電するための電圧として用いられないため、参照電源線２４の負荷が軽くなるという利点がある。

さらに、参照電源線２４の負荷をより軽くするために、初期化電源線２３を、ＥＬアノード電源線２１および参照電源線２４と直交する方向に配置されているとしてもよい。以下、この場合について図を用いて説明する。

図１１および図１２は、表示装置の電源線の配置の一例を示す図である。

以下では、参照電源線２４、ＥＬアノード電源線２１、ＥＬカソード電源線２２および初期化電源線２３を電源線とも称する。

例えば図１１に示すように、表示パネル６上に、４本の電源線をすべて縦方向に引くとしてもよい。しかし、この場合、表示部２の外周およびドライバＩＣ５１を備える走査線駆動回路５０のフレキ部分５２での抵抗を下げることが難しい。

それに対して、例えば図１２に示すように、表示パネル６Ａ上に、４本の電源線のうち１本の電源線を横に引く（つまり、他の３本の電源線と直交するように配置されること）。これにより、表示部２の外周とドライバＩＣ５１Ａおよび５１Ｂとを備える走査線駆動回路５０のフレキ部分５３、５４で１電源線あたりの端子数および配線幅を太くすることができ、電圧ドロップによる電力損失を小さくできる。

横に引く１本の電源線としては、上述したように、初期化電源線２３を選ぶとよい。すなわち、初期化電源線２３を他の３本の電源線と直交するように配置される１本の電源線とすればよい。

より具体的には、画素２０に必要な電源線は４種類あるが、電源線が表示パネル６Ａの外部に引き出される場合には、配線抵抗による電圧ドロップが生じる。そのため、この電圧ドロップを抑えるために、表示パネル６Ａの消費電力に影響する参照電源線２４およびＥＬカソード電源線２２を、図１２の縦方向（データ線の方向）に引き出すとよい。また、電源の揺れが直接表示輝度に影響する参照電源線２４も、図１２の縦方向（データ線の方向）に引き出すとよい。参照電源線２４が縦方向に配置されると、参照電源線２４が充放電する容量素子２１０の数は、期間Ｔ２２〜Ｔ２４の長さに対応した画素数となるので、負荷となる容量の数が小さくなり充放電が容易となる。

一方、初期化電源線２３は、１水平走査期間で、有機ＥＬ素子２０１を１行分同時に充電する必要があるため、特に時定数が大きく、充放電に時間がかかるため、図１２の横方向（データ線と直交する方向）に引き出すとよい。それにより、初期化電源線２３の配線幅を太くすることができるので、初期化電源線２３の配線遅延を少なくでき、より早く駆動トランジスタ２０２のソース電位を安定させることができる。

なお、図１１および図１２では、走査線駆動回路５０の一部として、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）で形成されたフレキ部分５２、５３、５４を一例に図示されているが、それに限らない。ＣＯＦ（Ｃｈｉｐ ｏｎ Ｆｉｌｍ）またはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）で形成されていてもよくドライバＩＣ５１等を表示パネル６または６Ａ上に搭載したＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）で形成されているとしてもよい。また、図１１および図１２では、表示パネル６または６Ａの片側にのみ形成されている例を示しているが、それに限らず両側からの給電される構成でもよい。

また、後述する期間Ｔ２４（閾値補償動作時）においては、参照電源線２４は画素２０から電流を引き込むことが要求されるため、期間Ｔ２１を設けることで、たとえ期間Ｔ２１で参照電源線２４から画素２０に対して電流の供給（双方向）を十分に行えなくとも、期間Ｔ２４において画素２０間で電荷を再配分できるので所望の動作が実現できるようになる。つまり、期間Ｔ２１を設けることで、参照電源線２４の電源能力が高くなくても画素２０を駆動できる。

また、表示装置１を構成する表示部２のサイズが大きい場合には、電源線は、表示部２の端から中央に引き回された配線抵抗により電圧ドロップの問題が生じるが、期間２１と設けることで、期間Ｔ２４において画素２０間で電荷やり取りが可能となるため、電圧ドロップを抑制できる。つまり、期間Ｔ２１を設けることで、参照電源線２４の配線幅を小さくできる。

このように、スイッチ２０６のみを導通状態（オン状態）に切り換えて、先に駆動トランジスタ２０２のソース電位を安定させる期間Ｔ２１を設ける。それにより、表示部２の電力消費と表示部２の輝度変動の影響とを小さくしつつ、期間Ｔ２１以降の期間Ｔ２２の総時間を短くすることができる。

なお、図１２を用いて、初期化電源線２３がＥＬアノード電源線２１および参照電源線２４と直交する方向に配置されている場合について説明したが、それに限らない。参照電源線２４がＥＬアノード電源線２１および初期化電源線２３と直交する方向に配置されているとしてもよい。

この場合、表示部２の外部（パネル外部）への電源線の引き出しが、参照電源線２４とそれ以外で異なる方向に引き出されることから、パネル外部への電源引き出し配線を太くすることができ、表示部２の周辺から外部電源回路までの参照電源線２４の抵抗を小さく設計することが容易となる。それにより、抵抗による電圧ドロップによる電源変動の影響を受けにくくなり、均一性の高い表示が実現可能となる。

［期間Ｔ２２］
図２Ｂに示す時刻ｔ１〜時刻ｔ２の期間Ｔ２２は、駆動トランジスタ２０２の閾値電圧補償を行うために駆動トランジスタ２０２を導通状態とし、ドレイン電流を流すのに必要な電圧を駆動トランジスタ２０２のゲート−ソース間に印加する初期化期間である。

具体的には、時刻ｔ１において、走査線駆動回路５０は、走査線９３と発光制御線９５の電圧レベルをＬＯＷに維持し、初期化制御線９６の電圧レベルをＨＩＧＨに維持しつつ、参照電圧制御線９４の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ１において、スイッチ２０３およびスイッチ２０５は非導通状態（オフ状態）、かつ、スイッチ２０６が導通状態（オン状態）のままで、スイッチ２０４が導通状態（オン状態）にされる。

これにより、駆動トランジスタ２０２のゲート電位が参照電源線２４の電圧Ｖｒｅｆに設定される。ここで、スイッチ２０６が導通状態であるから、駆動トランジスタ２０２のソース電位は初期化電源線２３の電圧Ｖｉｎｉに設定されている。すなわち、駆動トランジスタ２０２は、参照電源線２４の電圧Ｖｒｅｆおよび初期化電源線２３の電圧Ｖｉｎｉが印加される。

なお、期間Ｔ２２は、駆動トランジスタ２０２のゲートおよび駆動トランジスタ２０２のソース電位が、所定電位になるまでの長さ（時間）に設定される。

また、上述したように、駆動トランジスタ２０２のゲート−ソース間電圧は、閾値補正動作を行うのに必要な初期ドレイン電流を確保できる電圧に設定されることが必要である。そのため、参照電源線２４の電圧Ｖｒｅｆと初期化電源線２３の電圧Ｖｉｎｉの電位差は駆動トランジスタ２０２の最大閾値電圧よりも大きな電圧に設定される。また、電圧Ｖｒｅｆおよび電圧Ｖｉｎｉは、有機ＥＬ素子２０１に電流が流れないように、電圧Ｖｉｎｉ＜（電圧Ｖｅｌ＋有機ＥＬ素子２０１の順方向電流閾値電圧）、および、Ｖｒｅｆ＜（電圧Ｖｅｌ＋有機ＥＬ素子２０１の順方向電流閾値電圧＋駆動トランジスタ２０２の閾値電圧）、となるように設定される。

［期間Ｔ２３］
図２Ｂに示す時刻ｔ２〜時刻ｔ３の期間Ｔ２３は、スイッチ２０６とスイッチ２０５とが同時に導通状態とならないようにするための期間である。

より具体的には、時刻ｔ２において、走査線駆動回路５０は、走査線９３と発光制御線９５の電圧レベルをＬＯＷに維持し、参照電圧制御線９４の電圧レベルをＨＩＧＨに維持しつつ、初期化制御線９６の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ２において、スイッチ２０３およびスイッチ２０５は非導通状態（オフ状態）、かつ、スイッチ２０４が導通状態（オン状態）のままで、スイッチ２０６が非導通状態（オフ状態）にされる。

このように、初期化制御線９６の動作によりスイッチ２０６を非導通とする期間Ｔ２３を設けることにより、期間Ｔ２３がなければスイッチ２０６とスイッチ２０５とが同時に導通状態となり、スイッチ２０５、駆動トランジスタ２０２、および、スイッチ２０６を介して、ＥＬアノード電源線２１と初期化電源線２３との間に貫通電流が流れてしまうのを防止することができる。

なお、この時の貫通電流は、駆動トランジスタ２０２が閾値補償動作を行うのに十分な電流となるため、駆動トランジスタ２０２の閾値電圧が小さい場合には最高階調以上の電流が流れることも想定される。

ＥＬアノード電源線２１は、発光期間において有機ＥＬ素子２０１に流れる電流に対応して、電圧降下が少ないように太く配線されているため、期間Ｔ２３での貫通電流があっても、電圧変動の影響が少ない。一方、初期化電源線２３については、駆動トランジスタ２０２のソースを所定電位に充電できればよく、電流が必要でない配線のため、ＥＬアノード電源線２１ほど太く配線されない。しかし、貫通電流が発生すると、ＥＬアノード電源線２１の配線抵抗により電圧降下がおき、電圧降下量が大きくなることから、駆動トランジスタ２０２のソースの所定の電位が印加できなくなる場合も考えられる。初期化電源線２３の配線幅を太くすればよいが、配線幅を太くしないで良い方法として、本開示のように期間Ｔ２３を設ける（挿入する）方法がある。期間Ｔ２３を挿入する（設ける）ことにより、上述したように、初期化電源線２３に流れる電流を少なくすることができるので、細い配線であっても駆動トランジスタ２０２のソースに所定電圧を印加することができる。

［期間Ｔ２４］
次に、図２Ｂの時刻ｔ３〜時刻ｔ４の期間Ｔ２４は、駆動トランジスタ２０２の閾値電圧を補償する閾値補償期間である。

具体的には、時刻ｔ３において、走査線駆動回路５０は、走査線９３および初期化制御線９６の電圧レベルをＬＯＷ、参照電圧制御線９４の電圧レベルをＨＩＧＨに維持し、発光制御線９５の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ３において、スイッチ２０３およびスイッチ２０６は非導通状態（オフ状態）に、かつ、スイッチ２０４は導通状態（オン状態）に維持されつつ、スイッチ２０５が導通状態（オン状態）にされる。

ここで、電圧は、初期化期間（期間Ｔ２２）で上述したように設定されているので、有機ＥＬ素子２０１には電流が流れない。駆動トランジスタ２０２は、ＥＬアノード電源線２１の電圧Ｖｔｆｔによりドレイン電流が供給されるが、それとともに駆動トランジスタ２０２のソース電位が変化する。言い換えると、駆動トランジスタ２０２は、ＥＬアノード電源線２１の電圧Ｖｔｆｔにより供給されるドレイン電流がほぼ０となる点まで駆動トランジスタ２０２のソース電位が変化する。

このように、駆動トランジスタ２０２のゲート電極に参照電源線２４の電圧Ｖｒｅｆを入力した状態で、スイッチ２０５を導通状態（オン状態）にすると、駆動トランジスタ２０２の閾値補償動作を開始することができる。

そして、期間Ｔ２４の終了時（時刻ｔ４）には、駆動トランジスタ２０２のゲートと駆動トランジスタ２０２のソースとの電位差（駆動トランジスタ２０２のゲート−ソース間電圧）は駆動トランジスタ２０２の閾値に相当する電位差となっており、この電圧は容量素子２１０に保持（記憶）される。

［期間Ｔ２５］
図２Ｂに示す時刻ｔ４〜時刻ｔ５の期間Ｔ２５は、閾値補償動作を終了させるための期間である。

より具体的には、走査線駆動回路５０は、走査線９３および初期化制御線９６の電圧レベルをＬＯＷ、参照電圧制御線９４の電圧レベルをＨＩＧＨに維持し、発光制御線９５の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ４において、スイッチ２０３およびスイッチ２０６は非導通状態（オフ状態）に、かつ、スイッチ２０４は導通状態（オン状態）に維持されつつ、スイッチ２０５が非導通状態（オフ状態）にされる。

このようにして、発光制御線９５の動作によりスイッチ２０５を非導通とする期間Ｔ２５を設けることにより、駆動トランジスタ２０２経由で、ＥＬアノード電源線２１から駆動トランジスタ２０２のソースへの電流の供給をなくすことができ、閾値補償動作を確実に終了させてから次の動作を行うことができる。

［期間Ｔ２６］
図２Ｂに示す時刻ｔ５〜時刻ｔ６の期間Ｔ２６は、スイッチ２０４を非導通状態（オフ状態）にすることで、データ線２５を介して供給されたデータ電圧と参照電源線２４の電圧Ｖｒｅｆとが同時に駆動トランジスタ２０２のゲートに印加されるのを防止する期間である。

具体的には、時刻ｔ５において、走査線駆動回路５０は、走査線９３と初期化制御線９６と発光制御線９５との電圧レベルをＬＯＷに維持しつつ、参照電圧制御線９４の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ５において、スイッチ２０３、スイッチ２０６およびスイッチ２０５は非導通状態（オフ状態）のままで、スイッチ２０４が非導通状態（オフ状態）にされる。

このように、参照電圧制御線９４の動作によりスイッチ２０４をさらに非導通とし、スイッチ２０３およびスイッチ２０４が非導通状態（オフ状態）となる期間Ｔ２６を設けることで、データ線２５を介してスイッチ２０３から供給されるデータ電圧と、参照電源線２４の電圧Ｖｒｅｆとが駆動トランジスタ２０２のゲートに同時に印加されるのを防止することができる。

なお、スイッチ２０４とスイッチ２０５とを同時に非導通状態（オフ状態）にし、期間Ｔ２５および期間Ｔ２６は一つにまとめてもよい。

期間Ｔ２５および期間Ｔ２６と２段階にわける場合には、以下に説明する利点がある。すなわち、期間Ｔ２５および期間Ｔ２６を設けることで、駆動トランジスタ２０２のゲート電位である駆動トランジスタ２０２のゲート電位が不定となる期間をなるべく短くし、不定期間中で発生する恐れのある電位変動を抑え、映像信号に基づいた表示がより正確にできる。

また、階調表示は期間Ｔ２６の最後（時刻ｔ６）の駆動トランジスタ２０２のゲート電位と、データ線２５で入力されるデータ電圧（映像信号）の書き込み完了時（時刻ｔ２７）の駆動トランジスタ２０２のゲート電位との電位差によって行われるため、期間Ｔ２６における駆動トランジスタ２０２のゲート電位変動は少ないほうが好ましい。理想的には、期間Ｔ２４において駆動トランジスタ２０２のゲートに参照電源線２４の電圧Ｖｒｅｆが印加され、期間Ｔ２５においては駆動トランジスタ２０２のゲート電位が保持されることから、電位差（データ電圧−電圧Ｖｒｅｆ）に基づいて有機ＥＬ素子２０１の表示輝度が決まる。

なお、（データ電圧−電圧Ｖｒｅｆ）の電位差を正確に反映させるには、期間Ｔ２６はなるべく短い方がよい。

また、発光制御線９５に接続されるスイッチ２０５は駆動トランジスタ２０２のドレイン側に接続されている。スイッチ２０５をｎ型トランジスタで形成した場合、スイッチ２０５のオン抵抗は高くなりやすく、オン抵抗による電圧ドロップは、表示部２の消費電力に影響する。そのため、できる限りスイッチ２０５のオン抵抗を下げて形成する。一般的にはスイッチ２０５のチャネルサイズを大きくしたり、発光制御線９５のオン制御電圧を高くしたりするなどでオン抵抗を下げる方法が知られているが、いずれの方法であっても発光制御線９５の立下り時間を長くする方向となってしまう。

そこで、以下に示す実施の形態では、参照電圧制御線９４に対して先に発光制御線９５を立ち下げる期間Ｔ２５を設けることにより、駆動トランジスタ２０２のゲートの電圧が不安定となる期間を短くすることができる、つまり、立下り時間を短くすることができる。

［期間Ｔ２７］
次に、図２Ｂの時刻ｔ６〜時刻ｔ７の期間Ｔ２７は、データ線２５から表示階調に応じた映像信号電圧（データ電圧）を画素２０にスイッチ２０３を介して取り込み、容量素子２１０に書き込む書込期間である。

具体的には、時刻ｔ６において、走査線駆動回路５０は、初期化制御線９６、参照電圧制御線９４および発光制御線９５の電圧レベルをＬＯＷに維持しつつ、走査線９３の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ６において、スイッチ２０４とスイッチ２０６とスイッチ２０５は非導通状態（オフ状態）に維持されつつ、スイッチ２０３が導通状態（オン状態）にされる。

これにより、容量素子２１０には、閾値補償期間で記憶された駆動トランジスタ２０２の閾値電圧Ｖｔｈに加えて、データ電圧と参照電源線２４の電圧Ｖｒｅｆとの電圧差が、（容量２１１の静電容量）／（容量２１１の静電容量＋容量素子２１０の静電容量）倍されて、記憶（保持）される。スイッチ２０５が非導通状態にあるため、駆動トランジスタ２０２はドレイン電流を流さない。そのため、駆動トランジスタ２０２のソース電位は期間Ｔ２７の間で大きく変化することはない。なお、容量２１１は、有機ＥＬ素子２０１が有する寄生容量であってもよいし、容量素子２１０のようにＴＦＴ工程で形成してもよい。

大画面化（表示部２のサイズが大きくなる）、かつ、画素２０の数が増加するのに伴い、画素２０に映像信号を書き込むための期間（水平走査期間）が短くなる。大画面化に伴い走査線９３配線時定数も増加するため、水平走査期間の短縮とあわせて、所定の階調電圧を画素２０に書き込むことが難しくなる。

そこで、以下に示す実施の形態では、図２Ｂに示すように、限られた時間で映像信号（データ電圧）を取り込むために、スイッチ２０３を導通させる時間（期間Ｔ２７）を増加させている。また、以下に示す実施の形態では、走査線９３の波形なまりがあっても、所定の映像信号（データ電圧）がデータ線２５に入力される前に走査線９３が立ち上がりを完了させて、スイッチ２０３が導通状態（オン状態）となるようにしている。これは期間Ｔ２７での駆動トランジスタ２０２のソース電位変動が大きく発生しないためである。

これにより、走査線９３の負荷（配線時定数）が大きく、立ち上がりに時間がかかるような大画面、高画素数の表示部２であっても確実に書き込むことができる。

なお、このように駆動させることから、走査線９３の配線幅をより細くすることもできる。その場合、配線幅を細くした分を容量素子２１０の大きさ（容量）を拡大することに用いて、表示性能を上げるとしてもよい。

表示性能は、容量素子２１０が小さいと、駆動トランジスタ２０２のドレインゲート間寄生容量と容量素子２１０と容量２１１が直列になっている関係から、ＥＬカソード電源線２２の変動により、容量素子２１０に書き込まれている電荷量が変化するという問題が顕著となる。そのため、表示性能は、寄生容量と蓄積容量（容量素子２１０の静電容量）の比率が重要であり、蓄積容量／寄生容量＞＞１が好ましい。

このように、期間Ｔ２７（書込期間）では、データ電圧（映像信号電圧）および駆動トランジスタ２０２の閾値電圧に応じた電圧が容量素子２１０に記憶（保持）される。

［期間Ｔ２８］
図２Ｂに示す時刻ｔ７〜時刻ｔ８の期間Ｔ２８は、スイッチ２０３を確実に非導通にさせるための期間である。

より具体的には、時刻ｔ７において、走査線駆動回路５０は、参照電圧制御線９４と初期化制御線９６と発光制御線９５の電圧レベルをＬＯＷに維持しつつ、走査線９３の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ７において、スイッチ２０４、スイッチ２０６およびスイッチ２０５は非導通状態（オフ状態）のままで、スイッチ２０３が非導通状態（オフ状態）にされる。

これにより、続く期間Ｔ２９（発光期間）においてスイッチ２０５が導通状態（オン状態）にするまえにスイッチ２０３を確実に非導通状態（オフ状態）にすることができる。

期間Ｔ２８を設けず、スイッチ２０５とスイッチ２０３とが同時に導通状態（オン状態）になってしまった場合、駆動トランジスタ２０２のドレイン電流により、駆動トランジスタ２０２のソース電位が上昇する一方で、駆動トランジスタ２０２のゲート電位はデータ電圧となることから、駆動トランジスタ２０２のゲート−ソース間電圧が小さくなってしまう。この場合には、所望の輝度に比べて少ない輝度で発光してしまうという問題となる。これを防止するため、本実施の形態では、期間Ｔ２８を設けてスイッチ２０３が非導通であることを確保してから、続く期間Ｔ２９においてスイッチ２０５を導通状態にする。

［期間Ｔ２９］
次に、図２Ｂに示す時刻ｔ８〜時刻ｔ９の期間Ｔ２９は、発光期間である。

具体的には、時刻ｔ８において、走査線駆動回路５０は、走査線９３、参照電圧制御線９４および初期化制御線９６の電圧レベルをＬＯＷに維持しつつ、発光制御線９５の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ８において、スイッチ２０３、スイッチ２０４およびスイッチ２０６は非導通状態（オフ状態）に維持されつつ、スイッチ２０５が導通状態（オン状態）にされる。

このように、スイッチ２０５を導通状態（オン状態）にさせることで、容量素子２１０に蓄えられた電圧に応じて駆動トランジスタ２０２に有機ＥＬ素子２０１に電流を供給し有機ＥＬ素子２０１を発光させることができる。

［期間Ｔ３０］
図２Ｂに示す時刻ｔ９〜時刻ｔ０の期間Ｔ３０は、すべてのスイッチを非導通状態として、駆動トランジスタ２０２のゲートおよび駆動トランジスタ２０２のソース電位を、期間Ｔ２１で必要な電圧に近い電位まで変化させるための期間である。

より具体的には、時刻ｔ９において、走査線駆動回路５０は、走査線９３と参照電圧制御線９４と初期化制御線９６の電圧レベルをＬＯＷに維持しつつ、発光制御線９５の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ９において、スイッチ２０３、スイッチ２０４、スイッチ２０６は非導通状態（オフ状態）のままで、さらにスイッチ２０５が非導通状態（オフ状態）にされる。

このようにすることで、期間Ｔ２９と期間Ｔ２１の間に期間Ｔ３０を設けることで、電源線による電流の充放電なしに、駆動トランジスタ２０２のゲートおよび駆動トランジスタ２０２のソース電位を、期間Ｔ２１で必要な電圧に近い電位まで変化させることができる。

より具体的には、駆動トランジスタ２０２のソースは、期間Ｔ３０において、ＥＬカソード電源線２２の電圧Ｖｅｌ＋有機ＥＬ素子２０１の閾値電圧に収束する。また、駆動トランジスタ２０２のゲートは、期間Ｔ３０において、駆動トランジスタ２０２のソースの電圧＋容量素子２１０に記憶された電位となる。

つまり、期間Ｔ２１の開始時点（時刻ｔ０）では、期間Ｔ２９の終了時点（時刻ｔ９）に比べ、有機ＥＬ素子２０１の発光時電圧―閾値電圧分だけ低くできる。

この電位低下により、期間Ｔ２１での初期化電源線２３の電圧Ｖｉｎｉと参照電源線２４の電圧Ｖｒｅｆによる充放電作業の負荷が軽くなる。

以上のようなシーケンスにより、画素２０は、階調表示を行う。

なお、制御回路６０は、表示部２を構成する他の画素２０についても、同様の駆動方法を線順次に行う。

以上、表示パネルのサイズが大きい場合でも高精度な画像表示を可能とする駆動方法および表示装置を実現することができる。

より具体的には、例えば、制御回路６０は、複数の画素２０の各々において，スイッチ２０５（第１スイッチ）およびスイッチ２０３（第２スイッチ）が非導通、かつ、スイッチ２０４（第３スイッチ）およびスイッチ２０６（第４スイッチ）が導通に切り換えられて駆動トランジスタ２０２が初期化される期間Ｔ２２（初期化期間）を実行する。また、制御回路６０は、スイッチ２０５（第１スイッチ）およびスイッチ２０４（第３スイッチ）が導通、かつ、スイッチ２０３（第２スイッチ）およびスイッチ２０６（第４スイッチ）が非導通に切り換えられて駆動トランジスタ２０２の閾値電圧が補償される期間Ｔ２４（閾値電圧補償期間）を実行する。

また、例えば、制御回路６０は、複数の画素２０の各々において、期間Ｔ２２（初期化期間）の前にスイッチ２０６（第４スイッチ）のみ導通に切り換えることで期間Ｔ２１を開始させ、スイッチ２０４（第３スイッチ）を導通に切り換えることで期間Ｔ２１に続く期間Ｔ２２（初期化期間）を開始させる。

また、例えば、制御回路６０は、複数の画素２０の各々において、期間Ｔ２１の前にスイッチ２０５（第１スイッチ）を非導通に切り換えることで、有機ＥＬ素子２０１を発光させる期間を終了させて、スイッチ２０５（第１スイッチ）、スイッチ２０４（第３スイッチ）、スイッチ２０３（第２スイッチ）およびスイッチ２０６（第４スイッチ）が非導通に切り換えられた後の期間Ｔ３０を開始し、スイッチ２０６（第４スイッチ）を導通に切り換えることで期間Ｔ３０に続く期間Ｔ２１を開始する。

また、制御回路６０は、複数の画素２０の各々において、期間Ｔ２４（閾値電圧補償期間）内で、スイッチ２０５（第１スイッチ）を非導通に切り換えることで、期間Ｔ２４（閾値電圧補償期間）を終了させて期間Ｔ２４（閾値電圧補償期間）に続く期間Ｔ２５を開始し、期間Ｔ２５の終了後に、スイッチ２０３（第２スイッチ）が導通に、かつ、スイッチ２０５（第１スイッチ）、スイッチ２０４（第３スイッチ）およびスイッチ２０６（第４スイッチ）が非導通に切り換えられた後の期間であって容量素子２１０に電圧を書き込む期間Ｔ２７（書込期間）を開始する。

また、例えば、制御回路６０は、複数の画素２０の各々において、期間Ｔ２５内で、スイッチ２０４（第３スイッチ）を非導通に切り換えることで、期間Ｔ２５を終了させて期間Ｔ２５に続く期間Ｔ２６を開始し、期間Ｔ２６内で、スイッチ２０３（第２スイッチ）を導通に切り換えることで、期間Ｔ２６を終了させて期間Ｔ２６に続く期間Ｔ２７（書込期間）を開始する。

以上のように、表示パネルのサイズが大きい場合でも高精度な画像表示を可能とする駆動方法および表示装置を実現することができる。

上述したように、期間Ｔ２１〜Ｔ３０は、１フレームに相当し、初期化期間、Ｖｔｈ検出期間、書込み期間、および発光期間で構成される。

［０−３．階調特性の歪み］
階調特性の歪みは、上述したＶｔｈ検出期間の終了時点〜発光期間開始時点の動作に起因して発生する。また、上記歪みが発生する領域Ｐは、データ電圧Ｖｄａｔａの中域にて発生する。以下、データ電圧Ｖｄａｔａの低域（Ｖｄａｔａ＝１．０Ｖ、１．５Ｖ）、中域（Ｖｄａｔａ＝２．６Ｖ、３．４Ｖ）、高域（Ｖｄａｔａ＝４．０Ｖ、５．０Ｖ）、に分けて説明する。なお、ここでは、全階調を表現するデータ電圧の電圧範囲を０Ｖ（最低輝度）〜１０Ｖ（最高輝度）としている。また、ＥＬアノード電源電圧（Ｖｔｆｔ）＝１６Ｖ、および参照電圧（Ｖｒｅｆ）＝１．５Ｖとし、駆動トランジスタ２０２の閾値電圧Ｖｔｈを１Ｖと想定している。

［Ｖｄａｔａ＝１．０Ｖ］
図４Ａは、データ電圧が１．０Ｖの場合の、Ｖｔｈ検出期間の終了時点〜発光期間開始時点の画素回路の状態遷移図である。

まず、Ｖｔｈ検出終了（ｔ４）直前において（図４ＡのＡ）、スイッチ２０５および２０４が導通状態であるので、駆動トランジスタ２０２のドレイン電位ＶＤ＝１６Ｖ、ゲート電位ＶＧ＝１．５Ｖ、およびソース電位ＶＳ＝０．５Ｖとなっている。

次に、時刻ｔ４において（図４ＡのＢ）、スイッチ２０５を非導通としたことに伴い、ドレイン電位ＶＤは１６Ｖ→７Ｖへと低下する。これは、スイッチ２０５の突下げによるものである。具体的には、発光制御線９５に印加されたオフ電圧（−３Ｖ）が、スイッチ２０５のゲート−ソース間に存在する寄生容量Ｃｅｎｂを介して駆動トランジスタ２０２のドレインノードへと突き抜けることによるものである。

次に、時刻ｔ５において（図４ＡのＣ）、スイッチ２０４を非導通としたことに伴い、ゲート電位ＶＧは１．５Ｖ→０．３Ｖへと低下する。これは、スイッチ２０４の突下げによるものである。具体的には、参照電圧制御線９４に印加されたオフ電圧（−３Ｖ）が、スイッチ２０４のゲート−ソース間に存在する寄生容量を介して駆動トランジスタ２０２のゲートノードへと突き抜けることによるものである。

次に、時刻ｔ６において（図４ＡのＤ）、スイッチ２０３を導通させたことに伴い、ゲート電位ＶＧは０．３Ｖ→１．５Ｖへと増加する。これは、スイッチ２０３の突上げによるものである。具体的には、走査線９３に印加されたオン電圧（＋２０Ｖ）が、スイッチ２０３のゲート−ソース間に存在する寄生容量を介して駆動トランジスタ２０２のゲートノードへと突き抜けることによるものである。

次に、期間Ｔ２７において（図４ＡのＥ）、データ電圧Ｖｄａｔａ＝１．０Ｖが駆動トランジスタ２０２のゲートノードに印加されたことに伴い、ゲート電位ＶＧは１．０Ｖとなる。また、ドレイン電位ＶＤは、７Ｖ→６．７Ｖへと低下する。これは、第１には、ゲート電位ＶＧが、駆動トランジスタ２０２のゲート−ドレイン間に存在する寄生容量Ｃｄｒｖを介して駆動トランジスタ２０２のドレインノードへと突き抜けることによるものである。また、第２には、ゲート電位ＶＧ＝１．０Ｖであるので、駆動トランジスタ２０２が非導通状態となり、駆動トランジスタ２０２のドレイン電極からソース電極への電荷抜けがほぼ無い状態となることによるものである。

次に、時刻ｔ７において（図４ＡのＦ）、スイッチ２０３を非導通としたことに伴い、ゲート電位ＶＧは１Ｖ→０．１Ｖへと低下する。これは、スイッチ２０３の突下げによるものである。具体的には、走査線９３に印加されたオフ電圧（−３Ｖ）が、スイッチ２０３のゲート−ソース間に存在する寄生容量を介して駆動トランジスタ２０２のゲートノードへと突き抜けることによるものである。また、同時に、ドレイン電位ＶＤは、６．７Ｖ→６．４Ｖへと低下する。これは、ゲート電位ＶＧが、駆動トランジスタ２０２のゲート−ドレイン間に存在する寄生容量Ｃｄｒｖを介して駆動トランジスタ２０２のドレインノードへと突き抜けることによるものである。

次に、時刻ｔ８において（図４ＡのＧ）、スイッチ２０５を導通させたことに伴い、ドレイン電位ＶＤは、ＥＬアノード電源電圧Ｖｔｆｔ（１６Ｖ）へと増加する。

上記回路動作により、Ｖｄａｔａ＝１．０Ｖを書込んだ場合、時刻ｔ７→ｔ８でのドレイン電位ＶＤの変動量は、１６Ｖ−６．４Ｖ＝９．６Ｖである。これに伴い、ゲート電位ＶＧは１．０Ｖとなる。これは、ドレイン電位ＶＤが、駆動トランジスタ２０２のゲート−ドレイン間に存在する寄生容量Ｃｄｒｖを介して駆動トランジスタ２０２のゲートノードへと突き抜けることによるものである。

［Ｖｄａｔａ＝１．５Ｖ］
データ電圧Ｖｄａｔａ＝１．５Ｖの場合の状態遷移については図示していないが、図４Ａを用いてその差異点を説明する。

Ｖｔｈ検出終了（ｔ４）直前（図４ＡのＡ）〜時刻ｔ６（図４ＡのＤ）まではデータ電圧によらず、図４Ａと同様の回路状態となる。

次に、期間Ｔ２７において（状態Ｅ）、データ電圧Ｖｄａｔａ＝１．５Ｖが駆動トランジスタ２０２のゲートノードに印加されたことに伴い、ゲート電位ＶＧは１．５Ｖとなる。また、ドレイン電位ＶＤは、７Ｖ→６．７Ｖへと低下する。これは、第１には、ゲート電位ＶＧが、駆動トランジスタ２０２のゲート−ドレイン間に存在する寄生容量Ｃｄｒｖを介して駆動トランジスタ２０２のドレインノードへと突き抜けることによるものである。また、第２には、ゲート電位ＶＧ＝１．５Ｖであるので、駆動トランジスタ２０２が非導通状態となり、駆動トランジスタ２０２のドレイン電極からソース電極への電荷抜けがほぼ無い状態となることによるものである。

次に、時刻ｔ７において（状態Ｆ）、スイッチ２０３を非導通としたことに伴い、ゲート電位ＶＧは１．５Ｖ→０．６Ｖへと低下する。これは、スイッチ２０３の突下げによるものである。具体的には、走査線９３に印加されたオフ電圧（−３Ｖ）が、スイッチ２０３のゲート−ソース間に存在する寄生容量を介して駆動トランジスタ２０２のゲートノードへと突き抜けることによるものである。また、同時に、ドレイン電位ＶＤは、６．７Ｖ→６．４Ｖへと低下する。これは、ゲート電位ＶＧが、駆動トランジスタ２０２のゲート−ドレイン間に存在する寄生容量Ｃｄｒｖを介して駆動トランジスタ２０２のドレインノードへと突き抜けることによるものである。

次に、時刻ｔ８において（状態Ｇ）、スイッチ２０５を導通させたことに伴い、ドレイン電位ＶＤは、ＥＬアノード電源電圧Ｖｔｆｔ（１６Ｖ）へと増加する。

上記回路動作により、Ｖｄａｔａ＝１．５Ｖを書込んだ場合、時刻ｔ７→ｔ８でのドレイン電位ＶＤの変動量は、１６Ｖ−６．４Ｖ＝９．６Ｖである。

データ電圧Ｖｄａｔａが１．０Ｖおよび１．５Ｖの場合には、期間Ｔ２７（状態Ｅ）において駆動トランジスタ２０２が導通状態とならず駆動トランジスタ２０２のドレイン電極からソース電極へと電荷が抜けない。これにより、時刻ｔ７でのドレイン電位ＶＤは、いずれの場合も６．４Ｖとなる。

ここで、時刻ｔ７→ｔ８でのドレイン電位変動量ΔＶＤによるゲート電位突き上げ量ΔＶＧは、以下の式１で表される。

上記式１において、Ｃｓは容量素子２１０の静電容量であり、ＣｄｒｖＤは駆動トランジスタ２０２のゲート−ドレイン間に発生する寄生容量であり、ＣｄｒｖＳは駆動トランジスタ２０２のゲート−ソース間に発生する寄生容量である。Ｖｄａｔａ＝１．０Ｖおよび１．５Ｖの場合において、ドレイン電位変動量ΔＶＤによるゲート電位突き上げ量ΔＶＧは、上記式３に各容量値（Ｃｓ＝０．５ｐＦ、ＣｄｒｖＤ＝ＣｄｒｖＳ＝０．０５６ｐＦ）およびΔＶＤ＝９．６Ｖを代入すると、ΔＶＧ＝０．８８Ｖとなる。

［Ｖｄａｔａ＝２．６Ｖ］
図４Ｂは、データ電圧が２．６Ｖの場合の、Ｖｔｈ検出期間の終了時点〜発光期間開始時点の画素回路の状態遷移図である。

Ｖｔｈ検出終了（ｔ４）直前（図４ＢのＡ）〜時刻ｔ６（図４ＢのＤ）まではデータ電圧によらず、図４Ａと同様の回路状態となる。

次に、期間Ｔ２７において（図４ＢのＥ）、データ電圧Ｖｄａｔａ＝２．６Ｖが駆動トランジスタ２０２のゲートノードに印加されたことに伴い、ゲート電位ＶＧは２．６Ｖとなる。また、ドレイン電位ＶＤは、７Ｖ→６Ｖへと低下する。これは、ゲート電位ＶＧ＝２．６Ｖであるので、駆動トランジスタ２０２が導通状態となり、駆動トランジスタ２０２のドレイン電極からソース電極への電荷抜けが発生することによるものである。

次に、時刻ｔ７において（図４ＢのＦ）、スイッチ２０３を非導通としたことに伴い、ゲート電位ＶＧは２．６Ｖ→１．４Ｖへと低下する。これは、スイッチ２０３の突下げによるものである。具体的には、走査線９３に印加されたオフ電圧（−３Ｖ）が、スイッチ２０３のゲート−ソース間に存在する寄生容量を介して駆動トランジスタ２０２のゲートノードへと突き抜けることによるものである。また、同時に、ドレイン電位ＶＤは、６Ｖ→５．７Ｖへと低下する。これは、ゲート電位ＶＧが、駆動トランジスタ２０２のゲート−ドレイン間に存在する寄生容量Ｃｄｒｖを介して駆動トランジスタ２０２のドレインノードへと突き抜けることによるものである。

次に、時刻ｔ８において（図４ＢのＧ）、スイッチ２０５を導通させたことに伴い、ドレイン電位ＶＤは、ＥＬアノード電源電圧Ｖｔｆｔ（１６Ｖ）へと増加する。

上記回路動作により、Ｖｄａｔａ＝２．６Ｖを書込んだ場合、時刻ｔ７→ｔ８でのドレイン電位ＶＤの変動量は、１６Ｖ−５．７Ｖ＝１０．３Ｖである。

データ電圧Ｖｄａｔａが２．６Ｖの場合には、期間Ｔ２７（状態Ｅ）において駆動トランジスタ２０２が導通状態となりドレイン電極からソース電極へと電荷が抜け始める。これにより、時刻ｔ７でのドレイン電位ＶＤは、５．７Ｖとなる。

Ｖｄａｔａ＝２．６Ｖの場合において、ドレイン電位変動量ΔＶＤによるゲート電位突き上げ量ΔＶＧは、上記式３に駆動トランジスタ２０２の各容量値およびΔＶＤ＝１０．３Ｖを代入すると、ΔＶＧ＝０．９４Ｖとなる。

［Ｖｄａｔａ＝３．４Ｖ］
図４Ｃは、データ電圧が３．４Ｖの場合の、Ｖｔｈ検出期間の終了時点〜発光期間開始時点の画素回路の状態遷移図である。

Ｖｔｈ検出終了（ｔ４）直前（図４ＣのＡ）〜時刻ｔ６（図４ＣのＤ）まではデータ電圧によらず、図４Ａと同様の回路状態となる。

次に、期間Ｔ２７において（図４ＣのＥ）、データ電圧Ｖｄａｔａ＝３．４Ｖが駆動トランジスタ２０２のゲートノードに印加されたことに伴い、ゲート電位ＶＧは３．４Ｖとなる。また、ドレイン電位ＶＤは、７Ｖ→４．６Ｖへと低下する。これは、ゲート電位ＶＧ＝３．４Ｖであるので、駆動トランジスタ２０２が導通状態となり、駆動トランジスタ２０２のドレイン電極からソース電極への電荷抜けが発生することによるものである。

次に、時刻ｔ７において（図４ＣのＦ）、スイッチ２０３を非導通としたことに伴い、ゲート電位ＶＧは３．４Ｖ→２．２Ｖへと低下する。これは、スイッチ２０３の突下げによるものである。具体的には、走査線９３に印加されたオフ電圧（−３Ｖ）が、スイッチ２０３のゲート−ソース間に存在する寄生容量を介して駆動トランジスタ２０２のゲートノードへと突き抜けることによるものである。また、同時に、ドレイン電位ＶＤは、４．６Ｖ→４．３Ｖへと低下する。これは、ゲート電位ＶＧが、駆動トランジスタ２０２のゲート−ドレイン間に存在する寄生容量Ｃｄｒｖを介して駆動トランジスタ２０２のドレインノードへと突き抜けることによるものである。

次に、時刻ｔ８において（図４ＣのＧ）、スイッチ２０５を導通させたことに伴い、ドレイン電位ＶＤは、ＥＬアノード電源電圧Ｖｔｆｔ（１６Ｖ）へと増加する。

上記回路動作により、Ｖｄａｔａ＝３．４Ｖを書込んだ場合、時刻ｔ７→ｔ８でのドレイン電位ＶＤの変動量は、１６Ｖ−４．３Ｖ＝１１．７Ｖである。

データ電圧Ｖｄａｔａが３．４Ｖの場合には、期間Ｔ２７（状態Ｅ）において駆動トランジスタ２０２が導通状態となり、Ｖｄａｔａ＝２．６Ｖの場合よりもドレイン電極からソース電極への電荷抜け量が多い。これにより、時刻ｔ７でのドレイン電位ＶＤは、４．３Ｖとなる。

Ｖｄａｔａ＝３．４Ｖの場合において、ドレイン電位変動量ΔＶＤによるゲート電位突き上げ量ΔＶＧは、上記式３に駆動トランジスタ２０２の各容量値およびΔＶＤ＝１１．７Ｖを代入すると、ΔＶＧ＝１．０７Ｖとなる。

［Ｖｄａｔａ＝４．０Ｖ］
図４Ｄは、データ電圧が４．０Ｖの場合の、Ｖｔｈ検出期間の終了時点〜発光期間開始時点の画素回路の状態遷移図である。

Ｖｔｈ検出終了（ｔ４）直前（図４ＤのＡ）〜時刻ｔ６（図４ＤのＤ）まではデータ電圧によらず、図４Ａと同様の回路状態となる。

次に、期間Ｔ２７において（図４ＤのＥ）、データ電圧Ｖｄａｔａ＝４．０Ｖが駆動トランジスタ２０２のゲートノードに印加されたことに伴い、ゲート電位ＶＧは４．０Ｖとなる。また、ドレイン電位ＶＤは、７Ｖ→１Ｖへと低下する。これは、ゲート電位ＶＧ＝４．０Ｖであるので、駆動トランジスタ２０２が導通状態となり、駆動トランジスタ２０２のドレイン電極からソース電極への電荷抜けが発生することによるものである。

次に、時刻ｔ７において（図４ＤのＦ）、スイッチ２０３を非導通としたことに伴い、ゲート電位ＶＧは４Ｖ→２．８Ｖへと低下する。これは、スイッチ２０３の突下げによるものである。具体的には、走査線９３に印加されたオフ電圧（−３Ｖ）が、スイッチ２０３のゲート−ソース間に存在する寄生容量を介して駆動トランジスタ２０２のゲートノードへと突き抜けることによるものである。また、同時に、ドレイン電位ＶＤは、１Ｖ→０．５Ｖへと低下する。これは、ゲート電位ＶＧが、駆動トランジスタ２０２のゲート−ドレイン間に存在する寄生容量Ｃｄｒｖを介して駆動トランジスタ２０２のドレインノードへと突き抜けることによるものである。

次に、時刻ｔ８において（図４ＤのＧ）、スイッチ２０５を導通させたことに伴い、ドレイン電位ＶＤは、ＥＬアノード電源電圧Ｖｔｆｔ（１６Ｖ）へと増加する。

上記回路動作により、Ｖｄａｔａ＝４．０Ｖを書込んだ場合、時刻ｔ７→ｔ８でのドレイン電位ＶＤの変動量は、１６Ｖ−０．５Ｖ＝１５．５Ｖである。

データ電圧Ｖｄａｔａが４．０Ｖの場合には、期間Ｔ２７（状態Ｅ）において駆動トランジスタ２０２が導通状態となり、Ｖｄａｔａ＝３．４Ｖの場合よりもドレイン電極からソース電極への電荷抜け量が多い。これにより、時刻ｔ７でのドレイン電位ＶＤは、０．５Ｖとなる。

［Ｖｄａｔａ＝５．０Ｖ］
データ電圧Ｖｄａｔａ＝５．０Ｖの場合の状態遷移については図示していないが、図４Ｄを用いてその差異点を説明する。

Ｖｔｈ検出終了（ｔ４）直前（状態Ａ）〜時刻ｔ６（状態Ｄ）まではデータ電圧によらず、図４Ｄと同様の回路状態となる。

次に、期間Ｔ２７において（状態Ｅ）、データ電圧Ｖｄａｔａ＝５．０Ｖが駆動トランジスタ２０２のゲートノードに印加されたことに伴い、ゲート電位ＶＧは５．０Ｖとなる。また、ドレイン電位ＶＤは、７Ｖ→１Ｖへと低下する。これは、ゲート電位ＶＧ＝５．０Ｖであるので、駆動トランジスタ２０２が導通状態となり、駆動トランジスタ２０２のドレイン電極からソース電極への電荷抜けが発生することによるものである。

次に、時刻ｔ７において（状態Ｆ）、スイッチ２０３を非導通としたことに伴い、ゲート電位ＶＧは５Ｖ→３．８Ｖへと低下する。これは、スイッチ２０３の突下げによるものである。具体的には、走査線９３に印加されたオフ電圧（−３Ｖ）が、スイッチ２０３のゲート−ソース間に存在する寄生容量を介して駆動トランジスタ２０２のゲートノードへと突き抜けることによるものである。また、同時に、ドレイン電位ＶＤは、１Ｖ→０．５Ｖへと低下する。これは、ゲート電位ＶＧが、駆動トランジスタ２０２のゲート−ドレイン間に存在する寄生容量Ｃｄｒｖを介して駆動トランジスタ２０２のドレインノードへと突き抜けることによるものである。

次に、時刻ｔ８において（状態Ｇ）、スイッチ２０５を導通させたことに伴い、ドレイン電位ＶＤは、ＥＬアノード電源電圧Ｖｔｆｔ（１６Ｖ）へと増加する。

上記回路動作により、Ｖｄａｔａ＝５．０Ｖを書込んだ場合、時刻ｔ７→ｔ８でのドレイン電位ＶＤの変動量は、１６Ｖ−０．５Ｖ＝１５．５Ｖである。

データ電圧Ｖｄａｔａが５．０Ｖの場合には、期間Ｔ２７（状態Ｅ）において駆動トランジスタ２０２が導通状態となり、ドレイン電極からソース電極への電荷抜けが発生するが、Ｖｄａｔａ＝４．０Ｖ以上の場合は、駆動トランジスタ２０２のドレインノードに溜まった電荷が全て抜けきっているので、ドレイン電位ＶＤは０．５Ｖで一定となる。

Ｖｄａｔａ＝４．０Ｖおよび５．０Ｖの場合において、ドレイン電位変動量ΔＶＤによるゲート電位突き上げ量ΔＶＧは、上記式３に駆動トランジスタ２０２の各容量値およびΔＶＤ＝１５．５Ｖを代入すると、いずれの場合もΔＶＧ＝１．４１Ｖとなる。

図５は、駆動トランジスタのドレイン電位の時間変化を表すグラフである。同図において、横軸は１フレームにおける閾値電圧検出期間の終了時（ｔ５）〜発光期間の終了時（ｔ９）までを表している。データ電圧の書込み直前である時刻ｔ６（Ｓｃａｎ−Ｔｒ ＯＮ）では、ドレイン電位ＶＤは、いずれのデータ電圧においても７Ｖとなっている。その後、データ電圧Ｖｄａｔａの大きさ（階調レベル）により、書込み終了時点（ｔ７）でのドレイン電位ＶＤは０．５Ｖ〜６．４Ｖの間で変化する。つまり、階調により駆動トランジスタ２０２を介して抜ける電荷量が変わるため、書込み後のドレイン電位ＶＤが異なる。

図６は、階調特性と駆動トランジスタのゲート−ソース間電圧との関係を表すグラフである。

非発光領域（Ｖｄａｔａ＝１．０Ｖ、１．５Ｖ）では、駆動トランジスタ２０２のドレインからソースへ電荷が抜けないので、ドレイン電圧変動量ΔＶＤは９．６Ｖで一定であり、ゲート電圧突き上げ量ΔＶＧは０．８７Ｖで一定である。

これに対して、遷移領域（Ｖｄａｔａ＝２．６Ｖ、３．４Ｖ）では、データ電圧が大きくなるほど駆動トランジスタ２０２のドレインからソースへの電荷抜けが多くなるので、Ｖｄａｔａに連動してドレイン電圧変動量ΔＶＤは大きくなる。これに伴い、ゲート電圧突き上げ量ΔＶＧも大きくなり、ゲート電位ＶＧもその分大きくなる。これにより、階調カーブの傾きが大きくなる。

また、安定領域（Ｖｄａｔａ＝４．０Ｖ、５．０Ｖ）では、駆動トランジスタ２０２のドレインからソースへの電荷抜けが変化しないので、ドレイン電圧変動量ΔＶＤおよびゲート電圧突き上げ量ΔＶＧが一定となる。これにより、階調カーブの傾きが低下する。遷移領域と安定領域との境界において、階調カーブの傾きが変わることにより、歪みが発生する。

以上のように、（１）駆動トランジスタ２０２のドレイン側に発光を制御するスイッチ２０５が存在し、（２）スイッチ２０５をデータ書込み時に非導通とし発光時に導通させ、（３）データ書込み時にデータ電圧が駆動トランジスタ２０２のゲートに印加される、特徴を有する画素回路では、データ書込み時に駆動トランジスタ２０２のドレイン側の寄生容量からソース側に放電される電荷量が、データ電圧およびスイッチの突抜け電圧に影響を受ける。このため、データ書込み完了時のドレイン電位ＶＤが階調によって変動し、それにより、発光開始時の駆動トランジスタ２０２のゲート−ソース間電圧Ｖｇｓの変動量が変化して、階調特性（ガンマカーブ）に歪みが生じることを、発明者らは見出した。また、上記歪みが発生する階調は、面内分布を有する。なぜなら、第１には、スイッチを導通、非導通とした際に、各制御線から駆動トランジスタ２０２のゲートおよびドレインに突き抜ける電圧は、走査線駆動回路５０からの距離に応じて異なるためである。第２には、期間Ｔ２７において（状態Ｅ）、駆動トランジスタ２０２が導通状態となる期間が、データ線駆動回路４０、および走査線駆動回路５０からの距離に応じて異なるため、駆動トランジスタ２０２のドレイン電極からソース電極へ抜ける電荷量も異なるためである。このため、表示部において輝度ムラが発生する問題を有する。

上記の課題は、特にスタガ型または逆スタガ型構造の様なセルフアライメント構造を取らないトランジスタにおいて顕著である。セルフアライメント構造を取らないトランジスタにおいては、チャネル領域を確実にゲート電極で覆うために、マスクのアライメントずれ量や各層のエッチング後退量を考慮して、ゲート電極とドレイン電極またはソース電極とをオーバーラップさせる構造を取ることが一般的である。そのため、スイッチ２０５のゲート−ソース間に存在する寄生容量Ｃｅｎｂや、駆動トランジスタ２０２のゲート−ドレイン間に存在する寄生容量Ｃｄｒｖが大きくなり、データ書込み時に駆動トランジスタ２０２のドレイン側の寄生容量からソース側に放電される電荷量の影響を受けやすいと言う特徴がある。スタガ型または逆スタガ型構造を取るトランジスタとしては、アモルファスシリコントランジスタや、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）などの酸化物半導体が代表的である。

このような問題を解決するために、本発明の一態様に係る表示装置の駆動方法は、複数の表示画素が行列状に配置された表示部を有する表示装置の駆動方法であって、前記表示装置は、前記複数の表示画素に駆動電圧を供給するための駆動電源線と、画素列に対応して配置され、映像信号を反映したデータ電圧を前記複数の表示画素へ伝達する複数のデータ線とを備え、前記複数の表示画素の各々は、発光素子と、前記データ電圧に対応した電圧を保持するための容量素子と、前記電圧がゲート−ソース間に印加されることにより当該電圧に応じた電流を前記発光素子に流す駆動トランジスタと、第１ゲート電極、第２電極および第３電極を有し、前記第２電極が前記駆動電源線に接続され、前記第３電極が前記駆動トランジスタのソースおよびドレインの一方に接続され、前記駆動電源線と前記駆動トランジスタの導通および非導通を切り換える第１スイッチトランジスタと、第２ゲート電極、第４電極および第５電極を有し、前記第４電極が前記複数のデータ線のうち対応するデータ線に接続され、前記第５電極が前記容量素子に接続され、前記データ線と前記容量素子との導通および非導通を切り換える第２スイッチトランジスタとを備え、前記駆動トランジスタのゲートに参照電圧を印加した状態で、かつ前記第１スイッチトランジスタを導通状態かつ前記第２スイッチトランジスタを非導通状態とすることにより前記容量素子に前記駆動トランジスタの閾値電圧を保持させる閾値電圧検出ステップと、閾値電圧検出ステップの後、前記第１スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態とすることにより前記容量素子に前記データ電圧を書込む書込みステップと、前記書込みステップの後、前記第１スイッチトランジスタを導通状態とすることにより当該電圧に応じた電流を前記発光素子に流す発光ステップと、前記閾値電圧検出ステップの終了時点と書込みステップの終了時点との間に、前記駆動トランジスタの前記ソースおよびドレインの一方の電位とソースおよびドレインの他方の電位とが同電位となるまで、前記ソースおよびドレインの一方に蓄積されている電荷を前記ソースおよびドレインの他方へと引き抜く電荷引き抜きステップとを含むことを特徴とする。

本態様によれば、閾値電圧検出ステップの終了時刻と書込みステップの終了時刻との間に、駆動トランジスタのソースとドレインとの電位が同電位となるまで、ソースおよびドレインの一方に蓄積されている電荷をソースおよびドレインの他方へと引き抜く。これにより、駆動トランジスタのソースおよびドレインの一方からゲートへの突抜け電圧のデータ電圧依存性が低減される。よって、書込み電圧の変動が抑制され、表示パネルの輝度ムラを抑制できる。

また、前記電荷引き抜きステップでは、前記閾値電圧検出ステップの後、前記第１スイッチトランジスタを非導通状態とし、かつ、前記駆動トランジスタのゲートに前記参照電圧を印加した状態を維持することにより、前記駆動トランジスタの前記ソースおよびドレインの一方の電位とソースおよびドレインの他方の電位とが同電位となるまで、前記ソースおよびドレインの一方に蓄積されている電荷を前記ソースおよびドレインの他方へと引き抜いてもよい。

これにより、閾値電圧検出ステップの終了時点で駆動トランジスタを導通状態で維持したまま、書込みステップの開始前までに、駆動トランジスタのソースとドレインとの電位が同電位となるまで、ソースおよびドレインの一方に蓄積されている電荷をソースおよびドレインの他方へと引き抜く。これにより、駆動トランジスタのソースおよびドレインの一方からゲートへの突抜け電圧が低減される。

また、前記電荷引き抜きステップを、前記閾値電圧検出ステップよりも長く実行してもよい。

これにより、駆動トランジスタのソースおよびドレインの一方に蓄積されている電荷を、駆動トランジスタのソースおよびドレインの他方へと放電させる期間を長く確保することが可能となる。よって、駆動トランジスタのソースおよびドレインの一方からゲートへの突抜け電圧のデータ電圧依存性を精度よく低減できる。

また、前記電荷引き抜きステップを、前記書込みステップが実行される期間内に実行してもよい。

これにより、書込みステップの期間内に、駆動トランジスタのソースおよびドレインの一方に蓄積されている電荷を、駆動トランジスタのソースおよびドレインの他方へと放電させる。よって、書込み電圧の変動が抑制され、表示パネルの輝度ムラを抑制できる。

また、前記書込みステップは、前記閾値電圧検出ステップの後、前記第１スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態とし、前記データ線から前記容量素子に所定の電圧を印加することにより、前記駆動トランジスタの前記ソースおよびドレインの一方の電位とソースおよびドレインの他方の電位とが同電位となるまで、前記ソースおよびドレインの一方に蓄積されている電荷を前記ソースおよびドレインの他方へと引き抜く前記電荷引き抜きステップと、前記電荷引き抜きステップの後、前記第１スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態としたままで前記容量素子に前記データ電圧を書込むデータ電圧書込みステップとを含んでもよい。

これにより、書込み期間において、データ電圧が書き込まれる前に、駆動トランジスタのソースおよびドレインの一方に蓄積されている電荷を、駆動トランジスタのソースおよびドレインの他方へと放電させる。よって、書込み電圧の変動が抑制され、表示パネルの輝度ムラを抑制できる。

また、前記所定の電圧は、最大階調を表す電圧であってもよい。

これにより、全階調範囲における書込み電圧の変動が抑制され、表示パネルの輝度ムラを抑制できる。

また、前記書込みステップは、行順次走査における単位水平走査期間内に実行されてもよい。

これにより、書込み期間内に、最大階調を表す電圧とデータ電圧とを印加する必要があるので、データ線を倍速駆動させる必要はあるものの、駆動トランジスタのソースおよびドレインの一方に蓄積されている電荷を放電させるための期間を別途設ける必要がない。よって、発光デューティー比などを制限させずに書込み電圧の変動を抑制できる。

また、前記書込みステップは、前記電荷引き抜きステップを複数行に対して同時に実施した後に、前記データ電圧書込みステップを前記複数行の各行に対して１行ずつ実施してもよい。

これにより、複数（Ｎ）の水平走査期間内に、１回のプレ書込みとＮ行分のデータ書込みとを行えばよいので、データ線の駆動周波数は、（１＋Ｎ）／Ｎ＜２となり、倍速駆動よりも駆動周波数を遅くすることが出来る。プレ書込みを同時に行う行数Ｎを増やすほど、データ線の駆動周波数を遅くすることが出来るので、データ線駆動回路の消費電力を低減したい場合などに有効である。

また、前記駆動トランジスタ、前記第１スイッチトランジスタおよび前記第２スイッチトランジスタは、スタガ型または逆スタガ型構造を有してもよい。

また、前記駆動トランジスタ、前記第１スイッチトランジスタおよび前記第２スイッチトランジスタは、アモルファスシリコンまたは酸化物半導体で構成されてもよい。

上述したスタガ型または逆スタガ型構造の様なセルフアライメント構造を取らないトランジスタにおいて、特に、書込み電圧の変動の抑制効果が顕著である。

また、前記複数の表示画素の各々は、さらに、前期参照電圧を伝達する参照電源線と前記容量素子との導通および非導通を切り換える第３スイッチトランジスタを備え、前記閾値電圧検出ステップでは、前記第１スイッチトランジスタおよび前記第３スイッチトランジスタを導通状態かつ前記第２スイッチトランジスタを非導通状態とすることにより前記容量素子に前記駆動トランジスタの閾値電圧を保持させ、前記書込みステップでは、前記閾値電圧検出ステップの後、前記第１スイッチトランジスタおよび前記第３スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態とすることにより前記容量素子に前記データ電圧を書込んでもよい。

また、前記電荷引き抜きステップでは、前記閾値電圧検出ステップの後、前記第１スイッチトランジスタを非導通状態とし、かつ、前記第３スイッチトランジスタを導通状態に維持した状態とすることにより、前記駆動トランジスタの前記ソースおよびドレインの一方の電位とソースおよびドレインの他方の電位とが同電位となるまで、前記ソースおよびドレインの一方に蓄積されている電荷を前記ソースおよびドレインの他方へと引き抜いてもよい。

また、前記書込みステップは、閾値電圧検出ステップの後、前記第１スイッチトランジスタおよび前記第３スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態とし、前記データ線から前記容量素子に所定の電圧を印加することにより、前記駆動トランジスタの前記ソースおよびドレインの一方の電位とソースおよびドレインの他方の電位とが同電位となるまで、前記ソースおよびドレインの一方に蓄積されている電荷を前記ソースおよびドレインの他方へと引き抜く前記電荷引き抜きステップと、前記電荷引き抜きステップの後、前記第１スイッチトランジスタおよび前記第３スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態としたままで前記容量素子に前記データ電圧を書込むデータ電圧書込みステップとを含んでもよい。

また、前記複数の表示画素の各々は、さらに、初期化電圧を伝達する初期化電源線と前記容量素子との導通および非導通を切り換える第４スイッチトランジスタを備え、前記表示装置の駆動方法は、さらに、前記閾値電圧検出ステップの前に、前記第１スイッチトランジスタおよび前記第２スイッチトランジスタを非導通状態かつ前記第３スイッチトランジスタおよび前記第４スイッチトランジスタを導通状態とすることにより、前記駆動トランジスタを導通状態とすることで初期化期間を開始する初期化ステップを含み、前記初期化ステップの前において、前記第１スイッチトランジスタ、前記第２スイッチトランジスタ、前記第３スイッチトランジスタおよび前記第４スイッチトランジスタのうち前記第４スイッチトランジスタのみを導通状態に切り換えることで第１期間を開始し、前記初期化ステップにおいて、前記第３スイッチトランジスタを導通状態に切り換えることで前記第１期間に続く前記初期化期間を開始してもよい。

これにより、第１期間において、駆動トランジスタのソース電位に初期化電源線の電圧を書き込む期間を設けることで参照電源線の電圧を駆動トランジスタのゲートに書き込む負荷を軽くすることができる。つまり、第１期間を設けることで、駆動トランジスタのゲート電位を低い電位に設定することができ、参照電源線は画素に充電するための電流（電圧）を供給するのみでよくなる。換言すると、参照電源線の電圧が発光素子を充電するための電圧として用いられないため、参照電源線の負荷が軽くなるという利点がある。

また、前記初期化電源線は、前記駆動電源線および前記参照電源線と直交する方向に配置されていてもよい。

これにより、初期化電源線の配線幅を太くすることができるので、初期化電源線の配線遅延を少なくでき、より早く駆動トランジスタのソース電位を安定させることが可能となる。

また、さらに、前記第１期間の前に、前記第１スイッチトランジスタを非導通状態に切り換えることで、前記発光素子を発光させる期間を終了させて、前記第１スイッチトランジスタ、前記第２スイッチトランジスタ、前記第３スイッチトランジスタおよび前記第４スイッチトランジスタが非導通状態に切り換えられた第２期間を開始し、前記第４スイッチトランジスタを導通状態に切り換えることで前記第２期間に続く前記１期間を開始してもよい。

これにより、駆動トランジスタのソース電位を発光素子の発光時電圧―閾値電圧分だけ低くできるので、初期化電源線と参照電源線による充放電作業の負荷を軽くすることが可能となる。

また、本発明は、このような特徴的なステップを含む表示装置の駆動方法として実現することができるだけでなく、当該駆動方法に含まれる特徴的なステップを実行する制御部を備えた表示装置として実現することができる。

以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。

なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。

（実施の形態１）
以下、実施の形態１に係る表示装置およびその駆動方法について、図面を参照しながら説明する。

［１−１．表示装置の全体構成］
本実施の形態に係る表示装置の全体構成は、図１に示された表示装置１と同様の構成であるため、ここでは、説明を省略する。

［１−２．画素回路構成］
本実施の形態に係る表示装置の画素回路構成は、図２Ａに示された画素２０の回路構成と同様の構成であるため、ここでは、詳細な説明を省略する。

本実施の形態に係る表示装置１は、複数の画素２０が行列状に配置された表示部２を有する。また、表示装置１は、複数の画素２０にＥＬアノード電圧Ｖｔｆｔを供給するためのＥＬアノード電源線２１と、画素列に対応して配置され、映像信号を反映したデータ電圧Ｖｄａｔａを複数の画素２０へ伝達する複数のデータ線２５とを備える。

画素２０は、有機ＥＬ素子２０１と、データ電圧Ｖｄａｔａに対応した電圧を保持するための容量素子２１０と、容量素子２１０に保持された電圧がゲート−ソース間に印加されることにより当該電圧に応じた電流を有機ＥＬ素子２０１に流す駆動トランジスタ２０２と、スイッチ２０３〜２０６を備える。

スイッチ２０５は、ゲート電極（第１ゲート電極）、ドレイン電極（第２電極）およびソース電極（第３電極）を有し、ドレイン電極がＥＬアノード電源線２１（駆動電源線）に接続され、ソース電極が駆動トランジスタ２０２のドレイン電極に接続されている。スイッチ２０５は、ＥＬアノード電源線２１と駆動トランジスタ２０２との導通および非導通を切り換える第１スイッチトランジスタである。

スイッチ２０３は、ゲート電極（第２ゲート電極）、ドレイン電極（第４電極）およびソース電極（第５電極）を有し、ドレイン電極がデータ線２５に接続され、ソース電極が容量素子２１０の第１電極に接続されている。スイッチ２０３は、データ線２５と容量素子２１０との導通および非導通を切り換える第２スイッチトランジスタである。

スイッチ２０４は、ドレイン電極が参照電源線２４に接続され、ソース電極が容量素子２１０の第１電極に接続されている。スイッチ２０４は、参照電圧Ｖｒｅｆを伝達する参照電源線２４と容量素子２１０との導通および非導通を切り換える第３スイッチトランジスタである。

スイッチ２０６は、ドレイン電極が初期化電源線２３に接続され、ソース電極が容量素子２１０の第２電極に接続されている。スイッチ２０６は、初期化電圧Ｖｉｎｉを伝達する初期化電源線２３と容量素子２１０との導通および非導通を切り換える第４スイッチトランジスタである。

表示装置１は、さらに、スイッチ２０５および２０４を導通状態かつスイッチ２０３を非導通状態とすることにより容量素子２１０に駆動トランジスタ２０２の閾値電圧Ｖｔｈを保持させる期間である閾値電圧検出期間（Ｔ３４）と、スイッチ２０５を非導通状態かつスイッチ２０３を導通状態とすることにより容量素子２１０にデータ電圧Ｖｄａｔａを書込む期間である書込み期間（Ｔ３７）と、スイッチ２０５を導通状態かつスイッチ２０３を非導通状態とすることにより当該電圧に応じた電流を有機ＥＬ素子２０１に流す期間である発光期間（Ｔ３９）とを実行する制御回路６０を備える。

ここで、制御回路６０は、さらに、閾値電圧検出期間の終了時点と書込み期間の終了時点との間に、駆動トランジスタ２０２のドレイン電極の電位とソース電極の電位とが同電位となるまで、ドレイン電極に蓄積されている電荷をソース電極へと引き抜く電荷引き抜きステップ（Ｔ３５）を実行する。

［１−３．駆動方法］
本実施の形態に係る表示装置の駆動方法について、図７Ａおよび図７Ｂを用いて説明する。

図７Ａは、実施の形態１に係る閾値電圧検出期間終了時点での画素回路の状態図である。また、図７Ｂは、実施の形態１に係る表示装置の動作タイミングチャートである。

本実施の形態に係る表示装置の駆動方法は、従来の表示装置の駆動方法と比較して、閾値検出期間と書込み期間との間に、駆動トランジスタ２０２のドレイン電極の電荷を放電させる放電期間が設けられている点が異なる。以下、従来の表示装置の駆動方法と異なる点を中心に説明する。

制御回路６０は、図７Ｂにおける期間Ｔ３１から期間Ｔ４０を実行する。期間Ｔ３１〜Ｔ３３および期間Ｔ３６〜Ｔ４０は、それぞれ、図２Ｂにおける期間Ｔ２１〜Ｔ２３および期間Ｔ２６〜Ｔ３０に対応し、これらの期間におけるスイッチ２０３〜２０６の導通および非導通動作は同じである。

以下、本実施の形態に係る駆動方法の特徴的なステップである期間Ｔ３４およびＴ３５について詳細に説明する。

［期間Ｔ３４］
期間Ｔ３４では、駆動トランジスタ２０２の閾値電圧Ｖｔｈが容量素子２１０にて検出される。具体的には、時刻ｔ１３において、スイッチ２０３および２０６を非導通状態とし、スイッチ２０４および２０５を導通状態とする。このとき、図７Ｂの下段に示すように、駆動トランジスタ２０２のドレイン電位ＶＤは、ＥＬアノード電源電圧Ｖｔｆｔ（１６Ｖ）となる。この後、初期化期間での電圧設定により有機ＥＬ素子２０１には電流が流れない状態でドレイン電流が流れ、駆動トランジスタ２０２のソース電位が（−１．５Ｖへと）変化する。

［期間Ｔ３５］
次に、時刻ｔ１４において、スイッチ２０５を非導通状態とする。これにより、閾値電圧検出動作が終了する。しかし、このとき、駆動トランジスタ２０２のドレイン電流は０となっておらず、つまり、駆動トランジスタ２０２は導通状態を維持している。図７Ｂの下段において、時刻ｔ１４では、ソース電位ＶＳ＝−１．５Ｖであり、ゲート電位ＶＧ＝１．５Ｖであり、Ｖｇｓ＝３Ｖとなっている。本実施の形態では、駆動トランジスタ２０２の閾値電圧Ｖｔｈ＝１Ｖと設定しているので、時刻Ｔ１４では、Ｖｇｓ＞Ｖｔｈであり、駆動トランジスタ２０２が導通状態である。つまり、制御回路６０は、スイッチ２０５を導通させて（ｔ１３）閾値電圧検出を開始したあと、Ｖｇｓ＞Ｖｔｈの状態でスイッチ２０５を非導通とする（ｔ１４）。

これにより、時刻ｔ１４〜ｔ１５の間、駆動トランジスタ２０２にＥＬアノード電源からの電荷供給がなされない状態でドレイン電極からソース電極へと電荷放電が行われる。よって、ドレイン電位ＶＤは低下し、ソース電位ＶＳ（−１．５Ｖ）へと漸近していく。

期間Ｔ３５は、図７Ａに示すように、閾値電圧検出期間Ｔ３４の終了時刻（ｔ１４）と書込み期間（Ｔ３７）の終了時刻との間に、駆動トランジスタ２０２のドレイン電極の電位とソース電極の電位とが同電位となるまで、ドレイン電極に蓄積されている電荷をソース電極へと引き抜く電荷引き抜き期間（放電期間）である。

より具体的には、上記電荷引き抜き期間では、閾値電圧検出期間Ｔ３４の後、スイッチ２０５を非導通状態とし、かつ、スイッチ２０４を導通状態に維持した状態とすることにより、駆動トランジスタ２０２のドレイン電極の電位とソース電極の電位とが同電位となるまで、ドレイン電極に蓄積されている電荷をソース電極へと引き抜く。

図７Ｂの右側に、期間Ｔ３４およびＴ３５の拡大図が示されているが、従来の駆動方法では、データ書込み時にドレイン電極に電荷が残っている。これに対して、本実施の形態に係る駆動方法では、データ書込み時にはドレイン電極から電荷が抜け、ソース電極と同電位となっている。従って、上記Ｔ３４およびＴ３５の後、書込み期間Ｔ３７において印加されたデータ電圧Ｖｄａｔａにより駆動トランジスタ２０２が導通状態および非導通状態のいずれとなっても、ドレイン電極からソース電極への電荷抜けが発生せず、データ電圧に依存したドレイン電位ＶＤの変動は生じない。

これにより、データ書込み完了時から発光開始時にかけて生じる駆動トランジスタ２０２のドレイン電極からゲート電極への突抜け電圧のデータ電圧依存性が低減される。よって、全階調範囲における書込み電圧の変動が抑制され、表示パネルの輝度ムラを抑制できる。

なお、閾値検出期間Ｔ３４の終了後に、駆動トランジスタ２０２を導通状態に維持したままでドレイン電荷を放電させる方法として、例えば、電荷引き抜き期間Ｔ３５を閾値電圧検出期間Ｔ３４よりも長く実行すればよい。

これにより、駆動トランジスタ２０２のドレイン電極に蓄積されている電荷を、ソース電極へと放電させる期間を長く確保することが可能となる。よって、駆動トランジスタ２０２のドレイン電極からゲート電極への突抜け電圧を精度よく低減できる。

（実施の形態２）
以下、実施の形態２に係る表示装置およびその駆動方法について、図面を参照しながら説明する。本実施の形態に係る表示装置の駆動方法は、実施の形態１に係る表示装置の駆動方法が閾値電圧検出期間と書込み期間との間に放電期間を設けるのに対して、書込み期間内で電荷放電を実行させる。以下、実施の形態１と同じ構成は説明を省略し、実施の形態１と異なる点を中心に説明する。

［２−１．表示装置の全体構成］
本実施の形態に係る表示装置の全体構成は、図１に示された表示装置１と同様の構成であるため、ここでは、説明を省略する。

［２−２．画素回路構成］
本実施の形態に係る表示装置の画素回路構成は、図２Ａに示された画素２０の回路構成と同様の構成であるため、ここでは、詳細な説明を省略する。

本実施の形態に係る表示装置は、スイッチ２０５および２０４を導通状態かつスイッチ２０３を非導通状態とすることにより容量素子２１０に駆動トランジスタ２０２の閾値電圧Ｖｔｈを保持させる期間である閾値電圧検出期間（Ｔ４４）と、スイッチ２０５を非導通状態かつスイッチ２０３を導通状態とすることにより容量素子２１０にデータ電圧Ｖｄａｔａを書込む期間である書込み期間（Ｔ４７）と、スイッチ２０５を導通状態かつスイッチ２０３を非導通状態とすることにより当該電圧に応じた電流を有機ＥＬ素子２０１に流す期間である発光期間（Ｔ４９）とを実行する制御回路６０を備える。

ここで、制御回路６０は、さらに、閾値電圧検出期間の終了時点と書込み期間の終了時点との間に、駆動トランジスタ２０２のドレイン電極の電位とソース電極の電位とが同電位となるまで、ドレイン電極に蓄積されている電荷をソース電極へと引き抜く電荷引き抜きステップ（Ｔ４７）を実行する。

［２−３．駆動方法］
本実施の形態に係る表示装置の駆動方法について、図８Ａおよび図８Ｂを用いて説明する。

図８Ａは、実施の形態２に係る書込み期間における画素回路の状態図である。また、図８Ｂは、実施の形態２に係る表示装置の動作タイミングチャートである。

本実施の形態に係る表示装置の駆動方法は、従来の表示装置の駆動方法と比較して、書込み期間の間に、駆動トランジスタ２０２のドレイン電極の電荷を放電させる放電期間が設けられている点が異なる。以下、従来の表示装置の駆動方法と異なる点を中心に説明する。

制御回路６０は、図８Ｂにおける期間Ｔ４１から期間Ｔ５０を実行する。期間Ｔ４１〜Ｔ４６および期間Ｔ４８〜Ｔ５０は、それぞれ、図２Ｂにおける期間Ｔ２１〜Ｔ２６および期間Ｔ２８〜Ｔ３０に対応し、これらの期間におけるスイッチ２０３〜２０６の導通および非導通動作は同じである。

以下、本実施の形態に係る駆動方法の特徴的なステップである期間Ｔ４７について詳細に説明する。

［期間Ｔ４７］
期間Ｔ４７は、データ線２５から表示階調に応じた映像信号電圧（データ電圧）を画素２０に取り込み、容量素子２１０に書き込む書込み期間である。具体的には、時刻ｔ６において、スイッチ２０３を導通状態にすることで、データ線２５およびスイッチ２０３を介してデータ電圧が容量素子２１０の第１電極に印加される。これにより、容量素子２１０には、Ｖｔｈ検出期間で保持された駆動トランジスタ２０２の閾値電圧Ｖｔｈに加えて、データ電圧と参照電圧Ｖｒｅｆとの電圧差が、（容量２１１の静電容量）／（容量２１１の静電容量＋容量素子２１０の静電容量）倍されて、記憶（保持）される。なお、容量２１１は、有機ＥＬ素子２０１が有する寄生容量であってもよいし、容量素子２１０のようにＴＦＴ工程で形成してもよい。

また、時刻ｔ２６において、スイッチ２０３を導通状態とし、データ電圧Ｖｄａｔａが駆動トランジスタ２０２のゲート電極に印加されることで、駆動トランジスタ２０２が導通状態となる。また、期間Ｔ４７では、スイッチ２０５は非導通状態であるので、駆動トランジスタ２０２にＥＬアノード電源からの電荷供給がなされない状態でドレイン電極からソース電極へと電荷放電が行われる。これにより、ドレイン電位ＶＤは低下し、ソース電位ＶＳ（−１．５Ｖ）へと漸近していく。

次に、時刻ｔ２７において、駆動トランジスタ２０２のドレイン電位ＶＤがソース電位ＶＳと等しくなった後、スイッチ２０３を非導通状態とする。

期間Ｔ４７は、図８Ａに示すように、書込み期間であるとともに、駆動トランジスタ２０２のドレイン電極の電位とソース電極の電位とが同電位となるまで、ドレイン電極に蓄積されている電荷をソース電極へと引き抜く電荷引き抜き期間（放電期間）でもある。

つまり、本実施の形態に係る表示装置の駆動方法は、電荷引き抜きステップを、書込みステップが実行される期間内に実行する。

より具体的には、上記書き込み期間では、スイッチ２０５を非導通状態とし、かつ、スイッチ２０３を導通状態に維持した状態とすることにより、駆動トランジスタ２０２のドレイン電極の電位とソース電極の電位とが同電位となるまで、ドレイン電極に蓄積されている電荷をソース電極へと引き抜く。

図７Ｂの下段に示すように、期間Ｔ４７においてドレイン電極から電荷が抜け、データ書込み完了時にはドレイン電極とソース電極とが同電位となっている。従って、ドレイン電極からソース電極への電荷抜けが発生せず、印加されるデータ電圧Ｖｄａｔａに依存したドレイン電位ＶＤの変動は生じない。

これにより、データ書込み完了時から発光開始時にかけて生じる駆動トランジスタ２０２のドレイン電極からゲート電極への突抜け電圧のデータ電圧依存性が低減される。よって、書込み電圧の変動が抑制され、表示パネルの輝度ムラを抑制できる。

なお、上記期間Ｔ４７では、データ電圧の印加により駆動トランジスタ２０２が導通状態となることで電荷抜けが実現されるが、例えば、低階調（非発光）のデータ電圧の印加では駆動トランジスタ２０２は導通せず、ドレイン電極から電荷は抜けない。本実施の形態では、中階調付近に発生する階調歪みを解消するものであり、発光領域において階調歪みの発生を抑制すればよい。この観点から、階調特性の歪みが発生する領域が階調特性の歪みが目立たない非発光領域であればよく、発光領域においてドレイン電極の電荷抜けが実行されれば、書込み電圧の変動が抑制され、表示パネルの輝度ムラを抑制できる。

また、図８Ｂでは、書込み期間（Ｔ４７）中のデータ電圧が一定に保たれているが、表示画像によってデータ電圧波形は異なる。例えば、一般的なテレビ放送においては、Ｔ４７中に低階調から高階調にかけて様々なデータ電圧が各行の画素回路に印可されるため、データ電圧波形は複雑なパルス波形となる。しかしながら、ムラが最も見えやすい表示パターンは、全面を均一階調で表示させるラスタパターンであるので、前述の図８Ｂのケースにおいて、中階調付近に発生する階調歪みを解消するように期間Ｔ４７の長さを設定すれば、実使用上は問題ない。この時、期間Ｔ４７中には様々なデータ電圧が容量素子２１０の第１電極に印加されるが、最終的に当該画素に取り込まれるデータ電圧は、時刻ｔ２７で決定され、それ以前のデータ電圧には依存しない。

（実施の形態３）
以下、実施の形態３に係る表示装置およびその駆動方法について、図面を参照しながら説明する。本実施の形態に係る表示装置の駆動方法は、実施の形態１に係る表示装置の駆動方法が閾値電圧検出期間と書込み期間との間に放電期間を設けるのに対して、書込み期間内で電荷放電を実行させる。以下、実施の形態１と同じ構成は説明を省略し、実施の形態１と異なる点を中心に説明する。

［３−１．表示装置の全体構成］
本実施の形態に係る表示装置の全体構成は、図１に示された表示装置１と同様の構成であるため、ここでは、説明を省略する。

［３−２．画素回路構成］
本実施の形態に係る表示装置の画素回路構成は、図２Ａに示された画素２０の回路構成と同様の構成であるため、ここでは、詳細な説明を省略する。

本実施の形態に係る表示装置は、スイッチ２０５および２０４を導通状態かつスイッチ２０３を非導通状態とすることにより容量素子２１０に駆動トランジスタ２０２の閾値電圧Ｖｔｈを保持させる期間である閾値電圧検出期間（Ｔ５４）と、スイッチ２０５を非導通状態かつスイッチ２０３を導通状態とすることにより容量素子２１０にデータ電圧Ｖｄａｔａを書込む期間である書込み期間（Ｔ５７）と、スイッチ２０５を導通状態かつスイッチ２０３を非導通状態とすることにより当該電圧に応じた電流を有機ＥＬ素子２０１に流す期間である発光期間（Ｔ５９）とを実行する制御回路６０を備える。

ここで、制御回路６０は、さらに、閾値電圧検出期間の終了時点と書込み期間の終了時点との間に、駆動トランジスタ２０２のドレイン電極の電位とソース電極の電位とが同電位となるまで、ドレイン電極に蓄積されている電荷をソース電極へと引き抜く電荷引き抜きステップ（Ｔ５７）を実行する。

［３−３．駆動方法］
本実施の形態に係る表示装置の駆動方法について、図９Ａおよび図９Ｂを用いて説明する。

図９Ａは、実施の形態３に係る書込み期間における画素回路の状態図である。また、図９Ｂは、実施の形態３に係る表示装置の動作タイミングチャートである。

本実施の形態に係る表示装置の駆動方法は、従来の表示装置の駆動方法と比較して、書込み期間の間に、駆動トランジスタ２０２のドレイン電極の電荷を放電させるプレ書込み期間が設けられている点が異なる。以下、従来の表示装置の駆動方法と異なる点を中心に説明する。

制御回路６０は、図９Ｂにおける期間Ｔ５１から期間Ｔ６０を実行する。期間Ｔ５１〜Ｔ５６および期間Ｔ５８〜Ｔ６０は、それぞれ、図２Ｂにおける期間Ｔ２１〜Ｔ２６および期間Ｔ２８〜Ｔ３０に対応し、これらの期間におけるスイッチ２０３〜２０６の導通および非導通動作は同じである。

以下、本実施の形態に係る駆動方法の特徴的なステップである期間Ｔ５７について詳細に説明する。

［期間Ｔ５７］
期間Ｔ５７は、データ線２５から表示階調に応じた映像信号電圧（データ電圧）を画素２０に取り込み、容量素子２１０に書き込む書込み期間である。なお、書込み期間Ｔ５７は、プレ書込み期間とデータ電圧書込み期間とで構成されている。

まず、時刻ｔ３６において、スイッチ２０３を導通状態にする。

次に、データ線駆動回路４０は、データ線２５およびスイッチ２０３を介して、駆動トランジスタ２０２のゲート電極および容量素子２１０の第１電極に、所定の電圧ＶＤＨを印可する。ＶＤＨは、駆動トランジスタ２０２のドレイン電極の電位とソース電極の電位とが同電位となるまで、ドレイン電極に蓄積されている電荷をソース電極へと引き抜くために必要な電圧であり、一例として最大階調を表す電圧を印加する。なお、最大階調を表す電圧とは、データ電圧Ｖｄａｔａの範囲が０Ｖ（最低階調）〜１０Ｖ（最高階調）である場合には、１０Ｖである。これにより、ＶＤＨが駆動トランジスタ２０２のゲート電極に印加されることで、駆動トランジスタ２０２が導通状態となる。また、期間Ｔ５７では、スイッチ２０５は非導通状態であるので、駆動トランジスタ２０２にＥＬアノード電源からの電荷供給がなされない状態でドレイン電極からソース電極へと電荷放電が行われる。これにより、ドレイン電位ＶＤは低下し、ソース電位ＶＳと等しくなる。期間Ｔ５７におけるＶＤＨが印加される期間は、駆動トランジスタ２０２のドレイン電極の電位とソース電極の電位とが同電位となるまで、ドレイン電極に蓄積されている電荷をソース電極へと引き抜く電荷引き抜き期間（プレ書込み期間）である。

次に、データ線駆動回路４０は、データ線２５およびスイッチ２０３を介して、駆動トランジスタ２０２のゲート電極および容量素子２１０の第１電極に、データ電圧Ｖｄａｔａを印加する。これにより、容量素子２１０には、Ｖｔｈ検出期間で保持された駆動トランジスタ２０２の閾値電圧Ｖｔｈに加えて、データ電圧と参照電圧Ｖｒｅｆとの電圧差が、（容量２１１の静電容量）／（容量２１１の静電容量＋容量素子２１０の静電容量）倍されて、記憶（保持）される。なお、容量２１１は、有機ＥＬ素子２０１が有する寄生容量であってもよいし、容量素子２１０のようにＴＦＴ工程で形成してもよい。

次に、時刻ｔ３７において、スイッチ２０３を非導通状態とする。

期間Ｔ５７は、図９Ａに示すように、ＶＤＨを書き込むプレ書き込み期間とＶｄａｔａを書き込むデータ電圧書込み期間とで構成される。プレ書き込み期間により、データ電圧Ｖｄａｔａが書き込まれる前に、駆動トランジスタ２０２のドレイン電極の電位とソース電極の電位とが同電位となるまで、ドレイン電極に蓄積されている電荷をソース電極へと引き抜かれる。

つまり、本実施の形態に係る表示装置の駆動方法は、電荷引き抜きステップを、書込みステップの前半に実行する。

より具体的には、上記プレ書き込み期間では、スイッチ２０５を非導通状態とし、かつ、スイッチ２０３を導通状態に維持し、最大階調を表す電圧（ＶＤＨ）を駆動トランジスタ２０２のゲート電極に印加することにより、駆動トランジスタ２０２のドレイン電極の電位とソース電極の電位とが同電位となるまで、ドレイン電極に蓄積されている電荷をソース電極へと引き抜く。

図９Ｂの下段に示すように、期間Ｔ５７においてドレイン電極から電荷が抜け、データ書込み完了時にはドレイン電極とソース電極とが同電位となっている。従って、ドレイン電極からソース電極への電荷抜けが発生せず、印加されるデータ電圧Ｖｄａｔａに依存したドレイン電位ＶＤの変動は生じない。

これにより、データ書込み完了時から発光開始時にかけて生じる駆動トランジスタ２０２のドレイン電極からゲート電極への突抜け電圧のデータ電圧依存性が低減される。よって、全階調範囲における書込み電圧の変動が抑制され、表示パネルの輝度ムラを抑制できる。

なお、上記期間Ｔ５７は、行順次走査における単位水平走査期間（１Ｈ）内に実行されてもよい。これにより、書込み期間内に、最大階調を表す電圧ＶＤＨとデータ電圧Ｖｄａｔａとを印加する必要があるので、データ線２５を倍速駆動させる必要はあるものの、駆動トランジスタ２０２のドレイン電極に蓄積されている電荷を放電させるための期間を別途設ける必要がない。よって、発光デューティー比などを制限させずに書込み電圧の変動を抑制できる。

あるいは、上記期間Ｔ５７において、プレ書込み期間を複数行の画素に対して同時に実施した後、各行のデータ書込みを行っても良い。一例として、プレ書込み期間を２行同時に実施した後、２行分のデータ書込みを行う場合を考える。この場合、２水平走査期間（２Ｈ）内に、１回のプレ書込みと２行分のデータ書込みを行えばよいので、データ線の駆動周波数は、（１＋２）／２＝１．５倍速駆動となり、上述の倍速駆動よりも駆動周波数を遅くすることが出来る。プレ書込みを同時に行う行数を増やすほど、データ線の駆動周波数を遅くすることが出来るので、データ線駆動回路の消費電力を低減したい場合などに有効である。

（その他の実施の形態）
以上、実施の形態１〜３に係る表示装置およびその駆動方法について説明したが、本発明表示装置およびその駆動方法は、上述した実施の形態に限定されるものではない。実施の形態１〜３に対して、本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、実施の形態１〜３に係る表示装置のいずれかを内蔵した各種機器も本発明に含まれる。

また、上記実施の形態１〜３では、本発明に係る表示装置が有する画素回路構成の一例を挙げたが、画素２０の回路構成は上記回路構成に限定されない。上記実施の形態１〜３では、ＥＬアノード電源線２１とＥＬカソード電源線２２との間に、スイッチ２０５、駆動トランジスタ２０２および有機ＥＬ素子２０１が、この順に配置されている構成を例示したが、これらの３素子が異なる順で配置されていてもよい。つまり、本発明の表示装置は、駆動トランジスタがｎ型であってもｐ型であっても、駆動トランジスタ２０２のドレイン電極およびソース電極、ならびに有機ＥＬ素子２０１のアノード電極およびカソード電極が、ＥＬアノード電源線２１とＥＬカソード電源線２２との間の電流径路上に配置されていればよく、駆動トランジスタ２０２および有機ＥＬ素子２０１の配置順には限定されない。

また、上記実施の形態では、スイッチ２０３〜２０６は、ゲート電極、ソース電極およびドレイン電極を有するＭＯＳＦＥＴであることを前提として説明してきたが、これらのトランジスタには、ベース、コレクタおよびエミッタを有するバイポーラトランジスタが適用されてもよい。この場合にも、本発明の目的が達成され同様の効果を奏する。

また、上記実施の形態に係る表示装置に含まれる制御回路および演算回路は、典型的には集積回路であるＬＳＩとして実現される。なお、上記表示装置に含まれる制御回路および演算回路の一部を、表示部２と同一の基板上に集積することも可能である。また、専用回路又は汎用プロセッサで実現してもよい。また、ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。

また、上記実施の形態に係る表示装置に含まれる走査線駆動回路５０、データ線駆動回路４０、および制御回路６０の機能の一部を、ＣＰＵ等のプロセッサがプログラムを実行することにより実現してもよい。

また、上記実施の形態１〜３に係る表示装置では、有機ＥＬ素子を用いた表示装置である場合を例に述べたが、有機ＥＬ素子以外の発光素子を用いた表示装置に適用してもよい。

また、例えば、実施の形態１〜３に係る表示装置は、図１０に示されたような薄型フラットＴＶに内蔵される。上記実施の形態１〜３のいずれかに係る表示装置が内蔵されることにより、表示ムラが抑制された高精度な画像表示が可能な薄型フラットＴＶが実現される。

本発明は、特に、アクティブ型の有機ＥＬフラットパネルディスプレイに有用である。

１ 表示装置
２ 表示部
３ 電源部
６、６Ａ 表示パネル
２０ 画素
２１ ＥＬアノード電源線
２２ ＥＬカソード電源線
２３ 初期化電源線
２４ 参照電源線
２５ データ線
３０ 給電線
４０ データ線駆動回路
５０ 走査線駆動回路
５１ ドライバＩＣ
５２、５３、５４ フレキ部分
６０ 制御回路
９３ 走査線
９４ 参照電圧制御線
９５ 発光制御線
９６ 初期化制御線
２０１ 有機ＥＬ素子
２０２ 駆動トランジスタ
２０３、２０４、２０５、２０６ スイッチ
２１０ 容量素子
２１１ 容量

Claims (21)

1. 複数の表示画素が行列状に配置された表示部を有する表示装置の駆動方法であって、
   前記表示装置は、
   前記複数の表示画素に駆動電圧を供給するための駆動電源線と、
   画素列に対応して配置され、映像信号を反映したデータ電圧を前記複数の表示画素へ伝達する複数のデータ線とを備え、
   前記複数の表示画素の各々は、
   発光素子と、
   前記データ電圧に対応した電圧を保持するための容量素子と、
   前記電圧がゲート−ソース間に印加されることにより当該電圧に応じた電流を前記発光素子に流す駆動トランジスタと、
   第１ゲート電極、第２電極および第３電極を有し、前記第２電極が前記駆動電源線に接続され、前記第３電極が前記駆動トランジスタのソースおよびドレインの一方に接続され、前記駆動電源線と前記駆動トランジスタの導通および非導通を切り換える第１スイッチトランジスタと、
   第２ゲート電極、第４電極および第５電極を有し、前記第４電極が前記複数のデータ線のうち対応するデータ線に接続され、前記第５電極が前記容量素子に接続され、前記データ線と前記容量素子との導通および非導通を切り換える第２スイッチトランジスタとを備え、
   前記駆動トランジスタのゲートに参照電圧を印加した状態で、かつ前記第１スイッチトランジスタを導通状態かつ前記第２スイッチトランジスタを非導通状態とすることにより前記容量素子に前記駆動トランジスタの閾値電圧を保持させる閾値電圧検出ステップと、
   閾値電圧検出ステップの後、前記第１スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態とすることにより前記容量素子に前記データ電圧を書込む書込みステップと、
   前記書込みステップの後、前記第１スイッチトランジスタを導通状態とすることにより当該電圧に応じた電流を前記発光素子に流す発光ステップと、
   前記閾値電圧検出ステップの終了時点と書込みステップの終了時点との間に、前記駆動トランジスタの前記ソースおよびドレインの一方の電位とソースおよびドレインの他方の電位とが同電位となるまで、前記ソースおよびドレインの一方に蓄積されている電荷を前記ソースおよびドレインの他方へと引き抜く電荷引き抜きステップとを含む
   表示装置の駆動方法。
2. 前記電荷引き抜きステップでは、前記閾値電圧検出ステップの後、前記第１スイッチトランジスタを非導通状態とし、かつ、前記駆動トランジスタのゲートに前記参照電圧を印加した状態を維持することにより、前記駆動トランジスタの前記ソースおよびドレインの一方の電位とソースおよびドレインの他方の電位とが同電位となるまで、前記ソースおよびドレインの一方に蓄積されている電荷を前記ソースおよびドレインの他方へと引き抜く
   請求項１に記載の表示装置の駆動方法。
3. 前記電荷引き抜きステップを、前記閾値電圧検出ステップよりも長く実行する
   請求項２に記載の表示装置の駆動方法。
4. 前記電荷引き抜きステップを、前記書込みステップが実行される期間内に実行する
   請求項１に記載の表示装置の駆動方法。
5. 前記書込みステップは、
   前記閾値電圧検出ステップの後、前記第１スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態とし、前記データ線から前記容量素子に所定の電圧を印加することにより、前記駆動トランジスタの前記ソースおよびドレインの一方の電位とソースおよびドレインの他方の電位とが同電位となるまで、前記ソースおよびドレインの一方に蓄積されている電荷を前記ソースおよびドレインの他方へと引き抜く前記電荷引き抜きステップと、
   前記電荷引き抜きステップの後、前記第１スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態としたままで前記容量素子に前記データ電圧を書込むデータ電圧書込みステップとを含む
   請求項１に記載の表示装置の駆動方法。
6. 前記所定の電圧は、最大階調を表す電圧である
   請求項５に記載の表示装置の駆動方法。
7. 前記書込みステップは、行順次走査における単位水平走査期間内に実行される
   請求項５または請求項６に記載の表示装置の駆動方法。
8. 前記書込みステップは、前記電荷引き抜きステップを複数行に対して同時に実施した後に、前記データ電圧書込みステップを前記複数行の各行に対して１行ずつ実施する
   請求項５または請求項６に記載の表示装置の駆動方法。
9. 前記駆動トランジスタ、前記第１スイッチトランジスタおよび前記第２スイッチトランジスタは、スタガ型または逆スタガ型構造を有する
   請求項１〜８のいずれか１項に記載の表示装置の駆動方法。
10. 前記駆動トランジスタ、前記第１スイッチトランジスタおよび前記第２スイッチトランジスタは、アモルファスシリコンまたは酸化物半導体で構成される
    請求項９に記載の表示装置の駆動方法。
11. 前記複数の表示画素の各々は、さらに、
    前期参照電圧を伝達する参照電源線と前記容量素子との導通および非導通を切り換える第３スイッチトランジスタを備え、
    前記閾値電圧検出ステップでは、前記第１スイッチトランジスタおよび前記第３スイッチトランジスタを導通状態かつ前記第２スイッチトランジスタを非導通状態とすることにより前記容量素子に前記駆動トランジスタの閾値電圧を保持させ、
    前記書込みステップでは、前記閾値電圧検出ステップの後、前記第１スイッチトランジスタおよび前記第３スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態とすることにより前記容量素子に前記データ電圧を書込む
    請求項１〜１０のいずれか１項に記載の表示装置の駆動方法。
12. 前記電荷引き抜きステップでは、前記閾値電圧検出ステップの後、前記第１スイッチトランジスタを非導通状態とし、かつ、前記第３スイッチトランジスタを導通状態に維持した状態とすることにより、前記駆動トランジスタの前記ソースおよびドレインの一方の電位とソースおよびドレインの他方の電位とが同電位となるまで、前記ソースおよびドレインの一方に蓄積されている電荷を前記ソースおよびドレインの他方へと引き抜く
    請求項１１に記載の表示装置の駆動方法。
13. 前記書込みステップは、
    閾値電圧検出ステップの後、前記第１スイッチトランジスタおよび前記第３スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態とし、前記データ線から前記容量素子に所定の電圧を印加することにより、前記駆動トランジスタの前記ソースおよびドレインの一方の電位とソースおよびドレインの他方の電位とが同電位となるまで、前記ソースおよびドレインの一方に蓄積されている電荷を前記ソースおよびドレインの他方へと引き抜く前記電荷引き抜きステップと、
    前記電荷引き抜きステップの後、前記第１スイッチトランジスタおよび前記第３スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態としたままで前記容量素子に前記データ電圧を書込むデータ電圧書込みステップとを含む
    請求項１１に記載の表示装置の駆動方法。
14. 前記第３スイッチトランジスタは、スタガ型または逆スタガ型構造を有する
    請求項１１〜１３のいずれか１項に記載の表示装置の駆動方法。
15. 前記第３スイッチトランジスタは、アモルファスシリコンまたは酸化物半導体で構成される
    請求項１４に記載の表示装置の駆動方法。
16. 前記複数の表示画素の各々は、さらに、
    初期化電圧を伝達する初期化電源線と前記容量素子との導通および非導通を切り換える第４スイッチトランジスタを備え、
    前記表示装置の駆動方法は、さらに、
    前記閾値電圧検出ステップの前に、前記第１スイッチトランジスタおよび前記第２スイッチトランジスタを非導通状態かつ前記第３スイッチトランジスタおよび前記第４スイッチトランジスタを導通状態とすることにより、前記駆動トランジスタを導通状態とすることで初期化期間を開始する初期化ステップを含み、
    前記初期化ステップの前において、前記第１スイッチトランジスタ、前記第２スイッチトランジスタ、前記第３スイッチトランジスタおよび前記第４スイッチトランジスタのうち前記第４スイッチトランジスタのみを導通状態に切り換えることで第１期間を開始し、
    前記初期化ステップにおいて、前記第３スイッチトランジスタを導通状態に切り換えることで前記第１期間に続く前記初期化期間を開始する
    請求項１１〜１５のいずれか１項に記載の表示装置の駆動方法。
17. 前記初期化電源線は、前記駆動電源線および前記参照電源線と直交する方向に配置されている
    請求項１６に記載の表示装置の駆動方法。
18. さらに、前記第１期間の前に、
    前記第１スイッチトランジスタを非導通状態に切り換えることで、前記発光素子を発光させる期間を終了させて、前記第１スイッチトランジスタ、前記第２スイッチトランジスタ、前記第３スイッチトランジスタおよび前記第４スイッチトランジスタが非導通状態に切り換えられた第２期間を開始し、前記第４スイッチトランジスタを導通状態に切り換えることで前記第２期間に続く前記１期間を開始する
    請求項１６または１７に記載の表示装置の駆動方法。
19. 複数の表示画素が行列状に配置された表示部を有する表示装置であって、
    前記複数の表示画素に駆動電圧を供給するための駆動電源線と、
    画素列に対応して配置され、映像信号を反映したデータ電圧を前記複数の表示画素へ伝達する複数のデータ線とを備え、
    前記複数の表示画素の各々は、
    発光素子と、
    前記データ電圧に対応した電圧を保持するための容量素子と、
    前記電圧がゲート−ソース間に印加されることにより当該電圧に応じた電流を前記発光素子に流す駆動トランジスタと、
    第１ゲート電極、第２電極および第３電極を有し、前記第２電極が前記駆動電源線に接続され、前記第３電極が前記駆動トランジスタのソースおよびドレインの一方に接続され、前記駆動電源線と前記駆動トランジスタの導通および非導通を切り換える第１スイッチトランジスタと、
    第２ゲート電極、第４電極および第５電極を有し、前記第４電極が前記複数のデータ線のうち対応するデータ線に接続され、前記第５電極が前記容量素子に接続され、前記データ線と前記容量素子との導通および非導通を切り換える第２スイッチトランジスタとを備え、
    前記表示装置は、さらに、
    前記駆動トランジスタのゲートに参照電圧を印加した状態で、かつ前記第１スイッチトランジスタを導通状態かつ前記第２スイッチトランジスタを非導通状態とすることにより前記容量素子に前記駆動トランジスタの閾値電圧を保持させる閾値電圧検出ステップと、
    閾値電圧検出ステップの後、前記第１スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態とすることにより前記容量素子に前記データ電圧を書込む書込みステップと、
    前記書込みステップの後、前記第１スイッチトランジスタを導通状態とすることにより当該電圧に応じた電流を前記発光素子に流す発光ステップと、
    前記閾値電圧検出ステップの終了時点と書込みステップの終了時点との間に、前記駆動トランジスタの前記ソースおよびドレインの一方の電位とソースおよびドレインの他方の電位とが同電位となるまで、前記ソースおよびドレインの一方に蓄積されている電荷を前記ソースおよびドレインの他方へと引き抜く電荷引き抜きステップとを実行する制御部を備える
    表示装置。
20. 前記複数の表示画素の各々は、さらに
    前期参照電圧を伝達する参照電源線と前記容量素子との導通および非導通を切り換える第３スイッチトランジスタを備え、
    前記制御部は、
    前記第１スイッチトランジスタおよび前記第３スイッチトランジスタを導通状態かつ前記第２スイッチトランジスタを非導通状態とすることにより前記容量素子に前記駆動トランジスタの閾値電圧を保持させる前記閾値電圧検出ステップと、
    閾値電圧検出ステップの後、前記第１スイッチトランジスタおよび前記第３スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態とすることにより前記容量素子に前記データ電圧を書込む前記書込みステップと、
    前記発光ステップと、
    前記電荷引き抜きステップとを実行する
    請求項１９に記載の表示装置。
21. 前記複数の表示画素の各々は、さらに、
    初期化電圧を伝達する初期化電源線と前記容量素子との導通および非導通を切り換える第４スイッチトランジスタを備え、
    前記制御部は、
    前記第１スイッチトランジスタおよび前記第２スイッチトランジスタを非導通状態かつ前記第３スイッチトランジスタおよび前記第４スイッチトランジスタを導通状態とすることにより、前記駆動トランジスタを導通状態とすることで初期化期間を開始する初期化ステップと、
    前記閾値電圧検出ステップと、
    閾値書込みステップと、
    前記発光ステップと、
    前記電荷引き抜きステップとを実行し、
    前記初期化期間前に前記第１スイッチトランジスタ、前記第２スイッチトランジスタ、前記第３スイッチトランジスタおよび前記第４スイッチトランジスタのうち前記第４スイッチトランジスタのみ導通状態に切り換えることで第１期間を開始し、前記第３スイッチトランジスタを導通状態に切り換えることで前記第１期間に続く前記初期化期間を開始する
    請求項２０に記載の表示装置。

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