JP2016059578A - 遊技機用制御装置 - Google Patents

Abstract

【課題】シリアルインタフェースに対応したメモリチップについて、遊技機用制御装置で、正常なコマンドの実行を遅延させることなく、不正なコマンドがメモリチップで実行されるのを防止する。
【解決手段】シリアル信号線３６ｃに並列接続されて、メモリチップ３３に入力されるコマンドを監視する不正コマンド検出回路３８を配設し、不正コマンドがメモリチップ３３に入力された時に、該不正コマンド検出回路３８によって、当該不正コマンドの少なくとも最終ビットを除くビットパターンを検出して、当該不正コマンドの最終ビットがメモリチップ３３に入力される前に、メモリチップ３３の所定の端子を制御することにより、メモリチップ３３への不正コマンドの入力が無効となるよう構成する。
【選択図】図６

Description

本発明は、遊技機用制御装置に配設されるメモリチップの情報改変を防止する技術に関する。

スロットマシンやパチンコ機などの遊技機に用いられる制御装置には、プログラムや抽選テーブルなどの遊技制御に係る情報が記憶された不揮発性のメモリチップが配設されている。こうしたメモリチップは、記憶情報を改変することで遊技者に有利な遊技機に改造できるため、不正防止の観点から、情報を書換不能なマスクＲＯＭやＯＴＰ、電気的な書換が不能なＥＰＲＯＭなどが用いられてきた。しかしながら、近年では、こうしたメモリチップに、電気的な書換が可能なフラッシュメモリが採用されている（例えば、特許文献１）。ここで、フラッシュメモリを採用した遊技機用制御装置では、特許文献１のように、フラッシュメモリを書換可能な状態と書換不能な状態とに切り換える書込保護端子の入力電圧レベルを、書換不能となる電圧レベルに常時制御することによって、フラッシュメモリの記憶情報の改変を防止している。

また、特許文献２には、メモリライタと不揮発性メモリの間に配設されて、メモリライタから不正なコマンドが入力されると、当該コマンドを別のコマンドに置換して不揮発性メモリに伝達することで、当該コマンドを不揮発性メモリに伝達しないようにする不正アクセス制限回路が提案されている。

特開２００２−３５３６１ 特開２００２−１１２０６

ところで、従来の遊技機用制御装置では、パラレルインタフェースを介して接続するパラレルフラッシュメモリがメモリチップとして採用されているが、シリアルインタフェースを介して接続するシリアルフラッシュメモリは採用されていない。これは、シリアルフラッシュメモリのメモリチップには、上述の書込保護端子に相当する端子が存在せず、既存の方法では、シリアルフラッシュメモリの記憶情報を保護できないためである。

特許文献２のように、メモリチップの上流で入力コマンドをメモリチップに受け渡すか否かを判定することで、メモリチップの記憶情報を改変するようなコマンドがメモリチップに伝達されないようにすることが提案されているが、かかる構成をシリアルインタフェースに採用した場合、正常なコマンドについても、正否が判定された後でしかメモリチップに入力されないため、メモリチップでの正常なコマンド実行が遅延してしまう。加えて、メモリ制御装置とメモリチップの同期が取り辛くなってしまうため、複雑なタイミング制御が必要になる。

本発明は、かかる現状を鑑みてなされたものであり、シリアルインタフェースに対応したメモリチップについて、正常なコマンドの実行を遅延させることなく、不正なコマンドがメモリチップで実行されるのを防止し得る遊技機用制御装置の提供を目的とする。

本発明は、不揮発性のメモリチップと、該メモリチップにコマンドを出力するメモリ制御装置と、該メモリ制御装置から前記メモリチップにシリアル伝送方式でコマンドを伝送するシリアル信号線を具備するシリアルインタフェースと、該シリアル信号線に並列接続されて、前記メモリチップに入力される前記コマンドを監視することにより、所定の不正コマンドが前記シリアル信号線を介して前記メモリチップに入力された場合に、当該不正コマンドの、少なくとも最終ビットを除くビットパターンを検出して、当該不正コマンドの最終ビットが前記メモリチップに入力される前に検出信号を出力する第一の不正コマンド検出回路と、該第一の不正コマンド検出回路が検出信号を出力すると、前記メモリチップの所定の端子を制御することにより、当該不正コマンドの最終ビットが前記メモリチップに入力される前に、前記メモリチップへの前記コマンドの入力が無効となる非活性状態に前記メモリチップを切り換える第一のメモリ状態切換回路とを備えることを特徴とする遊技機用制御装置である。

かかる構成にあっては、不正コマンドがメモリチップに入力された場合には、当該不正コマンドがメモリチップに全て入力される前に、第一の不正コマンド検出回路がこれを検出して、第一のメモリ状態切換回路がメモリチップを非活性状態に切り換えるため、不正コマンドがメモリチップで実行されるのを確実に防止できる。一方で、本発明では、第一の不正コマンド検出回路をシリアル信号線に並列接続して、メモリチップの入力コマンドを監視するため、メモリ制御装置からメモリチップへのコマンド伝送が遅延しない。したがって、本発明によれば、メモリチップでのコマンド実行を遅延させることなく、不正なコマンドがメモリチップで実行されるのを確実に防止可能となる。

また、本発明の別の態様として、不揮発性のメモリチップと、該メモリチップにコマンドを出力するメモリ制御装置と、該メモリ制御装置から前記メモリチップにシリアル伝送方式でコマンドを伝送するシリアル信号線を具備するシリアルインタフェースと、該シリアル信号線に並列接続されて、前記メモリチップに入力される前記コマンドを監視することにより、所定の不正コマンドが前記シリアル信号線を介して前記メモリチップに入力された場合に、当該不正コマンドに含まれるビットパターンを検出して、当該不正コマンドが前記メモリチップで実行される前に検出信号を出力する第二の不正コマンド検出回路と、該第二の不正コマンド検出回路が検出信号を出力すると、前記メモリチップの所定の端子を制御することにより、当該不正コマンドが前記メモリチップで実行される前に、前記メモリチップで前記コマンドを実行不能となる実行不能状態に前記メモリチップを切り換える第二のメモリ状態切換回路とを備えることを特徴とする遊技機用制御装置も提案される。

かかる構成にあっては、不正コマンドがメモリチップに入力された場合には、当該不正コマンドがメモリチップで実行される前に、第二の不正コマンド検出回路がこれを検出して、第二のメモリ状態切換回路がメモリチップを実行不能状態に切り換えるため、不正コマンドがメモリチップで実行されるのを確実に防止できる。また、かかる構成にあっても、シリアル信号線に並列接続された第二の不正コマンド検出回路が、メモリチップの入力コマンドを監視するため、メモリ制御装置からメモリチップへのコマンド伝送が遅延しない。特に、かかる構成では、コマンドの最終ビットがメモリチップに入力されてから、メモリチップが当該コマンドを実行するまでに適度な遅延時間があれば、不正コマンドの最終ビットが入力された後でも、当該不正コマンドの実行を阻止することが可能であるため、不正コマンド検出用のビットパターンに、不正コマンドの最終ビットを含めて、不正コマンドと正常なコマンドを正確に区別できるという利点がある。

本発明にあって、前記第一の不正コマンド検出回路、又は前記第二の不正コマンド検出回路は、前記シリアル信号線を介して前記メモリチップに入力されるシリアル信号が、所定のビットパターンである場合に前記検出信号を出力するビットパターン検出回路と、前記コマンドが前記メモリチップに入力されるタイミングを検出して、当該コマンドの所定位置のビットが入力されるタイミングで、前記ビットパターン検出回路を有効とし、前記所定位置のビットが入力されるタイミング以外では、前記ビットパターン検出回路を無効とするカウンタ回路とを備えることが提案される。

かかる構成によれば、ビットパターン検出回路が所定のビットパターンを検出する対象を、コマンドの特定位置（例えば、１〜７ビットのうち所定の４ビットパターン）のみに限定できるため、不正コマンドと正常なコマンドを一層容易に区別可能となる。

また、上記構成にあって、前記カウンタ回路は、前記メモリチップに入力されるチップセレクト信号とクロック信号に基づいて、前記コマンドが前記メモリチップに入力されるタイミングを検出するよう構成されていることが提案される。かかる構成によれば、カウンタ回路を簡易な回路構成によって実現できる。

また、本発明にあって、前記ビットパターン検出回路は、前記シリアル信号線を介して前記メモリチップに入力されるシリアル信号をパラレル信号に変換するシフトレジスタと、該シフトレジスタによって変換されたパラレル信号が所定のビットパターンであるか否かを判定する比較器とを備え、該比較器が前記所定のビットパターンであると判定した場合に前記検出信号を出力するものであることが提案される。

かかる構成にあっては、簡易な回路構成によって、シリアル信号線を介して伝送される不正コマンドのビットパターンをごく短時間で検出可能となる。このため、第一の不正コマンド検出回路に関しては、不正コマンドに含まれる特定のビットパターンがメモリチップに入力された時に、当該特定のビットパターンを即時に検出して、当該特定のビットパターンの次のビットがメモリチップに入力される前に、第一のメモリ状態切換回路によってメモリチップを非活性状態に切り換えることが可能となり、簡易な回路構成によって、不正コマンドの最終ビット以外のビットパターン全てを第一の不正コマンド検出回路の検出対象として、第一の不正コマンド検出回路によって、不正コマンドと正常なコマンドを正確に区別することが可能となる。また、第二の不正コマンド検出回路に関しては、入力コマンドをメモリチップが実行するまでの遅延時間が比較的短い場合であっても、不正コマンドの最終ビットを含むビットパターンを検出対象にすることが可能となる。

また、本発明にあって、前記第一のメモリ状態切換回路は、前記第一の不正コマンド検出回路から前記検出信号が入力されると、所定の契機が訪れるまで、該メモリチップの非活性状態を維持するラッチ回路を備えることが提案される。また、前記第二のメモリ状態切換回路は、前記第二の不正コマンド検出回路から前記検出信号が入力されると、所定の契機が訪れるまで、該メモリチップの実行不能状態を維持するラッチ回路を備えることも提案される。

かかる構成にあっては、不正コマンドが検出されると、リセット信号が入力される等、所定の契機が訪れるまでメモリチップが非活性状態や実行不能状態となって動作不能となるため、メモリチップの記憶情報をより確実に保護することができる。

また、本発明にあって、遊技機用制御装置本体と接続可能なコネクタと、前記メモリチップと、前記第一の不正コマンド検出回路と、前記第一のメモリ状態切換回路と、を基板上に配設してなるメモリデバイスを備えることが提案される。また、遊技機用制御装置本体と接続可能なコネクタと、前記メモリチップと、前記第二の不正コマンド検出回路と、前記第二のメモリ状態切換回路と、を基板上に配設してなるメモリデバイスを備えることも提案される。

かかる構成にあっては、メモリチップと不正コマンド検出回路とメモリ状態切換回路とが、１つのメモリデバイスとして実現されるため、既存の遊技機用制御装置のメモリデバイスをかかるメモリデバイスと交換するだけで、本発明の遊技機用制御装置を低コストで実現可能となる。

また、本発明にあって、前記メモリデバイスは、所定の書込許可端子の入力電圧レベルによって、前記第一のメモリ状態切換回路が前記メモリチップを前記非活性状態に切換可能となる切換有効状態と、前記第一のメモリ状態切換回路が前記メモリチップを前記非活性状態に切換不能となる切換無効状態とに変更できるよう構成されており、前記書込許可端子は、前記メモリデバイスを前記遊技機用制御装置本体に装着した状態では、前記メモリデバイスが前記切換有効状態となる電圧レベルに制御されることが提案される。また、前記メモリデバイスは、所定の書込許可端子の入力電圧レベルによって、前記第二のメモリ状態切換回路が前記メモリチップを前記実行不能状態に切換可能となる切換有効状態と、前記第二のメモリ状態切換回路が前記メモリチップを前記実行不能状態に切換不能となる切換無効状態とに変更できるよう構成されており、前記書込許可端子は、前記メモリデバイスを前記遊技機用制御装置本体に装着した状態では、前記メモリデバイスが前記切換有効状態となる電圧レベルに制御されることも提案される。

かかる構成にあっては、メモリデバイスを遊技機用制御装置に配設した状態では、メモリチップの記憶情報を確実に保護することができる。一方で、メモリデバイスをメモリライタに装着して、切換無効状態となる電圧レベルに書込許可端子を制御すれば、メモリチップに記憶情報を書き込むことが可能となる。したがって、かかる構成によれば、使用済みの遊技機用制御装置からメモリデバイスを取り外して、メモリライタでメモリチップに新たな記憶情報を書き込むことで、当該メモリデバイスを、別の遊技機用制御装置に再利用することが可能となる。

以上のように、本発明によれば、メモリ制御装置からメモリチップへ送信されるコマンドを遅延させることなく、メモリチップの記憶情報が不正コマンドによって改変されるのを確実に防止できる。

実施例１のスロットマシン１の斜視図である。 前扉３を開放した状態のスロットマシン１の斜視図である。 スロットマシン１の制御回路を示すブロック図である。 サブ制御装置２１の構成を示すブロック図である。 サブ制御装置２１の斜視図である。 実施例１に係るシリアルインタフェース３６等の回路図である。 制御用ＲＯＭチップ３３のコマンドを示す図表である。 制御用ＲＯＭチップ３３の記憶情報の読取手順と書込手順を示すタイミングチャートである。 実施例１に係る不正コマンド検出回路３８の回路図である。 実施例１に係るメモリ状態切換回路３９の回路図である。 実施例１に係る制御用ＲＯＭチップ３３に書込許可コマンドが入力された場合の動作を示すタイミングチャートである。 実施例１に係る制御用ＲＯＭチップ３３に読取コマンドが入力された場合の動作を示すタイミングチャートである。 実施例２に係るシリアルインタフェース３６等の回路図である。 実施例２に係る不正コマンド検出回路３８ａの回路図である。 実施例２に係るメモリ状態切換回路３９ａの回路図である。 実施例２において、制御用ＲＯＭチップ３３に書込許可コマンドが入力された場合の動作を示すタイミングチャートである。

本発明の実施形態を、本発明をスロットマシン用の制御装置に適用した実施例によって説明する。
なお、以下の実施例にあって、本発明の遊技機用制御装置は、サブ制御装置２１に相当し、また、遊技機用制御装置本体は、サブ制御装置本体４０に相当する。また、本発明に係るメモリチップは、制御用ＲＯＭチップ３３に相当し、メモリ制御装置は、ＣＰＵ３０に相当する。また、本発明に係るシリアル信号線は、シリアルインタフェース３６のシリアル信号入力線３６ｃに相当する。また、本発明に係る第一の不正コマンド検出回路と第一のメモリ状態切換回路は、実施例１に係る不正コマンド検出回路３８とメモリ状態切換回路３９に夫々相当する。また、本発明に係る第二の不正コマンド検出回路と第二のメモリ状態切換回路は、実施例２に係る不正コマンド検出回路３８ａとメモリ状態切換回路３９ａに夫々相当する。また、本発明に係る第一の不正コマンド検出回路と第二の不正コマンド検出回路が検出する所定の不正コマンドは、書込許可コマンドに相当する。また、本発明に係るメモリチップの非活性状態は、制御用ＲＯＭチップ３３の非選択状態に相当し、本発明に係る第一のメモリ状態切換回路が、メモリチップを非活性状態にするために制御する所定の端子は、制御用ＲＯＭチップ３３の／ＣＳ端子に相当する。また、本発明に係るメモリチップの実行不能状態は、制御用ＲＯＭチップ３３の電源オフ状態に相当し、本発明に係る第二のメモリ状態切換回路が、メモリチップを実行不能状態にするために制御する所定の端子は、制御用ＲＯＭチップ３３のＶＣＣ端子に相当する。

図１，２に示すように、スロットマシン１の筐体２は前方に開放しており、前方から前扉３によって覆われている。前扉３の中央部には、筐体２の内部に配設された三つのリール９を視認するための視認窓４が設けられる。そして、前扉３の前面側には、視認窓４の下方に、遊技操作に用いるベットスイッチ５ａ，５ｂ、スタートスイッチ６、ストップスイッチ７、精算スイッチ８、演出ボタンユニット１３などの各種スイッチが配設される。また、視認窓４の上方には、演出用の画像を表示する画像表示器１０が配設される。画像表示器１０は、液晶表示装置からなるものであり、前扉３の上部に嵌め込まれている。また、前扉３の前面側には、演出用ランプ１２が複数配設される。

図２に示すように、前扉３の背面側には、画像表示器１０の裏側に、画像表示器１０を制御する画像制御装置２２が配設される。また、前扉３の背面側には、スピーカ１１やメダルセレクタ１６などが配設される。また、図２に示すように、筐体２には、リール９の上方に、メイン制御装置２０やサブ制御装置２１がケースに収納された状態で設置され、また、リール９の下方には、電源ボックス１８やホッパーユニット１９が配設される。

次に、スロットマシン１の制御回路を、図３を参照して説明する。

スロットマシン１は、図３に示すように、メイン制御装置２０、サブ制御装置２１、及び画像制御装置２２の３つの制御装置を備えている。
メイン制御装置２０は、ＣＰＵ、ＲＡＭ、ＲＯＭ等を備え、遊技の進行に関する制御を行うものである。メイン制御装置２０の入力ポートには、電源ボックス１８、ベットスイッチ５ａ，５ｂ、スタートスイッチ６、ストップスイッチ７、精算スイッチ８が接続される。また、メイン制御装置２０の出力ポートには、リール９、ホッパーユニット１９、サブ制御装置２１が接続される。

サブ制御装置２１は、ＣＰＵ、ＲＡＭ、ＲＯＭ等を備え、遊技に関する演出の制御等を行うものである。サブ制御装置２１のＲＯＭには、制御用プログラムや、各種抽選データ、多岐に亘る演出パターンに関する固定データなどが記憶される。サブ制御装置２１の入力ポートには、メイン制御装置２０と演出ボタンユニット１３が接続され、サブ制御装置２１は、メイン制御装置２０から入力される情報や、演出ボタンユニット１３からの信号などに基づいて演出パターンを選択し、選択した演出パターンを実行させるために、演出用ランプ１２やスピーカ１１に制御信号を送信し、さらには、画像表示器１０に所要の画像を表示させるために画像制御装置２２に制御信号を送信する。

画像制御装置２２は、ＣＰＵ、ＲＡＭ、ＲＯＭ等を備え、画像表示器１０の表示制御を行うものである。画像制御装置２２のＲＯＭには、画像表示器１０に表示する演出用画像を生成するためのデータが多量に記憶される。画像制御装置２２は、サブ制御装置２１から制御信号を受信すると、ＣＰＵにおいて演算処理し、演出用画像のデータをＲＡＭに書きこんで画像表示器１０に出力し、サブ制御装置２１が選択した演出パターン通りの演出用画像を画像表示器１０の表示画面に表示させる。

サブ制御装置２１について詳述すると、図４に示すように、サブ制御装置２１は、ＣＰＵ３０と、ＲＡＭを構成するＲＡＭチップ３２と、ＲＯＭを構成する２つのＲＯＭチップ３３，３４とを備えている。ここで、２つのＲＯＭ３３，３４の一方は、制御用プログラムや抽選データが記憶された制御用ＲＯＭチップ３３であり、他方は画像や音などを用いた演出パターンが記憶された演出用ＲＯＭチップ３４である。ＣＰＵ３０は、インタフェース３５，３６を介して、ＲＡＭチップ３２やＲＯＭチップ３３，３４と相互接続されており、各チップ３２〜３４に適宜コマンドを出力し、データの読出し等を行うことにより、遊技に関する演出制御等を実行する。ここで、ＣＰＵ３０は、パラレルインタフェース３５とシリアルインタフェース３６にそれぞれ対応した汎用品であり、ＲＡＭチップ３２と演出用ＲＯＭチップ３４は、パラレルインタフェース３５を介してＣＰＵ３０と接続され、制御用ＲＯＭチップ３３は、シリアルインタフェース３６を介してＣＰＵ３０と接続される。また、図４に示すように、サブ制御装置２１には、不正コマンド検出回路３８とメモリ状態切換回路３９が配設される。これは、本発明の要部に係るため、詳細は後述する。

ここで、サブ制御装置２１は、図４，５に示すように、サブ制御装置本体４０と、サブ制御装置本体４０に対して脱着可能に配設されたメモリデバイス４１とで構成される。サブ制御装置本体４０は、ＣＰＵ３０やＲＡＭチップ３２、演出用ＲＯＭチップ３４などを本体用の基板４３に配設してなるものである。一方、メモリデバイス４１は、制御用ＲＯＭチップ３３と、不正コマンド検出回路３８と、メモリ状態切換回路３９とを、メモリデバイス用の基板４４に配設してデバイス化したものであり、サブ制御装置本体４０とメモリデバイス４１には、両者を脱着可能に相互接続する一対のコネクタ４６ａ，４６ｂが配設されている。

前記シリアルインタフェース３６は、シリアルペリフェラルインタフェースであり、図６に示すように、ＣＰＵ３０（マスタ）から制御用ＲＯＭチップ３３（スレーブ）へクロック信号を伝達するクロック信号線３６ａと、ＣＰＵ３０から制御用ＲＯＭチップ３３へチップセレクト信号を伝達するチップセレクト信号線３６ｂと、ＣＰＵ３０から制御用ＲＯＭチップ３３へシリアル伝送方式でコマンドを伝送するシリアル信号入力線３６ｃと、制御用ＲＯＭチップ３３からＣＰＵ３０へシリアル伝送方式で信号を伝送するシリアル信号出力線３６ｄとを備えている。

制御用ＲＯＭチップ３３は、シリアルペリフェラルインタフェースに対応した、ワンチップのシリアルフラッシュメモリであり、汎用品が用いられる。図６に示すように、制御用ＲＯＭチップ３３は、クロック信号線３６ａが接続されるＳＣＫ端子と、チップセレクト信号線３６ｂが接続される／ＣＳ端子と、シリアル信号入力線３６ｃが接続されるＳＩ端子と、シリアル信号出力線３６ｄが接続されるＳＯ端子と、電源入力用のＶＣＣ端子と、接地用のＧＮＤ端子とを備えている。この制御用ＲＯＭチップ３３は、／ＣＳ端子の入力電圧レベルがＬレベルになると、ＳＩ端子へのコマンド入力を有効とする選択状態となり、／ＣＳ端子の入力電圧レベルがＨレベルになると、ＳＩ端子へのコマンド入力を無効として、当該コマンドを実行しない非選択状態となる。

制御用ＲＯＭチップ３３を制御するためのコマンドは、シリアルペリフェラルインタフェースの規格に則って、シリアル信号入力線３６ｃを介して制御用ＲＯＭチップ３３のＳＩ端子に入力される。また、制御用ＲＯＭチップ３３が出力する信号は、ＳＯ端子からシリアル信号出力線３６ｄに出力される。制御用ＲＯＭチップ３３が実行可能なコマンドとしては、図７に示すように、読取コマンド、書込コマンド、チップ消去コマンド、選択消去コマンド、書込許可コマンドなどがある。これらのコマンドは、少なくとも指示内容を表す１バイトのインストラクションを先頭に含んでいる。以下、これらのコマンドについて個別に説明する。

読取コマンドは、制御用ＲＯＭチップ３３の記憶情報を読み出すためのコマンドである。読取コマンドでは、１バイトのインストラクションの後に、１バイトのアドレス情報が付加される。選択状態で読取コマンドが入力されると、制御用ＲＯＭチップ３３は、当該読取コマンドが指定するアドレスからの情報を非選択状態になるまで１ビットずつ出力する。

書込コマンドは、制御用ＲＯＭチップ３３に情報を書き込むためのコマンドである。書込コマンドは、１バイトのインストラクションの後に、１バイトのアドレス情報が付加され、さらにその後に、１〜２５６バイトの書込情報が付加される。選択状態で書込コマンドが入力されると、制御用ＲＯＭチップ３３は、当該書込コマンドが指定するアドレスを起点として、当該書込コマンドが指定する情報をメモリ領域に書き込む。

チップ消去コマンドは、１バイトのインストラクションのみからなるコマンドである。選択状態でチップ消去コマンドが入力されると、制御用ＲＯＭチップ３３は、全ての記憶情報を消去する。

選択消去コマンドは、制御用ＲＯＭチップ３３の記憶情報を選択的に消去するためのコマンドである。選択消去コマンドは、１バイトのインストラクションの後に、１バイトのアドレス情報が付加される。選択状態で選択消去コマンドが入力されると、制御用ＲＯＭチップ３３は、当該選択消去コマンドが指定するアドレスの記憶情報を消去する。

書込許可コマンドは、１バイトのインストラクションのみからなるコマンドである。選択状態で書込許可コマンドが入力されると、制御用ＲＯＭチップ３３は、内部のステータスレジスタの書込許可フラグを「１」（書込許可）に変更する。書込許可フラグは、記憶情報の書込みや消去を許可するか否かを決定するフラグであり、書込許可フラグが「０」（書込禁止）の状態では、書込コマンドやチップ消去コマンド、選択消去コマンドなどが入力されても、これらのコマンドは実行されず、記憶情報は維持される。

次に、一般的なメモリ制御装置が、シリアルインタフェース３６を介して制御用ＲＯＭチップ３３の記憶情報を読み取るための処理手順を、図８（ａ）を参照して説明する。
（１）まず、制御用ＲＯＭチップ３３に読取コマンドを出力するのに先立って、メモリ制御装置が、図８（ａ）のｔ１のタイミングで、制御用ＲＯＭチップ３３へのチップセレクト信号をＨレベルからＬレベルに切り換える。これにより、／ＣＳ端子の入力電圧レベルがＬレベルとなって、制御用ＲＯＭチップ３３は、非選択状態から選択状態に切り換わる。
（２）次に、メモリ制御装置は、図８（ａ）のｔ２〜ｔ３のタイミングで、クロック信号に合わせて、読取コマンドをシリアル信号入力線３６ｃに１ビットずつ出力する。そして、制御用ＲＯＭチップ３３は、読取コマンドをＳＣＫ端子に入力されるクロック信号に合わせて、ＳＩ端子に入力される読取コマンドを１ビットずつ取り込む。
（３）そして、制御用ＲＯＭチップ３３は、図８（ａ）のｔ３のタイミングで、１６ビットの読取コマンド全てを受信すると、次のクロック信号から、当該読取コマンドで指定されたアドレスを起点として、制御用ＲＯＭチップ３３の記憶情報をシリアル信号出力線３６ｄに１ビットずつ出力する。
（４）その後、メモリ制御装置は、図８（ａ）のｔ４のタイミングで、制御用ＲＯＭチップ３３から所要量の記憶情報を受信すると、チップセレクト信号をＨレベルに切り換える。そして、これに伴い、制御用ＲＯＭチップ３３は、選択状態から非選択状態に切り換わり、記憶情報の出力を停止して、読取コマンド受信前の状態に復帰する。これにより、一連の記憶情報の読取手順が終了する。

次に、一般的なメモリ制御装置が、シリアルインタフェース３６を介して制御用ＲＯＭチップ３３に記憶情報を書き込むための処理手順を、図８（ｂ）を参照して説明する。なお、サブ制御装置２１のＣＰＵ３０は、正常な状態では、制御用ＲＯＭチップ３３の記憶情報を読み取る手順を実行するのみであり、かかる書込手順をＣＰＵ３０が実行することはない。
（１）まず、メモリ制御装置は、図８（ｂ）のｔ１のタイミングで、制御用ＲＯＭチップ３３へのチップセレクト信号をＬレベルに切り換えて、制御用ＲＯＭチップ３３を非選択状態から選択状態に変更する。
（２）次に、メモリ制御装置は、図８（ｂ）のｔ２〜ｔ３のタイミングで、クロック信号に合わせて、書込許可コマンドをシリアル信号入力線３６ｃに１ビットずつ出力し、８ビットの書込許可コマンド全てを出力したｔ３のタイミングで、チップセレクト信号をＨレベルに切り換える。そして、これに伴って、制御用ＲＯＭチップ３３は、図８（ｂ）のｔ２〜ｔ３のタイミングで書込許可コマンドを受信して、ｔ３のタイミングで、ステータスレジスタの書込許可フラグを「１」（書込許可）に変更する。
（３）その後、メモリ制御装置は、図８（ｂ）のｔ４のタイミングで、制御用ＲＯＭチップ３３へのチップセレクト信号を再びＬレベルに切り換えて、制御用ＲＯＭチップ３３を非選択状態から選択状態に変更する。
（４）そして、メモリ制御装置は、図８（ｂ）のｔ５〜ｔ６のタイミングで、クロック信号に合わせて、書込コマンドをシリアル信号入力線３６ｃに１ビットずつ出力し、書込コマンド全てを出力したｔ６のタイミングでチップセレクト信号をＨレベルに切り換える。そして、これに伴って、制御用ＲＯＭチップ３３は、図８（ｂ）のｔ５〜ｔ６のタイミングで、書込コマンドを受信して、ｔ６のタイミングで、当該書込コマンドが指定するアドレスを起点として、当該書込コマンドが指定するデータをメモリ領域に書き込む。そして、データの書込みが終了すると、制御用ＲＯＭチップ３３は、ステータスレジスタの書込許可フラグを「０」（書込禁止）に変更し、さらに、選択状態から非選択状態となることで、書込許可コマンド受信前の状態に復帰する。

なお、制御用ＲＯＭチップ３３の記憶情報を消去するための処理手順は、書込許可コマンドの出力後に、書込コマンドに替えてチップ消去コマンドや選択消去コマンドを出力する以外は、上述した記憶情報の書込手順と同様の手順で実現されるため、記憶情報の消去手順についての詳細な説明は省略する。

以下に、本発明の要部に係る構成ついて説明する。
図４に示すように、サブ制御装置２１のシリアルインタフェース３６には、制御用ＲＯＭチップ３３の他に、本発明に係る不正コマンド検出回路３８が接続され、さらに、サブ制御装置２１には、不正コマンド検出回路３８からの検出信号に基づいて制御用ＲＯＭチップ３３を非選択状態にするメモリ状態切換回路３９が配設される。

不正コマンド検出回路３８は、制御用ＲＯＭチップ３３に入力されるコマンドを監視して、前記書込許可コマンドを不正なコマンドとして検出するものである。上述のように、制御用ＲＯＭチップ３３では、情報の書込時にも、記憶情報の消去時にも、書込許可コマンドを必要とするため、書込許可コマンドの実行さえ阻止すれば、制御用ＲＯＭチップ３３の記憶情報の改変を防止できる。

具体的には、不正コマンド検出回路３８は、シリアル信号入力線３６ｃに書込許可コマンドが入力されると、書込許可コマンドの４〜７ビット目に含まれる「００１１」のビットパターンを検出して、書込許可コマンドの８ビット目が制御用ＲＯＭチップ３３に入力される前に検出信号を出力する。

図６，９に示すように、不正コマンド検出回路３８は、シリアルインタフェース３６のクロック信号線３６ａと、チップセレクト信号線３６ｂと、シリアル信号入力線３６ｃに並列接続されており、クロック信号線３６ａが接続されるＳＣＫ端子と、チップセレクト信号線３６ｂが接続される／ＣＳ端子と、シリアル信号入力線３６ｃが接続されるＳＩ端子と、検出信号を出力するＯＵＴ端子とを備えている。そして、図９に示すように、不正コマンド検出回路３８は、前記ビットパターン「００１１」を検出して検出信号を出力するビットパターン検出回路５０と、コマンドの４〜７ビット目が入力されるタイミングでビットパターン検出回路５０を有効とするカウンタ回路５１とを備えている。

図９に示すように、ビットパターン検出回路５０は、シリアル信号入力線３６ｃから入力されるシリアル信号をパラレル信号に変換して出力するシフトレジスタ５２と、該シフトレジスタ５２が出力するパラレル信号が所定のビットパターン「００１１」と一致するか否かを判定する比較器５３とを備えている。

シフトレジスタ５２は、４ビットのシフトレジスタであり、シリアル信号入力線３６ｃとクロック信号線３６ａからの入力に基づいて、シリアル信号入力線３６ｃに出力された直近の４ビットの信号をパラレル信号に変換し、４つの端子ＱＡ，ＱＢ，ＱＣ，ＱＤから即座に（１クロックの遅れもなく）、パラレル信号として出力する。具体的には、シフトレジスタ５２は、制御用ＲＯＭチップ３３にコマンドの４ビット目までが入力されると、即座に当該コマンドの１〜４ビット目をパラレル信号として出力し、コマンドの５ビット目までが入力されると、即座に当該コマンドの２〜５ビット目をパラレル信号として出力する。

比較器５３は、組合せ回路によって構成されるものであり、シフトレジスタ５２が出力するパラレル信号のビットパターンが「００１１」である場合に、１クロックの遅れもなく、即座に一致信号を出力する。上述のように、このビットパターンが、不正コマンド検出回路３８が、書込許可コマンドを検出するために検出対象とするビットパターンである。比較器５３の一致信号はゲート回路５４に入力され、ビットパターン検出回路５０は、カウンタ回路５１がアクティブ信号を出力している場合にのみ、比較器５３の一致信号を検出信号としてＯＵＴ端子から出力する。

カウンタ回路５１には、図９に示すように、クロック信号とチップセレクト信号が入力される。カウンタ回路５１は、チップセレクト信号がＨレベルである時は動作せず、チップセレクト信号が立ち下がると、クロック信号のクロックパルスをカウントする。そして、カウンタ回路５１は、カウント開始から４回目のクロックパルスの立ち上がりタイミングでアクティブ信号（出力電圧レベルＨ）を出力し、７回目のクロックパルスの立ち下がりタイミングで、アクティブ信号の出力を停止（出力電圧レベルＬ）する。すなわち、かかるカウンタ回路５１は、シリアル信号入力線３６ｃにコマンドの４ビット目〜７ビット目が入力されるタイミングでアクティブ信号を出力し、それ以外のタイミングではアクティブ信号の出力を停止する。

上述のように、カウンタ回路５１のアクティブ信号は、ビットパターン検出回路５０に入力され、これにより、ビットパターン検出回路５０は、コマンドの４ビット目〜７ビット目が入力されるタイミングでのみ、比較器５３の一致信号を有効として、不正コマンド検出回路３８のＯＵＴ端子から検出信号（出力電圧レベルＨ）を出力する。ここで、コマンドの４ビット目〜７ビット目が入力されるタイミングで、シフトレジスタ５２は、コマンドの１〜４ビット目、２〜５ビット目、３〜６ビット目、４〜７ビット目の各グループを順次パラレル信号として出力し、かかるパラレル信号が「００１１」と一致するかを比較器５３が判定する。このため、かかる不正コマンド検出回路３８は、コマンドの１ビット目から７ビット目の中に、「００１１」のビットパターンが含まれる場合にのみ検出信号を出力することとなる。図７に示すように、このビットパターン「００１１」は、書込許可コマンドの４〜７ビット目に含まれており、なおかつ、他のコマンドの１〜７ビット目には含まれていないビットパターンである。したがって、かかる不正コマンド検出回路３８は、シリアル信号入力線３６ｃに書込許可コマンドが入力された場合にのみ、検出信号を出力することとなる。ここで、不正コマンド検出回路３８は、出力中のコマンドをシフトレジスタ５２によって即座にパラレル信号に変換して、１クロックの遅れもなく、ビットパターンを比較器５３で比較するよう構成されているため、書込許可コマンドの７ビット目がシリアル信号入力線３６ｃに入力されると、不正コマンド検出回路３８は、書込許可コマンドの８ビット目がシリアル信号入力線３６ｃに入力される前に検出信号を出力することとなる。

メモリ状態切換回路３９は、不正コマンド検出回路３８が検出信号を出力した時に、制御用ＲＯＭチップ３３の／ＣＳ端子の入力電圧レベルをＨレベルに制御して、制御用ＲＯＭチップ３３を強制的に非選択状態にするものである。具体的には、図１０に示すように、メモリ状態切換回路３９は、チップセレクト信号線３６ｂに設けられたＯＲゲート回路５５を備え、ＩＮ端子に不正コマンド検出回路３８からの検出信号（電圧レベルＨ）が入力されると、ＯＲゲート回路５５の部分で、ＣＰＵ３０が出力するチップセレクト信号に関わらず、制御用ＲＯＭチップ３３の／ＣＳ端子の入力電圧レベルがＨレベルとなるよう制御する。

より具体的には、メモリ状態切換回路３９は、ＩＮ端子に不正コマンド検出回路３８から検出信号が入力されると、１クロックの遅れもなく、即座に／ＣＳ端子をＨレベルに制御する。この時、メモリ状態切換回路３９に配設されたラッチ回路５７が、ＯＲゲート回路５５への出力を保持することで、メモリ状態切換回路３９は、当該検出信号が停止した後も、制御用ＲＯＭチップ３３の／ＣＳ端子の入力電圧レベルをＨレベルに維持する。図６に示すように、ＣＰＵ３０とメモリ状態切換回路３９の間には、リセット信号を伝送するリセット信号線６０が配設されており、メモリ状態切換回路３９は、制御用ＲＯＭチップ３３の／ＣＳ端子をＨレベルに維持している状態でＣＰＵ３０からリセット信号が入力されると、ラッチ回路５７の出力を反転させて検出信号入力前の状態に復帰するため、ＣＰＵ３０からのチップセレクト信号は、制御用ＲＯＭチップ３３の／ＣＳ端子に入力可能となる。

また、図６に示すように、メモリデバイス４１のコネクタ４６ｂには、メモリ状態切換回路３９が制御用ＲＯＭチップ３３を非選択状態に切換可能な切換有効状態と、メモリ状態切換回路３９が制御用ＲＯＭチップ３３を非選択状態に切換不能となる切換無効状態とに変換するための書込許可端子６２が配設される。具体的には、図６，１０に示すように、書込許可端子６２への入力は、メモリ状態切換回路３９のＷＥ端子に入力され、書込許可端子６２の入力電圧レベルがＨレベルである間は、メモリ状態切換回路３９が切換無効状態となって、不正コマンド検出回路３８が検出信号を出力しても、制御用ＲＯＭチップ３３にチップセレクト信号を入力できるよう構成される。

すなわち、メモリデバイス４１は、メモリライタ等に装着し、その際、書込許可端子６２の入力電圧レベルをＨレベルにすることで、制御用ＲＯＭチップ３３に書込許可コマンドを実行させて、制御用ＲＯＭチップ３３の記憶情報を書き換え得るよう構成される。これに対して、サブ制御装置２１では、制御用ＲＯＭチップ３３の記憶情報を保護する必要があるため、図６に示すように、書込許可端子６２の入力電圧レベルを常にＬレベルに制御することで、メモリ状態切換回路３９を常に切換有効状態とし、制御用ＲＯＭチップ３３の記憶情報の改変を防止している。

以下に、不正コマンド検出回路３８及びメモリ状態切換回路３９の動作を、図１１，１２のタイミングチャートを参照して具体的に説明する。

図１１は、仮に、何らかの不正な手段によって、制御用ＲＯＭチップ３３に書込許可コマンドが入力された場合のフローチャートである。なお、上述のように、正常時には、ＣＰＵ３０から制御用ＲＯＭチップ３３に入力されるのは、記憶情報の読取りに必要なコマンドのみであり、書込許可コマンドが制御用ＲＯＭチップ３３に入力されることはない。
（１）まず、ｔ１のタイミングで、制御用ＲＯＭチップ３３へ入力されるチップセレクト信号がＬレベルに切り換えられる。これにより、制御用ＲＯＭチップ３３は、／ＣＳ端子がＬレベルに切り換わり、非選択状態から選択状態となる。また、不正コマンド検出回路３８のカウンタ回路５１は、チップセレクト信号がＬレベルになると、クロック信号線３６ａのクロックパルスのカウントを開始する。
（２）ｔ２のタイミングで、制御用ＲＯＭチップ３３に書込許可コマンドの入力が開始される。ここで、書込許可コマンドの各ビットは、制御用ＲＯＭチップ３３に入力されると同時に、並列接続された不正コマンド検出回路３８のシフトレジスタ５２にも入力される。
（３）書込許可コマンドの４ビット目〜７ビット目が入力されるｔ３〜ｔ５のタイミングで、カウンタ回路５１がアクティブ信号を出力し、ビットパターン検出回路５０が有効となる。このｔ３〜ｔ５のタイミングで、ビットパターン検出回路５０は、書込許可コマンドの１〜４ビット目、２〜５ビット目、３〜６ビット目、４〜７ビット目の各グループのうち、いずれかが「００１１」のビットパターンと一致するか否かを、シフトレジスタ５２にコマンドが１ビット入力される度、順番に判定する。
（４）ｔ４のタイミングで、書込許可コマンドの７ビット目が制御用ＲＯＭチップ３３とシフトレジスタ５２に入力されると、シフトレジスタ５２が、書込許可コマンドの４〜７ビット目のビットパターン「００１１」をパラレル信号として出力し、比較器５３は一致信号を出力する。この時、カウンタ回路５１がアクティブ信号を出力しており、ビットパターン検出回路５０は有効であるため、ビットパターン検出回路５０は、不正コマンド検出回路３８のＯＵＴ端子から検出信号を出力する。そして、不正コマンド検出回路３８の検出信号はメモリ状態切換回路３９に入力され、メモリ状態切換回路３９が、制御用ＲＯＭチップ３３の／ＣＳ端子の入力電圧レベルをＨレベルに制御して、制御用ＲＯＭチップ３３を非選択状態に切り換える。また、メモリ状態切換回路３９は、内部のラッチ回路５７の出力が切り換わることで、制御用ＲＯＭチップ３３の／ＣＳ端子の入力電圧レベルをＨレベルに維持する。
（５）メモリ状態切換回路３９による制御用ＲＯＭチップ３３の／ＣＳ端子の入力電圧レベルの切換えは、書込許可コマンドの７ビット目が入力されてから１クロック以内で完了する。このため、ｔ５のタイミングで、制御用ＲＯＭチップ３３のＳＩ端子に、書込許可コマンドの８ビット目（最終ビット）が入力されても、当該入力信号は制御用ＲＯＭチップ３３で無効とされ、途中まで入力されていた書込許可コマンドは実行されることなく破棄される。

このように、書込許可コマンドが制御用ＲＯＭチップ３３に入力された場合は、書込許可コマンドの７ビット目が入力されたｔ４のタイミングで、不正コマンド検出回路３８が検出信号を出力し、メモリ状態切換回路３９が、１クロック以内に制御用ＲＯＭチップ３３を非選択状態にすることで、書込許可コマンドの８ビット目の入力が、制御用ＲＯＭチップ３３で無効とされ、書込許可コマンドは実行されることなく破棄される。このため、かかる構成にあっては、制御用ＲＯＭチップ３３で書込許可コマンドが実行されることがなく、制御用ＲＯＭチップ３３の記憶情報を確実に保護できる。

図１２は、ＣＰＵ３０から制御用ＲＯＭチップ３３に読取コマンドが入力された場合のフローチャートである。
（１）まず、ｔ１のタイミングで、ＣＰＵ３０によって、制御用ＲＯＭチップ３３に入力されるチップセレクト信号がＬレベルに切り換えられる。これにより、制御用ＲＯＭチップ３３は、／ＣＳ端子がＬレベルに切り換わり、非選択状態から選択状態となる。また、不正コマンド検出回路３８のカウンタ回路５１は、チップセレクト信号がＬレベルになると、クロック信号線３６ａのクロックパルスのカウントを開始する。
（２）ｔ２のタイミングで、ＣＰＵ３０から制御用ＲＯＭチップ３３に読取コマンドの入力が開始される。この時、読取コマンドの各ビットは、制御用ＲＯＭチップ３３に入力されると同時に、不正コマンド検出回路３８のシフトレジスタ５２にも入力される。
（３）読取コマンドの４〜７ビット目が入力されるｔ３〜ｔ４のタイミングで、カウンタ回路５１がアクティブ信号を出力し、ビットパターン検出回路５０が有効となる。このｔ３〜ｔ４のタイミングで、ビットパターン検出回路５０は、読取コマンドの１〜４ビット目、２〜５ビット目、３〜６ビット目、４〜７ビット目の各グループのうち、いずれかが「００１１」のビットパターンと一致するか否かを、シフトレジスタ５２にコマンドが１ビット入力される度に順番に判定する。しかしながら、読取コマンドの１〜７ビット目には、「００１１」のビットパターンが存在しないため、不正コマンド検出回路３８が検出信号を出力することはない。
（４）読取コマンドの１１ビット目が入力されるｔ５のタイミングでは、シフトレジスタ５２が、読取コマンドの８〜１１ビット目に含まれる「００１１」のビットパターンを出力するため、比較器５３が一致信号を出力する。しかしながら、かかるｔ５のタイミングでは、カウンタ回路５１がアクティブ信号を出力しておらず、ビットパターン検出回路５０が無効であるため、比較器５３が一致信号を出力しても、不正コマンド検出回路３８は検出信号を出力しない。
（５）このように、カウンタ回路５１がアクティブ信号を出力するタイミングｔ３〜ｔ４では比較器５３が一致信号を出力せず、比較器５３が一致信号を出力するタイミングｔ５では、カウンタ回路５１がアクティブ信号を出力していないため、読取コマンドが入力されるｔ２〜ｔ６のタイミングでは、不正コマンド検出回路３８が検出信号を出力せず、読取コマンドは制御用ＲＯＭチップ３３に入力され、ｔ６のタイミングで読取コマンド全体が入力されると、制御用ＲＯＭチップ３３は、読取コマンドが指定するアドレスのデータをＳＯ端子から出力する。

このように、不正コマンド検出回路３８は、コマンドの７ビット目までに限定して、「００１１」のビットパターンの有無を検出するため、読取コマンドの７ビット目以降の部分に「００１１」のビットパターンが含まれていても、不正コマンド検出回路３８は検出信号を検出しない。このため、かかる不正コマンド検出回路３８によれば、ＣＰＵ３０が出力する正常なコマンドは、制御用ＲＯＭチップ３３に滞りなく入力されて、制御用ＲＯＭチップ３３で実行される。

以上のように、本実施例では、制御用ＲＯＭチップ３３の書込みや消去に必要な書込許可コマンドが不正なコマンドとして設定され、制御用ＲＯＭチップ３３に書込許可コマンドが入力された場合は、書込許可コマンドの７ビット目が入力された時点で、不正コマンド検出回路３８が書込許可コマンドに含まれるビットパターンを検出し、書込許可コマンドの８ビット目（最終ビット）が入力される前に、メモリ状態切換回路３９が制御用ＲＯＭチップ３３を非選択状態に切り換えて、書込許可コマンドが制御用ＲＯＭチップ３３で実行されるのを阻止する。したがって、本実施例にあっては、サブ制御装置２１で制御用ＲＯＭチップ３３の記憶情報の改変を確実に防止できる。

特に、本実施例では、不正コマンド検出回路３８は、シリアル信号入力線３６ｃに並列接続されて、制御用ＲＯＭチップ３３に出力するコマンドを監視するため、正常なコマンドは、ＣＰＵ３０から制御用ＲＯＭチップ３３に遅滞なく入力される。このため、本実施例では、制御用ＲＯＭチップ３３で不正なコマンドが実行されるのを防止しつつ、ＣＰＵ３０は、制御用ＲＯＭチップ３３の記憶情報を、簡単かつ迅速に読み出すことができる。

また、本実施例では、カウンタ回路５１によって、制御用ＲＯＭチップ３３にコマンドが入力されるタイミングを検出して、コマンドの４〜７ビット目が入力されるタイミングでのみビットパターン検出回路５０を有効にしているため、正常なコマンドと不正なコマンドでビットパターンが共通する部分や、ビットパターンが一定でない部分（アドレス部分）を、ビットパターン検出回路５０の検出対象から除外して、正常なコマンドと不正なコマンドを、比較的短いビットパターンで正確に区別できるという利点がある。

また、本実施例では、カウンタ回路５１が、制御用ＲＯＭチップ３３に入力されるクロック信号とチップセレクト信号に基づいて、制御用ＲＯＭチップ３３に入力されるコマンドの先頭部分を検出するため、不正コマンド検出回路３８を簡易な回路構成によって実現できるという利点がある。

また、本実施例では、ビットパターン検出回路５０を、シリアル信号入力線３６ｃを介して制御用ＲＯＭチップ３３に入力されるシリアル信号をパラレル信号に変換するシフトレジスタ５２と、シフトレジスタ５２によって変換されたパラレル信号が特定のビットパターンであるか否かを判定する比較器５３とで構成し、比較器５３が特定のビットパターンであると判定した場合に検出信号を出力するよう構成しているため、シリアル信号入力線３６ｃに検出対象のビットパターンが入力された時に、簡易な回路構成によって、１クロックの遅れもなく検出信号を出力して、制御用ＲＯＭチップ３３を非選択状態にすることができるという利点がある。

また、本実施例にあっては、メモリ状態切換回路３９は、不正コマンド検出回路３８から検出信号が入力されると、検出信号が停止しても、内部のラッチ回路５７によって、リセット信号が入力されるまで、制御用ＲＯＭチップ３３の／ＣＳ端子をＨレベルに制御し続けることで、制御用ＲＯＭチップ３３を非選択状態に維持するため、不正コマンド検出回路３８が書込許可コマンドを検出した時に、制御用ＲＯＭチップ３３の記憶情報を確実に保護できるという利点がある。

また、本実施例では、制御用ＲＯＭチップ３３と、不正コマンド検出回路３８と、メモリ状態切換回路３９と、コネクタ４６ｂとを基板４４に配設して一つのメモリデバイス４１を構成し、当該メモリデバイス４１を、サブ制御装置本体４０に対して脱着可能としているため、かかるメモリデバイス４１を、既存のスロットマシンの制御装置のメモリデバイスと交換することで、記憶情報の改変が困難な制御用ＲＯＭチップを備えた遊技機用制御装置を低コストで容易に実現できる。

また、本実施例に係るメモリデバイス４１は、サブ制御装置２１に装着された状態では、書込許可端子６２がＬレベルに制御されて、制御用ＲＯＭチップ３３の記憶情報の改変が禁止されているが、サブ制御装置２１から取り外して、メモリライタなどによって、書込許可端子６２の入力電圧レベルをＨレベルに制御すれば、制御用ＲＯＭチップ３３に記憶情報を書込可能となる。このため、本実施例では、スロットマシン１を廃棄する際に、サブ制御装置２１からメモリデバイス４１を取り外し、制御用ＲＯＭチップ３３の記憶情報を書き換えて、他の遊技機用制御装置のメモリデバイス４１として再利用することが可能となる。

本実施例は、上記実施例１から、不正コマンド検出回路とメモリ状態切換回路の構成を変更したものである。なお、不正コマンド検出回路とメモリ状態切換回路以外の構成については、実施例１と共通であるため、本文及び図面中で共通符号を付して説明を省略する。

本実施例と実施例１との相違点を説明すると、実施例１では、不正コマンド検出回路３８が、書込許可コマンドの４〜７ビット目に含まれる「００１１」のビットパターンを検出して検出信号を出力するのに対し、本実施例に係る不正コマンド検出回路３８ａは、書込許可コマンドの５〜８ビット目に含まれる「０１１０」のビットパターンを検出して検出信号を出力する。また、実施例１では、不正コマンド検出回路３８が検出信号を出力すると、メモリ状態切換回路３９が、制御用ＲＯＭチップ３３の／ＣＳ端子の入力電圧レベルをＨレベルに制御して、制御用ＲＯＭチップ３３を非選択状態にするのに対し、本実施例に係るメモリ状態切換回路３９ａは、制御用ＲＯＭチップ３３のＶＣＣ端子の入力電圧レベルを基準電位レベル（グランド電位）に制御して、制御用ＲＯＭチップ３３への電源入力を断つことにより、制御用ＲＯＭチップ３３を電源オフ状態にする。電源オフ状態では、制御用ＲＯＭチップ３３は当然ながらコマンドを実行不能となり、また、実行前のコマンドや入力途中のコマンドは、実行されることなく破棄される。

上述のように、制御用ＲＯＭチップ３３は、書込許可コマンドが入力されると、内部のステータスレジスタの書込許可フラグを「０」（書込禁止）から「１」（書込許可）に変更するよう構成されている。ここで、制御用ＲＯＭチップ３３は、書込許可コマンドの最終ビットが入力されてから、書込許可フラグを「１」に変更するまでに、クロック信号の１クロック程度の遅延時間がある。本実施例では、書込許可コマンドの最終ビット（８ビット目）が入力されてから、この遅延時間が経過するまでに、不正コマンド検出回路３８ａが検出信号を出力し、さらに、当該検出信号を受信したメモリ状態切換回路３９ａが制御用ＲＯＭチップ３３を電源オフ状態に切り換えることにより、制御用ＲＯＭチップ３３が書込許可フラグを「１」に変更するのを阻止する。

本実施例の不正コマンド検出回路３８ａは、図１３，１４に示すように、実施例１の不正コマンド検出回路３８（図６，９参照）と基本的な回路構成は同じである。実施例１との相違点のみ説明すると、本実施例のビットパターン検出回路５０ａでは、シフトレジスタ５２が出力するパラレル信号のビットパターンが「０１１０」（実施例１では「００１１」）である場合に、比較器５３ａが１クロックの遅れもなく、即座に一致信号を出力する。また、本実施例のカウンタ回路５１ａは、シリアル信号入力線３６ｃにコマンドの５〜８ビット目（実施例１では４〜７ビット目）が入力されるタイミングでアクティブ信号を出力し、それ以外のタイミングではアクティブ信号の出力を停止する。かかる構成によれば、コマンドの５〜８ビット目（実施例１では４〜７ビット目）が入力されるタイミングでのみ、ビットパターン検出回路５０ａの比較器５３ａの一致信号が有効となって、不正コマンド検出回路３８ａのＯＵＴ端子から検出信号（出力電圧レベルＨ）を出力可能となる。そして、不正コマンド検出回路３８ａは、シリアル信号入力線３６ｃに書込許可コマンドが８ビット目まで入力されると、当該コマンドの５〜８ビット目に含まれる「０１１０」のビットパターンを１クロックの遅れもなく検出して、即座に検出信号を出力することとなる。

本実施例のメモリ状態切換回路３９ａは、図１３，１５に示すように、不正コマンド検出回路３８ａが検出信号を出力した時に、制御用ＲＯＭチップ３３のＶＣＣ端子の入力電圧レベルを基準電位レベルに切り換えて、制御用ＲＯＭチップ３３を電源オフ状態にするものである。なお、図１３では、図示を省略しているが、制御用ＲＯＭチップ３３のＶＣＣ端子に接続された電源供給線３７はコネクタ４６ｂと接続されており、通常、制御用ＲＯＭチップ３３のＶＣＣ端子には、コネクタ４６ｂや電源供給線３７を介して、電源ボックス１８から電源電位レベルが入力される。

実施例１のメモリ状態切換回路３９（図１０参照）との相違点を具体的に説明すると、本実施例のメモリ状態切換回路３９ａは、電源供給線３７に配設されたＮＡＮＤゲート回路５６を備えており、ＩＮ端子に不正コマンド検出回路３８ａからの検出信号（電圧レベルＨ）が入力されると、ＮＡＮＤゲート回路５６の部分で、制御用ＲＯＭチップ３３のＶＣＣ端子の入力電圧レベルが、電源電位レベルから基準電位レベルとなるよう制御する。より具体的には、メモリ状態切換回路３９は、ＩＮ端子に不正コマンド検出回路３８から検出信号が入力されると、１クロックの遅れもなく、即座にＶＣＣ端子の入力電圧レベルを基準電位レベルに制御する。この時、メモリ状態切換回路３９ａに配設されたラッチ回路５７が、ＮＡＮＤゲート回路５６への出力を保持することで、メモリ状態切換回路３９ａは、当該検出信号が停止した後も、制御用ＲＯＭチップ３３のＶＣＣ端子の入力電圧レベルを基準電位レベルに維持する。なお、ラッチ回路５７の出力を反転させるためのリセット信号線６０は、実施例１と同様である。また、本実施例では、実施例１と同様に、メモリデバイス４１の書込許可端子６２への入力が、メモリ状態切換回路３９ａのＷＥ端子に入力されており、書込許可端子６２の入力電圧レベルがＨレベルである間は、メモリ状態切換回路３９ａが制御用ＲＯＭチップ３３を電源オフ状態に切換不能な切換無効状態となって、不正コマンド検出回路３８ａが検出信号を出力しても、制御用ＲＯＭチップ３３に電源が供給されるよう構成される。

図１６は、仮に、何らかの不正な手段によって、制御用ＲＯＭチップ３３に書込許可コマンドが入力された場合のフローチャートである。かかるタイミングチャートの例に基づいて、本実施例に係る不正コマンド検出回路３８ａ及びメモリ状態切換回路３９ａの動作を具体的に説明する。
（１）まず、ｔ１のタイミングで、制御用ＲＯＭチップ３３へ入力されるチップセレクト信号がＬレベルに切り換えられる。これにより、制御用ＲＯＭチップ３３は、／ＣＳ端子がＬレベルに切り換わり、非選択状態から選択状態となる。また、不正コマンド検出回路３８ａのカウンタ回路５１ａは、チップセレクト信号がＬレベルになると、クロック信号線３６ａのクロックパルスのカウントを開始する。
（２）ｔ２のタイミングで、制御用ＲＯＭチップ３３に書込許可コマンドの入力が開始される。ここで、書込許可コマンドの各ビットは、制御用ＲＯＭチップ３３に入力されると同時に、並列接続された不正コマンド検出回路３８ａのシフトレジスタ５２にも入力される。なお、かかるタイミングまでの動作は、実施例１（図１１参照）と同じである。
（３）本実施例では、書込許可コマンドの５ビット目〜８ビット目が入力されるｔ３〜ｔ５のタイミングで、カウンタ回路５１ａがアクティブ信号を出力し、ビットパターン検出回路５０ａが有効となる。このｔ３〜ｔ５のタイミングで、ビットパターン検出回路５０は、書込許可コマンドの２〜５ビット目、３〜６ビット目、４〜７ビット目、５〜８ビット目の各グループのうち、いずれかが「０１１０」のビットパターンと一致するか否かを、シフトレジスタ５２にコマンドが１ビット入力される度、順番に判定する。
（４）ｔ４のタイミングで、書込許可コマンドの８ビット目が制御用ＲＯＭチップ３３とシフトレジスタ５２に入力されると、シフトレジスタ５２が、書込許可コマンドの５〜８ビット目のビットパターン「０１１０」をパラレル信号として出力し、比較器５３ａは一致信号を出力する。この時、カウンタ回路５１ａがアクティブ信号を出力しており、ビットパターン検出回路５０ａは有効であるため、ビットパターン検出回路５０ａは、不正コマンド検出回路３８ａのＯＵＴ端子から検出信号を出力する。そして、不正コマンド検出回路３８ａの検出信号はメモリ状態切換回路３９ａに入力され、メモリ状態切換回路３９ａが、制御用ＲＯＭチップ３３のＶＣＣ端子の入力電圧レベルを基準電位レベルに制御して、制御用ＲＯＭチップ３３を電源オフ状態に切り換える。また、メモリ状態切換回路３９ａは、内部のラッチ回路５７の出力が切り換わることで、制御用ＲＯＭチップ３３のＶＣＣ端子の入力電圧レベルを基準電位レベルに維持する。
（５）メモリ状態切換回路３９ａによる制御用ＲＯＭチップ３３のＶＣＣ端子の入力電圧レベルの切換えは、書込許可コマンドの８ビット目が入力されてから１クロック以内で完了する。仮に、制御用ＲＯＭチップ３３が電源オフ状態に切り換わらなければ、制御用ＲＯＭチップ３３は、ｔ６のタイミングで、入力された書込許可コマンドを実行して、書込許可フラグを「１」に変更するところであるが、かかる例では、書込許可コマンドが入力されてから、制御用ＲＯＭチップ３３が当該書込許可コマンドを実行する前に電源オフ状態に切り換えることで、書込許可コマンドの実行が阻止される。

このように、本実施例では、書込許可コマンドが制御用ＲＯＭチップ３３に入力された場合は、書込許可コマンドの８ビット目が入力された時点（ｔ４）で、不正コマンド検出回路３８ａが即座に検出信号を出力し、さらに、メモリ状態切換回路３９ａが、１クロックの遅れもなく、制御用ＲＯＭチップ３３を電源オフ状態に切り換えるため、制御用ＲＯＭチップ３３が書込許可コマンドを実行するのを確実に阻止できる。したがって、本実施例にあっても、制御用ＲＯＭチップ３３の記憶情報の読出しを遅延させることなく、制御用ＲＯＭチップ３３の記憶情報の改変を確実に防止できる。

なお、本発明の遊技機は、上記実施例の形態に限らず本発明の要旨を逸脱しない範囲内において種々変更を加えることができる。例えば、上記実施例は、本発明をスロットマシンのサブ制御装置に適用したものであるが、本発明の遊技機用制御装置は、スロットマシンのメイン制御装置などのその他の制御装置にも適用でき、また、パチンコ機などのその他の遊技機の制御装置にも適用可能である。

また、本発明に係るメモリチップは、上記実施例のフラッシュメモリチップ（制御用ＲＯＭチップ３３）に限らず、シリアルインタフェースに対応し、記憶情報を電気的に書込可能な不揮発性メモリ全般を採用可能である。

また、本発明に係るメモリ制御装置は、上記実施例のＣＰＵ３０に限らず、ＧＰＵやメモリコントローラなどで構成することもできる。

また、本発明に係るシリアルインタフェースは、上記実施例のシリアルペリフェラルインタフェースに限らず、その他の規格（Ｉ２Ｃなど）のシリアルインタフェースを採用することもできる。

また、上記実施例では、ＣＰＵ３０（メモリ制御手段）と制御用ＲＯＭチップ３３（メモリチップ）がシリアルインタフェース３６を介して１対１で接続されているが、本発明に係るシリアルインタフェースには、メモリチップを複数接続したり、その他のデバイスを接続したりすることができる。なお、シリアルインタフェースにメモリチップが複数接続される場合は、不正コマンド検出回路は、全てのメモリチップへ入力される不正コマンドを検出するようにしてもよいし、一部のメモリチップにのみ入力される不正コマンドを検出するようにしてもよい。

また、上記実施例では、書込許可コマンドを不正コマンドとして設定しているが、本発明に係る不正コマンドは、書込許可コマンドに限らず、メモリチップの仕様に合わせて適宜設定可能である。例えば、複数のコマンドを不正コマンドとして設定してもよいし、遊技機用制御装置において、メモリチップの制御に不要なコマンド全般を不正コマンドとして設定してもよい。

また、上記実施例では、８ビットのインストラクション部分のみからなる書込許可コマンドを不正コマンドとして設定しているため、実施例１では、インストラクション部分の８ビット目が入力される前に制御用ＲＯＭチップ３３（メモリチップ）を非選択状態（非活性状態）にしているが、インストラクション部分の後にアドレスが付加されるコマンド（書込コマンドなど）を不正コマンドに設定する場合であれば、アドレス部分が入力されている最中に、制御用ＲＯＭチップ３３（メモリチップ）を非選択状態（非活性状態）にするようにしてもよい。

また、上記実施例１では、制御用ＲＯＭチップ３３（メモリチップ）の非選択状態が、本発明に係る非活性状態に対応しているが、本発明に係る非活性状態は、実施例の非選択状態に限らず、メモリチップへのコマンド入力が無効とする状態であればよい。非活性状態の別形態としては、例えば、メモリチップへの電力供給が絶たれた状態が挙げられる。かかる構成は、メモリ状態切換回路が、検出信号入力時に、メモリチップの電源入力用端子の入力を制御することで実現される。また、メモリチップにクロック信号が入力されない状態を非活性状態とすることもできる。かかる構成は、メモリ状態切換回路が、検出信号入力時に、メモリチップのクロック信号入力用端子の入力電圧を制御するか、クロック信号入力用端子をハイインピーダンスにすることで実現される。また、コマンドが入力される端子がハイインピーダンスになった状態を非活性状態とすることもできる。かかる構成は、メモリ状態切換回路が、検出信号入力時に、メモリチップのコマンド入力用の端子をハイインピーダンスに制御することで実現される。このように、本発明に係るメモリチップの非活性状態は、様々な形態を採用可能であり、使用するメモリチップの仕様に合わせて、適切な状態を非活性状態として選択すればよい。

また、上記実施例２では、制御用ＲＯＭチップ３３（メモリチップ）の電源オフ状態が、本発明に係る実行不能状態に対応しているが、本発明に係る実行不能状態は、実施例の電源オフ状態に限らず、メモリチップがコマンドを実行不能となる状態であればよく、使用するメモリチップと取り得る状態に応じて、実行不能状態を適宜設定することができる。また、上記実施例２では、不正コマンド（書込許可コマンド）の最終ビットがメモリチップ（制御用ＲＯＭチップ３３）に入力された後で、メモリチップを実行不能状態（電源オフ状態）に切り換えるよう構成されているが、かかる構成に限らず、不正コマンドの最終ビットが入力される前に不正コマンドのビットパターンを検出して、メモリチップを実行不能状態に切り換えるよう構成することも可能である。

また、上記実施例では、メモリ状態切換回路３９に配設されたラッチ回路５７は、ＣＰＵ３０からリセット信号が入力されると、ラッチ回路５７の出力を反転させて検出信号入力前の状態に復帰するとしているが、ラッチ回路５７の出力反転はＣＰＵ３０からのリセット信号入力に限るものではない。例えば検出信号の入力を契機として、一定時間非活性状態を維持し、その後、自動的にラッチ回路５７の出力を反転させて検出信号入力前の状態に復帰するようにしてもよいし、メモリ状態切換回路３９に入力されるチップセレクト信号の立ち下がりを契機として一定時間ラッチ回路５７を有効にするようにしてもよい。

１ スロットマシン
２０ メイン制御装置
２１ サブ制御装置（遊技機用制御装置）
２２ 画像制御装置
３０ ＣＰＵ（メモリ制御装置）
３２ ＲＡＭチップ
３３ 制御用ＲＯＭチップ（メモリチップ）
３４ 演出用ＲＯＭチップ
３５ パラレルインタフェース
３６ シリアルインタフェース
３６ａ クロック信号線
３６ｂ チップセレクト信号線
３６ｃ シリアル信号入力線（シリアル信号線）
３６ｄ シリアル信号出力線
３８ 不正コマンド検出回路（第一の不正コマンド検出回路）
３８ａ 不正コマンド検出回路（第二の不正コマンド検出回路）
３９ メモリ状態切換回路（第一のメモリ状態切換回路）
３９ａ メモリ状態切換回路（第二のメモリ状態切換回路）
４０ サブ制御装置本体
４１ メモリデバイス
４３，４４ 基板
４６ａ，４６ｂ コネクタ
５０，５０ａ ビットパターン検出回路
５１，５１ａ カウンタ回路
５２ シフトレジスタ
５３，５３ａ 比較器
５４ ゲート回路
５５ ＯＲゲート回路
５６ ＮＡＮＤゲート回路
５７ ラッチ回路
６０ リセット信号線
６２ 書込許可端子

Claims (8)

1. 不揮発性のメモリチップと、
   該メモリチップにコマンドを出力するメモリ制御装置と、
   該メモリ制御装置から前記メモリチップにシリアル伝送方式でコマンドを伝送するシリアル信号線を具備するシリアルインタフェースと、
   該シリアル信号線に並列接続されて、前記メモリチップに入力される前記コマンドを監視することにより、所定の不正コマンドが前記シリアル信号線を介して前記メモリチップに入力された場合に、当該不正コマンドの、少なくとも最終ビットを除くビットパターンを検出して、当該不正コマンドの最終ビットが前記メモリチップに入力される前に検出信号を出力する第一の不正コマンド検出回路と、
   該第一の不正コマンド検出回路が検出信号を出力すると、前記メモリチップの所定の端子を制御することにより、当該不正コマンドの最終ビットが前記メモリチップに入力される前に、前記メモリチップへの前記コマンドの入力が無効となる非活性状態に前記メモリチップを切り換える第一のメモリ状態切換回路と
   を備えることを特徴とする遊技機用制御装置。
2. 前記第一の不正コマンド検出回路は、
   前記シリアル信号線を介して前記メモリチップに入力されるシリアル信号が、所定のビットパターンである場合に前記検出信号を出力するビットパターン検出回路と、
   前記コマンドが前記メモリチップに入力されるタイミングを検出して、当該コマンドの所定位置のビットが入力されるタイミングで、前記ビットパターン検出回路を有効とし、前記所定位置のビットが入力されるタイミング以外では、前記ビットパターン検出回路を無効とするカウンタ回路と
   を備えることを特徴とする請求項１に記載の遊技機用制御装置。
3. 前記カウンタ回路は、前記メモリチップに入力されるチップセレクト信号とクロック信号に基づいて、前記コマンドが前記メモリチップに入力されるタイミングを検出するよう構成されていることを特徴とする請求項２に記載の遊技機用制御装置。
4. 前記ビットパターン検出回路は、
   前記シリアル信号線を介して前記メモリチップに入力されるシリアル信号をパラレル信号に変換するシフトレジスタと、
   該シフトレジスタによって変換されたパラレル信号が所定のビットパターンであるか否かを判定する比較器とを備え、
   該比較器が前記所定のビットパターンであると判定した場合に前記検出信号を出力するものであることを特徴とする請求項２又は請求項３に記載の遊技機用制御装置。
5. 前記第一のメモリ状態切換回路は、前記第一の不正コマンド検出回路から前記検出信号が入力されると、所定の契機が訪れるまで、該メモリチップの非活性状態を維持するラッチ回路を備えることを特徴とする請求項１乃至請求項４のいずれか１項に記載の遊技機用制御装置。
6. 遊技機用制御装置本体と接続可能なコネクタと、前記メモリチップと、前記第一の不正コマンド検出回路と、前記第一のメモリ状態切換回路と、を基板上に配設してなるメモリデバイスを備えることを特徴とする請求項１乃至請求項５のいずれか１項に記載の遊技機用制御装置。
7. 前記メモリデバイスは、所定の書込許可端子の入力電圧レベルによって、前記第一のメモリ状態切換回路が前記メモリチップを前記非活性状態に切換可能となる切換有効状態と、前記第一のメモリ状態切換回路が前記メモリチップを前記非活性状態に切換不能となる切換無効状態とに変更できるよう構成されており、
   前記書込許可端子は、前記メモリデバイスを前記遊技機用制御装置本体に装着した状態では、前記メモリデバイスが前記切換有効状態となる電圧レベルに制御されることを特徴とする請求項６に記載の遊技機用制御装置。
8. 不揮発性のメモリチップと、
   該メモリチップにコマンドを出力するメモリ制御装置と、
   該メモリ制御装置から前記メモリチップにシリアル伝送方式でコマンドを伝送するシリアル信号線を具備するシリアルインタフェースと、
   該シリアル信号線に並列接続されて、前記メモリチップに入力される前記コマンドを監視することにより、所定の不正コマンドが前記シリアル信号線を介して前記メモリチップに入力された場合に、当該不正コマンドに含まれるビットパターンを検出して、当該不正コマンドが前記メモリチップで実行される前に検出信号を出力する第二の不正コマンド検出回路と、
   該第二の不正コマンド検出回路が検出信号を出力すると、前記メモリチップの所定の端子を制御することにより、当該不正コマンドが前記メモリチップで実行される前に、前記メモリチップで前記コマンドを実行不能となる実行不能状態に前記メモリチップを切り換える第二のメモリ状態切換回路と
   を備えることを特徴とする遊技機用制御装置。

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