JP2016038829A - 電子情報記録媒体、プロセッサモジュールの動作制御方法、及びプロセッサモジュールの動作制御プログラム - Google Patents
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先ず、図2及び図3を参照して、実施例1の動作について説明する。なお、実施例1において、所定の状況は、割込みイベントである。また、実施例1では、プロセッサ制御回路7は、スペシャルファンクションレジスタを備える。図2は、実施例1におけるスペシャルファンクションレジスタの構成例を示す図である。図2の例では、スペシャルファンクションレジスタとして、モジュール動作表示レジスタ71、発生イベント設定レジスタ72、停止イベント設定レジスタ73、及びモジュール動作設定レジスタ74a〜74hを示している。なお、図2の例では、それぞれのレジスタは、b(ビット)1〜b8の8ビットで構成されているが、これに限定されない。
次に、図4及び図5を参照して、実施例2の動作について説明する。なお、実施例2において、所定の状況は、ハードウェアによる異常検知である。また、実施例2でも、プロセッサ制御回路7は、実施例1と同一のスペシャルファンクションレジスタを備える。図4は、実施例2におけるスペシャルファンクションレジスタの構成例を示す図である。なお、図4に示すように、実施例2は、実施例1と比べて、停止イベント設定レジスタ及びモジュール動作設定レジスタの設定内容が異なるが、その他の構成は実施例1と同様である。図4の例では、停止イベント設定レジスタ73のb7が“1”に設定されており、異常検知に対応するモジュール動作設定レジスタ74gのb1は、“0”(プロセッサモジュール1が停止)に設定され、このレジスタ74gのb2は、“1”(プロセッサモジュール2が動作)に設定されている。このような設定では、割込みイベントとして“異常検知”( ハードウェアによる異常検知)が発生すると、図3に示すステップS2で、発生した割込みイベントが、プロセッサモジュールを停止させる割込みイベントであると判定される。そして、図3に示すステップS3で、停止させるプロセッサモジュールとして、プロセッサモジュール1が特定され、このプロセッサモジュール1の動作が停止(つまり、異常停止)され、プロセッサモジュール2の動作が行われる。この動作において、プロセッサモジュール2は、異常判定処理を実行する。
次に、図6を参照して、実施例3の動作について説明する。なお、実施例3において、所定の状況は、ソフトウェアによる異常検知である。また、実施例3でも、プロセッサ制御回路7は、実施例2と同一のスペシャルファンクションレジスタを備えてもよいが、発生イベント設定レジスタ72、停止イベント設定レジスタ73、及びモジュール動作設定レジスタ74a〜74hは使用されない。図6は、実施例3におけるプロセッサモジュール2により行われる異常判定処理の一例を示すフローチャートである。図6に示す異常検知処理は、例えばプロセッサモジュール2が異常検知プログラムにしたがって異常を検知(つまり、ソフトウェアによる異常検知が発生)した場合に開始される。なお、ソフトウェアによる異常検知方法として、CRC(Cyclic Redundancy Check)チェック、RAMの値チェック、NVMの値チェック、プログラム処理値チェックなどが挙げられる。CRCチェックでは、予め保持された値と、CRC演算により算出された値とが異なる場合に異常検知される。RAMの値チェックでは、RAM3に記憶された値と期待値とが異なる場合に異常検知される。NVMの値チェックでは、NVM5に記憶された値と期待値とが異なる場合に異常検知される。プログラム処理値チェックでは、プログラムの処理の流れから得られる値と期待値とが異なる場合に異常検知される。
次に、図7及び図8を参照して、実施例4の動作について説明する。なお、実施例4において、所定の状況は、プログラムコードまたはデータのキャッシュミスである。また、実施例4でも、プロセッサ制御回路7は、スペシャルファンクションレジスタを備える。図7は、実施例4におけるスペシャルファンクションレジスタの構成例を示す図である。図7の例では、スペシャルファンクションレジスタとして、優先イベント設定レジスタ75、及びモジュール優先順位設定レジスタ76,77を示している。なお、実施例4でも、プロセッサ制御回路7は、実施例1と同一のスペシャルファンクションレジスタを備えてもよいが、発生イベント設定レジスタ72、停止イベント設定レジスタ73、及びモジュール動作設定レジスタ74a〜74hは使用されない。
3 RAM
4 ROM
5 NVM
6 I/O回路
7 プロセッサ制御回路
8 バス
11,21 CPUコア
12,22 キャッシュ
C ICチップ
Claims (6)
- プログラムコードまたはデータを記憶する記憶手段と、前記記憶手段からバスを介して取得した前記プログラムコードまたはデータの一部をキャッシュする複数のプロセッサモジュールであって役割に応じた異なる処理を実行する複数のプロセッサモジュールとを備える電子情報記録媒体であって、
前記複数のプロセッサモジュールのうち、所定の状況発生時に停止させる前記プロセッサモジュールを予め設定する設定手段と、
前記所定の状況が発生したか否かを判定する判定手段と、
前記判定手段により前記所定の状況が発生したと判定された場合、前記設定手段により予め設定された前記プロセッサモジュールの動作を停止させ、当該停止される前記プロセッサモジュール以外の前記プロセッサモジュールの動作を行わせる制御手段と、
を備えることを特徴とする電子情報記録媒体。 - 前記所定の状況は、割込みイベントであり、
前記設定手段は、互いに異なる複数の前記割込みイベントごとに、当該割込みイベントの発生時に停止させる前記プロセッサモジュールを設定することを特徴とする請求項1に記載の電子情報記録媒体。 - 前記所定の状況は、異常検知であり、
前記異常検知された異常が問題となる異常でない場合、前記停止された前記プロセッサモジュール以外の前記プロセッサモジュールは、当該停止された前記プロセッサモジュールの動作を復帰させることを特徴とする請求項1または2に記載の電子情報記録媒体。 - 前記所定の状況は、前記プログラムコードまたはデータのキャッシュミスであり、
前記制御手段は、前記判定手段により前記キャッシュミスが発生したと判定された場合、前記設定手段により予め設定された前記プロセッサモジュールの動作を停止させ、当該停止される前記プロセッサモジュール以外の前記プロセッサモジュールの動作であって前記記憶手段から前記プログラムコードまたはデータを取得させる動作を行わせることを特徴とする請求項1に記載の電子情報記録媒体。 - プログラムコードまたはデータを記憶する記憶手段と、前記記憶手段からバスを介して取得した前記プログラムコードまたはデータの一部をキャッシュする複数のプロセッサモジュールであって役割に応じた異なる処理を実行する複数のプロセッサモジュールとを備える電子情報記録媒体における前記プロセッサモジュールの動作制御方法であって、
前記複数のプロセッサモジュールのうち、所定の状況発生時に停止させる前記プロセッサモジュールを予め設定するステップと、
前記所定の状況が発生したか否かを判定するステップと、
前記所定の状況が発生したと判定された場合、前記予め設定された前記プロセッサモジュールの動作を停止させ、当該停止される前記プロセッサモジュール以外の前記プロセッサモジュールの動作を行わせるステップと、
を含むことを特徴とするプロセッサモジュールの動作制御方法。 - プログラムコードまたはデータを記憶する記憶手段と、前記記憶手段からバスを介して取得した前記プログラムコードまたはデータの一部をキャッシュする複数のプロセッサモジュールであって役割に応じた異なる処理を実行する複数のプロセッサモジュールとを備える電子情報記録媒体におけるコンピュータに、
前記複数のプロセッサモジュールのうち、所定の状況発生時に停止させる前記プロセッサモジュールを予め設定するステップと、
前記所定の状況が発生したか否かを判定するステップと、
前記所定の状況が発生したと判定された場合、前記予め設定された前記プロセッサモジュールの動作を停止させ、当該停止される前記プロセッサモジュール以外の前記プロセッサモジュールの動作を行わせるステップと、
を実行させることを特徴とするプロセッサモジュールの動作制御プログラム。
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JP2014163414A JP6398449B2 (ja) | 2014-08-11 | 2014-08-11 | 電子情報記録媒体、プロセッサモジュールの動作制御方法、及びプロセッサモジュールの動作制御プログラム |
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2014
- 2014-08-11 JP JP2014163414A patent/JP6398449B2/ja active Active
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