JP2016026585A

JP2016026585A - 遊技機

Info

Publication number: JP2016026585A
Application number: JP2015166716A
Authority: JP
Inventors: 矢次　譲; Yuzuru Yatsugi; 譲矢次; 保内山; Tamotsu Uchiyama; 内山　　保
Original assignee: Fuji Shoji Co Ltd
Current assignee: Fuji Shoji Co Ltd
Priority date: 2015-08-26
Filing date: 2015-08-26
Publication date: 2016-02-18
Anticipated expiration: 2033-07-05
Also published as: JP6302879B2

Abstract

【課題】各種の抽選処理を、ＣＰＵの遊技制御負担を増加させることなく、セキュリティレベルを維持した状態で実行できる遊技機を提供する。【解決手段】乱数生成回路ＧＮＲは、更新動作を繰り返して数値を更新する数値更新部３３Ｇと、スイッチ信号に対応して数値更新手段３３Ｇの数値を取得可能な乱数取得部３４Ｇと、数値更新部３３Ｇの異常を検出する異常検出部３６とを有し、数値更新部３３Ｇは、普通回路４１ｂと特別回路４１ａに区分される。異常検出部３６が特別回路４１ａの異常を検出すると、その後の更新動作は、システムクロックに基づいて継続される。【選択図】図５

Description

本発明は、遊技動作に起因する抽選処理によって大当り状態を発生させる遊技機に関し、特に、ＣＰＵの遊技制御負担を軽減化して、所望のセキュリティ動作を実現できる遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示時間変動される。その後、７−７−７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。

このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。

この大当り抽選処理では、遊技球の入賞を示すスイッチ信号の変化に対応して取得される乱数値ＲＮＤを、所定の抽選値Ｈｉｔと対比して当否判定をしている。なお、乱数値ＲＮＤを、単一の数値Ｈｉｔと対比して当否を決定する場合に限らず、複数の抽選値Ｈｉｔ１・・・Ｈｉｔｎを有する場合や、上限判定値ＨｉｔＨと下限判定値ＨｉｔＬとで当選範囲を規定する場合もある。例えば、乱数値ＲＮＤが、下限判定値ＨｉｔＬ以上であって、上限判定値ＨｉｔＨ未満である場合には（ＨｉｔＬ≦ＲＮＤ＜ＨｉｔＨ）、当選状態であると判定している。

特開２０１０−２０７２８８号公報

ところが、この種の遊技機では、当否判定に使用する抽選値が、制御プログラムと共にＲＯＭに記憶されているので、遊技機を取得すれば容易に把握できるとい問題がある。そこで、従来から各種の違法対策が提案されているが（例えば、特許文献１、特許文献２）、セキュリティレベルを上げると、違法対策としては有効でも、セキュリティ処理のために本来の遊技動作に支障を与えることになる。

すなわち、大当り抽選処理などの主要な制御動作は、８ビットＣＰＵで実行すべきことが義務付けられ、しかも、この制御動作のためのメモリ空間も限られているので、無闇にセキュリティ処理を強化すると、本来の遊技動作に支障が生じるので、複雑高度な遊技制御を実現できないことになる。また、多数の乱数値を使用した各種の抽選処理を、ＣＰＵの遊技制御負担を増加させることなく実行できる構成が望まれる。

本発明は、上記の問題点に鑑みてなされたものであって、ＣＰＵの遊技制御負担を増加させることなく、所望のセキュリティ動作を実現でき、また、各種の抽選処理を、ＣＰＵの遊技制御負担を増加させることなく実行できる遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、所定のスイッチ信号に起因して抽選処理を実行し、抽選結果に対応した遊技制御動作を実行する遊技機であって、前記抽選処理を含んだ遊技制御動作を実行する主制御手段は、制御プログラムや固定データを不揮発的に記憶するＲＯＭと、作業データを揮発的に記憶するＲＡＭと、抽選処理用の乱数値を生成する乱数生成手段と、システムクロックを受けて動作するＣＰＵと、が内蔵されたワンチップマイコンを有して構成され、前記乱数生成手段は、システムクロック又はその他の外部クロックに基づいて更新動作を繰り返して数値を更新する数値更新手段と、前記スイッチ信号がＯＮ状態の場合に、数値更新手段の数値を取得可能な乱数取得手段と、を有し、前記スイッチ信号を受ける信号取得手段のスイッチ信号がＯＮ状態の場合に、前記乱数取得手段又は数値更新手段から数値を取得するよう構成され、前記数値更新手段は、０〜２^ｎ−１の数値範囲で数値を更新する第１回路と、０〜２^ｎ−１の数値範囲内であって、予め設定された最大値ＭＡＸを超えない０〜ＭＡＸの数値範囲で数値を更新する第２回路と、を有して構成され、前記信号取得手段が受けるスイッチ信号を所定時間毎に繰り返し判定する判定手段と、前記判定手段がスイッチ信号のＯＮ状態を判定することに基づいて、前記抽選処理を実行する抽選手段とを、設け、前記抽選処理は、第１回路の生成値に基づいて実行される第１処理と、第２回路の生成値に基づいて実行される第２処理とを含んで構成され、第１処理が当選状態である場合には、第２処理の結果に基づく特別遊技状態の制御動作が実行されるよう構成されている。

本発明のワンチップマイコンは、コンピュータ機能を発揮する単一の電子素子を意味し、それ以上の限定的な意味を持つものではない。また、特別遊技状態には、少なくとも、実施例の特別図柄処理や普通図柄処理における抽選処理に当選した場合の遊技状態が含まれる。

何れにしても、本発明では、ワンチップマイコンに内蔵された乱数生成手段の数値更新手段が、０〜２^ｎ−１の数値範囲で数値を更新する第１回路と、０〜２^ｎ−１の数値範囲内であって、予め設定された最大値ＭＡＸを超えない０〜ＭＡＸの数値範囲で数値を更新する第２回路とに区分され、各々が抽選処理用の乱数値を生成するので、ＣＰＵの遊技制御負担を格段に軽減化することができる。また、各種の抽選処理を、ＣＰＵの遊技制御負担を増加させることなく多層的に実行することができ、複雑高度な遊技制御が実現できる。なお、ワンチップマイコンの外部に生成手段を配置する場合に比べて、格段にセキュリティレベルを上げることができる。

本発明において、第１回路は、システムクロック又はその他の外部クロックに基づいて生成された更新クロックを受ける一方、第２回路は、システムクロックに基づいて生成された更新クロックを受けるよう構成されているのが好適である。

また、第１回路は、更新クロックを受ける毎に、数値を更新する一方、第２回路は、更新クロックを所定回数受ける毎に、数値を更新するよう構成されているのが好ましく、更に、第１回路は、前記ワンチップマイコンに電源が供給されると直ちに更新動作を開始する一方、第２回路は、最大値ＭＡＸが設定されることを条件に更新動作を開始するよう構成されていると更に好適である。

好適には、第１回路は、ランダムな初期値から開始して、所定の更新規則に基づいて更新動作を繰り返して一連の数値を生成し、生成した数値列が０〜２^ｎ−１の数値範囲を一巡すると、初期値と更新規則とを更新した上で、更新動作を継続するよう構成されるべきであり、また、第２回路は、ランダムな初期値から開始して、所定の更新規則に基づいて更新動作を繰り返して一連の数値を生成し、生成した数値列が０〜ＭＡＸの数値範囲を一巡すると、初期値と更新規則とを更新した上で、更新動作を継続するよう構成されるべきである。

ここで、前記信号取得手段、及び前記乱数取得手段は、ＣＰＵから任意にアクセス可能に構成されているのが好ましく、前記数値更新手段が更新する数値は、ＣＰＵから任意にアクセス可能に構成されているのが好ましい。また、前記スイッチ信号がＯＮ状態である限り所定時間毎に検出パルスを出力するパルス出力手段と、パルス出力手段と数値更新手段の出力を受け、前記検出パルスを受けたタイミングの数値更新手段の出力値を記憶可能なラッチ手段と、を設け、前記乱数取得手段は、前記ラッチ手段からの出力値を記憶可能に構成されているのが好ましい。

また、前記信号取得手段は、前記乱数生成手段の内部構成によって実現されるか、前記乱数生成手段の外部構成によって実現されるかの何れでも良い。

上記した通り、本発明によれば、ＣＰＵの遊技制御負担を増加させることなく、所望のセキュリティ動作を実現でき、また、各種の抽選処理を、ＣＰＵの遊技制御負担を増加させることなく実行できる。

実施例に示すパチンコ機の斜視図である。図１のパチンコ機の遊技盤を図示した正面図である。図１のパチンコ機の全体構成を示すブロック図である。ワンチップマイコンの内部回路を示す回路図である。乱数生成回路の回路構成を示すブロック図である。乱数生成回路の動作内容を示すタイムチャートその他である。ＣＰＵの動作内容を示すタイムチャートである。ＣＰＵの動作内容を示す別のタイムチャートである。主制御部のメイン処理を説明するフローチャートである。主制御部のタイマ割込み処理を説明するフローチャートである。別の実施例を説明する図面である。

以下、本発明の実施例について詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。前面板７には発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図２に示すように、遊技盤５には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その内側の遊技領域５ａの略中央には、液晶カラーディスプレイＤＩＳＰが配置されている。また、遊技領域５ａの適所には、図柄始動口１５、大入賞口１６、複数個の普通入賞口１７（大入賞口１６の左右に４つ）、通過口であるゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。

液晶ディスプレイＤＩＳＰは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この液晶ディスプレイＤＩＳＰは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９を有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されたり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、当否結果を不確定に報知する予告演出などが実行される。

普通図柄表示部１９は普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。

図柄始動口１５は、左右１対の開閉爪１５ａを備えた電動式チューリップで開閉されるよう例えば構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、開閉爪１５ａが所定時間だけ、若しくは、所定個数の遊技球を検出するまで開放されるようになっている。

図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの表示図柄が所定時間だけ変動し、図柄始動口１５への遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄で停止する。なお、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、一連の図柄演出の間に、予告演出が実行される場合がある。

大入賞口１６は、例えば前方に開放可能な開閉板１６ａで開閉制御されるが、特別図柄表示部Ｄａ〜Ｄｃの図柄変動後の停止図柄が「７７７」などの大当り図柄のとき、「大当りゲーム」と称する特別遊技が開始され、開閉板１６ａが開放されるようになっている。なお、特別遊技のラウンド数として、８ラウンド、１６ラウンドなど各種の遊技態様が設けられている。ここで、規定ラウンド数が多いほど遊技者に有利である。

大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で上記した規定ラウンド数の特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（以下、確変状態という）となるという特典が付与される。

図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図である。図中の一点破線は、主に、直流電圧ラインを示している。

図示の通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて液晶ディスプレイＤＩＳＰを駆動する液晶制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。

但し、この実施例では、主制御基板２１が出力する制御コマンドＣＭＤは、コマンド中継基板２６と演出インタフェイス基板２７を経由して、演出制御基板２２に伝送される。また、演出制御基板２２が出力する制御コマンドＣＭＤ’は、演出インタフェイス基板２７を経由して、液晶制御基板２３に伝送され、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板２８を経由して、払出制御基板２４に伝送される。

これら主制御基板２１、演出制御基板２２、液晶制御基板２３、及び払出制御基板２４には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２、液晶制御部２３、及び払出制御部２４と言うことがある。なお、演出制御部２２、液晶制御部２３、及び払出制御部２４の全部又は一部がサブ制御部である。

ところで、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新た盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。

図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３２とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２２、液晶制御基板２３が、液晶ディスプレイＤＩＳＰやその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。

電源基板２０は、接続コネクタＣ２を通して、主基板中継基板２８に接続され、接続コネクタＣ３を通して、電源中継基板３０に接続されている。そして、主基板中継基板２８は、電源基板２０から受けたシステムリセット信号ＳＹＳ、ＲＡＭクリア信号ＤＥＬ、電圧降下信号、バックアップ電源ＢＡＫ、ＤＣ１２Ｖ、ＤＣ３２Ｖを、そのまま主制御部２１に出力している。同様に、電源中継基板３０も、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出インタフェイス基板２７に出力している。なお、演出インタフェイス基板２７は、受けたシステムリセット信号ＳＹＳを、そのまま演出制御部２２と液晶制御部２３に出力している。

一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の、システムリセット信号ＳＹＳ、ＲＡＭクリア信号ＤＥＬ、電圧降下信号、バックアップ電源ＢＡＫを、その他の電源電圧と共に直接的に受けている。

ここで、電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号によって各制御部２１〜２４のワンチップマイコンその他のＩＣ素子が電源リセットされるようになっている。

主制御部２１及び払出制御部２４が、電源基板２０から受けるＲＡＭクリア信号ＤＥＬは、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷＴのＯＮ／ＯＦＦ状態に対応した値を有している。

主制御部２１及び払出制御部２４が、電源基板２０から受ける電圧降下信号は、交流電源２４Ｖが降下し始めたことを示す信号であり、この電圧降下信号を受けることによって、各制御部２１、２４では、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２５は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。

一方、演出制御部２２と液晶制御部２３には、上記した電源バックアップ機能が設けられていない。しかし、先に説明した通り、演出制御部２２と液晶制御部２３には、電源中継基板３０と演出インタフェイス基板２７を経由して、システムリセット信号ＳＹＳが共通して供給されており、他の制御部２１，２４と、ほぼ同期したタイミングで電源リセット動作が実現される。

図示の通り、主制御部２１は、主基板中継基板２８を経由して、払出制御部２５に制御コマンドＣＭＤ”を送信する一方、払出制御部２５からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。

また、主制御部２１は、直接的に、或いは、遊技盤中継基板２９を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。図示の通り、入賞スイッチ信号ＳＧは、直接、主制御部２１に伝送され、その他のスイッチ信号は、遊技盤中継基板２９を経由して、主制御部２１に伝送されている。

図４は、主制御部２１のワンチップマイコン２１Ａの内部構成の一部を図示したものである。ここでは、図柄始動口１５の検出スイッチＳＷから入賞スイッチ信号ＳＧを受ける部分も含めて図示している。図示の通り、ワンチップマイコン２１Ａは、Ｚ８０ＣＰＵ（Ｚｉｌｏｇ社）相当のＣＰＵコア（以下ＣＰＵという）と、Ｚ８０ＣＴＣ（counter timer circuit ）相当のカウンタ・タイマ回路ＣＴＣと、ＲＯＭ及びＲＡＭのメモリ回路と、ウォッチドッグタイマＷＤＴと、乱数生成回路ＧＮＲと、入力ポートＩＮＰとを内蔵して構成されている。

図４に示す通り、検出スイッチＳＷからの入賞スイッチ信号ＳＧは、バッファ回路ＢＵＦを経由して、ワンチップマイコン２１Ａの乱数生成回路ＧＮＲに供給されている。また、入力ポートＩＮＰには、大入賞口１６や普通入賞口１７やゲート１８などの検出スイッチからのスイッチ信号が供給されている。

ところで、バッファ回路ＢＵＦは、オープンコレクタ型の出力部を有し、入力側が１２Ｖにプルアップされ、出力側が５Ｖにプルアップされている。そして、遊技球が図柄始動口１５を通過して検出スイッチＳＷが入賞状態（ＯＮ状態）となると、バッファ回路ＢＵＦは、正論理のＯＮ信号として、入賞スイッチ信号ＳＧを出力する。

ここで、入賞スイッチ信号ＳＧのパルス幅（遊技球の通過時間Ｔ）は、遊技球の通過速度と、遊技球を検知する検出スイッチＳＷの検出範囲とで規定される。例えば、検出スイッチＳＷによる遊技球の検出範囲がｈである場合に、初速度０の遊技球がｔ＝０から自然落下すると仮定すると、ｔ＝Ｔのタイミングの落下速度Ｖが、Ｖ＝ｇＴとなり（ｇ：重力加速度）、１／２ｍＶ^２＝ｍｇｈの関係から、パルス幅Ｔ＝ＳＱＲ（２ｈ／ｇ）となり、仮にｈ＝３ｍｍであればパルス幅はＴ≒２４．７ｍＳ、ｈ＝５ｍｍであればＴ≒３１．９ｍＳとなる。

図４及び図５（ａ）に示す通り、乱数生成回路ＧＮＲは、入賞スイッチ信号ＳＧなどのスイッチ信号を受けてラッチパルスＬＴを出力するラッチ制御回路３０と、システムクロックＣＬＫ及び外部クロックＸＣＬＫを２分周する分周回路３１と、２分周された２種類のクロック信号の何れか一方を更新クロックΦとして選択する選択回路３２と、更新クロックΦに基づいて動作するＮ個の数列生成部３３からなる数列生成群３３Ｇと、ラッチ制御回路３０から受けるラッチパルスＬＴに基づいて数列生成部３３の生成値を取得する複数のラッチ回路３４からなるラッチ群３４Ｇと、各部の動作を規定する制御パラメータや各部の動作状態を示す動作ステイタスを保持する制御レジスタ群３５Ｇと、数列生成部３３の動作異常を検出する異常検出回路３６と、を含んで構成されている。

なお、図４には図５には記載していないが、乱数生成回路ＧＮＲの各部の動作は、ワンチップマイコン２１ＡのＣＰＵコアとは別の専用プロセッサによって制御されている。但し、本明細書でＣＰＵと称する場合には、ワンチップマイコン２１ＡのＣＰＵコアを意味し、専用プロセッサを意味しない。

ラッチ制御回路３０は、複数Ｍ個のスイッチ信号が供給可能に構成され、Ｍ種類のラッチパルスＬＴが独立的に出力可能に構成されている。そして、このラッチ制御回路３０の構成に対応して、ラッチ群３４Ｇを構成するラッチ回路３４の個数は、数列生成部３３の個数のＭ倍であるＮ×Ｍ個である。また、このＮ×Ｍ個のラッチ回路３４に対応して、ラッチ回路３４からラッチデータを受けるラッチレジスタ３５（図５（ａ）の３５ｂ，３５ｄ参照）も合計Ｎ×Ｍ個存在する。

したがって、本実施例の乱数生成回路ＧＮＲによれば、図柄始動口１５や普通入賞口１７のスイッチ信号を含んだ合計Ｍ種類のスイッチ信号に基づいて、Ｍ×Ｎ個の乱数値を生成することもでき、抽選処理の豊富化によって遊技内容を豊富化することができる。但し、この実施例では、便宜上、ラッチ制御回路３０に供給されるスイッチ信号は、入賞スイッチ信号ＳＧだけであると簡素化している。

上記した通り、ラッチ群３４Ｇを構成するＮ×Ｍ個のラッチ回路３４は、数列生成群３３Ｇを構成するＮ個の数列生成部３３と、Ｍ種類のスイッチ信号とに対応している。そして、制御レジスタ群３５Ｇには、Ｎ×Ｍ個のラッチ回路３４に対応して、Ｎ×Ｍ個のラッチレジスタ（３５ｂ，３５ｄなど）が設けられ、Ｎ個の数列生成部３３に対応してＮ個の乱数レジスタ（３５ａ，３５ｃなど）が設けられている。

例えば、図５（ａ）に示す乱数レジスタ３５ａや乱数レジスタ３５ｃは、合計Ｎ個の乱数レジスタの一部であり、また、図５（ａ）に示すラッチレジスタ３５ｂやラッチレジスタ３５ｄは、合計Ｎ×Ｍ個のラッチレジスタの一部である。

そして、ＣＰＵは、ラッチレジスタ３５ｂやラッチレジスタ３５ｄなど、所望のラッチレジスタをアクセスすることで、ラッチ回路３４にラッチされた数列生成部３３の生成値を取得できるように構成されている。なお、この実施例では、ラッチレジスタ（３５ｂや３５ｄなど）の記憶値がＣＰＵに読み出されると、ラッチレジスタ（３５ｂや３５ｄなど）の記憶値は、自動的にゼロクリアされるよう構成されている。

また、本実施例の制御レジスタ群３５Ｇには、Ｎ個の乱数レジスタ（３５ａや３５ｃなど）を含むので、ＣＰＵが、乱数レジスタ３５ａや乱数レジスタ３５ｃなどの乱数レジスタをアクセスすることで、Ｎ個の数列生成部３３が生成する数値列の瞬時値を、何時でも把握できることになる。したがって、本実施例によれば、ラッチレジスタ（３５ｂ、３５ｄなど）をアクセスして抽選用乱数値を特定できるだけでなく、乱数レジスタ（３５ａ、３５ｃなど）をアクセスして抽選用乱数値を特定することもできる。

また、ＣＰＵは、制御レジスタ群３５Ｇに適宜な制御パラメータを書込むことで、乱数生成回路ＧＮＲの動作内容を制御することができる。また、異常検出回路３６やラッチ制御回路３０の動作状態など、乱数生成回路ＧＮＲの内部動作状態は、制御レジスタ群３５Ｇの一部であるステイタスレジスタ３５ｅのステイタス値をＣＰＵが読み出すことで把握可能に構成されている。

ここで、ステイタスレジスタ３５ｅのステイタス値には、Ｎ個の数列生成部３３についてのＮビットのエラー情報が含まれている。そのため、ＣＰＵは、ステイタスレジスタ３５ｅのステイタス値（エラー情報）を読み出すことで、全ての数列生成部３３について、その異常の有無を確認することができる。

また、このＮビットのステイタス値（エラー情報）は、ＣＰＵの読み出し動作に対応してゼロクリアされ、正常状態を示す値（＝０）に変更されるよう構成されている。そのため、ＣＰＵは、ステイタスレジスタ３５ｅのステイタス値（エラー情報）を、例えば、定期的に繰り返し読み出すことで、異常事態が自然復帰したか、或いは、自然復帰しない致命的な異常事態であるかを判断することができる。なお、異常検出回路３６が検出する数列生成部３３の異常には、動作停止などの深刻なエラーだけでなく、更新クロックΦの周波数のずれなどの軽微なエラーも含まれている。

また、ステイタスレジスタ３５ｅのステイタス値には、Ｎ×Ｍ個のラッチレジスタ（３５ｂや３５ｄなど）が、ラッチデータを保持しているか否かのラッチ情報も含まれている。このラッチ情報は、Ｎ×Ｍ個のラッチレジスタ毎に、ラッチデータの有無が１ビット（０／１）で規定され、合計でＮ×Ｍビットとなる。

そして、このステイタス値（ラッチ情報）は、読み書き可能に構成されており、ＣＰＵは、ステイタスレジスタ３５ｅから所定のラッチレジスタ（３５ｂや３５ｄなど）に対するラッチ情報を読み出すことで、そのラッチレジスタが有意なデータを保持しているか否かを判定することができる。

そして、有意なデータを保持しているラッチレジスタ（３５ｂや３５ｄなど）から、ＣＰＵがラッチデータを読み出すことで、ＣＰＵは、抽選処理用の乱数値を取得できることになる。なお、ラッチレジスタ（３５ｂや３５ｄなど）から、ラッチデータを読み出すと、当該ラッチレジスタのデータが自動的にゼロクリアされることは前記した通りである。

ところで、ラッチ情報についてのステイタス値は、書込み可能にも構成されており、所定のラッチレジスタについてのステイタス値（ラッチ情報）として、ゼロを書込むことで、当該ラッチレジスタのラッチデータを意図的にゼロクリアすることもできるよう構成されている。

この構成は、ラッチレジスタ（３５ｂや３５ｄなど）から、抽選用の乱数値を取得する場合であって、且つ、ラッチレジスタを上書き禁止モード（図６（ｆ））で機能させる場合に特に意義を有する。なお、上書き禁止モードでは、後述するように、ラッチレジスタ（３５ｂや３５ｄなど）がゼロクリアされていない限り、その後のラッチパルスＬＴに拘わらず、ラッチデータを取得できない。一方、抽選用の乱数値を読み出すと、ラッチレジスタが自動的にゼロクリアされるので、その後は、次のラッチパルスＬＴに同期してラッチデータが一度だけ取得される。

そのため、抽選用の乱数値が読み出された後も、入賞スイッチ信号ＳＧがＯＮレベルを維持する場合には、ラッチレジスタには、同じ入賞スイッチ信号ＳＧに対する次のラッチデータが書き込まれ、その後の上書きが禁止されることになる。なお、入賞スイッチ信号ＳＧのパルス幅が２０〜３０ｍＳであると仮定すると、このような事態は当然に発生し、今回の入賞スイッチ信号ＳＧがＯＦＦレベルに戻った後も、ラッチレジスタが上書き禁止状態を継続することになる。なお、この上書き禁止状態では、当該ラッチレジスタに対するステイタスレジスタ３５ｅのステイタス値（ラッチ情報）はＯＮ状態（＝１）である。

そこで、例えば、今回の入賞スイッチ信号ＳＧがＯＦＦ状態に遷移したタイミングで、ＣＰＵが、当該ラッチレジスタに対するステイタスレジスタ３５ｅのステイタス値（ラッチ情報）として、ゼロを書込むことで、当該ラッチレジスタのデータをゼロクリアすれば、その後のラッチ動作が可能となり、上記の弊害を解消することができる。

図５に戻って説明を続けると、図５（ａ）に示す通り、入賞スイッチ信号ＳＧは、ラッチ制御回路３０だけでなく、制御レジスタ群３５Ｇを構成する信号入力レジスタ３５ｆにも供給されており、ＣＰＵは、信号入力レジスタ３５ｆをアクセスすることで、いつでも、入賞スイッチ信号ＳＧのレベルを把握できるようになっている。なお、信号入力レジスタ３５ｆは、この実施例では、入賞スイッチ信号ＳＧのＯＮ／ＯＦＦ状態を記憶するＲＳフリップフロップで構成されている（図６（Ｂ）、図６（Ｃ）参照）。

次に、数列生成群３３Ｇを構成するＮ個の数列生成部３３は、詳細には、Ｘ個の８ビット長の数列生成部ＣＴ８と、Ｙ個の１６ビット長の数列生成部ＣＴ１６とに区分され（Ｎ＝Ｘ＋Ｙ）、各々、更新クロックΦの立上りエッジに同期して数値列を更新している。また、全Ｎ個の数列生成部３３は、任意に設定された数値範囲で数値列を生成する可変長の数列生成部ＶＣＴと、規定の数値範囲（０〜２^ｎ−１）で数値列を生成する固定長の数列生成部ＦＣＴとに各々細分されている。

ここで、８ビット固定長の数列生成部ＦＣＴ_８は、０〜２５５の数値範囲の数値列を生成し、１６ビット固定長の数列生成部ＦＣＴ_１６は、０〜６５５３５の数値範囲の数値列を生成するが、ランダムな初期値から出発して、所定の出現パターンに基づき、飛び飛びの数値を採りながら、２^８個又は２^１６個の数値を出現されて固定の数値範囲を一巡する。そして、その後は、別の初期値から出発して、別の出現パターンに基づいて同じ動作を繰り返す。

このような固定長の数列生成部ＦＣＴは、ワンチップマイコン２１Ａが電源リセットされると、直ちに、ランダムな初期値から更新動作を開始する。そして、ＣＰＵがＷＤＴなどに基づいて異常リセットされても更新動作が停止されることなく、上記のランダムな更新動作を繰り返すので、数値列を推定することが事実上不可能となっている。すなわち、何らかの方法で、数値列の出現パターンや初期値を知ることができ、且つ、大当り抽選の抽選値Ｈｉｔを知ることができた場合に、意図的にＣＰＵを異常リセットさせても無駄であり、仮に、ワンチップマイコン２１Ａを電源リセットさせても、電源リセットからＣＰＵが数列生成部３３の数値を取得するまでの時間は、正確には一定化しないので、意図的に大当り状態を出現させることは不可能である。

以上、固定長の数列生成部ＦＣＴについて説明したが、可変長の数列生成部ＶＣＴは、規定の制御レジスタ３５に任意に設定した最大値を上限値として、０〜最大値の任意の数値範囲で数値列を生成する。数値列の生成動作は、固定長の数列生成部ＦＣＴと同じであり、可変長の数列生成部ＶＣＴについても、ランダムな初期値から出発して、所定の出現パターンに基づき飛び飛びの数値を採りながら、設定された数値範囲を一巡する。そして、その後は、別の初期値から出発して、別の出現パターンに基づいて同じ動作を繰り返す。

可変長の数列生成部ＶＣＴは、ワンチップマイコン２１Ａが電源リセットされない限り、ＣＰＵが異常リセットされても更新動作が停止されることなく、上記のランダムな更新動作を繰り返す。この点では、固定長の数列生成部ＦＣＴの動作と同じである。しかし、ワンチップマイコン２１Ａが電源リセットされた場合には、可変長の数列生成部ＶＣＴは、規定の制御レジスタ３５に最大値を設定した後に更新動作を開始する点で、固定長の数列生成部ＦＣＴより、ややセキュリティレベルが下がる。

但し、その反面、可変長の数列生成部ＶＣＴによれば、生成する数値列の数値範囲を適宜に設定して、抽選処理における当選確率を正確に規定できる利点がある。可変長の数列生成部ＶＣＴによれば、生成する数値列の数値範囲の最大値を、例えば１９９に設定するだけで、当選確率を正確に１／２００にすることができる。また、固定長の数列生成部ＦＣＴは更新クロックΦを受ける毎に、その立上りエッジに同期して数値列を更新するが、可変長の数列生成部ＶＣＴは、規定個数（適宜な素数で規定）の更新クロックを受けるまでは、それまでの数値を維持し、最後の更新クロックΦの立上りエッジに同期して数値列を更新するので、この意味でのランダム性が高まる。

そこで、本実施例では、可変長の数列生成部ＶＣＴと固定長の数列生成部ＦＣＴのこれらの特徴を考慮して、大当り抽選用の乱数値ＲＮＤとしては、１６ビット固定長の数列生成部ＦＣＴ_１６を使用し、大当り状態において非確変当りか確変当りかを規定する図柄抽選や、特別遊技のラウンド数などの細部についての抽選決定には、８ビット可変長の数列生成部ＶＣＴ_８を使用している。なお、何ら限定されないが、本実施例では８ビット可変長の数列生成部ＶＣＴ_８は、最大値を１９９に設定することで、０〜１９９の数値範囲としている。

先に説明した通り、可変長の数列生成部ＶＣＴは、固定長の数列生成部ＦＣＴよりややセキュリティレベルが下がるが、８ビット可変長の数列生成部ＶＣＴ_８は、大当り抽選に当選した後の細部決定に使用されるに過ぎないので、本実施例によれば、８ビット可変長の数列生成部ＶＣＴ_８を使用しても、１６ビット固定長の数列生成部ＦＣＴ_１６による極めて高いセキュリティレベルが確実に維持される。

図５（ｃ）に示す通り、固定長の数列生成部ＦＣＴ_１６／ＦＣＴ_８は、更新レジスタＲ１と、各々適宜な加算値を保持する複数の加算値レジスタＲ２・・・Ｒ２と、複数の加算値レジスタＲ２・・・Ｒ２の何れか一個を選択するアドレス情報を生成するカウンタＣＴと、選択された加算値レジスタＲ２と更新レジスタＲ１の各保有値を加算する加算器ＡＤとを有して構成されている。ここで、加算値レジスタＲ２・・・Ｒ２の個数は２^Ｘ個であり、カウンタＣＴのＹ個の出力ビットのうち、任意に選択されたＸビット（Ｙ＞Ｘ）が、加算値レジスタＲ２・・・Ｒ２を選択するアドレス情報として使用される。

なお、図５（ｃ）では、説明の便宜上、ハードウェアとして加算器ＡＤや２^Ｘ個の加算値レジスタＲ２・・・Ｒ２が存在するよう記載しているが、好適には、加算器ＡＤの機能は、専用プロセッサによって実現される。また、実際の加算値レジスタＲ２は、乱数生成回路ＧＮＲのメモリ（不図示）に記憶された加算値で代用される。

そして、加算器ＡＤの加算結果が、更新レジスタＲ１に保存されるよう構成されており、選択される加算値レジスタＲ２は、更新クロックΦに同期して変更される。また、加算器ＡＤは、１６ビット長又は８ビット長の加算器であり、更新クロックΦに同期して機能している。したがって、更新レジスタＲ１の値がＤＡ１で、その時に選択された加算値レジスタＲ２の値がＤＡ２である場合には、Ｒ１←ＤＡ１＋ＤＡ２の演算が、１６ビット長又は８ビット長の加算演算として実行される。

本実施例では、各加算値レジスタＲ２・・・Ｒ２の保有値を適宜に設定することで、２^８個又は２^１６個の更新クロックΦを受けると、それまでに生成された数値列が数値範囲（０〜２^１６−１又は２^８−１）を一巡するよう構成されている。そして、更新レジスタＲ１は、電源投入時や、２^８個又は２^１６個の更新クロックΦを受けた後に、適宜な初期値に変更されることで、『ランダムな初期値から出発して、所定の出現パターンに基づき飛び飛びの数値を採りながら、設定された数値範囲を一巡する動作』を実現している。また、２^８個又は２^１６個の更新クロックΦを受けた後に、カウンタＣＴのＹ個の出力ビットのうち（Ｙ＞Ｘ）、選択されるＸビットが適宜に変更されることで、加算値レジスタＲ２・・・Ｒ２の選択順序が変わり、出現パターンが変更される。

可変長の数列生成部ＶＣＴ_１６／ＶＣＴ_８についても基本構成は同じであるが、更新タイミングを規定するカウンタＣＴ’が付加されている（破線部参照）。カウンタＣＴは、更新クロックΦを規定回数（適宜な素数に設定）受けることを条件に、そのキャリ信号ＣＹによって加算器ＡＤを動作させており、この結果、規定個数の更新クロックΦを受けるまでは、それまでの数値を維持する変則動作が実現される。

また、可変長の数列生成部ＶＣＴ_１６／ＶＣＴ_８には、加算結果が設定された数値範囲（０〜ＭＡＸ）に含まれるよう補正部ＡＭが設けられ（破線部参照）、加算器ＡＤの出力ビットのうち、上限値ＭＡＸを超えない必要ビット部分だけが使用される。そして、加算結果ＳＵＭが上限値ＭＡＸを超える場合には、ＳＵＭ←ＳＵＭ−ＭＡＸの補正演算が実行される。

以上、数列生成部３３について、内部構成の一例を極めて簡略化して説明したが、実際には、セキュリティレベルを上げるべく更に複雑な構成になっている。

図５（ａ）に示す通り、１６ビット固定長の数列生成部４１ａには、専用プロセッサに制御されて１６ビット長の数値のビット並びを適宜に入れ替える転置回路４２が接続されている。そして、固定長の数列生成部ＦＣＴ４１ａや転置回路４２は、１６ビットの転置パターンやランダムな初期値を付与する計数制御部４０ａに制御されて動作している。なお、計数制御部４０ａは、制御レジスタ群３５Ｇの所定の制御レジスタに設定された制御パラメータに基づいて動作し、数列生成部４１ａの異常状態は、ステイタスレジスタ３５ｅのステイタス値（エラー情報）として記憶される。

図５（ａ）に示す通り、転置回路４２の出力は、１６ビットラッチ回路３４と共に、制御レジスタ群３５Ｇの乱数レジスタ３５ａにも供給されており、ＣＰＵは何時でも乱数レジスタ３５ａの１６ビット値を取得できるようになっている。

８ビット可変長の数列生成部４１ｂ（ＶＣＴ_８）についても同様であり、８ビット可変長の数列生成部４１ｂ（ＶＣＴ_８）は、計数制御部４０ｂに制御されて、所定の数値範囲（０〜１９９）で数値列を生成し、一巡毎にランダムな初期値に基づいて更新動作を繰り返している。この計数制御部４０ｂも、制御レジスタ群３５Ｇの所定の制御レジスタに設定された制御パラメータ（最大値など）に基づいて数列生成部４１ｂの更新動作を制御し、数列生成部４１ｂの異常状態は、ステイタスレジスタ３５ｅのステイタス値（エラー情報）として記憶される。

また、８ビット長の数列生成部４１ｂの出力は、８ビットラッチ回路３４と共に、制御レジスタ群３５Ｇの乱数レジスタ３５ｃにも供給されており、ＣＰＵは何時でも乱数レジスタ３５ｃの数値を取得できるようになっている。

図４に示す通り、分周回路３１には、ＣＰＵの動作を規定するシステムクロックＣＬＫだけでなく、システムクロックＣＬＫとは無関係に動作する外部クロックＸＣＬＫが供給可能に構成されている。２つのクロック信号ＣＬＫ，ＸＣＬＫは、何れも分周回路３１で２分周されて選択回路３２に供給され、制御レジスタ３５への設定値に基づいて、何れか一方のクロック信号が、１６ビット固定長の数列生成部４１ａ（ＦＣＴ_１６）用の更新クロックΦとして選択される。なお、１６ビット可変長の数列生成部ＶＣＴ_１６や、８ビット長の数列生成部ＦＣＴ_８／ＶＣＴ_８については、システムクロックＣＬＫが更新クロックΦとして使用される。

ところで、本実施例では、１６ビット固定長の数列生成部４１ａ（ＦＣＴ_１６）が、外部クロックＸＣＬＫを使用している状態で、異常検出回路３６が数列生成部ＦＣＴ_１６の異常動作を検知すると、外部クロックＸＣＬＫに代えて、自動的にシステムクロックＣＬＫを使用するよう構成されている。そのため、外部クロックＸＣＬＫに異常が生じても、数列生成部ＦＣＴ_１６が更新動作を継続できるだけでなく、外部クロックＸＣＬＫを悪用した不正行為を未然防止することができる。先に説明した通り、数列生成部ＦＣＴ_１６の異常動作は、更新クロックΦの停止だけでなく、例えば、外部クロックＸＣＬＫの周波数の異常な低下なども含まれる。

何れにしても、外部クロックＸＣＬＫは、システムクロックＣＬＫと非同期とすべきであるが、その周波数は、内部動作の安定化の観点から、システムクロックＣＬＫと同程度の周波数とすべきであり、好ましくは、システムクロックＣＬＫの周波数の０．８〜１．６倍の程度の周波数に設定される。なお、特に限定されないが、実施例の場合には、システムクロックＣＬＫの周波数は２０ＭＨｚ程度である。

本実施例では、上記の通り、外部クロックＸＣＬＫが使用可能であるが、セキュリティ上の観点から数列生成部ＦＣＴ_１６の更新動作をシステムクロックＣＬＫに同期させないため、外部クロックＸＣＬＫを更新クロックΦとして使用するのが好適である。一方、外部クロックＸＣＬＫの発振回路を省略する簡易構成を採りたいとの観点からは、システムクロックＣＬＫを更新クロックΦに使用するのが好適である。

そこで、本実施例では、遊技機の機種毎に何れの動作態様を採るかを、任意に選択できるようジャンパー線Ｊ１，Ｊ２を設け（図４参照）、以下の３つの動作態様（ａ）〜（ｃ）を任意に選択可能にしている。

例えば、ジャンパー線Ｊ２を切断する機種（ａ）では、外部クロックＸＣＬＫが数列生成部ＦＣＴ_１６用の更新クロックΦに選択され、ジャンパー線Ｊ１を切断する機種（ｂ）では、システムクロックＣＬＫが更新クロックΦに選択されるよう制御レジスタ３５に制御パラメータが設定される。また、ジャンパー線Ｊ１，Ｊ２を維持した状態で、外部クロックＸＣＬＫを供給することなく、その入力端子ＩＮをプルダウンする機種（ｃ）では（破線部参照）、外部クロックＸＣＬＫが数列生成部ＦＣＴ_１６用の更新クロックΦに選択されるよう、制御レジスタ３５に制御パラメータが設定される。なお、この第３の機種（ｃ）では、外部クロックＸＣＬＫが供給されていない以上、実際には、バイパス経路Bypassを通過したシステムクロックＣＬＫが使用されるのは勿論である。

第３の機種（ｃ）では、万一、バイパス経路Bypass上の配線パターンなどに異常が生じた場合でも、数列生成部ＦＣＴ_１６の異常動作を検出した異常検出回路３６によって、自動的にノーマル経路NormalのシステムクロックＣＬＫが使用されるので、引き続き数列生成部ＦＣＴ_１６を正常に動作させることができる。この場合、動作移行時に周波数の変化がないので極めて自然な移行動作を実現することができる。そこで、本実施例は、第３の機種（ｃ）として構成されている。したがって、全ての数列生成部３３の更新クロックΦは、システムクロックＣＬＫを２分周したものとなる。

次に、図５と図６に基づいてラッチ制御回路３０と、ラッチレジスタ（３５ｂや３５ｄなど）の動作について説明する。なお、このラッチ制御回路３０には、複数のスイッチ信号が供給可能であるが、先に説明した通り、入賞スイッチ信号ＳＧだけが供給されているとする（Ｍ＝１）。但し、他のスイッチ信号が供給されている場合（Ｍ≠１）でも以下と同様の動作が実現される。

図６Ａに示す通り、この実施例では、入賞スイッチ信号ＳＧのＯＮ／ＯＦＦレベルは、更新クロックΦの立下りエッジで判定され（図６Ａ（ｂ）参照）、更新クロックΦの立上りエッジで、全Ｎ個の数列生成部３３の生成値が、各々の出現パターンに基づいて更新される（図６Ａ（ｃ）参照）。なお、数列生成部３３の種類毎に、数値列の数値範囲や更新タイミングが異なるだけでなく、出現する数値列の出現パターンや、出現パターンの初期値が各々相違するので、Ｎ個の数列生成部３３の数値列は、原則として各々相違する。

このような数列生成部３３の更新動作に並行して、ラッチ制御回路３０は、入賞スイッチ信号ＳＧが連続して所定時間ＯＮレベルを維持するか否かを判定しており、例えば、更新クロックΦで計測して１２８回連続してＯＮレベルを維持することを条件にラッチパルスＬＴを出力するよう構成されている（図６Ａ（ｄ）参照）。本実施例は、このような判定動作を設けているので、スパイク状のノイズを入賞スイッチ信号ＳＧであると誤認するおそれがない。

本実施例の場合、図４に示すバイパス経路Bypassを通過する２０ＭＨｚ程度のシステムクロックＣＬＫが２分周されて更新クロックΦとなるので、更新クロックΦは１０ＭＨｚ程度である。したがって、ラッチパルスＬＴが出力される場合には、少なくとも、入賞スイッチ信号ＳＧが連続して１２８／１０^６＝１２８μＳ程度、継続してＯＮレベルを維持したことが担保され、ノイズによる影響を排除することができ、また、ノイズを悪用した不正遊技を排除することができる。

このようにしてラッチ制御回路３０で生成されたラッチパルスＬＴは、ラッチ群３４Ｇを構成するＮ×Ｍ個のラッチ回路３４に供給され、各ラッチ回路３４は、自らに対応する数列生成部３３の生成値を、ラッチパルスＬＴに同期して取得保持し、これをそのままＮ×Ｍ個のラッチレジスタ（図５の３５ｂや３５ｄなど）に出力する（図６Ａ（ｅ）（ｆ）参照）。

但し、本実施例の場合、更新クロックΦは、１０ＭＨｚ程度であり、入賞スイッチ信号ＳＧのパルス幅Ｔは、３０ｍＳ程度であるため、数列生成部３３の生成値がラッチ回路３４にラッチされた後も、引き続き入賞スイッチ信号ＳＧはＯＮ状態を維持することになる。したがって、その後も、１２８μＳ程度の時間間隔で、繰り返しラッチパルスＬＴがラッチ回路に出力される。

このような動作を考慮して、本実施例では、ラッチレジスタ（３５ｂや３５ｄ）を上書き禁止モード（図６Ａ（ｅ））で使用するか、上書き許可モード（図６Ａ（ｆ））で使用するかを、任意に選択可能に構成している。上書き禁止モードとは、ラッチレジスタ（３５ｂや３５ｄなど）のラッチデータが、ＣＰＵに読み取られてクリアされるまでは、ラッチ回路３４の出力データを受け付けない動作モードを意味する。このような動作モードを採る場合には、ＣＰＵによるラッチレジスタの数値取得タイミングが遅れた場合でも、入賞スイッチ信号ＳＧのＯＮエッジに近接したタイミングにおける数列生成部３３の生成値を取得できる意義がある。なお、図６Ａ（ｅ）には、最初に取得された数値Ｘが抽選用乱数値に使用されることを示している。そして、数値Ｘが取得されたことで、ラッチレジスタ（３５ｂや３５ｄ）がゼロクリアされ、ステイタスレジスタ３５ｅのステイタス値もゼロとなる（図６Ａ（ｇ））。

これに対して上書き許可モードとは、ラッチ回路３４の出力データが常に受け付けられる動作モードであり、ラッチ回路３４がラッチパルスＬＴを受ける毎に、ラッチレジスタ（３５ｂや３５ｄなど）が、新規の数値を取得し直す動作モードを意味する。このような動作モードを採る場合には、ＣＰＵの取得タイミングが遅れた場合、入賞スイッチ信号ＳＧのＯＮエッジから大きく（例えば数１０ｍＳ程度）離れたタイミングの数値を取得することになる。

この場合には、例え、違法遊技者が、最適タイミング狙って入賞スイッチ信号ＳＧをＯＮ動作させたとしても、実際に取得される数値を、違法遊技者の意図する値に近づけることはできない点が利点である。なお、図６Ａ（ｆ）には、最初に取得された数値Ｘが、次に、数値Ｙに置き換わり、その後も次々と変化して、最終的にラッチされた数値が抽選用乱数値に使用されることを示している。なお、図示例では、数値Ｙが取得されたことで、ラッチレジスタ（３５ｂや３５ｄ）がゼロクリアされ、ステイタスレジスタ３５ｅのステイタス値もゼロとなることを示している（図６Ａ（ｇ））。

上書き禁止モードも、上書き許可モードも、各々、十分に意義を有しているが、本実施例では、ラッチレジスタ（図５の３５ｂや３５ｄなど）を使用することなく、１６ビット乱数レジスタ３５ａと８ビット乱数レジスタ３５ｃに基づいて、抽選用乱数値を特定している。それは、ラッチレジスタ（図５の３５ｂや３５ｄなど）がゼロクリアされた後も、ラッチパルスＬＴに基づいて、ラッチレジスタにラッチデータが保存されることに対応して、ステイタスレジスタ３５ｅのステイタス値がセットされ、このステイタス値を、新規の入賞スイッチ信号ＳＧであると誤認するおそれがあるためである。

但し、この問題は、入賞スイッチ信号ＳＧのＯＮエッジを監視するだけで十分に解消できるので、上書きモードや上書き禁止モードで機能するラッチレジスタの意義が否定される訳ではなく、各々、優れた効果を発揮することに変わりはない。

以上を確認した上で、乱数レジスタ３５ａ，３５ｃに基づいて、抽選用乱数値を特定する実施例について説明する。なお、実施例では、乱数レジスタ３５ａ，３５ｃに基づいて抽選用乱数値を特定するが、１６ビットラッチ回路３４の出力を受けるラッチレジスタ３５ｂ（一個又は複数個）、及び／又は、８ビットラッチ回路３４の出力を受けるラッチレジスタ３５ｄ（一個又は複数個）を、ＣＰＵがアクセスして抽選用乱数値を特定してもよく、むしろ、その方が典型的である。

何れにしても、１６ビット長の乱数レジスタ３５ａは，図５（ｂ）に示す通り、１６ビット長のＤラッチ５０と、各８ビット長のバスバッファ５１Ｌ，５１Ｈと、負論理ＯＲゲート５２と、を有して構成されている。乱数レジスタ３５ａは、このように、１バイト単位で数値を保持するが、この構成に関連して、乱数レジスタ３５ａには、連続する２つのアドレス値ＮＮ，ＮＮ＋１が付番されている。

なお、これらの点は、１６ビット長のラッチレジスタ３５ｂについても同様であり、１６ビット長のＤラッチと、各８ビット長のバスバッファ２個と、負論理ＯＲゲートとを有して構成され、連続する２つのアドレス値ＮＮ’，ＮＮ’＋１が付番されている。なお、乱数レジスタ３５ａやラッチレジスタ３５ｂが、２バイトデータを１バイト毎に扱うのは、Ｚ８０相当のＣＰＵのデータバスＤ０−Ｄ７が１バイト幅であるためであり、また、ＣＰＵに内蔵された汎用レジスタ群Ｗ，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌが各々１バイトデータを扱う構成になっているためである（図５（ａ）参照）。

なお、汎用レジスタ群のうち、ＩＸ，ＩＹのデータ幅は１６ビット長であり、プログラムカウンタＰＣからアドレスバスＡ０−Ａ１５に出力されるアドレスデータも１６ビット長である。そして、上記したアドレス値ＮＮ，ＮＮ’は、アドレスバスＡ０−Ａ１５を経由してアドレスデコーダ３７に供給されることで、適宜なデコード信号ＤＥＣが生成され、何れかの制御レジスタ３５がデコード信号ＤＥＣによって選択されることになる。なお、この実施例では、アドレスバスＡ０−Ａ１５の下位８ビットＡ０−Ａ７が、データバスＤ０−Ｄ７と共用されている。

さて、図５（ｂ）に示す乱数レジスタ３５ａに説明を戻すと、ＮＮ番地と、ＮＮ＋１番地に付番されたバスバッファ５１Ｌ，５１Ｈは、アドレスデコーダ３７が出力する選択信号によって選択される。なお、一方の選択信号は、アドレスバスＡ０−Ａ１５の値が、ＮＮの場合にアクティブレベル（Ｌレベル）となり、他方の選択信号は、アドレスバスＡ０−Ａ１５の値が、ＮＮ＋１の場合にアクティブレベル（Ｌレベル）となる。そして、２つの選択信号は、負論理ＯＲゲート５２に供給されるので、負論理ＯＲゲート５２が出力するデコード信号ＤＥＣは、２つの選択信号の何れか、或いは、双方がＬレベルの時にＬレベルとなる。

Ｄラッチ５０は、図５（ｃ）に示す回路構成を１６個設けて構成されている。そして、Ｄラッチ５０は、転置回路４２が出力する転置処理後の数値ＣＴ０−ＣＴ１５とデコード信号ＤＥＣとを受けて動作している。具体的には、デコード信号ＤＥＣを共通的に受ける１６個のＭＯＳトランジスタＱ１と、ＮＯＴゲート（１６個）を経由してデコード信号ＤＥＣを受ける１６個のＭＯＳトランジスタＱ２と、ＭＯＳトランジスタＱ２のソース端子とドレイン端子を接続するＮＯＴゲート（２×１６個）とを有して構成されている。

Ｄラッチ５０は、上記の通りに構成されているので、デコード信号ＤＥＣがＨレベルの場合には、トランジスタＱ１がＯＮ状態で、トランジスタＱ２がＯＦＦ状態となり、逆に、デコード信号ＤＥＣがＬレベルの場合には、トランジスタＱ１がＯＦＦ状態で、トランジスタＱ２がＯＮ状態となる。

そのため、デコード信号ＤＥＣがＨレベルの場合には、転置回路４２の出力である１６ビット長の数値ＣＴｉ（ＩＮ）が、トランジスタＱ１と２つのＮＯＴゲートを通過して、そのレベルのままで出力信号ＣＴｉ（ＯＵＴ）となる。一方、デコード信号ＤＥＣがＬベルになると、トランジスタＱ１がＯＦＦ状態となるので、転置回路４２の出力は伝送されず、ＭＯＳトランジスタＱ１の浮遊容量に蓄積されている直前の入力データが、トランジスタＱ２を通過して出力される。

したがって、この回路構成によれば、デコード信号ＤＥＣをＬレベルに遷移させることで、バスバッファ５１Ｌ，５１Ｈに伝送する数値ＣＴｉを固定化することができる。言い換えると、デコード信号ＤＥＣ＝Ｌの状態で、ＣＰＵがバスバッファ５１Ｌ，５１Ｈをアクセスすれば、同一の数値の上位バイトと下位バイトを安定して取得できることになる。

以上、１６ビット長の乱数レジスタ３５ａについて説明したが、８ビット長の乱数レジスタ３５ｃの回路構成も、基本的に乱数レジスタ３５ａと同じである。すなわち、乱数レジスタ３５ｃは、８ビット長のＤラッチと、８ビット長のバスバッファと、負論理ＯＲゲートと、を有して構成されている。但し、乱数レジスタ３５ｃは、転置回路を経由することなく８ビット長の数列生成部４１ｂの値を受けており、これを保持するバスバッファが単一個であることに対応して、乱数レジスタ３５ｃには、単一のアドレス値が付番されている。

続いて、ラッチパルスＬＴ（図６Ａ（ｄ））を出力するラッチ制御回路３０の要部について説明する。ラッチ制御回路３０は、図６Ｃに示すノイズ除去回路を含んで構成されており、ノイズ除去回路は、２つの１２８進カウンタＣＴ１，ＣＴ２と、入賞スイッチ信号ＳＧを正論理と負論理で受ける２つのＡＮＤゲートＧ１，Ｇ２と、ＮＯＴゲートＧ３とで構成されている。ここで、２つのＡＮＤゲートＧ１，Ｇ２には、各々、更新クロックΦが供給されている。

そして、カウンタＣＴ１のキャリ出力ＣＹは、ラッチパルスＬＴとして各ラッチ回路３４に供給され、各カウンタＣＴ１，ＣＴ２のキャリ出力ＣＹ，ＣＹは、信号入力レジスタ３５ｆのセット端子Ｓとリセット端子Ｒとに供給されている。図６Ｃに示す通り、本実施例では、信号入力レジスタ３５ｆの１ビット分は、ＲＳフリップフロップで構成されている。

そして、入賞スイッチ信号ＳＧは、ＡＮＤゲートＧ１と共に、カウンタＣＴ１のクリア端子ＣＬＲに供給されているので、入賞スイッチ信号ＳＧがＬレベルであると、カウンタＣＴ１のカウント値はゼロ状態を維持することになる。一方、入賞スイッチ信号ＳＧは、ＮＯＴゲートＧ３を経由して、ＡＮＤゲートＧ２と共に、カウンタＣＴ２のクリア端子に供給されている。

本実施例のノイズ除去回路（図６Ｃ）は、上記の通りに構成されているので、入賞スイッチ信号ＳＧ＝Ｈであれば、カウンタＣＴ１が更新クロックΦに基づいてカウントアップされ、１２８個目の更新クロックΦを受けると、ラッチパルスＬＴたるキャリ信号ＣＹが出力される。そして、その後も、１２８個目の更新クロックΦを受ける毎に、ラッチパルスＬＴが繰り返し出力される（図６Ａ（ｄ）参照）。

また、カウンタＣＴ１のキャリ信号ＣＹは、信号入力レジスタ３５ｆ（ＲＳフリップフロップ）のセット端子Ｓにも供給されているので、連続して１２８個の更新クロックΦを受けることを条件に、信号入力レジスタ３５ｆの記憶値がＨレベルとなる。なお、図６Ｂは、入賞スイッチ信号ＳＧと、更新クロックΦと、信号入力レジスタ３５ｆの記憶値との関係を図示したものである。

ところで、このようなカウンタＣＴ１のカウント動作中に、入賞スイッチ信号ＳＧ＝Ｌとなると、カウンタ動作が初期状態に戻るので、結局、更新クロック１２８個分の間、入賞スイッチ信号ＳＧが継続してＨレベルであることを条件に、信号入力レジスタ３５ｆがＨレベルになり、ラッチパルスＬＴが出力されることになる。したがって、入賞スイッチ信号ＳＧに誤認される可能性のあるスパイクノイズの影響が排除される。図６Ｂには、入賞スイッチ信号ＳＧ＝Ｌの状態で、Ｈレベルのノイズが重畳される状態を図示しているが、このようなＨレベルのノイズによってラッチパルスＬＴが出力されたり、信号入力レジスタ３５ｆの記憶値が変化するおそれはない。

次に、信号入力レジスタ３５ｆに記憶された入賞スイッチ信号ＳＧも、やがて、数１０ｍＳ後にはＬレベルに戻る。そして、入賞スイッチ信号ＳＧがＯＦＦレベルに遷移した後は、カウンタＣＴ２が計数動作を開始して、１２８個目の更新クロックΦを受けると、カウンタＣＴ２からキャリ信号ＣＹが出力される。このキャリ信号ＣＹは、信号入力レジスタ３５ｆ（ＲＳフリップフロップ）のリセット端子Ｒに供給されているので、カウンタＣＴ２からのキャリ信号ＣＹの出力に同期して、信号入力レジスタ３５ｆの記憶値がＬレベルに戻ることになる。

このように、本実施例では、入賞スイッチ信号ＳＧがＨレベルである場合だけでなくＬレベルである場合にも、それが所定時間（更新クロック１２８個分）継続することを条件に、信号入力レジスタ３５ｆに取得するので、ノイズによる悪影響を確実に排除することができる。

すなわち、入賞スイッチ信号ＳＧがＯＮレベルになった後に、スパイクノイズが重畳しても、入賞スイッチ信号ＳＧがＯＦＦレベルになったと誤認されるおそれがなく、したがって、入賞スイッチ信号ＳＧのＯＮ遷移から、相当遅れて信号入力レジスタ３５ｆがアクセスされても、その遅れが大きく（例えば３０ｍＳ以上で）ない限り、入賞スイッチ信号ＳＧを読み落とすことがない。なお、図６Ｂには、入賞スイッチ信号ＳＧ＝Ｈの状態で、Ｌレベルのノイズが重畳される状態を図示しているが、このようなＬレベルのノイズによって、信号入力レジスタ３５ｆの記憶値が変化するおそれはない。

以上、ノイズの影響を排除して入賞スイッチ信号ＳＧのレベルを把握できる構成を説明したが、本実施例では、ＣＰＵのソフウェア処理を全く使用することなく、ノイズ除去効果を達成することに大きな価値がある。

すなわち、プログラム処理によって上記と同様の動作を実現することは可能ではあるが、そのような手法を採るとＣＰＵの処理負担が増して肝心の遊技制御に悪影響が及ぶ。また、この種の遊技機では、主制御部のＲＯＭの使用容量に厳しい制限があるので、ＲＯＭの記憶容量を無駄使いすることも問題があるが、本実施例によれば、ＲＯＭの記憶容量を全く消費することなく、上記した優れた耐ノイズ性能を発揮する。

続いて、図７に基づいて、ＣＰＵが、１６ビット長の乱数レジスタ３５ａの数値を読み出すread動作について説明する。図７（ｂ）は、システムクロックＣＬＫが２分周されて生成された更新クロックΦを示しており、更新クロックΦの立上りエッジで、１６ビット長の固定長の数列生成部ＦＣＴ_１６である数列生成部４１ａ（図５（ａ）参照）が更新されることを示している。図７（ａ）は、数列生成部４１ａの数値を示しており、説明の便宜上、出現パターンが単純なインクリメント更新（＋１）であって、Ｍ→Ｍ＋１と更新されることにしている。

また、以下の説明では、一例として、１６ビットデータのロード命令LD WA,(HL)について説明する。なお、このロード命令の実行に先行して、ＨＬレジスタには、乱数レジスタ３５ａの先頭アドレス値である１６ビットデータＮＮが記憶されている。

ロード命令LD WA,(HL)は、ＨＬレジスタが指示するアドレス値ＮＮに付番されたレジスタの記憶値（乱数レジスタ３５ａの下位１バイト記憶値）をＡレジスタに取得すると共に、ＮＮ＋１に付番されたレジスタの記憶値（乱数レジスタ３５ａの上位１バイト記憶値）をＷレジスタに取得する命令である。このロード命令は、１バイト長のオペコードと、１バイト長のオペランドに区分される２バイト命令であり、システムクロックＣＬＫを４サイクル使用して実行を終えるよう構成されている。

すなわち、図７（ｃ）〜図７（ｅ）に示す通り、第１サイクル（Ｍ１サイクル）で、この命令（LD WA,(HL)）の１バイト目が記憶されているメモリのアドレス値（プログラムカウンタＰＣ_Ｈ・ＰＣ_Ｌの値）がアドレスバスＡ０−Ａ１５に出力され、ＣＰＵにオペコードが取得された後、第２サイクルで、この命令の２バイト目が記憶されているメモリのアドレス値（プログラムカウンタＰＣ_Ｈ・ＰＣ_Ｌの値）がアドレスバスＡ０−Ａ１５に出力されてＣＰＵにオペランドが取得される。

そして、その後の第３サイクルでは、アドレスバスＡ０−Ａ１５に１６ビットアドレス値ＮＮが出力されて、乱数レジスタ３５ａの下位１バイト記憶値がＡレジスタに取得され、第４サイクルでは、アドレスバスＡ０−Ａ１５に１６ビットアドレス値ＮＮ＋１が出力されて、乱数レジスタ３５ａの上位１バイト記憶値がＷレジスタに取得される。なお、図７（ｆ）〜図７（ｈ）は、ＣＰＵからコントロールバスに出力される制御信号であり、各々、Ｍ１サイクルであることを示すＭ１信号（ｆ）、メモリリクエスト信号ＭＲＥＱ（ｇ）、メモリリード信号ＲＤ（ｈ）を示している。

また、図７（ｉ）は、乱数レジスタ３５ａの負論理ＯＲゲート５２から出力されるデコード信号ＤＥＣを示している。先に説明した通り、デコード信号ＤＥＣは、アドレスバスＡ０−Ａ１５に出力されるアドレス値ＮＮのアドレスデコード値と、アドレス値ＮＮ＋１のアドレスデコード値の負論理ＯＲ値であるから、上記した４サイクルの命令実行中の第３サイクルと第４サイクルだけがＬレベルとなり、それ以外のタイミングでは、Ｈレベルとなる。

そのため、乱数レジスタ３５ａのＤラッチ５０は、上記した４サイクル動作中の第２サイクルまではＯＮ状態であって、転置回路４２からの数値ＣＴｉをバスバッファ５１Ｌ，５１Ｈに伝えるが、その後の第３サイクルと第４サイクルは、ＯＦＦ状態となって、転置回路４２からの数値ＣＴｉを遮断することになる。したがって、第２サイクルの終了時における転置回路４２の出力値が、第３サイクルと第４サイクルの間は、変化することなく維持されることになる。

このように、本実施例では、乱数レジスタ３５ａにＤラッチ５０を設け、そのＯＮ／ＯＦＦ状態をデコード信号ＤＥＣで制御するので、１６ビット長の乱数レジスタ３５ａなどの制御レジスタに付番されたアドレス情報を、連続してアドレスバスＡ０−Ａ１５に出力する限り、その時の数値を正確に取得することができる。したがって、例えば、＋１の出現パターンを採っている１６ビット長の数値列が、数値０１ＦＦＨの状態から０２００Ｈに更新されるタイミングで、乱数レジスタ３５ａがアクセスされたとしても、ＣＰＵに取得される値は、０１ＦＦＨか０２００Ｈである正常な数値を転置させた値であり、０２ＦＦＨのような中途半端な数値が転置されて取得されるおそれはない。

なお、この動作は、更新クロックΦをシステムクロックＣＬＫから生成するのではなく、外部クロックＸＣＬＫから生成した場合も同様に保障される。すなわち、図７（ｊ）に示すように、より高速で、システムクロックと同期しない更新クロックΦを使用した場合でも、デコード信号ＤＥＣによるＤラッチの開閉制御によって、正常な数値であるＡ＋１を転置させた値を取得することができる。

これに対して、制御レジスタに付番されたアドレス情報を、アドレスバスＡ０−Ａ１５に連続して出力しないロード命令を使用すると上記のような安定動作が保証されない。図８は、ロード命令LD A,(DE) とロード命令LD W,(HL) を連続される場合を例示している。なお、これらの命令に先行して、ＤＥレジスタにはアドレス値ＮＮが格納され、ＨＬレジスタにはアドレス値ＮＮ＋１が格納されている。また、説明の都合上、１６ビット長の数値列は、＋１の出現パターンを採っていることにする。

このような状態で、ロード命令LD A,(DE) と、ロード命令LD W,(HL) とを連続させても、ロード命令LD A,(DE) の実行後に、不可避的にロード命令LD W,(HL) の命令フェッチサイクル（Ｍ１）が入るので、デコード信号ＤＥＣをＬレベルに維持させることができず、その結果として、ＭやＭ＋１のような正常なアドレス値を転置させた値ではなく、数値Ｍの下位バイトと、数値Ｍ＋１の上位バイトを組み合わせた中途半端な数値が転置されてＣＰＵに取得されることになる。

このような場合には、特に、発生する数値列の数値範囲（０〜ＭＡＸ）が、固定範囲（０〜２^１６）でない場合（ＭＡＸ＜２^１６−１）には、不合理な乱数値ＲＮＤを取得してしまうおそれもある。例えば、数値列の上限値ＭＡＸがＭＡＸ＝１１５０Ｈの場合に、仮に、１０ＦＦＨから１１３４Ｈへの更新時に乱数値が取得されると、取得された乱数値は、１１ＦＦＨとなって上限値ＭＡＸを超えてしまう。

以上、乱数生成回路ＧＮＲについて詳細に説明したので、続いて、図４に示すＣＰＵによって実行される主制御部２１の遊技動作を説明する。図９及び図１０は、主制御部２１の制御プログラムを示すフローチャートであり、電源電圧の復旧や投入に基づいて起動されるシステムリセット処理（図９）と、所定時間毎（４ｍＳ）に起動されるマスク可能なタイマ割込み処理（図１０）とで構成されている。

以下、図９を参照しつつ、システムリセット処理プログラム（メイン処理）について説明する。メイン処理が開始されるのは、停電状態からの復旧時のように初期化スイッチＳＷＴがＯＦＦ状態で電源がＯＮ状態になる場合と、遊技ホールの開店時のように、初期化スイッチＳＷＴがＯＮ操作されて電源がＯＮ状態になる場合とがある。なお、ウォッチドッグタイマＷＤＴが起動してＣＰＵが強制的にリセットされる場合もある。

何れの場合でも、Ｚ８０ＣＰＵは、最初に、ＣＰＵ内部のスタックポインタＳＰの値を、スタック領域の最終アドレスに対応して初期設定する（ＳＴ１）。次に、ワンチップマイコンの乱数生成回路ＧＮＲの制御レジスタ群３５Ｇを含んだ各種レジスタの値を初期設定する（ＳＴ２）。

ステップＳＴ２の初期設定処理が終われば、入力ポートＩＮＰからＲＡＭクリア信号ＤＥＬを取得する（ＳＴ３）。ＲＡＭクリア信号ＤＥＬとは、ワンチップマイコン２１Ａの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷＴのＯＮ／ＯＦＦ状態に対応した値を有している。

次にＲＡＭクリア信号ＤＥＬのレベルが判定されるが（ＳＴ４）、ＲＡＭクリア信号ＤＥＬがＯＮ状態であったと仮定すると、内蔵ＲＡＭの全領域がゼロクリアされる（ＳＴ８）。次に、ＲＡＭ領域がゼロクリアされたことを報知するための制御コマンドを出力する（ＳＴ９）。

次に、タイマ割込み動作（図１０）を起動する割込み信号ＩＮＴを出力するＣＴＣを初期設定する（ＳＴ１０）。そして、ＣＰＵを割込み禁止状態にセットした状態で（ＳＴ１１）、必要なカウンタがあれば、これについて更新処理を実行し（ＳＴ１２）、その後、ＣＰＵを割込み許可状態に戻して（ＳＴ１３）、ステップＳＴ１１に戻る。

但し、本実施例では、乱数生成回路ＧＮＲから多数の乱数値を取得できるので、ステップＳＴ１１〜ＳＴ１３の処理を全て排除することができる。そのため、ＳＴ１１〜ＳＴ１３の分だけ、ＲＯＭの記憶容量を節約することができ、他の制御処理を豊富化することができる。

次に、ステップＳＴ４の判定処理に戻って説明すると、ＣＰＵがウォッチドッグタイマＷＤＴなどによって強制的にリセットされた場合や、停電状態からの復旧時には、ＲＡＭクリア信号ＤＥＬはＯＦＦ状態である。そして、このような場合には、ステップＳＴ４の判定に続いて、バックアップフラグＢＦＬの内容が判定される（ＳＴ５）。バックアップフラグＢＦＬとは、電源監視処理（ＳＴ２０）においてバックアップ処理が実行されたことを示すデータであり、この実施例では、電源遮断時にバックアップフラグＢＦＬが５ＡＨとされ、電源復帰後のステップＳＴ２０の処理でゼロクリアされる。

そのため、電源投入時や、停電状態からの復旧時である場合には、バックアップフラグＢＦＬの内容が５ＡＨの筈である。但し、何らかの理由でプログラムが暴走状態となり、ウォッチドッグタイマによるＣＰＵリセット動作が生じたような場合には、バックアップフラグＢＦＬ＝００Ｈである。したがって、ＢＦＬ≠５ＡＨ（通常はＢＦＬ＝００Ｈ）となる場合には、ステップＳＴ５からステップＳＴ８の処理に移行させて遊技機の動作を初期状態に戻す。

一方、バックアップフラグＢＦＬ＝５ＡＨであれば、チェックサム値を算出するためのチェックサム演算を実行する（ＳＴ６）。ここで、チェックサム演算とは、内蔵ＲＡＭのワーク領域を対象とする８ビット加算演算である。そして、チェックサム値が算出されたら、この演算結果を、ＲＡＭのＳＵＭ番地の記憶値と比較をする（ＳＴ７）。

ＳＵＭ番地には、電圧降下時に実行される電源監視処理（ＳＴ２０）において、同じチェックサム演算によるチェックサム値が記憶されている。なお、記憶された演算結果は、内蔵ＲＡＭの他のデータと共に、バックアップ電源によって維持されている。したがって、本来は、ステップＳＴ７の判定によって両者が一致する筈である。

しかし、電源降下時にチェックサム演算の実行できなかった場合や、実行できても、その後、メイン処理のチェックサム演算（ＳＴ６）の実行時までの間に、ワーク領域のデータが破損している場合もあり、このような場合にはステップＳＴ７の判定結果は不一致となる。

そこで、判定結果の不一致によりデータ破損が検出された場合には、ステップＳＴ８の処理に移行させてＲＡＭクリア処理を実行し、遊技機の動作を初期状態に戻す。一方、ステップＳＴ７の判定において、チェックサム演算（ＳＴ８）によるチェックサム値と、ＳＵＭ番地の記憶値とが一致する場合には、上記したステップＳＴ１０の処理に移行することになる。

続いて、上記したメイン処理を中断させて、４ｍＳ毎に開始されるタイマ割込み処理プログラム（図１０）を説明する。タイマ割込みが生じると、ＣＰＵのレジスタを保存することなく、直ちに電源監視処理を実行する（ＳＴ２０）。これは、タイマ割込み処理が起動されるタイミングが、ステップＳＴ１３の直後に固定されているためである。

電源監視処理（ＳＴ２０）では、電源基板２０から供給されている電圧降下信号のレベルを判定し、異常レベルであれば、バックアップフラグＢＡＫＦＬＧを５ＡＨに設定し、チェックサム値を算出して、ＳＵＭ番地に記憶した上で、電源が遮断されるのを待つ。

次に、普通図柄処理ＳＴ２８における抽選処理で使用される当り用カウンタＲＧを更新する乱数作成処理を実行する（ＳＴ２１）。当り用カウンタＲＧは、所定数値範囲内でインクリメント（＋１）され、更新後のカウンタの値は、当り判定用乱数値として当否抽選処理で活用される。具体的には、当り用カウンタＲＧの値は、遊技球がゲート１８を通過した場合に、普通図柄処理（ＳＴ１８）における当り抽選処理で当り用カウンタＲＧが使用される。

ところで、特別図柄処理（ＳＴ３２）における大当り抽選処理に使用される抽選用乱数値ＲＮＤについては、乱数生成回路ＧＮＲから取得するので、ソフトウェア処理で更新されることはない。したがって、この意味でも、本実施例では、ＲＯＭの記憶容量を節約することができ、他の制御処理を豊富化することができる。

なお、本明細書では、乱数生成回路ＧＮＲに関する説明の便宜上、当り用カウンタＲＧについて、ステップＳＴ２１の処理で更新しているが、本実施例の乱数生成回路ＧＮＲからは、更新クロックΦを共通化するものの、数値が全く関連しない多数の乱数値を取得できるので、実際には、ステップＳＴ２１の処理を排除するのが好ましく、そうすれば、ＲＯＭの記憶容量を更に節約することができる。

何れにしても、次に、遊技動作の時間を管理しているタイマについてタイマ減算処理を行う（ＳＴ２２）。減算されるタイマは、大入賞口１６の開放時間や、その他の遊技演出時間を管理するものである。

このようなタイマ減算処理が終わると、図柄始動口１５やゲート１８の検出スイッチを含む各種スイッチ類のスイッチ信号を取得して記憶する（ＳＴ２３）。なお、図柄始動口１５に関する入賞スイッチ信号ＳＧは、乱数生成回路ＧＮＲの信号入力レジスタ３５ｆをアクセスして取得する。一方、その他の検出スイッチによるスイッチ信号は、ワンチップマイコンの入力ポートＩＮＰから取得する。但し、入賞スイッチ信号ＳＧ以外のスイッチ信号についても、乱数生成回路ＧＮＲの信号入力レジスタ３５ｆを経由させることができ、その方が好ましいことは前述した通りである。

そして、何れのスイッチ信号も、今回の取得値と前回の取得値とを対比して、ＯＮ状態に遷移したか、或いは、ＯＦＦ状態に遷移したかが判定され記憶される。従来の遊技機では、ノイズ対策として、スイッチ信号のＯＮ遷移やＯＦＦ遷移の判定に、複数回の割込み処理に跨った重複判定を要したが、本実施例では、乱数生成回路ＧＮＲにノイズ除去回路（図６Ｃ）を設けているので、入賞スイッチ信号ＳＧについての重複判定は全く不要である。

すなわち、従来は、割込み処理毎に繰り返し判定して、例えばＯＦＦ→ＯＮ→ＯＮと推移したことを条件に、入賞スイッチ信号ＳＧがＯＮ遷移したと判定していたが、本実施例では、単純にＯＦＦ→ＯＮの変化をステップＳＴ２３の処理で確認できれば、それだけで、入賞スイッチ信号ＳＧがＯＮ遷移したと判定することができる。なお、信号入力レジスタ３５ｆを経由させれば、他のスイッチ信号についても同様の判定で足りることになる。

このように、本実施例では、スイッチ信号がＯＮ遷移した２×τ後には、そのスイッチ信号がＯＮ遷移したと判定できるので、例えば、制御内容を複雑高度化するべく、割込み周期を大幅に長く設定しても（τ>>４ｍＳ）、入賞スイッチ信号ＳＧやその他のスイッチ信号を読み落とすおそれがない。また、重複判定をしなくて良い分だけ、制御プログラムを簡素化でき、その分だけＲＯＭの消費量を抑制できる。

さて、このようなスイッチ入力処理（ＳＴ２３）が終わると、エラー管理処理を実行する（ＳＴ２４）。エラー管理処理とは、遊技球の補給が停止したり、遊技球が詰まっていないかなど、機器内部に異常が生じていないかの判定を意味する。

また、乱数生成回路ＧＮＲに異常が発生していないかの判定を意味する。先に説明した通り、Ｎ個全ての数列生成部３３・・・３３について、その異常の有無は、ステイタスレジスタ３５ｅに記憶されている。したがって、ＣＰＵは、ステイタスレジスタ３５ｅを読み出すだけで、数列生成部３３が正常に動作しているかを判定することができる。そして、ステイタスレジスタ３５ｅを読み出す毎に、ステイタス値は正常レベルに戻るので、複数回の割込み処理で、数列生成部３３に異常が認められる場合には、その異常を報知して制御動作を停止するようにしている（ＳＴ４０）。

エラー管理処理（ＳＴ２４）が終われば、次に、払出制御部３３向けの制御コマンドを作成した後（ＳＴ２５）、この段階で生成されている制御コマンドを該当するサブ制御部に伝送する（ＳＴ２６）。

続いて、現在が当り中の動作モードでないことを条件に、普通図柄処理を実行する（ＳＴ２８）。普通図柄処理とは、普通電動役物を作動させるか否かの判定を意味し、ステップＳＴ２３のスイッチ入力結果によって遊技球がゲートを通過していると判定された場合に、乱数生成処理（ＳＴ２１）で更新された当り用カウンタＲＧを、当り当選値と対比する。そして、対比結果が当選状態であれば当り中の動作モードに変更する。また、当り中となれば、普通電動役物の作動に向けた処理を行う（ＳＴ３０）。

次に、必要な制御コマンドを該当するサブ制御部に伝送し（ＳＴ３１）、特別図柄処理を行う（ＳＴ３２）。特別図柄処理とは、大入賞口１６など特別電動役物を作動させるか否かの判定であり、大当り抽選処理を含んだ処理である。

具体的な処理としては、ステップＳＴ２３のスイッチ入力結果によって入賞スイッチ信号ＳＧがＯＮ遷移したと判定された場合には、乱数生成回路ＧＮＲの乱数レジスタ３５ａの数値を取得して、大当り抽選用の乱数値ＲＮＤとして記憶する。この場合の取得処理としては、単一の命令（フェッチサイクルが単一）で、２バイトデータを取得できるロード命令が使用される。例えば、図７に説明したロード命令LD AW,(HL)が使用され、これに先行して、乱数レジスタ３５ａを特定するレジスタ番号ＮＮ，ＮＮ＋１についてのロード命令LD HL,NNが使用される。

また、乱数レジスタ３５ｃの数値を取得して、図柄抽選用の乱数値ＲＮＤ’として記憶する。先に説明した通り、この実施例では、大当り抽選用の乱数値ＲＮＤは、数値範囲（０〜６５５３５）の１６ビットデータであり、図柄抽選用の乱数値ＲＮＤ’は、数値範囲（０〜１９９）の８ビットデータである。したがって、乱数レジスタ３５ｃのアクセスは、１バイト用のロード命令であるLD A,(DE) が使用される。

そして、このタイミングで、図柄演出処理（図柄表示部Ｄａ〜Ｄｃの図柄変動処理）が終了しており、且つ、抽選保留状態の先行する入賞スイッチ信号ＳＧが存在しない場合には、乱数値ＲＮＤに基づいて大当り抽選処理を実行し、乱数値ＲＮＤ’に基づいて図柄抽選を実行する（ＳＴ３２）。大当り抽選処理の当選状態では、図柄抽選処理によって確変当りか否か、及び、特別遊技のラウンド数が決定され、大当り抽選処理の外れ状態では、図柄抽選処理によって外れ図柄が決定される。

また、ステップＳＴ３２の処理では、変動動作後の停止図柄の特定を含んで、変動パターンコマンドが抽選決定される。変動パターンコマンドとは、演出制御部２２に伝送される演出動作用の制御コマンドであり、画像制御部２３における図柄変動動作を規定したものである。この変動パターンコマンドは、大当り抽選の当否結果だけでなく、リーチ演出などの演出動作の総時間を特定してコマンドバッファに格納される。なお、コマンドバッファに格納された変動パターンコマンドは、その後のステップＳＴ３５のタイミングで演出制御部２２に伝送される。

一方、このタイミングが、図柄演出処理中であれば、大当り抽選処理が待機状態（抽選保留状態）となり、実行中の図柄演出が終了し、これに続く大当り抽選に伴う図柄演出が終了すれば、そのタイミングにおけるステップＳＴ３２の処理として、保存状態の大当り抽選用の乱数値ＲＮＤや、乱数値ＲＮＤ’を使用した抽選処理が実行される。

何れにしても、特別図柄処理（ＳＴ３２）の大当り抽選処理によって当選状態となれば、大当り中の動作モードに変わり、大入賞口など特別電動役物の作動に向けた処理を行う（ＳＴ３４）。

次に、ステップＳＴ３２の処理で生成された変動パターンコマンドが演出制御部２２に伝送され（ＳＴ３５）、タイマ割込みが終わる。その結果、メインルーチン（不図示）の処理に戻ることになるが、所定時間（４ｍＳ）経過すると、再度ステップＳＴ１１の処理が開始されるので、ステップＳＴ２０〜３５の処理は、４ｍＳ毎に繰り返されることになる。

以上説明した実施例では、入賞スイッチ信号ＳＧのＯＮ遷移を信号入力レジスタ３５ｆの値に基づいて判定し（ＳＴ２３）、入賞スイッチ信号ＳＧがＯＮ遷移した場合には、各々、単一の命令で、乱数レジスタ３５ａ，３５ｃから２種類の乱数値ＲＮＤ，ＲＮＤ’を取得しており（ＳＴ３２）、ラッチレジスタ３５ｂ，３５ｄやステイタスレジスタ３５ｅをアクセスしない点で、プログラム負担が最小化されている。しかも、入賞スイッチ信号ＳＧのＯＮ遷移した直近のタイミングにおける数列生成部３３の生成値を取得できる点でも優れている。

しかし、このような構成に限定されるものではなく、適宜に変更可能である。例えば、上書き禁止モードや上書き許可モードに設定されたラッチレジスタ（３５ｂ，３５ｄなど）から、複数種類の乱数値ＲＮＤ，ＲＮＤ’・・・を取得するのも好適である。なお、この場合にも１６ビット長のラッチレジスタ（３５ｂ）については、LD WA,(HL)などの命令で、２バイト長の乱数値を一気に取得される。

また、入賞スイッチ信号ＳＧのＯＮ遷移については、必ずしも、信号入力レジスタ３５ｆの値に基づいて判定する必要はなく、例えば、ステイタスレジスタ３５ｅのステイタス値（ラッチ情報）に基づいて判定しても良い。すなわち、本実施例では、信号入力レジスタ３５ｆに対すると同様の確実なノイズ対策を施した上で、ラッチパルスＬＴが出力されるので（図６Ａ（ｄ）参照）、ステイタスレジスタ３５ｅに加えて、信号入力レジスタ３５ｆをアクセスする必要は特にない。

但し、入賞スイッチ信号ＳＧのＯＮ状態が継続されている状態で、ラッチレジスタ（３５ｂ，３５ｄなど）を重複してアクセスしてしまう動作を防止するには、入賞スイッチ信号ＳＧのＯＮエッジに対応してラッチレジスタ（３５ｂ，３５ｄなど）をアクセスするのが好ましい。すなわち、入賞スイッチ信号ＳＧのＯＮエッジを検出するために、ステイタスレジスタ３５ｅに加えて、信号入力レジスタ３５ｆをアクセスするのが好ましい。

なお、信号入力レジスタ３５ｆをアクセスする構成を採る場合には、入賞スイッチ信号ＳＧのＯＦＦエッジを検出時に、ステイタスレジスタ３５ｅのステイタス値（ラッチ情報）をクリアすることもでき、ラッチレジスタ（３５ｂ，３５ｄなど）を上書き禁止モードで使用しても、何の問題も生じない。

以上、本発明の実施例について詳細に説明したが、具体的な回路構成やプログラム処理は、適宜に変更可能であり、特に本発明を限定するものではない。例えば、図５（ｂ）の回路構成では、Ｄラッチ５０は、ＯＲゲート５２の出力によって制御されているが、ＯＲゲート５２を省略して、制御信号ＭＲＥＱや制御信号ＲＤによってＤラッチ５０を制御しても良い。

また、１６ビット固定長／可変長の数列生成部ＦＣＴ_１６や、８ビット固定長／可変長の数列生成部ＶＣＴ_８の用途は、上記したものに限定されず、各種の活用が可能である。例えば、特別図柄抽選処理（ＳＴ３２）において、先の実施例で使用した数列生成部ＶＣＴ_８と同一又は別の数列生成部ＶＣＴ_８を使用して、その数列生成部ＶＣＴ_８が生成する数値に基づいて、変動パターンコマンドを抽選決定することができる。

この場合、変動パターンコマンドの個数と、数列生成部ＶＣＴ_８が生成する数値列の数値範囲を同一に設定すれば、各変動パターンの当選率を同一にすることができる。逆に、変動パターンコマンドの個数より数列生成部ＶＣＴ_８の数値範囲を広げれば、各変動パターンの当選率を非同一にすることで、変動パターン毎に、当選率を適宜に振分け設定することもできる。

また、このような振分け抽選を想定すると、１６ビット可変長の数列生成部ＦＣＴ_１６が生成する数値に基づいて、変動パターンコマンドの決定や、非確変当りか確変当りかを規定する図柄抽選を実行するのも好適である。数列生成部ＦＣＴ_１６を使用すると、生成される数値範囲が広いので、例えば、１０００程度の数値範囲の乱数値に基づいて、細かな振分け抽選が可能になる。

また、図１０の実施例では、説明の便宜上、ソフトウェアカウンタ（当り用カウンタＲＧ）に基づいて、普通図柄処理（ＳＴ２８）を実施したが、乱数生成回路ＧＮＲからの取得値を使用するのが好適であることは先に説明した通りである。

この場合、普通図柄処理ＳＴ２８での抽選処理で使用される乱数値として、数列生成部ＣＴ_８や数列生成部ＣＴ_１６が生成する固定長／可変長の数値が活用される。そして、８ビット可変長や１６ビット可変長の数値は、例えば、普通図柄表示部１９に表示する普通図柄を決定する用途や、その他の用途で使用される。

その他の用途としては、例えば、電動式チューリップ（電チュー）の開放パターンの抽選決定が考えられる。この場合、電チューの開放パターンとして、開放回数（３回／４回）や、開放時間（３秒／５秒）などを適宜に組み合わせた多数の種類が用意され、普通図柄処理ＳＴ２８での当選時に、その何れかが抽選決定される。

また、実施例では、信号入力レジスタ３５ｆの記憶値に基づいて、入賞スイッチ信号ＳＧのＯＮ／ＯＦＦ状態を判定したが、入賞スイッチ信号ＳＧを、通常の入力ポートＩＮＰに供給する構成を採れば、入力ポートＩＮＰからの取得値に基づいて、入賞スイッチ信号ＳＧのＯＮ／ＯＦＦ状態を判定することができる。

このような場合には、必ずしも、乱数生成回路ＧＮＲに入賞スイッチ信号ＳＧを供給する必要はなく、入賞スイッチ信号ＳＧがＯＮ状態であると判定される場合に、乱数レジスタ３５ａ，３５ｃの数値を取得して抽選用乱数値とすれば良い。なお、入力ポートＩＮＰから取得した入賞スイッチ信号ＳＧが、ＯＮ状態又はＯＦＦ状態であると判定するに当って、ノイズ対策として、複数回の割込み処理において、入賞スイッチ信号ＳＧが同一レベルであることを条件としても良い。

何れにしても、乱数生成回路ＧＮＲに入賞スイッチ信号ＳＧを供給しない構成を採ると、ラッチ回路３４Ｇやラッチレジスタ３５ｂ、３５ｄは機能しないが、本実施例では、数列生成部４１ａ，４１ｂの出力を受ける乱数レジスタ３５ａ，３５ｃが設けられているので問題が生じない。

ところで、図１０に示す実施例では、特別図柄処理（ＳＴ３２）において、乱数生成回路ＧＮＲの乱数レジスタ３５ａ，３５ｃの数値を取得して抽選処理を実行したが、乱数レジスタ３５ａ，３５ｃに代えて、ラッチレジスタ３５ｂ，３５ｄの数値を活用しても良いのは勿論である。そして、この場合には、図１０に示す実施例と同様、図柄始動口１５に関する入賞スイッチ信号ＳＧは、乱数生成回路ＧＮＲの信号入力レジスタ３５ｆをアクセスして取得するのが好ましい（ＳＴ２３参照）。

図１１は、ラッチレジスタ３５ｂ，３５ｄの数値を取得して抽選処理を実行する実施例を説明する図面であり、図６（Ａ）と図６（Ｂ）のタイムチャートを、上書き禁止モード及び上書き許可モードについて纏めたものである。なお、図示例では、入賞スイッチ信号ＳＧがＯＦＦ状態となってから、ラッチレジスタ３５ｂ，３５ｄの値が、ＣＰＵに取得されるが（図１１の右端下部read参照）、特に限定されない。

以上を踏まえて説明すると、入賞スイッチ信号ＳＧ（図１１（ａ））がＯＮ状態であると、ラッチパルスＬＴは、例えば、更新クロックΦの１２８個（＝１２８τ）毎に出力される（図１１（ｄ））。また、入賞スイッチ信号ＳＧのＯＮ／ＯＦＦレベルは、例えば、更新クロックΦの１２８個分程度（≒１２８τ）の遅延時間を経て、信号入力レジスタ３５ｆに記憶される。なお、更新クロックΦの周波数が１０ＭＨｚであれば、遅延時間は、ほぼ１２．８μＳである。

そのため、信号入力レジスタ３５ｆを定時的に繰り返しアクセスして、その記憶値のＯＮエッジを確認し、直ちに、ラッチレジスタ３５ｂ，３５ｄのラッチデータを読み出す構成を採る場合（図１０のＳＴ２３，ＳＴ３２参照）には、入賞スイッチ信号ＳＷのＯＮエッジに極めて近いタイミング（＋１２．８μＳ）の乱数値を取得することができる。この点は、動作モードが、上書き禁止モードであるか、上書き許可モードであるかに拘わらず、図１１（ｆ）や図１１（ｇ）に示す数列生成部４１の更新値（数値Ｘや数値Ｙ）が、抽選用の乱数値としてＣＰＵに取得される。

なお、図１１（ｄ）、図１１（ｅ）、図１１（ｆ）の関係から確認される通り、上書き禁止モードでは、ＣＰＵの乱数値を取得タイミングが如何に遅れても、最初のラッチパルスＬＴのタイミングの更新値Ｘが取得される。

なお、ここでは、信号入力レジスタ３５ｆを定時的に繰り返しアクセスして、その記憶値のＯＮエッジを確認して特別図柄処理（ＳＴ３２）を実行する構成を説明したが、何ら限定されず、信号入力レジスタ３５ｆの記憶値のＯＦＦエッジを確認することを条件に、特別図柄処理（ＳＴ３２）を実行しても良い。

上書き禁止モードを採る場合には、このような構成でも、入賞スイッチ信号ＳＷのＯＮエッジに極めて近いタイミング（＋１２．８μＳ）の乱数値（数値Ｘ）を取得することができる。一方、上書き許可モードを採る場合には、入賞スイッチ信号ＳＷのＯＦＦエッジに極めて近いタイミングの乱数値（数値Ｚ）を取得することができる。

そして、信号入力レジスタ３５ｆの記憶値のＯＦＦエッジを確認する構成を採る場合には、上書き禁止モードであるか、上書き許可モードであるかに拘わらず、入賞スイッチ信号ＳＧ（図１１（ａ））が確実に立下った後に、ステイタスレジスタのステイタス値（ラッチ情報）がＯＦＦレベルとなるので（図１１（ｈ）のreadタイミング参照）、入賞スイッチ信号ＳＧのＯＮ時間が如何に長くても、ラッチレジスタ（３５ｂ，３５ｄなど）を重複してアクセスしてしまうおそれがない。すなわち、ＣＰＵによる乱数取得タイミング（図１１のread）の後は、ラッチパルスＬＴが出力されることがないので、ステイタスレジスタ３５ｅのステイタス値（ラッチ情報）が改めてＯＮ状態となることはなく、したがって、乱数取得処理の重複実行のおそれがない。

また、本発明の適用は、弾球遊技機に限定されるものではなく、回胴遊技機を含む各種の遊技機に適用可能である。

ＧＭ遊技機
２１主制御手段
２１Ａワンチップマイコン
ＳＧスイッチ信号
ＣＬＫシステムクロック
ＸＣＬＫ外部クロック
ＧＮＲ乱数生成手段
３３Ｇ数値更新手段
３４Ｇ乱数取得手段
３６異常検出手段
４１ｂ普通回路
４１ａ特別回路

上記の目的を達成するため、本発明は、所定のスイッチ信号に起因して抽選処理を実行し、抽選結果に対応した遊技制御動作を実行する遊技機であって、前記抽選処理を含んだ遊技制御動作を実行する主制御手段は、制御プログラムや固定データを不揮発的に記憶するＲＯＭと、作業データを揮発的に記憶するＲＡＭと、抽選処理用の乱数値を生成する乱数生成手段と、システムクロックを受けて動作するＣＰＵと、が内蔵されたワンチップマイコンを有して構成され、前記乱数生成手段は、システムクロック又はその他の外部クロックに基づいて更新動作を繰り返して数値を更新する数値更新手段と、前記スイッチ信号がＯＮ状態の場合に、数値更新手段の数値を取得可能な乱数取得手段と、を有し、前記スイッチ信号を受ける信号取得手段のスイッチ信号がＯＮ状態の場合に、前記乱数取得手段又は数値更新手段から数値を取得するよう構成され、前記数値更新手段は、０〜２^ｎ−１の数値範囲で数値を更新する第１回路と、０〜２^ｎ−１の数値範囲内であって、予め設定された最大値ＭＡＸを超えない０〜ＭＡＸの数値範囲で数値を更新する第２回路と、を有して構成され、前記信号取得手段が受けるスイッチ信号を所定時間毎に繰り返し判定する判定手段と、前記判定手段がスイッチ信号のＯＮ状態を判定することに基づいて、前記抽選処理を実行する抽選手段とを、設け、前記抽選処理は、第１回路の生成値に基づいて実行される第１処理と、第２回路の生成値に基づいて実行される第２処理とを含んで構成され、第１処理の結果と第２処理の結果とに基づいて特別遊技状態の制御動作が実行されるよう構成され、第１回路は、更新クロックを受ける毎に、数値を更新する一方、第２回路は、更新クロックを所定回数受ける毎に、数値を更新するよう構成されている。

Claims

所定のスイッチ信号に起因して抽選処理を実行し、抽選結果に対応した遊技制御動作を実行する遊技機であって、
前記抽選処理を含んだ遊技制御動作を実行する主制御手段は、制御プログラムや固定データを不揮発的に記憶するＲＯＭと、作業データを揮発的に記憶するＲＡＭと、抽選処理用の乱数値を生成する乱数生成手段と、システムクロックを受けて動作するＣＰＵと、が内蔵されたワンチップマイコンを有して構成され、
前記乱数生成手段は、システムクロック又はその他の外部クロックに基づいて更新動作を繰り返して数値を更新する数値更新手段と、前記スイッチ信号がＯＮ状態の場合に、数値更新手段の数値を取得可能な乱数取得手段と、を有し、
前記スイッチ信号を受ける信号取得手段のスイッチ信号がＯＮ状態の場合に、前記乱数取得手段又は数値更新手段から数値を取得するよう構成され、
前記数値更新手段は、０〜２^ｎ−１の数値範囲で数値を更新する第１回路と、０〜２^ｎ−１の数値範囲内であって、予め設定された最大値ＭＡＸを超えない０〜ＭＡＸの数値範囲で数値を更新する第２回路と、を有して構成され、
前記信号取得手段が受けるスイッチ信号を所定時間毎に繰り返し判定する判定手段と、前記判定手段がスイッチ信号のＯＮ状態を判定することに基づいて、前記抽選処理を実行する抽選手段とを、設け、
前記抽選処理は、第１回路の生成値に基づいて実行される第１処理と、第２回路の生成値に基づいて実行される第２処理とを含んで構成され、第１処理が当選状態である場合には、第２処理の結果に基づく特別遊技状態の制御動作が実行されるよう構成されている遊技機。
第１回路は、システムクロック又はその他の外部クロックに基づいて生成された更新クロックを受ける一方、第２回路は、システムクロックに基づいて生成された更新クロックを受けるよう構成されている請求項１に記載の遊技機。
第１回路は、更新クロックを受ける毎に、数値を更新する一方、
第２回路は、更新クロックを所定回数受ける毎に、数値を更新するよう構成されている請求項１又は２に記載の遊技機。
第１回路は、前記ワンチップマイコンに電源が供給されると直ちに更新動作を開始する一方、
第２回路は、最大値ＭＡＸが設定されることを条件に更新動作を開始するよう構成されている請求項１〜３の何れかに記載の遊技機。
第１回路は、ランダムな初期値から開始して、所定の更新規則に基づいて更新動作を繰り返して一連の数値を生成し、
生成した数値列が０〜２^ｎ−１の数値範囲を一巡すると、初期値と更新規則とを更新した上で、更新動作を継続するよう構成されている請求項１〜４の何れかに記載の遊技機。
第２回路は、ランダムな初期値から開始して、所定の更新規則に基づいて更新動作を繰り返して一連の数値を生成し、
生成した数値列が０〜ＭＡＸの数値範囲を一巡すると、初期値と更新規則とを更新した上で、更新動作を継続するよう構成されている請求項１〜５の何れかに記載の遊技機。
前記信号取得手段、及び前記乱数取得手段は、ＣＰＵから任意にアクセス可能に構成されている請求項１〜６の何れかに記載の遊技機。
前記数値更新手段が更新する数値は、ＣＰＵから任意にアクセス可能に構成されている請求項１〜７の何れかに記載の遊技機。
前記スイッチ信号がＯＮ状態である限り所定時間毎に検出パルスを出力するパルス出力手段と、パルス出力手段と数値更新手段の出力を受け、前記検出パルスを受けたタイミングの数値更新手段の出力値を記憶可能なラッチ手段と、を設け
前記乱数取得手段は、前記ラッチ手段からの出力値を記憶可能に構成されている請求項１〜８の何れかに記載の遊技機。
前記信号取得手段は、前記乱数生成手段の内部構成によって実現される請求項１〜９の何れかに記載の遊技機。
前記信号取得手段は、前記乱数生成手段の外部構成によって実現される請求項１〜９の何れかに記載の遊技機。