JP2014087406A - 遊技機 - Google Patents
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Abstract
【課題】本来の演出制御動作に支障を与えることなく所望のセキュリティ動作を実現する遊技機を提供する。
【解決手段】遊技制御動作を実行する主制御部21は、ROMと、RAMと、乱数生成回路GNRと、CPUとが内蔵されたワンチップマイコン21Aを有して構成される。乱数生成回路GNRは、所定の数値範囲を循環するカウンタ回路41と、スイッチ信号が所定方向に変化したことに対応して、カウンタ回路の出力に基づく乱数値を記憶する複数個の保持回路LRiと、保持回路が記憶する乱数値と、予め設定されている抽選値とを対比して、対比結果を記憶する単一の判定回路DJとを有して構成されている。
【選択図】図15
【解決手段】遊技制御動作を実行する主制御部21は、ROMと、RAMと、乱数生成回路GNRと、CPUとが内蔵されたワンチップマイコン21Aを有して構成される。乱数生成回路GNRは、所定の数値範囲を循環するカウンタ回路41と、スイッチ信号が所定方向に変化したことに対応して、カウンタ回路の出力に基づく乱数値を記憶する複数個の保持回路LRiと、保持回路が記憶する乱数値と、予め設定されている抽選値とを対比して、対比結果を記憶する単一の判定回路DJとを有して構成されている。
【選択図】図15
Description
本発明は、遊技動作に起因する抽選処理によって大当り状態を発生させる遊技機に関し、特に、CPUの遊技制御負担を軽減化して、所望のセキュリティ動作を実現できる遊技機に関する。
パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示時間変動される。その後、7−7−7などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。
このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。
この大当り抽選処理では、遊技球の入賞を示すスイッチ信号の変化に対応して取得される乱数値RNDを、所定の抽選値Hitと対比して当否判定をしている。なお、乱数値RNDを、単一の数値Hitと対比して当否を決定する場合に限らず、複数の抽選値Hit1・・・Hitnを有する場合や、上限判定値HitHと下限判定値HitLとで当選範囲を規定する場合もある。例えば、乱数値RNDが、下限判定値HitL以上であって、上限判定値HitH未満である場合には(HitL≦RND<HitH)、当選状態であると判定している。
このような当否判定処理は、複数区分された多数の当選状態を有するスロットマシンでも同様である。すなわち、スロットマシンでは、スタートレバーのON操作に対応して取得される乱数値RNDを、複数の抽選値Hit1〜Hitnと順番に対比し、例えば、乱数値RNDがi−1番目の抽選値Hiti−1以上であって、i番目の抽選値Hiti未満である場合には(Hiti−1≦RND<Hiti)、i番目の当選状態であると判定している。
ところが、この種の遊技機では、当否判定に使用する抽選値が、制御プログラムと共にROMに記憶されているので、遊技機を取得すれば容易に把握できるとい問題がある。そこで、従来から各種の違法対策が提案されているが(例えば、特許文献1)、セキュリティレベルを極端に上げると、違法対策としては有効でも、セキュリティ処理のために本来の遊技動作に支障を与えることになる。
すなわち、大当り抽選処理などの主要な制御動作は、8ビットCPUで実行すべきことが義務付けられ、しかも、この制御動作のためのメモリ空間も限られているので、無闇にセキュリティ処理を強化すると、本来の遊技動作に支障が生じるので、複雑高度な遊技制御を実現できないことになる。
また、特にスロットマシンでは、当否判定処理が複雑であるので、この処理負担を解消することができれば、8ビットCPUが、本来の遊技制御に集中できる上に、メモリ空間にも余裕が生じることになる。
本発明は、上記の問題点に鑑みてなされたものであって、CPUの遊技制御負担を軽減化して、所望のセキュリティ動作を実現できる遊技機を提供することを目的とする。
上記の目的を達成するため、本発明は、所定のスイッチ信号に起因して抽選処理を実行し、抽選結果に対応した遊技制御動作を実行する遊技機であって、抽選処理を含んだ遊技制御動作を実行する主制御手段は、制御プログラムや固定データを不揮発的に記憶するROMと、作業データを揮発的に記憶するRAMと、前記スイッチ信号を受けて乱数値を生成する乱数生成手段と、乱数生成手段が生成した乱数値に基づいて抽選処理を実行するCPUと、が内蔵された単一の電子素子を有して構成され、前記乱数生成手段は、クロック信号を受ける毎に所定の数値範囲内で更新動作を行うカウンタ手段と、前記スイッチ信号が所定方向に変化したことに対応して、カウンタ手段の出力値に基づく数値を乱数値として記憶する複数個の保持手段と、保持手段が保持する複数個の乱数値と、予め設定されている抽選値とを、スイッチ信号の変化に基づいて対比し、その対比結果を記憶する単一の判定手段とを有して構成されている。
本発明では、上記の構成を備えるので、抽選値をROMに記憶する必要がないだけでなく、CPUの処理を経ることなく当否抽選を実行することができるので、CPUの遊技制御負担を軽減化して、所望のセキュリティ動作を実現することができる。
本発明は、好ましくは、判定手段による対比処理の起因となるスイッチ信号を特定する情報を記憶する記憶手段を設けるべきである。また、前記判定手段は、保持手段毎に異なる抽選値が使用可能に構成されているか、前記抽選値が、異なる保持手段に対して共通的に使用されるのが好適である。
何れの場合でも、前記抽選値は、当選範囲を規定する上限値と下限値とで構成されているのが好適であり、前記乱数生成手段には、上限値と下限値とで構成された複数組の抽選値が、予め固定的に設定されているのが好適である。但し、抽選値は、CPUの処理に基づいて変更可能に構成されているのも好適である。
また、前記スイッチ信号が所定方向に変化すると、保持手段が保持する乱数値と、複数組の抽選値とが、順番に対比され、その対比結果が1ビットずつ記憶されるよう構成されているのが好適である。
前記乱数生成手段は、弾球遊技機に使用され、その遊技状態毎に異なる抽選値が使用されるか、前記乱数生成手段は、スロットマシンに使用され、その遊技状態毎に異なる抽選値が使用され、異なる抽選値は、上限値と下限値とで構成された複数組で各々構成されているのが好適である。
前記乱数生成手段は、CPUとは独立して動作する専用プロセッサが搭載されて構成され、前記判定手段は、プログラム処理によって実現されているか、前記判定手段は、論理回路動作によって実現されているのが典型的である。
上記した通り、本発明によれば、本来の演出制御動作に支障を与えることなく所望のセキュリティ動作を実現することができる。
以下、本発明の実施例について詳細に説明する。図1は、本実施例のパチンコ機GMを示す斜視図である。このパチンコ機GMは、島構造体に着脱可能に装着される矩形枠状の木製外枠1と、外枠1に固着されたヒンジ2を介して開閉可能に枢着される前枠3とで構成されている。この前枠3には、遊技盤5が、裏側からではなく表側から着脱自在に装着され、その前側には、ガラス扉6と前面板7とが夫々開閉自在に枢着されている。
ガラス扉6の外周には、LEDランプなどによる電飾ランプが、略C字状に配置されている。前面板7には発射用の遊技球を貯留する上皿8が装着され、前枠3の下部には、上皿8から溢れ出し又は抜き取った遊技球を貯留する下皿9と、発射ハンドル10とが設けられている。発射ハンドル10は発射モータと連動しており、発射ハンドル10の回動角度に応じて動作する打撃槌によって遊技球が発射される。
上皿8の外周面には、チャンスボタン11が設けられている。このチャンスボタン11は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル10から右手を離すことなくチャンスボタン11を操作できる。このチャンスボタン11は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。
上皿8の右部には、カード式球貸し機に対する球貸し操作用の操作パネル12が設けられ、カード残額を3桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。
図2に示すように、遊技盤5には、金属製の外レールと内レールとからなるガイドレール13が環状に設けられ、その内側の遊技領域5aの略中央には、液晶カラーディスプレイDISPが配置されている。また、遊技領域5aの適所には、図柄始動口15、大入賞口16、複数個の普通入賞口17(大入賞口16の左右に4つ)、通過口であるゲート18が配設されている。これらの入賞口15〜18は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。
液晶ディスプレイDISPは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この液晶ディスプレイDISPは、中央部に特別図柄表示部Da〜Dcと右上部に普通図柄表示部19を有している。そして、特別図柄表示部Da〜Dcでは、大当り状態の招来を期待させるリーチ演出が実行されたり、特別図柄表示部Da〜Dc及びその周りでは、当否結果を不確定に報知する予告演出などが実行される。
普通図柄表示部19は普通図柄を表示するものであり、ゲート18を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート18の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。
図柄始動口15は、左右1対の開閉爪15aを備えた電動式チューリップで開閉されるよう例えば構成され、普通図柄表示部19の変動後の停止図柄が当り図柄を表示した場合には、開閉爪15aが所定時間だけ、若しくは、所定個数の遊技球を検出するまで開放されるようになっている。
図柄始動口15に遊技球が入賞すると、特別図柄表示部Da〜Dcの表示図柄が所定時間だけ変動し、図柄始動口15への遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄で停止する。なお、特別図柄表示部Da〜Dc及びその周りでは、一連の図柄演出の間に、予告演出が実行される場合がある。
大入賞口16は、例えば前方に開放可能な開閉板16aで開閉制御されるが、特別図柄表示部Da〜Dcの図柄変動後の停止図柄が「777」などの大当り図柄のとき、「大当りゲーム」と称する特別遊技が開始され、開閉板16aが開放されるようになっている。
大入賞口16の開閉板16aが開放された後、所定時間が経過し、又は所定数(例えば10個)の遊技球が入賞すると開閉板16aが閉じる。このような動作は、最大で例えば15回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Da〜Dcの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態(以下、確変状態という)となるという特典が付与される。
図3は、上記した各動作を実現するパチンコ機GMの全体回路構成を示すブロック図である。図中の一点破線は、主に、直流電圧ラインを示している。
図示の通り、このパチンコ機GMは、AC24Vを受けて各種の直流電圧やシステムリセット信号(電源リセット信号)SYSなどを出力する電源基板20と、遊技制御動作を中心統括的に担う主制御基板21と、主制御基板21から受けた制御コマンドCMDに基づいてランプ演出及び音声演出を実行する演出制御基板22と、演出制御基板22から受けた制御コマンドCMD’に基づいて液晶ディスプレイDISPを駆動する液晶制御基板23と、主制御基板21から受けた制御コマンドCMD”に基づいて払出モータMを制御して遊技球を払い出す払出制御基板24と、遊技者の操作に応答して遊技球を発射させる発射制御基板25と、を中心に構成されている。
但し、この実施例では、主制御基板21が出力する制御コマンドCMDは、コマンド中継基板26と演出インタフェイス基板27を経由して、演出制御基板22に伝送される。また、演出制御基板22が出力する制御コマンドCMD’は、演出インタフェイス基板27を経由して、液晶制御基板23に伝送され、主制御基板21が出力する制御コマンドCMD”は、主基板中継基板28を経由して、払出制御基板24に伝送される。
これら主制御基板21、演出制御基板22、液晶制御基板23、及び払出制御基板24には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板21〜24に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部21、演出制御部22、液晶制御部23、及び払出制御部24と言うことがある。なお、演出制御部22、液晶制御部23、及び払出制御部24の全部又は一部がサブ制御部である。
ところで、このパチンコ機GMは、図3の破線で囲む枠側部材GM1と、遊技盤5の背面に固定された盤側部材GM2とに大別されている。枠側部材GM1には、ガラス扉6や前面板7が枢着された前枠3と、その外側の木製外枠1とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材GM2は、機種変更に対応して交換され、新た盤側部材GM2が、元の盤側部材の代わりに枠側部材GM1に取り付けられる。なお、枠側部材1を除く全てが、盤側部材GM2である。
図3の破線枠に示す通り、枠側部材GM1には、電源基板20と、払出制御基板24と、発射制御基板25と、枠中継基板32とが含まれており、これらの回路基板が、前枠3の適所に各々固定されている。一方、遊技盤5の背面には、主制御基板21、演出制御基板22、液晶制御基板23が、液晶ディスプレイDISPやその他の回路基板と共に固定されている。そして、枠側部材GM1と盤側部材GM2とは、一箇所に集中配置された接続コネクタC1〜C4によって電気的に接続されている。
電源基板20は、接続コネクタC2を通して、主基板中継基板28に接続され、接続コネクタC3を通して、電源中継基板30に接続されている。そして、主基板中継基板28は、電源基板20から受けたシステムリセット信号SYS、RAMクリア信号DEL、電圧降下信号、バックアップ電源BAK、DC12V、DC32Vを、そのまま主制御部21に出力している。同様に、電源中継基板30も、電源基板20から受けたシステムリセット信号SYSや、交流及び直流の電源電圧を、そのまま演出インタフェイス基板27に出力している。なお、演出インタフェイス基板27は、受けたシステムリセット信号SYSを、そのまま演出制御部22と液晶制御部23に出力している。
一方、払出制御基板24は、中継基板を介することなく、電源基板20に直結されており、主制御部21が受けると同様の、システムリセット信号SYS、RAMクリア信号DEL、電圧降下信号、バックアップ電源BAKを、その他の電源電圧と共に直接的に受けている。
ここで、電源基板20が出力するシステムリセット信号SYSは、電源基板20に交流電源24Vが投入されたことを示す電源リセット信号であり、この電源リセット信号によって各制御部21〜24のワンチップマイコンその他のIC素子が電源リセットされるようになっている。
主制御部21及び払出制御部24が、電源基板20から受けるRAMクリア信号DELは、各制御部21,24のワンチップマイコンの内蔵RAMの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチSWTのON/OFF状態に対応した値を有している。
主制御部21及び払出制御部24が、電源基板20から受ける電圧降下信号は、交流電源24Vが降下し始めたことを示す信号であり、この電圧降下信号を受けることによって、各制御部21、24では、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源BAKは、営業終了や停電により交流電源24Vが遮断された後も、主制御部21と払出制御部24のワンチップマイコンの内蔵RAMのデータを保持するDC5Vの直流電源である。したがって、主制御部21と払出制御部25は、電源遮断前の遊技動作を電源投入後に再開できることになる(電源バックアップ機能)。このパチンコ機では少なくとも数日は、各ワンチップマイコンのRAMの記憶内容が保持されるよう設計されている。
一方、演出制御部22と液晶制御部23には、上記した電源バックアップ機能が設けられていない。しかし、先に説明した通り、演出制御部22と液晶制御部23には、電源中継基板30と演出インタフェイス基板27を経由して、システムリセット信号SYSが共通して供給されており、他の制御部21,24と、ほぼ同期したタイミングで電源リセット動作が実現される。
図示の通り、主制御部21は、主基板中継基板28を経由して、払出制御部25に制御コマンドCMD”を送信する一方、払出制御部25からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号CONを受信している。ステイタス信号CONには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。
また、主制御部21は、遊技盤中継基板29を経由して、遊技盤5の各遊技部品に接続されている。そして、遊技盤上の各入賞口16〜18に内蔵された検出スイッチのスイッチ信号を受ける一方、電動チューリップなどのソレノイド類を駆動している。なお、スイッチ信号には、図柄始動口15から主制御部21に伝送される入賞スイッチ信号SGが含まれる。
図4は、主制御部21のワンチップマイコン21Aの内部構成の一部を図示したものである。ここでは、遊技盤中継基板29を経由して、図柄始動口15の検出スイッチから入賞スイッチ信号SGを受ける部分も含めて図示している。
図示の通り、ワンチップマイコン21Aは、Z80CPU(Zilog社)相当のCPUコアと、Z80CTC(counter timer circuit )相当のカウンタタイマ回路CTCと、ROM及びRAMのメモリ回路と、ウォッチドッグタイマWDTと、乱数生成回路GNRと、入力ポートINPとを主要に内蔵している。
図柄始動口15からの入賞スイッチ信号SGは、遊技盤中継基板29に配置されたバッファ回路BUFを経由して、ワンチップマイコン21Aの乱数生成回路GNRと、入力ポートINPに重複して供給されている。また、入力ポートINPには、図柄始動口15に限らず、大入賞口16やゲート18の検出スイッチからのスイッチ信号も、合わせて供給されている。
遊技盤中継基板29のバッファ回路BUFは、オープンコレクタ型の出力部を有し、入力側が12Vにプルアップされ、出力側が5Vにプルアップされている。そして、遊技球が図柄始動口15を通過して入賞状態となると、バッファ回路BUFは、正論理のON信号として、入賞スイッチ信号SGを出力する。
この入賞スイッチ信号SGを受けた乱数生成回路GNRでは、その立上りエッジに同期して、当否判定回路DJiにおいて、必要な抽選処理(大当り抽選を含んだ当否判定処理)を実行して、その判定結果を判定結果レジスタANiに保持するように構成されている(詳細には図7)。図4に示す通り、乱数生成回路GNRが受ける入賞スイッチ信号SGは、入力ポートINPにも重複して供給されているので、CPUは、入力ポートINPからの入力データに基づき、入賞スイッチ信号SGがON状態となったことを把握することができ、この把握の後に、乱数生成回路GNRの判定結果レジスタANiをアクセスすることで、大当り抽選を含んだ判定結果を取得することができる。
図示の通り、この実施例では、入賞スイッチ信号SGの立上りエッジ(↑)で抽選動作が開始され、その後の入賞スイッチ信号SGの立下りエッジ(↓)で、入賞スイッチ信号SGのON状態が認識される。
以上の通り、この実施例では、CPUが大当り抽選などの当否判定処理をすることがないので、ROMに抽選値を記憶しておく必要がなく、したがって、抽選処理に使用する抽選値Hitの漏洩を防止することができる。また、CPUが乱数値RNDを処理することがないので、乱数値RNDの発生系列などが漏洩することもない。
なお、図4の構成例に限定されず、図柄始動口15からの入賞スイッチ信号SGに加えて、ゲート18の検出スイッチからのスイッチ信号などを乱数生成回路GNRに供給するのも好適である。特に限定されないが、この乱数生成回路GNRは、3種類の異なるスイッチ信号が供給可能に構成されている。
図5は、乱数生成回路GNRの内部構成を示すブロック図である。図示の通り、この乱数生成回路GNRは、クロック信号CLKを受ける毎に更新されて所定の数値範囲を循環するカウンタ回路42と、カウンタ回路42が所定の数値範囲を循環したことを検知する循環検知回路43と、カウンタ回路42の出力ビットを受けて、予め設定されている規則にしたがってビットを入れ替えて出力するビット変換回路44と、スイッチ信号を受けると共に、CPUコアからの指示を受けるコントロールレジスタ46と、スイッチ信号の所定エッジに対応して、ビット変換回路44の出力を乱数値RNDとして記憶して保持するラッチレジスタLR0〜LR2と、抽選値Hitを固定的に記憶する判定値レジスタRH0〜RH2,RL0〜RL2と、スイッチ信号の所定エッジに同期して、その時のラッチレジスタLR0〜LR2の値と乱数値RNDとを対比して当否判定をする当否判定回路DJ0〜DJ2と、当否判定回路DJ0〜DJ2の出力値を記憶する判定結果レジスタAN0〜AN2と、を有して構成されている。
ラッチレジスタLR0〜LR2、判定値レジスタRH0〜RH2,RL0〜RL2、当否判定回路DJ0〜DJ2、及び、判定結果レジスタAN0〜AN2は、各々3組存在するが実質的に同一構成であり、全て、図7に示す回路構成LR0,RH0,RL0,DJ0,AN0と同一又は類似の回路構成を有している。
その他、乱数生成回路GNRは、乱数系列設定レジスタ40、クロック選択回路41、及び、変換設定レジスタ45などを有して構成されている。そして、乱数生成回路GNRは、CPUから設定された制御パラメータ(設定値)に基づいて動作している。具体的には、乱数系列設定レジスタ40、変換設定レジスタ45、及びコントロールレジスタ46には、CPUから適宜な制御パラメータが書き込まれて、その制御パラメータに基づいて動作している。また、CPUは、コントロールレジスタ46から、スイッチ信号のラッチ状態など、必要な情報を取得するようになっている。
判定値レジスタRHi,RLiにも、遊技機の製造時に、遊技機メーカによって適宜な複数の抽選値Hitが書き込まれるが、この実施例では、抽選値Hitは固定値であって、その後、CPUが書き換えることができないよう構成されている。そのため、不正遊技者が違法プログラムを搭載して、判定値レジスタRHi,RLiの数値を変更して当選確率を制御しようとしても、そのような違法行為を成功させることはできない。
更に、判定値レジスタRHi,RLiに書込んだ抽選値Hitは、その後、CPUから読み出す(Read)こともできないよう構成するのも好適である。このように構成した場合には、遊技機を取得しても抽選値Hitを知ることができないので、違法プログラムの搭載や、違法改造などを効果的に防止することができる。但し、抽選値Hitを、書換え可能に構成することや、抽選値Hitを読出し可能に構成することが、特に禁止されるものではない。
以下、図5の回路構成について更に説明する。乱数生成回路GNRは、二種類のクロック信号CLK_1,CLK_2が供給可能に構成されており、その何れかがクロック選択回路41で選択されてカウンタ回路42に供給される。なお、何れのクロック信号を使用するかは、CPUリセット後の初期動作時に、CPUコアからコントロールレジスタ46に書込まれる制御パラメータで指示される。
カウンタ回路42は、選択された何れかのクロック信号CLKを受ける毎に更新されて所定の数値範囲を循環するが、循環範囲は、8〜16ビット長の範囲(28〜216)で適宜に設定可能となっている。また、更新方法は、+1又は−1ずつ更新するか、或いは、飛び飛びの値で更新するかを選択することができ、何れの更新方法で、如何なる数値範囲を循環するかは、乱数系列レジスタ40に設定可能に構成されている。なお、以下の説明では、カウンタ回路42は、乱数系列レジスタ40の設定値に基づき、16ビットカウンタとして機能し、65535(=216−1)〜0の数値範囲で、クロック信号CLKを受ける毎にデクリメント(−1)されることにする。
循環検知回路43は、カウンタ回路42のカウンタ値が一巡したことを検知するが、本実施例のカウンタ回路42は、例え、飛び飛びに更新される場合であっても、規則的に更新されるので、カウンタ値の一巡は、例えば、カウンタ値が0に達したことで判定することができる。
ビット変換回路44は、カウンタ回路42の出力ビットを受けて、予め設定されている規則にしたがって、ビットを入れ替えて出力する回路であり、回路構成を例示すると図6の通りである。図示のビット変換回路44は、カウンタ回路42から16ビット長のカウンタ値を受ける一方、そのカウンタ値のビット並びを適宜に変換して、16ビット長の変換カウンタ値として出力している。
ビット変換回路44は、具体的には、16個のデマルチプレクサEX0〜EX15で構成されており、各デマルチプレクサEXiは、1ビットの入力端子と、16ビットの出力端子と、4ビットの制御端子(CT0〜CT3)とを有して構成されている。そして、各入力端子は、カウンタ回路の出力端子bit0〜bit15に、各々、接続されており、各デマルチプレクサEXiの出力端子bit0〜bit15は、同一のbit同士が各々接続されている。
各デマルチプレクサEXiの制御端子(CT0〜CT3)は、入力端子の入力信号bit(i)を、何れの出力端子bit0〜bit15に出力するかを規定する制御データを受けており、設定レジスタRSiの設定値に基づいて、任意の入出力関係が実現される。そのため、ビット変換回路44からラッチレジスタLR0〜LR2に供給される数値列が、規則性のないランダムなものとなり、違法遊技を確実に防止している。
ここで、16個のデマルチプレクサEX0〜EX15の制御端子(CT0〜CT3)に供給される設定値は、2進数0000〜1111のいずれかであって、全て相違する値であることは言うまでもない。したがって、カウンタ回路42の出力bitと、ビット変換回路44の出力bitとは、ランダムな接続関係ではあっても、必ず一対一の対応関係となり、ビット変換回路44の出力の一様性、すなわち、乱数値RNDとしての発生一様性が確実に担保されている。
なお、デマルチプレクサEXiの制御端子は、各々、4ビット長であるので、16個のデマルチプレクサEX0〜EX15の制御端子の値を規定する設定レジスタRSiは、8バイト長(=4*16bit)となる。そして、この実施例では、n個の設定レジスタRS1〜RSnが用意されており、どの設定レジスタRS1〜RSnを使用するか、換言すると、ビット変換回路44がどのようなビット変換動作を実現するかは、CPUリセット後の初期動作時に、CPUから変換設定レジスタ45に指示されるよう構成されている。
なお、図6(b)には、ビット変換回路の動作例(ビット変換例)と、その動作を実現する設定レジスタRSiの変換設定値(制御コード)を例示している。図示の通り、例えば、8バイト長の制御コード01_ 23_ 45_ 67_ 89_ AB_ CD_ EF(16進数表記)を有する設定レジスタRSiが選択されると、カウンタ回路42から出力される16ビット長が、MSB(Most Significant Bit)からLSB(Least Significant Bit )に向かうビット並びが、完全に反転してLSBからMSBに向かうビット並びに変換される。
その他、設定レジスタRSiの変換設定値67_ 89_ A0_ 12_ 34_ 5B_ CD_ EF・・・・変換設定値89_ AB_ CD_ EF_ 01_ 23_ 45_ 67や、変換設定値13_ 57_ 9B_ DF_ 02_ 46_ 8A_ CEに対応して、カウンタ回路42から出力される16ビット長が、適宜にビット変換される。なお、図6では、説明の便宜上、8個の設定レジスタRS1〜RS8には、全て8バイト長の変換設定値が記憶されている旨記載されているが、実際には、基本となる変換設定値に対する差分値や、変換設定値に対する変換式が記憶されることで、記憶データ量を抑制している。
また、図6には、カウンタ回路42が、16ビット長のカウンタ値を出力する場合について、8個の設定レジスタRS1〜RS8の変換設定値を例示しているが、カウンタ回路42が、乱数系列レジスタ40に設定された設定値に基づいて、15ビット長、14ビット長、13ビット長、12ビット長、10ビット長、9ビット長、又は8ビット長のカウンタ値を出力する場合には、8個の設定レジスタRS1〜RS8の変換設定値を一部変更した変換設定値が使用される。
すなわち、使用しないbit15、bit15〜bit14、・・・、bit15〜bit9を除いたビット変換動作が実現されるよう、設定レジスタRS1〜RS8の変換設定値が、適宜に修正して使用される。したがって、ビット変換回路44の出力は、各々、15ビット長、14ビット長、・・・、又は8ビット長であり、未使用状態となるbit15、bit15〜bit14、・・・、bit15〜bit9は、全てゼロが出力される。
ところで、本実施例では、遊技動作開始後も、変換設定レジスタ45への指示値(使用する設定レジスタの指示)を変更できるよう構成されており、変換設定レジスタ45への指示値が変更されると、カウンタ回路42のカウンタ値が一巡したタイミングで、循環検知回路43からの指示信号に基づいて、16個のデマルチプレクサEX0〜EX15の動作が適宜に変更されるようになっている。そのため、ビット変換回路44からラッチレジスタLR0〜LR2に供給される数値列が、益々ランダムなものとなり、セキュリティレベルを最高レベルに維持することができる。
このようなビット変換回路44の出力を受けるラッチレジスタLR0〜LR2は、各々、16ビット長であり、コントロールレジスタ46を経由するスイッチ信号SW0〜SW2が立上ると、その立上りエッジに同期して、ビット変換回路44の出力値を乱数値RNDとして記憶保持するよう構成されている。したがって、本実施例の乱数生成回路GNRによれば、ランダムに入力される3種類のスイッチ信号SW0〜SW2に基づいて、3種類の乱数値RND0〜RND2を独立して生成することできる。
但し、この実施例の乱数生成回路GNRでは、同一の入賞スイッチ信号SGを、スイッチ信号SW0及びスイッチ信号SW1として受けており(図5参照)、入賞スイッチ信号SGの立上りエッジに同期して、ラッチレジスタLR0と、ラッチレジスタLR1に各々取得された同一の乱数値RNDが、2つの当否判定回路DJ0,DJ1で別々に当否判定される。なお、この実施例では、当否判定回路DJ2は、未使用状態である。
この実施例では、例えば、通常状態のゲーム時(非確変状態のゲーム)には、当否判定回路DJ0が出力する判定結果を記憶する判定結果レジスタAN0の値が使用され、確変状態のゲーム時には、当否判定回路DJ1が出力する判定結果を記憶する判定結果レジスタAN1の値が使用される。そのため、2つの当否判定回路DJ0,DJ1で使用される抽選値Hitの数値範囲HitL〜HitHは、各ゲーム状態における大当り確率などに対応した数値範囲となっている。
図7は、図5の一部を詳細に図示した回路図であり、一対8組(合計で16個)の判定値レジスタRH0,RL0と、判定値レジスタRH0,RL0の一対8組の抽選値Hitと乱数値RNDとを大小比較して当否判定をする当否判定回路DJ0と、当否判定回路DJ0による当否判定の結果を保存する判定結果レジスタAN0と、を示している。
ここで、8個の判定値レジスタRH0は、各々、抽選値Hitの上限値(上限判定値HitH)を記憶し、8個の判定値レジスタRL0は、各々、抽選値Hitの下限値(下限判定値HitL)を記憶している。
そして、当否判定回路DJ0は、乱数値RNDと上限判定値HitHとを比較してRND<HitHの場合にHレベルのキャリ信号CYHを出力する第一減算回路50Hと、乱数値RNDと下限判定値HitLとを比較してRND<HitLの場合にHレベルのキャリ信号CYLを出力する第二減算回路50Lと、2つのキャリ信号CYH,CYLのXOR(Exclusive OR)出力を受けて記憶する8ビット長のシフトレジスタ51と、シフトレジスタ51や減算回路50H,50Lの動作を制御する各種の動作信号を生成する制御回路52と、を有して構成されている。
なお、上記の構成に加えて、CPUから任意にアクセス可能であって、当否判定回路DJ0の比較動作(抽選処理)が終了したことを記憶するステイタス・レジスタ53を設けても良い。但し、本実施例では、入賞スイッチ信号SGの立上りエッジで抽選動作が開始され、入力ポートINPから取得される入賞スイッチ信号SGの立下りエッジで、入賞スイッチ信号SGのON状態がCPUに認識されるので、ステイタス・レジスタ53を省略することができる。
図示の通り、制御回路52が生成する動作信号には、シフトレジスタ51をシフト動作させるためのシフトクロックや、判定値レジスタRH0,RL0が記憶する抽選値(=上限判定値HitHと下限判定値HitL)を減算回路50H,50Lに出力するための制御信号(レジスタ選択信号0〜レジスタ選択信号7)が含まれている。
制御回路52は、その要部を拡大して図8に再掲するように、D型フリップフロップ60と、8進カウンタ61と、3−8デコーダ62と、ゲート信号GTを生成するRSフリップフロップ63と、を中心に構成されている。ここで、ゲート信号GTは、スイッチ信号SW0(入賞スイッチ信号SG)を、乱数生成回路GRNに供給するか否かを規定する信号であり、スイッチ信号SW0と共にANDゲートG0に供給されている。
図8(b)に示す通り、ゲート信号GTは、定常状態ではHレベルであるが、整形スイッチ信号SW”立下りエッジからやや遅延(te+Δ)してLレベルとなり、その後CPUが出力する読込み信号Readの立下りエッジで、Hレベルに戻るよう構成されている。そのため、入賞スイッチ信号SGの立下りエッジ後、CPUが判定結果レジスタANiのデータを取得するまでは、ゲート信号GTがLレベルを維持することになり、乱数生成回路GRNの当否判定回路DJ0が、その後の入賞スイッチ信号SGに対応する比較動作(抽選処理)を開始することはない。
したがって、仮に、連続して入賞スイッチ信号SGがON状態となり、入賞スイッチ信号SGが、ON(SG1)→OFF(SG1)→ON(SG2)と変化しても、最初の入賞スイッチ信号SG1による当否判定結果を、CPUが読み飛ばすおそれはない。
以下、制御回路52について更に説明すると、D型フリップフロップ60には、クロック信号CLKが供給されると共に、そのD入力端子には、スイッチ信号SWが供給されている。スイッチ信号SWは、この実施例では、入賞スイッチ信号SGであるので、ランダムなタイミングで立上り、その後、ランダムなタイミングで立下がる。しかし、D型フリップフロップ60を経由することで、クロック信号CLKの立上りエッジに同期した整形スイッチ信号SW’となる(図8(b)参照)。
そして、この整形スイッチ信号SW’は、クロック信号CLKや制御信号CTLと共に、ANDゲートG1に供給されている。ここで、制御信号CTLは、特別な場合を除いてHレベルであるので(図8(d)参照)、ANDゲートG1を通過する計数クロック信号CLK’は、整形スイッチ信号SW’がHレベルであるタイミングで、クロック信号CLKと同様に変化する(図8(b)参照)。
この計数クロック信号CLK’は、2つのNOTゲートで構成された第一遅延回路DLYを通過することで時間遅延されて、シフトレジスタ51をシフト動作させるシフトクロックとなる。なお、シフトクロックの立下りエッジで、シフトレジスタ51のシフト処理が実現される。
また、計数クロック信号CLK’は、8進カウンタ61にも供給されており、その立上りエッジで、8進カウンタ61のカウンタ値を、0〜7の数値範囲で更新している。そして、8進カウンタ61の出力は、3−8デコーダ62に供給されている。3−8デコーダ62は、図8(c)に示す通りに、3ビット長の入力データをデコード動作して、特定1bitだけがHレベルとなる。すなわち、3−8デコーダ62は、8進カウンタのカウンタ値0〜7に対応する出力bitがHレベルになることで、レジスタ選択信号0〜7を生成している。
図示の通り、3−8デコーダ62の出力bit7は、ステイタス・レジスタ53に供給されると共に、第二遅延回路DLY’を経由してNANDゲートG2に供給されている。また、このNANDゲートG2には、第三遅延回路DLY”を経由した整形スイッチ信号SW”も供給されている。ここで、3−8デコーダ62の出力bit7は、8進カウンタ61のカウンタ値が、7に更新されたタイミング(t7)でHレベルとなる。
そして、第二遅延時間DLY’を通過した所定時間(Δ)後のタイミング(t7+Δ)で、Hレベルのbit7信号がNANDゲートG2に供給される。このタイミング(t7+Δ)は、整形スイッチ信号SW’及び整形スイッチ信号SW”とも、Hレベルであるので、NANDゲートG2の制御信号出力CTLが、HレベルからLレベルに変化することになり、結局、タイミング(t7+Δ)以降、クロック信号CLKは、ANDゲートG1を通過することができない(図8(b)参照)。
したがって、整形スイッチ信号SW’がHレベルの区間において、計数クロック信号CLK’は、0個目、1個目、2個目、・・・・とANDゲートG1を通過するものの、7個目の立上りエッジから所定時間後(t7+Δ)に、Lレベルに降下して、その後は、Lレベルを維持することになる(図8(d)参照)。
このように、計数クロック信号CLK’は、7個目の立上りエッジの後は、Lレベルを維持するので、8進カウンタ61の出力値は、7を維持し、また、3−8デコーダ62の出力bit7は、Hレベルを維持することになる。
しかし、その後、タイミングteにおいて、整形スイッチ信号SW’が立下ると、所定の遅延時間Δ後(te+Δ)に、整形スイッチ信号SW”が立下ることで、NANDゲートG2の出力CTLは、定常状態のHレベルに戻り、その後、次回のスイッチ信号が立上ったタイミングt0以降の8進カウンタ61の計数動作や、3−8デコーダ62のデコード動作が可能となる。
すなわち、第二遅延回路DLY’や第三遅延回路DLY”が機能するので、整形スイッチ信号SW”がHレベルに立上るタイミング(次回のt0+Δ)に同期して、3−8デコーダ62の遅延した出力bit7がLレベルに立下がることになる。なお、2つの遅延回路DLY’,DLY”の遅延時間Δの差異が問題になる場合には、微妙な時間差により発生するスパイクを吸収する積分回路などが適所に配置される。
ところで、RSフリップフロップ63は、遅延回路DLY”の出力(整形スイッチ信号SW”)を負論理S入力端子に受けると共に、CPUが出力する読込み信号Readを負論理R入力端子に受けている。そして、Qバー出力端子からゲート信号GTを出力している。そのため、整形スイッチ信号SW”の立下りエッジから所定時間後に(te+Δ)、RSフリップフロップ63がセットされることで、ゲート信号GT(Qバー出力端子)がLレベルとなる。その結果、その後に発生する入賞スイッチ信号SGがゲートG0を通過できず、当否判定回路DJ0による比較処理(抽選処理)が開始されないことは前記した通りである。
一方、CPUは、入力ポートINPから受けた入賞スイッチ信号SGに基づき、その立下りエッジで、遊技球の入賞状態を把握して、読込み信号Readを出力する。そのため、CPUが出力する読込み信号Readの立下りエッジで、RSフリップフロップ63がリセットされて、ゲート信号GT(Qバー出力端子)がHレベルとなる。その結果、その後に発生する入賞スイッチ信号SGは、ゲートG0を通過するので、当否判定回路DJ0による比較処理が正しく実行されることになる。なお、整形スイッチ信号SW”の立下りから、読込み信号Readの立下りまでの経過時間は、微小であって、最大でもタイマ割込み処理周期(2ms)であるので、連続的に遊技球が入賞した場合でも、乱数生成回路GNRが、後の入賞スイッチ信号SGを読み落とすおそれはない。
以上、各種の動作信号を生成する制御回路52について説明したので、図7に戻って、当否判定回路DJ0と、その関連回路について説明する。図示の通り、当否判定回路DJ0は、2つの減算回路50H,50Lと、各減算回路50H,50Lのキャリ出力CYH,CYLの排他的論理和(exclusive or)を出力するXORゲートとで構成されている。
なお、図7には、当否判定回路DJ0や、これに関連する回路のみ図示しているが、他の当否判定回路DJiや、判定値レジスタRHi,RLi、及び、判定結果レジスタANiの回路構成(i=1〜2)も、図7の回路構成と実質的に同一であり、通常状態のゲーム中は、判定結果レジスタAN0の当否判定結果が参照され、確変状態のゲームでは、判定結果レジスタAN1の当否判定結果が参照される。
図7に示す判定値レジスタRH0,RL0は、8種類の抽選値Hitを規定するレジスタであって、より詳細には、8種類の抽選値Hitの数値範囲を各々規定するべく、8個の上限判定値レジスタRH0(A〜H)と、8個の下限判定値レジスタRL0(a〜h)とで構成されている。上限判定値レジスタ(A〜H)は、抽選値の上限値HitHを規定し、下限判定値レジスタ(a〜h)は、抽選値の下限値HitLを規定しており、乱数値RNDのbit長に対応して、各々、16ビット長となっている。但し、乱数値RNDが15ビット長〜8ビット長である場合には、未使用bitを0とすることで、実質的な抽選値(=上限判定値+下限判定値)は、各々、15ビット長〜8ビット長となる。
図7(c)には、通常ゲーム時の大当り抽選処理の抽選値を規定する2つの数値範囲が、a〜Aと、b〜Bであることが図示されている。この例では、通常ゲーム時に、a≦RND<Aの条件が成立すると、大当りゲーム終了後に確変状態に移行可能な確変大当り状態となり、b≦RND<Bの条件が成立すると、上記の特典のない通常の大当り状態となる。その他、c≦RND<C、d≦RND<D・・・h≦RND<Hは、演出内容を規定する演出抽選の数値範囲などを規定している。なお、破線で示すように、CPUが乱数値RNDを取得できるよう構成すれば、当否判定回路DJ0を経由することなく、例えば、乱数値RNDの特定ビットに基づいて、演出内容を特定できる(演出抽選)と共に、図柄変動動作における最終停止図柄などを決定することもできる。
ところで、各判定値レジスタRH0,RL0のOE(output enable )端子には、3−8デコーダ62が出力するレジスタ選択信号(0〜7)が供給されている。そして、アクティブ(H)レベルのレジスタ選択信号iを受けた判定値レジスタRHi,RLiは、自らが保持する抽選値を、減算回路50H,50Lに出力するよう構成されている。
先に説明した通り、レジスタ選択信号0〜レジスタ選択信号7は、何れか1ビットだけがHレベルであり、残り7ビットはLレベルとなる。なお、Lレベルのレジスタ選択信号を受けた判定値レジスタRHi,RLiの出力端子は、ハイ・インピーダンス状態(Hi−Z)となるよう構成されている。
図7に示す通り、レジスタ選択信号0は、上限判定値レジスタAと下限判定値レジスタaに共通的に供給されており、以下同様に、レジスタ選択信号1〜7は、上限判定値レジスタB〜H及び下限判定値レジスタb〜hに共通的に供給されている。そのため、Hレベルのレジスタ選択信号iを受けた上限判定値レジスタRHi及び下限判定値レジスタRLiの判定値HitH,HitLだけが、第一と第二の減算回路50H,50Lに供給されることになる。
減算回路50H,50Lは、否定回路と全加算器(full adder)とを組合せて構成されており、減算回路50Hは、ラッチレジスタLR0が出力する乱数値RNDと、上限判定値レジスタRHiからの上限判定値HitHとを大小比較して、RND<HitHの場合に、(実際にはborrowを意味する)キャリ出力CYHを1としている。同様に、減算回路50Hは、ラッチレジスタLR0が出力する乱数値RNDと、下限判定値レジスタRLiからの下限判定値HitLとを大小比較して、RND<HitLの場合に、キャリ出力CYLを1としている。
そして、キャリ出力CYHと、キャリ出力CYLは、XORゲートに供給されているので、XORゲートの出力は、図7(b)に示す通りとなる。すなわち、RND≧HitH>HitLの場合、及びHitH>HitL>RNDの場合には、XOR出力が0であり、HitH>RND≧HitLの場合に限り、XOR出力が1となる。
ここで、2つの抽選値HitH,HitLは、当選範囲を規定しているので、例えば、A>RND≧aが成立する場合には、確変大当り状態となり、B>RND≧bが成立する場合には、通常の大当り状態となる。
先に説明した通り、レジスタ選択信号0〜7は、計数クロック信号CLK’に同期して、この順番にHレベルとなる。そのため、2つの減算回路50H,50Lは、計数クロック信号CLK’に同期して、異なる抽選値についての大小比較をすることになる。具体的には、2つの減算回路50H,50Lは、乱数値RNDと数値範囲a〜Aとの比較動作 → 乱数値RNDと数値範囲b〜Bとの比較動作 →・・・→ 乱数値RNDと数値範囲h〜Hとの比較動作を、計数クロック信号CLK’の立上りエッジに同期して順番に実行することになる。
そして、大小比較処理の結果、当選状態となる場合(HitL≦RND<HitH)には、XORゲートの出力(当否判定結果)がHレベルとなり、この当否判定結果が、シフトクロックの立下りエッジに同期して、8ビット長のシフトレジスタSR7〜SR0に順番に記憶される。
ここで、シフトクロックや、レジスタ選択信号は、制御回路52において、クロック信号CLKに基づいて生成されており、ほぼ同一のタイミングで推移する。また、レジスタ選択信号の立上りエッジで、当否判定処理が実行された後、シフトクロックの立下りエッジで、当否判定結果がシフトレジスタSR7〜SR0に記憶される。そのため、シフトレジスタSR7〜SR0は、過渡状態の判定結果を記憶することがなく、正確な判定結果だけを記憶することになる。
しかも、一回のスイッチ信号のHレベル期間において、計数クロック信号CLK’は、8個しか形成されないので(図8(b)参照)、8組の抽選値A〜H及びa〜hとの当否判定が正しく完結される。なお、当否判定が完結したタイミングでは、ステイタス・レジスタ53の所定ビットが、3−8デコータのbit7と同様に、Hレベルとなる。
このようにしてシフトレジスタ51(SR7〜SR0)に記憶された当否判定結果は、CPUが出力する読込み信号(Read)に対応して、判定結果レジスタAN0に転送され、CPUに取得される。すなわち、CPUが読込み信号(Read)を出力すると、シフトレジスタ51が保有する判定結果データ(8ビット)が、8個のANDゲートを経由して、判定結果レジスタAN0に転送されるので、CPUは、適宜なタイミング(例えば、読込み信号Readの立下りエッジ)で、当否判定回路DJ0の判定結果を取得することができる。
先に説明した数値範囲a〜Aと数値範囲b〜Bの意義に基づき、この実施例では、判定結果レジスタAN0のbit0が、確変大当り状態か否かを規定し、判定結果レジスタAN0のbit1が、大当り状態か否かを規定することになる。また、CPUは、入力ポートINPに供給される入賞スイッチ信号SGに基づいて、その立下りエッジで、判定結果レジスタAN0へのアクセスタイミングを把握できることも先に説明した通りである。
続いて、図4に示すCPUによって実行される主制御部21の遊技動作を説明する。図9及び図10は、主制御部21の制御プログラムを示すフローチャートであり、電源電圧の復旧や投入に基づいて起動されるシステムリセット処理(図9)と、所定時間毎(2mS)に起動されるマスク可能なタイマ割込み処理(図10)とで構成されている。
以下、図9を参照しつつ、システムリセット処理プログラム(メイン処理)について説明する。メイン処理が開始されるのは、停電状態からの復旧時のように初期化スイッチSWTがOFF状態で電源がON状態になる場合と、遊技ホールの開店時のように、初期化スイッチSWTがON操作されて電源がON状態になる場合とがある。なお、異常リセット回路ABNやウォッチドッグタイマWDTが起動してCPUが強制的にリセットされる場合もある。
何れの場合でも、Z80CPUは、最初に、CPU内部のスタックポインタSPの値を、スタック領域の最終アドレスに対応して初期設定する(ST1)。
次に、ワンチップマイコンの乱数生成回路GNRの内蔵レジスタを含んだ各種レジスタの値を初期設定する(ST2)。初期設定される乱数生成回路GNRの内蔵レジスタは、例えば、乱数系列設定レジスタ40、変換設定レジスタ45や、コントロールレジスタ46であり、各々、適宜な設定値が設定され、判定結果レジスタANiやラッチレジスタLRiはゼロクリアされる。但し、この実施例では、上限値レジスタRHiや下限判定値レジスタRLiの設定値を変更できないよう構成されているので、ステップST2の処理で設定されることはない。
このようなステップST2の初期設定処理が終われば、入力ポートINPからRAMクリア信号DELを取得する(ST3)。RAMクリア信号DELとは、ワンチップマイコン21Aの内蔵RAMの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチSWTのON/OFF状態に対応した値を有している。
次にRAMクリア信号DELのレベルが判定されるが(ST4)、RAMクリア信号DELがON状態であったと仮定すると、内蔵RAMの全領域がゼロクリアされる(ST8)。次に、RAM領域がゼロクリアされたことを報知するための電源投入コマンドを出力(ST9)。
次に、タイマ割込み動作(図10)を起動する割込み信号INTを出力するCTCを初期設定する(ST10)。そして、CPUを割込み禁止状態にセットした状態で(ST11)、各種のカウンタついて更新処理を実行し(ST12)、その後、CPUを割込み許可状態に戻して(ST13)、ステップST11に戻る。なお、ステップST14で更新されるカウンタには、例えば、停止図柄の抽選などに使用されるが、全ての抽選処理を、乱数生成回路GNRで実行する場合には、ステップST12の処理が不要となり、その分だけ、制御プログラムの使用領域を抑制することができる。
続いて、ステップST4の判定処理に戻って説明すると、CPUがウォッチドッグタイマWDTなどによって強制的にリセットされた場合や、停電状態からの復旧時には、RAMクリア信号DELはOFF状態である。そして、このような場合には、ステップST4の判定に続いて、バックアップフラグBFLの内容が判定される(ST5)。バックアップフラグBFLとは、電源監視処理(ST20)においてバックアップ処理が実行されたことを示すデータであり、この実施例では、電源遮断時にバックアップフラグBFLが5AHとされ、電源復帰後のステップST20の処理でゼロクリアされる。
そのため、電源投入時や、停電状態からの復旧時である場合には、バックアップフラグBFLの内容が5AHの筈である。但し、何らかの理由でプログラムが暴走状態となり、ウォッチドッグタイマによるCPUリセット動作が生じたような場合には、バックアップフラグBFL=00Hである。したがって、BFL≠5AH(通常はBFL=00H)となる場合には、ステップST5からステップST8の処理に移行させて遊技機の動作を初期状態に戻す。
一方、バックアップフラグBFL=5AHであれば、チェックサム値を算出するためのチェックサム演算を実行する(ST6)。ここで、チェックサム演算とは、内蔵RAMのワーク領域を対象とする8ビット加算演算である。そして、チェックサム値が算出されたら、この演算結果を、RAMのSUM番地の記憶値と比較をする(ST7)。
SUM番地には、電圧降下時に実行される電源監視処理(ST20)において、同じチェックサム演算によるチェックサム値が記憶されている。なお、記憶された演算結果は、内蔵RAMの他のデータと共に、バックアップ電源によって維持されている。したがって、本来は、ステップST7の判定によって両者が一致する筈である。
しかし、電源降下時にチェックサム演算の実行できなかった場合や、実行できても、その後、メイン処理のチェックサム演算(ST6)の実行時までの間に、ワーク領域のデータが破損している場合もあり、このような場合にはステップST7の判定結果は不一致となる。
そこで、判定結果の不一致によりデータ破損が検出された場合には、ステップST8の処理に移行させてRAMクリア処理を実行し、遊技機の動作を初期状態に戻す。一方、ステップST7の判定において、チェックサム演算(ST8)によるチェックサム値と、SUM番地の記憶値とが一致する場合には、上記したステップST10の処理に移行することになる。
続いて、上記したメイン処理を中断させて、2mS毎に開始されるタイマ割込み処理プログラム(図10)を説明する。タイマ割込みが生じると、CPUのレジスタを保存することなく、直ちに電源監視処理が実行される(ST20)。これは、タイマ割込み処理が起動されるタイミングが、ステップST13の直後に固定されているためである。
電源監視処理(ST20)では、電源基板20から供給されている電圧降下信号のレベルを判定し、異常レベルであれば、バックアップフラグBAKFLGを5AHに設定し、チェックサム値を算出して、SUM番地に記憶した上で、電源が遮断されるのを待つ。
このような電源監視処理(ST20)が終わると、各遊技動作の時間を管理しているタイマについて、タイマ減算処理を実行する(ST21)。ここで減算されるタイマは、主として、電動チューリップや大入賞口の開放時間やその他の遊技演出時間を管理するために使用される。
なお、この実施例では、プログラム処理による抽選処理が存在せず、当り抽選や大当り抽選に使用する乱数値RNDは、乱数生成回路GNRで自動生成されるので、プログラム処理による乱数値RNDの更新処理や、これに類する処理は存在しない。
続いて、図柄始動口15や大入賞口16の入賞検出スイッチを含む各種スイッチ類のON/OFF信号が入力され、ワーク領域にON/OFF信号レベルや、その立上り状態が記憶される(ST22)。
そして、入賞検出スイッチの何れか一以上がON状態であれば、その入賞スイッチ信号SGの立下りエッジ後に、乱数生成回路GNRの判定結果レジスタANiの値を取得して記憶する(ST23)。なお、通常状態のゲーム中であれば、判定結果レジスタAN0の値を取得し、確変状態のゲーム中であれば、判定結果レジスタAN1の値を取得し、取得結果をメモリの所定領域に保存する(ST23)。この実施例では、判定結果レジスタANiの保存値は、普通図柄抽選や特別図柄抽選の抽選結果に他ならない。
続いて、エラー管理処理を実行する(ST24)。エラー管理処理は、遊技球の補給が停止したり、遊技球が詰まっていないかなど、機器内部に異常が生じていないかの判定を含んでいる。次に、払出制御部24から受けた賞球計数信号に基づく管理処理を実行する(ST25)。
続いて、普通図柄処理を行う(ST26)。普通図柄処理とは、電動チューリップなど、普通電動役物を作動させるか否かの判定を意味する。具体的には、ステップST23のスイッチ入力結果によって遊技球がゲートを通過していると判定された場合に、判定結果レジスタANiの記憶値を参照して、当選状態の記憶値であれば当り中の動作モードに変更する。また、当り中となれば、電動チューリップなど、普通電動役物の作動に向けた処理を行う。
続いて、特別図柄処理を行う(ST27)。特別図柄処理とは、大入賞口16など特別電動役物を作動させるか否かの判定である。具体的には、入賞スイッチ信号SGが立上ったと判定される場合には、判定結果レジスタANiの記憶値を参照して、当選状態の記憶値であれば大当り中の動作モードに変更する。また、大当り中となれば、大入賞口など種特別電動役物の作動に向けた処理を行う。
このような特別図柄処理(ST27)の後、主制御部21で管理するLEDについて点灯動作を進行させると共に(ST28)、電動チューリップや大入賞口などの開閉動作を実現するソレノイド駆動処理を実行した後(ST29)、CPUを割込み許可状態EIに戻してタイマ割込みを終える(ST30)。その結果、割込み処理ルーチンからメイン処理の無限ループ処理(図7)に戻り、ステップST15の処理が実行される。
以上、第一実施例について詳細に説明したが、具体的な回路構成は適宜に変更可能である。例えば、図5に示す回路構成では、入賞スイッチ信号SGを、乱数生成回路GNR及び入力ポートINPに重複して供給しているが、必ずしも限定されない。
例えば、コントロールレジスタ46に、ON状態のスイッチ信号SWiや、これに対応する判定結果レジスタANiの動作完了状態(status)を示すステイタス・レジスタFRを設ければ(図11参照)、CPUがステイタス・レジスタFRを参照することで(ST22)、何れのスイッチ信号がON状態で、これに対応する判定結果レジスタANiが動作完了状態であることを把握することができる。
そこで、CPUは、必要な判定結果レジスタANiをアクセスすることで(ST23)、当否判定結果データを取得することができる。図11は、そのような回路構成を示すブロック図である。
また、上記の実施例では、専ら、弾球遊技機への適用例を説明したが、例えば、スロットマシンように、抽選処理に関係するスイッチ信号SGが単一で、抽選処理に使用する抽選値Hitの個数が多い場合には、図12のような構成が好ましい。
図12の回路構成では、単一のスタートレバー信号SGが、3つのラッチレジスタLR0〜LR2に供給されており、各ラッチレジスタLR0〜LR2には、同じ乱数値RNDが取得される。そして、スタートレバー信号SGが立上った後、3つの当否判定回路DJ0〜DJ2が機能して、各々、8個の抽選値(=上限判定値RHi+下限判定値RLi)と、乱数値RNDとの対比処理を実行するので、CPUの処理を経ることなく、24回の抽選処理を一気に終えることができる。すなわち、24区画された当選範囲(第一階層)についての当否判定を、プログラム処理を経ることなく終えることができる。
なお、当選範囲を多層構造に設定すれば、24区画を超える任意の当選区画(24×N)を設けることができ、このような場合には、24区画の何れかに当選した場合に、その当選区画における第二階層の抽選処理を実行すれば良い。この場合、第二階層の抽選処理は、CPUが実行したのでも良く、もし、乱数値RNDが必要な場合には、CPUが、ラッチレジスタLRiをアクセスできる回路構成とすれば良い。
また、このような構成を採る場合に、遊技者に有利な当選確率の高い遊技状態では、第一階層の抽選処理結果を採用し、通常の遊技状態では、第一階層の抽選処理結果を踏まえた、第二階層の抽選処理結果を採用したのでも良い。また、判定値レジスタRHi,RLiの抽選値を、CPUが書換えることができる構成すれば、当選確率が異なる遊技状態に応じて、これに対応する異なる抽選値を使用することもできる。
また、上記の各実施例では、複数個の当否判定回路が設けられているが、これを単一個にするのも好適である。図13は、このような回路例であり、単一の当否判定回路DJにおいて、上限判定値RHi及び下限判定値RLiと、乱数値RNDとの対比処理がN回実行される。
但し、この回路構成では、3個のスイッチ信号について、同じ当否判定回路DJと同じ判定結果レジスタANが機能するので、判定結果レジスタANのNビット値が、どのスイッチ信号についての判定結果であるかを規定するステイタス・レジスタFRが必要となる。
また、乱数生成回路GRNの構成についても適宜に変更可能である。例えば、上記の実施例では、ハードウェア構成の乱数生成回路GRNを例示したが、低レベルのDSP(Digital Signal Processor)などを使用して乱数生成回路を構成しても良い。
図14は、このような実施例を示すブロック図であり、全ての処理をハードウェア回路で実現する図5と比較すると、当否判定処理などを実行する専用プロセッサPRとが追加される点が相違する。その他の部分は、実質的に図5の場合と同じであり、この実施例では、専用プロセッサPRのプログラム処理も活用して、各部の機能を実現している。したがって、ハードウェア構成では不可能な複雑高度な処理も実現可能となる。なお、専用プロセッサPRを設けることに代えて、ワンチップマイコン21AのCPUコアが、必要なプログラム処理を実行する構成を採っても良い。
図14の構成において、ステイタス・レジスタFGには、乱数生成回路GNRが所定のスイッチ信号SWiを受けたこと、及び、そのスイッチ信号SWiに対応して当否判定処理を実行し、その当否結果が、判定結果レジスタANiに格納されていることを示している。したがって、CPUは、定期的にステイタス・レジスタFGを参照することで、当否判定結果を取得することができる。なお、図14の回路構成では、コントロールレジスタ46に書込む制御パラメータに基づいて、3つの当否判定部DJ0〜DJ2のうち、使用するものと使用しないものを適宜に選択することができ、不要なプログラム処理の実行を解消することができる。
また、図15に示すように、当否判定部と、上限判定値レジスタと下限判定値レジスタとを一組としても良い。このような構成は、弾球遊技機のように抽選処理の種類がそれほど多くない場合に有効である。なお、当否判定部はプログラム処理で実現されるので、判定値の個数Nは適宜であり、8以上又は8以下の個数が選択される。
このような場合には、1個の下限判定値minと、N個の判定値(a,b,c,・・・)とを使用するのでも良く、各判定値(a,b,c,・・・)は、乱数値RNDと時間順次に比較される。当選範囲は適宜に設定されるが、例えば、下限判定値min≦乱数値RND<判定値aとなる場合には、対応する判定結果レジスタのビットaをセットして当選状態aを示し、判定値a≦乱数値RND<判定値bの場合には、対応する判定結果レジスタbのビットをセットして当選状態bを示し、以下同様の処理を繰り返せば良い。
また、当選範囲を、例えば、min≦RND<min+a、min+a≦RND<min+a+b、min+a+b≦RND<min+a+b+cと設定すれば、判定値a,b,cが、当選状態a〜cの各当選確率を示すことになる。すなわち、各当選率は、a/65536,b/65536,c/65536となるので、例えば、通常状態のゲーム時の大当り抽選値としてa=300とし、確変状態のゲーム時の大当り抽選値としてb=2700とし、(普通図柄抽選処理に関する)小当り抽選値として、c=200とすれば、弾球遊技機における抽選処理を一気に終えることができる。なお、各抽選値a〜cを必要時にCPUが書込む構成を採っても良い。
また、図16のように、複数の判定値を有する複数群の判定値グループを設けておき、その何れかの判定値群を選択的に使用するのも好適である。そして、使用する判定値群は、遊技状態の推移や、当選確率などに関する設定値などに基づいて、適宜に変更される。
GM 遊技機
SG スイッチ信号
21 主制御手段
GNR 乱数生成手段
21A 単一の電子素子
42 カウンタ手段
LRi 保持手段
DJ 単一の判定回路
SG スイッチ信号
21 主制御手段
GNR 乱数生成手段
21A 単一の電子素子
42 カウンタ手段
LRi 保持手段
DJ 単一の判定回路
Claims (12)
- 所定のスイッチ信号に起因して抽選処理を実行し、抽選結果に対応した遊技制御動作を実行する遊技機であって、
抽選処理を含んだ遊技制御動作を実行する主制御手段は、
制御プログラムや固定データを不揮発的に記憶するROMと、作業データを揮発的に記憶するRAMと、前記スイッチ信号を受けて乱数値を生成する乱数生成手段と、乱数生成手段が生成した乱数値に基づいて抽選処理を実行するCPUと、が内蔵された単一の電子素子を有して構成され、
前記乱数生成手段は、クロック信号を受ける毎に所定の数値範囲内で更新動作を行うカウンタ手段と、前記スイッチ信号が所定方向に変化したことに対応して、カウンタ手段の出力値に基づく数値を乱数値として記憶する複数個の保持手段と、保持手段が保持する複数個の乱数値と、予め設定されている抽選値とを、スイッチ信号の変化に基づいて対比し、その対比結果を記憶する単一の判定手段とを有して構成されていることを特徴とする遊技機。 - 判定手段による対比処理の起因となるスイッチ信号を特定する情報を記憶する記憶手段を設けた請求項1に記載の遊技機。
- 前記判定手段は、保持手段毎に異なる抽選値が使用可能に構成されている請求項1又は2に記載の遊技機。
- 前記抽選値は、異なる保持手段に対して共通的に使用される請求項1又は2に記載の遊技機。
- 前記抽選値は、当選範囲を規定する上限値と下限値とで構成されている請求項1〜4の何れかに記載の遊技機。
- 前記乱数生成手段には、
上限値と下限値とで構成された複数組の抽選値が、予め固定的に設定されている請求項1〜5の何れかに記載の遊技機。 - 前記抽選値は、CPUの処理に基づいて変更可能に構成されている請求項1〜5の何れかに記載の遊技機。
- 前記スイッチ信号が所定方向に変化すると、保持手段が保持する乱数値と、複数組の抽選値とが、順番に対比され、その対比結果が1ビットずつ記憶されるよう構成されている請求項1〜7の何れかに記載の遊技機。
- 前記乱数生成手段は、弾球遊技機に使用され、その遊技状態毎に異なる抽選値が使用される請求項1〜8の何れかに記載の遊技機。
- 前記乱数生成手段は、スロットマシンに使用され、その遊技状態毎に異なる抽選値が使用され、
異なる抽選値は、上限値と下限値とで構成された複数組で各々構成されている請求項1〜8の何れかに記載の遊技機。 - 前記乱数生成手段は、CPUとは独立して動作する専用プロセッサが搭載されて構成され、
前記判定手段は、プログラム処理によって実現されている請求項1〜10の何れかに記載の遊技機。 - 前記判定手段は、論理回路動作によって実現されている請求項1〜10の何れかに記載の遊技機。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012238059A JP2014087406A (ja) | 2012-10-29 | 2012-10-29 | 遊技機 |
Applications Claiming Priority (1)
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JP2012238059A JP2014087406A (ja) | 2012-10-29 | 2012-10-29 | 遊技機 |
Publications (1)
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JP2014087406A true JP2014087406A (ja) | 2014-05-15 |
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JP2012238059A Pending JP2014087406A (ja) | 2012-10-29 | 2012-10-29 | 遊技機 |
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JP (1) | JP2014087406A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018027230A (ja) * | 2016-08-18 | 2018-02-22 | 株式会社エルイーテック | 遊技機用プロセッサ装置、チップ、基板及び遊技機 |
-
2012
- 2012-10-29 JP JP2012238059A patent/JP2014087406A/ja active Pending
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