JP2014087406A

JP2014087406A - 遊技機

Info

Publication number: JP2014087406A
Application number: JP2012238059A
Authority: JP
Inventors: Yuzuru Yatsugi; 譲矢次
Original assignee: Fuji Shoji Co Ltd
Current assignee: Fuji Shoji Co Ltd
Priority date: 2012-10-29
Filing date: 2012-10-29
Publication date: 2014-05-15

Abstract

【課題】本来の演出制御動作に支障を与えることなく所望のセキュリティ動作を実現する遊技機を提供する。
【解決手段】遊技制御動作を実行する主制御部２１は、ＲＯＭと、ＲＡＭと、乱数生成回路ＧＮＲと、ＣＰＵとが内蔵されたワンチップマイコン２１Ａを有して構成される。乱数生成回路ＧＮＲは、所定の数値範囲を循環するカウンタ回路４１と、スイッチ信号が所定方向に変化したことに対応して、カウンタ回路の出力に基づく乱数値を記憶する複数個の保持回路ＬＲｉと、保持回路が記憶する乱数値と、予め設定されている抽選値とを対比して、対比結果を記憶する単一の判定回路ＤＪとを有して構成されている。
【選択図】図１５

Description

本発明は、遊技動作に起因する抽選処理によって大当り状態を発生させる遊技機に関し、特に、ＣＰＵの遊技制御負担を軽減化して、所望のセキュリティ動作を実現できる遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示時間変動される。その後、７−７−７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。

このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。

この大当り抽選処理では、遊技球の入賞を示すスイッチ信号の変化に対応して取得される乱数値ＲＮＤを、所定の抽選値Ｈｉｔと対比して当否判定をしている。なお、乱数値ＲＮＤを、単一の数値Ｈｉｔと対比して当否を決定する場合に限らず、複数の抽選値Ｈｉｔ_１・・・Ｈｉｔ_ｎを有する場合や、上限判定値Ｈｉｔ_Ｈと下限判定値Ｈｉｔ_Ｌとで当選範囲を規定する場合もある。例えば、乱数値ＲＮＤが、下限判定値Ｈｉｔ_Ｌ以上であって、上限判定値Ｈｉｔ_Ｈ未満である場合には（Ｈｉｔ_Ｌ≦ＲＮＤ＜Ｈｉｔ_Ｈ）、当選状態であると判定している。

このような当否判定処理は、複数区分された多数の当選状態を有するスロットマシンでも同様である。すなわち、スロットマシンでは、スタートレバーのＯＮ操作に対応して取得される乱数値ＲＮＤを、複数の抽選値Ｈｉｔ_１〜Ｈｉｔ_ｎと順番に対比し、例えば、乱数値ＲＮＤがｉ−１番目の抽選値Ｈｉｔ_ｉ−１以上であって、ｉ番目の抽選値Ｈｉｔ_ｉ未満である場合には（Ｈｉｔ_ｉ−１≦ＲＮＤ＜Ｈｉｔ_ｉ）、ｉ番目の当選状態であると判定している。

特開２００５−３０４６３２号公報

ところが、この種の遊技機では、当否判定に使用する抽選値が、制御プログラムと共にＲＯＭに記憶されているので、遊技機を取得すれば容易に把握できるとい問題がある。そこで、従来から各種の違法対策が提案されているが（例えば、特許文献１）、セキュリティレベルを極端に上げると、違法対策としては有効でも、セキュリティ処理のために本来の遊技動作に支障を与えることになる。

すなわち、大当り抽選処理などの主要な制御動作は、８ビットＣＰＵで実行すべきことが義務付けられ、しかも、この制御動作のためのメモリ空間も限られているので、無闇にセキュリティ処理を強化すると、本来の遊技動作に支障が生じるので、複雑高度な遊技制御を実現できないことになる。

また、特にスロットマシンでは、当否判定処理が複雑であるので、この処理負担を解消することができれば、８ビットＣＰＵが、本来の遊技制御に集中できる上に、メモリ空間にも余裕が生じることになる。

本発明は、上記の問題点に鑑みてなされたものであって、ＣＰＵの遊技制御負担を軽減化して、所望のセキュリティ動作を実現できる遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、所定のスイッチ信号に起因して抽選処理を実行し、抽選結果に対応した遊技制御動作を実行する遊技機であって、抽選処理を含んだ遊技制御動作を実行する主制御手段は、制御プログラムや固定データを不揮発的に記憶するＲＯＭと、作業データを揮発的に記憶するＲＡＭと、前記スイッチ信号を受けて乱数値を生成する乱数生成手段と、乱数生成手段が生成した乱数値に基づいて抽選処理を実行するＣＰＵと、が内蔵された単一の電子素子を有して構成され、前記乱数生成手段は、クロック信号を受ける毎に所定の数値範囲内で更新動作を行うカウンタ手段と、前記スイッチ信号が所定方向に変化したことに対応して、カウンタ手段の出力値に基づく数値を乱数値として記憶する複数個の保持手段と、保持手段が保持する複数個の乱数値と、予め設定されている抽選値とを、スイッチ信号の変化に基づいて対比し、その対比結果を記憶する単一の判定手段とを有して構成されている。

本発明では、上記の構成を備えるので、抽選値をＲＯＭに記憶する必要がないだけでなく、ＣＰＵの処理を経ることなく当否抽選を実行することができるので、ＣＰＵの遊技制御負担を軽減化して、所望のセキュリティ動作を実現することができる。

本発明は、好ましくは、判定手段による対比処理の起因となるスイッチ信号を特定する情報を記憶する記憶手段を設けるべきである。また、前記判定手段は、保持手段毎に異なる抽選値が使用可能に構成されているか、前記抽選値が、異なる保持手段に対して共通的に使用されるのが好適である。

何れの場合でも、前記抽選値は、当選範囲を規定する上限値と下限値とで構成されているのが好適であり、前記乱数生成手段には、上限値と下限値とで構成された複数組の抽選値が、予め固定的に設定されているのが好適である。但し、抽選値は、ＣＰＵの処理に基づいて変更可能に構成されているのも好適である。

また、前記スイッチ信号が所定方向に変化すると、保持手段が保持する乱数値と、複数組の抽選値とが、順番に対比され、その対比結果が１ビットずつ記憶されるよう構成されているのが好適である。

前記乱数生成手段は、弾球遊技機に使用され、その遊技状態毎に異なる抽選値が使用されるか、前記乱数生成手段は、スロットマシンに使用され、その遊技状態毎に異なる抽選値が使用され、異なる抽選値は、上限値と下限値とで構成された複数組で各々構成されているのが好適である。

前記乱数生成手段は、ＣＰＵとは独立して動作する専用プロセッサが搭載されて構成され、前記判定手段は、プログラム処理によって実現されているか、前記判定手段は、論理回路動作によって実現されているのが典型的である。

上記した通り、本発明によれば、本来の演出制御動作に支障を与えることなく所望のセキュリティ動作を実現することができる。

実施例に示すパチンコ機の斜視図である。図１のパチンコ機の遊技盤を図示した正面図である。図１のパチンコ機の全体構成を示すブロック図である。ワンチップマイコンの内部回路を示す回路図である。乱数生成回路の回路構成を示すブロック図である。乱数生成回路の一部であって、ビット変換回路の回路構成を示すブロック図である。乱数生成回路の一部であって、当否判定回路の回路構成を示すブロック図である。図７の一部を拡大して回路動作を説明する図面である。主制御部のメイン処理を説明するフローチャートである。主制御部のタイマ割込み処理を説明するフローチャートである。乱数生成回路の別の使用例を示す回路図である。スロットマシンに適用した乱数生成回路を示す回路図である。乱数生成回路の簡易構成例を示す回路図である。高度な処理が可能な乱数生成回路の構成例を示す回路図である。図１４の変形例を示す回路図である。図１４の別の変形例を示す回路図である。

以下、本発明の実施例について詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。前面板７には発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図２に示すように、遊技盤５には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その内側の遊技領域５ａの略中央には、液晶カラーディスプレイＤＩＳＰが配置されている。また、遊技領域５ａの適所には、図柄始動口１５、大入賞口１６、複数個の普通入賞口１７（大入賞口１６の左右に４つ）、通過口であるゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。

液晶ディスプレイＤＩＳＰは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この液晶ディスプレイＤＩＳＰは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９を有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されたり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、当否結果を不確定に報知する予告演出などが実行される。

普通図柄表示部１９は普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。

図柄始動口１５は、左右１対の開閉爪１５ａを備えた電動式チューリップで開閉されるよう例えば構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、開閉爪１５ａが所定時間だけ、若しくは、所定個数の遊技球を検出するまで開放されるようになっている。

図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの表示図柄が所定時間だけ変動し、図柄始動口１５への遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄で停止する。なお、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、一連の図柄演出の間に、予告演出が実行される場合がある。

大入賞口１６は、例えば前方に開放可能な開閉板１６ａで開閉制御されるが、特別図柄表示部Ｄａ〜Ｄｃの図柄変動後の停止図柄が「７７７」などの大当り図柄のとき、「大当りゲーム」と称する特別遊技が開始され、開閉板１６ａが開放されるようになっている。

大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で例えば１５回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（以下、確変状態という）となるという特典が付与される。

図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図である。図中の一点破線は、主に、直流電圧ラインを示している。

図示の通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて液晶ディスプレイＤＩＳＰを駆動する液晶制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。

但し、この実施例では、主制御基板２１が出力する制御コマンドＣＭＤは、コマンド中継基板２６と演出インタフェイス基板２７を経由して、演出制御基板２２に伝送される。また、演出制御基板２２が出力する制御コマンドＣＭＤ’は、演出インタフェイス基板２７を経由して、液晶制御基板２３に伝送され、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板２８を経由して、払出制御基板２４に伝送される。

これら主制御基板２１、演出制御基板２２、液晶制御基板２３、及び払出制御基板２４には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２、液晶制御部２３、及び払出制御部２４と言うことがある。なお、演出制御部２２、液晶制御部２３、及び払出制御部２４の全部又は一部がサブ制御部である。

ところで、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新た盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。

図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３２とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２２、液晶制御基板２３が、液晶ディスプレイＤＩＳＰやその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。

電源基板２０は、接続コネクタＣ２を通して、主基板中継基板２８に接続され、接続コネクタＣ３を通して、電源中継基板３０に接続されている。そして、主基板中継基板２８は、電源基板２０から受けたシステムリセット信号ＳＹＳ、ＲＡＭクリア信号ＤＥＬ、電圧降下信号、バックアップ電源ＢＡＫ、ＤＣ１２Ｖ、ＤＣ３２Ｖを、そのまま主制御部２１に出力している。同様に、電源中継基板３０も、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出インタフェイス基板２７に出力している。なお、演出インタフェイス基板２７は、受けたシステムリセット信号ＳＹＳを、そのまま演出制御部２２と液晶制御部２３に出力している。

一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の、システムリセット信号ＳＹＳ、ＲＡＭクリア信号ＤＥＬ、電圧降下信号、バックアップ電源ＢＡＫを、その他の電源電圧と共に直接的に受けている。

ここで、電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号によって各制御部２１〜２４のワンチップマイコンその他のＩＣ素子が電源リセットされるようになっている。

主制御部２１及び払出制御部２４が、電源基板２０から受けるＲＡＭクリア信号ＤＥＬは、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷＴのＯＮ／ＯＦＦ状態に対応した値を有している。

主制御部２１及び払出制御部２４が、電源基板２０から受ける電圧降下信号は、交流電源２４Ｖが降下し始めたことを示す信号であり、この電圧降下信号を受けることによって、各制御部２１、２４では、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２５は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。

一方、演出制御部２２と液晶制御部２３には、上記した電源バックアップ機能が設けられていない。しかし、先に説明した通り、演出制御部２２と液晶制御部２３には、電源中継基板３０と演出インタフェイス基板２７を経由して、システムリセット信号ＳＹＳが共通して供給されており、他の制御部２１，２４と、ほぼ同期したタイミングで電源リセット動作が実現される。

図示の通り、主制御部２１は、主基板中継基板２８を経由して、払出制御部２５に制御コマンドＣＭＤ”を送信する一方、払出制御部２５からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。

また、主制御部２１は、遊技盤中継基板２９を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動チューリップなどのソレノイド類を駆動している。なお、スイッチ信号には、図柄始動口１５から主制御部２１に伝送される入賞スイッチ信号ＳＧが含まれる。

図４は、主制御部２１のワンチップマイコン２１Ａの内部構成の一部を図示したものである。ここでは、遊技盤中継基板２９を経由して、図柄始動口１５の検出スイッチから入賞スイッチ信号ＳＧを受ける部分も含めて図示している。

図示の通り、ワンチップマイコン２１Ａは、Ｚ８０ＣＰＵ（Ｚｉｌｏｇ社）相当のＣＰＵコアと、Ｚ８０ＣＴＣ（counter timer circuit ）相当のカウンタタイマ回路ＣＴＣと、ＲＯＭ及びＲＡＭのメモリ回路と、ウォッチドッグタイマＷＤＴと、乱数生成回路ＧＮＲと、入力ポートＩＮＰとを主要に内蔵している。

図柄始動口１５からの入賞スイッチ信号ＳＧは、遊技盤中継基板２９に配置されたバッファ回路ＢＵＦを経由して、ワンチップマイコン２１Ａの乱数生成回路ＧＮＲと、入力ポートＩＮＰに重複して供給されている。また、入力ポートＩＮＰには、図柄始動口１５に限らず、大入賞口１６やゲート１８の検出スイッチからのスイッチ信号も、合わせて供給されている。

遊技盤中継基板２９のバッファ回路ＢＵＦは、オープンコレクタ型の出力部を有し、入力側が１２Ｖにプルアップされ、出力側が５Ｖにプルアップされている。そして、遊技球が図柄始動口１５を通過して入賞状態となると、バッファ回路ＢＵＦは、正論理のＯＮ信号として、入賞スイッチ信号ＳＧを出力する。

この入賞スイッチ信号ＳＧを受けた乱数生成回路ＧＮＲでは、その立上りエッジに同期して、当否判定回路ＤＪｉにおいて、必要な抽選処理（大当り抽選を含んだ当否判定処理）を実行して、その判定結果を判定結果レジスタＡＮｉに保持するように構成されている（詳細には図７）。図４に示す通り、乱数生成回路ＧＮＲが受ける入賞スイッチ信号ＳＧは、入力ポートＩＮＰにも重複して供給されているので、ＣＰＵは、入力ポートＩＮＰからの入力データに基づき、入賞スイッチ信号ＳＧがＯＮ状態となったことを把握することができ、この把握の後に、乱数生成回路ＧＮＲの判定結果レジスタＡＮｉをアクセスすることで、大当り抽選を含んだ判定結果を取得することができる。

図示の通り、この実施例では、入賞スイッチ信号ＳＧの立上りエッジ（↑）で抽選動作が開始され、その後の入賞スイッチ信号ＳＧの立下りエッジ（↓）で、入賞スイッチ信号ＳＧのＯＮ状態が認識される。

以上の通り、この実施例では、ＣＰＵが大当り抽選などの当否判定処理をすることがないので、ＲＯＭに抽選値を記憶しておく必要がなく、したがって、抽選処理に使用する抽選値Ｈｉｔの漏洩を防止することができる。また、ＣＰＵが乱数値ＲＮＤを処理することがないので、乱数値ＲＮＤの発生系列などが漏洩することもない。

なお、図４の構成例に限定されず、図柄始動口１５からの入賞スイッチ信号ＳＧに加えて、ゲート１８の検出スイッチからのスイッチ信号などを乱数生成回路ＧＮＲに供給するのも好適である。特に限定されないが、この乱数生成回路ＧＮＲは、３種類の異なるスイッチ信号が供給可能に構成されている。

図５は、乱数生成回路ＧＮＲの内部構成を示すブロック図である。図示の通り、この乱数生成回路ＧＮＲは、クロック信号ＣＬＫを受ける毎に更新されて所定の数値範囲を循環するカウンタ回路４２と、カウンタ回路４２が所定の数値範囲を循環したことを検知する循環検知回路４３と、カウンタ回路４２の出力ビットを受けて、予め設定されている規則にしたがってビットを入れ替えて出力するビット変換回路４４と、スイッチ信号を受けると共に、ＣＰＵコアからの指示を受けるコントロールレジスタ４６と、スイッチ信号の所定エッジに対応して、ビット変換回路４４の出力を乱数値ＲＮＤとして記憶して保持するラッチレジスタＬＲ０〜ＬＲ２と、抽選値Ｈｉｔを固定的に記憶する判定値レジスタＲＨ０〜ＲＨ２，ＲＬ０〜ＲＬ２と、スイッチ信号の所定エッジに同期して、その時のラッチレジスタＬＲ０〜ＬＲ２の値と乱数値ＲＮＤとを対比して当否判定をする当否判定回路ＤＪ０〜ＤＪ２と、当否判定回路ＤＪ０〜ＤＪ２の出力値を記憶する判定結果レジスタＡＮ０〜ＡＮ２と、を有して構成されている。

ラッチレジスタＬＲ０〜ＬＲ２、判定値レジスタＲＨ０〜ＲＨ２，ＲＬ０〜ＲＬ２、当否判定回路ＤＪ０〜ＤＪ２、及び、判定結果レジスタＡＮ０〜ＡＮ２は、各々３組存在するが実質的に同一構成であり、全て、図７に示す回路構成ＬＲ０，ＲＨ０，ＲＬ０，ＤＪ０，ＡＮ０と同一又は類似の回路構成を有している。

その他、乱数生成回路ＧＮＲは、乱数系列設定レジスタ４０、クロック選択回路４１、及び、変換設定レジスタ４５などを有して構成されている。そして、乱数生成回路ＧＮＲは、ＣＰＵから設定された制御パラメータ（設定値）に基づいて動作している。具体的には、乱数系列設定レジスタ４０、変換設定レジスタ４５、及びコントロールレジスタ４６には、ＣＰＵから適宜な制御パラメータが書き込まれて、その制御パラメータに基づいて動作している。また、ＣＰＵは、コントロールレジスタ４６から、スイッチ信号のラッチ状態など、必要な情報を取得するようになっている。

判定値レジスタＲＨｉ，ＲＬｉにも、遊技機の製造時に、遊技機メーカによって適宜な複数の抽選値Ｈｉｔが書き込まれるが、この実施例では、抽選値Ｈｉｔは固定値であって、その後、ＣＰＵが書き換えることができないよう構成されている。そのため、不正遊技者が違法プログラムを搭載して、判定値レジスタＲＨｉ，ＲＬｉの数値を変更して当選確率を制御しようとしても、そのような違法行為を成功させることはできない。

更に、判定値レジスタＲＨｉ，ＲＬｉに書込んだ抽選値Ｈｉｔは、その後、ＣＰＵから読み出す（Read）こともできないよう構成するのも好適である。このように構成した場合には、遊技機を取得しても抽選値Ｈｉｔを知ることができないので、違法プログラムの搭載や、違法改造などを効果的に防止することができる。但し、抽選値Ｈｉｔを、書換え可能に構成することや、抽選値Ｈｉｔを読出し可能に構成することが、特に禁止されるものではない。

以下、図５の回路構成について更に説明する。乱数生成回路ＧＮＲは、二種類のクロック信号ＣＬＫ＿１，ＣＬＫ＿２が供給可能に構成されており、その何れかがクロック選択回路４１で選択されてカウンタ回路４２に供給される。なお、何れのクロック信号を使用するかは、ＣＰＵリセット後の初期動作時に、ＣＰＵコアからコントロールレジスタ４６に書込まれる制御パラメータで指示される。

カウンタ回路４２は、選択された何れかのクロック信号ＣＬＫを受ける毎に更新されて所定の数値範囲を循環するが、循環範囲は、８〜１６ビット長の範囲（２^８〜２^１６）で適宜に設定可能となっている。また、更新方法は、＋１又は−１ずつ更新するか、或いは、飛び飛びの値で更新するかを選択することができ、何れの更新方法で、如何なる数値範囲を循環するかは、乱数系列レジスタ４０に設定可能に構成されている。なお、以下の説明では、カウンタ回路４２は、乱数系列レジスタ４０の設定値に基づき、１６ビットカウンタとして機能し、６５５３５（＝２^１６−１）〜０の数値範囲で、クロック信号ＣＬＫを受ける毎にデクリメント（−１）されることにする。

循環検知回路４３は、カウンタ回路４２のカウンタ値が一巡したことを検知するが、本実施例のカウンタ回路４２は、例え、飛び飛びに更新される場合であっても、規則的に更新されるので、カウンタ値の一巡は、例えば、カウンタ値が０に達したことで判定することができる。

ビット変換回路４４は、カウンタ回路４２の出力ビットを受けて、予め設定されている規則にしたがって、ビットを入れ替えて出力する回路であり、回路構成を例示すると図６の通りである。図示のビット変換回路４４は、カウンタ回路４２から１６ビット長のカウンタ値を受ける一方、そのカウンタ値のビット並びを適宜に変換して、１６ビット長の変換カウンタ値として出力している。

ビット変換回路４４は、具体的には、１６個のデマルチプレクサＥＸ０〜ＥＸ１５で構成されており、各デマルチプレクサＥＸｉは、１ビットの入力端子と、１６ビットの出力端子と、４ビットの制御端子（ＣＴ０〜ＣＴ３）とを有して構成されている。そして、各入力端子は、カウンタ回路の出力端子ｂｉｔ０〜ｂｉｔ１５に、各々、接続されており、各デマルチプレクサＥＸｉの出力端子ｂｉｔ０〜ｂｉｔ１５は、同一のｂｉｔ同士が各々接続されている。

各デマルチプレクサＥＸｉの制御端子（ＣＴ０〜ＣＴ３）は、入力端子の入力信号ｂｉｔ（ｉ）を、何れの出力端子ｂｉｔ０〜ｂｉｔ１５に出力するかを規定する制御データを受けており、設定レジスタＲＳｉの設定値に基づいて、任意の入出力関係が実現される。そのため、ビット変換回路４４からラッチレジスタＬＲ０〜ＬＲ２に供給される数値列が、規則性のないランダムなものとなり、違法遊技を確実に防止している。

ここで、１６個のデマルチプレクサＥＸ０〜ＥＸ１５の制御端子（ＣＴ０〜ＣＴ３）に供給される設定値は、２進数００００〜１１１１のいずれかであって、全て相違する値であることは言うまでもない。したがって、カウンタ回路４２の出力ｂｉｔと、ビット変換回路４４の出力ｂｉｔとは、ランダムな接続関係ではあっても、必ず一対一の対応関係となり、ビット変換回路４４の出力の一様性、すなわち、乱数値ＲＮＤとしての発生一様性が確実に担保されている。

なお、デマルチプレクサＥＸｉの制御端子は、各々、４ビット長であるので、１６個のデマルチプレクサＥＸ０〜ＥＸ１５の制御端子の値を規定する設定レジスタＲＳｉは、８バイト長（＝４＊１６ｂｉｔ）となる。そして、この実施例では、ｎ個の設定レジスタＲＳ１〜ＲＳｎが用意されており、どの設定レジスタＲＳ１〜ＲＳｎを使用するか、換言すると、ビット変換回路４４がどのようなビット変換動作を実現するかは、ＣＰＵリセット後の初期動作時に、ＣＰＵから変換設定レジスタ４５に指示されるよう構成されている。

なお、図６（ｂ）には、ビット変換回路の動作例（ビット変換例）と、その動作を実現する設定レジスタＲＳｉの変換設定値（制御コード）を例示している。図示の通り、例えば、８バイト長の制御コード０１_ ２３_ ４５_ ６７_ ８９_ ＡＢ_ ＣＤ_ ＥＦ（１６進数表記）を有する設定レジスタＲＳｉが選択されると、カウンタ回路４２から出力される１６ビット長が、ＭＳＢ（Most Significant Bit）からＬＳＢ（Least Significant Bit ）に向かうビット並びが、完全に反転してＬＳＢからＭＳＢに向かうビット並びに変換される。

その他、設定レジスタＲＳｉの変換設定値６７_ ８９_ Ａ０_ １２_ ３４_ ５Ｂ_ ＣＤ_ ＥＦ・・・・変換設定値８９_ ＡＢ_ ＣＤ_ ＥＦ_ ０１_ ２３_ ４５_ ６７や、変換設定値１３_ ５７_ ９Ｂ_ ＤＦ_ ０２_ ４６_ ８Ａ_ ＣＥに対応して、カウンタ回路４２から出力される１６ビット長が、適宜にビット変換される。なお、図６では、説明の便宜上、８個の設定レジスタＲＳ１〜ＲＳ８には、全て８バイト長の変換設定値が記憶されている旨記載されているが、実際には、基本となる変換設定値に対する差分値や、変換設定値に対する変換式が記憶されることで、記憶データ量を抑制している。

また、図６には、カウンタ回路４２が、１６ビット長のカウンタ値を出力する場合について、８個の設定レジスタＲＳ１〜ＲＳ８の変換設定値を例示しているが、カウンタ回路４２が、乱数系列レジスタ４０に設定された設定値に基づいて、１５ビット長、１４ビット長、１３ビット長、１２ビット長、１０ビット長、９ビット長、又は８ビット長のカウンタ値を出力する場合には、８個の設定レジスタＲＳ１〜ＲＳ８の変換設定値を一部変更した変換設定値が使用される。

すなわち、使用しないｂｉｔ１５、ｂｉｔ１５〜ｂｉｔ１４、・・・、ｂｉｔ１５〜ｂｉｔ９を除いたビット変換動作が実現されるよう、設定レジスタＲＳ１〜ＲＳ８の変換設定値が、適宜に修正して使用される。したがって、ビット変換回路４４の出力は、各々、１５ビット長、１４ビット長、・・・、又は８ビット長であり、未使用状態となるｂｉｔ１５、ｂｉｔ１５〜ｂｉｔ１４、・・・、ｂｉｔ１５〜ｂｉｔ９は、全てゼロが出力される。

ところで、本実施例では、遊技動作開始後も、変換設定レジスタ４５への指示値（使用する設定レジスタの指示）を変更できるよう構成されており、変換設定レジスタ４５への指示値が変更されると、カウンタ回路４２のカウンタ値が一巡したタイミングで、循環検知回路４３からの指示信号に基づいて、１６個のデマルチプレクサＥＸ０〜ＥＸ１５の動作が適宜に変更されるようになっている。そのため、ビット変換回路４４からラッチレジスタＬＲ０〜ＬＲ２に供給される数値列が、益々ランダムなものとなり、セキュリティレベルを最高レベルに維持することができる。

このようなビット変換回路４４の出力を受けるラッチレジスタＬＲ０〜ＬＲ２は、各々、１６ビット長であり、コントロールレジスタ４６を経由するスイッチ信号ＳＷ０〜ＳＷ２が立上ると、その立上りエッジに同期して、ビット変換回路４４の出力値を乱数値ＲＮＤとして記憶保持するよう構成されている。したがって、本実施例の乱数生成回路ＧＮＲによれば、ランダムに入力される３種類のスイッチ信号ＳＷ０〜ＳＷ２に基づいて、３種類の乱数値ＲＮＤ０〜ＲＮＤ２を独立して生成することできる。

但し、この実施例の乱数生成回路ＧＮＲでは、同一の入賞スイッチ信号ＳＧを、スイッチ信号ＳＷ０及びスイッチ信号ＳＷ１として受けており（図５参照）、入賞スイッチ信号ＳＧの立上りエッジに同期して、ラッチレジスタＬＲ０と、ラッチレジスタＬＲ１に各々取得された同一の乱数値ＲＮＤが、２つの当否判定回路ＤＪ０，ＤＪ１で別々に当否判定される。なお、この実施例では、当否判定回路ＤＪ２は、未使用状態である。

この実施例では、例えば、通常状態のゲーム時（非確変状態のゲーム）には、当否判定回路ＤＪ０が出力する判定結果を記憶する判定結果レジスタＡＮ０の値が使用され、確変状態のゲーム時には、当否判定回路ＤＪ１が出力する判定結果を記憶する判定結果レジスタＡＮ１の値が使用される。そのため、２つの当否判定回路ＤＪ０，ＤＪ１で使用される抽選値Ｈｉｔの数値範囲Ｈｉｔ_Ｌ〜Ｈｉｔ_Ｈは、各ゲーム状態における大当り確率などに対応した数値範囲となっている。

図７は、図５の一部を詳細に図示した回路図であり、一対８組（合計で１６個）の判定値レジスタＲＨ０，ＲＬ０と、判定値レジスタＲＨ０，ＲＬ０の一対８組の抽選値Ｈｉｔと乱数値ＲＮＤとを大小比較して当否判定をする当否判定回路ＤＪ０と、当否判定回路ＤＪ０による当否判定の結果を保存する判定結果レジスタＡＮ０と、を示している。

ここで、８個の判定値レジスタＲＨ０は、各々、抽選値Ｈｉｔの上限値（上限判定値Ｈｉｔ_Ｈ）を記憶し、８個の判定値レジスタＲＬ０は、各々、抽選値Ｈｉｔの下限値（下限判定値Ｈｉｔ_Ｌ）を記憶している。

そして、当否判定回路ＤＪ０は、乱数値ＲＮＤと上限判定値Ｈｉｔ_Ｈとを比較してＲＮＤ＜Ｈｉｔ_Ｈの場合にＨレベルのキャリ信号ＣＹ_Ｈを出力する第一減算回路５０Ｈと、乱数値ＲＮＤと下限判定値Ｈｉｔ_Ｌとを比較してＲＮＤ＜Ｈｉｔ_Ｌの場合にＨレベルのキャリ信号ＣＹ_Ｌを出力する第二減算回路５０Ｌと、２つのキャリ信号ＣＹ_Ｈ，ＣＹ_ＬのＸＯＲ（Exclusive OR）出力を受けて記憶する８ビット長のシフトレジスタ５１と、シフトレジスタ５１や減算回路５０Ｈ，５０Ｌの動作を制御する各種の動作信号を生成する制御回路５２と、を有して構成されている。

なお、上記の構成に加えて、ＣＰＵから任意にアクセス可能であって、当否判定回路ＤＪ０の比較動作（抽選処理）が終了したことを記憶するステイタス・レジスタ５３を設けても良い。但し、本実施例では、入賞スイッチ信号ＳＧの立上りエッジで抽選動作が開始され、入力ポートＩＮＰから取得される入賞スイッチ信号ＳＧの立下りエッジで、入賞スイッチ信号ＳＧのＯＮ状態がＣＰＵに認識されるので、ステイタス・レジスタ５３を省略することができる。

図示の通り、制御回路５２が生成する動作信号には、シフトレジスタ５１をシフト動作させるためのシフトクロックや、判定値レジスタＲＨ０，ＲＬ０が記憶する抽選値（＝上限判定値Ｈｉｔ_Ｈと下限判定値Ｈｉｔ_Ｌ）を減算回路５０Ｈ，５０Ｌに出力するための制御信号（レジスタ選択信号０〜レジスタ選択信号７）が含まれている。

制御回路５２は、その要部を拡大して図８に再掲するように、Ｄ型フリップフロップ６０と、８進カウンタ６１と、３−８デコーダ６２と、ゲート信号ＧＴを生成するＲＳフリップフロップ６３と、を中心に構成されている。ここで、ゲート信号ＧＴは、スイッチ信号ＳＷ０（入賞スイッチ信号ＳＧ）を、乱数生成回路ＧＲＮに供給するか否かを規定する信号であり、スイッチ信号ＳＷ０と共にＡＮＤゲートＧ０に供給されている。

図８（ｂ）に示す通り、ゲート信号ＧＴは、定常状態ではＨレベルであるが、整形スイッチ信号ＳＷ”立下りエッジからやや遅延（ｔｅ＋Δ）してＬレベルとなり、その後ＣＰＵが出力する読込み信号Readの立下りエッジで、Ｈレベルに戻るよう構成されている。そのため、入賞スイッチ信号ＳＧの立下りエッジ後、ＣＰＵが判定結果レジスタＡＮｉのデータを取得するまでは、ゲート信号ＧＴがＬレベルを維持することになり、乱数生成回路ＧＲＮの当否判定回路ＤＪ０が、その後の入賞スイッチ信号ＳＧに対応する比較動作（抽選処理）を開始することはない。

したがって、仮に、連続して入賞スイッチ信号ＳＧがＯＮ状態となり、入賞スイッチ信号ＳＧが、ＯＮ（ＳＧ_１）→ＯＦＦ（ＳＧ_１）→ＯＮ（ＳＧ_２）と変化しても、最初の入賞スイッチ信号ＳＧ_１による当否判定結果を、ＣＰＵが読み飛ばすおそれはない。

以下、制御回路５２について更に説明すると、Ｄ型フリップフロップ６０には、クロック信号ＣＬＫが供給されると共に、そのＤ入力端子には、スイッチ信号ＳＷが供給されている。スイッチ信号ＳＷは、この実施例では、入賞スイッチ信号ＳＧであるので、ランダムなタイミングで立上り、その後、ランダムなタイミングで立下がる。しかし、Ｄ型フリップフロップ６０を経由することで、クロック信号ＣＬＫの立上りエッジに同期した整形スイッチ信号ＳＷ’となる（図８（ｂ）参照）。

そして、この整形スイッチ信号ＳＷ’は、クロック信号ＣＬＫや制御信号ＣＴＬと共に、ＡＮＤゲートＧ１に供給されている。ここで、制御信号ＣＴＬは、特別な場合を除いてＨレベルであるので（図８（ｄ）参照）、ＡＮＤゲートＧ１を通過する計数クロック信号ＣＬＫ’は、整形スイッチ信号ＳＷ’がＨレベルであるタイミングで、クロック信号ＣＬＫと同様に変化する（図８（ｂ）参照）。

この計数クロック信号ＣＬＫ’は、２つのＮＯＴゲートで構成された第一遅延回路ＤＬＹを通過することで時間遅延されて、シフトレジスタ５１をシフト動作させるシフトクロックとなる。なお、シフトクロックの立下りエッジで、シフトレジスタ５１のシフト処理が実現される。

また、計数クロック信号ＣＬＫ’は、８進カウンタ６１にも供給されており、その立上りエッジで、８進カウンタ６１のカウンタ値を、０〜７の数値範囲で更新している。そして、８進カウンタ６１の出力は、３−８デコーダ６２に供給されている。３−８デコーダ６２は、図８（ｃ）に示す通りに、３ビット長の入力データをデコード動作して、特定１ｂｉｔだけがＨレベルとなる。すなわち、３−８デコーダ６２は、８進カウンタのカウンタ値０〜７に対応する出力ｂｉｔがＨレベルになることで、レジスタ選択信号０〜７を生成している。

図示の通り、３−８デコーダ６２の出力ｂｉｔ７は、ステイタス・レジスタ５３に供給されると共に、第二遅延回路ＤＬＹ’を経由してＮＡＮＤゲートＧ２に供給されている。また、このＮＡＮＤゲートＧ２には、第三遅延回路ＤＬＹ”を経由した整形スイッチ信号ＳＷ”も供給されている。ここで、３−８デコーダ６２の出力ｂｉｔ７は、８進カウンタ６１のカウンタ値が、７に更新されたタイミング（ｔ７）でＨレベルとなる。

そして、第二遅延時間ＤＬＹ’を通過した所定時間（Δ）後のタイミング（ｔ７＋Δ）で、Ｈレベルのｂｉｔ７信号がＮＡＮＤゲートＧ２に供給される。このタイミング（ｔ７＋Δ）は、整形スイッチ信号ＳＷ’及び整形スイッチ信号ＳＷ”とも、Ｈレベルであるので、ＮＡＮＤゲートＧ２の制御信号出力ＣＴＬが、ＨレベルからＬレベルに変化することになり、結局、タイミング（ｔ７＋Δ）以降、クロック信号ＣＬＫは、ＡＮＤゲートＧ１を通過することができない（図８（ｂ）参照）。

したがって、整形スイッチ信号ＳＷ’がＨレベルの区間において、計数クロック信号ＣＬＫ’は、０個目、１個目、２個目、・・・・とＡＮＤゲートＧ１を通過するものの、７個目の立上りエッジから所定時間後（ｔ７＋Δ）に、Ｌレベルに降下して、その後は、Ｌレベルを維持することになる（図８（ｄ）参照）。

このように、計数クロック信号ＣＬＫ’は、７個目の立上りエッジの後は、Ｌレベルを維持するので、８進カウンタ６１の出力値は、７を維持し、また、３−８デコーダ６２の出力ｂｉｔ７は、Ｈレベルを維持することになる。

しかし、その後、タイミングｔｅにおいて、整形スイッチ信号ＳＷ’が立下ると、所定の遅延時間Δ後（ｔｅ＋Δ）に、整形スイッチ信号ＳＷ”が立下ることで、ＮＡＮＤゲートＧ２の出力ＣＴＬは、定常状態のＨレベルに戻り、その後、次回のスイッチ信号が立上ったタイミングｔ０以降の８進カウンタ６１の計数動作や、３−８デコーダ６２のデコード動作が可能となる。

すなわち、第二遅延回路ＤＬＹ’や第三遅延回路ＤＬＹ”が機能するので、整形スイッチ信号ＳＷ”がＨレベルに立上るタイミング（次回のｔ０＋Δ）に同期して、３−８デコーダ６２の遅延した出力ｂｉｔ７がＬレベルに立下がることになる。なお、２つの遅延回路ＤＬＹ’，ＤＬＹ”の遅延時間Δの差異が問題になる場合には、微妙な時間差により発生するスパイクを吸収する積分回路などが適所に配置される。

ところで、ＲＳフリップフロップ６３は、遅延回路ＤＬＹ”の出力（整形スイッチ信号ＳＷ”）を負論理Ｓ入力端子に受けると共に、ＣＰＵが出力する読込み信号Readを負論理Ｒ入力端子に受けている。そして、Ｑバー出力端子からゲート信号ＧＴを出力している。そのため、整形スイッチ信号ＳＷ”の立下りエッジから所定時間後に（ｔｅ＋Δ）、ＲＳフリップフロップ６３がセットされることで、ゲート信号ＧＴ（Ｑバー出力端子）がＬレベルとなる。その結果、その後に発生する入賞スイッチ信号ＳＧがゲートＧ０を通過できず、当否判定回路ＤＪ０による比較処理（抽選処理）が開始されないことは前記した通りである。

一方、ＣＰＵは、入力ポートＩＮＰから受けた入賞スイッチ信号ＳＧに基づき、その立下りエッジで、遊技球の入賞状態を把握して、読込み信号Readを出力する。そのため、ＣＰＵが出力する読込み信号Readの立下りエッジで、ＲＳフリップフロップ６３がリセットされて、ゲート信号ＧＴ（Ｑバー出力端子）がＨレベルとなる。その結果、その後に発生する入賞スイッチ信号ＳＧは、ゲートＧ０を通過するので、当否判定回路ＤＪ０による比較処理が正しく実行されることになる。なお、整形スイッチ信号ＳＷ”の立下りから、読込み信号Readの立下りまでの経過時間は、微小であって、最大でもタイマ割込み処理周期（２ｍｓ）であるので、連続的に遊技球が入賞した場合でも、乱数生成回路ＧＮＲが、後の入賞スイッチ信号ＳＧを読み落とすおそれはない。

以上、各種の動作信号を生成する制御回路５２について説明したので、図７に戻って、当否判定回路ＤＪ０と、その関連回路について説明する。図示の通り、当否判定回路ＤＪ０は、２つの減算回路５０Ｈ，５０Ｌと、各減算回路５０Ｈ，５０Ｌのキャリ出力ＣＹ_Ｈ，ＣＹ_Ｌの排他的論理和（exclusive or）を出力するＸＯＲゲートとで構成されている。

なお、図７には、当否判定回路ＤＪ０や、これに関連する回路のみ図示しているが、他の当否判定回路ＤＪｉや、判定値レジスタＲＨｉ，ＲＬｉ、及び、判定結果レジスタＡＮｉの回路構成（ｉ＝１〜２）も、図７の回路構成と実質的に同一であり、通常状態のゲーム中は、判定結果レジスタＡＮ０の当否判定結果が参照され、確変状態のゲームでは、判定結果レジスタＡＮ１の当否判定結果が参照される。

図７に示す判定値レジスタＲＨ０，ＲＬ０は、８種類の抽選値Ｈｉｔを規定するレジスタであって、より詳細には、８種類の抽選値Ｈｉｔの数値範囲を各々規定するべく、８個の上限判定値レジスタＲＨ０（Ａ〜Ｈ）と、８個の下限判定値レジスタＲＬ０（ａ〜ｈ）とで構成されている。上限判定値レジスタ（Ａ〜Ｈ）は、抽選値の上限値Ｈｉｔ_Ｈを規定し、下限判定値レジスタ（ａ〜ｈ）は、抽選値の下限値Ｈｉｔ_Ｌを規定しており、乱数値ＲＮＤのｂｉｔ長に対応して、各々、１６ビット長となっている。但し、乱数値ＲＮＤが１５ビット長〜８ビット長である場合には、未使用ｂｉｔを０とすることで、実質的な抽選値（＝上限判定値＋下限判定値）は、各々、１５ビット長〜８ビット長となる。

図７（ｃ）には、通常ゲーム時の大当り抽選処理の抽選値を規定する２つの数値範囲が、ａ〜Ａと、ｂ〜Ｂであることが図示されている。この例では、通常ゲーム時に、ａ≦ＲＮＤ＜Ａの条件が成立すると、大当りゲーム終了後に確変状態に移行可能な確変大当り状態となり、ｂ≦ＲＮＤ＜Ｂの条件が成立すると、上記の特典のない通常の大当り状態となる。その他、ｃ≦ＲＮＤ＜Ｃ、ｄ≦ＲＮＤ＜Ｄ・・・ｈ≦ＲＮＤ＜Ｈは、演出内容を規定する演出抽選の数値範囲などを規定している。なお、破線で示すように、ＣＰＵが乱数値ＲＮＤを取得できるよう構成すれば、当否判定回路ＤＪ０を経由することなく、例えば、乱数値ＲＮＤの特定ビットに基づいて、演出内容を特定できる（演出抽選）と共に、図柄変動動作における最終停止図柄などを決定することもできる。

ところで、各判定値レジスタＲＨ０，ＲＬ０のＯＥ（output enable ）端子には、３−８デコーダ６２が出力するレジスタ選択信号（０〜７）が供給されている。そして、アクティブ（Ｈ）レベルのレジスタ選択信号ｉを受けた判定値レジスタＲＨｉ，ＲＬｉは、自らが保持する抽選値を、減算回路５０Ｈ，５０Ｌに出力するよう構成されている。

先に説明した通り、レジスタ選択信号０〜レジスタ選択信号７は、何れか１ビットだけがＨレベルであり、残り７ビットはＬレベルとなる。なお、Ｌレベルのレジスタ選択信号を受けた判定値レジスタＲＨｉ，ＲＬｉの出力端子は、ハイ・インピーダンス状態（Ｈｉ−Ｚ）となるよう構成されている。

図７に示す通り、レジスタ選択信号０は、上限判定値レジスタＡと下限判定値レジスタａに共通的に供給されており、以下同様に、レジスタ選択信号１〜７は、上限判定値レジスタＢ〜Ｈ及び下限判定値レジスタｂ〜ｈに共通的に供給されている。そのため、Ｈレベルのレジスタ選択信号ｉを受けた上限判定値レジスタＲＨｉ及び下限判定値レジスタＲＬｉの判定値Ｈｉｔ_Ｈ，Ｈｉｔ_Ｌだけが、第一と第二の減算回路５０Ｈ，５０Ｌに供給されることになる。

減算回路５０Ｈ，５０Ｌは、否定回路と全加算器（full adder）とを組合せて構成されており、減算回路５０Ｈは、ラッチレジスタＬＲ０が出力する乱数値ＲＮＤと、上限判定値レジスタＲＨｉからの上限判定値Ｈｉｔ_Ｈとを大小比較して、ＲＮＤ＜Ｈｉｔ_Ｈの場合に、（実際にはborrowを意味する）キャリ出力ＣＹ_Ｈを１としている。同様に、減算回路５０Ｈは、ラッチレジスタＬＲ０が出力する乱数値ＲＮＤと、下限判定値レジスタＲＬｉからの下限判定値Ｈｉｔ_Ｌとを大小比較して、ＲＮＤ＜Ｈｉｔ_Ｌの場合に、キャリ出力ＣＹ_Ｌを１としている。

そして、キャリ出力ＣＹ_Ｈと、キャリ出力ＣＹ_Ｌは、ＸＯＲゲートに供給されているので、ＸＯＲゲートの出力は、図７（ｂ）に示す通りとなる。すなわち、ＲＮＤ≧Ｈｉｔ_Ｈ＞Ｈｉｔ_Ｌの場合、及びＨｉｔ_Ｈ＞Ｈｉｔ_Ｌ＞ＲＮＤの場合には、ＸＯＲ出力が０であり、Ｈｉｔ_Ｈ＞ＲＮＤ≧Ｈｉｔ_Ｌの場合に限り、ＸＯＲ出力が１となる。

ここで、２つの抽選値Ｈｉｔ_Ｈ，Ｈｉｔ_Ｌは、当選範囲を規定しているので、例えば、Ａ＞ＲＮＤ≧ａが成立する場合には、確変大当り状態となり、Ｂ＞ＲＮＤ≧ｂが成立する場合には、通常の大当り状態となる。

先に説明した通り、レジスタ選択信号０〜７は、計数クロック信号ＣＬＫ’に同期して、この順番にＨレベルとなる。そのため、２つの減算回路５０Ｈ，５０Ｌは、計数クロック信号ＣＬＫ’に同期して、異なる抽選値についての大小比較をすることになる。具体的には、２つの減算回路５０Ｈ，５０Ｌは、乱数値ＲＮＤと数値範囲ａ〜Ａとの比較動作 → 乱数値ＲＮＤと数値範囲ｂ〜Ｂとの比較動作 →・・・→ 乱数値ＲＮＤと数値範囲ｈ〜Ｈとの比較動作を、計数クロック信号ＣＬＫ’の立上りエッジに同期して順番に実行することになる。

そして、大小比較処理の結果、当選状態となる場合（Ｈｉｔ_Ｌ≦ＲＮＤ＜Ｈｉｔ_Ｈ）には、ＸＯＲゲートの出力（当否判定結果）がＨレベルとなり、この当否判定結果が、シフトクロックの立下りエッジに同期して、８ビット長のシフトレジスタＳＲ７〜ＳＲ０に順番に記憶される。

ここで、シフトクロックや、レジスタ選択信号は、制御回路５２において、クロック信号ＣＬＫに基づいて生成されており、ほぼ同一のタイミングで推移する。また、レジスタ選択信号の立上りエッジで、当否判定処理が実行された後、シフトクロックの立下りエッジで、当否判定結果がシフトレジスタＳＲ７〜ＳＲ０に記憶される。そのため、シフトレジスタＳＲ７〜ＳＲ０は、過渡状態の判定結果を記憶することがなく、正確な判定結果だけを記憶することになる。

しかも、一回のスイッチ信号のＨレベル期間において、計数クロック信号ＣＬＫ’は、８個しか形成されないので（図８（ｂ）参照）、８組の抽選値Ａ〜Ｈ及びａ〜ｈとの当否判定が正しく完結される。なお、当否判定が完結したタイミングでは、ステイタス・レジスタ５３の所定ビットが、３−８デコータのｂｉｔ７と同様に、Ｈレベルとなる。

このようにしてシフトレジスタ５１（ＳＲ７〜ＳＲ０）に記憶された当否判定結果は、ＣＰＵが出力する読込み信号（Read）に対応して、判定結果レジスタＡＮ０に転送され、ＣＰＵに取得される。すなわち、ＣＰＵが読込み信号（Read）を出力すると、シフトレジスタ５１が保有する判定結果データ（８ビット）が、８個のＡＮＤゲートを経由して、判定結果レジスタＡＮ０に転送されるので、ＣＰＵは、適宜なタイミング（例えば、読込み信号Readの立下りエッジ）で、当否判定回路ＤＪ０の判定結果を取得することができる。

先に説明した数値範囲ａ〜Ａと数値範囲ｂ〜Ｂの意義に基づき、この実施例では、判定結果レジスタＡＮ０のｂｉｔ０が、確変大当り状態か否かを規定し、判定結果レジスタＡＮ０のｂｉｔ１が、大当り状態か否かを規定することになる。また、ＣＰＵは、入力ポートＩＮＰに供給される入賞スイッチ信号ＳＧに基づいて、その立下りエッジで、判定結果レジスタＡＮ０へのアクセスタイミングを把握できることも先に説明した通りである。

続いて、図４に示すＣＰＵによって実行される主制御部２１の遊技動作を説明する。図９及び図１０は、主制御部２１の制御プログラムを示すフローチャートであり、電源電圧の復旧や投入に基づいて起動されるシステムリセット処理（図９）と、所定時間毎（２ｍＳ）に起動されるマスク可能なタイマ割込み処理（図１０）とで構成されている。

以下、図９を参照しつつ、システムリセット処理プログラム（メイン処理）について説明する。メイン処理が開始されるのは、停電状態からの復旧時のように初期化スイッチＳＷＴがＯＦＦ状態で電源がＯＮ状態になる場合と、遊技ホールの開店時のように、初期化スイッチＳＷＴがＯＮ操作されて電源がＯＮ状態になる場合とがある。なお、異常リセット回路ＡＢＮやウォッチドッグタイマＷＤＴが起動してＣＰＵが強制的にリセットされる場合もある。

何れの場合でも、Ｚ８０ＣＰＵは、最初に、ＣＰＵ内部のスタックポインタＳＰの値を、スタック領域の最終アドレスに対応して初期設定する（ＳＴ１）。

次に、ワンチップマイコンの乱数生成回路ＧＮＲの内蔵レジスタを含んだ各種レジスタの値を初期設定する（ＳＴ２）。初期設定される乱数生成回路ＧＮＲの内蔵レジスタは、例えば、乱数系列設定レジスタ４０、変換設定レジスタ４５や、コントロールレジスタ４６であり、各々、適宜な設定値が設定され、判定結果レジスタＡＮｉやラッチレジスタＬＲｉはゼロクリアされる。但し、この実施例では、上限値レジスタＲＨｉや下限判定値レジスタＲＬｉの設定値を変更できないよう構成されているので、ステップＳＴ２の処理で設定されることはない。

このようなステップＳＴ２の初期設定処理が終われば、入力ポートＩＮＰからＲＡＭクリア信号ＤＥＬを取得する（ＳＴ３）。ＲＡＭクリア信号ＤＥＬとは、ワンチップマイコン２１Ａの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷＴのＯＮ／ＯＦＦ状態に対応した値を有している。

次にＲＡＭクリア信号ＤＥＬのレベルが判定されるが（ＳＴ４）、ＲＡＭクリア信号ＤＥＬがＯＮ状態であったと仮定すると、内蔵ＲＡＭの全領域がゼロクリアされる（ＳＴ８）。次に、ＲＡＭ領域がゼロクリアされたことを報知するための電源投入コマンドを出力（ＳＴ９）。

次に、タイマ割込み動作（図１０）を起動する割込み信号ＩＮＴを出力するＣＴＣを初期設定する（ＳＴ１０）。そして、ＣＰＵを割込み禁止状態にセットした状態で（ＳＴ１１）、各種のカウンタついて更新処理を実行し（ＳＴ１２）、その後、ＣＰＵを割込み許可状態に戻して（ＳＴ１３）、ステップＳＴ１１に戻る。なお、ステップＳＴ１４で更新されるカウンタには、例えば、停止図柄の抽選などに使用されるが、全ての抽選処理を、乱数生成回路ＧＮＲで実行する場合には、ステップＳＴ１２の処理が不要となり、その分だけ、制御プログラムの使用領域を抑制することができる。

続いて、ステップＳＴ４の判定処理に戻って説明すると、ＣＰＵがウォッチドッグタイマＷＤＴなどによって強制的にリセットされた場合や、停電状態からの復旧時には、ＲＡＭクリア信号ＤＥＬはＯＦＦ状態である。そして、このような場合には、ステップＳＴ４の判定に続いて、バックアップフラグＢＦＬの内容が判定される（ＳＴ５）。バックアップフラグＢＦＬとは、電源監視処理（ＳＴ２０）においてバックアップ処理が実行されたことを示すデータであり、この実施例では、電源遮断時にバックアップフラグＢＦＬが５ＡＨとされ、電源復帰後のステップＳＴ２０の処理でゼロクリアされる。

そのため、電源投入時や、停電状態からの復旧時である場合には、バックアップフラグＢＦＬの内容が５ＡＨの筈である。但し、何らかの理由でプログラムが暴走状態となり、ウォッチドッグタイマによるＣＰＵリセット動作が生じたような場合には、バックアップフラグＢＦＬ＝００Ｈである。したがって、ＢＦＬ≠５ＡＨ（通常はＢＦＬ＝００Ｈ）となる場合には、ステップＳＴ５からステップＳＴ８の処理に移行させて遊技機の動作を初期状態に戻す。

一方、バックアップフラグＢＦＬ＝５ＡＨであれば、チェックサム値を算出するためのチェックサム演算を実行する（ＳＴ６）。ここで、チェックサム演算とは、内蔵ＲＡＭのワーク領域を対象とする８ビット加算演算である。そして、チェックサム値が算出されたら、この演算結果を、ＲＡＭのＳＵＭ番地の記憶値と比較をする（ＳＴ７）。

ＳＵＭ番地には、電圧降下時に実行される電源監視処理（ＳＴ２０）において、同じチェックサム演算によるチェックサム値が記憶されている。なお、記憶された演算結果は、内蔵ＲＡＭの他のデータと共に、バックアップ電源によって維持されている。したがって、本来は、ステップＳＴ７の判定によって両者が一致する筈である。

しかし、電源降下時にチェックサム演算の実行できなかった場合や、実行できても、その後、メイン処理のチェックサム演算（ＳＴ６）の実行時までの間に、ワーク領域のデータが破損している場合もあり、このような場合にはステップＳＴ７の判定結果は不一致となる。

そこで、判定結果の不一致によりデータ破損が検出された場合には、ステップＳＴ８の処理に移行させてＲＡＭクリア処理を実行し、遊技機の動作を初期状態に戻す。一方、ステップＳＴ７の判定において、チェックサム演算（ＳＴ８）によるチェックサム値と、ＳＵＭ番地の記憶値とが一致する場合には、上記したステップＳＴ１０の処理に移行することになる。

続いて、上記したメイン処理を中断させて、２ｍＳ毎に開始されるタイマ割込み処理プログラム（図１０）を説明する。タイマ割込みが生じると、ＣＰＵのレジスタを保存することなく、直ちに電源監視処理が実行される（ＳＴ２０）。これは、タイマ割込み処理が起動されるタイミングが、ステップＳＴ１３の直後に固定されているためである。

電源監視処理（ＳＴ２０）では、電源基板２０から供給されている電圧降下信号のレベルを判定し、異常レベルであれば、バックアップフラグＢＡＫＦＬＧを５ＡＨに設定し、チェックサム値を算出して、ＳＵＭ番地に記憶した上で、電源が遮断されるのを待つ。

このような電源監視処理（ＳＴ２０）が終わると、各遊技動作の時間を管理しているタイマについて、タイマ減算処理を実行する（ＳＴ２１）。ここで減算されるタイマは、主として、電動チューリップや大入賞口の開放時間やその他の遊技演出時間を管理するために使用される。

なお、この実施例では、プログラム処理による抽選処理が存在せず、当り抽選や大当り抽選に使用する乱数値ＲＮＤは、乱数生成回路ＧＮＲで自動生成されるので、プログラム処理による乱数値ＲＮＤの更新処理や、これに類する処理は存在しない。

続いて、図柄始動口１５や大入賞口１６の入賞検出スイッチを含む各種スイッチ類のＯＮ／ＯＦＦ信号が入力され、ワーク領域にＯＮ／ＯＦＦ信号レベルや、その立上り状態が記憶される（ＳＴ２２）。

そして、入賞検出スイッチの何れか一以上がＯＮ状態であれば、その入賞スイッチ信号ＳＧの立下りエッジ後に、乱数生成回路ＧＮＲの判定結果レジスタＡＮｉの値を取得して記憶する（ＳＴ２３）。なお、通常状態のゲーム中であれば、判定結果レジスタＡＮ０の値を取得し、確変状態のゲーム中であれば、判定結果レジスタＡＮ１の値を取得し、取得結果をメモリの所定領域に保存する（ＳＴ２３）。この実施例では、判定結果レジスタＡＮｉの保存値は、普通図柄抽選や特別図柄抽選の抽選結果に他ならない。

続いて、エラー管理処理を実行する（ＳＴ２４）。エラー管理処理は、遊技球の補給が停止したり、遊技球が詰まっていないかなど、機器内部に異常が生じていないかの判定を含んでいる。次に、払出制御部２４から受けた賞球計数信号に基づく管理処理を実行する（ＳＴ２５）。

続いて、普通図柄処理を行う（ＳＴ２６）。普通図柄処理とは、電動チューリップなど、普通電動役物を作動させるか否かの判定を意味する。具体的には、ステップＳＴ２３のスイッチ入力結果によって遊技球がゲートを通過していると判定された場合に、判定結果レジスタＡＮｉの記憶値を参照して、当選状態の記憶値であれば当り中の動作モードに変更する。また、当り中となれば、電動チューリップなど、普通電動役物の作動に向けた処理を行う。

続いて、特別図柄処理を行う（ＳＴ２７）。特別図柄処理とは、大入賞口１６など特別電動役物を作動させるか否かの判定である。具体的には、入賞スイッチ信号ＳＧが立上ったと判定される場合には、判定結果レジスタＡＮｉの記憶値を参照して、当選状態の記憶値であれば大当り中の動作モードに変更する。また、大当り中となれば、大入賞口など種特別電動役物の作動に向けた処理を行う。

このような特別図柄処理（ＳＴ２７）の後、主制御部２１で管理するＬＥＤについて点灯動作を進行させると共に（ＳＴ２８）、電動チューリップや大入賞口などの開閉動作を実現するソレノイド駆動処理を実行した後（ＳＴ２９）、ＣＰＵを割込み許可状態ＥＩに戻してタイマ割込みを終える（ＳＴ３０）。その結果、割込み処理ルーチンからメイン処理の無限ループ処理（図７）に戻り、ステップＳＴ１５の処理が実行される。

以上、第一実施例について詳細に説明したが、具体的な回路構成は適宜に変更可能である。例えば、図５に示す回路構成では、入賞スイッチ信号ＳＧを、乱数生成回路ＧＮＲ及び入力ポートＩＮＰに重複して供給しているが、必ずしも限定されない。

例えば、コントロールレジスタ４６に、ＯＮ状態のスイッチ信号ＳＷｉや、これに対応する判定結果レジスタＡＮｉの動作完了状態（status）を示すステイタス・レジスタＦＲを設ければ（図１１参照）、ＣＰＵがステイタス・レジスタＦＲを参照することで（ＳＴ２２）、何れのスイッチ信号がＯＮ状態で、これに対応する判定結果レジスタＡＮｉが動作完了状態であることを把握することができる。

そこで、ＣＰＵは、必要な判定結果レジスタＡＮｉをアクセスすることで（ＳＴ２３）、当否判定結果データを取得することができる。図１１は、そのような回路構成を示すブロック図である。

また、上記の実施例では、専ら、弾球遊技機への適用例を説明したが、例えば、スロットマシンように、抽選処理に関係するスイッチ信号ＳＧが単一で、抽選処理に使用する抽選値Ｈｉｔの個数が多い場合には、図１２のような構成が好ましい。

図１２の回路構成では、単一のスタートレバー信号ＳＧが、３つのラッチレジスタＬＲ０〜ＬＲ２に供給されており、各ラッチレジスタＬＲ０〜ＬＲ２には、同じ乱数値ＲＮＤが取得される。そして、スタートレバー信号ＳＧが立上った後、３つの当否判定回路ＤＪ０〜ＤＪ２が機能して、各々、８個の抽選値（＝上限判定値ＲＨｉ＋下限判定値ＲＬｉ）と、乱数値ＲＮＤとの対比処理を実行するので、ＣＰＵの処理を経ることなく、２４回の抽選処理を一気に終えることができる。すなわち、２４区画された当選範囲（第一階層）についての当否判定を、プログラム処理を経ることなく終えることができる。

なお、当選範囲を多層構造に設定すれば、２４区画を超える任意の当選区画（２４×Ｎ）を設けることができ、このような場合には、２４区画の何れかに当選した場合に、その当選区画における第二階層の抽選処理を実行すれば良い。この場合、第二階層の抽選処理は、ＣＰＵが実行したのでも良く、もし、乱数値ＲＮＤが必要な場合には、ＣＰＵが、ラッチレジスタＬＲｉをアクセスできる回路構成とすれば良い。

また、このような構成を採る場合に、遊技者に有利な当選確率の高い遊技状態では、第一階層の抽選処理結果を採用し、通常の遊技状態では、第一階層の抽選処理結果を踏まえた、第二階層の抽選処理結果を採用したのでも良い。また、判定値レジスタＲＨｉ，ＲＬｉの抽選値を、ＣＰＵが書換えることができる構成すれば、当選確率が異なる遊技状態に応じて、これに対応する異なる抽選値を使用することもできる。

また、上記の各実施例では、複数個の当否判定回路が設けられているが、これを単一個にするのも好適である。図１３は、このような回路例であり、単一の当否判定回路ＤＪにおいて、上限判定値ＲＨｉ及び下限判定値ＲＬｉと、乱数値ＲＮＤとの対比処理がＮ回実行される。

但し、この回路構成では、３個のスイッチ信号について、同じ当否判定回路ＤＪと同じ判定結果レジスタＡＮが機能するので、判定結果レジスタＡＮのＮビット値が、どのスイッチ信号についての判定結果であるかを規定するステイタス・レジスタＦＲが必要となる。

また、乱数生成回路ＧＲＮの構成についても適宜に変更可能である。例えば、上記の実施例では、ハードウェア構成の乱数生成回路ＧＲＮを例示したが、低レベルのＤＳＰ(Digital Signal Processor)などを使用して乱数生成回路を構成しても良い。

図１４は、このような実施例を示すブロック図であり、全ての処理をハードウェア回路で実現する図５と比較すると、当否判定処理などを実行する専用プロセッサＰＲとが追加される点が相違する。その他の部分は、実質的に図５の場合と同じであり、この実施例では、専用プロセッサＰＲのプログラム処理も活用して、各部の機能を実現している。したがって、ハードウェア構成では不可能な複雑高度な処理も実現可能となる。なお、専用プロセッサＰＲを設けることに代えて、ワンチップマイコン２１ＡのＣＰＵコアが、必要なプログラム処理を実行する構成を採っても良い。

図１４の構成において、ステイタス・レジスタＦＧには、乱数生成回路ＧＮＲが所定のスイッチ信号ＳＷｉを受けたこと、及び、そのスイッチ信号ＳＷｉに対応して当否判定処理を実行し、その当否結果が、判定結果レジスタＡＮｉに格納されていることを示している。したがって、ＣＰＵは、定期的にステイタス・レジスタＦＧを参照することで、当否判定結果を取得することができる。なお、図１４の回路構成では、コントロールレジスタ４６に書込む制御パラメータに基づいて、３つの当否判定部ＤＪ０〜ＤＪ２のうち、使用するものと使用しないものを適宜に選択することができ、不要なプログラム処理の実行を解消することができる。

また、図１５に示すように、当否判定部と、上限判定値レジスタと下限判定値レジスタとを一組としても良い。このような構成は、弾球遊技機のように抽選処理の種類がそれほど多くない場合に有効である。なお、当否判定部はプログラム処理で実現されるので、判定値の個数Ｎは適宜であり、８以上又は８以下の個数が選択される。

このような場合には、１個の下限判定値ｍｉｎと、Ｎ個の判定値（ａ，ｂ，ｃ，・・・）とを使用するのでも良く、各判定値（ａ，ｂ，ｃ，・・・）は、乱数値ＲＮＤと時間順次に比較される。当選範囲は適宜に設定されるが、例えば、下限判定値ｍｉｎ≦乱数値ＲＮＤ＜判定値ａとなる場合には、対応する判定結果レジスタのビットａをセットして当選状態ａを示し、判定値ａ≦乱数値ＲＮＤ＜判定値ｂの場合には、対応する判定結果レジスタｂのビットをセットして当選状態ｂを示し、以下同様の処理を繰り返せば良い。

また、当選範囲を、例えば、ｍｉｎ≦ＲＮＤ＜ｍｉｎ＋ａ、ｍｉｎ＋ａ≦ＲＮＤ＜ｍｉｎ＋ａ＋ｂ、ｍｉｎ＋ａ＋ｂ≦ＲＮＤ＜ｍｉｎ＋ａ＋ｂ＋ｃと設定すれば、判定値ａ，ｂ，ｃが、当選状態ａ〜ｃの各当選確率を示すことになる。すなわち、各当選率は、ａ／６５５３６，ｂ／６５５３６，ｃ／６５５３６となるので、例えば、通常状態のゲーム時の大当り抽選値としてａ＝３００とし、確変状態のゲーム時の大当り抽選値としてｂ＝２７００とし、（普通図柄抽選処理に関する）小当り抽選値として、ｃ＝２００とすれば、弾球遊技機における抽選処理を一気に終えることができる。なお、各抽選値ａ〜ｃを必要時にＣＰＵが書込む構成を採っても良い。

また、図１６のように、複数の判定値を有する複数群の判定値グループを設けておき、その何れかの判定値群を選択的に使用するのも好適である。そして、使用する判定値群は、遊技状態の推移や、当選確率などに関する設定値などに基づいて、適宜に変更される。

ＧＭ遊技機
ＳＧスイッチ信号
２１主制御手段
ＧＮＲ乱数生成手段
２１Ａ単一の電子素子
４２カウンタ手段
ＬＲｉ保持手段
ＤＪ単一の判定回路

Claims

所定のスイッチ信号に起因して抽選処理を実行し、抽選結果に対応した遊技制御動作を実行する遊技機であって、
抽選処理を含んだ遊技制御動作を実行する主制御手段は、
制御プログラムや固定データを不揮発的に記憶するＲＯＭと、作業データを揮発的に記憶するＲＡＭと、前記スイッチ信号を受けて乱数値を生成する乱数生成手段と、乱数生成手段が生成した乱数値に基づいて抽選処理を実行するＣＰＵと、が内蔵された単一の電子素子を有して構成され、
前記乱数生成手段は、クロック信号を受ける毎に所定の数値範囲内で更新動作を行うカウンタ手段と、前記スイッチ信号が所定方向に変化したことに対応して、カウンタ手段の出力値に基づく数値を乱数値として記憶する複数個の保持手段と、保持手段が保持する複数個の乱数値と、予め設定されている抽選値とを、スイッチ信号の変化に基づいて対比し、その対比結果を記憶する単一の判定手段とを有して構成されていることを特徴とする遊技機。
判定手段による対比処理の起因となるスイッチ信号を特定する情報を記憶する記憶手段を設けた請求項１に記載の遊技機。
前記判定手段は、保持手段毎に異なる抽選値が使用可能に構成されている請求項１又は２に記載の遊技機。
前記抽選値は、異なる保持手段に対して共通的に使用される請求項１又は２に記載の遊技機。
前記抽選値は、当選範囲を規定する上限値と下限値とで構成されている請求項１〜４の何れかに記載の遊技機。
前記乱数生成手段には、
上限値と下限値とで構成された複数組の抽選値が、予め固定的に設定されている請求項１〜５の何れかに記載の遊技機。
前記抽選値は、ＣＰＵの処理に基づいて変更可能に構成されている請求項１〜５の何れかに記載の遊技機。
前記スイッチ信号が所定方向に変化すると、保持手段が保持する乱数値と、複数組の抽選値とが、順番に対比され、その対比結果が１ビットずつ記憶されるよう構成されている請求項１〜７の何れかに記載の遊技機。
前記乱数生成手段は、弾球遊技機に使用され、その遊技状態毎に異なる抽選値が使用される請求項１〜８の何れかに記載の遊技機。
前記乱数生成手段は、スロットマシンに使用され、その遊技状態毎に異なる抽選値が使用され、
異なる抽選値は、上限値と下限値とで構成された複数組で各々構成されている請求項１〜８の何れかに記載の遊技機。
前記乱数生成手段は、ＣＰＵとは独立して動作する専用プロセッサが搭載されて構成され、
前記判定手段は、プログラム処理によって実現されている請求項１〜１０の何れかに記載の遊技機。
前記判定手段は、論理回路動作によって実現されている請求項１〜１０の何れかに記載の遊技機。