JP2016013649A - Ink jet head unit, and control method of ink jet head - Google Patents

Ink jet head unit, and control method of ink jet head Download PDF

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Abstract

PROBLEM TO BE SOLVED: To save power of a device while maintaining a frequency of a clock signal constant.SOLUTION: An ink jet head unit includes: a control circuit which controls an ink jet head; a drive information output circuit which outputs drive information for driving an ink jet head; and a clock control circuit which outputs a clock signal to the control circuit. The clock control circuit outputs the clock signal only when the drive information is output from the drive information output circuit. The drive information includes information on an image to be printed by the ink jet head.

Description

本発明の実施形態は、インクジェットヘッドユニット、及びインクジェットヘッドの制御方法に関する。   Embodiments described herein relate generally to an inkjet head unit and an inkjet head control method.

インクジェット記録装置を構成する機器の制御は、クロック信号を基準として行われるのが一般的である。このため、インクジェットヘッドの制御回路などには、常時クロック信号が供給されている。したがって、インクジェット記録装置が長期間にわたって待機中になると、クロック信号の供給が継続し、待機時間に消費される電力量が増加してしまう。   In general, control of devices constituting the ink jet recording apparatus is performed based on a clock signal. For this reason, a clock signal is always supplied to the control circuit of the inkjet head. Therefore, when the inkjet recording apparatus is on standby for a long period of time, the supply of the clock signal is continued and the amount of power consumed during the standby time increases.

装置の待機時間中に消費する電力を抑えて、省電力化を図るためには、例えば、クロック信号の周波数を分周することが考えられる（例えば、特許文献１参照）。しかしながら、クロック信号の周波数を分周するには、ソフトウエアによる制御が必要になる。また、クロック信号の周波数が低くなると、インクジェット記録装置を構成する各機器の動作タイミングの調整が困難になることも考えられる。   In order to save power while reducing the power consumed during the standby time of the apparatus, for example, it is conceivable to divide the frequency of the clock signal (see, for example, Patent Document 1). However, control by software is required to divide the frequency of the clock signal. Further, when the frequency of the clock signal is lowered, it may be difficult to adjust the operation timing of each device constituting the ink jet recording apparatus.

特開２０１４−７６５５３号公報JP 2014-76553 A

本発明は、クロック信号の周波数を一定に維持しつつ、装置の省電力化を図ることを目的とする。   An object of the present invention is to reduce the power consumption of the apparatus while keeping the frequency of the clock signal constant.

上記課題を解決するため、本実施形態に係るインクジェットヘッドユニットは、インクジェットヘッドを制御する制御回路と、制御回路へインクジェットを駆動するための駆動情報を出力する駆動情報出力回路と、制御回路へクロック信号を出力するクロック制御回路と、を備え、クロック制御回路は、駆動情報出力回路から駆動情報が出力されたときに、クロック信号を出力する。   In order to solve the above problems, an inkjet head unit according to this embodiment includes a control circuit that controls the inkjet head, a drive information output circuit that outputs drive information for driving the inkjet to the control circuit, and a clock to the control circuit. A clock control circuit that outputs a signal, and the clock control circuit outputs a clock signal when drive information is output from the drive information output circuit.

第１の実施形態に係るインクジェット記録装置のブロック図である。1 is a block diagram of an ink jet recording apparatus according to a first embodiment. 制御装置のブロック図である。It is a block diagram of a control apparatus. 駆動制御回路のブロック図である。It is a block diagram of a drive control circuit. 駆動制御回路のタイミングチャートである。It is a timing chart of a drive control circuit. 駆動制御回路のタイミングチャートである。It is a timing chart of a drive control circuit. 第２の実施形態に係るインクジェット記録装置を構成する駆動制御回路のブロック図である。It is a block diagram of the drive control circuit which comprises the inkjet recording device which concerns on 2nd Embodiment. 駆動制御回路のタイミングチャートである。It is a timing chart of a drive control circuit.

《第１の実施形態》
以下、第１の実施形態を、図面を用いて説明する。図１は、本実施形態に係るインクジェット記録装置１のブロック図である。 << First Embodiment >>
The first embodiment will be described below with reference to the drawings. FIG. 1 is a block diagram of an ink jet recording apparatus 1 according to the present embodiment.

図１に示されるように、インクジェット記録装置１は、制御装置１０、ヘッドユニット５０、制御装置１０に接続されるコンピュータ１００を備えている。このコンピュータ１００は、例えば、パーソナルコンピュータである。インクジェット記録装置１によって、印刷される画像の画像データＤＰ１は、コンピュータ１００を介して、外部から取り込まれる。   As shown in FIG. 1, the inkjet recording apparatus 1 includes a control device 10, a head unit 50, and a computer 100 connected to the control device 10. The computer 100 is, for example, a personal computer. Image data DP1 of an image to be printed by the inkjet recording apparatus 1 is taken in from the outside via the computer 100.

図２は、制御装置１０のブロック図である。制御装置１０は例えばマイクロコンピュータであり、ＣＰＵ（Central Processing Unit）１０ａ、主記憶部１０ｂ、補助記憶部１０ｃ、インタフェース部１０ｄ、及び上記各部を相互に接続するシステムバス１０ｅを有している。   FIG. 2 is a block diagram of the control device 10. The control device 10 is, for example, a microcomputer, and includes a CPU (Central Processing Unit) 10a, a main storage unit 10b, an auxiliary storage unit 10c, an interface unit 10d, and a system bus 10e that interconnects the above units.

ＣＰＵ１０ａは、補助記憶部１０ｃに記憶されているプログラムに従って、所定の処理を実行する。本実施形態では、設定データＤＲ１、画像データＤＰ１を補助記憶部１０ｃから読みだして、ヘッドユニット５０へ出力する。また、ＣＰＵ１０ａは、図４及び図５に示されるように、クロック信号ＣＬＫ１を、ヘッドユニット５０へ出力する。   The CPU 10a executes a predetermined process according to a program stored in the auxiliary storage unit 10c. In the present embodiment, the setting data DR1 and the image data DP1 are read from the auxiliary storage unit 10c and output to the head unit 50. Further, the CPU 10a outputs a clock signal CLK1 to the head unit 50 as shown in FIGS.

なお、クロック信号ＣＬＫ１は、駆動制御回路７０及びインクジェットヘッド６０の動作タイミングを規定するための基準信号である。また、設定データＤＲ１は、インクジェットヘッド６０を構成する駆動ＩＣのレジスタの設定に必要なデータである。   The clock signal CLK1 is a reference signal for defining the operation timing of the drive control circuit 70 and the inkjet head 60. The setting data DR1 is data necessary for setting the register of the driving IC that constitutes the inkjet head 60.

主記憶部１０ｂは、ＲＡＭ（Random Access Memory）等を含んで構成されている。この主記憶部１０ｂは、ＣＰＵ１０ａの作業領域として用いられる。   The main storage unit 10b includes a RAM (Random Access Memory) and the like. The main storage unit 10b is used as a work area for the CPU 10a.

補助記憶部１０ｃは、ＲＯＭ（Read Only Memory）、半導体メモリ等の不揮発性メモリを含んで構成されている。この補助記憶部１０ｃには、ＣＰＵ１０ａに実行されるプログラムや、印刷の準備をするための設定データＤＲ１が記憶されている。また、コンピュータ１００から出力される画像データＤＰ１が一時的に記憶される。   The auxiliary storage unit 10c includes a nonvolatile memory such as a ROM (Read Only Memory) and a semiconductor memory. The auxiliary storage unit 10c stores a program executed by the CPU 10a and setting data DR1 for preparing for printing. Further, image data DP1 output from the computer 100 is temporarily stored.

インタフェース部１０ｄは、例えば、シリアルインタフェース、及びＬＡＮインタフェースなどを有している。コンピュータ１００、及びヘッドユニット５０は、インタフェース部１０ｄを介して、ＣＰＵ１０ａに接続される。   The interface unit 10d has, for example, a serial interface and a LAN interface. The computer 100 and the head unit 50 are connected to the CPU 10a via the interface unit 10d.

図１に示されるように、ヘッドユニット５０は、インクジェットヘッド６０、及び駆動制御回路７０を有している。   As shown in FIG. 1, the head unit 50 includes an inkjet head 60 and a drive control circuit 70.

図３は、駆動制御回路７０のブロック図である。駆動制御回路７０は、制御装置１０から出力される設定データＤＲ１、画像データＤＰ１、クロック信号ＣＬＫ１などに基づいて、インクジェットヘッド６０を駆動する。図３に示されるように、駆動制御回路７０は、転送クロック生成回路８１、タイミング信号生成回路８２、設定データ転送回路８３、画像データ転送回路８４、設定データ転送制御回路８５、画像データ転送制御回路８６、マルチプレクサ８７、クロック制御回路８８、交直変換回路８９、及び電源制御回路９０を有している。なお、設定データ転送制御回路８５及び画像データ転送制御回路８６を合わせて駆動情報出力回路と定義する。   FIG. 3 is a block diagram of the drive control circuit 70. The drive control circuit 70 drives the inkjet head 60 based on the setting data DR1, the image data DP1, the clock signal CLK1, and the like output from the control device 10. As shown in FIG. 3, the drive control circuit 70 includes a transfer clock generation circuit 81, a timing signal generation circuit 82, a setting data transfer circuit 83, an image data transfer circuit 84, a setting data transfer control circuit 85, and an image data transfer control circuit. 86, a multiplexer 87, a clock control circuit 88, an AC / DC conversion circuit 89, and a power supply control circuit 90. The setting data transfer control circuit 85 and the image data transfer control circuit 86 are collectively defined as a drive information output circuit.

転送クロック生成回路８１は、制御装置１０から出力されるクロック信号ＣＬＫ１を受信する。そして、受信したクロック信号ＣＬＫ１を、設定データ転送回路８３、画像データ転送回路８４、設定データ転送制御回路８５、画像データ転送制御回路８６、及びクロック制御回路８８へ出力する。なお、転送クロック生成回路８１は、受信したクロック信号ＣＬＫ１を分周或いは逓倍して、上記各回路へ転送することとしてもよい。   The transfer clock generation circuit 81 receives the clock signal CLK1 output from the control device 10. The received clock signal CLK1 is output to the setting data transfer circuit 83, the image data transfer circuit 84, the setting data transfer control circuit 85, the image data transfer control circuit 86, and the clock control circuit 88. The transfer clock generation circuit 81 may divide or multiply the received clock signal CLK1 and transfer it to the above circuits.

タイミング信号生成回路８２は、例えば、図４及び図５に示されるように、周期的にハイレベルとなるパルス信号を、タイミング信号ＳＴとして設定データ転送制御回路８５、及び画像データ転送制御回路８６へ出力する。   For example, as shown in FIGS. 4 and 5, the timing signal generation circuit 82 uses a pulse signal that periodically becomes a high level as a timing signal ST to the setting data transfer control circuit 85 and the image data transfer control circuit 86. Output.

図３に戻り、設定データ転送回路８３は、受信したデータを順次出力するＦＩＦＯ（First-In First-Out）回路である。この設定データ転送回路８３は、制御装置１０から出力される設定データＤＲ１を順次受信する。そして、受信した設定データＤＲ１を、クロック信号ＣＬＫ１に同期させて、順次設定データ転送制御回路８５へ出力する。   Returning to FIG. 3, the setting data transfer circuit 83 is a first-in first-out (FIFO) circuit that sequentially outputs received data. The setting data transfer circuit 83 sequentially receives setting data DR1 output from the control device 10. The received setting data DR1 is sequentially output to the setting data transfer control circuit 85 in synchronization with the clock signal CLK1.

画像データ転送回路８４も、設定データ転送回路８３と同様に、受信したデータを順次出力するＦＩＦＯ（First-In First-Out）回路である。この画像データ転送回路８４は、制御装置１０から出力される画像データＤＰ１を順次受信する。そして、受信した画像データＤＰ１を、クロック信号ＣＬＫ１に同期させて、順次画像データ転送制御回路８６へ出力する。   Similarly to the setting data transfer circuit 83, the image data transfer circuit 84 is also a FIFO (First-In First-Out) circuit that sequentially outputs received data. The image data transfer circuit 84 sequentially receives the image data DP1 output from the control device 10. The received image data DP1 is sequentially output to the image data transfer control circuit 86 in synchronization with the clock signal CLK1.

設定データ転送制御回路８５は、設定データＤＲ１を受信する。そして、設定データ転送制御回路８５は、図４に示されるように、タイミング信号ＳＴが立ち上がると、設定データＤＲ１を予め設定された大きさに分割し、クロック信号ＣＬＫ１に同期させて、設定データＤＲ２として出力する。また、設定データ転送制御回路８５は、設定データＤＲ２を出力しているときにハイレベルになるトリガ信号ＳＴ１を出力する。   The setting data transfer control circuit 85 receives the setting data DR1. Then, as shown in FIG. 4, when the timing signal ST rises, the setting data transfer control circuit 85 divides the setting data DR1 into a preset size, and synchronizes with the clock signal CLK1 to set the setting data DR2. Output as. Further, the setting data transfer control circuit 85 outputs a trigger signal ST1 that becomes high level when outputting the setting data DR2.

画像データ転送制御回路８６は、画像データＤＰ１を受信する。そして、画像データ転送制御回路８６は、図５に示されるように、タイミング信号ＳＴが立ち上がると、画像データＤＰ１を予め設定された大きさに分割し、クロック信号ＣＬＫ１に同期させて、画像データＤＰ２として出力する。また、画像データ転送制御回路８６は、画像データＤＰ２を出力しているときにハイレベルになるトリガ信号ＳＴ２を出力する。   The image data transfer control circuit 86 receives the image data DP1. Then, as shown in FIG. 5, when the timing signal ST rises, the image data transfer control circuit 86 divides the image data DP1 into a preset size, and synchronizes with the clock signal CLK1 to generate the image data DP2. Output as. Further, the image data transfer control circuit 86 outputs a trigger signal ST2 that becomes high level when outputting the image data DP2.

マルチプレクサ８７は、設定データ転送制御回路８５から出力される設定データＤＲ２と、画像データ転送制御回路８６から出力される画像データＤＰ２を、選択的にインクジェットヘッド６０へ出力する。これにより、予め設定されたタイミングで、インクジェットヘッド６０へ、設定データＤＲ２、及び画像データＤＰ２が出力される。   The multiplexer 87 selectively outputs the setting data DR2 output from the setting data transfer control circuit 85 and the image data DP2 output from the image data transfer control circuit 86 to the inkjet head 60. Thereby, the setting data DR2 and the image data DP2 are output to the inkjet head 60 at a preset timing.

クロック制御回路８８は、設定データ転送制御回路８５から出力されるトリガ信号ＳＴ１と、画像データ転送制御回路８６から出力されるトリガ信号ＳＴ２をモニタし、図４及び図５に示されるように、トリガ信号ＳＴ１、又はトリガ信号ＳＴ２がハイレベルになったときに、クロック信号ＣＬＫ１と周期が等しいクロック信号ＣＬＫ２を、インクジェットヘッド６０へ出力する。   The clock control circuit 88 monitors the trigger signal ST1 output from the setting data transfer control circuit 85 and the trigger signal ST2 output from the image data transfer control circuit 86. As shown in FIGS. When the signal ST1 or the trigger signal ST2 becomes high level, the clock signal CLK2 having the same period as the clock signal CLK1 is output to the inkjet head 60.

これにより、インクジェットヘッド６０へ、設定データＤＲ２、及び画像データＤＰ２が出力されるときに限り、クロック信号ＣＬＫ２が出力される。   Accordingly, the clock signal CLK2 is output only when the setting data DR2 and the image data DP2 are output to the inkjet head 60.

交直変換回路８９は、商用電源に接続されている。そして、商用電源からの電力を直流に変換して、電源制御回路９０へ出力する。電源制御回路９０は、インクジェットヘッド６０で印刷が行われる際に、図４及び図５に示されるように、当該インクジェットヘッド６０へ電力Ｐｄｃを供給する。   The AC / DC conversion circuit 89 is connected to a commercial power source. Then, the electric power from the commercial power supply is converted into a direct current and output to the power supply control circuit 90. The power supply control circuit 90 supplies power Pdc to the inkjet head 60 as shown in FIGS. 4 and 5 when printing is performed by the inkjet head 60.

インクジェットヘッド６０は、ピエゾ素子が用いられるピエゾ方式のインクジェットヘッドである。インクジェットヘッド６０は、ピエゾ素子を駆動する駆動ＩＣからなる制御回路と、複数のノズルと、それぞれのノズルにインクを循環させるための流路を有している。インクジェットヘッド６０については、特開２００９−２０２４７５号公報に、構造や製造方法が詳細に開示されている。   The ink-jet head 60 is a piezo-type ink-jet head in which a piezo element is used. The ink jet head 60 has a control circuit including a drive IC that drives a piezo element, a plurality of nozzles, and a flow path for circulating ink to each nozzle. Regarding the ink-jet head 60, Japanese Patent Application Laid-Open No. 2009-202475 discloses a structure and a manufacturing method in detail.

次に、上述したインクジェット記録装置１の動作について説明する。前提として、コンピュータ１００には、インクジェット記録装置１のユーザによって、画像データＤＰ１がダウロードされているものとする。この画像データＤＰ１としては、文書作成ソフトなどのテキスト情報や、画像作成ソフトなどの画像情報が考えられる。   Next, the operation of the inkjet recording apparatus 1 described above will be described. It is assumed that the image data DP1 is downloaded to the computer 100 by the user of the inkjet recording apparatus 1. The image data DP1 may be text information such as document creation software or image information such as image creation software.

ユーザによって、コンピュータ１００に印刷開始指令が入力されると、画像データＤＰ１が、制御装置１０に出力される。   When a user inputs a print start command to the computer 100, the image data DP1 is output to the control device 10.

制御装置１０は、画像データＤＰ１を受信すると、ヘッドユニット５０を構成する駆動制御回路７０に、設定データＤＲ１、及び画像データＤＰ１を、クロック信号ＣＬＫ１に同期させて出力する。   When receiving the image data DP1, the control device 10 outputs the setting data DR1 and the image data DP1 to the drive control circuit 70 constituting the head unit 50 in synchronization with the clock signal CLK1.

設定データＤＲ１は、設定データ転送回路８３を経由して、設定データ転送制御回路８５へ出力される。設定データＤＲ１は、設定データ転送制御回路８５によって、所定の大きさに分割される。そして、設定データＤＲ１は、図４に示されるように、設定データＤＲ２として、タイミング信号ＳＴの立ち上がりに同期して出力される。設定データ転送制御回路８５から出力された設定データＤＲ２は、マルチプレクサ８７を介して、インクジェットヘッド６０へ出力される。   The setting data DR1 is output to the setting data transfer control circuit 85 via the setting data transfer circuit 83. The setting data DR1 is divided into a predetermined size by the setting data transfer control circuit 85. As shown in FIG. 4, the setting data DR1 is output as the setting data DR2 in synchronization with the rising edge of the timing signal ST. The setting data DR2 output from the setting data transfer control circuit 85 is output to the inkjet head 60 via the multiplexer 87.

設定データＤＲ２が出力されているときには、トリガ信号ＳＴ１がハイレベルとなり、クロック制御回路８８からは、クロック信号ＣＬＫ２が、インクジェットヘッド６０へ出力される。   When the setting data DR2 is output, the trigger signal ST1 is at a high level, and the clock signal CLK2 is output from the clock control circuit 88 to the inkjet head 60.

インクジェットヘッド６０では、クロック信号ＣＬＫ２を基準信号として、設定データＤＲ２が受信される。そして、インクジェットヘッド６０を構成する駆動ＩＣのレジスタの設定が行われる。   The inkjet head 60 receives the setting data DR2 using the clock signal CLK2 as a reference signal. Then, the setting of the register of the driving IC constituting the inkjet head 60 is performed.

設定データＤＲ２が出力されていない場合には、トリガ信号ＳＴ１がローレベルとなるため、クロック制御回路８８からのクロック信号ＣＬＫ２の出力が停止する。   When the setting data DR2 is not output, since the trigger signal ST1 is at a low level, the output of the clock signal CLK2 from the clock control circuit 88 is stopped.

一方、画像データＤＰ１は、画像データ転送回路８４を経由して、画像データ転送制御回路８６へ出力される。画像データＤＰ１は、画像データ転送制御回路８６によって、所定の大きさに分割される。そして、画像データＤＰ１は、図５に示されるように、画像データＤＰ２として、タイミング信号ＳＴの立ち上がりに同期して出力される。画像データ転送制御回路８６から出力された画像データＤＰ２は、マルチプレクサ８７を介して、インクジェットヘッド６０へ出力される。   On the other hand, the image data DP 1 is output to the image data transfer control circuit 86 via the image data transfer circuit 84. The image data DP1 is divided into a predetermined size by the image data transfer control circuit 86. As shown in FIG. 5, the image data DP1 is output as image data DP2 in synchronization with the rising edge of the timing signal ST. The image data DP2 output from the image data transfer control circuit 86 is output to the inkjet head 60 via the multiplexer 87.

画像データＤＰ２が出力されているときには、トリガ信号ＳＴ２がハイレベルとなり、クロック制御回路８８からは、クロック信号ＣＬＫ２が、インクジェットヘッド６０へ出力される。   When the image data DP2 is output, the trigger signal ST2 is at a high level, and the clock control circuit 88 outputs the clock signal CLK2 to the inkjet head 60.

インクジェットヘッド６０では、クロック信号ＣＬＫ２を基準信号として、画像データＤＰ２が受信される。そして、この画像データＤＰ２に基づいた印刷が実行される。   The inkjet head 60 receives the image data DP2 using the clock signal CLK2 as a reference signal. Then, printing based on the image data DP2 is executed.

画像データＤＰ２が出力されていない場合には、トリガ信号ＳＴ２がローレベルとなるため、クロック制御回路８８からのクロック信号ＣＬＫ２の出力が停止する。   When the image data DP2 is not output, the trigger signal ST2 is at a low level, and the output of the clock signal CLK2 from the clock control circuit 88 is stopped.

以上説明したように、本実施形態では、図４に示されるように、インクジェットヘッド６０へ、設定データＤＲ２が出力されるとき、或いは、図５に示されるように、インクジェットヘッド６０へ、画像データＤＰ２が出力されるときに限り、インクジェットヘッド６０へクロック信号ＣＬＫ２が供給される。   As described above, in the present embodiment, as shown in FIG. 4, when the setting data DR2 is output to the ink jet head 60, or as shown in FIG. 5, image data is sent to the ink jet head 60. The clock signal CLK2 is supplied to the inkjet head 60 only when DP2 is output.

このため、インクジェット記録装置１の待機中に、インクジェットヘッド６０へ、クロック信号が供給されることがなくなる。したがって、インクジェット記録装置１の待機中に消費される電力を削減することが可能となる。   For this reason, the clock signal is not supplied to the inkjet head 60 while the inkjet recording apparatus 1 is on standby. Therefore, it is possible to reduce the power consumed while the inkjet recording apparatus 1 is on standby.

《第２の実施形態》
次に、第２の実施形態について説明する。第１の実施形態と同一又は同等の構成については、同等の符号を用いるとともに、その説明を省略する。 << Second Embodiment >>
Next, a second embodiment will be described. About the structure which is the same as that of 1st Embodiment, or equivalent, while using an equivalent code | symbol, the description is abbreviate | omitted.

図６は、第２の実施形態に係る駆動制御回路７０のブロック図である。図６に示されるように、第２の実施形態に係る駆動制御回路７０は、電源制御回路９０が、電力Ｐｄｃの監視結果を示すステータス信号ＳＳを出力する点で、第１の実施形態に係る駆動制御回路７０と相違している。   FIG. 6 is a block diagram of the drive control circuit 70 according to the second embodiment. As shown in FIG. 6, the drive control circuit 70 according to the second embodiment is related to the first embodiment in that the power supply control circuit 90 outputs a status signal SS indicating the monitoring result of the power Pdc. This is different from the drive control circuit 70.

本実施形態に係る電源制御回路９０は、電源制御回路９０の出力端の電圧を監視する。そして、電源制御回路９０は、出力端の電圧が閾値Ｔｈより大きい場合にハイレベルとなり、出力端の電圧が閾値以下の場合にローレベルとなるステータス信号ＳＳを、マルチプレクサ８７、及びクロック制御回路８０へ出力する。   The power supply control circuit 90 according to the present embodiment monitors the voltage at the output terminal of the power supply control circuit 90. The power supply control circuit 90 outputs a status signal SS that is high when the voltage at the output terminal is greater than the threshold Th and low when the voltage at the output terminal is less than or equal to the threshold, and the multiplexer 87 and the clock control circuit 80. Output to.

図７に示されるように、マルチプレクサ８７は、ステータス信号ＳＳがローレベルになると、設定データＤＲ２、及び画像データＤＰ２の出力を停止する。また、クロック制御回路８８は、クロック信号ＣＬＫ２の出力を停止する。   As shown in FIG. 7, when the status signal SS becomes low level, the multiplexer 87 stops outputting the setting data DR2 and the image data DP2. Further, the clock control circuit 88 stops outputting the clock signal CLK2.

以上説明したように、本実施形態では、図７に示されるように、インクジェットヘッド６０へ供給される電力に異常が生じたときには、設定データＤＲ２、及び画像データＤＰ２の出力と、クロック信号ＣＬＫ２の出力が停止する。これにより、不安点な電源事情の下で、インクジェットヘッド６０が稼働することを回避させることができる。   As described above, in this embodiment, as shown in FIG. 7, when an abnormality occurs in the power supplied to the inkjet head 60, the output of the setting data DR2 and the image data DP2 and the clock signal CLK2 Output stops. Thereby, it is possible to avoid the operation of the inkjet head 60 under uneasy power supply circumstances.

したがって、インクジェット記録装置１の待機中に消費される電力を削減するとともに、インクジェットヘッド６０を安定して制御することが可能となる。   Accordingly, it is possible to reduce the power consumed during the standby of the inkjet recording apparatus 1 and to stably control the inkjet head 60.

以上、本発明の実施形態について説明したが、本発明は上記実施形態によって限定されるものではない。例えば、上記実施形態では、設定データＤＲ１が分割されることにより生成された設定データＤＲ２が、インクジェットヘッド６０へ出力されることとした。これに限らず、インクジェットヘッド６０の仕様によっては、設定データＤＲ１を分割することなく、インクジェットヘッド６０へ出力することとしてもよい。   As mentioned above, although embodiment of this invention was described, this invention is not limited by the said embodiment. For example, in the above embodiment, the setting data DR2 generated by dividing the setting data DR1 is output to the inkjet head 60. Not limited to this, depending on the specifications of the inkjet head 60, the setting data DR1 may be output to the inkjet head 60 without being divided.

同様に、上記実施形態では、画像データＤＰ１が分割されることにより生成された画像データＤＰ２が、インクジェットヘッド６０へ出力されることとした。これに限らず、画像データＤＰ１を分割することなく、インクジェットヘッド６０へ出力することとしてもよい。   Similarly, in the above-described embodiment, the image data DP2 generated by dividing the image data DP1 is output to the inkjet head 60. Not limited to this, the image data DP1 may be output to the inkjet head 60 without being divided.

上記実施形態では、電源制御回路９０が、ステータス信号ＳＳを出力する場合について説明した。これに限らず、交直変換回路８９などの回路が、ステータス信号を出力することとしてもよい。   In the above embodiment, the case where the power supply control circuit 90 outputs the status signal SS has been described. However, the present invention is not limited to this, and a circuit such as the AC / DC conversion circuit 89 may output the status signal.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施しうるものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。   Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

５０ ヘッドユニット
６０ インクジェットヘッド
７０ 駆動制御回路
８０ クロック制御回路
８５ 設定データ転送制御回路
８６ 画像データ転送制御回路
８８ クロック制御回路 DESCRIPTION OF SYMBOLS 50 Head unit 60 Inkjet head 70 Drive control circuit 80 Clock control circuit 85 Setting data transfer control circuit 86 Image data transfer control circuit 88 Clock control circuit

Claims (5)

インクジェットヘッドを制御する制御回路へ、前記インクジェットヘッドを駆動するための駆動情報を出力する駆動情報出力回路と、
前記駆動情報出力回路から前記駆動情報が出力されたときに、前記制御回路へ、クロック信号を出力するクロック制御回路と、
を備えるインクジェットヘッドユニット。 A drive information output circuit for outputting drive information for driving the inkjet head to a control circuit for controlling the inkjet head;
A clock control circuit that outputs a clock signal to the control circuit when the drive information is output from the drive information output circuit;
An inkjet head unit comprising: 前記駆動情報出力回路は、
前記インクジェットヘッドによって形成される画像の画像データを出力する画像データ出力回路を有する請求項１に記載のインクジェットヘッドユニット。 The drive information output circuit includes:
The inkjet head unit according to claim 1, further comprising an image data output circuit that outputs image data of an image formed by the inkjet head. 前記駆動情報出力回路は、
前記制御回路のレジスタに記憶される設定情報を出力する設定情報出力回路を有する請求項１又は２に記載のインクジェットヘッドユニット。 The drive information output circuit includes:
The inkjet head unit according to claim 1, further comprising a setting information output circuit that outputs setting information stored in a register of the control circuit. 前記インクジェットヘッドへ電力を供給する電源制御回路を備え、
前記クロック制御回路は、前記電源制御回路から供給される電力が閾値以下になったときに、前記クロック信号の出力を停止する請求項１乃至３のいずれか一項に記載のインクジェットヘッドユニット。 A power control circuit for supplying power to the inkjet head;
4. The ink jet head unit according to claim 1, wherein the clock control circuit stops outputting the clock signal when the power supplied from the power supply control circuit falls below a threshold value. 5. インクジェットヘッドを制御する制御回路へ、前記インクジェットを駆動するための駆動情報を出力する工程と、
前記制御回路へ前記駆動情報が出力されたときに、前記制御回路へ、クロック信号を出力する工程と、
を含むインクジェットヘッドの制御方法。 Outputting drive information for driving the inkjet to a control circuit for controlling the inkjet head;
A step of outputting a clock signal to the control circuit when the drive information is output to the control circuit;
A method for controlling an inkjet head comprising:
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