JP2016012288A - 試験装置、試験プログラム、および試験方法 - Google Patents

Abstract

【課題】工数を低減しながら精度良くキャッシュ性能を試験できる。【解決手段】試験装置１は、ストレージ装置２に対するアクセス要求（Ｉ／Ｏ要求）を発行し、アクセス要求に対するレスポンスからストレージ装置２の性能評価試験をおこなう。制御部１ａは、第１アクセス要求３と、第２アクセス要求４と、第３アクセス要求５とを、それぞれ繰り返し並列にストレージ装置２に発行し、ストレージ装置２からのレスポンス時間７を記憶部１ｂに蓄積する。制御部１ａは、試験時間に発行されたアクセス要求を、１次キャッシュアクセス（Ｃ１）、２次キャッシュアクセス（Ｃ２）、またはキャッシュミスアクセス（ＣＭ）に分類する。【選択図】図１

Description

本発明は、試験装置、試験プログラム、および試験方法に関する。

ストレージ製品開発は、各機能が仕様通りに作られているかを確認するシステム評価工程を有する。システム評価工程の１つにキャッシュ評価工程があり、キャッシュ評価工程は、キャッシュによるＩ／Ｏ（Input／Output）性能向上効果の確認をおこなう。キャッシュにステージングされるデータは、キャッシュに搭載されたアルゴリズムだけでなくＩ／Ｏアクセスパタンにも依存するため、キャッシュのＩ／Ｏ性能を総合的に評価するには、複数のアクセスパタンにおける性能値を測定しなければならない。さらに、多段キャッシュを搭載した装置の場合、各段のキャッシュごとのＩ／Ｏ性能向上効果を測定しなければならない。

たとえば、１次キャッシュ、２次キャッシュを搭載したストレージ装置を評価する場合、試験装置は、ボリュームに対して所定のアクセスパタンを一定時間発行し、性能データを取得して分析評価をおこなう。このとき、試験装置は、１次キャッシュ、２次キャッシュについて、（１）１次キャッシュ無効、２次キャッシュ無効、（２）１次キャッシュ有効、２次キャッシュ無効、（３）１次キャッシュ有効、２次キャッシュ有効、の３状態についてリードＩ／ＯとライトＩ／Ｏの２種を測定する。また、試験装置は、Ｉ／Ｏサイズを違えながらキャッシュ性能評価試験をおこなう。

特開２０１０−９７５２６号公報

このようなキャッシュ性能評価試験方法は、キャッシュの有効・無効設定の組み合わせ（３パタン）と、評価するＩ／Ｏパタン（２パタン）と、Ｉ／Ｏサイズ（数パタン以上）とを積算した数だけ、キャッシュ性能を測定することを要する。そのため、キャッシュ性能評価試験に係る工数が膨大となるという問題がある。

また、ストレージ製品によっては、各段のキャッシュについて有効無効を設定できない場合があり、すべてのキャッシュが有効な状態での性能しか測定できず、十分な評価をおこなうことができないという問題がある。

１つの側面では、本発明は、工数を低減しながら精度良くキャッシュ性能を評価できる試験装置、試験プログラム、および試験方法を提供することを目的とする。

上記目的を達成するために、以下に示すような、試験装置が提供される。試験装置は、１次キャッシュおよび２次キャッシュを有するストレージ装置を試験する。試験装置は、制御部を備える。制御部は、第１のサイズのアクセス領域に対してシーケンシャルアクセスである第１アクセス要求と、第１のサイズより大きい第２のサイズのアクセス領域に対してシーケンシャルアクセスである第２アクセス要求と、アクセス領域に対してランダムアクセスである第３アクセス要求とを、それぞれ繰り返し並列にストレージ装置に発行し、所定の試験時間に発行された第１アクセス要求、第２アクセス要求、および第３アクセス要求に対するストレージ装置からのレスポンス時間を記憶部に蓄積し、試験時間に発行された第１アクセス要求、第２アクセス要求、および第３アクセス要求を、レスポンス時間にもとづいて１次キャッシュにヒットしたとみなせる１次キャッシュアクセス、２次キャッシュにヒットしたとみなせる２次キャッシュアクセス、または１次キャッシュおよび２次キャッシュのいずれにもヒットしないとみなせるキャッシュミスアクセスに分類する。

１態様によれば、試験装置、試験プログラム、および試験方法において、工数を低減しながら精度良くキャッシュ性能を試験できる。

第１の実施形態の試験装置と試験対象となるストレージ装置の構成の一例を示す図である。 第２の実施形態の試験システムの構成の一例を示す図である。 第２の実施形態のＲＡＩＤ装置の構成の一例を示す図である。 第２の実施形態のホストのハードウェア構成の一例を示す図である。 第２の実施形態のホストが実現する試験機能構成の一例を示す図である。 第２の実施形態のＩ／Ｏ発行部が有する試験機能構成の一例を示す図である。 第２の実施形態のＩ／Ｏサイズリストの一例を示す図である。 第２の実施形態の論理ボリュームの領域構成の一例を示す図である。 第２の実施形態の論理ボリュームにおける領域ごとのアクセスパタンの一例を示す図である。 第２の実施形態の多重発行Ｉ／Ｏ一覧表の一例を示す図である。 第２の実施形態の６つのアクセスパタンが試験時間中に独立かつ並列に発行される様子の一例を示す図である。 第２の実施形態のＩ／Ｏ要求ごとのレスポンス時間のヒストグラムの一例を示す図である。 第２の実施形態のキャッシュ性能評価処理のフローチャートを示す図である。 第２の実施形態のＩ／Ｏ発行対象設定リストの一例を示す図である。 第２の実施形態の結果判断設定リストの一例を示す図である。 第２の実施形態のアクセスパタンリストの一例を示す図である。 第２の実施形態の結果算出処理のフローチャートを示す図である。 第２の実施形態の算出性能リストの一例を示す図である。 第２の実施形態の物理スペック比較表の一例を示す図である。 第２の実施形態のアクセス媒体別性能リストの一例を示す図である。 第２の実施形態の装置構成別性能リストの一例を示す図である。 第２の実施形態のキャッシュ効果リストの一例を示す図である。 第２の実施形態の出力リストの一例を示す図である。

以下、実施の形態について、図面を参照しながら詳細に説明する。
［第１の実施形態］
まず、第１の実施形態の試験装置と試験対象となるストレージ装置について図１を用いて説明する。図１は、第１の実施形態の試験装置と試験対象となるストレージ装置の構成の一例を示す図である。

試験装置１は、ストレージ装置２を試験する。ストレージ装置２は、１次キャッシュ２ａと、２次キャッシュ２ｂと、記憶装置２ｃとを有する。記憶装置２ｃは、ストレージ装置２における低速大容量メモリであり、たとえば、ＨＤＤ（Hard Disk Drive）である。１次キャッシュ２ａは、ストレージ装置２における高速小容量メモリであり、たとえば、ＲＡＭ（Random Access Memory）である。２次キャッシュ２ｂは、１次キャッシュ２ａと記憶装置２ｃとの中間的な性能を有するメモリであり、たとえば、ＳＳＤ（Solid State Drive）である。

試験装置１は、ストレージ装置２に対するアクセス要求（Ｉ／Ｏ要求）を発行し、アクセス要求に対するレスポンスからストレージ装置２の性能評価試験をおこなう。試験装置１は、性能評価試験を通じて、１次キャッシュ２ａおよび２次キャッシュ２ｂによるストレージ装置２のＩ／Ｏ性能向上効果を評価可能にする。アクセス要求は、リード要求とライト要求とがあり、試験装置１が発行するアクセス要求は、リード要求とライト要求のうちいずれか一方であってもよいし、両方を含むものであってもよい。

試験装置１は、制御部１ａと記憶部１ｂとを備える。制御部１ａは、第１アクセス要求３と、第２アクセス要求４と、第３アクセス要求５とを、それぞれ繰り返し並列にストレージ装置２に発行する。ここでいう繰り返しおこなうアクセス要求の発行とは、アクセス要求を発行してからアクセス要求に対するレスポンス６を受けて、次のアクセス要求を発行することを繰り返すことをいう。ここでいう並列しておこなうアクセス要求の発行とは、第１アクセス要求３と、第２アクセス要求４と、第３アクセス要求５とを並行して発行することをいう。

第１アクセス要求３は、ストレージ装置２における第１のサイズのアクセス領域に対してシーケンシャルアクセスをおこなうアクセス要求である。第２アクセス要求４は、ストレージ装置２における第２のサイズのアクセス領域に対してシーケンシャルアクセスをおこなうアクセス要求である。第３アクセス要求５は、ストレージ装置２におけるアクセス領域に対してランダムアクセスをおこなうアクセス要求である。なお、第２のサイズは、第１のサイズより大きい。たとえば、第１のサイズは１次キャッシュ２ａのサイズであり、第２のサイズは２次キャッシュ２ｂのサイズである。

制御部１ａは、所定の試験時間に発行された第１アクセス要求３、第２アクセス要求４、および第３アクセス要求５に対するストレージ装置２からのレスポンス時間７を記憶部１ｂに蓄積する。したがって、制御部１ａは、ストレージ装置２に対して繰り返し並列に発行したアクセス要求ごとのレスポンス時間７を記憶部１ｂに蓄積する。なお、所定の試験時間は、試験開始から試験終了までの時間であり、たとえば、試験時間は、あらかじめ設定された時間である。レスポンス時間７は、アクセス要求ごとの応答時間であり、たとえば、レスポンス時間７は、アクセス要求ごとの発行タイミングからアクセス要求に対するレスポンス６を受信するまでの時間である。

制御部１ａは、試験時間に発行されたアクセス要求（第１アクセス要求３、第２アクセス要求４、および第３アクセス要求５）を、記憶部１ｂに蓄積したレスポンス時間７にもとづいて分類する。制御部１ａは、試験時間に発行されたアクセス要求を、１次キャッシュアクセス（Ｃ１）、２次キャッシュアクセス（Ｃ２）、またはキャッシュミスアクセス（ＣＭ）に分類する。たとえば、制御部１ａは、記憶部１ｂに蓄積したレスポンス時間をクラスタ分析により１次キャッシュアクセス（Ｃ１）、２次キャッシュアクセス（Ｃ２）、またはキャッシュミスアクセス（ＣＭ）に分類することができる。

１次キャッシュアクセス（Ｃ１）は、１次キャッシュ２ａにヒットしたとみなせるアクセス要求である。２次キャッシュアクセス（Ｃ２）は、２次キャッシュ２ｂにヒットしたとみなせるアクセス要求である。キャッシュミスアクセス（ＣＭ）は、１次キャッシュ２ａおよび２次キャッシュ２ｂのいずれにもヒットしないとみなせるアクセス要求である。

このように、試験装置１は、アクセス要求を繰り返し並列にストレージ装置２に発行する。これにより、試験装置１は、１次キャッシュ２ａにヒットしたアクセス要求と、２次キャッシュ２ｂにヒットしたアクセス要求と、１次キャッシュ２ａおよび２次キャッシュ２ｂのいずれにもヒットしないアクセス要求とを、一度に好適に実現することができる。

試験装置１は、実現したキャッシュヒット態様の異なるアクセス要求を、レスポンス時間７として記憶部１ｂに蓄積できる。試験装置１は、記憶部１ｂに蓄積したレスポンス時間７を分類することで、試験時間に発行されたアクセス要求を好適に分類することができる。したがって、試験装置１は、ストレージ装置２について精度良くキャッシュ性能を試験できる。

また、試験装置１は、１次キャッシュ２ａあるいは２次キャッシュ２ｂについて、有効／無効の切り替え設定をおこなうことなく、キャッシュヒット態様の異なるアクセス要求を実現することができる。したがって、試験装置１は、ストレージ装置２が１次キャッシュ２ａあるいは２次キャッシュ２ｂについて有効／無効の切り替え設定をおこなうことができるか否かにかかわらず、ストレージ装置２のキャッシュ性能評価試験をおこなうことができる。

このような試験装置１は、ストレージ装置２のキャッシュ性能評価試験の試験時間を短縮するとともに、試験にかかる工数を低減することができる。
すなわち、試験装置１は、工数を低減しながら精度良くキャッシュ性能を試験できる。

［第２の実施形態］
次に、第２の実施形態の試験システムについて図２を用いて説明する。図２は、第２の実施形態の試験システムの構成の一例を示す図である。

試験システム１０は、ホスト１１と、ネットワーク１２を介してホスト１１と接続するＲＡＩＤ装置１３を備える。ＲＡＩＤ装置１３は、試験対象のストレージ装置であり、ホスト１１は、ＲＡＩＤ装置１３を試験対象とする試験装置である。ホスト１１は、データを書き込むライトアクセス、およびデータを読み出すリードアクセスを含むＩ／Ｏ要求を、ＲＡＩＤ装置１３に対して発行することができる。

次に、第２の実施形態のＲＡＩＤ装置１３の構成について図３を用いて説明する。図３は、第２の実施形態のＲＡＩＤ装置の構成の一例を示す図である。
ＲＡＩＤ装置１３は、１次キャッシュ２２と、２次キャッシュ２３と、複数のＨＤＤ２６を含む。１次キャッシュ２２は、高速なメモリであり、たとえばＤＲＡＭ（Dynamic Random Access Memory）である。２次キャッシュ２３は、１次キャッシュ２２より低速大容量かつＨＤＤ２６より高速小容量のメモリであり、たとえばＳＳＤである。

ＲＡＩＤ装置１３は、試験用に２つの論理ボリューム２０，２１が設定される。論理ボリューム２０は、たとえばリードアクセス用の論理ボリュームであり、論理ボリューム２１は、たとえばライトアクセス用の論理ボリュームである。論理ボリューム２０は、ＲＡＩＤグループ２４に対応する。論理ボリューム２０は、ＲＡＩＤグループ２４に含まれるＨＤＤ２６を実ボリュームとする。論理ボリューム２１は、ＲＡＩＤグループ２５に対応する。論理ボリューム２１は、ＲＡＩＤグループ２５に含まれるＨＤＤ２６を実ボリュームとする。

このように、論理ボリューム２０，２１がリードアクセスとライトアクセスとを分担することで、ＲＡＩＤ装置１３は、一方のアクセスによる他方のアクセスの遅延の影響を低減している。

次に、第２の実施形態のホスト１１のハードウェア構成について図４を用いて説明する。図４は、第２の実施形態のホストのハードウェア構成の一例を示す図である。
ホスト１１は、コンピュータ１００と、コンピュータ１００に接続する複数の周辺機器を含む。コンピュータ１００は、プロセッサ１０１によって装置全体が制御されている。プロセッサ１０１には、バス１０９を介してＲＡＭ１０２と複数の周辺機器が接続されている。プロセッサ１０１は、マルチプロセッサであってもよい。プロセッサ１０１は、たとえばＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、またはＰＬＤ（Programmable Logic Device）である。またプロセッサ１０１は、ＣＰＵ、ＭＰＵ、ＤＳＰ、ＡＳＩＣ、ＰＬＤのうちの２以上の要素の組み合わせであってもよい。

ＲＡＭ１０２は、コンピュータ１００の主記憶装置として使用される。ＲＡＭ１０２には、プロセッサ１０１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ１０２には、プロセッサ１０１による処理に必要な各種データが格納される。

バス１０９に接続されている周辺機器としては、ＨＤＤ１０３、グラフィック処理装置１０４、入出力インタフェース１０５、光学ドライブ装置１０６、機器接続インタフェース１０７およびネットワークインタフェース１０８がある。

ＨＤＤ１０３は、内蔵したディスクに対して、磁気的にデータの書き込みおよび読み出しをおこなう。ＨＤＤ１０３は、コンピュータ１００の二次記憶装置として使用される。ＨＤＤ１０３には、ＯＳのプログラム、アプリケーションプログラム、および各種データが格納される。なお、二次記憶装置としては、フラッシュメモリなどの半導体記憶装置を使用することもできる。

グラフィック処理装置１０４には、モニタ１０４ａが接続されている。グラフィック処理装置１０４は、プロセッサ１０１からの命令にしたがって、画像をモニタ１０４ａの画面に表示させる。モニタ１０４ａとしては、ＣＲＴ（Cathode Ray Tube）を用いた表示装置や液晶表示装置などがある。

入出力インタフェース１０５には、キーボード１０５ａとマウス１０５ｂとが接続されている。入出力インタフェース１０５は、キーボード１０５ａやマウス１０５ｂから送られてくる信号をプロセッサ１０１に送信する。なお、マウス１０５ｂは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボールなどがある。

光学ドライブ装置１０６は、レーザ光などを利用して、光ディスク１０６ａに記録されたデータの読み取りをおこなう。光ディスク１０６ａは、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク１０６ａには、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）などがある。

機器接続インタフェース１０７は、コンピュータ１００に周辺機器を接続するための通信インタフェースである。たとえば、機器接続インタフェース１０７には、メモリ装置１０７ａやメモリリーダライタ１０７ｂを接続することができる。メモリ装置１０７ａは、機器接続インタフェース１０７との通信機能を搭載した記録媒体である。メモリリーダライタ１０７ｂは、メモリカード１０７ｃへのデータの書き込み、またはメモリカード１０７ｃからのデータの読み出しをおこなう装置である。メモリカード１０７ｃは、カード型の記録媒体である。

ネットワークインタフェース１０８は、コンピュータ１００と外部装置とを接続するための通信インタフェースである。ネットワークインタフェース１０８は、図示しないネットワークを介して、他のコンピュータまたは通信機器との間でデータの送受信をおこなう。

以上のようなハードウェア構成によって、第２の実施形態のホスト１１の処理機能を実現することができる。なお、ＲＡＩＤ装置１３、第１の実施形態に示した試験装置１およびストレージ装置２も、図４に示したホスト１１と同様のハードウェアにより実現することができる。

ホスト１１は、たとえば、コンピュータ読み取り可能な記録媒体に記録されたプログラムを実行することにより、第２の実施形態の処理機能を実現する。ホスト１１に実行させる処理内容を記述したプログラムは、様々な記録媒体に記録しておくことができる。たとえば、ホスト１１に実行させるプログラムをＨＤＤ１０３に格納しておくことができる。プロセッサ１０１は、ＨＤＤ１０３内のプログラムの少なくとも一部をＲＡＭ１０２にロードし、プログラムを実行する。また、ホスト１１に実行させるプログラムを、光ディスク、メモリ装置、メモリカードなどの可搬型記録媒体に記録しておくこともできる。可搬型記録媒体に格納されたプログラムは、たとえばプロセッサ１０１からの制御により、ＨＤＤ１０３にインストールされた後、実行可能となる。またプロセッサ１０１が、可搬型記録媒体から直接プログラムを読み出して実行することもできる。

次に、ホスト１１が試験プログラムを実行することにより実現する各試験機能構成について図５を用いて説明する。図５は、第２の実施形態のホストが実現する試験機能構成の一例を示す図である。

ホスト１１は、試験プログラムを実行することにより、試験制御部３０と、ユーザ入力部３２と、Ｉ／Ｏ発行部３３と、レスポンス時間分割部３４と、性能算出部３５と、結果判定部３７と、出力部３８とを実現する。

試験制御部３０は、試験制御全般を統括的に制御し、所定の処理手順にしたがい各試験機能の呼び出しやデータの受け渡しをおこなう。試験制御部３０は、Ｉ／Ｏサイズ管理部３１を含む。Ｉ／Ｏサイズ管理部３１は、発行するＩ／Ｏ要求のＩ／Ｏサイズを管理する。Ｉ／Ｏサイズ管理部３１は、Ｉ／Ｏサイズリストを用いてＩ／Ｏサイズを管理する。Ｉ／Ｏサイズリストの詳細は、図７を用いて後で説明する。

ユーザ入力部３２は、試験プログラムの設定入力処理をおこなう。たとえば、ユーザ入力部３２は、ホスト１１が備える入力インタフェース（入出力インタフェース１０５、光学ドライブ装置１０６、あるいは機器接続インタフェース１０７など）から各種設定情報の入力を受け付ける。ユーザ入力部３２は、受け付けた設定情報を試験制御部３０に通知する。設定情報は、試験の実行の他、試験結果の評価（性能判定）に用いる情報である。設定情報は、たとえば、Ｉ／Ｏ発行対象情報（試験に用いる論理ボリューム２０，２１の名称や容量など）、性能判定に用いる期待値情報（各キャッシュ性能期待値、マージンなど）がある。

Ｉ／Ｏ発行部３３は、試験制御部３０による試験制御のもと、Ｉ／Ｏ要求を発行する。Ｉ／Ｏ発行部３３の詳細は、図６を用いて後で説明する。
レスポンス時間分割部３４は、Ｉ／Ｏ発行部３３が発行したＩ／Ｏ要求に対するレスポンス時間を、Ｉ／Ｏ発行部３３から取得する。レスポンス時間分割部３４は、レスポンス時間群をクラスタ分析により、１次キャッシュアクセス群、２次キャッシュアクセス群、キャッシュミスアクセス群の３つの集合に分割する。

性能算出部３５は、クラスタ分析結果にもとづいて、１次キャッシュアクセス群、２次キャッシュアクセス群、キャッシュミスアクセス群のそれぞれの性能を算出する。具体的には、性能算出部３５は、１次キャッシュアクセス群、２次キャッシュアクセス群、キャッシュミスアクセス群のそれぞれについて、平均レスポンス時間、Ｉ／Ｏ数などを算出する。性能算出部３５は、さらに試験時間を用いて、１次キャッシュ２２、２次キャッシュ２３、およびＨＤＤ２６の性能（ＩＯＰＳ（Input Output Per Second））を算出する。また、性能算出部３５は、１次キャッシュアクセス群、２次キャッシュアクセス群、キャッシュミスアクセス群のそれぞれ、すなわち各装置構成の性能（ＩＯＰＳ）を算出する。性能算出部３５は、性能算出結果から１次キャッシュ２２、２次キャッシュ２３の性能向上効果を算出する。

性能算出部３５は、妥当性確認部３６を備える。妥当性確認部３６は、１次キャッシュ２２、２次キャッシュ２３、およびＨＤＤ２６の算出性能と、物理スペック（装置仕様）とを比較し、算出性能の妥当性を評価、確認する。たとえば、妥当性確認部３６は、１次キャッシュ２２、２次キャッシュ２３、およびＨＤＤ２６の算出性能が物理スペックを超える場合に算出した性能の妥当性について警告をおこなう。

結果判定部３７は、１次キャッシュ２２、２次キャッシュ２３の性能向上効果と、ユーザが設定した期待値とを比較し、期待したキャッシュ性能向上効果を得られているか否かを判定する。

出力部３８は、算出した各性能、期待値との比較結果、警告メッセージなどを、ホスト１１のモニタ１０４ａや、光ディスク１０６ａ、メモリ装置１０７ａ、メモリカード１０７ｃなどの外部記憶媒体に出力する。

次に、Ｉ／Ｏ発行部３３に含まれる各試験機能構成について図６を用いて説明する。図６は、第２の実施形態のＩ／Ｏ発行部が有する試験機能構成の一例を示す図である。
Ｉ／Ｏ発行部３３は、ボリューム容量（論理ボリューム２０，２１の記憶容量）、キャッシュ容量（１次キャッシュ２２、２次キャッシュ２３の記憶容量）から論理ボリューム２０，２１のアクセス領域を決定する。Ｉ／Ｏ発行部３３は、決定したアクセス領域と、試験制御部３０が指示するＩ／ＯサイズにしたがいＩ／Ｏ要求を発行する。Ｉ／Ｏ発行部３３は、リードＩ／Ｏレスポンス時間群と、ライトＩ／Ｏレスポンス時間群とを独立して収集するため、リードＩ／Ｏ要求を論理ボリューム２０に発行し、ライトＩ／Ｏ要求を論理ボリューム２１に発行する。

Ｉ／Ｏ発行部３３は、測定開始／終了部４０と、アドレス設定部４１と、レスポンス測定部４２と、１次キャッシュ向けＩ／Ｏ発行部４３と、２次キャッシュ向けＩ／Ｏ発行部４４と、キャッシュミス向けＩ／Ｏ発行部４５とを含む。

測定開始／終了部４０は、設定された試験時間にしたがい、試験時間の開始と終了を監視する。アドレス設定部４１は、１次キャッシュ向けＩ／Ｏ発行部４３、２次キャッシュ向けＩ／Ｏ発行部４４、およびキャッシュミス向けＩ／Ｏ発行部４５に通知するアクセス先アドレスを設定する。

アドレス設定部４１は、１次キャッシュ向けＩ／Ｏ発行部４３と２次キャッシュ向けＩ／Ｏ発行部４４に対して、それぞれシーケンシャルアクセス用のアドレスを設定する。たとえば、アドレス設定部４１は、１次キャッシュ向けＩ／Ｏ発行部４３に対して、直前に発行したＩ／Ｏ要求のアドレスからＩ／Ｏサイズ分の間隔を空けて次のＩ／Ｏ要求のアドレスを設定する。また、アドレス設定部４１は、２次キャッシュ向けＩ／Ｏ発行部４４に対して、直前に発行したＩ／Ｏ要求のアドレスからＩ／Ｏサイズ分の間隔を空けて次のＩ／Ｏ要求のアドレスを設定する。これらシーケンシャルアクセス用のアドレスは、終端に達した場合に先頭に戻るようにして、所定のアクセス領域内においてサイクリックに設定される。

アドレス設定部４１は、キャッシュミス向けＩ／Ｏ発行部４５に対して、それぞれランダムアクセス用のアドレスを設定する。たとえば、アドレス設定部４１は、キャッシュミス向けＩ／Ｏ発行部４５に対して、所定のアクセス領域内においてランダムなアドレスを設定する。

レスポンス測定部４２は、１次キャッシュ向けＩ／Ｏ発行部４３、２次キャッシュ向けＩ／Ｏ発行部４４、およびキャッシュミス向けＩ／Ｏ発行部４５が発行したＩ／Ｏ要求に対するレスポンス時間を逐一測定する。レスポンス測定部４２は、測定したレスポンス時間を、発行したＩ／Ｏ要求に応じてリードＩ／Ｏレスポンス時間群またはライトＩ／Ｏレスポンス時間群に追加する。

１次キャッシュ向けＩ／Ｏ発行部４３は、１次キャッシュ２２向けのＩ／Ｏ要求を発行する。１次キャッシュ向けＩ／Ｏ発行部４３は、リードＩ／Ｏ発行部４３ａと、ライトＩ／Ｏ発行部４３ｂとを含む。リードＩ／Ｏ発行部４３ａは、１次キャッシュ２２向けのリードＩ／Ｏを発行する。ライトＩ／Ｏ発行部４３ｂは、１次キャッシュ２２向けのライトＩ／Ｏを発行する。

２次キャッシュ向けＩ／Ｏ発行部４４は、２次キャッシュ２３向けのＩ／Ｏ要求を発行する。２次キャッシュ向けＩ／Ｏ発行部４４は、リードＩ／Ｏ発行部４４ａと、ライトＩ／Ｏ発行部４４ｂとを含む。リードＩ／Ｏ発行部４４ａは、２次キャッシュ２３向けのリードＩ／Ｏを発行する。ライトＩ／Ｏ発行部４４ｂは、２次キャッシュ２３向けのライトＩ／Ｏを発行する。

キャッシュミス向けＩ／Ｏ発行部４５は、キャッシュミス向けのＩ／Ｏ要求を発行する。キャッシュミス向けＩ／Ｏ発行部４５は、リードＩ／Ｏ発行部４５ａと、ライトＩ／Ｏ発行部４５ｂとを含む。リードＩ／Ｏ発行部４５ａは、キャッシュミス向けのリードＩ／Ｏを発行する。ライトＩ／Ｏ発行部４５ｂは、キャッシュミス向けのライトＩ／Ｏを発行する。

次に、Ｉ／Ｏサイズリストについて図７を用いて説明する。図７は、第２の実施形態のＩ／Ｏサイズリストの一例を示す図である。
Ｉ／Ｏサイズリスト５００は、Ｉ／Ｏサイズ管理部３１が管理する。Ｉ／Ｏサイズリスト５００は、たとえば、ユーザが設定し、ホスト１１が備える記憶装置（ＲＡＭ１０２、ＨＤＤ１０３など）に保持される。Ｉ／Ｏサイズリスト５００は、Ｉ／Ｏサイズを違えながらおこなう試験で用いるＩ／Ｏサイズの一覧である。Ｉ／Ｏサイズリスト５００は、「０．５ＫＢ（＝０．５×１０００ｂｙｔｅ）」から「５１２．０ＫＢ」まで８種類のＩ／Ｏサイズを保持する。すなわち、試験制御部３０がおこなう試験は、「０．５ＫＢ」から「５１２．０ＫＢ」まで試験サイズを違えながら８回の試験をおこなう。

ここで、Ｉ／Ｏ発行部３３が発行するＩ／Ｏ発行について図８から図１１を用いて説明する。まず、論理ボリュームにおける領域構成について図８を用いて説明する。図８は、第２の実施形態の論理ボリュームの領域構成の一例を示す図である。

論理ボリューム２０，２１のそれぞれについて、ボリューム容量ＶＳを、第１領域５０と第２領域５１と、第３領域５２とに論理分割する。第１領域５０は、１次キャッシュ２２向けのＩ／Ｏ要求の発行に用いる領域である。第１領域５０は、論理ボリューム２０，２１の先頭から１次キャッシュ容量ＦＣＳだけ確保される。第２領域５１は、２次キャッシュ２３向けのＩ／Ｏ要求の発行に用いる領域である。第２領域５１は、論理ボリューム２０，２１の第１領域５０の後から２次キャッシュ容量ＳＣＳだけ確保される。第３領域５２は、キャッシュミス向けのＩ／Ｏ要求の発行に用いる領域である。第３領域５２は、論理ボリューム２０，２１の第２領域５１より後の領域である。

次に、論理ボリューム２０，２１における各領域（第１領域５０、第２領域５１、第３領域５２）ごとのアクセスパタンについて図９を用いて説明する。図９は、第２の実施形態の論理ボリュームにおける領域ごとのアクセスパタンの一例を示す図である。

１次キャッシュ向けＩ／Ｏ発行部４３が発行するＩ／Ｏ要求は、第１領域５０からサイクリックに設定され、シーケンシャルなアクセスパタンとなる。また、１次キャッシュ向けＩ／Ｏ発行部４３が発行するＩ／Ｏ要求は、第１領域５０の容量が第２領域５１の容量や第３領域５２の容量と比較して小さいことから、第２領域５１や第３領域５２に向けたＩ／Ｏ要求よりも同一領域に対するアクセス頻度が高くなる。

２次キャッシュ向けＩ／Ｏ発行部４４が発行するＩ／Ｏ要求は、第２領域５１からサイクリックに設定され、シーケンシャルなアクセスパタンとなる。また、２次キャッシュ向けＩ／Ｏ発行部４４が発行するＩ／Ｏ要求は、第２領域５１の容量が第１領域５０の容量と比較して大きいことから、第１領域５０に向けたＩ／Ｏ要求よりも同一領域に対するアクセス頻度が低くなる。一方、２次キャッシュ向けＩ／Ｏ発行部４４が発行するＩ／Ｏ要求は、第２領域５１の容量が第３領域５２の容量と比較して小さいことから、第３領域５２に向けたＩ／Ｏ要求よりも同一領域に対するアクセス頻度が高くなる。

キャッシュミス向けＩ／Ｏ発行部４５が発行するＩ／Ｏ要求は、第３領域５２の範囲内に設定されるアクセスパタンであり、ランダムなアクセスパタンとなる。また、キャッシュミス向けＩ／Ｏ発行部４５が発行するＩ／Ｏ要求は、第３領域５２の容量が第１領域５０の容量や第２領域５１の容量と比較して大きいことから、第１領域５０や第２領域５１に向けたＩ／Ｏ要求よりも同一領域に対するアクセス頻度が低くなる。

次に、多重発行Ｉ／Ｏ一覧表について図１０を用いて説明する。図１０は、第２の実施形態の多重発行Ｉ／Ｏ一覧表の一例を示す図である。
Ｉ／Ｏ発行部３３は、１つのＩ／Ｏサイズの試験について、６つのアクセスパタンを独立かつ並列に発行する。６つのアクセスパタンは、論理ボリューム２０における各領域に対するリードＩ／Ｏの３つのアクセスパタンと、論理ボリューム２１における各領域に対するライトＩ／Ｏの３つのアクセスパタンとがある。

多重発行Ｉ／Ｏ一覧表５１０は、６つのアクセスパタンを表形式にまとめたものである。Ｉ／Ｏ種類は、ボリュームＲ（論理ボリューム２０）向けに、１次キャッシュ向けリードＩ／Ｏ、２次キャッシュ向けリードＩ／Ｏ、およびキャッシュミス向けリードＩ／Ｏがある。また、Ｉ／Ｏ種類は、ボリュームＷ（論理ボリューム２１）向けに、１次キャッシュ向けライトＩ／Ｏ、２次キャッシュ向けライトＩ／Ｏ、およびキャッシュミス向けライトＩ／Ｏがある。１次キャッシュ向けリードＩ／Ｏ、２次キャッシュ向けリードＩ／Ｏ、およびキャッシュミス向けリードＩ／Ｏは、要求種別「リード」のＩ／Ｏ要求である。１次キャッシュ向けライトＩ／Ｏ、２次キャッシュ向けライトＩ／Ｏ、およびキャッシュミス向けライトＩ／Ｏは、要求種別「ライト」のＩ／Ｏ要求である。１次キャッシュ向けリードＩ／Ｏ、２次キャッシュ向けリードＩ／Ｏ、１次キャッシュ向けライトＩ／Ｏ、および２次キャッシュ向けライトＩ／Ｏは、アクセス種別「シーケンシャルアクセス」である。キャッシュミス向けリードＩ／Ｏおよびキャッシュミス向けライトＩ／Ｏは、アクセス種別「ランダムアクセス」である。

Ｉ／Ｏ発行部３３は、６つのアクセスパタンを独立かつ並列に発行することで、試験時間短縮を図ることができる。また、ホスト１１は、要求種別ごとに論理ボリュームを用意することで、同一アドレスに対するリードＩ／ＯとライトＩ／Ｏが競合することで生じる待ち時間を排除する。これにより、ホスト１１は、試験の測定精度を向上する。

なお、ホスト１１は、ボリュームＲ（論理ボリューム２０）とボリュームＷ（論理ボリューム２１）の２つのボリュームを設けたが、１つのボリュームについて重複しない２つの領域を要求種別ごとに分担するようにしてもよい。この場合、１つのボリュームは、要求種別ごとに領域が等分される。また、ホスト１１は、Ｉ／Ｏ種類ごとにボリュームを設けるようにしてもよい。この場合、キャッシュ向けのボリュームのサイズは、キャッシュ容量とすればよい。

このような６つのアクセスパタンが試験時間中に独立かつ並列に発行される様子について図１１を用いて説明する。図１１は、第２の実施形態の６つのアクセスパタンが試験時間中に独立かつ並列に発行される様子の一例を示す図である。

Ｉ／Ｏ発行部３３は、Ｉ／Ｏサイズごとに６つのアクセスパタンについて所定の試験時間のＩ／Ｏ発行をおこなう。Ｉ／Ｏ発行部３３は、試験開始により６つのアクセスパタンについてそれぞれＩ／Ｏ要求を発行する。Ｉ／Ｏ発行部３３は、各アクセスパタンについてレスポンス時間を測定するごとに、次のＩ／Ｏ要求を発行する。このようにして測定したレスポンス時間は、１次キャッシュ２２にヒットしたレスポンス時間Ｒ１Ｔや、２次キャッシュ２３にヒットしたレスポンス時間Ｒ２Ｔを確率的に含む。また、このようにして測定したレスポンス時間は、１次キャッシュ２２と２次キャッシュ２３のいずれにもヒットしない、すなわちキャッシュミスのレスポンス時間ＲｍＴを確率的に含む。

Ｉ／Ｏ発行部３３は、試験終了までの間、Ｉ／Ｏ要求の発行を繰り返すことで、発行したＩ／Ｏ要求ごとのレスポンス時間を測定することができる。
次に、Ｉ／Ｏ発行部３３が試験終了までの間に発行したＩ／Ｏ要求ごとのレスポンス時間のヒストグラムについて図１２を用いて説明する。図１２は、第２の実施形態のＩ／Ｏ要求ごとのレスポンス時間のヒストグラムの一例を示す図である。

図示するヒストグラムは、横軸を応答時間として、図示左側から右側に向けて大きな値をとる。また、図示するヒストグラムは、縦軸を頻度として、図示下側から上側に向けて高頻度となる。

レスポンス時間分割部３４は、このようなヒストグラムを生成するレスポンス時間群に対してクラスタ分析をおこなう。レスポンス時間分割部３４は、クラスタ分析により境界閾値Ｔｈ１２と境界閾値Ｔｈ２ｍとを決定し、レスポンス時間群を、１次キャッシュアクセス群、２次キャッシュアクセス群、およびキャッシュミスアクセス群の３つの集合に分割する。このように分割された３つの集合は、１次キャッシュの性能、２次キャッシュの性能、およびキャッシュミス性能を好適に代表する。

次に、試験の実行手順についてフローチャートを用いて説明する。まず、試験制御部３０が統括的に制御するキャッシュ性能評価処理について図１３を用いて説明する。図１３は、第２の実施形態のキャッシュ性能評価処理のフローチャートを示す図である。

キャッシュ性能評価処理は、キャッシュ性能評価試験を統括的に制御する処理である。キャッシュ性能評価試験は、ホスト１１における試験プログラムの実行指示を契機に、試験制御部３０他が実行する処理である。

［ステップＳ１１］ユーザ入力部３２は、ユーザが設定する設定情報を入力する。設定情報は、Ｉ／Ｏ発行対象設定や結果判断設定を含む。Ｉ／Ｏ発行対象設定は、論理ボリュームの名称や容量、１次キャッシュ容量や２次キャッシュ容量を含む。結果判断設定は、ボリュームスペック（最速値）や、１次キャッシュスペック（最速値）、２次キャッシュスペック（最速値）、キャッシュ効果の期待値やマージンを含む。

ユーザ入力部３２は、Ｉ／Ｏ発行対象設定リストからＩ／Ｏ発行対象設定を入力し、結果判断設定リストから結果判断設定を入力する。Ｉ／Ｏ発行対象設定リストについては後で図１４を用いて説明し、結果判断設定リストについては、後で図１５を用いて説明する。

［ステップＳ１２］試験制御部３０は、Ｉ／Ｏサイズリストの先頭に位置するＩ／ＯサイズをＩ／Ｏ発行部３３に通知する。これにより、試験対象のＩ／Ｏサイズが設定される。

［ステップＳ１３］Ｉ／Ｏ発行部３３は、所定の試験時間（たとえば、３０秒）の間、６つのアクセスパタンについてＩ／Ｏ要求を発行する。Ｉ／Ｏ発行部３３は、アクセスパタンリストにしたがい具体的なＩ／Ｏ要求を生成する。アクセスパタンリストについては、後で図１６を用いて説明する。

［ステップＳ１４］Ｉ／Ｏ発行部３３は、リードＩ／Ｏレスポンス時間群と、ライトＩ／Ｏレスポンス時間群とを取得する。リードＩ／Ｏレスポンス時間群は、ステップＳ１３で発行したＩ／Ｏ要求に対するレスポンス時間群のうち、リードＩ／Ｏに対するレスポンス時間群である。ライトＩ／Ｏレスポンス時間群は、ステップＳ１３で発行したＩ／Ｏ要求に対するレスポンス時間群のうち、ライトＩ／Ｏに対するレスポンス時間群である。

［ステップＳ１５］性能算出部３５他は、結果算出処理を実行する。結果算出処理は、リードＩ／Ｏレスポンス時間群に対する結果算出と、ライトＩ／Ｏレスポンス時間群に対する結果算出とをおこなう処理である。結果算出処理については、後で図１７を用いて説明する。

［ステップＳ１６］出力部３８は、性能測定結果を出力する。出力部３８は、Ｉ／Ｏサイズと６つのアクセスパタンの組み合わせごとに性能測定結果を出力する。性能測定結果は、１次キャッシュ性能、２次キャッシュ性能、キャッシュミス性能、１次キャッシュ効果、２次キャッシュ効果、物理スペックとの比較結果、期待値との比較結果、警告メッセージなどを含む。出力部３８は、性能測定結果を出力リストとして出力する。出力リストについては、後で図２３を用いて説明する。

［ステップＳ１７］試験制御部３０は、Ｉ／ＯサイズリストにあるすべてのＩ／Ｏサイズについて試験をおこなったか否かを判定する。試験制御部３０は、すべてのＩ／Ｏサイズについて試験をおこなっていない場合にステップＳ１８にすすみ、すべてのＩ／Ｏサイズについて試験をおこなっている場合にキャッシュ性能評価処理を終了する。

［ステップＳ１８］試験制御部３０は、Ｉ／Ｏサイズリストにある未だ試験をおこなっていないＩ／Ｏサイズを選択、すなわち試験に用いるＩ／Ｏサイズを更新する。試験制御部３０は、選択したＩ／ＯサイズをＩ／Ｏ発行部３３に通知した後ステップＳ１３にすすむ。

ここで、Ｉ／Ｏ発行対象設定リストについて図１４を用いて説明する。図１４は、第２の実施形態のＩ／Ｏ発行対象設定リストの一例を示す図である。
Ｉ／Ｏ発行対象設定リスト５２０は、Ｉ／Ｏ発行対象設定における設定項目のリストである。Ｉ／Ｏ発行対象設定リスト５２０は、ボリューム名、ボリューム容量、１次キャッシュ容量、および２次キャッシュ容量を設定項目に含む。ボリューム名は、論理ボリューム２０，２１の名称であり、たとえばボリュームＲやボリュームＷである。ボリューム容量は、論理ボリューム２０，２１の容量であり、たとえば「１０ＴＢ」である。１次キャッシュ容量は、１次キャッシュ２２の容量であり、たとえば「４ＧＢ」である。２次キャッシュ容量は、２次キャッシュ２３の容量であり、たとえば「４０ＧＢ」である。

次に、結果判断設定リストについて図１５を用いて説明する。図１５は、第２の実施形態の結果判断設定リストの一例を示す図である。
結果判断設定リスト５３０は、結果判断設定における設定項目のリストである。結果判断設定リスト５３０は、ＨＤＤスペック、１次キャッシュスペック、２次キャッシュスペック、１次キャッシュ効果期待値、および２次キャッシュ効果期待値を設定項目に含む。ＨＤＤスペックは、ＨＤＤ２６の仕様上の最速値であり、たとえば「２０．０ｍｓ」である。１次キャッシュスペックは、１次キャッシュ２２の仕様上の最速値であり、たとえば「０．１ｍｓ」である。２次キャッシュスペックは、２次キャッシュ２３の仕様上の最速値であり、たとえば「０．２ｍｓ」である。１次キャッシュ効果期待値は、１次キャッシュ２２におけるキャッシュ効果の期待値とマージンであり、たとえば期待値（ＩＯＰＳ）が「１３００」であり、期待値に対してマージンが「±２０％」である。２次キャッシュ効果期待値は、２次キャッシュ２３におけるキャッシュ効果の期待値とマージンであり、たとえば期待値が「５００」であり、期待値に対してマージンが「±２０％」である。

次に、アクセスパタンリストについて図１６を用いて説明する。図１６は、第２の実施形態のアクセスパタンリストの一例を示す図である。
アクセスパタンリスト５４０は、アクセスパタンを生成する際の条件リストであり、Ｉ／Ｏ種類、リード／ライト（Ｉ／Ｏ要求種別）、アクセス、対象ボリューム、および先頭アドレスと末尾アドレスを規定するアクセス領域を条件項目に含む。アクセスパタンリスト５４０によれば、Ｉ／Ｏ発行部３３は、アクセス領域の先頭アドレス（ボリュームＲのアドレス「０ＧＢ」）から試験中のＩ／Ｏサイズだけシーケンシャルに読み出す１次キャッシュ向けリードＩ／Ｏを生成する。以降、Ｉ／Ｏ発行部３３は、試験中のＩ／Ｏサイズだけシフトしながらアクセス領域の末尾アドレス（ボリュームＲのアドレス「４ＧＢ」）に至るまで１次キャッシュ向けリードＩ／Ｏを生成する。Ｉ／Ｏ発行部３３は、アクセス領域の末尾アドレスに至った後、アクセス領域の先頭アドレスに戻って、１次キャッシュ向けリードＩ／Ｏを生成する。Ｉ／Ｏ発行部３３は、１次キャッシュ向けリードＩ／Ｏと同様に、対応する対象ボリュームとアクセス領域で１次キャッシュ向けライトＩ／Ｏ、２次キャッシュ向けリードＩ／Ｏ、および２次キャッシュ向けライトＩ／Ｏを生成する。

また、アクセスパタンリスト５４０によれば、Ｉ／Ｏ発行部３３は、アクセス領域の先頭アドレス（ボリュームＲのアドレス「４４ＧＢ」）から末尾アドレス（ボリュームＲのアドレス「１０ＴＢ」）の範囲で試験中のＩ／Ｏサイズだけランダムに読み出すキャッシュミス向けリードＩ／Ｏを生成する。以降、Ｉ／Ｏ発行部３３は、ランダムにアクセス領域を変更しながらキャッシュミス向けリードＩ／Ｏを生成する。Ｉ／Ｏ発行部３３は、キャッシュミス向けリードＩ／Ｏと同様に、対応する対象ボリュームとアクセス領域でキャッシュミス向けライトＩ／Ｏを生成する。

次に、結果算出処理について図１７を用いて説明する。図１７は、第２の実施形態の結果算出処理のフローチャートを示す図である。
結果算出処理は、リードＩ／Ｏレスポンス時間群に対する結果算出と、ライトＩ／Ｏレスポンス時間群に対する結果算出とをおこなう処理である。結果算出処理は、キャッシュ性能評価処理のステップＳ１５において性能算出部３５他が実行する処理である。

［ステップＳ２１］レスポンス時間分割部３４は、クラスタ分析を用いてレスポンス時間群を、１次キャッシュアクセス群、２次キャッシュアクセス群、およびキャッシュミスアクセス群の３つのレスポンス時間群（集合）に分割する。たとえば、レスポンス時間分割部３４は、クラスタ分析手法として、ｋ平均法を用いることができる。なお、ｋ平均法はレスポンス時間群の分割手法の一例であって、レスポンス時間群の分割手法は、その他の方法であってもよい。

［ステップＳ２２］性能算出部３５は、各グループ（１次キャッシュアクセス群、２次キャッシュアクセス群、およびキャッシュミスアクセス群）の性能（キャッシュ階層性能値）を算出する。すなわち、性能算出部３５は、分析結果と試験時間から各アクセス媒体の平均レスポンス時間とアクセスＩ／Ｏ数（頻度）を算出する。具体的には、性能算出部３５は、１次キャッシュアクセス群の測定結果から１次キャッシュ２２の平均レスポンス時間とアクセスＩ／Ｏ数を算出する。性能算出部３５は、２次キャッシュアクセス群の測定結果から２次キャッシュ２３の平均レスポンス時間とアクセスＩ／Ｏ数を算出する。性能算出部３５は、キャッシュミスアクセス群の測定結果からＨＤＤ２６の平均レスポンス時間とアクセスＩ／Ｏ数を算出する。

性能算出部３５は、算出結果から算出性能リストを生成する。ここで、算出性能リストについて図１８を用いて説明する。図１８は、第２の実施形態の算出性能リストの一例を示す図である。算出性能リスト５５０は、１次キャッシュアクセス群、２次キャッシュアクセス群、およびキャッシュミスアクセス群のそれぞれの平均レスポンス時間とアクセスＩ／Ｏ数を記録する。たとえば、算出性能リスト５５０によれば、１次キャッシュアクセス群は、平均レスポンス時間が「１ｍｓ」であり、アクセスＩ／Ｏ数が「２９８００」である。

図１７を用いた結果算出処理の説明に戻る。
［ステップＳ２３］性能算出部３５（妥当性確認部３６）は、各グループの性能妥当性を評価する。すなわち、妥当性確認部３６は、各アクセス媒体について平均レスポンス時間と物理スペックとを比較して妥当性を評価する。具体的には、妥当性確認部３６は、１次キャッシュ２２の平均レスポンス時間が１次キャッシュスペックを超えていないか確認する。妥当性確認部３６は、２次キャッシュ２３の平均レスポンス時間が２次キャッシュスペックを超えていないか確認する。妥当性確認部３６は、ＨＤＤ２６の平均レスポンス時間がＨＤＤスペックを超えていないか確認する。

妥当性確認部３６は、確認結果を物理スペック比較表に記録する。ここで、物理スペック比較表について図１９を用いて説明する。図１９は、第２の実施形態の物理スペック比較表の一例を示す図である。物理スペック比較表５６０は、１次キャッシュ２２、２次キャッシュ２３、およびＨＤＤ２６のそれぞれの物理スペックと算出性能と、妥当性確認の結果とを記録する。たとえば、物理スペック比較表５６０によれば、１次キャッシュ２２は、物理スペックが「０．１ｍｓ」であり、算出性能が「１ｍｓ」であるので妥当性確認の結果がＯＫである。

図１７を用いた結果算出処理の説明に戻る。
［ステップＳ２４］性能算出部３５（妥当性確認部３６）は、性能妥当性が不適なグループがあるか否かを判定する。すなわち、妥当性確認部３６は、平均レスポンス時間が物理スペックを超えるアクセス媒体の有無を判定する。妥当性確認部３６は、平均レスポンス時間が物理スペックを超えるアクセス媒体がある場合にステップＳ２５にすすみ、平均レスポンス時間が物理スペックを超えるアクセス媒体がない場合にステップＳ２６にすすむ。

［ステップＳ２５］性能算出部３５（妥当性確認部３６）は、性能妥当性が不適なグループについて出力リストに警告メッセージを付加する。
［ステップＳ２６］性能算出部３５は、アクセス媒体ごとの性能（ＩＯＰＳ）を算出する。性能算出部３５は、算出結果をアクセス媒体別性能リストに記録する。

ここで、アクセス媒体別性能リストについて図２０を用いて説明する。図２０は、第２の実施形態のアクセス媒体別性能リストの一例を示す図である。アクセス媒体別性能リスト５７０は、１次キャッシュ２２、２次キャッシュ２３、およびＨＤＤ２６のそれぞれの算出性能（ＩＯＰＳ）を記録する。アクセス媒体別性能リスト５７０によれば、１次キャッシュ２２のＩＯＰＳは「２９８０」であり、２次キャッシュ２３のＩＯＰＳは「１４６０」であり、ＨＤＤ２６のＩＯＰＳは「８６」である。

［ステップＳ２７］性能算出部３５は、装置構成ごとの性能値（装置構成性能値）を算出する。性能算出部３５は、算出結果を装置構成別性能リストに記録する。ここでいう装置構成は、ＲＡＩＤ装置１３における１次キャッシュ２２と２次キャッシュ２３の所定の制御状態をいう。たとえば、装置構成の１つは、１次キャッシュ２２が「ＯＮ」（１次キャッシュ「ＯＮ」）かつ２次キャッシュ２３が「ＯＮ」（２次キャッシュ「ＯＮ」）の状態である。他に、１次キャッシュ「ＯＮ」かつ２次キャッシュ２３が「ＯＦＦ」（２次キャッシュ「ＯＦＦ」）の状態、１次キャッシュ２２が「ＯＦＦ」（１次キャッシュ「ＯＦＦ」）かつ２次キャッシュ「ＯＦＦ」の状態がある。

ここで、装置構成別性能リストについて図２１を用いて説明する。図２１は、第２の実施形態の装置構成別性能リストの一例を示す図である。装置構成別性能リスト５８０は、装置構成別の算出性能（ＩＯＰＳ）を記録する。たとえば、装置構成別性能リスト５８０によれば、１次キャッシュ「ＯＮ」かつ２次キャッシュ「ＯＮ」の装置構成は、算出性能が「１５０９」である。１次キャッシュ「ＯＮ」かつ２次キャッシュ「ＯＦＦ」の装置構成は、算出性能が「１０５０」である。１次キャッシュ「ＯＦＦ」かつ２次キャッシュ「ＯＦＦ」の装置構成は、算出性能が「８６」である。

性能算出部３５が算出する、１次キャッシュ２２と２次キャッシュ２３の状態別のアクセスＩ／Ｏ数について説明する。ホスト１１は、キャッシュ効果を評価するために、試験対象装置であるＲＡＩＤ装置１３について、１次キャッシュ「ＯＮ」かつ２次キャッシュ「ＯＮ」の装置構成で性能測定をおこなう。

まず、キャッシュなしの性能、すなわち１次キャッシュ「ＯＦＦ」かつ２次キャッシュ「ＯＦＦ」の装置構成における性能Ｐ_mは、（１）式のようになる。ただし、Ｍは、多重度（Ｉ／Ｏ要求の同時並列発行数、たとえば「６」）であり、Ｒ_mは、キャッシュミスアクセス群の平均レスポンス時間である。

Ｐ_m＝Ｍ／Ｒ_m …（１）
１次キャッシュ「ＯＮ」かつ２次キャッシュ「ＯＦＦ」の装置構成における性能Ｐ₁は、（２）式のようになる。ただし、Ｃ₁は、１次キャッシュアクセス群のアクセスＩ／Ｏ数であり、Ｃ₂は、２次キャッシュアクセス群のアクセスＩ／Ｏ数であり、Ｃ_mは、キャッシュミスアクセス群のアクセスＩ／Ｏ数である。Ｒ₂は、２次キャッシュアクセス群の平均レスポンス時間である。Ｔは、試験時間である。

Ｐ₁＝（Ｃ₁＋（Ｒ₂／Ｒ_m）×Ｃ₂＋Ｃ_m）／Ｔ …（２）
このように、ホスト１１は、１次キャッシュ「ＯＮ」かつ２次キャッシュ「ＯＦＦ」の装置構成、および１次キャッシュ「ＯＦＦ」かつ２次キャッシュ「ＯＦＦ」の装置構成について性能測定を不要にして性能算出をおこなうことができる。したがって、ホスト１１は、試験時間の短縮と試験工数の削減をおこなうことができる。また、ホスト１１は、キャッシュの有効と無効とを切り替えることができない試験対象装置を試験対象とすることもできる。なお、（１）式および（２）式の導出については、後で説明する。

図１７を用いた結果算出処理の説明に戻る。
［ステップＳ２８］性能算出部３５は、キャッシュごとの性能効果を算出する。性能算出部３５は、算出結果をキャッシュ効果リストに記録する。

［ステップＳ２９］結果判定部３７は、キャッシュごとの性能効果と期待値とを比較して性能効果を評価する。結果判定部３７は、評価結果をキャッシュ効果リストに記録して結果算出処理を終了する。

ここで、キャッシュ効果リストについて図２２を用いて説明する。図２２は、第２の実施形態のキャッシュ効果リストの一例を示す図である。キャッシュ効果リスト５９０は、１次キャッシュ２２と２次キャッシュ２３のそれぞれの性能向上効果（効果）と、期待値と、評価結果（結果）とを記録する。たとえば、１次キャッシュ２２の効果は「＋１４２３（＝１５０９−８６）」であり、１次キャッシュ２２の効果が期待値「＋１３００±２６０（＝＋１３００±２０％）」の範囲内にあるので結果が「ＯＫ」である。また、２次キャッシュ２３の効果は「＋４５９（＝１５０９−１０５０）」であり、２次キャッシュ２３の効果が期待値「＋５００±１００（＝＋５００±２０％）」の範囲内にあるので結果が「ＯＫ」である。

このようにして、結果算出処理において評価した評価結果は、出力部３８によって出力される（キャッシュ性能評価処理のステップＳ１６）。
ここで出力部３８が出力する出力リストについて図２３を用いて説明する。図２３は、第２の実施形態の出力リストの一例を示す図である。出力リスト６００は、特定のＩ／Ｏサイズ（たとえば、４．０ＫＢ）における試験結果を示すものであり、他のＩ／Ｏサイズを含めた試験結果の一部を一例として示すものである。出力リスト６００は、出力項目に、１次キャッシュ性能、２次キャッシュ性能、キャッシュミス性能、１次キャッシュ効果、２次キャッシュ効果、物理スペックとの比較結果、１次キャッシュ効果期待値との比較結果、２次キャッシュ効果期待値との比較結果を含む。たとえば、１次キャッシュ性能（ＩＯＰＳ）は「２９８０」であり、２次キャッシュ性能は「１４６０」であり、キャッシュミス性能は「８６」である。また、１次キャッシュ効果は「＋１４２３」であり、２次キャッシュ効果は「＋４５９」である。また、物理スペックとの比較結果、１次キャッシュ効果期待値との比較結果、および２次キャッシュ効果期待値との比較結果は、いずれも「ＯＫ」である。

なお、出力リスト６００は警告メッセージを含まないが、妥当性確認部３６や結果判定部３７などから警告メッセージが発せられた場合は、出力リストに警告メッセージが付されることがある。

次に、１次キャッシュ「ＯＮ」かつ２次キャッシュ「ＯＦＦ」の装置構成、および１次キャッシュ「ＯＦＦ」かつ２次キャッシュ「ＯＦＦ」の装置構成における性能算出式（１）、（２）の導出について説明する。

まず、Ｍ多重中のアクセスパタンごとに試験中に処理したＩ／Ｏ要求数（アクセスＩ／Ｏ数）が異なることから、これらをまとめて一様に撹拌し、Ｍ個の仮想アクセスパタンに再配分した試験結果を考える。すなわち、Ｍ多重中の各仮想アクセスパタンのアクセスＩ／Ｏ数は、等しい。このとき、Ｍ多重試験中の全体のアクセスＩ／Ｏ数をＣとすると、１つの仮想アクセスパタンにおける全体のアクセスＩ／Ｏ数は、多重度Ｍで除したＣ／Ｍとなる。同様にして、Ｍ多重試験中の１次キャッシュ２２のアクセスＩ／Ｏ数をＣ₁とすると、１つの仮想アクセスパタンにおける１次キャッシュ２２のアクセスＩ／Ｏ数は、Ｃ₁／Ｍとなる。Ｍ多重試験中の２次キャッシュ２３のアクセスＩ／Ｏ数をＣ₂とすると、１つの仮想アクセスパタンにおける２次キャッシュ２３のアクセスＩ／Ｏ数は、Ｃ₂／Ｍとなる。Ｍ多重試験中のキャッシュミスのアクセスＩ／Ｏ数をＣ_mとすると、１つの仮想アクセスパタンにおけるキャッシュミスのアクセスＩ／Ｏ数は、Ｃ_m／Ｍとなる。

したがって、１つの仮想アクセスパタンにおいて、１次キャッシュ２２の平均レスポンス時間Ｒ_1vは（３）式となり、１次キャッシュ２２の処理時間Ｔ_1vは（４）式となり、１次キャッシュ２２の算出性能ＩＯＰＳ_1vは（５）式となる。

Ｒ_1v＝（Ｔ_1v×Ｍ）／Ｃ₁ …（３）
Ｔ_1v＝（Ｒ_1v×Ｃ₁）／Ｍ …（４）
ＩＯＰＳ_1v＝（Ｃ₁／Ｍ）／Ｔ_1v＝Ｃ₁／Ｔ_1v×Ｍ＝１／Ｒ_1v …（５）
２次キャッシュ２３の平均レスポンス時間Ｒ_2v、２次キャッシュ２３の処理時間Ｔ_2v、および２次キャッシュ２３の算出性能ＩＯＰＳ_2vについても同様である。また、キャッシュミスの平均レスポンス時間Ｒ_mv、キャッシュミスの処理時間Ｔ_mv、およびキャッシュミスの算出性能ＩＯＰＳ_mvについても同様である。

ここで全体について考えると、各仮想アクセスパタンについてレスポンス時間と処理時間は同一であり、多重度Ｍで処理していることから、全体の処理速度は多重度Ｍ倍になる。

すなわち、全体性能は、１次キャッシュ２２の平均レスポンス時間Ｒ₁が（６）式となり、１次キャッシュ２２の処理時間Ｔ₁が（７）式となり、１次キャッシュ２２の算出性能ＩＯＰＳ₁が（８）式となる。

Ｒ₁（＝Ｒ_1v）＝（Ｔ_1v×Ｍ）／Ｃ₁ …（６）
Ｔ₁（＝Ｔ_1v）＝（Ｒ_1v×Ｃ₁）／Ｍ …（７）
ＩＯＰＳ₁＝（Ｃ₁／Ｍ）／Ｔ_1v×Ｍ＝Ｃ₁／Ｔ_1v＝Ｍ／Ｒ₁ …（８）
２次キャッシュ２３の平均レスポンス時間Ｒ₂、２次キャッシュ２３の処理時間Ｔ₂、および２次キャッシュ２３の算出性能ＩＯＰＳ₂についても同様である。また、キャッシュミスの平均レスポンス時間Ｒ_m、キャッシュミスの処理時間Ｔ_m、およびキャッシュミスの算出性能ＩＯＰＳ_mについても同様である。

キャッシュなし（１次キャッシュ「ＯＦＦ」かつ２次キャッシュ「ＯＦＦ」）の装置構成は、すべてのＩ／Ｏ要求においてキャッシュミスであり、全体性能はキャッシュミスの算出性能ＩＯＰＳ_mに等しいことから（１）式を得る。

また、１次キャッシュ有効（１次キャッシュ「ＯＮ」かつ２次キャッシュ「ＯＦＦ」）の装置構成においては、２次キャッシュヒットしたＩ／Ｏ要求がないことから、２次キャッシュ２３の処理時間Ｔ₂だけキャッシュミスＩ／Ｏを処理する時間が増える。したがって、キャッシュミスの増加Ｉ／Ｏ数Ｉ_mは、キャッシュミスの算出性能ＩＯＰＳ_mと２次キャッシュ２３の処理時間Ｔ₂との積であるから、（９）式を得る。

Ｉ_m＝Ｍ／Ｒ_m×Ｔ₂＝Ｍ／Ｒ_m×（Ｒ₂×Ｃ₂）／Ｍ＝（Ｒ₂／Ｒ_m）×Ｃ₂ …（９）
したがって、１次キャッシュ有効の装置構成の性能Ｐ₁は、Ｉ／Ｏ数Ｉ_mを試験時間で除すことで得られることから（２）式のようになる。

なお、上記の処理機能は、コンピュータによって実現することができる。その場合、試験装置１、ホスト１１が有すべき機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記憶装置、光ディスク、光磁気記録媒体、半導体メモリなどがある。磁気記憶装置には、ハードディスク装置（ＨＤＤ）、フレキシブルディスク（ＦＤ）、磁気テープなどがある。光ディスクには、ＤＶＤ、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ／ＲＷなどがある。光磁気記録媒体には、ＭＯ（Magneto-Optical disk）などがある。

プログラムを流通させる場合には、たとえば、そのプログラムが記録されたＤＶＤ、ＣＤ−ＲＯＭなどの可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。

プログラムを実行するコンピュータは、たとえば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムにしたがった処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムにしたがった処理を実行することもできる。また、コンピュータは、ネットワークを介して接続されたサーバコンピュータからプログラムが転送されるごとに、逐次、受け取ったプログラムにしたがった処理を実行することもできる。

また、上記の処理機能の少なくとも一部を、ＤＳＰ、ＡＳＩＣ、ＰＬＤなどの電子回路で実現することもできる。

１ 試験装置
１ａ 制御部
１ｂ 記憶部
２ ストレージ装置
２ａ，２２ １次キャッシュ
２ｂ，２３ ２次キャッシュ
２ｃ 記憶装置
１０ 試験システム
１１ ホスト
１２ ネットワーク
１３ ＲＡＩＤ装置
２０，２１ 論理ボリューム
２４，２５ ＲＡＩＤグループ
２６，１０３ ＨＤＤ
３０ 試験制御部
３１ Ｉ／Ｏサイズ管理部
３２ ユーザ入力部
３３ Ｉ／Ｏ発行部
３４ レスポンス時間分割部
３５ 性能算出部
３６ 妥当性確認部
３７ 結果判定部
３８ 出力部
４０ 測定開始／終了部
４１ アドレス設定部
４２ レスポンス測定部
４３ １次キャッシュ向けＩ／Ｏ発行部
４４ ２次キャッシュ向けＩ／Ｏ発行部
４５ キャッシュミス向けＩ／Ｏ発行部
４３ａ，４４ａ，４５ａ リードＩ／Ｏ発行部
４３ｂ，４４ｂ，４５ｂ ライトＩ／Ｏ発行部
１００ コンピュータ
１０１ プロセッサ
１０２ ＲＡＭ

Claims (8)

1. １次キャッシュおよび２次キャッシュを有するストレージ装置を試験する試験装置であって、
   第１のサイズのアクセス領域に対してシーケンシャルアクセスである第１アクセス要求と、前記第１のサイズより大きい第２のサイズのアクセス領域に対してシーケンシャルアクセスである第２アクセス要求と、アクセス領域に対してランダムアクセスである第３アクセス要求とを、それぞれ繰り返し並列に前記ストレージ装置に発行し、
   所定の試験時間に発行された前記第１アクセス要求、前記第２アクセス要求、および前記第３アクセス要求に対する前記ストレージ装置からのレスポンス時間を記憶部に蓄積し、
   前記試験時間に発行された前記第１アクセス要求、前記第２アクセス要求、および前記第３アクセス要求を、前記レスポンス時間にもとづいて前記１次キャッシュにヒットしたとみなせる１次キャッシュアクセス、前記２次キャッシュにヒットしたとみなせる２次キャッシュアクセス、または前記１次キャッシュおよび前記２次キャッシュのいずれにもヒットしないとみなせるキャッシュミスアクセスに分類する、制御部、
   を備える試験装置。
2. 前記制御部は、前記試験時間に発行された前記第１アクセス要求、前記第２アクセス要求、および前記第３アクセス要求を、クラスタ分析により前記１次キャッシュアクセス、前記２次キャッシュアクセス、または前記キャッシュミスアクセスに分類する請求項１記載の試験装置。
3. 前記制御部は、前記第１のサイズのアクセス領域に対してシーケンシャルなリードアクセスである第１リードアクセス要求と、前記第１のサイズのアクセス領域に対してシーケンシャルなライトアクセスである第１ライトアクセス要求と、前記第２のサイズのアクセス領域に対してシーケンシャルなリードアクセスである第２リードアクセス要求と、前記第２のサイズのアクセス領域に対してシーケンシャルなライトアクセスである第２ライトアクセス要求と、前記アクセス領域に対してランダムなリードアクセスである第３リードアクセス要求と、前記アクセス領域に対してランダムなライトアクセスである第３ライトアクセス要求とを、それぞれ繰り返し並列に前記ストレージ装置に発行する請求項１記載の試験装置。
4. 前記制御部は、第１の論理ボリュームに対して前記第１リードアクセス要求と前記第２リードアクセス要求と前記第３リードアクセス要求とを発行し、第２の論理ボリュームに対して前記第１ライトアクセス要求と前記第２ライトアクセス要求と前記第３ライトアクセス要求とを発行する請求項３記載の試験装置。
5. 前記制御部は、前記１次キャッシュアクセス、前記２次キャッシュアクセス、および前記キャッシュミスアクセスごとの性能値であるキャッシュ階層性能値を算出し、前記キャッシュ階層性能値から、１次キャッシュの性能向上効果または２次キャッシュの性能向上効果を算出する請求項１記載の試験装置。
6. 前記制御部は、前記１次キャッシュアクセス、前記２次キャッシュアクセス、および前記キャッシュミスアクセスごとの性能値であるキャッシュ階層性能値を算出し、前記キャッシュ階層性能値から、前記１次キャッシュの有効／無効状態または前記２次キャッシュの有効／無効状態における性能値である装置構成性能値を算出する請求項１記載の試験装置。
7. １次キャッシュおよび２次キャッシュを有するストレージ装置を試験する試験装置の試験プログラムであって、
   前記試験装置に、
   第１のサイズのアクセス領域に対してシーケンシャルアクセスである第１アクセス要求と、前記第１のサイズより大きい第２のサイズのアクセス領域に対してシーケンシャルアクセスである第２アクセス要求と、アクセス領域に対してランダムアクセスである第３アクセス要求とを、それぞれ繰り返し並列に前記ストレージ装置に発行し、
   所定の試験時間に発行された前記第１アクセス要求、前記第２アクセス要求、および前記第３アクセス要求に対する前記ストレージ装置からのレスポンス時間を記憶部に蓄積し、
   前記試験時間に発行された前記第１アクセス要求、前記第２アクセス要求、および前記第３アクセス要求を、前記レスポンス時間にもとづいて前記１次キャッシュにヒットしたとみなせる１次キャッシュアクセス、前記２次キャッシュにヒットしたとみなせる２次キャッシュアクセス、または前記１次キャッシュおよび前記２次キャッシュのいずれにもヒットしないとみなせるキャッシュミスアクセスに分類する、
   処理を実行させる試験プログラム。
8. １次キャッシュおよび２次キャッシュを有するストレージ装置を試験する試験装置の試験方法であって、
   前記試験装置が、
   第１のサイズのアクセス領域に対してシーケンシャルアクセスである第１アクセス要求と、前記第１のサイズより大きい第２のサイズのアクセス領域に対してシーケンシャルアクセスである第２アクセス要求と、アクセス領域に対してランダムアクセスである第３アクセス要求とを、それぞれ繰り返し並列に前記ストレージ装置に発行し、
   所定の試験時間に発行された前記第１アクセス要求、前記第２アクセス要求、および前記第３アクセス要求に対する前記ストレージ装置からのレスポンス時間を記憶部に蓄積し、
   前記試験時間に発行された前記第１アクセス要求、前記第２アクセス要求、および前記第３アクセス要求を、前記レスポンス時間にもとづいて前記１次キャッシュにヒットしたとみなせる１次キャッシュアクセス、前記２次キャッシュにヒットしたとみなせる２次キャッシュアクセス、または前記１次キャッシュおよび前記２次キャッシュのいずれにもヒットしないとみなせるキャッシュミスアクセスに分類する、
   処理を実行する試験方法。

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