JP2016009782A - Method for manufacturing semiconductor device and semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法および半導体装置に関する。 The present invention relates to a semiconductor device manufacturing method and a semiconductor device.
半導体装置に設けられるヒューズが存在する。ヒューズは例えば、集積回路から不良素子を切り離して、正常素子に置き換える処理に利用される（特許文献１参照）。 There is a fuse provided in the semiconductor device. For example, the fuse is used for a process of separating a defective element from an integrated circuit and replacing it with a normal element (see Patent Document 1).
半導体装置に設けられるヒューズには、種々のタイプが存在する。近年、銅（Ｃｕ）から形成されたヒューズが注目されている（特許文献１〜４参照）。このタイプのヒューズは、銅配線と同時に形成することができる（特許文献１〜２参照）。Ｃｕから形成されるヒューズは、電流印加またはレーザ照射により切断される（特許文献１〜４参照）。
There are various types of fuses provided in a semiconductor device. In recent years, a fuse formed of copper (Cu) has attracted attention (see
電流印加により切断されるヒューズは、電気ヒューズと呼ばれる。Ｃｕから形成される電気ヒューズは多くの場合、エレクトロマイグレーションにより切断される。ヒューズの切断を容易にするため、エレクトロマイグレーションを抑制する銅配線上のメタルキャップ（例えば、Ｃｏ膜）を、ヒューズ上には設けない技術が報告されている（特許文献２参照）。 A fuse that is cut by applying a current is called an electric fuse. Electrical fuses formed from Cu are often cut by electromigration. In order to facilitate the cutting of the fuse, a technique has been reported in which a metal cap (for example, a Co film) on a copper wiring that suppresses electromigration is not provided on the fuse (see Patent Document 2).
ところで銅の形成に関しては、Ｒｈ，Ｉｒ，Ｐｄ，Ｔａ，Ｍｏ，Ｒｕ，Ｃｏ，ＯｓとＣｕとの密着性に関する研究が報告されている（非特許文献１）。また、Ｐｄ原子層上への銅の無電解メッキに関する研究が報告されている（非特許文献２）。 By the way, regarding the formation of copper, research on the adhesion between Rh, Ir, Pd, Ta, Mo, Ru, Co, Os and Cu has been reported (Non-patent Document 1). In addition, research on electroless plating of copper on a Pd atomic layer has been reported (Non-Patent Document 2).
Ｃｕ配線は、エレクトロマイグレーションを抑制し信頼性を確保するよう形成されることが一般的であるため、Ｃｕ配線を電気ヒューズとして用いた場合に切断することが困難な場合がある。 Since Cu wiring is generally formed so as to suppress electromigration and ensure reliability, it may be difficult to cut when Cu wiring is used as an electrical fuse.
上記の問題を解決するために、本製造方法の一観点によれば、半導体基板の上方に導電膜パターンを形成する工程と、前記導電膜パターンを覆う第1絶縁層を形成する工程と、前記第１絶縁層をエッチングして、前記導電膜パターンが底に配置された溝を前記第１絶縁層に形成する工程と、前記導電膜パターン上に、銅を含み、側面が前記溝の側面と接する導電層を形成して、前記導電膜パターンと前記導電層とを備えるヒューズを形成する工程とを有する半導体装置の製造方法が提供される。 In order to solve the above problem, according to one aspect of the present manufacturing method, a step of forming a conductive film pattern above a semiconductor substrate, a step of forming a first insulating layer covering the conductive film pattern, Etching the first insulating layer to form a groove in which the conductive film pattern is disposed at the bottom in the first insulating layer; and copper on the conductive film pattern, and a side surface of the groove is a side surface of the groove There is provided a method for manufacturing a semiconductor device, comprising forming a conductive layer in contact with each other and forming a fuse including the conductive film pattern and the conductive layer.
開示の方法によれば、切断が格段に容易な電気ヒューズが提供される。 The disclosed method provides an electrical fuse that is significantly easier to cut.
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一符号を付し、その説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the technical scope of the present invention is not limited to these embodiments, but extends to the matters described in the claims and equivalents thereof. In addition, the same code | symbol is attached | subjected to the corresponding part even if drawings differ, and the description is abbreviate | omitted.
Ｃｕから形成されるヒューズは、上述したように銅配線と同時に形成される。図１は、銅配線と同時に形成される電気ヒューズ１を含む半導体装置の縦断面図の一例である。図２は、実施の形態の電気ヒューズ２を含む半導体装置の縦断面図の一例である。図１及び２には、電気ヒューズ１，２を有する半導体装置の縦断面図の一部が示されている。
The fuse formed of Cu is formed simultaneously with the copper wiring as described above. FIG. 1 is an example of a longitudinal sectional view of a semiconductor device including an
図１の電気ヒューズ１は、例えば以下の手順により形成される。
The
まず半導体基板４の表面に、半導体素子（図示せず）を形成する。次に半導体基板４上に、第１層間絶縁膜６ａを形成する。この第１層間絶縁膜６ａに、銅配線（図示せず）に対応する溝（図示せず）と電気ヒューズ１に対応する溝８ａとを形成する。これらの溝の形成後、第１層間絶縁膜６ａ上に、Ｃｕの拡散を抑制するバリアメタル膜（例えば、ＴａＮ膜）とシード膜（例えば、Ｃｕ膜）とを、例えばＰＶＤ（Physical Vapor Deposition、例えばスパッタ）により形成する。
First, a semiconductor element (not shown) is formed on the surface of the
その後、銅配線（図示せず）に対応する溝（図示せず）および電気ヒューズ１に対応する溝８ａを埋め込むＣｕ膜を、シード膜上に電解メッキにより成長する。成長したＣｕ膜のうち溝の外側の部分をＣＭＰ（Chemical Mechanical Polishing）により除去して溝８ａの内部に、導電層１５（以下、Ｃｕ導電層と呼ぶ）を形成する。
Thereafter, a Cu film filling the groove (not shown) corresponding to the copper wiring (not shown) and the
このＣＭＰにより溝８ａの外側のバリアメタル膜がエッチングされ、溝８ａの内側にバリアメタル層１０ａが形成される。更にこのＣＭＰにより溝８ａの外側のシード膜がエッチングされ、溝８ａ内側にシード層１２が形成される。これにより、導電層１５の底面および側面を覆う、バリアメタル層１０ａとシード層１２とが積層された金属膜１６が形成される。
By this CMP, the barrier metal film outside the
以上により、銅配線（図示せず）および電気ヒューズ１が形成される。
Thus, a copper wiring (not shown) and the
その後、電気ヒューズ１、銅配線（図示せず）および第１層間絶縁膜６ａ上に、Ｃｕの拡散を防止するバリア絶縁層１４ａ（例えば、シリコン炭窒化膜）を形成する。このバリア絶縁層１４ａの上に、更に第２層間絶縁膜６ｂを形成する。
Thereafter, a
電気ヒューズ１の形成方法としては、溝８ａを形成せずに第１層間絶縁膜６ａ上にバリアメタル膜とＣｕ膜を堆積し、該バリアメタル膜と該Ｃｕ膜をドライエッチングにより成形（エッチング）して電気ヒューズ１を形成することも考えられる。しかしドライエッチングにより、Ｃｕ膜を成形（エッチング）することは困難である。
As a method for forming the
そこで、第１層間絶縁膜６ａに形成した溝８ａをＣｕで埋め込み、溝８ａの外側に成長した部分をＣＭＰで除去して、電気ヒューズ１を形成する。このため、電気ヒューズ１のＣｕ導電層１５の下面および側面は、バリアメタル層１０ａとシード層１２とが積層された金属膜１６に接する。
Therefore, the
なおバリアメタル層１０ａは、半導体基板４上の素子を劣化させるＣｕの拡散を抑制するために設けられる。バリアメタル膜（すなわち、ＣＭＰ前のバリアメタル層１０ａ）はＣｕ膜との密着性が高いため、ＣＭＰ時に加わる力によってＣｕ膜が第１層間絶縁膜６ａからの剥離を抑制する。
The
エレクトロマイグレーションは、電流が印加された金属中の原子が電子と運動量を交換して陽極に向かって徐々に移動して、陰極の近傍に欠損（ボイド）が生じる現象である。電子と運動量を交換した金属原子は、金属に含まれる微結晶間の隙間（すなわち、グレインバンダリー）や金属の自由表面などを通って移動する。この時に金属原子が通る経路は、拡散パスと呼ばれる。 Electromigration is a phenomenon in which atoms in a metal to which an electric current is applied exchange momentum with electrons and move gradually toward the anode, resulting in defects (voids) in the vicinity of the cathode. Metal atoms exchanging momentum with electrons move through gaps between microcrystals contained in the metal (that is, grain boundaries), metal free surfaces, and the like. The path through which metal atoms pass is called a diffusion path.
図１の電気ヒューズ１の導電層１５のように、他の物質に囲まれた金属（例えば、Ｃｕ）には自由表面は存在しない。このような状態の金属では、金属原子は自由表面の代わりに、金属を囲む物質と金属との界面を伝わって移動する。界面における金属原子の移動し易さは、金属を囲む物質により変化する。
As in the
金属が絶縁体に接している場合、金属と絶縁体の界面には微視的な隙間が生じる。この様な隙間は、拡散パスになる。一方、金属が別の金属に接している場合、金属同士の界面には、拡散パスは形成され難い。 When the metal is in contact with the insulator, a microscopic gap is generated at the interface between the metal and the insulator. Such a gap becomes a diffusion path. On the other hand, when the metal is in contact with another metal, it is difficult to form a diffusion path at the interface between the metals.
実施の形態では図２に示すように、溝８ｂの底に配置された導電膜パターン１８上に、例えばメッキによりＣｕを含む導電層２０を形成する。すると、側面全体が絶縁体（図２では、第１絶縁層６ａ）に接する導電層２０が形成される。このため、導電層２０が絶縁体に接する面積は、図１の電気ヒューズ１の導電層１５が絶縁体に接する面積より広くなる。従って、実施の形態によれば、エレクトロマイグレーションによる切断が格段に容易になる。
In the embodiment, as shown in FIG. 2, a
導電層２０は、ＣＶＤ（Chemical Vapor Deposition)により成長してもよい。メッキおよびＣＶＤは、絶縁膜上にはＣｕ等の金属を成長しない。このためＣｕを含む導電層２０は、溝８ｂ内の導電膜パターン１８上に成長し、第１層間絶縁膜６ａの表面には成長しない。
The
（１）全体構造
図３は、実施の形態の半導体装置２２の一例を説明するブロック図である。
(1) Overall Structure FIG. 3 is a block diagram illustrating an example of the
半導体装置２２は例えば、ＣＰＵ（Central Processing Unit、図示せず）とＲＯＭ（Read Only Memory、図示せず）と複数のＳＲＡＭ２４ａ〜２４ｃ(Static Random Access Memory)と周辺回路（図示せず）とを有するシステムＬＳＩ(Large Scale Integration)である。半導体装置２２は更に、予備のＳＲＡＭ２４ｄ（以下、冗長ＳＲＡＭと呼ぶ）とヒューズＲＯＭ２６と冗長選択制御部２８とを有する。ヒューズＲＯＭ２６は、図２を参照して説明した電気ヒューズ２を有するワンタイムメモリ（One Time Programmable Read Only Memory）である。
The
（２）製造方法
図４〜図１０は、実施の形態の半導体装置２２の製造方法の一例を説明する縦断面図である。
(2) Manufacturing Method FIGS. 4 to 10 are longitudinal sectional views for explaining an example of a method for manufacturing the
（２−１）導電膜パターンの形成（図４（ａ）〜図４（ｂ）参照）
まず図４（ａ）に示すように、半導体基板４（例えばシリコン基板）にＳＴＩ（Shallow Trench Isolation)２９と、ＳＴＩ２９に囲まれた半導体素子３０（例えば、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタ）とを形成する。次に、半導体基板４上に、例えばＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）により絶縁層３２ｂ（例えば、シリコン酸化膜）を２００ｎｍ〜５００ｎｍ（例えば３００ｎｍ）形成する。
(2-1) Formation of conductive film pattern (see FIGS. 4A to 4B)
First, as shown in FIG. 4A, an STI (Shallow Trench Isolation) 29 on a semiconductor substrate 4 (for example, a silicon substrate) and a semiconductor element 30 (for example, a metal oxide semiconductor (MOS) field effect transistor) surrounded by the
この絶縁層３２ｂの上に、Ｔｉ、ＴａおよびＣｏの少なくとも一つの元素を含むバリアメタル膜３４を、例えばＰＶＤ（例えば、スパッタ）により５ｎｍ〜１５ｎｍ（好ましくは、１０ｎｍ）形成する。バリアメタル膜３４は好ましくは、窒化チタン膜（ＴｉＮ膜）、窒化タンタル膜（ＴａＮ膜）または窒化コバルト膜（ＣｏＮ膜）である。
A
その後、バリアメタル膜３４上に更に、厚さ５ｎｍ〜１５ｎｍ（好ましくは、１０ｎｍ）の導電膜３６（例えば、Ｒｕ膜，Ｃｏ膜，Ｐｄ膜，Ｏｓ膜，Ｍｏ膜，Ｒｈ膜，Ｉｒ膜）を形成する。導電膜３６は、例えばＰＥＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition）、ＰＥＡＬＤ(Plasma-Enhanced Atomic Layer Deposition)およびＰＶＤ（例えば、スパッタ）のいずれにより形成してもよい。
Thereafter, a conductive film 36 (for example, Ru film, Co film, Pd film, Os film, Mo film, Rh film, Ir film) having a thickness of 5 nm to 15 nm (preferably 10 nm) is further formed on the
次に、導電膜３６上に、厚さ約３０ｎｍの酸化シリコン膜３８と、厚さ約３０ｎｍの反射防止膜４０ａ（例えばシリコン窒化膜（ＳｉＮ膜）、以下同様）と、厚さ約１３０ｎｍのフォトレジスト膜を形成する。その後、フォトリソグラフィによりこのフォトレジスト膜を成形して、電気ヒューズ２に対応するフォトレジスト膜のパターン（以下、レジストパターンと呼ぶ）４２ａを形成する。
Next, on the
このレジストパターン４２ａを介して、反射防止膜４０ａと酸化シリコン膜３８と導電膜３６とバリアメタル膜３４とをドライエッチングによりエッチングする。これにより、図４（ｂ）に示すように、導電膜パターン４４と、バリアメタル膜３４のパターン４６（以下、バリアメタル・パターンと呼ぶ）が形成される。その後、反射防止膜４０ａを除去する。
The
以上により、半導体基板４の上方に導電膜パターン４４が形成される。
As a result, the
ところで、Ｒｕ，Ｃｏ，Ｐｄ，Ｏｓ，Ｍｏ，Ｒｈ，Ｉｒからなる群から選択された少なくとも１つの元素（以下、Ｒｕ等と呼ぶ）を含む導電膜（特に、Ｒｕ膜，Ｃｏ膜，Ｐｄ膜，Ｏｓ膜，Ｍｏ膜，Ｒｈ膜，Ｉｒ膜）とＣｕの格子定数ミスマッチ（非特許文献１参照）は小さい。具体的には、Ｒｕ等を含む導電膜とＣｕとの格子定数ミスマッチは、Ｃｕの無電解メッキが可能なＰｄ（非特許文献２参照）とＣｕとの格子定数ミスマッチより小さい。 Incidentally, a conductive film containing at least one element selected from the group consisting of Ru, Co, Pd, Os, Mo, Rh, and Ir (hereinafter referred to as Ru, etc.) (in particular, a Ru film, a Co film, a Pd film, Os film, Mo film, Rh film, Ir film) and Cu lattice constant mismatch (see Non-Patent Document 1) are small. Specifically, the lattice constant mismatch between the conductive film containing Ru and the like and Cu is smaller than the lattice constant mismatch between Pd (see Non-Patent Document 2) and Cu capable of electroless plating of Cu.
このため、Ｒｕ等を含む導電膜上には、Ｃｕを含む導電層２０をメッキやＣＶＤにより容易に成長することができる。従って、導電膜パターン４４は、Ｒｕ，Ｃｏ，Ｐｄ，Ｏｓ，Ｍｏ，Ｒｈ，Ｉｒからなる群から選択された少なくとも１つの元素を含むことが好ましい。
For this reason, the
尚、バリアメタル膜３４の形成は、省略可能である（図２参照）。但し、導電膜（例えば、Ｒｕ膜）と絶縁膜（例えば、シリコン酸化膜）との密着性は、導電膜と絶縁膜の間にバリアメタル膜を設けることで向上する。従って、バリアメタル膜３４の形成は省略しないことが好ましい。
The formation of the
バリアメタル膜３４は、導電層２０（図２参照）に含まれるＣｕの拡散を抑制する。従って、バリアメタル膜３４の形成を省略する場合には、バリアメタル膜３４の代わりに、Ｃｕの拡散を防止するバリア絶縁膜（例えば、シリコン炭窒化膜）を形成することが好ましい。
The
導電膜パターン４４のサイズが十分に大きい場合には、反射防止膜４０ａの形成は、省略可能である（後述するフォトリソグラフィにおいても同様）。
When the size of the
（２−２）絶縁層の形成（図４（ｃ）参照）
次に、導電膜パターン４４が形成された半導体基板４の上に、例えばＰＥＣＶＤにより厚さ１５０ｎｍ〜４５０ｎｍ（例えば、３００ｎｍ）の酸化シリコン膜を堆積する。その後、ＣＭＰ（Chemical Mechanical Polishing）により、堆積した酸化シリコン膜を平坦化する。この際、平坦化した酸化シリコン膜と導電膜パターン４４の間隔が、例えば７５ｎｍ〜２５ｎｍ（例えば、５０ｎｍ）になるように、酸化シリコン膜を平坦化する。これにより図４（ｃ）に示すように、導電膜パターン４４を覆う第1絶縁層３２ａ（層間絶縁膜）が形成される。
(2-2) Formation of insulating layer (see FIG. 4C)
Next, a silicon oxide film having a thickness of 150 nm to 450 nm (for example, 300 nm) is deposited on the
以上の例では、第1絶縁層３２ａおよび導電膜パターン４４の下側の絶縁層３２ｂ（以下、第２絶縁層と呼ぶ）は、酸化シリコン膜（例えば、ＳｉＯ２膜）を有する絶縁層である。しかし、第1絶縁層３２ａおよび第２絶縁層３２ｂは、酸化シリコン膜以外の絶縁膜（例えば、シリコン炭窒化膜（ＳｉＣＮ膜））を有する絶縁層であってもよい。
In the above example, the first insulating
（２−３）ビアの形成（図５（ａ）〜図６（ａ）参照）
次に第１絶縁層３２ａの表面に、厚さ約３０ｎｍの反射防止膜４０ｂ（図５（ａ）参照）と、厚さ約１３０ｎｍのフォトレジスト膜を形成する。その後、フォトリソグラフィによりこのフォトレジスト膜を成形して、コンタクトホール４７（図５（ｂ）参照）に対応する開口４８ａを有するレジストパターン４２ｂを形成する。
(2-3) Formation of vias (see FIGS. 5A to 6A)
Next, an
このレジストパターン４２ｂを介して、反射防止膜４０ｂと第１絶縁層３２ａと第２絶縁層３２ｂとをドライエッチングによりエッチングして、半導体素子３０（図５（ｂ）参照）に達するコンタクトホール４７を形成する。その後、反射防止膜４０ｂを除去する。
Through the resist
次に、コンタクトホール４７が形成された半導体基板４上に図５（ｃ）に示すように、配線用のバリアメタル膜５０（例えば、窒化チタン膜（ＴｉＮ膜）、窒化タンタル膜（ＴａＮ膜）、窒化コバルト膜（ＣｏＮ膜）等）と配線用の導電膜５２（例えば、タングステン膜）を、例えばＰＶＤまたはＣＶＤにより堆積する。
Next, as shown in FIG. 5C, a
その後、導電膜５２とバリアメタル膜５０をＣＭＰにより除去して図６（ａ）に示すように、コンタクトホール内に配線５４ａ（以下、ビアと呼ぶ）を形成する。
Thereafter, the
（２−４）溝の形成（図６（ｂ）〜図７（ｃ）参照）
次に、第１絶縁層３２ａおよびビア５４ａの上に図６（ｂ）に示すように、厚さ１５ｎｍ〜４５ｎｍ（例えば、３０ｎｍ）の保護膜５６（例えば、シリコン炭窒化膜）を、例えばＰＥＣＶＤにより形成する。保護膜５６は、ビア５４ａを酸化から保護する絶縁膜である。
(2-4) Formation of groove (see FIGS. 6B to 7C)
Next, as shown in FIG. 6B, a protective film 56 (for example, a silicon carbonitride film) having a thickness of 15 nm to 45 nm (for example, 30 nm) is formed on the first insulating
この保護膜５６上に、厚さ約３０ｎｍの反射防止膜４０ｃ（図６（ｃ）参照）と、厚さ約１３０ｎｍのフォトレジスト膜を形成する。その後フォトリソグラフィによりこのフォトレジスト膜を成形して、電気ヒューズ２に対応する開口４８ｂを有するレジストパターン４２ｃを形成する。
On the
このレジストパターン４２ｃを介して、反射防止膜４０ｃと保護膜５６と第１絶縁層３２ａと酸化シリコン膜３８とをドライエッチングによりエッチングして図７（ａ）に示すように、導電膜パターン４４の表面を露出させる。これにより、第１絶縁層３２ａに溝８ｃが形成される。その後、反射防止膜４０ｃを除去する。
Through the resist
次に、導電膜パターン４４が露出した半導体基板４上に図７（ｂ）に示すように、Ｃｕの拡散を抑制する絶縁膜５８（例えば、シリコン炭窒化膜）を例えばＰＥＣＶＤにより堆積する。この時、絶縁膜５８は、ドライエッチングにより形成された、第１絶縁層３２ａの側面を覆う。
Next, as shown in FIG. 7B, an insulating film 58 (for example, a silicon carbonitride film) that suppresses diffusion of Cu is deposited on the
この絶縁膜５８をドライエッチングにより図７（ｃ）に示すように、導電膜パターン４４が露出するまでエッチングする。すると、側面に第1絶縁層３２ａとは異なる第３絶縁層３２ｃ（例えば、シリコン炭窒化膜）を有する溝８ｂが形成される。
The insulating
以上により、導電膜パターン４４が底に配置された溝８ｂが、第１絶縁層３２ａに形成される。
As described above, the
（２−５）導電層の形成（図８（ａ）参照）
次に、図８（ａ）に示すように、導電膜パターン４４上に無電解メッキやＣＶＤ（化学気相成長法）により、例えば厚さ２５ｎｍ〜７５ｎｍ（好ましくは、５０ｎｍ）の銅を含む導電層６２を成長する。この時、導電層６２は、絶縁膜である保護膜５６とは密着性が低いため、密着性が高い導電膜パターン４４上に選択的に形成される。導電層６２は、図２を参照して説明した導電層２０の一例である。
(2-5) Formation of conductive layer (see FIG. 8A)
Next, as shown in FIG. 8A, a conductive film containing copper having a thickness of, for example, 25 nm to 75 nm (preferably 50 nm) is formed on the
導電層６２は、Ｎｉ，Ｓｎ，Ａｇ，Ｃｏ，Ｇｅ，Ｓｉからなる不純物元素の少なくとも一つを含んでもよい。不純物元素のＣｕに対する割合は、好ましくは１０原子％以下である。
The
以上により導電膜パターン４４上に、銅を含み、側面が溝８ｂ（図７（ｃ）参照）の側面と接する導電層６２を形成する。具体的には、例えば図８（ａ）に示すように、第３絶縁層３２ｃに接する導電層６２を形成する。これにより、導電層６２と導電膜パターン４４とバリアメタル・パターン４６とを備える電気ヒューズ６４が形成される。
Thus, the
導電膜パターン４４は、図２を参照して説明した導電膜パターン１８の一例である。電気ヒューズ６４は、図２を参照して説明した電気ヒューズ２の一例である。
The
なお導電層６２は、溝８ｂから食み出さないように（すなわち、溝８ｂ内に留まるように）形成することが好ましい。バリアメタル・パターン４６は、上述したように省略可能である。
The
（２−６）上面バリア絶縁層の形成（図８（ｂ）参照）
図８（ｂ）に示すように、ヒューズ６４が形成された半導体基板４上に、例えばＰＥＣＶＤにより、導電層６２の上面に接する第４絶縁層３２ｄ（例えば、シリコン炭窒化膜）を形成する。
(2-6) Formation of upper surface barrier insulating layer (see FIG. 8B)
As shown in FIG. 8B, a fourth insulating
第３絶縁層３２ｃ（図８（ａ）参照）および第４絶縁層３２ｄは、Ｃｕの拡散を抑制するバリア絶縁層（例えば、シリコン炭窒化膜を有する絶縁膜）である。半導体素子３０に要求される信頼性が高くない場合には、第３絶縁層３２ｃおよび第４絶縁層３２ｄの形成は省略することができる。
The third
（２−７）配線層の形成（図９〜図１０参照）
第４絶縁層３２ｄが形成された半導体基板４上に、層間絶縁膜６６（例えば、シリコン酸化膜）を形成する。この層間絶縁膜６６に、少なくともビア５４ａおよびヒューズ６４の両端それぞれに達する複数のコンタクトホールと、コンタクトホール同士を接続する溝（以下、配線溝と呼ぶ）を形成する。
(2-7) Formation of wiring layer (see FIGS. 9 to 10)
An interlayer insulating film 66 (for example, a silicon oxide film) is formed on the
コンタクトホールと配線溝が形成された層間絶縁膜６６上に、バリアメタル膜（例えば、窒化タンタル膜（ＴａＮ膜））とシード膜（例えば、Ｃｕ膜）とを例えばＰＶＤ（例えば、スパッタ）により形成する。
A barrier metal film (for example, a tantalum nitride film (TaN film)) and a seed film (for example, Cu film) are formed by, for example, PVD (for example, sputtering) on the
その後、コンタクトホールおよび配線溝を埋め込むＣｕ膜を、例えば電解メッキによりシード膜上に成長する。成長したＣｕ膜のうち溝の外側の部分をＣＭＰにより除去して、ビア５４ｂと配線７０を形成する。このＣＭＰにより溝の外側のバリアメタル膜が除去されて、ビア５４ｂおよび配線７０の底面と側面を覆うバリアメタル層１０ｂが形成される。
Thereafter, a Cu film filling the contact hole and the wiring groove is grown on the seed film by, for example, electrolytic plating. A portion of the grown Cu film outside the trench is removed by CMP to form a via 54b and a
ビア５４ｂと配線７０が形成された層間絶縁膜６６上に、例えばバリア絶縁層１４ｂを形成する。以上により、配線層７２ａが形成される。
For example, the
その後、半導体装置２２の構造に応じて、配線層７２ａに上に更に一又は複数の配線層（図示せず）を形成する。
Thereafter, one or more wiring layers (not shown) are further formed on the
最後に図１０に示すように、最上層の配線層７２ｂの上に、外部電極パッド７４を形成する。外部電極パッド７４は、第１絶縁層３２ａ、第２絶縁層３２ｂおよび配線層７２ａ，７２ｂに形成された配線および／またはビアを介して、半導体素子３０および／または電気ヒューズ６４に接続される。最上層の配線層７２ｂは、例えばポリイミドなどのパッシベーション膜７６で覆われる。
Finally, as shown in FIG. 10,
以上により、実施の形態の半導体装置２２が形成される。
Thus, the
（３）ヒューズ近傍の構造
図１０に示すように、実施の形態の半導体装置２２は、半導体基板４と、半導体基板４上に形成された第1絶縁層３２ａと、第1絶縁層３２ａに形成された溝８ｂ（図７（ｃ）参照）とを有する。
(3) Structure near the fuse As shown in FIG. 10, the
半導体装置２２は更に、溝８ｂの底に配置された導電膜パターン４４と、（好ましくは、溝８ｂの中で）導電膜パターン４４上に配置され、側面が溝８ｂの側面と接し銅を含む導電層６２とを有する電気ヒューズ６４を備えている。
The
実施の形態の半導体装置２２では、銅を含む導電層６２は側面が絶縁体（図１０に示す例では、第３絶縁層３２ｃ）に接しているので、側面が金属膜１６（図１参照）に接する導電層１５より格段にエレクトロマイグレーションが起きやすい。従って、実施の形態の電気ヒューズ６４は、図１を参照して説明したヒューズ１より切断が容易である。
In the
（４）使用方法
―不使用ＳＲＡＭ情報の記録―
図１１は、後述する不使用ＳＲＡＭ情報をヒューズＲＯＭ２６（図３参照）に記録する手順を説明するフローチャートである。図１２は、ヒューズＲＯＭ２６のブロック図の一例である。
(4) Usage -Record of unused SRAM information-
FIG. 11 is a flowchart for explaining a procedure for recording unused SRAM information to be described later in the fuse ROM 26 (see FIG. 3). FIG. 12 is an example of a block diagram of the
図１２に示すように、ヒューズＲＯＭ２６は例えば、第１電気ヒューズ２ａと第２電気ヒューズ２ｂとを有する。第１電気ヒューズ２ａおよび第２電気ヒューズ２ｂは、図４〜１０を参照して説明した電気ヒューズ６４である。
As shown in FIG. 12, the
ヒューズＲＯＭ２６は更に、第１ＭＯＳ電界効果トランジスタ１００ａと第２ＭＯＳ電界効果トランジスタ１００ｂとを有する。第１ＭＯＳ電界効果トランジスタ１００ａのソースおよびドレインはそれぞれ、接地面１０２および第１電気ヒューズ２ａの一端に接続されている。同様に、第２ＭＯＳ電界効果トランジスタ１００ｂのソースおよびドレインはそれぞれ、接地面１０２および第２電気ヒューズ２ｂの一端に接続されている。
The
ヒューズＲＯＭ２６は更に、第１電気ヒューズ２ａの他端および第２電気ヒューズ２ｂの他端が接続された切断電源回路１１０を有する。切断電源回路１１０は、外部電源から供給される電流を出力する回路である。
The
ヒューズＲＯＭ２６は更に、第１切断判定回路１０４ａと第２切断判定回路１０４ｂとを有する。第１切断判定回路１０４ａは、第１電気ヒューズ２ａの両端と第１信号線１０６ａとに接続されている。同様に、第２切断判定回路１０４ｂは、第２電気ヒューズ２ｂの両端と第２信号線１０６ｂとに接続されている。第１信号線１０６ａおよび第２信号線１０６ｂはそれぞれ、冗長選択制御部２８（図３参照）に接続さている。
The
ヒューズＲＯＭ２６は更に、第１ＭＯＳ電界効果トランジスタ１００ａのゲートおよび第２ＭＯＳ電界効果トランジスタ１００ｂのゲートに接続された切断制御回路１０８を有している。
The
不使用ＳＲＡＭ情報は、ＳＲＡＭ２４ａ〜２４ｃのうち使用しないことが決定されたＳＲＡＭ（以下、不使用ＳＲＡＭと呼ぶ）を示す情報である。不使用ＳＲＡＭ情報は、図１１に示す手順により決定されヒューズＲＯＭ２６に記録される。 The unused SRAM information is information indicating an SRAM (hereinafter, referred to as an unused SRAM) that is determined not to be used among the SRAMs 24a to 24c. The unused SRAM information is determined by the procedure shown in FIG.
先ず、例えばＩＣ（Integrated Circuit）テスターによりＳＲＡＭ２４ａ〜２４ｃをテストする（Ｓ２）。
First, the
テストの結果、不良ＳＲＡＭが検出された場合、検出した不良ＳＲＡＭを使用しないＳＲＡＭに決定する（Ｓ４）。 If a defective SRAM is detected as a result of the test, the detected defective SRAM is determined as an SRAM that does not use (S4).
その後、不使用ＳＲＡＭ情報を作成しヒューズＲＯＭ２６に記録する（Ｓ６）。 Thereafter, unused SRAM information is created and recorded in the fuse ROM 26 (S6).
不使用ＳＲＡＭ情報は、具体的には例えばビット列である。図１３は、不使用ＳＲＡＭ情報の一例を示す表である。図１３の第１列目には、不使用ＳＲＡＭ情報の２桁目（以下、第２ビットと呼ぶ）が示されている。図１３の第２列目には、不使用ＳＲＡＭ情報の１桁目（以下、第１ビットと呼ぶ）が示されている。図１３の３列目には、不使用ＳＲＡＭが示されている。例えば、不使用ＳＲＡＭ情報「０１」に対応する不使用ＳＲＡＭは、第１ＳＲＡＭ２４ａである。不使用ＳＲＡＭ情報「００」は、不使用ＳＲＡＭがないことを示している。
Specifically, the unused SRAM information is, for example, a bit string. FIG. 13 is a table showing an example of unused SRAM information. The first column of FIG. 13 shows the second digit of unused SRAM information (hereinafter referred to as the second bit). The second column of FIG. 13 shows the first digit of unused SRAM information (hereinafter referred to as the first bit). In the third column of FIG. 13, unused SRAM is shown. For example, the unused SRAM corresponding to the unused SRAM information “01” is the
不使用ＳＲＡＭ情報は例えば以下のように、ヒューズＲＯＭ２６に記録される。図１４は、切断された電気ヒューズの状態を説明する図である。
The unused SRAM information is recorded in the
先ず、切断制御回路１０８（図１２参照）に不使用ＳＲＡＭ情報が入力される。すると、切断制御回路１０８は、入力された不使用ＳＲＡＭ情報に対応する電圧を第１ＭＯＳ電界効果トランジスタ１００ａのゲートに印加する。同様に、切断制御回路１０８は、入力された不使用ＳＲＡＭ情報に対応する電圧を第２ＭＯＳ電界効果トランジスタ１００ｂのゲートに印加する。その後、切断制御回路１０８は切断電源回路１１０を、電流供給可能な状態にする。
First, unused SRAM information is input to the cutting control circuit 108 (see FIG. 12). Then, the
例えば、入力された不使用ＳＲＡＭ情報の第１ビットが「１」の場合、切断制御回路１０８は、第１ＭＯＳ電界効果トランジスタ１００ａのゲートに閾値より高い電圧を印加する。すると、第１ＭＯＳ電界効果トランジスタ１００ａが導通し、切断電源回路１１０から第１電気ヒューズ２ａに電流が供給される。この電流供給によりエレクトロマイグレーションが起きて、第１電気ヒューズ２ａの導電層６２にボイド７４（図１４参照）が発生する。その結果、第１電気ヒューズ２ａの陰極側が切断（断線）される。
For example, when the first bit of the input unused SRAM information is “1”, the
入力された不使用ＳＲＡＭ情報の第１ビットが「０」の場合、切断制御回路１０８は、第１ＭＯＳ電界効果トランジスタ１００ａのゲートに閾値より低い電圧を印加する。この場合、第１ＭＯＳ電界効果トランジスタ１００ａは非導通状態になるので、第１電気ヒューズ２ａに電流は供給されない。従って第１電気ヒューズ２ａは、切断されない。
When the first bit of the inputted unused SRAM information is “0”, the
以上により、第１電気ヒューズ２ａに、不使用ＳＲＡＭ情報の第１ビットに対応する情報が記録される。同様に第２電気ヒューズ２ｂには、不使用ＳＲＡＭ情報の第２ビットに対応する情報が記録される。
As described above, information corresponding to the first bit of the unused SRAM information is recorded in the first
以上の手順（Ｓ２〜Ｓ６）により、ヒューズＲＯＭ２６に不使用ＳＲＡＭ情報が記録される。不使用ＳＲＡＭ情報の記録後、半導体装置２２（図３参照）が再起動されると、ヒューズＲＯＭ２６は、第１信号線１０６ａおよび第２信号線１０６ｂに不使用ＳＲＡＭ情報を出力する。
The unused SRAM information is recorded in the
具体的には第１切断判定回路１０４ａが、第１電気ヒューズ２ａが断線しているか否か判定する。第１切断判定回路１０４ａは、第１電気ヒューズ２ａが断線していると判定すると、第１信号線１０６ａにハイレベル信号を出力する。一方、第１電気ヒューズ２ａが断線していない判定した場合、第１切断判定回路１０４ａは第１信号線１０６ａにローレベル信号を出力する。同様に第２切断判定回路１０４ｂは、第２電気ヒューズ２ｂの状態（切断または非切断）に対応する信号（ハイレベル信号またはローレベル信号）を第２信号線１０６ｂに出力する。
Specifically, the first
―半導体装置の情報処理―
半導体装置２２（図３参照）が起動され情報が入力されると、半導体装置２２のＣＰＵ（図示せず）は入力された情報を処理し、その結果を出力する。その際、ＣＰＵは冗長選択制御部２８（図３参照）を介してＳＲＡＭ２４ａ〜２４ｃにアクセスする。
―Information processing of semiconductor devices―
When the semiconductor device 22 (see FIG. 3) is activated and information is input, the CPU (not shown) of the
具体的にはＣＰＵは、アドレスバス１１２ａを介して、メモリアドレスを冗長選択制御部２８に送信する。すると、冗長選択制御部２８はヒューズＲＯＭ２６を参照して、メモリアドレスに対応するＳＲＡＭ（以下、対応ＳＲＡＭと呼ぶ）が不使用ＳＲＡＭであるか否か判定する。
Specifically, the CPU transmits the memory address to the redundancy
対応ＳＲＡＭが不使用ＳＲＡＭでない場合、冗長選択制御部２８は、対応ＳＲＡＭをデータバス１１２ｂに接続する。対応ＳＲＡＭが不使用ＳＲＡＭである場合、冗長選択制御部２８は、冗長ＳＲＡＭ２４ｄをデータバス１１２ｂに接続する。
When the corresponding SRAM is not an unused SRAM, the redundancy
その後ＣＰＵは、データバス１１２ｂに接続されたＳＲＡＭにデータを記録し又はデータバス１１２ｂに接続されたＳＲＡＭからデータを読み出す。尚、図３には制御バス１１２ｃも示されている。
Thereafter, the CPU records data in the SRAM connected to the
実施の形態は、例示であって制限的なものではない。 The embodiment is illustrative and not restrictive.
例えば、実施の形態の半導体装置は、電気ヒューズを有するシステムＬＳＩである。しかし実施の形態の半導体装置は、システムＬＳＩ以外の半導体装置であってもよい。例えば、実施の形態の半導体装置は、電気ヒューズを有するＰＲＯＭ（Programmable Read Only Memory）であってもよい。 For example, the semiconductor device of the embodiment is a system LSI having an electrical fuse. However, the semiconductor device according to the embodiment may be a semiconductor device other than the system LSI. For example, the semiconductor device of the embodiment may be a PROM (Programmable Read Only Memory) having an electrical fuse.
また、実施の形態の第３絶縁膜および第４絶縁膜は、シリコン炭窒化膜である。しかし第１絶縁膜および第２絶縁膜は、シリコン炭窒化膜以外の絶縁膜（例えば、炭化シリコン（ＳiＣｘ）膜）であってもよい。 The third insulating film and the fourth insulating film in the embodiment are silicon carbonitride films. However, the first insulating film and the second insulating film may be insulating films other than the silicon carbonitride film (for example, a silicon carbide (SiC x ) film).
以上の実施の形態に関し、更に以下の付記を開示する。 Regarding the above embodiment, the following additional notes are disclosed.
（付記１）
半導体基板の上方に導電膜パターンを形成する工程と、
前記導電膜パターンを覆う第１絶縁層を形成する工程と、
前記第１絶縁層をエッチングして、前記導電膜パターンが底に配置された溝を前記第１絶縁層に形成する工程と、
前記導電膜パターン上に、銅を含み、側面が前記溝の側面と接する導電層を形成して、前記導電膜パターンと前記導電層とを備えるヒューズを形成する工程とを有する
半導体装置の製造方法。
(Appendix 1)
Forming a conductive film pattern above the semiconductor substrate;
Forming a first insulating layer covering the conductive film pattern;
Etching the first insulating layer to form a groove in the first insulating layer, the conductive film pattern being disposed at the bottom;
Forming a conductive layer containing copper and having a side surface in contact with the side surface of the groove on the conductive film pattern, and forming a fuse including the conductive film pattern and the conductive layer. .
（付記２）
前記導電膜パターンは、Ｒｕ，Ｃｏ，Ｐｄ，Ｏｓ，Ｍｏ，Ｒｈ，Ｉｒからなる群から選択された少なくとも１つの元素を含むことを
特徴とする付記１に記載の半導体装置の製造方法。
(Appendix 2)
2. The method of manufacturing a semiconductor device according to
（付記３）
前記導電膜パターンを形成する工程では、
前記第１絶縁層とは異なる第２絶縁層上に、Ｔｉ、ＴａおよびＣｏの少なくとも一つの元素を含むバリアメタル膜を形成し、
前記バリアメタル膜上に、前記導電膜パターンに対応する導電膜を形成し、
前記導電膜と前記バリアメタル膜をエッチングして、前記導電膜パターンと前記バリアメタル膜のパターンを形成することを
特徴とする付記１又は２に記載の半導体装置の製造方法。
(Appendix 3)
In the step of forming the conductive film pattern,
Forming a barrier metal film containing at least one element of Ti, Ta and Co on a second insulating layer different from the first insulating layer;
Forming a conductive film corresponding to the conductive film pattern on the barrier metal film;
3. The method of manufacturing a semiconductor device according to
（付記４）
前記溝は側面に前記第１絶縁層とは異なる第３絶縁層を有し、前記導電層の側面は前記第３絶縁層と接することを
特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
(Appendix 4)
4. The
（付記５）
前記導電層の上面に接する第４絶縁層を形成する工程を有することを
特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
(Appendix 5)
The method for manufacturing a semiconductor device according to any one of
（付記６）
前記第１絶縁層はシリコン酸化膜を有し、
前記第２絶縁層はシリコン酸化膜を有し、
前記第３絶縁層はシリコン炭窒化膜を有し、
前記第４絶縁層はシリコン炭窒化膜を有することを
特徴とする付記５に記載の半導体装置の製造方法。
(Appendix 6)
The first insulating layer includes a silicon oxide film;
The second insulating layer has a silicon oxide film;
The third insulating layer has a silicon carbonitride film,
6. The method of manufacturing a semiconductor device according to appendix 5, wherein the fourth insulating layer includes a silicon carbonitride film.
（付記７）
前記導電層は、無電解メッキまたは化学気相成長法により形成されることを
特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。
(Appendix 7)
The method for manufacturing a semiconductor device according to any one of
（付記８）
半導体基板と、
前記半導体基板上に形成された第１絶縁層と、
前記第１絶縁層に形成された溝と、
前記溝の底に配置された導電膜パターンと、前記導電膜パターン上に配置され側面が前記溝の側面と接し銅を含む導電層とを有するヒューズとを備えた
半導体装置。
(Appendix 8)
A semiconductor substrate;
A first insulating layer formed on the semiconductor substrate;
A groove formed in the first insulating layer;
A semiconductor device comprising: a conductive film pattern disposed at a bottom of the groove; and a fuse disposed on the conductive film pattern and having a side surface in contact with the side surface of the groove and a conductive layer containing copper.
（付記９）
前記導電膜パターンは、Ｒｕ，Ｃｏ，Ｐｄ，Ｏｓ，Ｍｏ，Ｒｈ，Ｉｒからなる群から選択された少なくとも１つの元素を含むことを
特徴とする付記８に記載の半導体装置。
(Appendix 9)
9. The semiconductor device according to appendix 8, wherein the conductive film pattern includes at least one element selected from the group consisting of Ru, Co, Pd, Os, Mo, Rh, and Ir.
（付記１０）
前記第１絶縁層の下側に配置された第２絶縁層と、
前記第２絶縁層と前記導電膜パターンの間に配置された、Ｔｉ、ＴａおよびＣｏの少なくとも一つの元素を含むバリアメタル膜のパターンをとを有することを
特徴とする付記８又は９に記載の半導体装置。
(Appendix 10)
A second insulating layer disposed under the first insulating layer;
The barrier metal film pattern including at least one element of Ti, Ta, and Co, disposed between the second insulating layer and the conductive film pattern, Semiconductor device.
（付記１１）
前記溝は、側面に前記第１絶縁層と異なる第３絶縁層を有し、
前記導電層の側面は、前記第３絶縁層に接していることを
特徴とする付記８乃至１０のいずれか１項に記載の半導体装置。
(Appendix 11)
The groove has a third insulating layer different from the first insulating layer on a side surface,
11. The semiconductor device according to claim 8, wherein a side surface of the conductive layer is in contact with the third insulating layer.
（付記１２）
前記導電層の上面に接する第４絶縁層を有することを
特徴とする付記８乃至１１のいずれか１項に記載の半導体装置。
(Appendix 12)
The semiconductor device according to any one of appendices 8 to 11, further comprising a fourth insulating layer in contact with an upper surface of the conductive layer.
（付記１３）
前記第１絶縁層はシリコン酸化膜を有し、
第２絶縁層はシリコン酸化膜を有し、
前記第３絶縁層はシリコン炭窒化膜を有し、
前記第４絶縁層はシリコン炭窒化膜を有することを
特徴とする付記１２に記載の半導体装置。
(Appendix 13)
The first insulating layer includes a silicon oxide film;
The second insulating layer has a silicon oxide film,
The third insulating layer has a silicon carbonitride film,
13. The semiconductor device according to
２・・・電気ヒューズ
４・・・半導体基板
８ａ，８ｂ・・・溝
１８・・・導電膜パターン
２０・・・導電層
２２・・・半導体装置
３２ａ・・・第1絶縁層
３２ｂ・・・第２絶縁層
３２ｃ・・・第３絶縁層
３２ｄ・・・第４絶縁層
３４・・・バリアメタル膜
３６・・・導電膜
４４・・・導電膜パターン
４６・・・バリアメタル膜のパターン
６２・・・導電層
６４・・・電気ヒューズ
2 ...
Claims (6)
前記導電膜パターンを覆う第１絶縁層を形成する工程と、
前記第１絶縁層をエッチングして、前記導電膜パターンが底に配置された溝を前記第１絶縁層に形成する工程と、
前記導電膜パターン上に、銅を含み、側面が前記溝の側面と接する導電層を形成して、前記導電膜パターンと前記導電層とを備えるヒューズを形成する工程とを有する
半導体装置の製造方法。 Forming a conductive film pattern above the semiconductor substrate;
Forming a first insulating layer covering the conductive film pattern;
Etching the first insulating layer to form a groove in the first insulating layer, the conductive film pattern being disposed at the bottom;
Forming a conductive layer containing copper and having a side surface in contact with the side surface of the groove on the conductive film pattern, and forming a fuse including the conductive film pattern and the conductive layer. .
特徴とする請求項１に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein the conductive film pattern includes at least one element selected from the group consisting of Ru, Co, Pd, Os, Mo, Rh, and Ir.
特徴とする請求項１又は２に記載の半導体装置の製造方法。 The semiconductor device according to claim 1, wherein the groove has a third insulating layer different from the first insulating layer on a side surface, and the side surface of the conductive layer is in contact with the third insulating layer. Production method.
前記半導体基板上に形成された第１絶縁層と、
前記第１絶縁層に形成された溝と、
前記溝の底に配置された導電膜パターンと、前記導電膜パターン上に配置され側面が前記溝の側面と接し銅を含む導電層とを有するヒューズとを備えた
半導体装置。 A semiconductor substrate;
A first insulating layer formed on the semiconductor substrate;
A groove formed in the first insulating layer;
A semiconductor device comprising: a conductive film pattern disposed at a bottom of the groove; and a fuse disposed on the conductive film pattern and having a side surface in contact with the side surface of the groove and a conductive layer containing copper.
特徴とする請求項４に記載の半導体装置。 The semiconductor device according to claim 4, wherein the conductive film pattern includes at least one element selected from the group consisting of Ru, Co, Pd, Os, Mo, Rh, and Ir.
前記導電層の側面は、前記第３絶縁層に接していることを
特徴とする請求項４又は５に記載の半導体装置。 The groove has a third insulating layer different from the first insulating layer on a side surface,
The semiconductor device according to claim 4, wherein a side surface of the conductive layer is in contact with the third insulating layer.
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|---|---|---|---|---|
| KR20210148279A (en) | 2019-04-11 | 2021-12-07 | 도쿄엘렉트론가부시키가이샤 | A film forming method, a semiconductor device manufacturing method, a film forming apparatus, and a system for manufacturing a semiconductor device |
-
2014
- 2014-06-25 JP JP2014130067A patent/JP2016009782A/en active Pending
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