KR20080038717A - Method for forming fuses and pads in semiconductor devices - Google Patents
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Abstract
단순한 공정을 통해 반도체 장치의 퓨즈 및 패드 형성 방법이 개시되어 있다. 퓨즈 형성 영역 및 패드 형성 영역을 포함하는 기판을 마련한다. 기판의 퓨즈 형성 영역 및 패드 형성 영역에 개구부가 형성된 층간 절연막을 형성한다. 개구부 내부에 제1 및 제2 도전막 패턴을 형성한다. 층간 절연막 상에 보호막을 형성한다. 보호막의 일부분을 식각하여 제1 및 제2 도전막 패턴의 상부면을 각각 노출하는 제1 및 제2 개구부를 형성한다. 노출된 제1 및 제2 도전막 패턴의 상부면에 선택적으로 캡핑막 패턴을 형성한다. 제2 개구부에 인접하는 보호막의 상부면, 제2 개구부의 측벽 및 제2 도전막 패턴 상에 위치하는 캡핑막 패턴 표면 상에 패드 패턴을 형성한다. 반도체 장치의 신뢰성 향상 및 수율 향상을 기대할 수 있다.A method of forming a fuse and a pad of a semiconductor device is disclosed through a simple process. A substrate including a fuse formation region and a pad formation region is prepared. An interlayer insulating film having openings is formed in the fuse formation region and the pad formation region of the substrate. First and second conductive film patterns are formed in the openings. A protective film is formed on an interlayer insulating film. A portion of the passivation layer is etched to form first and second openings exposing top surfaces of the first and second conductive layer patterns, respectively. A capping layer pattern is selectively formed on upper surfaces of the exposed first and second conductive layer patterns. A pad pattern is formed on the upper surface of the passivation film adjacent to the second opening, the sidewall of the second opening, and the capping film pattern surface positioned on the second conductive film pattern. Improved reliability and yield of semiconductor devices can be expected.
Description
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 퓨즈 및 패드 형성 방법을 나타내기 위한 단면도들이다. 1 to 7 are cross-sectional views illustrating a method of forming a fuse and a pad of a semiconductor device according to an embodiment of the present invention.
도 8 내지 도 11은 본 발명의 다른 실시예에 따른 반도체 장치의 퓨즈 및 패드 형성 방법을 나타내기 위한 단면도들이다.8 to 11 are cross-sectional views illustrating a method of forming a fuse and a pad of a semiconductor device according to another embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
100: 기판 102: 층간 절연막100
104: 개구부 106: 제1 도전막 패턴104: opening 106: first conductive film pattern
108: 제2 도전막 패턴 110: 보호막108: second conductive film pattern 110: protective film
112a: 제1 개구부 112b: 제2 개구부112a:
114: 캡핑막 패턴 116: 패드막114: capping film pattern 116: pad film
118: 패드 패턴118: pad pattern
본 발명은 퓨즈 및 패드 형성 방법에 관한 것으로, 보다 상세하게는 단순한 공정을 통해 반도체 장치의 퓨즈 및 패드를 형성할 수 있는 방법에 관한 것이다.The present invention relates to a method of forming a fuse and a pad, and more particularly, to a method of forming a fuse and a pad of a semiconductor device through a simple process.
반도체 제조 공정은 크게 가공(fabrication; 이하 "FAB"이라 한다), 전기적 다이 분류(electrical die sorting; 이하 "EDS"라 한다), 조립(assembly) 및 검사(test)로 구분되는데, 이를 설명하면 다음과 같다.The semiconductor manufacturing process is largely divided into fabrication (hereinafter referred to as "FAB"), electrical die sorting (hereinafter referred to as "EDS"), assembly, and test. Same as
처음 원자재(즉, 웨이퍼)가 투입되어 확산, 사진, 식각, 박막 공정 등을 여러 차례 반복하여 진행되면서 전기 회로를 구성하여 웨이퍼 상태에서 전기적으로 완전하게 동작되는 웨이퍼 상태의 반제품이 만들어지는 전(全) 과정을 가공이라 한다. 이러한 FAB 공정의 마지막 단계인 보호층의 사진식각 공정이 완료되면 EDS 공정을 진행하게 되는데, EDS란 웨이퍼를 구성하고 있는 각 칩의 전기적 특성 검사를 통하여 양·불량을 선별하는 것이다.First, raw materials (ie wafers) are put in, and the process of diffusion, photography, etching, thin film process, etc. is repeated several times. The process is called processing. When the photolithography process of the protective layer, which is the last step of the FAB process, is completed, the EDS process is performed. The EDS is to select good or bad through an electrical property test of each chip constituting the wafer.
EDS 공정은 웨이퍼 내의 칩을 검사하여 양·불량을 선별하고 그 데이터를 발생시키는 프리-레이저 검사(pre-laser test), 상기 프리-레이저 검사에서 발생한 데이터를 기준으로 하여 레이저 빔으로써 수리 가능한 칩을 수리하는 레이저 리페어(laser repair) 공정, 웨이퍼 내의 수리된 다이(die)를 선택하여 검증하는 포스트-레이저 검사(post-laser test), 및 웨이퍼의 이면을 다이아몬드 휠을 이용하여 연마하는 이면 연마(back-grinding) 공정으로 구성된다.The EDS process inspects chips in a wafer to sort out defects and defects, and generates data. The EDS process uses chips that can be repaired with a laser beam based on the data generated by the pre-laser tests. Laser repair process to repair, post-laser test to select and verify repaired die in the wafer, and back polishing to polish the back side of the wafer using a diamond wheel -grinding).
상기 레이저 리페어 공정은 불량 메모리 셀에 연결된 퓨즈를 레이저 빔으로 커팅(cutting)하고 칩 내에 내장된 리던던시 셀(redundancy cell)과 대체시키는 공정으로서, 상기 퓨즈는 메모리 셀 내의 각 비트에서 불량(fail)이 발생했을 때 불량 메모리 셀을 끊고 칩 제조시에 추가로 만들어 놓은 리던던시 셀을 구동시키기 위해 사용되는 것이다.The laser repair process is a process of cutting a fuse connected to a defective memory cell with a laser beam and replacing a redundancy cell embedded in a chip, wherein the fuse has a failure at each bit in the memory cell. When it occurs, it is used to shut down bad memory cells and drive redundancy cells created during chip manufacturing.
이때, 리페어가 이루어지는 부분을 퓨즈 박스라 하는데, 통상적으로 워드라인으로 제공되는 폴리실리콘층을 퓨즈로 사용하여 왔다. 그러나, DRAM 소자와 로직 소자를 단일 웨이퍼에 구현하여 속도를 증가시키고 제조 단가를 절감할 수 있는 MDL(Merged DRAM and Logic) 장치에서는 다층 금속 배선이 요구되기 때문에, 금속 배선(metal line)의 일부를 퓨즈로 사용하고 있다.In this case, a repair part is called a fuse box, and a polysilicon layer, which is usually provided as a word line, has been used as a fuse. However, MDL (Merged DRAM and Logic) devices, which can increase the speed and reduce manufacturing costs by implementing DRAM and logic devices on a single wafer, require multiple metal wires. It is used as a fuse.
상기 금속 배선 공정에서 퓨즈 및 패드를 형성하는 종래의 방법에 대해 설명하면, 기판 상에, 패드 패턴과 연결되기 위한 제1 도전막 패턴 및 퓨즈로 사용되기 위한 제2 도전막 패턴을 형성한다. 상기 제1 및 제2 도전막 패턴을 보호하는 보호막을 형성한다. A conventional method of forming a fuse and a pad in the metal wiring process will be described. A first conductive film pattern for connecting with a pad pattern and a second conductive film pattern for use as a fuse are formed on a substrate. A protective film is formed to protect the first and second conductive film patterns.
상기 보호막의 일부분을 식각하여 상기 제1 도전막 패턴의 상부면을 노출하는 제1 개구부를 형성하고, 상기 제1 개구부 내부 표면에 패드막을 형성함으로써, 패드 패턴을 완성한다. 이후에, 상기 보호막의 다른 일부분을 식각하여 상기 제2 도전막 패턴의 상부면을 노출하는 제2 개구부를 형성한다. 이로써, 상기 제2 개구부의 저면에 퓨즈로 사용되기 위한 상기 제2 도전막 패턴을 노출시킨다.A portion of the passivation layer is etched to form a first opening that exposes an upper surface of the first conductive layer pattern, and a pad layer is formed on an inner surface of the first opening to complete the pad pattern. Thereafter, another portion of the passivation layer is etched to form a second opening that exposes an upper surface of the second conductive layer pattern. As a result, the second conductive layer pattern for being used as a fuse is exposed on the bottom surface of the second opening.
상기와 같은 퓨즈 및 패드 형성 방법은, 퓨즈 및 패드 형성 영역 각각에 개구부를 형성하는 공정을 순차적으로 수행하여야 하므로, 공정이 복잡한 문제점을 갖는다. In the method of forming the fuse and the pad as described above, the process of forming the openings in each of the fuse and the pad forming region must be sequentially performed, so that the process has a complicated problem.
따라서, 본 발명의 목적은 단순한 공정을 통해 패드 및 퓨즈를 형성할 수 있 는 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method for forming a pad and a fuse through a simple process.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 퓨즈 및 패드 형성 방법으로, 우선 퓨즈 형성 영역 및 패드 형성 영역을 포함하는 기판을 마련한다. 상기 기판의 퓨즈 형성 영역 및 패드 형성 영역에 개구부가 형성된 층간 절연막을 형성한다. 상기 개구부 내부에 도전 물질을 채워 넣어 퓨즈로 사용되기 위한 제1 도전막 패턴 및 패드 패턴과 연결되기 위한 제2 도전막 패턴을 형성한다. 상기 층간 절연막 상에 상기 제1 및 제2 도전막 패턴을 보호하는 보호막을 형성한다. 상기 보호막의 일부분을 식각하여 상기 제1 및 제2 도전막 패턴의 상부면을 각각 노출하는 제1 및 제2 개구부를 형성한다. 상기 노출된 제1 및 제2 도전막 패턴의 상부면에 선택적으로 캡핑막 패턴을 형성한다. 이어서, 상기 제2 개구부와 인접하는 보호막의 상부면, 상기 제2 개구부의 측벽 및 상기 제2 도전막 패턴 상에 위치하는 캡핑막 패턴 표면상에 패드 패턴을 형성하여 패드 및 퓨즈를 완성한다.As a method of forming a fuse and a pad according to an embodiment of the present invention for achieving the above object, first, a substrate including a fuse formation region and a pad formation region is prepared. An interlayer insulating layer having an opening is formed in the fuse formation region and the pad formation region of the substrate. The conductive material is filled in the opening to form a first conductive layer pattern for use as a fuse and a second conductive layer pattern for connection with a pad pattern. A protective film is formed on the interlayer insulating film to protect the first and second conductive film patterns. A portion of the passivation layer is etched to form first and second openings exposing top surfaces of the first and second conductive layer patterns, respectively. A capping layer pattern may be selectively formed on upper surfaces of the exposed first and second conductive layer patterns. Subsequently, a pad pattern is formed on an upper surface of the passivation layer adjacent to the second opening, a sidewall of the second opening, and a capping layer pattern surface positioned on the second conductive layer pattern to complete the pad and the fuse.
상기 패드 패턴을 형성하는 단계는, 상기 보호막의 상부면, 상기 제1 및 제2 개구부의 측벽 및 상기 제1 및 제2 도전막 패턴 상에 위치하는 캡핑막 패턴 표면상에 패드막을 증착한다. 상기 퓨즈 형성 영역 상에 위치한 패드막을 식각한다.The forming of the pad pattern may include depositing a pad layer on an upper surface of the passivation layer, sidewalls of the first and second openings, and a capping layer pattern surface disposed on the first and second conductive layer patterns. The pad layer positioned on the fuse formation region is etched.
상기 패드막은 티타늄/티타늄 나이트라이드(Ti/TiN)막, 알루미늄 금속막 및 티타늄 나이트라이드(TiN)막을 순차적으로 적층하여 형성할 수 있다.The pad film may be formed by sequentially stacking a titanium / titanium nitride (Ti / TiN) film, an aluminum metal film, and a titanium nitride (TiN) film.
상기 캡핑막 패턴은 코발트 텅스텐 인화물(CoWP), 코발트 인화물(CoP), 코발트 붕소화물(CoB) 또는 텅스텐(W)을 이용할 수 있다.The capping layer pattern may use cobalt tungsten phosphide (CoWP), cobalt phosphide (CoP), cobalt boride (CoB) or tungsten (W).
상기 캡핑막 패턴은 무전해 증착(electroless deposition) 방법 또는 화학 기상 증착(CVD) 방법을 통해 증착될 수 있다.The capping layer pattern may be deposited through an electroless deposition method or a chemical vapor deposition (CVD) method.
상기 보호막은 SiN막, TEOS막 및 SiN막을 순차적으로 적층하여 형성할 수 있다.The protective film may be formed by sequentially stacking a SiN film, a TEOS film, and a SiN film.
상기 캡핑막 패턴을 형성하기 이전에 금속 산화막을 제거하기 위한 플라즈마 스퍼터링 공정 또는 수소 환원 공정을 더 수행할 수 있다. Prior to forming the capping layer pattern, a plasma sputtering process or a hydrogen reduction process for removing the metal oxide layer may be further performed.
본 발명의 다른 실시예에 따른 퓨즈 및 패드 형성 방법은, 우선 퓨즈 형성 영역 및 패드 형성 영역을 포함하는 기판을 마련한다. 상기 기판의 퓨즈 형성 영역 및 패드 형성 영역에 개구부가 형성된 층간 절연막을 형성한다. 상기 개구부 내부에 도전 물질을 채워 넣어 퓨즈로 사용되기 위한 제1 도전막 패턴 및 패드 패턴과 연결되기 위한 제2 도전막 패턴을 형성한다. 상기 제1 및 제2 도전막 패턴의 상부면에 선택적으로 캡핑막 패턴을 형성한다. 상기 층간 절연막 상에 상기 캡핑막 패턴을 덮는 보호막을 형성한다. 상기 보호막의 일부분을 식각하여 상기 제1 및 제2 도전막 패턴 상에 위치하는 캡핑막 패턴의 상부면을 각각 노출하는 제1 및 제2 개구부를 형성한다. 이어서, 상기 제2 개구부에 인접하는 보호막의 상부면, 상기 제2 개구부의 측벽 및 상기 제2 도전막 패턴 상에 위치하는 캡핑막 패턴 표면 상에 패드 패턴을 형성하여 패드 및 퓨즈를 완성한다. In a method of forming a fuse and a pad according to another embodiment of the present invention, first, a substrate including a fuse formation region and a pad formation region is prepared. An interlayer insulating layer having an opening is formed in the fuse formation region and the pad formation region of the substrate. The conductive material is filled in the opening to form a first conductive layer pattern for use as a fuse and a second conductive layer pattern for connection with a pad pattern. A capping layer pattern may be selectively formed on upper surfaces of the first and second conductive layer patterns. A passivation layer may be formed on the interlayer insulating layer to cover the capping layer pattern. A portion of the passivation layer is etched to form first and second openings exposing top surfaces of the capping layer patterns positioned on the first and second conductive layer patterns, respectively. Subsequently, a pad pattern is formed on an upper surface of the passivation layer adjacent to the second opening, a sidewall of the second opening, and a capping layer pattern surface positioned on the second conductive layer pattern to complete the pad and the fuse.
상기와 같이 퓨즈 형성 영역 및 패드 형성 영역 각각에 개구부를 형성하는 공정을 동시에 수행함으로써, 공정을 단순화할 수 있다. 또한, 상기 개구부를 형성하는 공정으로 인해, 노출된 도전막 패턴 상에 선택적 캡핑막을 증착함으로써, 상 기 도전막 패턴이 산화되는 것을 방지할 수 있다.By simultaneously performing the process of forming the openings in each of the fuse formation region and the pad formation region as described above, the process can be simplified. In addition, due to the process of forming the opening, the selective capping film is deposited on the exposed conductive film pattern, thereby preventing the conductive film pattern from being oxidized.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 패드 및 퓨즈 형성 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴 또는 개구부들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드 또는 패턴들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에" 또는 "상부면"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드 또는 패턴들이 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드 또는 패턴들이 기판 상에 추가적으로 형성될 수 있다. 또한, 층(막) 또는 개구부들이 "제1" 또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막) 또는 개구부들을 구분하기 위한 것이다. 따라서 "제1" 또는 "제2"는 각 층(막) 또는 개구부들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.Hereinafter, a method of forming a pad and a fuse of a semiconductor device in accordance with embodiments of the present invention will be described in detail with reference to the accompanying drawings. Those skilled in the art will be able to implement the invention in various other forms without departing from the spirit of the invention. In the accompanying drawings, the dimensions of the substrate, layer (film), region, pad, pattern or openings are shown to be larger than the actual for clarity of the invention. In the present invention, each layer (film), region, pad or pattern is referred to as being formed on the "top" or "top surface" of the substrate, each layer (film), region, pad or pattern. (Film), region, pad or patterns means formed on the substrate, each layer (film), region, pad or patterns, or additional layers (film), other regions, other pads or patterns are formed on the substrate Can be. Also, when layers (films) or openings are referred to as "first" or "second", they are not intended to limit these members but merely to distinguish each layer (film) or openings. Thus, "first" or "second" may be used selectively or interchangeably for each layer (film) or openings, respectively.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 퓨즈 및 패드 형성 방법을 나타내기 위한 단면도들이다. 1 to 7 are cross-sectional views illustrating a method of forming a fuse and a pad of a semiconductor device according to an embodiment of the present invention.
도 1을 참조하면, 퓨즈 형성 영역과 패드 형성 영역이 구분되어 있는 기판 상에 상기 퓨즈 형성 영역과 패드 형성 영역을 노출시키는 개구부(104)를 포함하는 층간 절연막(102)을 형성한다.Referring to FIG. 1, an
구체적으로, 상기 퓨즈 형성 영역과 패드 형성 영역을 포함하는 반도체 기판(100)을 마련한다. 상기 기판(100) 상에 트랜지스터와 같은 소자들을 형성한다. 상기 소자들을 덮는 층간 절연막(102)을 형성한다. 상기 층간 절연막(102)에서 배선이 형성되어야 하는 부위를 선택적으로 식각하여 개구부(104)를 형성한다. 상기 개구부(104)는 퓨즈 형성 영역 및 패드 형성 영역에 있는 각 위치별로 그 개구폭이 다르게 형성될 수 있다. 구체적으로, 퓨즈 형성 영역에는 상대적으로 작은 폭을 갖는 개구부가 형성되고, 패드 형성 영역에는 상대적으로 넓은 폭을 갖는 개구부가 형성될 수 있다.Specifically, the
도 2를 참조하면, 상기 개구부(104) 내부에 도전 물질을 채워 넣어 퓨즈로 사용되기 위한 제1 도전막 패턴(106) 및 패드 패턴과 연결되기 위한 제2 도전막 패턴(108)을 형성한다.Referring to FIG. 2, a conductive material is filled in the
구체적으로, 상기 개구부(104) 내부 및 층간 절연막(102) 상부 표면에 금속 확산 방지용 제1 베리어막(미도시)을 증착한다. 상기 제1 베리어막으로 사용할 수 있는 물질의 예로서는, 실리콘 질화물(SiN), 실리콘 탄화물(SiC) 또는 실리콘 탄화 질화물(SiCN) 등을 들 수 있다. 상기 제1 베리어막은 플라즈마 강화 화학 기상 증착(PE-CVD)방법으로 증착할 수 있다. Specifically, a first barrier film (not shown) for preventing metal diffusion is deposited on the inside of the
이어서, 상기 개구부(104) 내부 및 제1 베리어막을 덮는 도전막(미도시)을 증착한다. 상기 도전막은 불규칙한 두께를 갖기 때문에 상기 층간 절연막(102)의 상면이 노출되도록 화학 기계적 연마(CMP) 공정 또는 에치백 공정을 수행함으로써 평탄화한다. Subsequently, a conductive film (not shown) covering the
상기 공정을 수행함으로써 퓨즈 형성 영역 상에 형성된 상기 제1 도전막 패턴(106)은 퓨즈로 사용되어 반도체 장치의 특정 어드레스에 불량이 발생할 경우 불량이 발생된 셀을 리던던시 셀로 대체시키는 역할을 한다. 또한, 패드 형성 영역 상에 형성된 상기 제2 도전막 패턴(108)은 후속에 형성되는 패드 패턴을 연결하는 역할을 한다.By performing the process, the first
도 3을 참조하면, 상기 층간 절연막(102) 상에 상기 제1 도전막 패턴(106) 및 제2 도전막 패턴(108)을 보호하는 보호막(110)을 형성한다.Referring to FIG. 3, a
상기 보호막(110)은 SiN막으로 이루어진 제1 보호막(미도시), TEOS막으로 이루어진 제2 보호막(미도시) 및 SiN막으로 이루어진 제3 보호막(미도시)을 순차적으로 증착하여 형성할 수 있다. The
도 4를 참조하면, 상기 보호막(110)의 일부분을 식각하여 상기 제1 도전막 패턴(106) 및 제2 도전막 패턴(108)의 상부면을 각각 노출하는 제1 개구부(112a) 및 제2 개구부(112b)를 형성한다. Referring to FIG. 4, a portion of the
상기 제1 개구부(112a)의 폭은 상기 제1 도전막 패턴(106)의 폭에 비하여 상대적으로 넓게 형성될 수 있다. 이는, 메모리 셀 내의 각 비트에서 불량(fail)이 발생했을 때 불량 메모리 셀에 연결된 퓨즈로 사용되기 위한 상기 제1 도전막 패턴(106)이 용이하게 커팅(cutting)되기 위함이다. The width of the
이에 반해, 상기 제 2개구부(112b)의 폭은 상기 제2 도전막 패턴(108)의 폭에 비하여 상대적으로 좁게 형성될 수 있다. In contrast, the width of the
도 5를 참조하면, 상기 노출된 제1 도전막 패턴(106) 및 제2 도전막 패턴(108)의 상부면에 선택적으로 캡핑막 패턴(114)을 형성한다.Referring to FIG. 5, a
상기 캡핑막 패턴(114)은 코발트 텅스텐 인화물(CoWP), 코발트 인화물(CoP), 코발트 붕소화물(CoB), 텅스텐(W) 등의 금속물질로 형성할 수 있다. 상기 금속물질은 낮은 저항성을 가지며, 후속에 형성되는 패드막과의 식각 선택비를 갖는 물질이면 가능하다. 상기 캡핑막 패턴(114)은 무전해 증착(electroless deposition) 방법 또는 화학 기상 증착(CVD) 방법으로 상기 금속물질을 증착하여 형성할 수 있다.The
도 4를 참조로 설명한 것과 같이, 상기 제1 개구부(112a) 및 제2 개구부(112b)를 동시에 형성함으로써, 공정을 단순화시킬 수 있다. 하지만, 상기 제1 개구부(112a) 및 제2 개구부(112b)를 동시에 형성할 경우, 후속에 패드 패턴을 형성하는 공정 중에 상기 노출된 제1 도전막 패턴(106) 및 제2 도전막 패턴(108)의 상부면이 대기에 노출되어 산화된다. 이로 인해, 상기 제1 도전막 패턴(106) 및 제2 도전막 패턴(108)의 상부 표면에 금속 산화막이 생기는 문제점이 발생할 수 있다.As described with reference to FIG. 4, the process may be simplified by simultaneously forming the
그러나, 본 발명의 실시예들에서는 상기 캡핑막 패턴(114)이 구비되어, 상기 노출된 제1 도전막 패턴(106) 및 제2 도전막 패턴(108)이 산화되는 것을 방지함으로써, 후속 공정에서 금속 산화막으로 인한 반도체 장치의 불량을 최소화하는 특징을 가진다. 또한, 상기 캡핑막 패턴(114)은 후속 공정에서 퓨즈 형성 영역 상의 패드막을 식각할 때, 식각 종료막으로서의 역할도 한다.However, in the exemplary embodiments of the present invention, the
결국, 도 4 및 도 5를 참조로 설명한 것과 같이, 퓨즈 형성 영역 및 패드 형 성 영역을 동시에 오픈하고, 제1 도전막 패턴(106) 및 제2 도전막 패턴(108)을 보호할 수 있는 선택적 캡핑막(114)을 이용하여 공정을 단순화시킬 뿐만 아니라, 반도체 장치의 신뢰성을 증가시키는 효과가 더해진다.As a result, as described with reference to FIGS. 4 and 5, the fuse formation region and the pad forming region may be simultaneously opened and the first
한편, 상기 캡핑막 패턴(114)을 형성하기 전에 상기 제1 도전막 패턴(106) 및 제2 도전막 패턴(108)의 상부면은 대기에 노출되어 금속 산화막이 생길 수 있다. 따라서, 상기 캡핑막 패턴(114)을 형성하기 이전에 플라즈마 스퍼터링 또는 수소 환원 공정을 더 수행함으로써 상기 금속 산화막을 제거할 수 있다.Meanwhile, before forming the
도 6을 참조하면, 상기 보호막(110)의 상부면, 상기 제1 개구부(112a) 및 제2 개구부(112b)의 측벽 및 상기 캡핑막 패턴(114) 표면상에 패드막(116)을 증착한다.Referring to FIG. 6, a
상기 패드막(116)은 티타늄/티타늄 나이트라이드(Ti/TiN)막로 이루어진 제2 베리어막(미도시), 알루미늄(Al)으로 이루어진 제1 금속막(미도시) 및 티타늄 나이트라이드(TiN)로 이루어진 제3 베리어막(미도시)을 순차적으로 증착하여 형성할 수 있다. The
도 7을 참조하면, 상기 제2 개구부(112b)에 인접하는 보호막(110)의 상부면, 상기 제2 개구부(112b)의 측벽 및 상기 제2 도전막 패턴(108) 상에 위치하는 캡핑막 패턴(114) 표면상에 패드 패턴(118)을 형성한다.Referring to FIG. 7, an upper surface of the
상기 패드 패턴(118)을 형성하는 방법을 구체적으로 설명하면, 상기 패드막(116) 상에 포토레지스트막(미도시)을 형성한 후, 상기 포토레지스트막을 선택적으로 노광한다. 상기 포토레지스트막을 형성하여 퓨즈 영역을 정의하는 포토레지스 트 패턴(미도시)을 형성한다.A method of forming the
이어서, 상기 포토레지스트 패턴을 에칭마스크로 사용하여 상기 퓨즈 형성 영역 상의 패드막(116)을 식각한다. 상기 포토레지스트 패턴을 제거하여, 상기 패드 형성 영역 상에 상기 패드 패턴(118)을 형성한다. 상기 패드 패턴(118)은 외부 신호의 입력 및 출력의 기능을 담당하는 패드로 사용된다.Subsequently, the
상기 공정들을 수행함으로써, 본 발명의 일 실시예에 의한 퓨즈 및 패드가 완성된다.By performing the above processes, a fuse and a pad according to an embodiment of the present invention are completed.
도 8 내지 도 11은 본 발명의 다른 실시예에 따른 반도체 장치의 퓨즈 및 패드 형성 방법을 나타내기 위한 단면도들이다.8 to 11 are cross-sectional views illustrating a method of forming a fuse and a pad of a semiconductor device according to another embodiment of the present invention.
이하에서 설명하는 일 실시예는 상기 보호막을 형성하는 단계 전에, 미리 상기 캡핑막 패턴을 형성하는 것을 제외하고는 상기 실시예와 동일하다. 그러므로, 중복되는 설명은 생략한다.An embodiment described below is the same as the above embodiment except that the capping film pattern is formed in advance before the forming of the protective film. Therefore, redundant description is omitted.
도 8을 참조하면, 도 1 내지 도 2를 참조하여 설명한 것과 동일한 공정을 수행함으로써, 상기 퓨즈 형성 영역과 패드 형성 영역을 포함하는 반도체 기판(200)을 마련하고, 상기 기판(200)의 퓨즈 형성 영역 및 패드 형성 영역에 개구부(미도시)가 형성된 층간 절연막(202)을 형성한다. 이어서, 상기 개구부 내부에 도전 물질을 채워 넣어 퓨즈로 사용되기 위한 제1 도전막 패턴(204) 및 패드 패턴과 연결되기 위한 제2 도전막 패턴(206)을 형성한다. Referring to FIG. 8, by performing the same process as described with reference to FIGS. 1 and 2, a
이어서, 상기 제1 도전막 패턴(204) 및 제2 도전막 패턴(206)의 상부면에 선 택적으로 캡핑막 패턴(208)을 형성한다. 도시된 바와 같이, 후속의 보호막을 형성하는 단계 전에 미리 상기 캡핑막 패턴(208)을 형성할 수 있다.Subsequently, a
도 9를 참조하면, 상기 층간 절연막(202) 상에 상기 캡핑막 패턴(208)을 덮는 보호막(210)을 형성한다.Referring to FIG. 9, a
도 10을 참조하면, 상기 보호막(210)의 일부분을 식각하여 상기 제1 도전막 패턴(204) 및 제2 도전막 패턴(206) 상에 위치하는 캡핑막 패턴(208)의 상부면을 각각 노출하는 제1 개구부(212a) 및 제2 개구부(212b)를 형성한다.Referring to FIG. 10, a portion of the
도 11을 참조하면, 상기 제2 개구부(212b)에 인접하는 보호막(210)의 상부면, 상기 제2 개구부(212b)의 측벽 및 상기 제2 도전막 패턴(206) 상에 위치하는 캡핑막 패턴(208) 표면 상에 패드 패턴(214)을 형성한다.Referring to FIG. 11, an upper surface of the
상기 공정들을 수행함으로써, 본 발명의 다른 실시예에 의한 퓨즈 및 패드가 완성된다.By performing the above processes, a fuse and a pad according to another embodiment of the present invention are completed.
상기와 같은 본 발명에 따르면, 퓨즈 형성 영역 및 패드 형성 영역 각각에 개구부를 형성하는 공정을 동시에 수행함으로써, 공정을 단순화할 수 있다. 또한, 선택적 캡핑막을 이용하여 도전막 패턴의 산화를 방지함으로써, 반도체 장치의 불량을 최소화할 수 있다. 이로 인해, 반도체 장치의 신뢰성 향상 및 수율 향상을 기대할 수 있다.According to the present invention as described above, by simultaneously performing the process of forming the opening in each of the fuse formation region and the pad formation region, the process can be simplified. In addition, by preventing the oxidation of the conductive film pattern using the selective capping film, defects of the semiconductor device can be minimized. For this reason, the reliability improvement and the yield improvement of a semiconductor device can be anticipated.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, the present invention has been described with reference to the preferred embodiments of the present invention, but a person of ordinary skill in the art does not depart from the spirit and scope of the present invention as set forth in the claims below. It will be understood that various modifications and changes can be made.
Claims (8)
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060105990A KR20080038717A (en) | 2006-10-31 | 2006-10-31 | Method for forming fuses and pads in semiconductor devices |
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| KR (1) | KR20080038717A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101116350B1 (en) * | 2005-06-17 | 2012-03-16 | 주식회사 하이닉스반도체 | Method for manufacturing a semiconductor device |
-
2006
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| KR101116350B1 (en) * | 2005-06-17 | 2012-03-16 | 주식회사 하이닉스반도체 | Method for manufacturing a semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20061031 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |