JP2012028480A - Semiconductor device and manufacturing method therefor - Google Patents
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Abstract
Description
本発明の実施形態は、半導体装置に係り、特に多層配線構造を有する半導体装置及びその製造方法に関する。 Embodiments described herein relate generally to a semiconductor device, and more particularly, to a semiconductor device having a multilayer wiring structure and a manufacturing method thereof.
半導体素子の微細化、高集積度化、低消費電力化の進展に伴い、集積化された半導体装置に使用される配線には、配線抵抗及び配線間容量の低減化がより一層求められている。この要求に対応するために、従来のアルミニウム（ＡＬ）より抵抗率が相対的に低い銅（Ｃｕ）を層間絶縁膜の開口部や溝部に埋設したダマシン配線が多用される（例えば、特許文献１参照。）。 With the progress of miniaturization, higher integration, and lower power consumption of semiconductor elements, wiring used in integrated semiconductor devices is required to further reduce wiring resistance and inter-wiring capacitance. . In order to meet this requirement, damascene wiring in which copper (Cu) having a relatively lower resistivity than that of conventional aluminum (AL) is embedded in an opening or a groove of an interlayer insulating film is frequently used (for example, Patent Document 1). reference.).
近年、層間絶縁膜のＬｏｗ−ｋ化と共に、ＲＩＥ（reactive ion etching）を用いたデュアルダマシン形成工程などで、Ｃｕ（銅）配線中の一部に高アスペクト領域が発生することが顕在化している。このアスペクト領域ではメタルカバレッジが劣化し、半導体装置の信頼性低下や歩留低下の要因となる。 In recent years, it has become obvious that a high-aspect region is generated in a part of Cu (copper) wiring in a dual damascene forming process using RIE (reactive ion etching) along with the low-k interlayer insulating film. . In this aspect region, metal coverage deteriorates, which causes a decrease in reliability and yield of the semiconductor device.
本発明は、高信頼性の多層配線構造を有する半導体装置及びその製造方法を提供することにある。 It is an object of the present invention to provide a semiconductor device having a highly reliable multilayer wiring structure and a method for manufacturing the same.
一つの実施形態の半導体装置は、半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜に形成された溝部と、前記溝部の底面及び側面に、前記溝部を覆うように設けられた第１のバリアメタル膜と、前記溝部の前記第１のバリアメタル膜が覆われていないバリアメタル欠損部では前記層間絶縁膜と直接接触し、前記溝部の前記第１のバリアメタル膜が覆われている部分では前記第１のバリアメタル膜上に設けられ、前記第１のバリアメタル膜を覆うように設けられ、前記第１のバリアメタル膜よりも被覆性がよく、前記第１のバリアメタル膜とは材質の異なる第２のバリアメタル膜と、前記第２のバリアメタル膜上に設けられ、前記溝部を充填し、金属配線として使用される金属膜とを具備することを特徴とする。 In one embodiment, a semiconductor device includes: an interlayer insulating film provided on a semiconductor substrate; a groove formed in the interlayer insulating film; and a bottom surface and a side surface of the groove so as to cover the groove. 1 barrier metal film and a barrier metal deficient portion in which the first barrier metal film in the trench is not covered, and is in direct contact with the interlayer insulating film, and the first barrier metal film in the trench is covered. The first barrier metal film is provided on the first barrier metal film so as to cover the first barrier metal film, and has better coverage than the first barrier metal film. And a second barrier metal film made of a different material, and a metal film provided on the second barrier metal film, filling the groove and used as a metal wiring.
更に、一つの実施形態の半導体装置の製造方法は、半導体基板上に設けられた層間絶縁膜をエッチングして前記層間絶縁膜に溝部を形成する工程と、前記溝部の底面及び側面に第１のバリアメタル膜を形成する工程と、前記溝部の前記第１のバリアメタル膜が覆われていないバリアメタル欠損部では前記層間絶縁膜と直接接触し、前記溝部の前記第１のバリアメタル膜が覆われている部分では前記第１のバリアメタル膜上に第２のバリアメタル膜を形成する工程と、前記第２のバリアメタル膜上にシードＣｕ（銅）層を形成する工程と、前記溝部を充填するように、前記シードＣｕ（銅）層上にＣｕ（銅）膜を埋設する工程とを具備することを特徴とする。 Further, according to one embodiment of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: etching an interlayer insulating film provided on a semiconductor substrate to form a groove in the interlayer insulating film; A step of forming a barrier metal film and a barrier metal defect portion where the first barrier metal film of the trench is not covered are in direct contact with the interlayer insulating film, and the first barrier metal film of the trench is covered. In the closed portion, a step of forming a second barrier metal film on the first barrier metal film, a step of forming a seed Cu (copper) layer on the second barrier metal film, and the groove portion And a step of burying a Cu (copper) film on the seed Cu (copper) layer so as to be filled.
以下本発明の実施形態について図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.
（第１の実施形態）
まず、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図１は半導体装置を示す断面図である。図２は比較例の半導体装置を示す断面図である。本実施形態では、デュアルダマシン法により形成される金属配線の底部及び側面に、２種類のバリアメタル膜が積層形成される。
(First embodiment)
First, a semiconductor device and a manufacturing method thereof according to a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional view showing a semiconductor device. FIG. 2 is a sectional view showing a semiconductor device of a comparative example. In this embodiment, two types of barrier metal films are laminated on the bottom and side surfaces of metal wiring formed by the dual damascene method.
図１に示すように、半導体装置８０には、金属配線３及び金属配線８が設けられる。金属配線８は、バリアメタル膜６及びバリアメタル膜７を介して金属配線３の上部に設けられる。金属配線３及び金属配線８は、金属膜からなり、図示しない半導体装置８０に設けられる回路を接続する配線や電源配線などに適用される。金属配線３はシングルダマシン法を用いて形成され、Ａｌ（アルミニウム）よりも低抵抗率を有するＣｕ（銅）配線である。金属配線８はデュアルダマシン法を用いて形成されたＣｕ（銅）配線である。
As shown in FIG. 1, the
図示しない半導体基板上には、各種回路、下地配線、及び絶縁膜などを介してＬｏｗ−ｋ膜である層間絶縁膜１が設けられる。Ｌｏｗ−ｋ膜とは、シリコン酸化膜（ＳｉＯ２）よりも比誘電率が小さい膜である。層間絶縁膜１には、溝部１０が設けられる。バリアメタル膜２は、溝部１０の底部及び側面に設けられる。金属配線３は、バリアメタル膜２上に溝部１０を充填するように埋設される。
On a semiconductor substrate (not shown), an interlayer
層間絶縁膜１、バリアメタル膜２、及び金属配線３上には、キャップ絶縁膜４及びＬｏｗ−ｋ膜である層間絶縁膜５が積層形成される。層間絶縁膜５には、キャップ絶縁膜４及び層間絶縁膜５がエッチングされて金属配線３の表面が露呈される開口部１１が設けられる。開口部１１は、第１の溝部と、第１の溝部の上部に設けられ、第１の溝部よりも幅の狭い第２の溝部とから構成される。第１の溝部では、金属配線３の表面が露呈される。第１の溝部の図中右側の上端部の層間絶縁膜５には、上部が突き出た形状を有する突起部２０が形成される。
On the
バリアメタル膜６は、開口部１１の底部及び側面に設けられる。ただし、突起部２０にはバリアメタル膜６が形成されず、バリアメタル欠損部２１が発生している。バリアメタル膜７は、バリアメタル膜６とは材質が異なり、バリアメタル膜６よりも被覆性が優れ、バリアメタル膜６上にバリアメタル膜６を覆うように設けられる。ただし、バリアメタル欠損部２１には、バリアメタル膜７が直接層間絶縁膜５と接触するように設けられる。
The
金属配線８は、バリアメタル膜７を介して、開口部１１の底面及び側面のバリアメタル膜７上に開口部１１を充填するように形成される。層間絶縁膜５、バリアメタル膜６、バリアメタル膜７、及び金属配線８上には、キャップ絶縁膜２５が設けられる。キャップ絶縁膜２５上には、絶縁膜９が形成される。
The
ここで、半導体装置８０は、例えばノード３０ｎｍの配線寸法ルールで形成される。キャップ絶縁膜４及びキャップ絶縁膜２５は、Ｌｏｗ−ｋ膜である層間絶縁膜のエッチング時のストッパ膜として機能し、金属配線の腐食を防止する働きをする。バリアメタル膜２、バリアメタル膜６、及びバリアメタル膜７は、Ｃｕ（銅）からなる金属配線間の拡散バリアとして機能する。
Here, the
図２に示すように、比較例の半導体装置９０では、本実施形態の半導体装置８０と同様に積層形成される金属配線３及び金属配線８が設けられる。比較例の半導体装置９０は、ノード３０ｎｍの配線寸法ルールで形成される。比較例の半導体装置９０は、バリアメタル膜７が設けられていないのが本実施形態の半導体装置８０とは異なる。以下、異なる箇所のみ説明する。
As shown in FIG. 2, the
比較例の半導体装置９０では、開口部１１の第１の溝部の図中右側の上端部でバリアメタル膜６が欠落したバリアメタル欠損部２１が発生している。バリアメタル欠損部２１に隣接する層間絶縁膜５では、例えば熱処理や信頼性試験などにより層間絶縁膜欠損部２３が発生する。層間絶縁膜欠損部２３では、Ｃｕ（銅）が凝集するので、Ｃｕ（銅）からなる金属配線８が直接、層間絶縁膜５と接触することとなる。Ｃｕ（銅）の凝集は、熱処理や信頼性試験が増加すると、より顕著となる。
In the
Ｃｕ（銅）がＬｏｗ−ｋ絶縁膜である層間絶縁膜５と直接接触すると、比較例の半導体装置９０の配線起因の信頼性低下や歩留低下が発生する。デュアルダマシン法を用いた金属配線形成工程やそれ以降の工程で比較的温度の高い熱処理が実施された場合、比較例の半導体装置９０の配線起因の信頼性低下や歩留低下がより顕著となる。
When Cu (copper) is in direct contact with the
ここで、突起部２０、バリアメタル欠損部２１、層間絶縁膜欠損部２３、Ｃｕ（銅）凝集部などは、例えばＥＤＸ（エネルギー分散型Ｘ線分析装置 energy dispersive X−ray spectroscopy）などを用いた断面観察及び解析により、その形状及び組成を特定することができる。
Here, for example, EDX (energy dispersive X-ray spectroscopy) is used for the
次に、半導体装置の製造方法について、図３乃至８を参照して説明する。図３乃至８は半導体装置の製造工程を示す断面図である。 Next, a method for manufacturing a semiconductor device will be described with reference to FIGS. 3 to 8 are cross-sectional views showing the manufacturing process of the semiconductor device.
図３に示すように、半導体装置８０を構成する図示しないアクティブ素子やパッシブ素子を形成後、図示しない半導体基板上に、例えばＣＶＤ（chemical vapor deposition）法を用いて層間絶縁膜１を形成する。周知のリソグラフィー法を用いて図示しないレジスト膜を形成し、このレジスト膜をマスクにして、例えばＲＩＥ（Reactive Ion Etching）法により層間絶縁膜１をエッチングして溝部１０を形成する。レジスト膜を除去してＲＩＥ後処理で層間絶縁膜１のエッチング残渣などを除去した後、溝部１０及び層間絶縁膜１上に、バリアメタル膜２、シードＣｕ（銅）膜、及びＣｕ（銅）メッキ膜を積層形成する。
As shown in FIG. 3, after forming an active element and a passive element (not shown) constituting the
例えば、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、Ｃｕ（銅）メッキ膜、シードＣｕ（銅）膜、及びバリアメタル膜２を層間絶縁膜１の表面が露出するまで平坦研磨する。ＣＭＰ研磨により、バリアメタル膜２及び金属配線３が溝部１０に埋設される。ＣＭＰ後処理で研磨残渣やスラリー／パッド材料残渣などを除去後、例えばＣＶＤ法を用いてキャップ絶縁膜４及び層間絶縁膜５を積層形成する。
For example, using a CMP (Chemical Mechanical Polishing) method, the Cu (copper) plating film, the seed Cu (copper) film, and the
次に、図４に示すように、周知のリソグラフィー法を用いて図示しないレジスト膜を形成し、このレジスト膜をマスクにして、例えばＲＩＥ法により層間絶縁膜５をキャップ絶縁膜４の表面が露呈するまでエッチングする。ＲＩＥ後、このレジスト膜を除去する。
Next, as shown in FIG. 4, a resist film (not shown) is formed by using a well-known lithography method, and the surface of the cap insulating film 4 is exposed to the
続いて、図５に示すように、周知のリソグラフィー法を用いて図示しないレジスト膜を形成し、このレジスト膜をマスクにして、例えばＲＩＥ法により図中右側の層間絶縁膜５の上部とキャップ絶縁膜４をエッチングして、金属配線３が露呈する開口部１３を形成する。ＲＩＥ後、このレジスト膜を除去する。
Subsequently, as shown in FIG. 5, a resist film (not shown) is formed by using a well-known lithography method. Using this resist film as a mask, the upper portion of the
このＲＩＥ工程で、図中右側の層間絶縁膜５の上端部に層間絶縁膜５の突起部２０が発生する。この突起部２０の発生は、開口部１１の形状や開口パターンの配置の粗密度に大きく依存する。例えば、開口部１１のアスペクト比が大きい場合や開口幅が小さい場合ほど、突起部２０が大きくなり、突起部２０の出現確率が大きくなる。
In this RIE process, a
次に、図６に示すように、例えばスパッタ法（ＰＶＤ（physical vapor deposition）法とも呼称される）を用いて、バリアメタル膜６を開口部１１の底部及び側面と層間絶縁膜５上に形成する。このとき、突起部２０の側面にはバリアメタル膜６が被覆されず、バリアメタル膜６が欠損したバリアメタル欠損部２１が発生する。バリアメタル欠損部２１では、層間絶縁膜５が露呈される。
Next, as shown in FIG. 6, the
ここで、バリアメタル膜の形成には、スパッタ法、ＣＶＤ法、ＡＬＤ（atomic layer deposition）法などが適用できるので、スパッタ法、ＣＶＤ法、ＡＬＤ法の技術的特徴について説明する。技術的特徴とは、形成される膜の抵抗率、膜中への不純物の混入、膜の緻密性、膜の被覆性である。 Here, since the sputtering method, the CVD method, the ALD (atomic layer deposition) method or the like can be applied to the formation of the barrier metal film, the technical features of the sputtering method, the CVD method, and the ALD method will be described. The technical features are the resistivity of the film to be formed, the mixing of impurities into the film, the denseness of the film, and the coverage of the film.
スパッタ法の場合、例えば５０乃至１００μΩ−ｃｍとバリアメタル膜の抵抗率が一番低い。ＣＶＤ法の場合、例えば数百乃至数千μΩ−ｃｍとバリアメタル膜のバラツキ幅が大きく、且つスパッタ法よりもバリアメタル膜の抵抗率が高い。ＡＬＤ法の場合、例えば数百乃至数万μΩ−ｃｍとバリアメタル膜のバラツキ幅が一番大きく、且つスパッタ法よりもバリアメタル膜の抵抗率が高い。 In the case of sputtering, the barrier metal film has the lowest resistivity, for example, 50 to 100 μΩ-cm. In the case of the CVD method, for example, the variation width of the barrier metal film is several hundred to several thousand μΩ-cm, and the resistivity of the barrier metal film is higher than that of the sputtering method. In the case of the ALD method, for example, the variation width of the barrier metal film is the largest of several hundred to several tens of thousands μΩ-cm, and the resistivity of the barrier metal film is higher than that of the sputtering method.
スパッタ法及びＡＬＤ法の場合、バリアメタル膜中への不純物混入が比較的少ない。これに対してＣＶＤ法では、バリアメタル膜中へのＣ（炭素）などの不純物が混入しやすい。スパッタ法の場合、ＣＶＤ法やＡＬＤ法よりも緻密な膜が形成できる。 In the case of the sputtering method and the ALD method, the barrier metal film contains relatively little impurities. In contrast, in the CVD method, impurities such as C (carbon) are easily mixed into the barrier metal film. In the case of the sputtering method, a denser film can be formed than the CVD method or the ALD method.
スパッタ法の場合、形状異常部（例えば、突起部）やアスペクト比の大きな部分での被覆性はＣＶＤ法やＡＬＤ法と比較して悪い。これに対して、ＣＶＤ法及びＡＬＤ法の場合、形状異常部やアスペクト比の大きな部分でも被覆性はスパッタ法よりも優れている。ここでは、バリアメタル膜６の形成に、抵抗率及び膜の緻密性を考慮してスパッタ法を選択している。
In the case of the sputtering method, the coverage in a shape abnormal portion (for example, a protruding portion) or a portion having a large aspect ratio is worse than that in the CVD method or the ALD method. On the other hand, in the case of the CVD method and the ALD method, the coverage is superior to the sputtering method even in an abnormal shape portion or a portion with a large aspect ratio. Here, a sputtering method is selected for the formation of the
続いて、図７に示すように、例えばＣＶＤ法を用いて、バリアメタル膜６上にバリアメタル膜７を形成する。このとき、バリアメタル欠損部２１では層間絶縁膜５と直接接し、バリアメタル欠損部２１を覆うようにバリアメタル膜７が形成される。この理由は、ＣＶＤ法の場合、スパッタ法と比較して被覆性がすぐれているからである。なお、ＣＶＤ法の代わりに、ＡＬＤ（atomic layer deposition）法などを用いてバリアメタル膜７を形成してもよい。
Subsequently, as shown in FIG. 7, a
次に、図８に示すように、例えばスパッタ法を用いて、Ｃｕ（銅）からなるシード層２３をバリアメタル膜７上に形成する。シード層２３形成後、例えば電界メッキ法を用いて、シード層２３上に開口部１１を充填するようにＣｕ（銅）膜を形成する。これ以降のＣＭＰ、キャップ絶縁膜、表面保護膜等の形成工程は周知の技術を用いて実施され、Ｃｕ（銅）からなる金属配線８、キャップ絶縁膜２９、絶縁膜９などが形成されて半導体装置８０が完成する。
Next, as shown in FIG. 8, a
ここで、層間絶縁膜１及び層間絶縁膜５には、例えば比誘電率２．９を有するＳｉＯＣ膜を用いているが、代わりにＳｉＯＦ膜、ポリアリーレンエーテル（ＰＡＥ）などの有機膜、或いはＴＥＯＳ（tetraethoxysilane）膜などを用いてもよい。バリアメタル膜２及びバリアメタル膜７には、ＴａＮ（窒化タンタル）を用いているが、代わりにＴａ（タンタル）、ＴｉＮ（窒化チタン）、Ｔｉ（チタン）などを用いてもよい。バリアメタル膜６にはＲｕ（ルテニウム）を用いているが、代わりにＣｏ（コバルト）などを用いてもよい。キャップ絶縁膜４及びキャップ絶縁膜２５には、ＳｉＣＮ（窒素添加シリコンカーバイド）膜を用いているが、代わりにＳＩＮ（窒化シリコン）膜、ＳｉＣ（シリコンカーバイド）膜などを用いてもよい。
Here, for the
上述したように、本実施形態の半導体装置及びその製造方法では、半導体基板上の層間絶縁膜１の表面に形成される溝部１０にはバリアメタル膜２及び金属配線３が埋設される。バリアメタル膜２、金属配線３、及び層間絶縁膜４上には、キャップ絶縁膜４及び層間絶縁膜５が積層形成される。キャップ絶縁膜４及び層間絶縁膜５がエッチングされた開口部１１の底部及び側面には、バリアメタル膜６が形成される。第１の溝部の上端部の層間絶縁膜５が突き出た突起部２０の側面にはバリアメタル膜６が欠損し、バリアメタル欠損部２１が発生する。バリアメタル膜６上には、バリアメタル膜６よりも被覆性のよいバリアメタル膜７が設けられ、バリアメタル欠損部２１には、直接層間絶縁膜５と接触し、バリアメタル欠損部２１を覆うようにバリアメタル膜７が設けられる。バリアメタル膜７上には、開口部１１を充填する金属配線８が設けられる。
As described above, in the semiconductor device and the manufacturing method thereof according to the present embodiment, the
このため、バリアメタル膜６が欠落したバリアメタル欠損部２１でも直接Ｃｕ（銅）からなる金属配線８と層間絶縁膜５が直接接触しないので、半導体装置８０のＥＭ（ElectroMigration）を含むＣｕ（銅）配線起因の信頼性低下や歩留低下を大幅に抑制することができる。
For this reason, since the
なお、本実施形態例では、ステップカバレッジ起因により、突起部２０にバリアメタル膜６が欠落したバリアメタル欠損部２１が発生している。バリアメタル欠損部２１は、開口部形成工程やバリアメタル膜６形成工程での異物などによって発生するポイント欠陥により、開口部の側面や底面に発生する場合がある。この場合でも、被覆性のよいバリアメタル膜７がバリアメタル欠損部２１を覆うように形成されるので半導体装置のＣｕ（銅）配線起因の信頼性低下や歩留低下を抑制することができる。
In the present embodiment, the barrier
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図９は半導体装置を示す断面図である。図１０は比較例の半導体装置を示す断面図である。本実施形態では、金属配線の底部に層間膜欠損部が発生している。
(Second Embodiment)
Next, a semiconductor device and a manufacturing method thereof according to the second embodiment of the present invention will be described with reference to the drawings. FIG. 9 is a cross-sectional view showing a semiconductor device. FIG. 10 is a sectional view showing a semiconductor device of a comparative example. In this embodiment, an interlayer film defect is generated at the bottom of the metal wiring.
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。 In the following, the same components as those in the first embodiment are denoted by the same reference numerals, description thereof will be omitted, and only different portions will be described.
図９に示すように、半導体装置８１には、金属配線３及び金属配線８が設けられる。金属配線３及び金属配線８は、図示しない半導体装置８１に設けられる回路を接続する配線や電源配線などに適用される。金属配線３はシングルダマシン法を用いて形成されたＣｕ（銅）配線である。金属配線８は層間絶縁膜５を介して金属配線３上に設けられるデュアルダマシン法を用いて形成されたＣｕ（銅）配線である。半導体装置８１は、例えばノード３０ｎｍの配線寸法ルールで形成される。
As shown in FIG. 9, the
金属配線３を保護するキャップ絶縁膜４上には、Ｌｏｗ−ｋ膜からなる層間絶縁膜５が設けられる。層間絶縁膜５には、溝部３１が設けられる。溝部３１は、上部が下部よりも幅が広い構造を有する。溝部３１の底部には、層間絶縁膜５が欠損した層間絶縁膜欠損部４１が形成されている。バリアメタル膜６は、溝部３１の底部及び側面に設けられる。ただし、バリアメタル膜６は、層間絶縁膜欠損部４１には形成されていない。被覆性のよいバリアメタル膜７は、バリアメタル膜６上に設けられ、層間絶縁膜欠損部４１には直接層間絶縁膜５と接触するように設けられる。
On the cap insulating film 4 that protects the
金属配線８は、溝部３１の底面及び側面のバリアメタル膜７上に溝部３１を充填するように形成される。層間絶縁膜５、バリアメタル膜６、バリアメタル膜７、及び金属配線８上には、キャップ絶縁膜２５と絶縁膜９が積層形成される。
The
図１０に示すように、比較例の半導体装置９１には、本実施形態の半導体装置８１と同様に金属配線３及び金属配線８が設けられる。比較例の半導体装置９１は、ノード３０ｎｍの配線寸法ルールで形成される。比較例の半導体装置９１は、バリアメタル膜７が設けられていないのが本実施形態の半導体装置８１とは異なる。以下異なる箇所のみ説明する。
As shown in FIG. 10, the
比較例の半導体装置９１では、金属配線８が埋設される溝部３１がキャップ絶縁膜４及び層間絶縁膜５を介して溝部１０上に設けられる。溝部３１の底部に層間絶縁膜５が欠落した層間絶縁膜欠損部４１が発生している。層間絶縁膜欠損部４１以外の溝部３１には、バリアメタル膜６を介して金属配線８が充填される。層間絶縁膜欠損部４１には、バリアメタル膜６が形成されていない。層間絶縁膜欠損部４１では、Ｃｕ（銅）が凝集した金属凝集部３４が形成され、Ｃｕ（銅）からなる金属配線８が直接、層間絶縁膜５と接触する。
In the
Ｃｕ（銅）がＬｏｗ−ｋ絶縁膜である層間絶縁膜５と直接接触すると、比較例の半導体装置９１の配線起因の信頼性低下や歩留低下が発生する。デュアルダマシン法を用いた金属配線形成工程やそれ以降の工程で比較的温度の高い熱処理が実施された場合、比較例の半導体装置９１の配線起因の信頼性低下や歩留低下がより顕著となる。
When Cu (copper) is in direct contact with the
次に、半導体装置の製造方法について、図１１乃至１３を参照して説明する。図１１乃至１３は半導体装置の製造工程を示す断面図である。 Next, a method for manufacturing a semiconductor device will be described with reference to FIGS. 11 to 13 are cross-sectional views showing the manufacturing process of the semiconductor device.
図１１に示すように、周知のリソグラフィー法を用いて図示しないレジスト膜を形成し、このレジスト膜をマスクにして、例えばＲＩＥ法を用いて層間絶縁膜５の上部をエッチングして、溝部３１を形成する。
As shown in FIG. 11, a resist film (not shown) is formed by using a well-known lithography method, and the upper portion of the
このＲＩＥ工程で、溝部３１の底部に層間絶縁膜５が欠落した層間絶縁膜欠損部４１が発生する。この層間絶縁膜欠損部４１の発生は、溝部３１の形状や開口パターンの配置の粗密度、ＲＩＥでのラジカルの疎密度に大きく依存する。例えば、ＲＩＥでのラジカルの密度の異常が発生すると層間絶縁膜欠損部４１の出現確率や形状が大きくなる。
In this RIE process, an interlayer insulating
次に、図１２に示すように、例えばスパッタ法を用いて、バリアメタル膜６を溝部３１の底部及び側面と層間絶縁膜５上に形成する。このとき、層間絶縁膜欠損部４１にはバリアメタル膜６が被覆されず、バリアメタル膜６が欠落したバリアメタル欠損部３２が発生する。
Next, as shown in FIG. 12, the
続いて、図１３に示すように、例えばＣＶＤ法を用いて、バリアメタル膜６上に被覆性のよいバリアメタル膜７を形成する。このとき、層間絶縁膜欠損部４１では層間絶縁膜５と直接接触し、層間絶縁膜欠損部４１を覆うようにバリアメタル膜７が形成される。この理由は、ＣＶＤ法の場合、スパッタ法と比較して被覆性がすぐれているからである。なお、ＣＶＤ法の代わりに、ＡＬＤ法を用いてバリアメタル膜７を形成してもよい。
Subsequently, as shown in FIG. 13, a
これ以降のシード層、Ｃｕメッキ、ＣＭＰ、キャップ絶縁膜、絶縁膜等の形成工程は第１の実施形態と同様に行われ、Ｃｕ（銅）からなる金属配線８、キャップ絶縁膜２９、絶縁膜９などが形成されて半導体装置８１が完成する。
Subsequent steps for forming the seed layer, Cu plating, CMP, cap insulating film, insulating film, and the like are performed in the same manner as in the first embodiment, and the
上述したように、本実施形態の半導体装置及びその製造方法では、半導体基板上の層間絶縁膜１の表面に形成される溝部１０にはバリアメタル膜２及び金属配線３が埋設される。バリアメタル膜２、金属配線３、及び層間絶縁膜４上には、キャップ絶縁膜４及び層間絶縁膜５が積層形成される。層間絶縁膜５には、層間絶縁膜５がエッチングされた溝部３１が形成される。このとき、溝部３１の底部には層間絶縁膜５が更にエッチングされた層間絶縁膜欠損部４１が発生する。溝部３１の底部及び側面と層間絶縁膜５上には、バリアメタル膜６が形成される。層間絶縁膜欠損部４１にはバリアメタル膜６が欠落し、バリアメタル欠損部３２が発生する。バリアメタル膜６上には、バリアメタル膜６よりも被覆性のよいバリアメタル膜７が設けられ、バリアメタル欠損部３２には、直接層間絶縁膜５と接触し、バリアメタル欠損部３２を覆うようにバリアメタル膜７が設けられる。バリアメタル膜７上には、溝部３１を充填する金属配線８が設けられる。
As described above, in the semiconductor device and the manufacturing method thereof according to the present embodiment, the
このため、バリアメタル膜６が欠落したバリアメタル欠損部３２でも直接Ｃｕ（銅）からなる金属配線８と層間絶縁膜５が直接接しないので、半導体装置８１のＥＭ（ElectroMigration）を含むＣｕ（銅）配線起因の信頼性低下や歩留低下を大幅に抑制することができる。
For this reason, since the
本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。 The present invention is not limited to the above embodiment, and various modifications may be made without departing from the spirit of the invention.
実施形態では、スパッタ法を用いて第１のバリアメタル膜を形成後にＣＶＤ法を用いて第２のバリアメタル膜を形成しているが、工程順序を入れ替えてもよい。また、第２のバリアメタル膜にはＣｕ（銅）のＩＬＤ（Inter Layer Dielectric Ｌｏｗ−ｋ絶縁膜など）への拡散防止能力や耐酸化性を有しないＲｕ（ルテニウム）やＣｏ（コバルト）を用いているが必ずしもこれに限定されるものではない。例えば、第２のバリアメタル膜に拡散防止能力や耐酸化性を有するＺｒＮ（窒化ジルコニウム）、ＮｂＮ（窒化ニオブ）などを用いてもよい。ＺｒＮ（窒化ジルコニウム）、ＮｂＮ（窒化ニオブ）などを用いた場合、第２のバリアメタル膜形成以降での比較的温度の高い熱処理を行っても半導体装置のＣｕ（銅）配線起因の信頼性低下や歩留低下を大幅に抑制することができる。 In the embodiment, the second barrier metal film is formed using the CVD method after the first barrier metal film is formed using the sputtering method, but the process order may be changed. The second barrier metal film is made of Ru (ruthenium) or Co (cobalt) which has no ability to prevent diffusion of Cu (copper) into an ILD (Inter Layer Dielectric Low-k insulating film) or oxidation resistance. However, it is not necessarily limited to this. For example, ZrN (zirconium nitride), NbN (niobium nitride), or the like having diffusion preventing ability and oxidation resistance may be used for the second barrier metal film. When ZrN (zirconium nitride), NbN (niobium nitride), or the like is used, the reliability is reduced due to Cu (copper) wiring of the semiconductor device even if heat treatment is performed at a relatively high temperature after the formation of the second barrier metal film. And yield reduction can be greatly suppressed.
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 半導体基板上に設けられた層間絶縁膜をエッチングして、底部に前記層間絶縁膜が欠損した層間絶縁膜欠損部を有する溝部を前記層間絶縁膜に形成する工程と、前記層間絶縁膜欠損部を除く、前記溝部の底面及び側面に第１のバリアメタル膜を形成する工程と、前記溝部では前記第１のバリアメタル膜上に形成し、前記層間絶縁膜欠損部では前記層間絶縁膜と直接接触するように第２のバリアメタル膜を形成する工程と、前記第２のバリアメタル膜上にシードＣｕ（銅）層を形成する工程と、前記溝部を充填するように、前記シードＣｕ（銅）層上にＣｕ（銅）膜を埋設する工程とを具備することを特徴とする半導体装置の製造方法。
The present invention can be configured as described in the following supplementary notes.
(Additional remark 1) The process which etches the interlayer insulation film provided on the semiconductor substrate, forms the groove part which has the interlayer insulation film defect | deletion part which the said interlayer insulation film lacked in the bottom part in the said interlayer insulation film, The said interlayer insulation Forming a first barrier metal film on the bottom and side surfaces of the groove, excluding the film defect, and forming the first barrier metal film on the groove in the groove, and the interlayer insulation in the interlayer insulation film defect Forming a second barrier metal film so as to be in direct contact with the film; forming a seed Cu (copper) layer on the second barrier metal film; and filling the groove portion with the seed. And a step of burying a Cu (copper) film on the Cu (copper) layer.
（付記２） 前記Ｃｕ（銅）膜は、電界メッキ法或いは無電界メッキ法を用いて形成される付記１に記載の半導体装置の製造方法。
(Additional remark 2) The said Cu (copper) film | membrane is a manufacturing method of the semiconductor device of
（付記３） 前記層間絶縁膜は、ＳｉＯＣ膜、ＳｉＯＦ膜、或いはＴＥＯＳ膜である付記１に記載の半導体装置の製造方法。
(Supplementary note 3) The method for manufacturing a semiconductor device according to
（付記４） 半導体基板上に設けられたＬｏｗ−ｋ絶縁膜と、前記Ｌｏｗ−ｋ絶縁膜に形成された溝部と、前記溝部の底面及び側面に設けられた第１のバリアメタル膜と、前記溝部の前記第１のバリアメタル膜が覆われていないバリアメタル欠損部では前記Ｌｏｗ−ｋ絶縁膜と直接接触し、前記溝部の前記第１のバリアメタル膜が覆われている部分では前記第１のバリアメタル膜上に設けられ、前記第１のバリアメタル膜を覆うように設けられ、前記第１のバリアメタル膜とは材質の異なる第２のバリアメタル膜と、前記第２のバリアメタル膜上に設けられ、前記溝部を充填するＣｕ（銅）膜とを具備することを特徴とする半導体装置。 (Supplementary Note 4) A Low-k insulating film provided on a semiconductor substrate, a groove formed in the Low-k insulating film, a first barrier metal film provided on a bottom surface and a side surface of the groove, The barrier metal defect portion where the first barrier metal film of the groove portion is not covered is in direct contact with the Low-k insulating film, and the first portion of the groove portion where the first barrier metal film is covered is the first barrier metal film. A second barrier metal film provided on the barrier metal film and covering the first barrier metal film, and made of a different material from the first barrier metal film; and the second barrier metal film A semiconductor device comprising: a Cu (copper) film provided on the groove and filling the groove.
（付記５） 前記第１のバリアメタル膜はＴａ（タンタル）、ＴａＮ（窒化タンタル）、Ｔｉ（チタン）、或いはＴｉＮ（窒化チタン）であり、前記第２のバリアメタル膜はＲｕ（ルテニウム）或いはＣｏ（コバルト）である付記４に記載の半導体装置。 (Supplementary Note 5) The first barrier metal film is Ta (tantalum), TaN (tantalum nitride), Ti (titanium), or TiN (titanium nitride), and the second barrier metal film is Ru (ruthenium) or The semiconductor device according to appendix 4, which is Co (cobalt).
１、５ 層間絶縁膜
２、６、７ バリアメタル膜
３、８ 金属配線
４、２５ キャップ絶縁膜
９ 表面保護膜
１０、３１ 溝部
１１ 開口部
２０ 突起部
２３ シード層
２１、３２ バリアメタル欠損部
２３、４１ 層間絶縁膜欠損部
３４ 金属凝集部
８０、８１、９０、９１ 半導体装置
1, 5
Claims (5)
前記層間絶縁膜に形成された溝部と、
前記溝部の底面及び側面に、前記溝部を覆うように設けられた第１のバリアメタル膜と、
前記溝部の前記第１のバリアメタル膜が覆われていないバリアメタル欠損部では前記層間絶縁膜と直接接触し、前記溝部の前記第１のバリアメタル膜が覆われている部分では前記第１のバリアメタル膜上に設けられ、前記第１のバリアメタル膜を覆うように設けられ、前記第１のバリアメタル膜よりも被覆性がよく、前記第１のバリアメタル膜とは材質の異なる第２のバリアメタル膜と、
前記第２のバリアメタル膜上に設けられ、前記溝部を充填し、金属配線として使用される金属膜と、
を具備することを特徴とする半導体装置。 An interlayer insulating film provided on the semiconductor substrate;
A groove formed in the interlayer insulating film;
A first barrier metal film provided on the bottom and side surfaces of the groove so as to cover the groove;
The barrier metal deficient portion of the trench that is not covered with the first barrier metal film is in direct contact with the interlayer insulating film, and the first portion of the trench is covered with the first barrier metal film. The second barrier metal film is provided on the barrier metal film so as to cover the first barrier metal film, has better coverage than the first barrier metal film, and is made of a second material different from the first barrier metal film. Barrier metal film of
A metal film provided on the second barrier metal film, filling the groove, and used as a metal wiring;
A semiconductor device comprising:
前記層間絶縁膜に形成され、第１の溝部と前記第１の溝部よりも幅の広い第２の溝部から構成され、前記第１の溝部では第１の金属膜表面が露呈される開口部と、
前記開口部の底面及び側面に、前記第１の金属膜と直接接触し、前記開口部を覆うように設けられた第１のバリアメタル膜と、
前記開口部の前記第１のバリアメタル膜が覆われていないバリアメタル欠損部では前記層間絶縁膜と直接接触し、前記開口部の前記第１のバリアメタル膜が覆われている部分では前記第１のバリアメタル膜上に設けられ、前記第１のバリアメタル膜を覆うように設けられ、前記第１のバリアメタル膜よりも被覆性がよく、前記第１のバリアメタル膜とは材質の異なる第２のバリアメタル膜と、
前記第２のバリアメタル膜上に設けられ、前記開口部を充填し、金属配線として使用される第２の金属膜と、
を具備することを特徴とする半導体装置。 An interlayer insulating film provided on the semiconductor substrate;
An opening formed in the interlayer insulating film, the first groove and a second groove having a width wider than the first groove, wherein the first metal film surface is exposed in the first groove; ,
A first barrier metal film provided on the bottom and side surfaces of the opening to directly contact the first metal film and to cover the opening;
The barrier metal deficient portion of the opening that is not covered with the first barrier metal film is in direct contact with the interlayer insulating film, and the portion of the opening that is covered with the first barrier metal film is the first barrier metal film. The first barrier metal film is provided so as to cover the first barrier metal film, has better coverage than the first barrier metal film, and is different in material from the first barrier metal film. A second barrier metal film;
A second metal film provided on the second barrier metal film, filling the opening and used as a metal wiring;
A semiconductor device comprising:
前記溝部の底面及び側面に第１のバリアメタル膜を形成する工程と、
前記溝部の前記第１のバリアメタル膜が覆われていないバリアメタル欠損部では前記層間絶縁膜と直接接触し、前記溝部の前記第１のバリアメタル膜が覆われている部分では前記第１のバリアメタル膜上に第２のバリアメタル膜を形成する工程と、
前記第２のバリアメタル膜上にシードＣｕ（銅）層を形成する工程と、
前記溝部を充填するように、前記シードＣｕ（銅）層上にＣｕ（銅）膜を埋設する工程と、
を具備することを特徴とする半導体装置の製造方法。 Etching the interlayer insulating film provided on the semiconductor substrate to form a groove in the interlayer insulating film;
Forming a first barrier metal film on the bottom and side surfaces of the groove,
The barrier metal deficient portion of the trench that is not covered with the first barrier metal film is in direct contact with the interlayer insulating film, and the first portion of the trench is covered with the first barrier metal film. Forming a second barrier metal film on the barrier metal film;
Forming a seed Cu (copper) layer on the second barrier metal film;
Burying a Cu (copper) film on the seed Cu (copper) layer so as to fill the groove,
A method for manufacturing a semiconductor device, comprising:
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