JP2016005574A - 遊技機 - Google Patents

Abstract

【課題】遊技制御装置から演出制御装置へのデータの送信制御を簡略化しながら、高速にデータを送信することが可能な遊技機を提供する。【解決手段】遊技を統括的に制御する遊技制御装置と、該遊技制御装置からの制御指令データに基づいて演出装置を制御する演出制御装置とを備えた遊技機において、遊技制御装置は、演出制御装置に送信する制御指令データを格納する格納手段と、格納された制御指令データを演出制御装置に１ビットずつ順次送信する送信手段と、送信手段によるデータの送信速度を設定する送信速度設定手段と、所定の割込信号を周期的に発生させる割込信号発生手段と、割込信号の発生タイミングで遊技を制御する遊技制御手段と、を備えるとともに、送信速度設定手段は、送信手段による１バイトあたりのデータ送信時間が、割込信号の発生間隔となる時間値を上限バイト数で除して算出される時間よりも短くなるように送信速度を設定する。【選択図】図６

Description

本発明は、遊技制御装置からの指令を受信して各種制御を行う従属制御装置を備える遊
技機に関する。

従来、表示装置において変動表示ゲームを実行し、当該変動表示ゲームの結果に応じて
遊技者に遊技価値を付与する遊技機（例えば、パチンコ機）がある。このような遊技機で
は、遊技制御装置が表示制御装置などの演出制御装置に制御指令データを送信し、受信し
た制御指令データに基づいて演出制御装置が各種演出装置を制御して演出を行う。

遊技制御装置は、タイマ割込が発生するたびに、このような制御指令データをパラレル
通信で演出制御装置に送信していたが、演出の進行状況などに応じて送信される制御指令
データのデータ量が相違するため、制御指令データのデータ量が多い場合には、複数のタ
イマ割込発生時に分割して一連の制御指令データが送信されることとなり、演出制御の実
行にタイムラグが生じることがあった。

そこで、制御指令データをシリアル通信で送信することによって、一連の制御指令デー
タを受信してから演出制御を行う遊技機が提案されている（例えば、特許文献１参照）。

特開２００９−１９５２９３号公報

しかしながら、特許文献１に開示された遊技機では、送信バッファの容量に上限がある
ため、送信バッファが満杯のときは、表示制御装置への指令送信を一時的に中断するなど
の処理が必要であった。また、指令送信の遅れなどによって、遊技制御装置と表示制御装
置との制御の進行状態がずれないように工夫する必要があり、遊技制御装置の制御プログ
ラムが複雑になってしまうものであった。

本発明は、遊技制御装置から演出制御装置への指令送信の制御を簡略化しながら、制御
指令データを高速に送信することが可能な遊技機を提供することを目的とする。

本発明の代表的な一形態では、遊技を統括的に制御する遊技制御装置と、該遊技制御装
置からの制御指令データに基づいて演出装置を制御する演出制御装置と、を備えた遊技機
において、前記遊技制御装置は、前記演出制御装置に送信する制御指令データを所定の上
限バイト数を限度に格納する格納手段と、前記格納された制御指令データを前記演出制御
装置に１ビットずつ順次送信する送信手段と、前記送信手段により送信されるデータの送
信速度を設定する送信速度設定手段と、所定の割込信号を周期的に発生させる割込信号発
生手段と、前記割込信号の発生タイミングで、遊技制御を行う遊技制御手段と、を備える
とともに、前記送信速度設定手段は、前記送信手段による１バイトあたりのデータ送信時
間が、前記割込信号の発生間隔となる時間値を前記上限バイト数で除して算出される時間
よりも短くなるように、送信速度を設定する。

本発明の一形態によれば、格納手段に格納された制御指令データが次回の割込信号の発
生タイミングのときにはすべてが送信されているので、制御指令データを分割する必要が
無く、高速な通信が可能となる。

本発明の実施の形態の遊技装置の構成を説明する図である。 本発明の実施の形態の遊技機の背面図である。 本発明の実施の形態の遊技盤の正面図である。 本発明の実施の形態の遊技装置のブロック図である。 本発明の実施の形態の遊技用演算処理装置（アミューズチップ）のブロック図である。 本発明の実施の形態の遊技制御装置におけるシリアル送信回路の構成例を示すブロック図である。 本発明の実施の形態の送信シリアルチャンネル設定レジスタの構成例を示す図である。 本発明の実施の形態の送信制御レジスタの構成例を示す図である。 本発明の実施の形態の送信データステータスレジスタの構成例を示す図である。 本発明の実施の形態の送信データレジスタ（１段分）の構成例を示す図である。 本発明の実施の形態の遊技制御装置に備わる遊技用演算処理装置（アミューズチップ）とその周辺のブロック図である。 本発明の実施の形態のユーザワークＲＡＭの説明図である。 本発明の実施の形態のスタック領域の説明図である。 本発明の実施の形態の各装置（遊技制御装置、払出制御装置及び演出制御装置）の電源投入時処理のフローチャートである。 本発明の実施の形態の遊技制御装置メイン処理の前半部のフローチャートである。 本発明の実施の形態の遊技制御装置メイン処理の後半部のフローチャートである。 本発明の実施の形態のスタック領域を使用しないディレイ処理を説明する図である。 本発明の実施の形態のスタック領域を使用するディレイ処理を説明する図である。 本発明の実施の形態のタイマ割込処理の手順を示すフローチャートである。 本発明の実施の形態の遊技制御装置から、演出制御装置及び払出制御装置に初期化指令信号を送信する初期化指令送信処理の手順を示すフローチャートである。 本発明の実施の形態の遊技制御装置から、演出制御装置及び払出制御装置にコマンドを送信するためのコマンド送信処理の手順を示すフローチャートである。 本発明の実施の形態の電源投入時の遊技制御装置、払出制御装置、及び演出制御装置が行う処理、並びに、遊技制御装置に備わるシリアル送信回路の状態のタイミングチャートである。 本発明の実施の形態の遊技制御装置から払出制御装置に送信される排出指令の一例を示す図である。 本発明の実施の形態のスイッチの立ち上がりを検出する手順を示すタイムチャートである。 本発明の実施の形態の遊技制御装置から演出制御装置に送信される演出制御指令の一例を示す図である。 本発明の実施の形態の遊技制御装置から表示制御装置に送信される送信データの構成を示す説明図であり、（ａ）は送信データの概略構成、（ｂ）は送信データの詳細構成を示している。 本発明の実施の形態の賞球排出監視メモリの一例を示す図である。 本発明の実施の形態の遊技装置の変形例を示すブロック図である。

以下、本発明の実施の形態について、図面を参照しながら説明する。

なお、以下の実施の形態の説明における前後左右とは、遊技者から見た、つまり遊技盤
（遊技機）に向かって見た方向を指すものとする。

図１は、本発明の実施の形態の遊技装置６の構成を説明する図である。

遊技装置６は、有価価値を記憶する記憶媒体が挿入されるカードユニット７０及び実際
に遊技を行い、遊技媒体を払出可能な遊技機１を備える。

まず、遊技機１について説明する。

遊技機１の前面枠３は、本体枠（外枠）２にヒンジ４によって開閉回動可能に組み付け
られる。遊技盤５（図３参照）は前面枠３の表側に形成された収納部（図示省略）に収装
される。また、前面枠３には、遊技盤５の前面を覆うカバーガラス（透明部材）を備えた
ガラス枠１８が取り付けられている。

ガラス枠１８のカバーガラスの周囲には、装飾光が発光される装飾部材９が備えられて
いる。この装飾部材９の内部にはランプやＬＥＤ等からなる装飾装置が備えられている。
この装飾装置を所定の発光態様によって発光させることによって、装飾部材９が所定の発
光態様で発光する。

ガラス枠１８の左右には、音響（例えば、効果音）を発するスピーカ３０が備えられて
いる。また、ガラス枠１８の上方には照明ユニット１０が備えられている。照明ユニット
１０の内部には、装飾装置が備えられている。

照明ユニット１０の右側には、遊技機１のエラー発生や前面枠３の開放をホール店員に
通知するためのエラー報知ＬＥＤ２９が備えられている。

前面枠３の下部の開閉パネル２０には図示しない打球発射装置に遊技球を供給する上皿
２１が備えられている。さらに、固定パネル２２には灰皿１５、下皿２３及び打球発射装
置の操作部２４等が備えられている。下皿２３には、下皿２３に貯まった遊技球を排出す
るための下皿球抜き機構１６が備えられる。前面枠３下部右側には、ガラス枠１８を施錠
するための鍵２５が備えられている。

また、遊技者が操作部２４を回動操作することによって、打球発射装置は、上皿２１か
ら供給される遊技球を発射する。

また、上皿２１の上縁部には、遊技者からの操作入力を受け付けるためのセレクトスイ
ッチ４０及び操作スイッチ４１が備えられている。

遊技者がセレクトスイッチ４０を操作することによって、表示装置８（図３参照）にお
ける変動表示ゲームの演出内容を選択することができる。また、遊技者が操作スイッチ４
１を操作することによって、表示装置８における変動表示ゲームに、遊技者の操作を介入
させた演出を行うことができる。

上皿２１の右上部には、遊技者が遊技媒体を借りる場合に操作する球貸ボタン２６、及
び、カードユニット７０からプリペイドカードを排出させるために操作される排出ボタン
２７が設けられている。これらのボタン２６、２７の間には、プリペイドカードの残高を
表示する残高表示部２８が設けられる。

次に、カードユニット７０について説明する。

カードユニット７０の下部には、プリペイドカード又は会員カード等のカードを挿入可
能なカード挿入口７１が設けられる。

プリペイドカード又は会員カード等のカードには、当該カードの一意な識別子、当該カ
ードの所有者（遊技者）の会員情報、及び残高等が記憶されている。会員情報には、カー
ドの所有者の住所、氏名、年齢、及び職業等が含まれる。

カード挿入口７１にプリペイドカード又は会員カード等のカードが挿入された場合、図
示しないカードリーダ・ライタによって、カードに記憶された情報が読み出される。そし
て、当該カードに記憶された残高が、遊技機１の残高表示部２８及びカードユニット７０
の中央付近に設けられた残高表示部７２に表示される。

残高表示部７２の上方には、紙幣を挿入可能な紙幣挿入口７３が設けられる。紙幣挿入
口７３に挿入された紙幣の有価価値は、カードに残高として記憶される。

紙幣挿入口７３の上方には、動作表示部７４が設けられる。動作表示部７４は、カード
ユニット７０の動作に対応して色で点灯する。

次に、図２を参照しながら遊技機１の裏面側について説明する。図２は、本発明の実施
の形態の遊技機１の背面図である。

遊技機１の裏面側、具体的には、前面枠３の裏面側には、中央に略正方形状の開口部を
有する枠状の裏機構盤３１０が取り付けられる。

裏機構盤３１０の上部には、島設備に設けられた補給装置（図示省略）から補給された
遊技球を貯留すると共に、貯留した遊技球を流下させる球貯留ユニット３２０が配設され
る。

裏機構盤３１０の側部（図２中右側）には、球貯留ユニット３２０から流下してきた遊
技球を、遊技機前面に配設された上皿２１及び下皿２３に払い出す球排出ユニット３３０
が配設される。

裏機構盤３１０の中央部には、遊技を統括的に制御する遊技制御装置１００と、遊技制
御装置１００から送信される演出制御指令に基づいて変動表示ゲームの演出を制御する演
出制御装置１５０とが配設される。

遊技制御装置１００には、図示しない検査装置に接続される検査装置接続端子１０７が
配設される。

裏機構盤３１０の下部には、遊技制御装置１００から送信されるデータに基づいて球排
出ユニット３３０の動作を制御し、遊技者に賞球を付与する払出制御装置（付与制御装置
）２１０と、電源装置１６０とが配設される。

払出制御装置２１０には、図示しない検査装置に接続される検査装置接続端子２１７及
び払出制御装置２１０に発生したエラーの種類を数字で表示するエラーナンバー表示器２
２２が配設される。

また、電源装置１６０の右側の裏機構盤３１０には、遊技機１をカードユニット７０に
接続するためのカードユニット接続端子３４０が配設される。

次に、遊技盤５について、図３を参照しながら説明する。図３は、本発明の実施の形態
の遊技盤５の正面図である。

遊技盤５の表面には、ガイドレール５５で囲われた略円形状の遊技領域５１が形成され
る。遊技領域５１は、遊技盤５の四方に各々設けられた樹脂製のサイドケース５２及びガ
イドレール５５によって構成される。遊技領域５１の右下側のサイドケース５２は、前面
の中央部が黒色透明の証紙プレート５３で覆われている。

遊技領域５１には、ほぼ中央に表示装置８が設けられるセンターケース３００が配置さ
れる。表示装置８はセンターケース３００に設けられた凹部に、センターケース３００の
前面より奥まった位置に取り付けられている。すなわち、センターケース３００は表示装
置８の表示領域の周囲を囲い、表示装置８の表示領域から突出して設けられている。

また、遊技領域５１の右下の領域には、図４で後述する特図表示器１２０及び普図表示
器１２１を一体化した、図柄表示ユニット４５が備えられる。

表示装置８は、例えば、ＬＣＤ（液晶表示器）、ＣＲＴ（ブラウン管）等で表示画面が
構成されている。表示画面の画像を表示可能な領域（表示領域）には、複数の変動表示領
域が設けられており、各変動表示領域に識別情報（特別図柄）や特図変動表示ゲームを演
出するキャラクタが表示される。表示画面の変動表示領域には、識別情報として割り当て
られた三つの特別図柄が変動表示（可変表示）して特図変動表示ゲームが行われる。その
他、表示画面には遊技の進行に基づく画像（例えば、大当り表示、ファンファーレ表示、
エンディング表示等）が表示される。

センターケース３００の左側には、普通図柄始動ゲート３１が設けられる。センターケ
ース３００の左下側には、三つの一般入賞口３２が備えられ、センターケース３００の右
下側には、一つの一般入賞口３２が備えられている。

センターケース３００の下側には、開閉可能な普通変動入賞装置３３を備える始動入賞
口３４が配設される。

また、センターケース３００に設けられた始動入賞口３４の下方には、表示装置８の作
動結果によって遊技球を受け入れない状態と受け入れ易い状態とに変換可能な特別変動入
賞装置（大入賞口）３６が配設される。

遊技機１では、図示しない発射装置から遊技領域５１に向けて遊技球（パチンコ球）が
打ち出されることによって遊技が行われる。打ち出された遊技球は、遊技領域５１内の各
所に配置された釘や風車等の方向転換部材によって転動方向を変えながら遊技領域５１を
流下する。そして、普通図柄始動ゲート３１、一般入賞口３２、始動入賞口３４、又は特
別変動入賞装置３６に入賞するか、遊技領域５１の最下部に設けられたアウト口３９から
排出される。

また、始動入賞口３４の状態には、普通変動入賞装置３３の開閉によって、遊技球が入
賞しやすい状態（入賞容易状態）と遊技球が入賞しにくい状態（非入賞容易状態）とがあ
る。

通常、普通変動入賞装置３３が閉状態の場合には、始動入賞口３４は、遊技球が入賞し
にくい状態となる。普通図柄始動ゲート３１を遊技球が通過することによって、普図変動
表示ゲームが実行され、普図変動表示ゲームの結果が当りとなると、普通変動入賞装置３
３が開状態に変換され、始動入賞口３４は遊技球が入賞し易い状態となる。

一般入賞口３２への遊技球の入賞は、一般入賞口３２に備えられた入賞口ＳＷ（スイッ
チ）３２Ａ〜３２Ｎ（図４参照）によって検出される。

始動入賞口３４への遊技球の入賞は特図始動ＳＷ（スイッチ）３４Ａ（図４参照）によ
って検出される。この遊技球の通過タイミングによって抽出された特別図柄乱数カウンタ
値は、遊技制御装置１００内の特図記憶領域に特別図柄入賞記憶として所定回数（例えば
、最大で４回分）を限度に記憶される。そして、この特別図柄入賞記憶の記憶数は、表示
装置８の特別図柄入賞記憶数表示部（複合記憶表示部）に表示される。遊技制御装置１０
０は、特別図柄入賞記憶数表示部の表示に基づいて、表示装置８にて特図変動表示ゲーム
を行う。

始動入賞口３４に遊技球の入賞があると、表示装置８では、前述した数字等で構成され
る特別図柄（識別情報）が左（第一特別図柄）、右（第二特別図柄）、中（第三特別図柄
）の順に変動表示を開始して、特図変動表示ゲームに関する画像が表示される。つまり、
表示装置８では、特別図柄入賞記憶の記憶数に対応する特別図柄変動表示ゲームが行われ
、興趣向上のために多様な表示を演出する。

始動入賞口３４への入賞が所定のタイミングでなされたとき（具体的には、入賞検出時
の当り乱数値が当り値であるとき）には特図変動表示ゲームの結果として表示図柄により
特定の結果態様（特別結果態様）が導出されて、大当り状態となる。具体的には、表示装
置８の特別図柄入賞記憶表示部では、当り図柄である一桁の特別図柄で停止して、表示装
置８は、三つの特別図柄が揃った状態（大当り図柄）で停止する。このとき、特別変動入
賞装置３６は、大入賞口ソレノイド３８（図４参照）への通電によって、所定の時間（例
えば、３０秒）だけ、遊技球を受け入れない閉状態から遊技球を受け入れやすい開状態に
変換される。すなわち、特別変動入賞装置３６が所定の時間又は所定数の遊技球が入賞す
るまで大きく開くので、この間遊技者は多くの遊技球を獲得することができるという特典
が付与される。

なお、図柄表示ユニット４５の特図表示器１２０（図４参照）においても、特図変動表
示ゲームに同期して図柄の変動表示が行われる。そして、特図変動表示ゲームの結果とし
て表示図柄により特別結果態様が導出される場合には、特図表示器１２０でも当りに対応
する特定の図柄（例えば、「１」〜「９」までのいずれかの数字等）が表示され、特図変
動表示ゲームがはずれの場合には、特図表示器１２０でもはずれに対応する図柄（例えば
「０」等）が表示される。

特別変動入賞装置３６への遊技球の入賞は、カウントＳＷ（スイッチ）３６Ａ（図４参
照）によって検出される。

普通図柄始動ゲート３１への遊技球の通過は、普図始動ＳＷ（スイッチ）３１Ａ（図４
参照）で検出される。この遊技球の通過タイミングによって抽出された普通図柄乱数カウ
ンタ値は、遊技制御装置１００内の普図記憶領域に普通図柄入賞記憶として所定回数（例
えば、最大で４回分）を限度に記憶される。そして、この普図入賞記憶の記憶数は、図柄
表示ユニット４５の図示しない普図入賞記憶数表示部に表示される。

普図記憶領域に普図入賞記憶が記憶されている場合には、遊技制御装置１００は、当該
普図入賞記憶に基づいて普図入賞記憶数表示部における普図変動表示ゲームを開始する。
すなわち、普通図柄始動ゲート３１への通過検出が所定のタイミングでなされたとき（具
体的には、通過検出時の普図乱数カウンタ値が当り値であるときには）には、普図入賞記
憶数表示部に表示される普通図柄が当り状態で停止し、普図変動表示ゲームが当りとなる
。このとき、普通変動入賞装置３３は、普電ソレノイド９０（図４参照）への通電により
、始動入賞口３４への入口が所定の時間（例えば、０.５秒〜２．９秒の範囲内で予め定
められた時間）だけ開放するように変換され、遊技球の始動入賞口３４への入賞が許容さ
れる。これによって、遊技球が始動入賞口３４へ入賞しやすくなり、特図変動表示ゲーム
の始動が容易となる。

このようにして、一般入賞口３２、始動入賞口３４、又は特別変動入賞装置３６に遊技
球が入賞すると、入賞した入賞口の種類に応じた数の賞球が払出制御装置２１０によって
制御される払出ユニットから、前面枠３の上皿２１又は下皿２３に排出される。

なお、本実施形態のパチンコ遊技機は、特図変動表示ゲームの結果に対応して（厳密に
は、特図変動表示ゲームに同期して実行される特図表示器１２０の表示態様に対応して）
、以後の特図変動表示ゲームの当り確率が変化する場合があり、遊技状態は、常時、特図
変動表示ゲームが低確率で当りとなる低確率状態か、当該低確率状態よりも特図変動表示
ゲームが大当りとなる確率の高い高確率状態のいずれかに設定されている。なお、低確率
状態を非確変遊技状態と称したり、高確率状態を確変遊技状態（確変状態）と称したりす
る場合もある。

さらに、本実施形態のパチンコ遊技機の遊技状態は、特図変動表示ゲームの結果に対応
して、普通変動入賞装置３３の開放頻度が変化する場合があり、遊技状態は、常時、普通
変動入賞装置３３の開放頻度が低い入賞抑制状態か、当該入賞抑制状態よりも普通変動入
賞装置３３の開放頻度が高い入賞促進状態のいずれかに設定されている。なお、入賞抑制
状態を非時短遊技状態と称したり、入賞促進状態を時短遊技状態（時短状態）と称したり
する場合もある。

この入賞促進状態においては、普図変動表示ゲームの実行時間が入賞抑制状態における
実行時間より短くなるように制御される（例えば、入賞抑制状態で１０秒に対し、入賞促
進状態で１秒）。これによって、単位時間当りの普通変動入賞装置３３の開放回数が実質
的に多くなるように制御される。

また、入賞促進状態においては、普図変動表示ゲームが当り結果となって普通変動入賞
装置３３が開放される場合に、開放時間が通常遊技状態の開放時間より長くなるように制
御されてもよい（例えば、入賞抑制状態で０．５秒に対し、入賞促進状態で２．９秒）。
また、入賞促進状態においては、普通図柄変動表示ゲームの１回の当り結果に対して、普
通変動入賞装置３３が１回ではなく、複数回（例えば、２回）開放してもよい。さらに、
入賞促進状態においては、普図変動表示ゲームの結果が当りとなる確率が入賞抑制状態よ
り高くなるように制御してもよい。すなわち、入賞促進状態では、入賞抑制状態よりも普
通変動入賞装置３３の開放頻度が増加し、普通変動入賞装置３３に遊技球が入賞しやすく
なり、特図変動表示ゲームの始動が容易となる特典が付与される。

図４は、本発明の実施の形態の遊技装置６のブロック図である。

遊技制御装置１００は、遊技用マイコン（遊技用演算処理装置６００）１０１、入力Ｉ
／Ｆ（Ｉｎｔｅｒｆａｃｅ）１０５、出力Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ）１０６及び検査
装置接続端子１０７を備える。

遊技用マイコン１０１は、ＣＰＵ１０２、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ
）１０３及びＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１０４を備える。

ＣＰＵ１０２は、遊技を統括的に制御する主制御装置であって、遊技制御を行う。ＲＯ
Ｍ１０３は、遊技制御のための不変の情報（プログラム、データ等）を記憶する。ＲＡＭ
１０４は、遊技制御時にワークエリアとして利用される。

遊技制御装置１００には、遊技用マイコン１０１に一意に設定された識別番号を出力す
ることが可能な検査装置接続端子１０７が設けられている。検査装置接続端子１０７に図
示しない検査装置を接続すると、検査装置は遊技機１を識別することができる。

ＣＰＵ１０２は、入力Ｉ／Ｆ１０５を介して各種検査装置（特図始動ＳＷ３４Ａ、普図
始動ＳＷ３１Ａ、カウントＳＷ３６Ａ、及び入賞口ＳＷａ３２Ａ〜入賞口ＳＷｎ３２Ｎ、
オーバーフローＳＷ（スイッチ）１０９、球切れＳＷ（スイッチ）１１０、及び枠開放Ｓ
Ｗ（スイッチ）１１１）からの検出信号を受けて、大当り抽選等、種々の処理を行う。

オーバーフロースイッチ１０９は、下皿２３に遊技球が所定数以上貯留されていること
を検出する。球切れスイッチ１１０は、球貯留ユニット３２０に配設され、球貯留ユニッ
ト３２０に貯留される遊技球が所定数以下になることを検出する。枠開放スイッチ１１１
は、前面枠３の開放を検出する。

また、ＣＰＵ１０２は、出力Ｉ／Ｆ１０６を介して、普図表示器１２１、特図表示器１
２０、普電ＳＯＬ（ソレノイド）９０、大入賞口ＳＯＬ（ソレノイド）３８、払出制御装
置２１０及び演出制御装置１５０に指令信号を送信し、遊技を統括的に制御する。

普図表示器１２１は、遊技球が普通図柄始動ゲート３１に入賞した場合に行われる（普
図）変動表示ゲームが表示される。特図表示器１２０には、遊技球が始動入賞口３４に入
賞した場合に行われる（特図）変動表示ゲームが表示される。

普電ＳＯＬ９０は、始動入賞口３４に遊技球が入賞可能となるように、始動入賞口３４
に備えられた開閉部材で構成された普通変動入賞装置３３を所定の時間だけ開放させる。

大入賞口ＳＯＬ３８は、特別変動入賞装置３６の大入賞口を所定の時間だけ、遊技球を
受け入れない閉状態（遊技者に不利な状態）から遊技球を受け入れやすい開状態（遊技者
に有利な状態）にする。

また、遊技制御装置１００は、遊技機１に関する情報を、外部情報端子１０８を介して
、遊技店に設置された情報収集端末や遊技場内部管理装置（図示省略）に出力する。

遊技制御装置１００は、変動開始コマンド、客待ちデモコマンド、ファンファーレコマ
ンド、確率情報コマンド、及びエラー指定コマンド等を、演出制御指令信号として、演出
制御装置１５０へ送信する。

次に、払出制御装置２１０及び演出制御装置１５０について説明する。

演出制御装置（表示制御装置）１５０は、遊技制御装置１００から入力される各種信号
に基づいて、エラー報知ＬＥＤ２９、スピーカ３０、発光により遊技演出を行う装飾部材
９（図１）及び表示装置８を制御する。

演出制御装置１５０は、遊技用マイコン（遊技用演算処理装置６００）１５１、ドライ
バ１５５、音回路１５６、及びＶＤＰ１５７を備える。

遊技用マイコン１５１は、ＣＰＵ１５２、ＲＯＭ１５３及びＲＡＭ１５４を備える。

ＣＰＵ１５２は、演出制御を行う制御装置である。ＲＯＭ１５３は、演出制御に必要な
不変の情報（プログラム、データ等）を記憶している。ＲＡＭ１５４は、演出制御時にワ
ークエリアとして利用される。

ドライバ１５５は、ＣＰＵ１５２からの指令により、エラー報知ＬＥＤ２９及び装飾部
材９を制御する。音回路１５６は、ＣＰＵ１５２からの指令により、効果音を生成してス
ピーカ３０から出力する。ＶＤＰ１５７は、ＣＰＵ１５２からの指令により、画像データ
を生成して表示装置８へ出力する。

払出制御装置２１０は、遊技制御装置１００からの賞球指令信号に基づいて、払出装置
の払出モータ２２０を駆動させ、賞球を払い出させるための制御を行う。また、払出制御
装置２１０は、カードユニット７０からの貸球要求信号に基づいて、遊技制御装置１００
が送信する排出指令信号に基づいて、払出装置の払出モータ２２０を駆動させ、貸球を払
い出させるための制御を行う。

払出制御装置２１０は、遊技用マイコン（遊技用演算処理装置６００）２１１、入力Ｉ
／Ｆ（Ｉｎｔｅｒｆａｃｅ）２１５、入出力Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ）２１６及び検
査装置接続端子２１７を備える。

遊技用マイコン２１１は、ＣＰＵ２１２、ＲＯＭ２１３及びＲＡＭ２１４を備える。

ＣＰＵ２１２は、払い出しを統括的に制御する制御装置であって、払出制御を司る。Ｒ
ＯＭ２１３は、払出制御のための不変の情報（プログラム、データ等）を記憶している。
ＲＡＭ２１４は、払出制御時にワークエリアとして利用される。

ＣＰＵ２１２は、入力Ｉ／Ｆ２１５を介して払出球検出スイッチ１１２、オーバーフロ
ースイッチ１０９、球切れスイッチ１１０、エラー解除スイッチ２２３、税率設定スイッ
チ２２６、及び貸出料金設定スイッチ２２７からの入力を受ける。

エラー解除スイッチ２２３は、払出制御装置２１０にエラーが発生した場合に、遊技店
の店員等が発生したエラーの原因を解消した際に、遊技店の店員等によって操作され、エ
ラー状態を解除するためのスイッチである。

税率設定スイッチ２２６は、遊技球の貸し出しに対して課税される間接税の税率を設定
するスイッチである。貸出料金設定スイッチ２２７は、貸し出される遊技球の有価価値を
設定するためのスイッチである。

また、ＣＰＵ２１２は、入出力Ｉ／Ｆ２１６を介して、払出モータ２２０、発射制御装
置２２１、エラーナンバー表示器２２２、税率表示器２２４及び貸出料金表示器２２５に
指令信号を送信する。また、ＣＰＵ２１２は、入出力Ｉ／Ｆ２１６を介して遊技制御装置
１００から送信された各種信号を受信する。

払出モータ２２０は、実際に払出装置で遊技球を払い出すために駆動されるモータであ
る。具体的には、払出モータ２２０は、１個の遊技球を貯留可能な凹部を所定個数有する
スプロケットを回転させることによって、遊技球を払い出す。

発射制御装置２２１は、遊技球を遊技盤５に発射するための発射装置を制御する。エラ
ーナンバー表示器２２２は、払出制御装置２１０の裏面側に配設され、払出制御装置２１
０で発生したエラーの種類を特定可能に表示する。

税率表示器２２４は、払出制御装置２１０の裏面側に配設され、税率設定スイッチ２２
６によって設定された間接税の税率を表示する。貸出料金表示器２２５は、払出制御装置
２１０の裏面側に配設され、貸出料金設定スイッチ２２７によって設定された貸し出され
る遊技球の有価価値を表示する。

電源装置１６０は、バックアップ電源１６１、ＲＡＭクリアスイッチ１６２を備える。
遊技制御装置１００、演出制御装置１５０、及び払出制御装置２１０は、電源装置１６０
に接続される。

バックアップ電源１６１は、停電時においても、遊技制御装置１００、演出制御装置１
５０、及び払出制御装置２１０に電源を供給する。なお、演出制御装置１５０には必ずし
も電源を供給しなくてもよく、停電復帰後、遊技制御装置１００からコマンドを送信する
ようにしてもよい。

ＲＡＭクリアスイッチ１６２は、遊技制御装置１００に備わるＲＡＭ１０４及び払出制
御装置２１０に備わるＲＡＭ２１４に記憶されている情報を初期化するスイッチである。

また、遊技機１に備わる球貸ボタン２６が操作されると、カードユニット７０は、プリ
ペイドカード又は会員カード等のカードに記憶されている有価価値から貸し出される遊技
球分の有価価値を減算して、減算した有価価値の値を遊技機１の残高表示部２８に表示す
る。また、遊技機１に備わる排出ボタン２７が操作されると、カードユニット７０は、カ
ード挿入口７１に挿入されたカードを排出する。

遊技制御装置１００に備わる遊技用マイコン１０１と払出制御装置２１０に備わる遊技
用マイコン２１１とは、暗号化された暗号化信号（暗号化データ）を双方向通信可能に接
続される。また、暗号化されない非暗号化信号（平文データ）については、遊技制御装置
１００に備わる遊技用マイコン１０１から払出制御装置２１０に備わる遊技用マイコン２
１１に単方向通信が可能に接続される。

また、遊技制御装置１００に備わる遊技用マイコン１０１と演出制御装置１５０に備わ
る遊技用マイコン１５１とは、暗号化されない非暗号化信号（平文データ）を遊技制御装
置１００から演出制御装置１５０への単方向で通信可能に接続される。

なお、遊技制御装置１００に備わる遊技用マイコン１０１、演出制御装置１５０に備わ
る遊技用マイコン１５１及び払出制御装置２１０に備わる遊技用マイコン２１１は、これ
らの接続に必要なポートを備えている。

次に、遊技制御装置１００に備わる遊技用マイコン１０１、演出制御装置１５０に備わ
る遊技用マイコン１５１及び払出制御装置２１０に備わる遊技用マイコン２１１（以下、
総称して遊技用演算処理装置６００という）について、図５を用いて詳細に説明する。

図５は、本発明の実施の形態の遊技用演算処理装置（アミューズチップ）６００のブロ
ック図である。

遊技用演算処理装置６００はいわゆるアミューズチップ用のＩＣとして製造され、遊技
制御を行う遊技領域部６００Ａと情報管理を行う情報領域部６００Ｂとに区分される。

まず、遊技領域部６００ＡはＣＰＵコア６０１、ユーザプログラムＲＯＭ６０２、ＨＷ
パラメータＲＯＭ６０３、ユーザワークＲＡＭ６０４、ミラードＲＡＭ６０５、外部バス
インターフェース（Ｉ／Ｆ）６０６、バス切替回路６０７、乱数生成回路６０８、クロッ
ク生成回路６０９、割込制御回路６１０Ａ、リセット回路６１０Ｂ、アドレスデコーダ６
１１、出力制御回路６１２、ブートブロック６１３、復号化・ＲＯＭ書込回路６１４、シ
リアル送信回路６１５Ａ、シリアル送信回路６１５Ｂ、シリアル受信回路６２５、暗号化
送受信回路６１６、及びバス６１７によって構成される。なお、シリアル送信回路６１５
Ａ及びシリアル送信回路６１５Ｂを総称して、シリアル送信回路６１５という。

ＣＰＵコア６０１は、図４のＣＰＵ１０２、ＣＰＵ１５２又はＣＰＵ２１２に相当する
。ユーザプログラムＲＯＭ６０２は、図４のＲＯＭ１０３、ＲＯＭ１５３又はＲＯＭ２１
３に相当する。また、ユーザプログラムＲＯＭ６０２及びＨＷパラメータＲＯＭ６０３を
総称して、ＲＯＭ（不揮発性記憶手段）という。

ユーザワークＲＡＭ６０４は、図４のＲＡＭ１０４、ＲＡＭ１５４又はＲＡＭ２１４に
相当する。また、ユーザワークＲＡＭ６０４及びミラードＲＡＭ６０５を総称して、ＲＡ
Ｍ（揮発性記憶手段）という。

ＣＰＵコア６０１は、遊技制御のための演算処理を行う演算処理手段として機能する。
ユーザプログラムＲＯＭ６０２は、制御プログラムを格納する。制御プログラムは、遊技
用演算処理装置６００が遊技制御装置１００に備わる遊技用マイコン１０１である場合に
は、遊技の制御を行うための遊技制御プログラムである。また、遊技用演算処理装置６０
０が払出制御装置２１０に備わる遊技用マイコン２１１である場合には、遊技球の払い出
しを行うための払出制御プログラムである。さらに、遊技用演算処理装置６００が演出制
御装置１５０に備わる遊技用マイコン１５１である場合には、演出の制御を行うための演
出制御プログラムである。

ＨＷパラメータＲＯＭ６０３は、正当性確認情報を格納する。正当性確認情報とは、遊
技用演算処理装置６００の正当性の簡易チェックを行う場合の情報であり、例えば、遊技
機１の一意な識別子を示す固有ＩＤ、メーカコード（遊技機１の製造メーカ毎に割り振ら
れた固有の製造メーカの一意な識別子）、遊技機１のランク（１種、２種等）を示すラン
クコード、製造メーカが遊技機１の種類に設定する機種コード、検査番号を示す検査コー
ド、電源投入時にＲＡＭをバックアップするか否かを示すＲＡＭバックアップコード、税
率設定スイッチ２２６によって設定された税率、貸出料金設定スイッチ２２７によって設
定された貸出料金等である。また、ＨＷパラメータＲＯＭ６０３には、最初に貸出情報要
求を送信した検査装置の一意な識別子である固有ＩＤが一つのみ記憶される。

第三者機関又は遊技機１の製造メーカがユーザプログラムＲＯＭ６０２にプログラムを
書き込む際に、正当性確認情報がＨＷパラメータＲＯＭ６０３に書き込まれる。遊技用演
算処理装置６００は、電源立ち上がり時に、ユーザプログラムＲＯＭ６０２に書き込まれ
たプログラムが正当であるか否かについて簡易チェックを行うことができる。具体的には
、遊技用演算処理装置６００の電源立ち上がり時に、遊技用演算処理装置６００自身が演
算した演算値と、正当性確認情報（すなわち、第三者機関等によって予め設定された結果
値）とを比較判定することで、簡易的な遊技用演算処理装置６００のチェックを行うこと
が可能になっている。

ユーザワークＲＡＭ６０４は、遊技領域部６００Ａにおけるプログラムに基づく処理を
実行する際にワークエリア（作業領域）として用いられるものである。このユーザワーク
ＲＡＭ６０４には、バックアップ電源１６１（図４）からのバックアップ電源が供給され
ているので、遊技機１への電源供給が途絶えても、記憶データが保持されるように構成さ
れている。ミラードＲＡＭ６０５は、クロックの立ち下がり時にユーザワークエリアに記
憶された情報を複製し、複製した情報を記憶する（ＣＰＵコアがＺ８０の場合には、クロ
ックの立ち上がり時に処理を実行するため、同期して動くことがないようにしている）。

外部バスインターフェース６０６は、メモリリクエスト信号ＭＲＥＱ、入出力リクエス
ト信号ＩＯＲＱ、メモリ書込み信号ＷＲ、メモリ読み出し信号ＲＤ及びモード信号ＭＯＤ
Ｅなどのインターフェースであり、また、バス切替回路６０７は、１６ビットのアドレス
信号Ａ０〜Ａ１５や８ビットのデータ信号Ｄ０〜Ｄ７のインターフェースである。

例えば、ＭＯＤＥ信号をハイレベルにした状態で、アドレス信号Ａ０〜Ａ１５を順次に
インクリメントしながら、データ信号Ｄ０〜Ｄ７を加えると、ユーザプログラムＲＯＭ６
０２への書き込みモードとなって遊技機１の製造メーカ又は第三者機関によるプログラム
の書き込みが可能になる。なお、書き込みモードはプログラムの書き込みを可能にするも
のであり、ブートブロック６１３に記憶されるブートプログラムを書き込みできるように
するものではない。

また、ユーザプログラムＲＯＭ６０２へのプログラムの書き込みが終了すると、ＨＷパ
ラメータＲＯＭ６０３の所定領域に書込終了コードが記録（例えば、所定のコード若しく
は所定ビットを物理的に切断することで記録）されるようになっており、ＨＷパラメータ
ＲＯＭ６０３に書込終了コードが記録されている場合には、ユーザプログラムＲＯＭ６０
２への新たなプログラムの書き込みができないようになっている。

乱数生成回路６０８は遊技の実行過程において遊技価値（例えば、大当り）を付加する
か否か等に係わる乱数（乱数は、大当りの決定や停止時の図柄の決定等に使用）を生成す
るもので、一様性乱数を生成する数学的手法（例えば、合同法又はＭ系列法等）を利用し
ている。なお、遊技用演算処理装置６００が払出制御装置２１０に備わる遊技用マイコン
２１１である場合には、乱数生成回路６０８は必要よい。

クロック生成回路６０９は、所定周期（例えば、４ミリ秒）で生成されるタイマ割込信
号と、クロック信号を生成する。クロック生成回路６０９が生成したタイマ割込信号及び
クロック信号はＣＰＵコア１０２に入力される。ＣＰＵコア１０２は、タイマ割込信号が
入力されると、図１９に示すタイマ割込処理を実行する。

割込制御回路６１０Ａは、所定の割り込み条件の発生を検出すると、割り込みの発生を
ＣＰＵコア６０１に知らせる。また、リセット回路６１０Ｂは、外部から入力されたリセ
ット信号（ＲＳＴ）を検出すると、遊技用演算処理装置６００の内部に備えられた各回路
にリセット信号を伝達する。

アドレスデコーダ６１１は、内蔵デバイス及び内蔵コントロール／ステータスレジスタ
群のロケーションをメモリマップドＩ／Ｏ方式及びＩ／ＯマップドＩ／Ｏ方式によりデコ
ードする。

出力制御回路６１２は、アドレスデコーダ６１１からの信号制御を行って外部端子より
８ビットのチップセレクト信号（ＣＳ０〜ＣＳ７）を外部に出力するとともに、遊技用演
算処理装置６００の内部に備えた回路を選択するチップセレクト信号を発生する機能を有
する。ブートブロック６１３は、ブートプログラムを記憶し、電源投入時に遊技用演算処
理装置６００の初期化に係わる処理を行う。

復号化・ＲＯＭ書込回路６１４は、ユーザプログラムＲＯＭ６０２及びＨＷパラメータ
ＲＯＭ６０３への書込みモードの際に使用されるもので、モード信号ＭＯＤＥが［Ｈ］レ
ベルになっている間、バス切替回路６０７を介してアドレス信号Ａ０〜Ａ１５やデータ信
号Ｄ０〜Ｄ７を取り込み、そのデータ信号Ｄ０〜Ｄ７に含まれる情報（暗号化されたプロ
グラム及び暗号化された変更後の固有ＩＤ）を復号化処理した後、バス６１７を介してユ
ーザプログラムＲＯＭ６０２及びＨＷパラメータＲＯＭ６０３に出力する（書き込む）。

シリアル送信回路６１５Ａ及びシリアル送信回路６１５Ｂは、暗号化されていない平文
データを送信するための回路である。シリアル送信回路６１５Ａは、ＳＩＯＴＸ０端子を
介して演出制御装置１５０に接続される。また、シリアル送信回路６１５Ｂは、ＳＩＯＴ
Ｘ１端子を介して払出制御装置２１０に接続される。シリアル受信回路６２５は、暗号化
されていない平文データを、ＳＩＯＲＸ端子を介して受信するための回路である。

暗号化送受信回路６１６は、ＮＪＬＩＮＫ端子を介して暗号化された暗号化データを送
受信する回路である。例えば、遊技制御装置１００から払出制御装置２１０にデータを送
信する場合に使用される、また、遊技制御装置１００と払出制御装置２１０との間は、Ｎ
ＡＣＬＩＮＫ接続で接続され、暗号化送受信回路６１６には、ＮＡＣＬＩＮＫ信号線が接
続される。暗号化送受信回路６１６は、ＮＡＣＬＩＮＫ信号線を介してデータを送受信す
る。

バス６１７はデータバス（図１１のデータバス６６０）、アドレスバス（図１１のアド
レスバス６５０）及び制御バスを含むものであり、情報領域部６００Ｂまで延びている。

次に、遊技用演算処理装置６００における情報管理を行う情報領域部６００Ｂは、ＨＰ
ＧプログラムＲＯＭ６１８、ＩＤプロパティメモリ６１９、バスモニタ回路６２０、ＨＰ
ＧワークＲＡＭ６２１、制御回路６２２、外部通信制御回路６２３、バス６２４、及び遊
技領域部６００Ａから延びるバス６１７の一部を含んで構成される。

ＨＰＧプログラムＲＯＭ６１８には、各種検査動作を行うＨＰＧプログラムが格納され
る。

ＩＤプロパティメモリ６１９には、図示しない検査装置から外部通信制御回路６２３を
介して受信した要求に基づいて、ＨＷパラメータＲＯＭ６０３に記憶されている情報を図
示しない検査装置にすぐに出力できるように、遊技用演算処理装置６００の電源投入時（
システムリセット時）にＨＷパラメータに記憶されている情報を複製して記憶する。なお
、ＩＤプロパティメモリ６１９は、遊技領域部６００Ａ側及び情報領域部６００Ｂ側の双
方よりアクセスが可能な構成になっている。

バスモニタ回路６２０は、情報領域部６００Ｂ側より遊技領域部６００Ａ側のバス６１
７の状態監視及び制御を行う。ここでの制御とは、ＨＷパラメータＲＯＭ６０３の内容を
ＩＤプロパティメモリ６１９に複写する際のタイミング制御や、ユーザプログラムＲＯＭ
６０２に格納されたプログラムを外部に出力する際（遊技領域部６００Ａ側のバス６１７
を開放してユーザプログラムＲＯＭ６０２からプログラムを読み込んで情報領域部６００
Ｂ側より外部に出力する際）のタイミング制御である。なお、プログラムは、外部通信制
御回路６２３で暗号化されてから出力される。

ＨＰＧワークＲＡＭ６２１は、情報領域部６００Ｂにおけるプログラムに基づく処理を
実行する際にワークエリア（作業領域）として用いられるものである。

制御回路６２２は情報領域部６００Ｂ側を制御するもので、バッファメモリを有してい
る。制御回路６２２は、例えば、バスモニタ回路６２０を介してＣＰＵコア１０２の動作
を監視し、非動作中に遊技領域部６００ＡのユーザワークＲＡＭ６０４に記憶された内容
をミラードＲＡＭ６０５へコピーする。また、図示しない検査装置からの要求に応答して
情報領域部６００ＢのＩＤプロパティメモリ６１９の内容を外部へ転送したり、プログラ
ム要求に応答してバスモニタ回路６２０を介してユーザプログラムＲＯＭ６０２内のプロ
グラムを外部へ転送したりする。制御回路６２２のメモリは、転送時のタイミング調節の
ために用いられる。

外部通信制御回路６２３は図示しない検査装置との通信を行うもので、例えば、外部か
らの指令に基づいて遊技用演算処理装置６００内に格納されている情報（例えば、固有Ｉ
Ｄ、プログラム、実払出数等）を暗号化した後、外部へ転送する等の処理を行う。

遊技用演算処理装置６００では、遊技領域部６００Ａと情報領域部６００Ｂがバスモニ
タ回路６２０を介して独立して動作する。すなわち、情報領域部６００Ｂ側は遊技領域部
６００ＡにおけるＣＰＵコア１０２の作動に関係なく（プログラム実行に関係なく）動作
可能である。

なお、図５では図示されていないが、遊技用演算処理装置６００には、図１１にて後述
するセキュリティ回路６３０及びＲＡＭアクセス規制回路６４０を備えている。

図６は、本発明の実施の形態の遊技制御装置１００におけるシリアル送信回路６１５の
構成例を示すブロック図である。

シリアル送信回路６１５は、送信シリアルチャンネル設定レジスタ６３３、送信データ
ステータスレジスタ６３１、送信制御レジスタ６３２、送信データレジスタ６３５（送信
データバッファレジスタ６３５Ａ、送信データシフトレジスタ６３５Ｂ）、ボーレート生
成回路（送信速度設定手段）６３４を含んで構成される。

シリアル送信回路６１５は、出力制御回路６１２から入力された選択信号に基づいて、
送信先を選択する。また、リセット信号の入力を受け付けると、各種レジスタに設定され
た値を０クリアする。

送信シリアルチャンネル設定レジスタ６３３は、データ送信時の通信速度及び通信フォ
ーマットを指定するレジスタである。送信シリアルチャンネル設定レジスタ６３３には、
後述するメイン処理におけるシリアル通信設定処理によって各値が設定される。

図７は、本発明の実施の形態の送信シリアルチャンネル設定レジスタ６３３の構成例を
示す図である。図７に示すように、送信シリアルチャンネル設定レジスタ６３３は、１６
ビットで構成されており、ビット０〜１５はすべて書き込み／読み出し可能とされる。

送信シリアルチャンネル設定レジスタ６３３において、ビット０〜１２には、送信ボー
レート（通信速度）を算出するためのボーレート設定値（例えば、分周比）が設定される
。

具体的には、遊技用演算処理装置６００に入力されるシステムクロック（ＭＣＬＫ）の
周波数（単位Ｈｚ：ヘルツ）を３２で除した値を、さらに、このボーレート設定値で除し
た値が、送信ボーレート（１秒間に送信されるデータのビット数）として設定される。例
えば、ボーレート設定値として１００を設定すると、システムクロックの周波数が２０Ｍ
Ｈｚであった場合には、送信ボーレートは、２０,０００,０００÷３２÷１００＝６２５
０（ｂｐｓ）となる。

ビット１３には、送信データ長を８ビットとする場合に“０”が設定され、９ビットと
する場合に“１”が設定される。

ビット１４には、送信データにパリティを付加しない場合に“０”が設定され、パリテ
ィを付加する場合に“１”が設定される。ビット１５には、送信データに付加するパリテ
ィを偶数パリティとする場合に“０”が設定され、奇数パリティとする場合に“１”が設
定される。なお、ビット１５は、ビット１４に“１”（パリティ有り）が設定されている
場合に有効となる。

なお、遊技用演算処理装置６００にリセット信号（ＲＳＴ０）が入力されると、シリア
ル送信回路６１５がリセットされ、送信シリアルチャンネル設定レジスタ６３３の全ビッ
トが“０”に設定される（図６等も参照）。

図６の説明に戻り、送信制御レジスタ６３２は、シリアル送信回路６１５の動作を制御
するためのレジスタである。

図８は、本発明の実施の形態の送信制御レジスタ６３２の構成例を示す図である。図８
に示すように、送信制御レジスタ６３２は、例えば８ビットで構成され、ビット６は読み
出し専用とされ、他のビット０、４、５、７は書き込み／読み出し可能とされる。なお、
本実施形態では送信制御レジスタ６３２のビット１〜３は未使用としているため、図８で
は記載を省略している。

送信制御レジスタ６３２のビット０には、送信回路（シリアル送信回路６１５）を初期
化する場合に“１”が設定される。送信回路が初期化されると送信データレジスタ６３５
のデータも含めて全てのレジスタが初期値とされる。

ビット４には、送信データレジスタ６３５（送信データシフトレジスタ６３５Ｂ）から
のデータ送信を禁止する場合に“０”が設定され、データ送信を許可する場合に“１”が
設定される。

ビット５には、送信データレジスタ６３５が空になったときに送信割り込みを要求しな
い場合に“０”が設定され、送信割り込みを要求する場合に“１”が設定される。

ビット６には、送信割り込み要求が発生しているか否か（送信割り込み状態）を示す値
が設定される。ビット６に“０”が設定されている場合には送信割り込みを要求していな
い状態であることを示し、“１”が設定されている場合には送信割り込みを要求している
状態であることを示す。

ビット７には、送信データレジスタのビット８の値（データ長が９ビットの場合）が設
定される。

なお、遊技用演算処理装置６００にリセット信号（ＲＳＴ０）が入力されると、シリア
ル送信回路６１５がリセットされ、送信制御レジスタ６３２の全ビットが“０”に設定さ
れる（図６等も参照）。その結果、送信制御レジスタ６３２のビット４が“０”になるの
で、送信データレジスタ６３５（送信データシフトレジスタ６３５Ｂ）からのデータ送信
が禁止され、データ出力がオフされた状態になる。

図６の説明に戻り、送信データステータスレジスタ６３１は、送信データレジスタ６３
５の状態を示すレジスタである。ＣＰＵ１０２は、送信データステータスレジスタ６３１
の設定値によって、送信データレジスタ６３５の状態を確認することができる。

図９は、本発明の実施の形態の送信データステータスレジスタ６３１の構成例を示す図
である。送信データステータスレジスタ６３１は、例えば８ビットで構成され、ビット０
〜５、７はすべて読み出し専用とされる。なお、本実施形態では送信データステータスレ
ジスタ６３１のビット６は未使用としているため、図９では省略している。

送信データステータスレジスタ６３１において、ビット０〜５には、送信データの残量
を示す値が設定される。例えば、ビット０〜５に“００ｈ”（１６進数の“０”）が設定
されていると送信データがないことを示し、“０１ｈ”が設定されていると送信データが
１バイト残っていることを示し、“２０ｈ”が設定されていると送信データが３２バイト
残っていることを示す。

ビット７には、送信データレジスタ６３５におけるデータの送信状態を示す値が設定さ
れる。ビット７に“１”が設定されているとデータを送信していない状態であることを示
し、“０”が設定されているとデータを送信している状態であることを示す。

なお、遊技用演算処理装置６００にリセット信号（ＲＳＴ０）が入力されると、シリア
ル送信回路６１５がリセットされ、送信データステータスレジスタ６３１の全ビットが“
０”に設定される（図６等も参照）。その結果、送信データステータスレジスタ６３１の
ビット０〜５が“００ｈ”となり、送信データの残量がない状態となる。

図６の説明に戻り、送信データレジスタ６３５は、シリアル送信回路６１５が送信する
データを格納するレジスタである。送信データレジスタ６３５は、例えば、１段の送信デ
ータシフトレジスタ６３５Ｂと、３１段の送信データバッファレジスタ６３５Ａで構成さ
れる。

図１０は、本発明の実施の形態の送信データレジスタ６３５（１段分）の構成例を示す
図である。１段の送信データレジスタ６３５は、例えば８ビットで構成され、ビット０〜
７はすべて書き込み専用とされる。

この送信データレジスタ６３５には、タイマ割り込み処理で生成される制御指令データ
が格納され、送信制御レジスタのビット４に“１”（送信許可）が設定されていれば、格
納された制御指令データは自動的に演出制御装置１５０に送信される。

制御指令データは、例えば、１バイトのモードデータと１バイトのアクションデータの
２バイトで構成されるので、２段の送信データレジスタ６３５に１つの制御指令データが
格納されることとなる。そして、本実施形態では、送信データレジスタ６３５を３２段で
構成しているので、１回のタイマ割り込み処理で最大１６の制御指令データが生成される
場合、これをすべて送信データレジスタ６３５に格納することができる。

但し、ＣＰＵ１０２によって、新たな送信データを送信データレジスタ６３５に格納で
きるのは、送信データステータスレジスタ６３１のビット０〜５の値（送信データの残量
を示す値）が“００ｈ”〜“１Ｆｈ”の場合（送信データレジスタ６３５に、０〜３１バ
イトの未送信データが残っている場合）に限られる。

送信データステータスレジスタ６３１のビット０〜５の値が“２０ｈ”の場合は、送信
データレジスタ６３５に空きがないので、ＣＰＵ１０２によって送信データレジスタ６３
５に書き込もうとされたデータは廃棄される。これにより、送信データレジスタ６３５が
満杯のときは、誤ってＣＰＵ１０２によるデータ書き込みが発生しても、既に格納されて
いる送信データレジスタ６３５のデータが破壊されないようになっている。

なお、遊技用演算処理装置６００にリセット信号（ＲＳＴ０）が入力されると、シリア
ル送信回路６１５がリセットされ、送信データレジスタ６３５の全ビットが“０”に設定
される（図６等も参照）。

図６の説明に戻り、ボーレート生成回路６３４は、クロック生成回路６０９から分周回
路６２９を介して出力されるクロック信号（遊技用演算処理装置６００に入力されるシス
テムクロック（ＭＣＬＫ）を分周した信号）及び送信シリアルチャンネル設定レジスタ６
３３に設定されている設定値（ボーレート設定値）に基づいて、シリアル送信回路６１５
が用いる送信ボーレートを生成する。このとき、ボーレート生成回路６３４は、クロック
信号及びボーレート設定値に基づいて、前述の計算式を用いて送信ボーレートを求める。
また、分周回路６２９は、ＣＰＵ１０２にも分周されたクロック信号を入力する。なお、
分周回路６２９は、クロック生成回路６０９に含まれるように構成してもよい。

シリアル送信回路６１５では、送信許可の設定（送信制御レジスタ６３２のビット４を
“１”）がなされた後、送信するデータを送信データレジスタ６３５（送信データバッフ
ァレジスタ６３５Ａ）に書き込む、又は、送信するデータを送信データレジスタ６３５に
書き込んだ後、送信許可の設定がなされると、自動的に送信が開始される。送信が開始さ
れると、送信データバッファレジスタ６３５Ａのデータが送信データシフトレジスタ６３
５Ｂに転送され、送信データシフトレジスタ６３５Ｂからシリアル変換されて、最下位ビ
ット（ビット０）から１ビットずつ順次出力される。そして、データの送信が完了すると
送信データシフトレジスタ６３５Ｂは空になるので、送信データバッファレジスタ６３５
Ａに書き込まれている次のデータが送信データシフトレジスタ６３５Ｂに転送され、出力
される。

したがって、シリアル送信回路６１５では、送信データレジスタ６３５（送信データシ
フトレジスタ６３５Ｂ、送信データバッファレジスタ６３５Ａ）に書き込まれたデータ（
制御指令データ）が、演出制御装置１５０に１ビットずつ順次送信されることとなる。

このように、シリアル送信回路（制御指令送信手段）６１５は、送信データ（例えば、
制御指令データ）を格納する送信データレジスタ６３５を備え、送信データレジスタ６３
５に送信データが格納されると、遊技制御装置１００から演出制御装置１５０へ向かう方
向に、格納された送信データを１ビットずつ順次送信する（いわゆるシリアル通信）よう
に構成されている。

具体的には、送信データレジスタ６３５は、格納されたデータをすぐに送信する送信デ
ータシフトレジスタ６３５Ｂと、格納されたデータを保持するとともに、送信データシフ
トレジスタ６３５Ｂがデータを格納可能な状態（データの送信が完了した状態）となった
ときに、保持しているデータを送信データシフトレジスタ６３５Ｂに転送する送信データ
バッファレジスタ６３５Ａと、で構成される。

これにより、従来のパラレル通信では必須とされていたタイマ割り込み処理における制
御指令データの送信処理を省略できるので、ＣＰＵ１０２の負担を軽減することができる
。

また、シリアル通信とすることで、制御指令データを送信するための配線本数を比較的
少なくすることができる。

また、遊技制御装置１００と演出制御装置１５０との間の通信は、遊技制御装置１００
から演出制御装置１５０へのみデータを送信可能な単方向通信とされ、遊技制御装置１０
０にデータは入力されないので、不正が行われることを防止できる。

なお、本実施形態においては、送信データレジスタ６３５に最大で３２バイトの送信デ
ータが格納可能であるが、この３２バイトのデータが、１回のタイマ割り込み処理におい
て全て出力できるように、ボーレート設定値（送信シリアルチャンネル設定レジスタ６３
３のビット０〜１２）の値が設定されている。

具体的には、送信データレジスタ６３５から出力される1バイトあたりのデータ送信に
必要な時間Ｔｂと、タイマ割込信号の発生周期Ｆと、送信データレジスタ６３５に格納で
きるデータの上限バイト数Ｂとの関係が、Ｆ／Ｂ＞Ｔｂとなるように、ボーレート設定値
を設定して送信の速度を決めればよい。

例えば、タイマ割込信号の発生周期Ｆ＝４ミリ秒で、送信データレジスタ６３５に格納
できるデータの上限バイト数Ｂ＝３２バイトであれば、Ｆ／Ｂ＝４０００／３２＝１２５
マイクロ秒よりも短くなるようにＴｂの値を決定し、遊技用演算処理装置６００に入力さ
れるシステムクロック（ＭＣＬＫ）の周波数を考慮したうえで、ボーレート設定値の値を
定めればよい。

このような構成とすることで、シリアル送信回路（制御指令送信手段、送信手段）６１
５は、１回のタイマ割り込み処理において生成される一連の制御指令データをすべて格納
することが可能となり、タイマ割り込み毎に生成される制御指令データを確実に送信する
ことができる。

図１１は、本発明の実施の形態の遊技制御装置１００に備わる遊技用演算処理装置（ア
ミューズチップ）６００とその周辺のブロック図である。

遊技用演算処理装置６００は、セキュリティ回路６３０、ＣＰＵコア１０２（図１１で
は６０１）、ＲＡＭアクセス規制回路６４０、ユーザワークＲＡＭ１０４（図１１では６
０４）、アドレスデコーダ６１１、出力制御回路６１２、及び、ユーザプログラムＲＯＭ
１０３（図１１では６０２）を備える。

なお、遊技用演算処理装置６００に備わるこれらの回路等は、アドレスバス６５０及び
データバス６６０を介して接続されている。アドレスバス６５０は、Ａ０〜Ａ１５の１６
ビットの信号線によって構成され、データバス６６０は、Ｄ０〜Ｄ７の８ビットの信号線
によって構成される。

また、遊技制御装置１００は、演出制御装置１５０に接続されるシリアル送信回路６１
５Ａ、及び、払出制御装置２１０に接続されるシリアル送信回路６１５Ｂを備える。

遊技用演算処理装置６００に電源が投入される際には、ＲＳＴ０端子（図５）を介して
電源装置１６０からリセット信号（起動信号）が入力され、リセット回路６１０Ｂ（図５
）が作動する。

セキュリティ回路６３０は、このリセット信号が入力されるとＨＷパラメータＲＯＭ６
０３に記憶された正当性確認情報を用いて、セキュリティチェック処理を実行する。この
セキュリティチェック処理は、ユーザプログラムＲＯＭ１０３に記憶されたプログラムの
正当性の判定を行う処理である。

セキュリティ回路６３０は、このセキュリティチェック処理を実行している間は、ＣＰ
Ｕコア１０２のリセット端子（ＲＥＳ０（負論理））にリセット信号を継続して出力する
ことで、ＣＰＵコア１０２の起動を待機させる。

ＣＰＵコア１０２は、前述のリセット端子（ＲＥＳ０（負論理））と、書込指令出力端
子（ＷＲ（負論理））、及び読出指令出力端子（ＲＤ（負論理））を備える。リセット端
子はセキュリティ回路６３０に接続されており、遊技用演算処理装置６００にリセット信
号が入力されると、前述のように、セキュリティチェック処理を実行している間、ＣＰＵ
コア１０２に対するリセット信号がリセット端子に入力される。

ＣＰＵコア１０２のリセット端子にリセット信号が入力されると、ＣＰＵコア１０２は
、ＣＰＵコア１０２に備わるレジスタ（ＲＥＧ）を初期化する。

また、ＣＰＵコア１０２がユーザワークＲＡＭ１０４にデータの書き込みを指令する書
込指令を出力する場合には、ＣＰＵコア１０２の書込指令出力端子からは所定値よりも低
い電圧のローレベルの信号が出力される。同様に、ＣＰＵコア１０２がユーザワークＲＡ
Ｍ１０４からデータの読み出しを指令する読出指令を出力する場合には、ＣＰＵコア１０
２の読出指令出力端子からは所定値よりも低い電圧のローレベルの信号が出力される。

つまり、書込指令出力端子及び読出指令出力端子は、通常電圧がハイレベルに維持され
ており、ユーザワークＲＡＭ１０４への読み書きを行うときにのみ電圧がローレベルにな
る。

まず、ユーザワークＲＡＭ１０４のデータの読み出しについて説明する。

ＣＰＵコア１０２から、ユーザワークＲＡＭ１０４の読出指令入力端子（ＲＤ（負論理
））に読出指令が入力されると、アドレスバス６５０及びデータバス６６０を介してＣＰ
Ｕコア１０２に読出データが出力される。

このとき、ＣＰＵコア１０２からアドレスバス６５０へは、ユーザワークＲＡＭ１０４
のアドレスが出力され、アドレスデコーダ６１１からユーザワークＲＡＭ１０４のチップ
選択端子（所謂ＣＳ端子に相当、図示は略）に選択信号が入力されることによって、ユー
ザワークＲＡＭ１０４が選択される。次いで、選択されたユーザワークＲＡＭ１０４は、
アドレスバス６５０が指定する記憶領域のデータをデータバス６６０へ出力する。次いで
、ＣＰＵコア１０２は、データバス６６０へ出力されたデータを内部へ取り込む。このよ
うな手順により、ＣＰＵコア１０２はユーザワークＲＡＭ１０４からデータを読み出す。

次に、ユーザワークＲＡＭ１０４へのデータの書き込みについて説明する。

ＣＰＵコア１０２に備わる書込指令出力端子は、ＲＡＭアクセス規制回路６４０のＯＲ
ゲート回路６４２に備わる二つの入力端子のうち一方の入力端子に接続される。ＯＲゲー
ト回路６４２の他方の入力端子は、ＲＡＭアクセス規制回路６４０のフリップフロップ回
路６４１の出力端子（Ｑ（負論理））に接続され、ＯＲゲート回路６４２の出力端子は、
ユーザワークＲＡＭ１０４の書込指令入力端子（ＷＲ（負論理））に接続されている。

また、ユーザワークＲＡＭ１０４の書込指令入力端子に所定値以下の電圧であるローレ
ベルの信号が入力されると、ユーザワークＲＡＭ１０４への書き込みが許容される。

このため、ＯＲゲート回路６４２の二つの入力端子にそれぞれローレベルの信号が入力
されなければ、ユーザワークＲＡＭ１０４への書き込みが許容されない。言い換えれば、
ＯＲゲート回路６４２の少なくとも一方の入力端子にハイレベルの信号が入力されている
と、ユーザワークＲＡＭ１０４への書き込みが規制（禁止）される。

ここで、ＲＡＭアクセス規制回路６４０のフリップフロップ回路６４１について説明す
る。

フリップフロップ回路６４１は、Ｄ型のフリップフロップ回路であり、入力端子として
、データ端子（Ｄ）、リセット端子（Ｒ（負論理））、及び出力イネーブル端子（ＯＥ（
負論理））を備えるとともに、出力端子（Ｑ（正論理），Ｑ（負論理））を備える。

データ端子には、データバス６６０を構成する信号線Ｄ０〜Ｄ７のうち所定の一本の信
号線（例えば、Ｄ０）が接続されている。

リセット端子には電源装置１６０からリセット信号線が接続され、リセット信号が入力
されるとリセット端子はローレベルとなる。このときフリップフロップ回路６４１は、出
力端子Ｑ（正論理）からローレベルの信号を出力させ、出力端子Ｑ（負論理）からハイレ
ベルの信号を出力させる。出力端子Ｑ（正論理）からの出力と、出力端子Ｑ（負論理）か
らの出力は、相互に反転するレベルとなっている。

また、出力イネーブル端子は、出力制御回路６１２から送信された出力イネーブル信号
が入力される。出力イネーブル信号がハイレベルの場合には、出力端子から信号の出力が
可能な状態となる。

このフリップフロップ回路６４１に備えた出力端子Ｑ（負論理）からの信号レベルは、
ＣＰＵコア１０２によって、自在に設定できるようになっている。この設定は、ＣＰＵコ
ア１０２が、フリップフロップ回路６４１に割り当てられたアドレスの記憶領域に所定の
データを書き込むことで実現される。

具体的には、ＣＰＵコア１０２によってフリップフロップ回路６４１に割り当てられた
アドレスの記憶領域にデータを書き込む処理が行われると、ＣＰＵコア１０２からアドレ
スバス６５０へは、フリップフロップ回路６４１のアドレスが出力される。次に、アドレ
スデコーダ６１１から、出力制御回路６１２を介して、フリップフロップ回路６４１の出
力イネーブル端子にクロック信号が入力され、出力イネーブル端子の電圧レベルが立ち上
がり、ハイレベルとなる。

このときフリップフロップ回路６４１は、データ端子に入力されている信号を取り込ん
で、取り込んだ信号を出力端子Ｑ（正論理）から出力し、取り込んだ信号の反転値を出力
端子Ｑ（負論理）から出力する。

また、フリップフロップ回路６４１は、出力制御回路６１２がクロック信号の入力を終
了した場合には、出力イネーブル端子の電圧レベルは立ち下がりローレベルとなり、出力
端子Ｑ（正論理）及び出力端子Ｑ（負論理）の電圧レベルを保持する。

また、出力端子Ｑ（負論理）は、ＯＲゲート回路６４２の入力端子に信号を出力する。
出力端子Ｑ（正論理）には何も接続されない。

次に、フリップフロップ回路６４１の入力状態に応じた各種動作について説明する。

フリップフロップ回路６４１は、前述したように、出力イネーブル端子の電圧レベルの
立ち上り、つまり出力イネーブル信号の入力開始時に、データ端子の電圧レベルを読み取
り、読み取った電圧レベルの反転値を出力端子Ｑ（負論理）から出力する。

一方、フリップフロップ回路６４１は、出力イネーブル端子の電圧レベルの立ち下がり
、つまり、出力イネーブル信号の入力終了時に、出力イネーブル端子の電源レベルの立ち
上がり時の出力端子Ｑ（負論理）からの出力を保持する。

出力端子Ｑ（負論理）からハイレベルの信号がＯＲゲート回路６４２の入力端子に出力
されていると、ＯＲゲート回路６４２の他方の入力端子にローレベル及びハイレベルのい
ずれの信号が入力されても、ＯＲゲート回路６４２の出力端子からはハイレベルの信号が
出力される。

このため、フリップフロップ回路６４１の出力端子Ｑ（負論理）からハイレベルの信号
が出力されていれば、ＯＲゲート回路６４２の他方の入力端子に書込指令信号が入力され
ても（当該他方の入力端子にローレベルの信号が入力されても）、ユーザワークＲＡＭ１
０４の書込指令入力端子にはローレベルが入力されなくなり、ＲＡＭ書込禁止状態が発生
する。

ＲＡＭアクセス規制回路６４０をＲＡＭ書込禁止状態にするかＲＡＭ書込許可状態にす
るかは、クロック信号がフリップフロップ回路６４１に入力されたときのフリップフロッ
プ回路６４１のデータ端子に入力される電圧レベル、又はリセット信号の入力の有無に基
づく。

前述のようにＣＰＵコア１０２は、出力制御回路６１２を制御してクロック信号の出力
を制御でき、データバス６６０の信号線の出力も制御できるので、フリップフロップ回路
６４１の出力端子Ｑ（負論理）から出力される信号は、ＣＰＵコア１０２によって制御可
能である。言い換えると、ＣＰＵコア１０２は、データバス６６０の信号レベルを制御す
ることによってＲＡＭアクセス規制回路６４０の書込状態を制御できる。

さらに、前述のようにフリップフロップ回路６４１のリセット端子にリセット信号が入
力された場合には、フリップフロップ回路６４１は、出力端子Ｑの電圧レベルをローにす
るため、出力端子Ｑ（負論理）の電圧レベルはハイになる。このため、フリップフロップ
回路６４１にリセット信号が入力された場合には、ＲＡＭアクセス規制回路６４０では、
ＲＡＭ書込禁止状態が発生することになる。

前述のように、出力制御回路６１２が払出制御装置２１０に接続されるシリアル送信回
路６１５Ｂにクロック信号を入力すると、シリアル送信回路６１５Ｂは、クロック信号が
入力されたタイミングで、データバス６１７からデータを読み取り、読み取ったデータを
送信データバッファレジスタ６３５Ａに格納する。そして、送信データバッファレジスタ
６３５Ａに格納されたデータを送信データシフトレジスタ６３５Ｂに格納し、払出制御装
置２１０に順次出力する。

なお、前述したセキュリティ回路６３０、ＲＡＭアクセス規制回路６４０、及びシリア
ル送信回路６１５の起動（リセット）は、電源装置１６０からのリセット信号を、前述の
リセット回路６１０Ｂ（図５）を介して受け入れた場合に実行される。ただし、電源装置
１６０からのリセット信号は、必ずしもリセット回路６１０Ｂを介して各回路に入力され
る必要はなく、リセット回路６１０Ｂを経由しない別個の信号線を介して各回路に入力さ
れるような構成でもよい。

なお、シリアル送信回路６１５（６１５Ａ、６１５Ｂ）においては、図７〜図１０の説
明で前述したように、リセット信号によって、演出制御装置１５０や排出制御装置２１０
へのデータ出力がオフ状態となる
また、払出制御装置２１０は、シリアル送信回路６１５を備えてはいない点が、図６に
示した遊技制御装置１００と異なっている。その他の構成は、図１１に示した遊技制御装
置１００と同じ構成である。

また、演出制御装置１５０は、シリアル送信回路６１５を備えてはいない点、さらに、
遊技用演算処理装置６００にＲＡＭアクセス規制回路６４０を備えていない点が、図６に
示した遊技制御装置１００と異なっている。その他の構成については、図１１に示した遊
技制御装置１００と同じ構成である。

なお、払出制御装置２１０及び演出制御装置１５０に備えたシリアル受信回路６２５は
、払出制御装置２１０（又は演出制御装置１５０）のＣＰＵ１０２が起動した後であれば
、遊技制御装置１００のシリアル送信回路６１５からの信号を受け入れられる状態となっ
ている。なお、払出制御装置２１０（又は演出制御装置１５０）のシリアル受信回路６２
５とＣＰＵ１０２とは、データバス６１７によって相互に接続される構成となっている。

図１２は、本発明の実施の形態のユーザワークＲＡＭ１０４の一例を示す図である。

ユーザワークＲＡＭ１０４は、第１停電復旧領域７０１、ワークエリア７０２、第２停
電復旧領域７０３、チェックサム領域７０４、使用禁止領域７０５、及びスタック領域７
０６を有する。

ユーザワークＲＡＭ１０４には、アドレス「２８００Ｈ」〜「２９ＦＦＨ」が割り当て
られており、第１停電復旧領域７０１にはアドレス「２８００Ｈ」が割り当てられ、ワー
クエリア７０２にはアドレス「２８０１Ｈ」〜「２９１７Ｈ」が割り当てられ、第２停電
復旧領域７０３にはアドレス「２９１８Ｈ」が割り当てられ、チェックサム領域７０４に
はアドレス「２９１９Ｈ」が割り当てられ、使用禁止領域７０５にはアドレス「２９１Ａ
Ｈ」〜「２９７ＦＨ」が割り当てられ、スタック領域７０６にはアドレス「２９８０Ｈ」
〜「２９ＦＦＨ」が割り当てられる。

ユーザワークＲＡＭ１０４の各領域について説明する。

第１停電復旧領域７０１及び第２停電復旧領域７０３は、遊技機１への電源供給開始時
に参照される情報が格納されており、直前の電源供給停止のとき（停電発生や遊技機１の
電源スイッチをオフにしたとき）に、電源遮断の処理が正しく実行されていたか否かを示
す情報（電源遮断確認フラグ）が格納されている。

ワークエリア７０２には、遊技制御で必要な変数等が格納され、図１５及び図１６に示
す遊技制御装置メイン処理並びに図１９に示すタイマ割込処理等で、これらの変数が更新
される。チェックサム領域７０４には、停電発生時に算出されたユーザワークＲＡＭ１０
４の第１停電復旧領域７０１、ワークエリア７０２、及び第２停電復旧領域７０３のチェ
ックサムが格納される。

使用禁止領域７０５は使用されない記憶領域であり、当該領域へのアクセスがあると、
ＣＰＵコア１０２がリセットされるようになっている。

スタック領域７０６には、ＣＰＵコア１０２で演算されているデータの一部を一時的に
退避させる場合に、退避データが格納される。また、割込みが発生した場合の戻りアドレ
スや、サブルーチンや関数を呼び出す場合の戻りアドレスも格納される。

図１３は、本発明の実施の形態のスタック領域７０６の一例を示す図である。図１３で
は、スタック領域７０６に戻りアドレスが格納される場合について説明する。

まず、スタック領域７０６に何もデータが格納されていない状態では、スタックポイン
タ（ＳＰ）は、スタック領域の最終領域（２９ＦＦＨ）に隣接する領域（２Ａ００Ｈ）を
スタックポインタ初期値として示している。なお、このスタックポインタ初期値が示す領
域は、スタック領域には含まれない領域（本実施形態では、ユーザワークＲＡＭ１０４の
記憶領域にも含まれていない領域）である。

次に、スタック領域７０６に退避データが格納されたり、割込み発生やサブルーチン呼
び出しによって、スタック領域７０６に戻りアドレスが格納されたりすると、最後にデー
タ（又はアドレス）が格納された領域を、スタックポインタによって示すことになる。

そして、スタック領域７０６から退避データが復帰した際、又は、戻りアドレスを取り
出した際（割込み処理やサブルーチンの処理が終了して呼び出し元に戻る際）には、その
時点でスタックポインタが示しているデータ（又はアドレス）が取り出され、次にデータ
が取り出される予定の格納領域が、スタックポインタによって示される。

このようにして、スタック領域７０６に格納された戻りアドレスは、後に格納された戻
りアドレスから先に読み出される。

なお、図１３では、スタックポインタが第３戻りアドレスを指しているときに、新たに
、割込みやサブルーチン呼び出しが発生して、戻りアドレスを第４戻りアドレスとして格
納した様子を示している。この後、第４戻りアドレスの格納領域（２９Ｆ８Ｈ）が、スタ
ックポインタによって示されることになる。

図１４は、本発明の実施の形態の各装置（遊技制御装置１００、払出制御装置２１０、
及び演出制御装置１５０）の電源投入時処理のフローチャートである。

具体的には、図１４（Ａ）は、遊技制御装置１００の電源投入時処理のフローチャート
であり、図１４（Ｂ）は、払出制御装置２１０の電源投入時処理のフローチャートであり
、図１４（Ｃ）は、演出制御装置１５０の電源投入時処理のフローチャートである。

最初に、遊技制御装置１００の電源投入時処理（図１４（Ａ））から説明する。この電
源投入時処理は、最初からＣＰＵ１０２によって実行される処理ではなく、まず遊技制御
装置１００に備わる各種ハードウェアによって実行され、後にＣＰＵ１０２によって実行
される処理である。

まず、遊技制御装置１００は、電源装置１６０から出力されたリセット信号が伝達され
る（１４０１）。

このリセット信号は、電源装置１６０から、セキュリティ回路６３０（図１１参照）、
ＲＡＭアクセス規制回路６４０のフリップフロップ回路６４１のリセット端子（図１１参
照）、及びシリアル送信回路６１５のリセット端子に入力される。具体的には、これらの
リセット端子には、電源が投入されると、所定時間、所定の電圧（例えば、５Ｖ）以下の
電圧が印加されることによってリセット信号が入力され、所定時間経過後に所定の電圧が
印加されることによって、リセット信号が入力されなくなる。

なお、セキュリティ回路６３０は、電源装置１６０からリセット信号が入力されると、
後述のセキュリティチェック処理が終了するまでＣＰＵコア１０２のリセット端子にリセ
ット信号を出力し続けて、ＣＰＵコア１０２の起動を待機させる。

そして、シリアル送信回路６１５のリセット端子にリセット信号が入力されると、シリ
アル送信回路６１５の入力端子及び出力端子の電圧レベルがローに制御され、各種装置（
普電ＳＯＬ９０、大入賞口ＳＯＬ３８等）に接続される出力Ｉ／Ｆ１０６のポートをすべ
て０に設定することにより、シリアル送信回路６１５、及び出力Ｉ／Ｆ１０６がハードウ
ェアにより初期化される（１４０２）。

次に、ＲＡＭアクセス規制回路６４０によって、ユーザワークＲＡＭ１０４への書き込
み規制されるＲＡＭ書込禁止状態が発生する（１４０３）。

具体的には、図１１で説明したように、フリップフロップ回路６４１のクリア端子には
リセット信号が入力されるため、フリップフロップ回路６４１の出力端子Ｑ（負論理）か
らハイレベルの信号が出力される状態となる。これにより、ＯＲゲート回路６４２の他方
の入力端子にハイレベルの信号が入力されても、ローレベルの信号が入力されても、ユー
ザワークＲＡＭ１０４の書込指令入力端子にはハイレベルの信号が入力されることになる
ため、ＲＡＭ書込禁止状態が発生する。

次に、リセット信号が入力された図１１に示すセキュリティ回路６３０が自己診断処理
を実行する（１４０４）。自己診断処理は、セキュリティ回路６３０が初期化されている
か否かを判定する処理である。

そして、自己診断処理によって、セキュリティ回路６３０が初期化されていると判定さ
れた場合には、セキュリティ回路６３０は、セキュリティチェック処理を実行する（１４
０５）。セキュリティチェック処理は、図１１で説明したように、ＨＷパラメータＲＯＭ
６０３（図５参照）に記憶された正当性確認情報を用いて、ユーザプログラムＲＯＭ６０
２（図５参照）に記憶されたプログラムの正当性の判定を行う処理である。

ステップ１４０５の処理で、セキュリティチェック処理を実行すると、遊技制御装置１
００のメイン処理へ移行する。このとき、セキュリティ回路６３０は、ＣＰＵコア１０２
のリセット端子に出力していたリセット信号を停止することで、ＣＰＵコア１０２が起動
する。このため、遊技制御装置１００のメイン処理は、ＣＰＵコア１０２によって実行さ
れる。遊技制御装置１００のメイン処理は図１５にて後述する。

次に、払出制御装置２１０の電源投入時処理（図１４（Ｂ））を説明する。前述したよ
うに、払出制御装置２１０は、シリアル送信回路６１５を備えていない点を除き、図１１
に示した遊技制御装置１００と同じ構成である。図１１に示す遊技制御装置１００の構成
部と同じ構成部については、同じ符号を付与して説明する。

まず、払出制御装置２１０は、電源装置１６０から出力されたリセット信号が伝達され
る（１４１１）。なお、ステップ１４１１の処理は、ステップ１４０１の処理と同じであ
る。

そして、払出制御装置２１０にリセット信号が入力されると、払出制御装置２１０の出
力ポート（図４の入出力Ｉ／Ｆ２１６に含まれる）の電圧レベルが０に設定され、各種装
置（払出モータ２２０、及び発射制御装置２２１等）に接続される入出力Ｉ／Ｆ２１６の
ポートがすべて０に設定され、入出力Ｉ／Ｆ２１６がハードウェアにより初期化される（
１４１２）。

次に、払出制御装置２１０のＲＡＭアクセス規制回路６４０によって、ＲＡＭ２１４へ
の書き込み規制されるＲＡＭ書込禁止状態が発生する（１４１３）。なお、ステップ１４
１３の処理の具体的な説明は、ステップ１４０３の処理と同じである。

次に、リセット信号が入力された払出制御装置２１０のセキュリティ回路６３０が自己
診断処理を実行する（１４１４）。なお、ステップ１４１４の処理の具体的な説明は、ス
テップ１４０４の処理と同じである。

そして、自己診断処理によって、セキュリティ回路６３０が初期化されていると判定さ
れた場合には、セキュリティ回路６３０は、セキュリティチェック処理を実行する（１４
１５）。なお、ステップ１４１５の処理の具体的な説明は、ステップ１４０５の処理と同
じである。

そして、払出制御装置２１０は、電源投入時の初期化処理を実行する（１４１６）。電
源投入時の初期化処理は、ＲＡＭ２１４等を初期化する処理であって、ＣＰＵ２１２によ
って実行される。また、ＲＡＭ２１４を初期化する前に、ステップ１４１３の処理で発生
したＲＡＭ書込禁止状態が解除されて、ＲＡＭ２１４はＲＡＭ書込可能状態となる。

次に、払出制御装置２１０は、遊技制御装置１００からの指令を受信可能な状態を発生
させる（１４１７）。そして、払出制御装置２１０のＣＰＵ２１２は、遊技制御装置１０
０から送信された指令が初期化指令であるか否かを判定する（１４１９）。ステップ１４
１９の処理で、遊技制御装置１００から送信された指令が初期化指令でないと判定された
場合には（１４１９の結果が「Ｎ」）、初期化指令が取り込まれるまで待機する。

一方、ステップ９１８の処理で、遊技制御装置１００から送信された指令が初期化指令
であると判定された場合、払出制御装置２１０は通信開始時の初期化処理を実行して（１
４２０）、払出制御装置メイン処理へ移行する。

次に、演出制御装置１５０の電源投入時処理（図１４（Ｃ））を説明する。前述したよ
うに、演出制御装置１５０は、シリアル送信回路６１５を備えていない点、及び、遊技用
演算処理装置６００がＲＡＭアクセス規制回路６４０を備えていない点以外は、図１１に
示した遊技制御装置１００と同じ構成である。図１１に示す遊技制御装置１００の構成部
と同じ構成部については、同じ符号を付与して説明する。

まず、演出制御装置１５０は、電源装置１６０から出力されたリセット信号が伝達され
る（１４２１）。なお、ステップ１４２１の処理は、ステップ１４０１の処理と同じであ
る。

そして、演出制御装置１５０にリセット信号が入力されると、演出制御装置１５０の出
力ポートがハードウェアにより初期化される（１４２２）。

そして、演出制御装置１５０は、電源投入時の初期化処理を実行する（１４２３）。電
源投入時の初期化処理は、ＲＡＭ１５４等を初期化する処理であって、ＣＰＵ１５２によ
って実行される。

次に、演出制御装置１５０は、遊技制御装置１００からの指令を受信可能な状態を発生
させる（１４２４）。そして、遊技制御装置１００から送信された指令が初期化指令であ
るか否かを判定する（１４２６）。

演出制御装置１５０は、遊技制御装置１００から送信された指令が初期化指令でないと
判定された場合には（１４２６の結果が「Ｎ」）、初期化指令が取り込まれるまで待機す
る。

一方、演出制御装置１５０は、遊技制御装置１００から送信された指令が初期化指令で
あると判定された場合（１４２６の結果が「Ｙ」」、演出制御装置１５０は通信開始時の
初期化処理を実行し（１４２７）、演出制御装置メイン処理へ移行する。

次に、遊技制御装置１００のＣＰＵ１０２によって実行される遊技制御装置メイン処理
を、図１５及び図１６を用いて説明する。

図１５は、本発明の実施の形態の遊技制御装置メイン処理の前半部のフローチャートで
あり、図１６は、本発明の実施の形態の遊技制御装置メイン処理の後半部のフローチャー
トである。

まず、遊技制御装置１００は、ＣＰＵ１０２への割込みを禁止する（１５０１）。

そして、遊技制御装置１００は、図１２に示すスタック領域７０６の予め設定された所
定のアドレス（図１２で前述したスタックポインタ初期値）にスタックポインタを設定し
（１５０２）、割込モードを設定する（１５０３）。割込モードは、ＣＰＵ１０２が内蔵
デバイスからの割込要求の処理を可能とし、また、プログラムにおいて割込要求の処理を
実行する位置を設定することを可能とするものである。

次に、遊技制御装置１００は、入力Ｉ／Ｆ１０５からＲＡＭクリアＳＷ信号の状態を取
り込み、取り込んだＲＡＭクリアＳＷ信号の状態をＣＰＵ１０２のレジスタに記憶する（
１５０４）。

そして、遊技制御装置１００は、ＲＡＭ１０４を使用しないディレイ処理を実行する（
１４０５）。このディレイ処理は、所定時間、処理を待機させる処理であり、具体的には
、チェックサムが算出されない記憶領域にて、所定の数が０になるまでデクリメントし続
ける処理である。ディレイ処理は、この所定の数を待機させる時間に対応する時間に設定
することによって、所定時間を計時するタイマ計時手段となる。なお、ディレイ処理の詳
細については、図１７及び図１８にて後述する。

次に、遊技制御装置１００は、再度、入力Ｉ／Ｆ１０５からＲＡＭクリアＳＷ信号の状
態を取り込み、取り込んだＲＡＭクリアＳＷ信号の状態をＣＰＵ１０２のレジスタに記憶
する（１５０６）。なお、ＣＰＵ１０２が二つのＲＡＭクリア信号の状態を比較できるよ
うに、ステップ１５０４の処理でＲＡＭクリアＳＷ信号の状態を記憶するレジスタの領域
、及び、ステップ１５０６の処理でＲＡＭクリアＳＷ信号の状態を記憶するレジスタの領
域は、異なる領域である。

次に、遊技制御装置１００は、ステップ１４０３の処理で発生したＲＡＭ書込禁止状態
をＲＡＭ書込可能状態にする（１５０７）。

具体的には、ＣＰＵ１０２の指令によって、フリップフロップ回路６４１のクロック端
子にクロック信号を出力制御回路６１２から入力させ、かつ、フリップフロップ回路６４
１のデータ端子に接続された信号線の信号レベルをハイレベルにする。これにより、フリ
ップフロップ回路６４１の出力端子Ｑ（正論理）からハイレベルの信号が出力され、出力
端子Ｑ（負論理）からローレベルの信号が出力されるため、ＯＲゲート回路６４２の入力
端子にローレベルの信号が入力されることにより、ＲＡＭ書込可能状態になる。

次に、遊技制御装置１００は、スタック領域７０６を使用して、各種設定処理を実行す
る（１５０８）。この設定処理は、例えば、サブルーチンや関数を呼び出して、遊技制御
に必要な各種記憶領域に初期データを設定する処理である。この設定処理において、ＣＰ
Ｕ１０２により、図７〜図９で前述した、送信シリアルチャンネル設定レジスタ６３３、
送信制御レジスタ６３２、送信データステータスレジスタ６３１の各ビットの初期値が設
定されることで、送信ボーレート等の設定が行われる。

これらのサブルーチンや関数は、遊技制御プログラムに記述した複数の箇所から呼び出
される形態となっており、遊技制御プログラムの容量削減に貢献している。一方で、サブ
ルーチンや関数を呼び出す際には、前述したように、戻りアドレスをスタック領域７０６
に待避する処理を必要とする。

そして、遊技制御装置１００は、ステップ１５０４の処理でレジスタに記憶されたＲＡ
ＭクリアＳＷ信号の状態とステップ１５０８の処理でレジスタに記憶されたＲＡＭクリア
ＳＷ信号の状態とを比較して、どちらのＲＡＭクリアＳＷ信号の状態も、ＲＡＭクリアＳ
Ｗ１６２が操作されたことを示しているか否かを判定する（１５０９）。

ステップ１５０９の処理では、異なるタイミングで取得したＲＡＭクリア信号の状態に
基づいてＲＡＭクリアＳＷ１６２が操作されたか否かを判定しているので、ノイズ等によ
る誤判定を防止できる。

ステップ１５０９の処理で、ＲＡＭクリアＳＷ１６２が操作されたと判定された場合、
遊技制御装置１００は、ユーザワークＲＡＭ１０４のすべての記憶領域を初期化する（１
５１０）。

そして、遊技制御装置１００は、初期化指令信号を払出制御装置２１０及び演出制御装
置１５０へ送信し（１５１１）、図１６に示すステップ１５１７の処理に進む。

一方、ステップ１５０９の処理で、ＲＡＭクリアＳＷ１６２が操作されていないと判定
された場合、遊技制御装置１００は、ユーザワークＲＡＭ１０４の第１停電復旧領域７０
１及び第２停電復旧領域７０３に、電源遮断確認フラグが格納されているか（正確には、
電源遮断確認フラグがオンとなっているか）を確認する（１５１２）。

そして、遊技制御装置１００は、直前の電源供給停止のときに、電源遮断の処理が正し
く実行されていたか否かを判定する（１５１３）。具体的には、遊技制御装置１００は、
第１停電復旧領域７０１及び第２停電復旧領域７０３の両方に電源遮断確認フラグが格納
されている場合には、電源遮断の処理が正しく実行されているものであると判定し、一方
、第１停電復旧領域７０１及び第２停電復旧領域７０３の少なくとも一方に電源遮断確認
フラグが格納されていない場合（少なくとも一方の電源遮断確認フラグがオフの場合）に
は、電源遮断の処理が正しく実行されていないと判定する。

ステップ１５１３の処理で電源遮断の処理が正しく実行されていたと判定された場合に
は、遊技制御装置１００は、ユーザワークＲＡＭ１０４の第１停電復旧領域７０１、ワー
クエリア７０２、及び第２停電復旧領域７０３を用いてチェックサムを算出して、算出し
たチェックサムがチェックサム領域７０４に格納されているチェックサムと一致するか否
かを照合する（１５１４）。

なお、チェックサム領域７０４に格納されているチェックサムは、停電検出時のユーザ
ワークＲＡＭ１０４の第１停電復旧領域７０１、ワークエリア７０２、及び第２停電復旧
領域７０３を用いてチェックサムを算出して、格納されたものである。

つまり、ステップ１５１４の処理は、停電検出時のユーザワークＲＡＭ１０４に格納さ
れた情報と電源投入時のユーザワークＲＡＭ１０４に格納された情報とが一致するか否か
を照合する処理である。

そして、ステップ１５１４の処理の照合結果が、算出したチェックサムとチェックサム
領域７０４に格納されたチェックサムとが一致するものであるか否かを判定する（１５１
５）。

ステップ１５１４の処理で算出したチェックサムとチェックサム領域７０４に格納され
たチェックサムとが一致しないとステップ１５１５の処理で判定された場合、つまり、停
電検出時のユーザワークＲＡＭ１０４に格納された情報と電源投入時のユーザワークＲＡ
Ｍ１０４に格納された情報とが一致しない場合には、遊技制御装置１００は、ステップ１
５１０の処理に進み、ユーザワークＲＡＭ１０４のすべての領域を初期化し、ステップ１
５１１の処理にて初期化指令を払出制御装置２１０及び演出制御装置１５０に送信する。

一方、ステップ１５１４の処理で、ステップ１５１４の処理で算出したチェックサムと
チェックサム領域７０４に格納されたチェックサムとが一致するとステップ１５１５の処
理で判定された場合、つまり、停電検出時のユーザワークＲＡＭ１０４に格納された情報
と電源投入時のユーザワークＲＡＭ１０４に格納された情報とが一致する場合には、遊技
制御装置１００は、遊技制御装置１００の起動に必要な領域（ユーザワークＲＡＭ１０４
の一部の領域）を初期化する（１５１６）。このとき、ユーザワークＲＡＭ１０４の第１
停電復旧領域７０１及び第２停電復旧領域７０３の各々にて、電源遮断確認フラグが消去
（正確には、各領域にて電源遮断確認フラグがオフ）される。そして、遊技制御装置１０
０は、初期化指令を払出制御装置２１０及び演出制御装置１５０に送信する（１５１１）
。

これらの処理が完了すると、遊技制御装置１００に関する初期化処理が完了となる。次
いで、図１６に示すステップ１５１７の処理に進む。

次に、ステップ１５１１の処理で初期化指令が払出制御装置２１０及び演出制御装置１
５０に送信された後、遊技制御装置１００は、各種時間を計測やタイマ割込みを行うため
のＣＴＣ（Counter Timer Circuit）を起動し（１５１７）、遊技制御に関する乱数を生
成する乱数回路を初期化する（１５１８）。そして、遊技制御装置１００は、ステップ１
５０１の処理で禁止されたＣＰＵ１０２への割込みを許可する（１５１９）。

次に、遊技制御装置１００は、初期値乱数を更新する初期値乱数更新処理を実行する（
１５２０）。初期値乱数とは、遊技制御に関する乱数のカウンタ（例えば、始動入賞口３
４へ入賞したタイミングで取得される乱数のカウンタ）が上限値に達した場合に初期値に
戻るが、その初期値を決定するための乱数である。

そして、遊技制御装置１００は、停電検出信号が入力されたか否かを確認し（１５２１
）、ステップ１５２１の処理での確認結果が、停電検出信号が入力されたことを示すか否
かを判定する（１５２２）。

ステップ１５２２の処理で、停電検出信号が入力されていないと判定された場合、停電
は発生していないので、ステップ１５２０の処理に戻る。

一方、ステップ１５２２の処理で、停電検出信号が入力されたと判定された場合、遊技
制御装置１００は、ＣＰＵ１０２への割込みを禁止し（１５２３）、出力Ｉ／Ｆ１０６に
備わる出力ポートの電圧レベルをローレベルに設定する（１５２４）。

次に、遊技制御装置１００は、ユーザワークＲＡＭ１０４の第１停電復旧領域７０１及
び第２停電復旧領域７０３に、電源遮断確認フラグを格納（正確には、各領域にて電源遮
断確認フラグをオン）し（１５２５）、ユーザワークＲＡＭ１０４の第１停電復旧領域７
０１、ワークエリア７０２、及び第２停電復旧領域７０３を用いてチェックサムを算出し
て、算出したチェックサムをチェックサム領域７０４に格納する（１５２６）。

次に、遊技制御装置１００は、ＲＡＭアクセス規制回路６４０によってユーザワークＲ
ＡＭ１０４をＲＡＭ書込禁止状態にする（１５２７）。

具体的には、ＣＰＵ１０２の指令によって、フリップフロップ回路６４１のクロック端
子にクロック信号を出力制御回路６１２から入力させ、かつ、フリップフロップ回路６４
１のデータ端子に接続された信号線の信号レベルをローレベルにする。これにより、フリ
ップフロップ回路６４１の出力端子Ｑ（正論理）からローレベルの信号が出力され、出力
端子Ｑ（負論理）からハイレベルの信号が出力されるため、ＯＲゲート回路６４２の入力
端子にハイレベルの信号が入力されることにより、ＲＡＭ書込禁止状態になる。

そして、遊技制御装置１００は、遊技機１の電源が切れるまで待機する（１５２８）。
なお、遊技制御装置１００には、バックアップ電源が接続されているので、停電が発生し
ても、すぐに電源が切れることはない。

なお、本実施形態では、ステップ１０１４の処理で電源断時のユーザワークＲＡＭ１０
４と電源投入時のユーザワークＲＡＭ１０４との正当性を判定する前のステップ１５０７
の処理でＲＡＭ書込可能状態にしたが、ＲＡＭ書込可能状態にするタイミングは、遅くと
もステップ１５１４の処理の正当性に応じて行われるステップ１５１０又は１５１６の処
理におけるユーザワークＲＡＭ１０４の初期化処理の実行直前であればよい。

このように、遊技機１にて電源供給が遮断した場合には、必要な電源遮断処理を実行し
た後は、ユーザワークＲＡＭ１０４をＲＡＭ書込禁止状態に設定し、遊技機１にて再度電
源供給が復帰したときでも、すぐにユーザワークＲＡＭ１０４をＲＡＭ書込可能状態とし
ないで、ハードウェアに関する初期化処理を一定時間実行し、ステップ１５１４の処理の
正当性に応じて行われるステップ１５１０又は１５１６の処理におけるユーザワークＲＡ
Ｍ１０４の初期化処理の実行直前になって、ようやくＲＡＭ書込可能状態にすることによ
って、ユーザワークＲＡＭ１０４の初期化まで不用意なユーザワークＲＡＭ１０４の書き
込みを防止できる。

そのため、ステップ１５１４の処理における正当性判定が行われる直前には、ＲＡＭ書
込禁止状態になっているので、電源投入後にユーザワークＲＡＭ１０４に誤った書き込み
がなされ、ステップ１５１４の処理で誤った判定がされることを防止できる。

なお、本実施形態では、ステップ１５０８の処理でスタック領域７０６を用いた各種設
定処理を実行するために、ステップ１５１４の処理における正当性判定処理の前のステッ
プ１５０７の処理でＲＡＭ書込可能状態にしている。

これによって、正当性判定を行う前に正当性判定の対象とはならないスタック領域７０
６を用いた各種設定処理を行うことができるようになるため、遊技制御装置１００の各種
設定を早い段階で行うことができるので遊技制御装置１００の起動を高速化でき、また、
スタック領域７０６を用いるので処理プログラムが共通化でき、プログラム容量を削減で
きる。

なお、図１５では、ステップ１５１０又は１５１６の処理でユーザワークＲＡＭ１０４
を初期化した後、ステップ１５１５の処理で初期化指令信号を送信しているが、ステップ
１５１４における正当性判定の実行前のステップ１５０８の処理の実行後に初期化指令信
号を送信してもよい。

この場合には、ステップ１５１４の処理における正当性判定の実行前であるので、正当
性判定に寄与しないスタック領域７０６又はＣＰＵ１０２に備わるレジスタを用いて、初
期化指令信号を送信する。

なお、ＣＰＵ１０２に備わるレジスタを用いなくても、例えば、ユーザワークＲＡＭ１
０４とは別個に、遊技制御装置１００に所定のタイマ回路などを設けて、このタイマ回路
に備えられた記憶領域を更新させるような方法でも実現可能である。言い換えれば、正当
性判定に影響のない記憶領域であれば、どのようなものを用いても適用が可能であり、好
ましくは、ユーザワークＲＡＭ１０４と記憶領域とを分離できれば、ＣＰＵ１０２のプロ
グラムも簡素化されるということである。

ステップ１５１０又は１５１６の処理では、ＲＡＭ１０４の一部領域を初期化する処理
であるステップ１５１６の処理が、ＲＡＭ１０４の全領域を初期化する処理であるステッ
プ１５１０の処理よりも実行時間が長いため、ステップ１５１０の処理を実行するかステ
ップ１５１６の処理を実行するかによって、初期化指令信号が送信される時間が異なって
しまう。

ステップ１５１４の処理における正当性判定の実行前に初期化指令信号を送信すること
によって、ステップ１５１１の処理で初期化指令信号を送信するよりも早く初期化指令信
号を送信できる。また、電源投入から一定時間で初期化指令信号を送信することができる
。

図１７は、本発明の実施の形態のスタック領域を使用しないディレイ処理を説明する図
である。

図１７に示すディレイ処理は、図１５のステップ１５０５で実行されるが、当該ディレ
イ処理を実行している時点では、ユーザワークＲＡＭ１０４の値が更新できないようにＲ
ＡＭ書込禁止状態となっている。これは、直前の停電発生時に格納されたチェックサムと
、電源投入直後となる現時点でのチェックサムとの照合を行うためである。

このため、図１５に示すステップ１５０５におけるディレイ処理では、正当性の判定が
行われる記憶領域が含まれたユーザワークＲＡＭ１０４を用いずに、他の記憶領域（正当
性判定の対象とならない判定対象外記憶領域）を用いてディレイ処理を実行しなければな
らない。したがって、本実施形態のディレイ処理は、ＣＰＵコア１０２に備わるレジスタ
（汎用レジスタ）を用いて実行される。

以下に、判定対象外記憶領域を含むユーザワークＲＡＭ１０４の記憶領域をまったく利
用せずに、レジスタを用いたディレイ処理を説明する。なお、ＣＰＵコア１０２として、
Ｚ８０系のＣＰＵを用いるものとするので、Ｚ８０系のＣＰＵで使用されるレジスタ及び
アセンブリ言語を用いて説明を行う。

まず、行１７０１は、当該ディレイ処理の最初の処理に相当し、ＣＰＵコア１０２のレ
ジスタ（図１１参照）のＨレジスタ及びＬレジスタを１つのペアとして構成したＨＬレジ
スタに、「０６０３Ｈ」をロードする。具体的には、Ｈレジスタに「０６Ｈ」がロードさ
れ、Ｌレジスタには「０３Ｈ」がロードされる。

次に、行１７０３を実行し、ＨＬレジスタの値をデクリメント（１減算）する。したが
って、行１７０３が最初に実行された後、ＨＬレジスタの値は「０６０２Ｈ」となる。

続いて、行１７０４を実行し、Ｈレジスタに格納された値をＡレジスタにロードする。
そして、行１７０５を実行し、ＡレジスタとＬレジスタとの論理和を算出する。行１７０
６では、行１７０５で算出された論理和がゼロでなければ（ＮＺ）、行１７０２（ＬＯＯ
Ｐ）に戻る（ＪＲ）。したがって、Ｈレジスタ及びＬレジスタの両方が「００Ｈ」となる
まで、行１７０３から１７０６までの処理を繰り返すことになる。

つまり、図１７では、維持タイマとして使用されるＨレジスタ及びＬレジスタに格納さ
れた「０６０３Ｈ」（＝１５３９）が「００００Ｈ」になるまでデクリメントされるもの
で、合計１５３９回デクリメントが行われる。この間、図１５に示す遊技制御装置メイン
処理は、ステップ１５０５の処理で待機するため、遊技制御装置１００の起動が遅延する
こととなる。

ここで遅延時間を具体的に算出する。遅延時間は、行１７０３から１７０６までの処理
を、繰り返し回数（「０６０３Ｈ」＝１５３９）分だけ実行した時間となる。そこで、行
１７０３から１７０６までの各行の実行時間を算出する。各行には実行される命令が定義
されており、各命令には、実行に必要なＣＰＵのクロックサイクル数（ステート数）が対
応している。したがって、１ステート当りの時間を各命令に対応するステート数に乗じる
ことによって各命令の実行時間を算出することができる。

本発明の実施の形態では、クロック数２０Ｍｈｚを２倍に分周した１０ＭｈｚがＣＰＵ
の動作クロックとなるため、１／１０００００００＝１００ｎ秒が１ステート当りの処理
時間となる。以下、具体的に各行の処理時間を算出する。

行１７０３で実行されるデクリメント「ＤＥＣ」命令のステート（数）は６となってい
る。したがって、行１７０３の処理時間は６×１００ｎ秒＝６００ｎ秒となる。同様に、
行１７０４で実行されるロード「ＬＤ」命令のステート（数）は４、及び、行１７０５で
実行されるロード「ＯＲ」命令のステート（数）は４となっており、それぞれの処理時間
は４×１００ｎ秒＝４００ｎ秒となっている。さらに、行１７０６で実行されるロード「
ＪＲ」命令のステート（数）は行１７０５の演算結果が非０の場合には１２、０の場合に
は７となっている。０の場合は遅延時間終了時だけであるため、ステート数を１２とする
と、処理時間は１２×１００ｎ秒＝１２００ｎ秒となる。

以上より、１回の繰り返しにおける処理時間は、６００ｎ秒＋４００ｎ秒＋４００ｎ秒
＋１２００ｎ秒＝２６００ｎ秒となる。そして、繰り返し回数は、１５３９回であるため
、２６００ｎ秒×１５３９＝４．００１４ｍ秒となり、約４秒の遅延時間となる。したが
って、この場合のディレイ処理は、４秒間を計時するタイマ計時手段となっている。

また、このディレイ処理中は、ユーザワークＲＡＭ１０４へのアクセスが全く行われな
い。すなわち、正当性の判定が行われる記憶領域が含まれたユーザワークＲＡＭ１０４の
値を書き換えることなく、ディレイ処理を実行することができる。

図１８は、本発明の実施の形態のスタック領域を利用するディレイ処理の変形例を説明
する図である。

図１７のディレイ処理は、ユーザワークＲＡＭ１０４の記憶領域（スタック領域）を全
く使用しないで処理を行うものであったが、この変形例では、ユーザワークＲＡＭ１０４
の記憶領域のうち、正当性判定の対象となっている第１停電復旧領域７０１、ワークエリ
ア７０２、第２停電復旧領域７０３、チェックサム領域７０４の各記憶領域にはアクセス
しないが、正当性判定の対象外のスタック領域７０６を使用して処理するように構成され
ている。

そのため、図１５のステップ１５０５にて、図１８の手順でディレイ処理を実行する場
合には、ステップ１５０５の実行前に、ユーザワークＲＡＭ１０４をＲＡＭ書込可能状態
に設定しておく必要がある。例えば、図１５のステップ１５０７のＲＡＭ書込可能状態へ
の変更の処理を、ステップ１５０５の処理の直前で実行する。

以下にスタック領域７０６を用いたディレイ処理を説明する。

まず、行１８０１は、当該ディレイ処理の最初の処理に相当し、ＣＰＵコア１０２のレ
ジスタのＡレジスタ及びＦレジスタ（フラグレジスタ）に格納されている情報を、ＡＦレ
ジスタペアとして、スタック領域７０６に退避させる。

行１８０２では、ＣＰＵコア１０２のレジスタのＨレジスタ及びＬレジスタに格納され
ている情報を、１つのペアとして構成したＨＬレジスタと見なして、スタック領域７０６
に退避させる。

行１８０３では、このＨＬレジスタに、「０６０３Ｈ」をロードする。具体的には、Ｈ
レジスタに「０６Ｈ」がロードされ、Ｌレジスタには「０３Ｈ」がロードされる。

次に、行１８０５を実行しＨＬレジスタの値をデクリメントする。１回目に行１８０５
が実行された場合には、ＨＬレジスタの値は「０３ＦＦＨ」となる。

そして、行１８０６を実行し、Ｈレジスタに格納された値をＡレジスタにロードする。

さらに、行１８０７を実行し、ＡレジスタとＬレジスタとの論理和を算出する。行１８
０８では、行１８０７で算出された論理和がゼロでなければ、行１８０４に戻る。したが
って、Ｈレジスタ及びＬレジスタの両方が「００Ｈ」となるまで、行１８０５〜１８０８
の処理を繰り返すことになる。

また、行１８０８では、行１８０７で算出された論理和がゼロである場合には、行１８
０９を実行し、スタック領域７０６に退避させたＨレジスタに格納された情報をＣＰＵコ
ア１０２のＨレジスタに戻し、スタック領域７０６に退避させたＬレジスタに格納された
情報をＣＰＵコア１０２のＬレジスタに戻す。

そして、行１８１０を実行し、スタック領域７０６に退避させたＡレジスタに格納され
た情報をＣＰＵコア１０２のＡレジスタに戻し、スタック領域７０６に退避させたＦレジ
スタに格納された情報をＣＰＵコア１０２のＦレジスタに戻す。

このように、図１８のディレイ処理では、ディレイ処理で使用されるＣＰＵコア１０２
のＡレジスタ、Ｆレジスタ、Ｈレジスタ、及びＬレジスタに格納されていた情報を、ディ
レイ処理が行われる前にスタック領域７０６に退避させるので、Ａレジスタ、Ｆレジスタ
、Ｈレジスタ、及びＬレジスタに格納されていた情報がディレイ処理により消失してしま
うことを防止できる。

図１７及び図１８で説明したように、本実施形態では、ハードウェアを用いずに、正当
性判定に寄与しない、つまり、チェックサムを算出しない領域を用いてソフトウェアによ
り実現（維持タイマを計時）しているので、図１５に示すステップ１５１４の正当性判定
を正確に行うことができるとともに、ハードウェアでディレイ処理を実現するよりも安価
に実現することができる。

図１７及び図１８に示した各手法を比較すると、ＣＰＵコア１０２で使用できるレジス
タの数が少ない場合には、図１８に示したスタック領域を利用する手法の方が有効である
。ただし、正当性判定の対象となっている第１停電復旧領域７０１、ワークエリア７０２
、第２停電復旧領域７０３、チェックサム領域７０４の各記憶領域を、ノイズ等によって
書き換えてしまうことを極力防止したいのであれば、ディレイ処理中を通してユーザワー
クＲＡＭ１０４をＲＡＭ書込禁止状態とし、スタック領域を利用しない図１７に示した手
法の方が有効ともいえる。

また、動作クロック数を高く設定することによってＣＰＵによる演算処理速度を高速化
することが可能となるが、演算処理速度を高速化すると、ディレイ処理におけるループ回
数（図１７及び図１８では「０６０３Ｈ」＝１５３９回）を高速化した分だけ大きくする
必要がある。しかしながら、演算処理速度を高速化しすぎると、ループ回数が大きくなり
すぎてしまい、ループ回数を格納するレジスタのバイト数が所定バイト数（例えば、２バ
イト）を超えてしまい、プログラムの容量が大きくなってしまう。そこで、図１７及び図
１８にて説明したように、ループ回数を格納するレジスタのバイト数が２バイトに収まる
ようにＣＰＵ１０２の動作速度（クロック数）を設定することによって、高速通信を実現
しながらもプログラム容量の増大を抑えることが可能となる。

図１９は、本発明の実施の形態のタイマ割込処理を示すフローチャートである。このタ
イマ割込処理は、遊技制御装置１００のＣＰＵコア１０２によって実行される。

遊技機の電源が投入されると、遊技制御装置メイン処理（図１５及び図１６参照）が実
行される。そして、ステップ１５１７の処理で起動させたＣＴＣによって、所定時間周期
（例えば、４ミリ秒周期）でタイマ割込みが発生すると、遊技制御装置１００のＣＰＵ１
０２によって、タイマ割込処理が繰り返し実行される。ただし、これらの処理（１９１２
〜１９２２の処理）は、割り込み発生毎に必ずしもすべて行なわれなくてもよい。例えば
、ステップ１９１２の入出力処理においては、毎回入力信号を監視するが、出力処理は割
り込みの発生の１回おきに実行されてもよい。つまり、１回の割り込み処理で一通りの処
理をすべて完了するのではなく、この割込処理が複数回繰り返し実行されて一連の遊技制
御処理が完了するようにしてもよい。

本実施形態のタイマ割込処理において、遊技制御装置１００のＣＰＵコア１０２は、ま
ず、レジスタのデータを退避する（１９１１）。

次に、遊技制御装置１００のＣＰＵコア１０２は、入出力処理を実行する（１９１２）
。入出力処理は、入力処理と出力処理とを含む。入力処理は、入力Ｉ／Ｆ１０５を介して
各種センサ（特図始動ＳＷ３４Ａ、普図始動ＳＷ３１Ａ、カウントＳＷ３６Ａ、入賞口Ｓ
Ｗ３２Ａ〜３２Ｎ、オーバーフローＳＷ１０９、球切れＳＷ１１０、枠開放ＳＷ１１１な
ど）から入力される信号にチャタリング除去等の処理をし、入力情報を確定する処理であ
る。

出力処理は、出力Ｉ／Ｆ１０６を介して、特図ゲーム処理（１９１９）及び普図ゲーム
処理（１９２０）にて設定されたパラメータに基づいて、特図表示器１２０、普図表示器
１２１、普電ＳＯＬ９０、及び大入賞口ＳＯＬ３８を制御するための信号を出力する。

なお、前述したように、入力処理と出力処理とは１回のタイマ割り込みで同時に実行さ
れなくてもよい。

次に、遊技制御装置１００のＣＰＵコア１０２は、各種処理で送信バッファにセットさ
れた（コマンド）を演出制御装置１５０及び払出制御装置２１０等に出力するコマンド送
信処理を行う（１９１３）。具体的には、演出制御装置１５０に特別図柄変動表示ゲーム
に係わる演出指令信号（演出コマンド）を出力したり、払出制御装置２１０に排出指令信
号（払出指令信号、払出コマンド）を出力したりする。コマンド送信処理の詳細について
は、図２１にて後述する。なお、払出コマンドについては図２３にて詳細を説明し、演出
コマンドについては図２５にて詳細を説明する。

その後、遊技制御装置１００のＣＰＵコア１０２は、特別図柄変動表示ゲームの当りは
ずれを判定するための当り乱数カウンタの値を１ずつ加算する乱数更新処理１を行う（１
９１４）。なお、この乱数更新処理１では、特別図柄変動表示ゲームの停止図柄を決定す
る当り図柄乱数カウンタの値、普通図柄変動表示ゲームの当りはずれを判定するための普
図当り乱数にも１ずつ加算する。

次に、遊技制御装置１００のＣＰＵコア１０２は、乱数の初期値を更新し、乱数の時間
的な規則性を崩すための初期値乱数更新処理を実行する（１９１５）。ステップ１９１５
の初期値乱数更新処理は、図１６に示す初期値乱数更新処理（１５２０）と同じなので、
説明を省略する。

そして、遊技制御装置１００のＣＰＵコア１０２は、特別図柄変動表示ゲームに関連し
た飾り特別図柄変動表示ゲームにおける変動表示パターンを決定する乱数を更新するため
の変動表示パターン乱数カウンタの値を１ずつ加算する乱数更新処理２を行う（１９１６
）。

次に、遊技制御装置１００のＣＰＵコア１０２は、各入賞口に遊技球が入賞していない
かを監視するために、入賞口監視処理を行う（１９１７）。具体的には、特図始動ＳＷ３
４Ａ、普図始動ＳＷ３１Ａ、カウントＳＷ３６Ａ、入賞口ＳＷ３２Ａ〜３２Ｎ、から信号
の入力があるか否か（遊技球の検出を示す信号が入力されているか否か）を監視する。こ
のとき、特図始動ＳＷ３４Ａによる遊技球の検出があれば、特図乱数カウンタ値（特別図
柄変動表示ゲームの結果態様に関する乱数）が特図始動入賞記憶領域に記憶され、普図始
動ＳＷ３１Ａによる遊技球の検出があれば、普図乱数カウンタ値（普通図柄変動表示ゲー
ムの結果態様に関する乱数）が普図始動入賞記憶領域に記憶される。

その後、遊技制御装置１００のＣＰＵコア１０２は、排出球の球詰まりや、各種スイッ
チ、センサ等の異常などを監視するエラー監視処理を行う（１９１８）。

その後、遊技制御装置１００のＣＰＵコア１０２は、特別図柄変動表示ゲームに関する
処理を行う特図ゲーム処理（１９１９）、普通図柄変動表示ゲームに関する処理を行う普
図ゲーム処理（１９２０）を行う。

特図ゲーム処理（１９１９）は、特図始動ＳＷ３４Ａで検出された始動入賞口３４への
遊技球の入賞に基づいて抽出され、特別図柄始動入賞記憶に記憶された特別図柄乱数カウ
ンタ値（１９１７の処理で抽出・記憶された特別図柄変動表示ゲームの結果に関する乱数
）が当りか否か判定し、特図表示器１２０で特別図柄変動表示ゲームを実行する。なお、
特図始動入賞記憶には、直ちに前記変動表示ゲームを実行することができない状態で始動
入賞口３４へ遊技球が入賞した場合に、抽出された乱数が始動入賞記憶として記憶される
。

また、特図ゲーム処理（１９１９）では、特図表示器１２０の表示に対応する識別情報
の変動表示のための処理を行う。抽出された乱数が所定の値であれば、特別図柄に関する
当り状態となり、識別情報の変動表示が当り図柄で停止する。また、当り状態になると、
特別変動入賞装置３６に遊技球を受け入れやすい開状態になる。

普図ゲーム処理（１９２０）は、普図始動ＳＷ３１Ａで検出された普通図柄始動ゲート
３１への遊技球の通過に基づいて抽出され、普通図柄始動入賞記憶に記憶された普通図柄
乱数カウンタ値（１９１７の処理で抽出・記憶された普通図柄変動表示ゲームの結果に関
する乱数）が当りか否かを判定し、普図表示器１２１で普通図柄の変動表示ゲームを実行
する。普図乱数カウンタ値が所定の値であれば、普図に関する当り状態となり、普通図柄
の変動表示が当り状態で停止するためのパラメータを設定する。

次に、遊技制御装置１００のＣＰＵコア１０２は、遊技機１に設けられ、遊技に関する
各種情報を表示するセグメントＬＥＤ（特図表示器１２０及び普図表示器１２１）に出力
する信号を編集する処理を行う（１９２１）。具体的には、特別図柄変動表示ゲームが開
始されると、今回開始した特別図柄変動表示ゲームの実行回数を減じた特別図柄入賞記憶
数を特図表示器１２０の特図記憶表示部に表示するためのパラメータを編集する。同様に
、普通図柄の変動表示ゲームが開始されると、今回開始した普通図柄変動表示ゲームの実
行回数を減じた普通図柄入賞記憶数を普図表示器１２１の普図記憶表示器に表示するため
のパラメータを編集する。

その後、遊技制御装置１００のＣＰＵコア１０２は、検査装置接続端子１０７を介して
接続される管理用コンピュータに遊技機１の状態を出力するための外部情報を編集する外
部情報編集処理を行う（１９２２）。外部情報には、図柄が確定したか、当りであるか、
確率変動中であるか、変動時間短縮中であるか、変動表示ゲームのスタート等、変動表示
ゲームの進行状態に関連する情報が含まれる。また、エラーが発生したことを示すエラー
信号も含まれる。

次に、遊技制御装置１００のＣＰＵコア１０２は、タイマ割り込み処理の終了を宣言す
る（１９２３）。

その後、遊技制御装置１００のＣＰＵコア１０２は、一時退避していたレジスタを復帰
する復帰処理（１９２４）及び禁止設定されていた割り込みの許可設定をする処理を行う
（１９２５）。そして、タイマ割り込み処理を終了し、遊技制御装置メイン処理（図１５
及び図１６）に戻る。そして、次のタイマ割り込みが発生するまで初期値乱数更新処理等
（図１６のステップ１６２０〜１６２２の処理）を繰り返す。

図２０は、本発明の実施の形態の遊技制御装置１００から、演出制御装置１５０及び払
出制御装置２１０に初期化指令信号を送信する初期化指令送信処理の手順を示すフローチ
ャートである。本処理は、図１５のステップ１５１１の初期化指令送信処理に対応する。

遊技制御装置１００は、まず、演出指令及び排出指令の送信を禁止状態に設定する（２
００１）。具体的には、送信制御レジスタ６３２（図８）のビット４を“０”に設定して
、送信データレジスタ６３５からの信号の出力を禁止した状態に設定する。

次に、遊技制御装置１００は、起動時の演出指令を送信データレジスタ６３５に格納す
る（２００２）。そして、起動時の演出指令がすべて送信データレジスタ６３５に格納さ
れるまで処理を継続する（２００３）。

遊技制御装置１００は、すべての演出指令が送信データレジスタ６３５に格納されると
（２００３の結果が「Ｎ」）、起動時の排出指令を送信データレジスタ６３５に格納する
（２００４）。そして、起動時の排出指令がすべて送信データレジスタ６３５に格納され
るまで処理を継続する（２００５）。

最後に、遊技制御装置１００は、ステップ２００１の処理で禁止状態に設定されていた
演出指令及び排出指令の送信を許可状態に設定する（２００６）。具体的には、送信制御
レジスタ６３２（図８）のビット４を“１”に設定して、送信データレジスタ６３５から
の信号の出力を許可した状態に設定する。

図２１は、本発明の実施の形態の遊技制御装置１００から、演出制御装置１５０及び払
出制御装置２１０にコマンドを送信するためのコマンド送信処理の手順を示すフローチャ
ートである。本処理は、図１９のステップ１９１３のコマンド送信処理に対応する。

遊技制御装置１００は、初期化指令送信処理と同様に送信制御レジスタ６３２（図８）
のビット４を“０”に設定して、まず、演出指令及び排出指令の送信を禁止状態に設定す
る（２１０１）。

次に、遊技制御装置１００は、送信待ちの演出指令が存在するか否か（今回のタイマ割
込処理のタイミングで、演出制御装置１５１に対応する送信データレジスタ６３５に書き
込むべきデータが存在するか否か）を判定する（２１０２）。送信待ちの演出指令が存在
しない場合には（２１０２の結果が「Ｎ」）、ステップ２１１２以降の排出指令に関する
処理を実行する。

一方、遊技制御装置１００は、送信待ちの演出指令が存在する場合には（２１０２の結
果が「Ｙ」）、送信待ちの演出指令に変動開始の演出指令が含まれているか否かを判定す
る（２１０３）。変動開始の演出指令とは、図２５にて後述する「図柄変動開始の通知（
ＭＯＤＥ＝４０Ｈ）」に相当するコマンドであり、演出制御装置１５１は、このコマンド
を受信したことを契機に、表示装置８にて変動表示ゲームの実行を開始する。

遊技制御装置１００は、送信待ちの演出指令に変動開始の演出指令が含まれている場合
には（２１０３の結果が「Ｙ」）、変動開始の演出指令を送信データレジスタに格納する
（２１０４）。そして、送信待ちの演出指令に含まれているすべての変動開始の演出指令
が送信データレジスタに格納されるまで処理を継続する（２１０５）。

遊技制御装置１００は、送信待ちの演出指令に変動開始の演出指令が含まれていなかっ
た場合（２１０３の結果が「Ｎ」）、又は送信待ちの演出指令に含まれている変動開始の
演出指令をすべて送信データレジスタに格納した場合には（２１０５の結果が「Ｙ」）、
送信待ちの演出指令に他の演出指令が含まれているか否かを判定する（２１０６）。

遊技制御装置１００は、送信待ちの演出指令に変動開始以外の演出指令が含まれていな
い場合には（２１０６の結果が「Ｎ」）、ステップ２１１１の処理を実行し、続いて、排
出指令に関する処理を実行する。

一方、遊技制御装置１００は、送信待ちの演出指令に変動開始以外の演出指令が含まれ
ている場合には（２１０６の結果が「Ｙ」）、送信バッファ（送信データバッファレジス
タ６３５Ａ）に空きがあるか否かを判定する（２１０７）。具体的には、送信データステ
ータスレジスタ６３１（図９）のビット０〜５の値（送信データの残量を示す値）が“０
０ｈ”〜“１Ｆｈ”であれば、空きがあると判定される。

送信バッファに空きがない場合には（２１０７の結果が「Ｎ」）、送信待ちの演出指令
を次回の送信タイミングに持ち越し（２１０８）、ステップ２１１１の処理を実行し、続
いて、排出指令に関する処理を実行する。

遊技制御装置１００は、送信バッファに空きがある場合には（２１０７の結果が「Ｙ」
）、送信データレジスタに変動開始以外の演出指令を格納する（２１０９）。そして、送
信バッファの空きが無くなるか、すべての演出指令が送信データレジスタに格納されるま
で、ステップ２１０７から２１１０までの処理を継続する（２１１０）。

遊技制御装置１００は、送信待ちの演出指令を送信バッファに格納する処理が終了する
と、送信制御レジスタ６３２（図８）のビット４を“１”に設定することで、ステップ２
１０１の処理で禁止状態に設定されていた演出指令の送信を許可状態に設定する（２１１
１）。

以上のように、コマンド送信処理において演出指令を演出制御装置１５０に送信する場
合、変動開始指令を優先して送信する。変動開始の演出指令を優先して送信することによ
って、遊技制御装置１００における変動表示ゲームの進行状態と、演出制御装置１５０に
おける変動表示ゲームの進行状態との時間差が常に固定されたものとなる。そのため、変
動表示ゲームが開始される毎にこの時間差が変化するような不具合を防止できるようにな
り、遊技制御装置１００と演出制御装置１５０とを同期させながら、表示装置８で実行さ
れる変動表示ゲームをより確実に実行させることができる。演出指令の送信が終了すると
、続いて、排出指令を払出制御装置２１０に送信するための処理を実行する。

遊技制御装置１００は、まず、ＳＷ制御領域を検査し、賞球排出対象スイッチ（ＳＷ）
の立ち上がりがあるか否かを監視する（２１１２）。賞球を排出する入賞口に遊技球が入
賞すると、賞球排出対象ＳＷがオンに設定される。そして、遊技制御装置１００は、賞球
の排出に該当するスイッチが存在するか否かを判定する（２１１３）。

なお、ＳＷ制御領域とは、遊技機に備えられた各種スイッチの検出状態を、タイマ割込
毎に記憶しておく記憶領域のことであり、詳細は図２４で後述する。ここでは、ＳＷ制御
領域のうち、遊技球検出によって賞球が排出されるスイッチのみが対象とされ、これら対
象となったスイッチのうちで、「立ち上がり情報」がオンとなっているものがあるか否か
を判定している。

遊技制御装置１００は、賞球の排出に該当するスイッチが存在する場合（「立ち上がり
情報」がオンとなっている賞球排出対象のＳＷが存在する場合）には（２１１３の結果が
「Ｙ」）、オンとなっている賞球排出対象ＳＷの１つを選択し、選択されたＳＷに該当す
る排出指令を送信データレジスタに格納する（２１１４）。

次に、その時点で「立ち上がり情報」がオンとなっている賞球排出対象のＳＷが、他に
も存在するかを確認する。他の賞球排出対象のＳＷがオンになっていれば、オンとなって
いる賞球排出対象ＳＷの１つをさらに選択し、選択されたＳＷに該当する排出指令を送信
データレジスタに格納する。そして、すべての賞球を排出する指令が送信データレジスタ
に格納されるまで処理を継続する（２１１５）。

遊技制御装置１００は、賞球の排出に該当するスイッチが存在しない場合には（Ｓ２１
１３の結果が「Ｎ」）、又は賞球の排出に該当するスイッチに対応する排出指令をすべて
送信データレジスタに格納した場合には、送信待ちの他の排出指令（排出制御装置２１０
へエラー発生やエラー解除を指令するコマンドなど）が存在するか否かを判定する（２１
１６）。

遊技制御装置１００は、送信待ちの他の排出指令が存在しない場合には（２１１６の結
果が「Ｎ」）、排出指令に関する送信を許可状態に設定し（２１２１）、呼び出し元に戻
る。

一方、遊技制御装置１００は、送信待ちの他の排出指令が存在する場合には（２１１６
の結果が「Ｙ」）、送信バッファに空きがあるか否かを判定する（２１１７）。具体的に
は、送信データステータスレジスタ６３１（図９）のビット０〜５の値（送信データの残
量を示す値）が“００ｈ”〜“１Ｆｈ”であれば、空きがあると判定される。

送信バッファに空きがない場合には（２１１７の結果が「Ｎ」）、送信待ちの排出指令
を次回の送信タイミングに持ち越し（２１１８）、排出指令に関する送信を許可状態に設
定し（２１２１）、呼び出し元に戻る。

遊技制御装置１００は、送信バッファに空きがある場合には（２１１７の結果が「Ｙ」
）、送信待ちの排出指令を送信データレジスタに格納する（２１１９）。そして、送信バ
ッファの空きが無くなるか、すべての排出指令が送信データレジスタに格納されるまで、
ステップ２１１７から２１２０までの処理を継続する（２１２０）。最後に、排出指令に
関する送信を許可状態に設定し（２１２１）、呼び出し元に戻る。

以上のように、本実施形態では、コマンド送信処理において排出指令を払出制御装置２
１０に送信する場合に賞球排出指令を、その他の排出指令（エラー発生／解除の指令）よ
りも優先して送信することによって、賞球排出対象の複数のスイッチが、同一のタイマ割
込周期内で同時にオンした場合であっても、確実に賞球を排出させるように構成されてい
る。

このように、演出指令や賞球排出指令などの制御指令を内容に応じて優先して送信して
遊技が円滑に進行するように制御し、さらに、優先されなかった制御指令については次回
割込発生時に送信することによって、送信漏れのない正確な指令送信を実現することが可
能となる。

図２２は、本発明の実施の形態の電源投入時の遊技制御装置１００、払出制御装置２１
０、及び演出制御装置１５０が行う処理、並びに、遊技制御装置１００に備わるシリアル
送信回路６１５の状態のタイミングチャートである。

リセット信号が払出制御装置２１０に接続されるシリアル送信回路６１５Ｂ及び演出制
御装置１５０に接続されるシリアル送信回路６１５Ａに伝達されると、図１４に示すステ
ップ１４０２の処理により、各シリアル送信回路６１５が不定状態（２２０１）から初期
状態（２２０２）に移行する。

この不定状態では、シリアル送信回路６１５（シリアル送信回路６１５Ａ、６１５Ｂ）
から出力される信号線のレベルは、ハイレベルであるのかロウレベルであるのか保証され
ない状態である。一方、シリアル送信回路６１５がリセット信号により初期化されて初期
状態に遷移すると、シリアル送信回路６１５Ｂからの出力信号はオフを示すレベルに確定
される。

シリアル送信回路６１５の初期状態は、遊技制御装置１００が図１５に示すステップ１
５１１の処理で初期化指令を送信するために、初期化指令が各シリアル送信回路６１５に
設定されるまで（２２０３）継続する。

一方、遊技制御装置１００のセキュリティ回路６３０にリセット信号が伝達されると、
図１４に示すステップ１４０４の処理で自己診断処理を実行し、ステップ１４０５の処理
でセキュリティチェック処理を実行する（２２０４）。セキュリティチェック処理の実行
後にＣＰＵ１０２が起動し、ＣＰＵ１０２によって遊技制御装置メイン処理（図１５及び
図１６）が実行される。

ＣＰＵ１０２は、ディレイ処理の実行（２２０６）前に１回目のＲＡＭクリア信号の取
り込み（２２０５）と、ディレイ処理の実行後に２回目のＲＡＭクリア信号の取り込み（
２２０７）と、を行う。言い換えると、１回目のＲＡＭクリア信号取り込み（２２０５）
と２回目のＲＡＭクリア信号取り込み（２２０７）とは、ディレイ処理（２２０６）を挟
んで実行される。

このように、２２０５及び２２０７の各時点で実行されるＲＡＭクリア信号取り込みの
間に、ディレイ処理を実行するので、ディレイ処理の間に、１回目のＲＡＭクリア信号取
り込みで取り込んだチャタリング除去等を行うことができる。

ディレイ処理（２２０６）で処理を待機させた後に、図１５に示すステップ１５１６及
び１５１０の処理でＲＡＭ１０４の初期化処理を行い（２２０８）、ステップ１５１１の
処理で初期化指令を送信してから、通常の遊技制御を行う（２２０９）。

なお、通常の遊技制御を実行すると、遊技状態に応じて、払出制御指令を払出制御装置
２１０に送信するために、払出制御指令が払出制御装置２１０に接続されるシリアル送信
回路６１５Ｂに設定される（２２１０）。また、通常の遊技制御の実行中には、遊技状態
に応じて、演出制御指令を演出制御装置１５０に送信するために、演出制御指令が演出制
御装置１５０に接続されるシリアル送信回路６１５Ａに設定される（２２１１）。

一方で、払出制御装置２１０のセキュリティ回路にリセット信号が伝達されると、払出
制御装置２１０のセキュリティ回路は、図１４に示すステップ１４１４の処理で自己診断
処理を実行し、ステップ１４１５の処理でセキュリティチェック処理を実行する（２２１
２）。セキュリティチェック処理の実行後にＣＰＵ２１２が起動し、ＣＰＵ２１２によっ
て、図１４のステップ１４１６の処理で電源投入時の初期化処理を実行する（２２１３）
。払出制御装置２１０の初期化処理が実行されると、払出制御装置２１０のシリアル受信
回路６２５を、遊技制御装置１００からの指令を受信可能な状態にする（２２１４）。

また、演出制御装置１５０にリセット信号が伝達されると、演出制御装置１５０は、図
１４のステップ１４２３の処理で電源投入時の初期化処理を実行する（２２１５）。演出
制御装置１５０の初期化処理が実行されると、演出制御装置１５０のシリアル受信回路６
２５を、遊技制御装置１００からの指令を受信可能な状態にする（２２１６）。

遊技制御装置１００は、ディレイ処理を実行することで、ＲＡＭ１０４の初期化処理の
実行開始のタイミングを遅延させている。言い換えると、ディレイ処理によって、演出制
御装置１５０や払出制御装置２１０へ初期化指令を送信するタイミングを遅延させている
。

このため、ディレイ処理によって、払出制御装置２１０に接続されるシリアル送信回路
６１５Ｂ及び演出制御装置１５０に接続されるシリアル送信回路６１５Ａが初期状態を維
持する時間を十分に確保し、その間に、払出制御装置２１０及び演出制御装置１５０は、
初期化処理を実行し、自身のシリアル受信回路６２５を介して遊技制御装置１００からの
指令を受信可能な状態にすることができる。

したがって、ディレイ処理を設けることで、図１５のように、リセット信号が、遊技制
御装置１００、払出制御装置２１０及び演出制御装置１５０に同時に伝達される構成の遊
技機であっても、ハードウェア等で構成した遅延回路を設けることなく、各制御装置が起
動を開始するタイミングを適切に設定することができる。

よって、図２２のように、まず、払出制御装置２１０に接続されるシリアル送信回路６
１５Ｂ及び演出制御装置１５０に接続されるシリアル送信回路６１５Ａが初期状態に維持
され、その状態で、払出制御装置２１０及び演出制御装置１５０のシリアル受信回路６２
５が指令受信可能状態になり、次いで、払出制御装置２１０及び演出制御装置１５０に初
期化指令を送信させることを確実に実行できるようになる。

仮に、遊技機１への電源投入直後において、遊技制御装置１００の払出制御装置２１０
に接続されるシリアル送信回路６１５Ｂ及び演出制御装置１５０に接続されるシリアル送
信回路６１５Ａが初期状態に維持される以前に、払出制御装置２１０若しくは演出制御装
置１５０のシリアル受信回路６２５が指令受信可能状態になると、払出制御装置２１０に
接続されるシリアル送信回路６１５Ｂ及び演出制御装置１５０に接続されるシリアル送信
回路６１５Ａから出力される信号レベルが不安定であるから、払出制御装置２１０若しく
は演出制御装置１５０にてこの不安定な信号レベルの情報を、正規な信号であると誤って
受信するおそれがあり、誤作動を引き起こす可能性がある。

また、払出制御装置２１０若しくは演出制御装置１５０のシリアル受信回路６２５が指
令受信可能状態になる前に、遊技制御装置１００から、払出制御装置２１０若しくは演出
制御装置１５０へ初期化指令を送信してしまうと、払出制御装置２１０や演出制御装置１
５０で初期化指令を受信できなくなり、誤作動を引き起こす可能性がある。

特に、本実施形態の遊技機のように、遊技制御装置１００から払出制御装置２１０へ単
方向で指令を送信する構成や、遊技制御装置１００から演出制御装置１５０へ単方向で指
令を送信する構成の場合には、指令された情報が正しく送信されているか否かを確認する
ことが困難であるため、初期化時に処理を遅延させることが有効である。

また、図２２では、ＲＡＭクリア信号の取り込みが２回である例を示したが、複数回で
あればよい。この複数回の間にディレイ処理を実行することによって、ディレイ処理実行
直前のＲＡＭクリア信号取り込みのチャタリング除去等にかかる時間をディレイ処理によ
る遅延時間と重複させることができるので、処理を効率化させることができる。

図２３は、本発明の実施の形態の遊技制御装置１００から払出制御装置２１０に送信さ
れる排出指令の一例を示す図である。

払出制御装置２１０に送信される排出指令は、払出制御装置２１０を初期化する指令（
初期化指令信号）と、賞球を排出する指令（排出指令信号）と、エラーの発生及び解除を
通知する指令（エラー通知信号）があり、モード部及びアクション部からなる共通のフォ
ーマットで送信される。

まず、初期化指令信号について説明すると、初期化指令信号は、モード部が「４０Ｈ」
であり、アクション部は「００Ｈ〜７ＦＨ」のいずれかの値となる。初期化指令信号のア
クション部は、払出制御装置２１０に設定されている認証コードに対応する値（「００Ｈ
〜７ＦＨ」のいずれかの値）となる。この払出制御装置２１０に設定されている認証コー
ドに対応する値は、例えば、ＲＡＭ１０４に設定されているものとする。

初期化指令信号の出力時期は、遊技制御装置１００に電源投入時であり、具体的には、
図１５に示すステップ１５１１の処理である。

次に、排出指令信号について説明する。払出制御装置２１０によって払い出される遊技
媒体の個数に対応して、１５個の排出指令信号が用意されている。

排出指令信号のモード部は「２１Ｈ〜２ＦＨ」である。なお、このモード部の二桁目は
、排出指令信号が払い出しを指令する遊技媒体の個数と一致する。また、排出指令信号の
アクション部は「５ＥＨ〜５０Ｈ」となる。このアクション部は、モード部の値の負論理
となっている。

例えば、１個の遊技媒体の払い出しを指令する排出指令信号のモード部は「２１Ｈ」で
あり、アクション部は「５ＥＨ」である。

なお、排出指令信号の出力時期は、一般入賞口３２、始動入賞口３４、特別変動入賞装
置（大入賞口）３６に遊技球が入賞したタイミングで出力される。

また、払出制御装置２１０は、排出指令信号を受信すると、受信した排出指令信号のモ
ード部の負論理となる値が、アクション部の負論理となる値と一致しなければ、受信した
排出指令信号に対応する個数の遊技媒体の払い出しを許可しない。

最後に、エラー通知信号について説明する。排出指令がエラー発生通知の場合には、モ
ード部にエラーが発生したことを示す「８０Ｈ」が設定される。また、エラー通知信号の
アクション部は、発生したエラーの種類に対応する値（「００Ｈ〜７ＦＨ」のいずれかの
値）が設定される。

排出指令がエラー解除通知の場合には、モード部にエラーが解除されたことを示す「９
０Ｈ」が設定される。また、エラー解除信号のアクション部は、エラー通知信号の場合と
同様に、発生したエラーの種類に対応する値（「００Ｈ〜７ＦＨ」のいずれかの値）が設
定される。

図２４は、本発明の実施の形態のスイッチの立ち上がりを検出する手順を示すタイムチ
ャートである。なお、図中のｆは割込周期であり、割込周期の先頭でタイマ割込が発生す
る。また、ｄは遅延時間を示す。スイッチの立ち上がり、すなわち、スイッチがオンにな
ったか否かの判定は、図１９に示したタイマ割込処理のステップ１９１２の入出力処理で
行われる。なお、以下に示す、第１物理レベル、第２物理レベル、論理レベル、立上り情
報は、タイマ割込が発生する毎に更新され、遊技機に備えられたスイッチ毎に整理されて
ＳＷ制御領域（図２１で前述）に記憶される。

まず、スイッチの立ち上がり時（２４０１）及び立ち下がり時（２４０２）について説
明する。ＣＰＵ１０２は、タイマ割込発生時の入出力処理（図１９のステップ１９１２）
において、スイッチの検出信号のレベルが第１物理レベルと相違すると（ローレベルから
ハイレベル、又は、ハイレベルからローレベルに変化）、第１物理レベルを検出信号のレ
ベルに新たに設定する。そして、所定の遅延時間が経過した後、スイッチの検出信号が第
２物理レベルと相違する場合には、第２物理レベルを検出信号のレベルに設定する。なお
、第１物理レベルと第２物理レベルとは、検出タイミングが異なるだけである。

このとき、第１物理レベルと、第２物理レベルとが一致していれば、検出信号が変化し
たものと判断し、論理レベルに当該レベルを設定する。そして、論理レベルがローレベル
からハイレベルに変化した場合には、次のタイマ割込発生から遅延時間が経過するまで、
立ち上がり情報をオンに設定する。すなわち、立ち上がり情報をオンに設定した後、次の
タイマ割込発生でオフに設定する。

また、本発明の実施の形態では、第１物理レベルと第２物理レベルの信号レベルが相違
する場合、すなわち、２４０３に示すように、第１物理レベル検出時と、第２物理レベル
検出時とで、スイッチの検出信号のレベルが相違する場合には、ノイズが発生したものと
して、論理レベルを変更しないように構成されている。このように構成することによって
、ノイズ発生時に誤って立上り情報がオンに設定されることを防ぎ、後述するように、賞
球排出指令が誤って払出制御装置２１０に送信されることを防ぐことができる。

また、本発明の実施の形態では、図２４のタイミングチャートに示した立上り情報がオ
ンの状態で、タイマ割込が発生した場合に遊技制御装置１００から払出制御装置２１０に
賞球排出指令が送信される。また、賞球排出指令は、入賞スイッチ（払出球検出ＳＷ１１
２）ごとに定義される。なお、本発明の実施の形態では、払出球検出ＳＷ１１２が１６個
備えられている。

このとき、１回のタイマ割込周期内での送信ですべての賞球排出指令が送信されないと
、次回送信時まで賞球排出指令を保持していなければならならず、送信できない賞球排出
指令を保持するための記憶領域（例えば、前述したＳＷ制御領域）を必要としてしまう。
また、この記憶領域に送信されていない賞球排出指令を退避させる処理も必要となってし
まう。

例えば、賞球排出対象のスイッチが５個であり、賞球排出指令のサイズが２バイトであ
るならば、払出制御装置２１０に指令を送信するためのバッファ（送信データレジスタ６
３５）に格納できるデータの最大バイト数を１０バイトとしておけば、同一タイマ割込周
期内で賞球排出対象の全てのスイッチが同時にオンしたとしても、全ての賞球排出指令を
バッファに取り込むことが出来る。しかしながら、賞球排出対象のスイッチが５個を超え
た場合には、バッファにはより多くの容量を必要とすることになる。

本発明の実施の形態では、送信バッファの容量を３２バイトに設定しているので、賞球
排出対象のスイッチが１６個以下であれば、１回の割り込み発生時にすべての賞球排出指
令を遊技制御装置１００から払出制御装置２１０に送信できるように構成されている。し
たがって、送信されなかった賞球排出指令を保持するための記憶領域を必要とせず、また
、送信されていない賞球排出指令を退避させる処理も不要となるため、必要な記憶容量を
削減し、遊技制御装置１００の制御プログラムを簡略化することができる。

図２５は、本発明の実施の形態の遊技制御装置１００から演出制御装置１５０に送信さ
れる演出制御指令の一例を示す図である。

演出制御装置１５０に送信される信号は、初期化指令信号と通常時の指令信号である演
出指令信号とがあり、これらのモード部及びアクション部によって構成される共通のフォ
ーマットで送信される。

まず、初期化指令信号について説明する。

初期化指令信号には、ＲＡＭ１０４のすべての領域が初期化されたか否かを示す電源投
入通知信号と、遊技機１のシリーズを特定するためのシリーズ特定信号とが含まれる。ま
た、直前の電源遮断時における遊技機１の遊技状態（低確率状態、高確率状態、入賞抑制
状態、入賞促進状態）を通知する信号や直前の電源遮断時における特別図柄入賞記憶の数
を通知する信号も初期化指令信号に含まれる。

図２５に示すように、ＲＡＭ１０４のすべての領域が初期化されたことを示す電源投入
信号のモード部は「１０Ｈ」であり、アクション部は「０１Ｈ」である。ＲＡＭ１０４の
すべての領域が初期化されたこととは、図１５に示すステップ１５１０の処理が実行され
たことである。

一方、ＲＡＭ１０４のすべての領域が初期化されていないこと、つまり、ＲＡＭ１０４
の一部の領域が初期化されたことを示す電源投入信号のモード部は「１０Ｈ」であり、ア
クション部は「０２Ｈ」である。ＲＡＭ１０４のすべての領域が初期化されていないこと
、つまり、ＲＡＭ１０４の一部の領域が初期化されたこととは、図１５に示すステップ１
５１６の処理が実行されたことである。

したがって、図１５に示すステップ１５１０の処理が実行された場合には、ステップ１
５１１の処理で、モード部が「１０Ｈ」でアクション部が「０１Ｈ」である初期化指令信
号が送信される。図１５に示すステップ１５１６の処理が実行された場合には、ステップ
１５１１の処理で、モード部が「１０Ｈ」でアクション部が「０２Ｈ」である初期化指令
信号が送信される。

演出制御装置１５０は、ＲＡＭ１０４のすべての領域が初期化されたことを示す電源投
入信号を受信すると、ＲＡＭ１０４のすべての領域が初期化されたことを表示装置８に表
示する。

また、演出制御装置１５０は、ＲＡＭ１０４のすべての領域が初期化されていないこと
を示す電源投入信号を受信すると、ＲＡＭ１０４のすべての領域が初期化されていないこ
とを表示装置８に表示する。

また、シリーズ機特定信号のモード部は「１１Ｈ」であり、アクション部は「０１Ｈ〜
７ＦＨ」である。アクション部は、遊技機１のシリーズに対応する「０１Ｈ」〜「７ＦＨ
」のいずれかの値である。なお、遊技機１のシリーズに対応する値は、ＲＯＭ１０３に設
定されている。

また、遊技状態（低確率状態、高確率状態、入賞抑制状態、入賞促進状態）を通知する
信号は、モード部が「２０Ｈ」となっており、アクション部には、直前の電源遮断時にお
ける遊技状態別に対応付けられた値が格納される。例えば、低確率状態であればアクショ
ン部は「０１Ｈ」であり、高確率状態であればアクション部は「０２Ｈ」となる。演出制
御装置１５０は、遊技状態を通知する信号を受信すると、遊技状態を報知するための演出
を行う。

また、特別図柄入賞記憶の数を通知する信号は、モード部が「３０Ｈ」となっており、
アクション部は「００Ｈ〜０４Ｈ」のいずれかの値である。アクション部は、直前の電源
遮断時における始動記憶数（０〜４）に対応した値である。演出制御装置１５０は、始動
記憶数演出指令信号を受信すると、表示装置８の図示しない飾り始動記憶数表示部に、受
信した始動記憶数演出指令信号に対応する始動記憶数を表示する。

これらのシリーズ機特定信号、遊技状態を通知する信号、及び特別図柄入賞記憶の数を
通知する信号の出力時期は、電源投入時であり、図１５に示すステップ１５１１の処理で
送信される。なお、これらの各信号と電源投入通知信号の出力順序は、いずれが先であっ
ても後であってもよい。さらに、電源投入時に、遊技制御装置１００から演出制御装置１
５０へ通知すべき情報が他にもあれば、初期化指令信号として一緒に送信してもよい。

次に、各演出指令信号について説明する。

まず、表示装置８で実行される変動表示ゲームにおいて図柄の変動開始を指示する変動
開始演出指令信号について説明する。

変動開始演出指令信号のモード部は「４０Ｈ」であり、アクション部は「０１Ｈ〜７Ｆ
Ｈ」のいずれかの値である。アクション部は、図柄の変動表示を開始してから停止するま
での変動時間に対応する値である。

演出制御装置１５０は、変動開始演出指令信号を受信すると、表示装置８において図柄
の変動表示を開始し、変動表示ゲームを開始する。

変動開始演出指令信号は、表示装置８において変動表示ゲームの図柄の変動表示を開始
するタイミングで送信する。具体的には、表示装置８で変動表示ゲームが終了した場合に
始動記憶がある場合、又は表示装置８で変動表示ゲームが実行されていない場合に始動入
賞口３４に遊技球が入賞した場合である。

表示装置８における変動表示ゲームにおける停止図柄を特定する停止図柄演出指令信号
について説明する。

停止図柄演出指令信号のモード部は「４１Ｈ」であり、アクション部は「０１Ｈ〜７Ｆ
Ｈ」のいずれかの値である。アクション部は、停止図柄に対応する値である。

演出制御装置１５０は、停止図柄演出指令信号を受信すると、受信した停止図柄演出指
令信号に基づいて、表示装置８における変動表示ゲームの停止図柄を特定する。

停止図柄演出指令信号は、表示装置８の変動表示ゲームの変動表示を開始するときであ
って、変動開始演出指令信号の送信が完了した直後に送信される。

変動時間が経過し、変動表示中の図柄を停止するための停止通知演出指令信号について
説明する。

停止通知演出指令信号のモード部は「５０Ｈ」であり、アクション部は「０１Ｈ」であ
る。

演出制御装置１５０は、停止通知演出指令信号を受信すると、表示装置８で変動表示し
ている図柄を停止させる。

停止通知演出指令信号は、変動時間が経過したタイミングで送信される。

続いて、特別遊技状態発生中に送信される大当り関連演出指令信号について説明する。

大当り関連演出指令信号のモード部は「６０Ｈ」であり、アクション部は「０１Ｈ〜７
ＦＨ」のいずれかの値である。アクション部は、特別遊技状態の進行状況に応じた値であ
る。

演出制御装置１５０は、大当り関連演出指令信号を受信すると、受信した大当り関連演
出指令信号に基づいて、特別遊技状態に関連する演出を行う。

遊技機１においてエラーが発生した場合にエラーの発生を報知するためのエラー関連演
出指令信号について説明する。

エラー関連演出指令信号のモード部は「７０Ｈ」であり、アクション部は「０１Ｈ〜７
ＦＨ」のいずれかの値である。アクション部は発生したエラーに対応した値である。

演出制御装置１５０は、エラー関連演出指令信号を受信すると、エラー関連演出指令信
号に基づいて、発生したエラーを報知するための演出を行う。

エラー関連演出指令信号は、遊技制御装置１００がエラーを検出したタイミングで送信
される。

なお、前述の遊技状態を通知する信号（モード部＝「２０Ｈ」）は、電源投入時だけで
なく、通常の遊技中において遊技状態が変化した場合にも送信される。例えば、遊技中に
おいて低確率状態が発生したときに、モード部＝「２０Ｈ」かつアクション部＝「０１Ｈ
」の信号が送信され、遊技中において、高確率状態が発生したときに、モード部＝「２０
Ｈ」かつアクション部＝「０２Ｈ」の信号が送信される。

また、前述の特別図柄入賞記憶の数を通知する信号（モード部＝「３０Ｈ」）は、電源
投入時だけでなく、通常の遊技中において始動入賞口３４に遊技球が入賞して始動記憶数
が増加した場合にも、指令信号が送信される。例えば、遊技中において始動入賞口３４に
遊技球が入賞して始動記憶数が「３」に変化したときには、モード部＝「３０Ｈ」かつア
クション部＝「０３Ｈ」の信号が送信される。

したがって、これらの遊技状態を通知する信号、及び特別図柄入賞記憶の数を通知する
信号は、演出指令信号としても機能することになる。

なお、前述したように、これらの信号のうち、変動開始演出指令信号は、他の信号より
も優先して演出制御装置１５０へのデータ送信を行うためのバッファ（送信データレジス
タ６３５）に取り込まれる。これにより、遊技制御装置１００における変動表示ゲームの
進行状態と、演出制御装置１５０における変動表示ゲームの進行状態との時間差を常に固
定させる。

図２６は、本発明の実施の形態の遊技制御装置１００から演出制御装置１５０に送信さ
れる送信データの構成を示す説明図である。図２６（ａ）は送信データの概略構成を示し
、図２６（ｂ）は送信データの詳細構成を示している。

図２６（ａ）に示すように、１組の制御指令データは、コマンドの分類を識別するため
のモードデータＤＣｍと、実行されるコマンドの内容（機能）を示すアクションデータＤ
Ｃａで構成される。

また、本実施形態では、送信バッファに設定されたすべての制御指令データ（最大３２
バイト）を１回の割込周期ですべて送信可能となるようにデータの送信速度が設定されて
いる。したがって、遊技制御装置１００の制御プログラムを複雑化させずに、演出制御装
置１５０への指令送信を一時的に中断するなどの処理を必要とせず、また、指令送信の遅
れなどによって、遊技制御装置１００と演出制御装置１５０の各制御の進行状態がずれな
いようにすることが可能となる。

また、図２６（ｂ）に示すように、１組の制御指令データを構成するモードデータＤＣ
ｍ及びアクションデータＤＣａは、８ビットのコマンドデータに、１フレームの開始であ
ることを示すスタートビット、１ビットのパリティデータ、１フレームの終わりであるこ
とを示すストップビットが付加され、１フレームを処理単位として送信される。従って、
この１フレームの時間が、１バイトあたりのデータ送信時間（送信バッファに格納された
制御指令データを１バイト送信するために必要な時間）となる。

すなわち、本実施形態では、非同期方式（調歩同期式）によるシリアル通信を利用して
制御指令データを送信する。

演出制御装置１５０は、受信した１組の制御指令データ（モードデータＤＣｍ＋アクシ
ョンデータＤＣａ）を解析し、表示装置８、音回路１５６、装飾制御装置等を制御するた
めの制御データを生成する。

本実施形態では、１回の割り込み処理で生成された一連の制御指令データを送信すると
きに、全ての制御指令データを、タイマ割込周期内で一時に送信するようにしている。す
なわち、一連の制御指令データを全て送信データレジスタ６３５に格納した後で、シリア
ル送信回路６１５を送信許可状態として（送信制御レジスタ６３２の送信イネーブルを送
信許可に設定）送信を開始する。

従属制御装置としての演出制御装置１５０は、連続して受信したデータを、一連の制御
指令データとして認識する。そして、この一連の制御指令データを処理単位として演出装
置（例えば、表示装置８）を制御する。

これにより、演出制御装置１５０は、タイマ割り込み処理毎に生成された一連の制御指
令データを特定でき、１回のタイマ割り込み処理で生成された一連の制御指令データを処
理単位として演出装置を制御するので、一連の制御指令データに基づく演出を連続して（
タイムラグなく）実行することができる。

なお、本発明の実施の形態のおいては、遊技制御装置１００から払出制御装置２１０に
向かう一方向にのみ制御指令データを送信する構成としているので、指令送信を行うため
のハードウエアが簡素化されるという利点がある反面、制御指令データが遊技制御装置１
００から払出制御装置２１０へ正確に伝達されていることを確認できる構成ではないこと
も事実である。

そこで、遊技制御装置１００から払出制御装置２１０に制御指令データが正しく送信さ
れ、払出制御装置２１０によって賞球排出が行われたことを遊技制御装置１００にて確認
できるような構成の遊技機を、変形例として考えることにする。

図２７は、本発明の実施の形態の変形例の賞球排出監視メモリの一例を示す図である。
この遊技機では、払出制御装置２１０から遊技制御装置１００へ向けて、賞球排出が行わ
れたことを応答するための通信構成が備えられているものとする。

賞球排出監視メモリは、遊技制御装置１００から払出制御装置２１０に送信された排出
命令を記録する記憶領域であり、遊技制御装置１００の遊技用マイコン１０１のＲＡＭ１
０４に領域が確保される。なお、払出制御装置２１０の遊技用マイコン２１１のＲＡＭ２
１４にも賞球排出監視メモリを保持し、排出指令を受信するたびに対応する領域に格納さ
れた情報を更新する。なお、本発明の実施の形態では、賞球（入賞ＳＷ）の種類ごとに２
バイトの領域が確保されている。

このとき、遊技制御装置１００と払出制御装置２１０との間で双方向通信が可能となっ
ており、遊技制御装置１００から所定数（１〜１５）の賞球を排出する指令が送信される
と、対応する領域に格納された値がインクリメントされる。払出制御装置２１０で賞球の
排出が完了すると、払出制御装置２１０から完了通知が遊技制御装置１００に送信される
。遊技制御装置１００は、排出完了通知を受信すると、賞球排出監視メモリ内の対応する
領域に格納された値をデクリメントする。すなわち、賞球排出監視メモリには賞球の排出
が完了していない排出指令が記憶される。

遊技制御装置１００は、停電が発生すると、ＲＡＭ１０４に記憶された情報がバックア
ップされるように構成されている。また、払出制御装置２１０のＲＡＭ２１４の内容は停
電発生時にバックアップされない。したがって、賞球を排出するタイミングで停電が発生
した場合に、賞球排出監視メモリに記憶された情報に基づいて払出制御装置２１０に排出
指令を再送することが可能となり、停電発生時であっても正しく賞球（賞価値）を遊技者
に付与することが可能となる。

図２８は、本発明の実施の形態の遊技装置の変形例を示すブロック図である。

図２８に示す遊技装置６の変形例では、払出制御装置２１０に接続されるシリアル送信
回路６１５Ｂには、払出制御装置２１０の他に外部情報端子１０８にも接続される。この
とき、払出制御装置２１０及び外部情報端子１０８に接続される接続線上にそれぞれスリ
ーステートバッファが備えられており、遊技用マイコン１０１によって接続先が制御され
る。例えば、払出制御装置２１０に信号を送らない場合に、外部情報端子１０８に信号を
出力するようにしてもよい。

図２８に示すように遊技装置を構成することによって、遊技制御装置１００から指令を
送信する従属制御装置の数がシリアル送信回路６１５よりも多い場合であっても、送信先
を切り替えることによってすべての従属制御装置に指令を送信することが可能となる。

以上より、本発明の実施の形態によれば、遊技制御装置１００への電源投入時において
、正当性が判定されるＲＡＭ１０４の記憶領域を使用せずにレジスタを使用してディレイ
処理を行うので、遊技制御装置１００の制御指令出力手段であるシリアル送信回路６１５
が初期状態で維持されている時間を延長することが可能となる。そして、延長時間期間中
に従属制御装置（演出制御装置１５０、払出制御装置２１０）の制御指令入力手段である
シリアル受信回路６２５が遊技制御装置１００からの指令を受信可能な状態に移行するこ
とができる。したがって、遊技用装置起動時に、遊技制御装置１００から従属制御装置に
安定して指令を送信することが可能となる。

なお、本発明の実施の形態では、シリアル通信を行うために、制御指令出力手段として
シリアル送信回路６１５を用い、制御指令入力手段としてシリアル受信回路６２５を用い
ているが、別のものを用いても良い。例えば、遊技制御装置１００から従属制御装置（演
出制御装置１５０、払出制御装置２１０）に、パラレル通信を用いて制御指令データを行
うように構成してもよい。この場合、制御指令出力手段をフリップフロップ回路を用いた
出力ポートにより構成し、制御指令入力手段をスリーステートバッファ回路を用いた入力
ポートにより構成しても良い。

本発明の実施の形態によれば、1バイトあたりのデータ送信時間（Ｔｂ）が、タイマ割
込信号の発生間隔となる時間値（Ｆ）を、格納手段（送信データレジスタ６３５）の上限
バイト数（Ｂ）で除して算出される時間（Ｆ／Ｂ）よりも短くなるように（つまり、Ｆ／
Ｂ＞Ｔｂとなるように）、従属制御装置に送信されるデータの送信速度を設定しているた
め、次回のタイマ割込信号の発生タイミングのときには、格納手段に格納された制御指令
データがすべてが送信されていることになり、制御指令データを分割しなくても高速な通
信が可能となる。

さらに、本発明の実施の形態によれば、ソフトウェアを用いて所定時間のタイマ計時を
行うことによってディレイ処理を実行するため、遊技機が起動した際の、遊技制御装置と
従属制御装置との開始タイミングの調整を行う際に、ハードウェアを用いる場合よりもコ
ストを削減することが可能となる。また、タイマ計時（ディレイ処理）は正当性判定の記
憶領域を用いずに行うので、正当性判定の処理も正確に行うことが可能となる。

その結果、従属制御装置に送信されるデータの送信速度の高速化のみならず、データの
送信開始タイミングをも正確に制御することが可能となる。

本発明の実施の形態によれば、スタック領域を用いた処理を行うことによって、処理プ
ログラムが共通化されるので、プログラム容量を削減することができる。また、スタック
領域に記憶されているデータの正当性は判定されないので、正当性判定の領域のデータを
更新してしまうことを防止できる。

本発明の実施の形態によれば、正当性判定を行うまでの間は、必要に応じて書込規制状
態にすることができるので、記憶手段へ不用意な書き込みがなされることを防止できる。
また、タイマ計時中に、記憶手段へ不用意な書き込みをすることを防止できる。

なお、今回開示した実施の形態は、全ての点で例示であって制限的なものではない。ま
た、本発明の範囲は前述した発明の説明ではなくて特許請求の範囲によって示され、特許
請求の範囲と均等の意味及び内容の範囲での全ての変更が含まれることが意図される。

以上のように、本発明は、遊技制御装置と遊技制御装置からの指令により制御を行う従
属制御装置とを備える遊技機に適用可能である。

１ 遊技機
２ 本体枠（外枠）
３ 前面枠
５ 遊技盤
６ 遊技装置
８ 表示装置
３１ 普通図柄始動ゲート
３３ 普通変動入賞装置
３４ 始動入賞口
３６ 特別変動入賞装置（大入賞口）
３８ 大入賞口ソレノイド
４５ 図柄表示ユニット
５１ 遊技領域
９０ 普電ソレノイド
１００ 遊技制御装置（遊技制御手段）
１０１ 遊技用マイコン（演算処理手段）
１０７ 検査装置接続端子
１０８ 外部情報端子
１２０ 特図表示器
１２１ 普図表示器
１５０ 演出制御装置（表示制御装置）
１５１ 遊技用マイコン
１５２ ＣＰＵ
１５３ ＲＯＭ
１５４ ＲＡＭ
１６０ 電源装置
１６１ バックアップ電源
１６２ ＲＡＭクリアスイッチ
２１０ 払出制御装置（付与制御装置）
２１１ 遊技用マイコン
２１７ 検査装置接続端子
６００ 遊技用演算処理装置（アミューズチップ）
６００Ａ 遊技領域部
６００Ｂ 情報領域部
６０１ ＣＰＵコア
６０２ ユーザプログラムＲＯＭ
６０３ ＨＷパラメータＲＯＭ
６０４ ユーザワークＲＡＭ
６０５ ミラードＲＡＭ
６０９ クロック生成回路
６１０Ａ 割込制御回路
６１０Ｂ リセット回路（初期化手段）
６１５ シリアル送信回路（送信手段）
６２５ シリアル受信回路
６２９ 分周回路
６３０ セキュリティ回路
６３１ 送信データステータスレジスタ
６３２ 送信制御レジスタ
６３３ 送信シリアルチャンネル設定レジスタ
６３４ ボーレート生成回路（送信速度設定手段）
６３５ 送信データレジスタ（格納手段）
６３５Ａ 送信データバッファレジスタ
６３５Ｂ 送信データシフトレジスタ
６４０ ＲＡＭアクセス規制回路（更新規制手段）
６４１ フリップフロップ回路
６４２ ＯＲゲート回路
７０１ 第１停電復旧領域
７０２ ワークエリア
７０３ 第２停電復旧領域
７０４ チェックサム領域
７０５ 使用禁止領域
７０６ スタック領域

本発明は、遊技制御を行う遊技制御手段を備える遊技機に関する。

従来、表示装置において変動表示ゲームを実行し、当該変動表示ゲームの結果に応じて遊技者に遊技価値を付与する遊技機（例えば、パチンコ機）がある。このような遊技機では、遊技制御手段によって更新される情報を記憶可能なＲＡＭを備え、ＲＡＭ初期化スイッチが操作された場合に初期化を行うようにしている。

しかしながら、特許文献１に開示された遊技機では、ＲＡＭ初期化スイッチが操作されたか否かの判定を正確にできない虞があった。

本発明は、ＲＡＭ初期化スイッチが操作されたか否かの判定をより正確にすることが可能な遊技機を提供することを目的とする。

本発明の代表的な一形態では、遊技制御を行う遊技制御手段と、前記遊技制御手段によって更新される情報が記憶され、停電が発生したとしても記憶された情報の記憶保持が可能な保持記憶手段と、を備え、前記遊技制御手段は、前記保持記憶手段の初期化を指示するための初期化指示の読み込みを複数回行い、前記複数回のすべての読み込みで、前記保持記憶手段の初期化を指示したことを示す初期化指示を受け付けたと判定された場合に、前記保持記憶手段を初期化するようにしたことを特徴とする。

本発明の一形態によれば、ＲＡＭ初期化スイッチが操作されたか否かの判定をより正確にすることが可能となる。

そして、遊技制御装置１００は、ステップ１５０４の処理でレジスタに記憶されたＲＡＭクリアＳＷ信号の状態とステップ１５０６の処理でレジスタに記憶されたＲＡＭクリアＳＷ信号の状態とを比較して、どちらのＲＡＭクリアＳＷ信号の状態も、ＲＡＭクリアＳＷ１６２が操作されたことを示しているか否かを判定する（１５０９）。

Claims (7)

1. 遊技を統括的に制御する遊技制御装置と、該遊技制御装置からの制御指令データに基づ
   いて演出装置を制御する演出制御装置と、を備えた遊技機において、
   前記遊技制御装置は、
   前記演出制御装置に送信する制御指令データを所定の上限バイト数を限度に格納する格
   納手段と、
   前記格納された制御指令データを前記演出制御装置に１ビットずつ順次送信する送信手
   段と、
   前記送信手段により送信されるデータの送信速度を設定する送信速度設定手段と、
   所定の割込信号を周期的に発生させる割込信号発生手段と、
   前記割込信号の発生タイミングで、遊技制御を行う遊技制御手段と、
   を備えるとともに、
   前記送信速度設定手段は、前記送信手段による１バイトあたりのデータ送信時間が、前
   記割込信号の発生間隔となる時間値を前記上限バイト数で除して算出される時間よりも短
   くなるように、送信速度を設定することを特徴とする遊技機。
2. 前記遊技制御装置は、
   所定の起動信号に対応して前記送信手段を初期状態にする初期化手段と、
   遊技制御プログラムにより所要の演算処理を行う演算処理手段と、
   前記演算処理手段によって更新される情報が記憶され、当該遊技機への電源供給が停止
   しても前記記憶された情報の記憶保持が可能な記憶手段と、
   前記起動信号が出力された後に、前記記憶手段に記憶保持された情報の正当性を判定す
   る正当性判定手段と、
   前記送信手段を前記初期状態のまま所定時間維持するための維持タイマを計時するタイ
   マ計時手段と、を備え、
   前記演出制御装置は、前記送信手段が前記初期状態を維持している間に起動し、該送信
   手段からの制御指令データを受信可能な指令受信可能状態となるとともに、
   前記タイマ計時手段は、前記正当性判定手段によって正当性が判定される前記記憶手段
   に記憶された情報を更新することなく、前記維持タイマを計時することを特徴とする請求
   項１に記載の遊技機。
3. 前記遊技制御装置には、更新可能な情報が記憶され、かつ、前記正当性判定手段による
   正当性判定の対象とならない判定対象外記憶領域が備えられ、
   前記タイマ計時手段は、前記判定対象外記憶領域を用いて前記維持タイマを計時するこ
   とを特徴とする請求項２に記載の遊技機。
4. 前記判定対象外記憶領域は、前記記憶手段とは別個に設けられるタイマ回路に備えられ
   た記憶領域であることを特徴とする請求項３に記載の遊技機。
5. 前記演算処理手段による演算処理速度は、前記送信速度設定手段により設定される送信
   速度に比例するように設定され、
   前記タイマ計時手段は、前記演算処理手段によって所定の処理を所定回数実行すること
   によって前記維持タイマを計時するとともに、この計時結果を該演算処理手段に備わるレ
   ジスタに記憶し、
   前記送信速度設定手段は、前記計時結果が記憶されるレジスタの記憶領域が２バイトを
   超えないように前記データの送信速度を設定することを特徴とする請求項３に記載の遊技
   機。
6. 前記遊技制御装置は、
   前記記憶手段に記憶された情報の更新を規制する更新規制手段と、
   前記正当性判定手段によって判定された前記正当性に応じて前記記憶手段を初期化する
   記憶手段初期化手段と、を備え、
   前記更新規制手段は、
   前記起動信号が出力されると前記演算処理手段による前記記憶手段の更新を規制し、
   前記記憶手段初期化手段によって前記記憶手段が初期化される場合には当該記憶手段の
   更新の規制を解除することを特徴とする請求項１から請求項５のいずれか一つに記載の遊
   技機。
7. 前記更新規制手段は、前記タイマ計時手段が前記維持タイマを計時している間、前記記
   憶手段の更新を規制していることを特徴とする請求項６に記載の遊技機。

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