JP2015523596A - 単一データバッファの並行処理 - Google Patents
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Abstract
Description
Seg1=M0’[1]||M0’[S+1]||M0’[2S+1]||…
…
Segs-1=M0’[S-1]||M0’[2S-1]||M0’[3S-1]||…
例1は、データバッファを処理するためのコンピューティングデバイスを含む。当該コンピューティングデバイスは、データバッファ処理モジュールを含み、該データバッファ処理モジュールは、バッファ長を有する任意長のデータバッファと、各データセグメントがゼロ超かつ前記バッファ長より小さい複数のデータセグメントとにアクセスすることと、データセグメントをデータレジスタに直接読み出すことであって、データレジスタは複数のデータ経路を有しており、各データセグメントを異なるデータ経路に直接読み出すことと、シリアルデータ処理アルゴリズムをデータ経路の各々に対して実質的に並行に実行して、各データ経路の結果を生成することと、該結果を組み合わせてシリアルデータ処理アルゴリズムの出力を形成することとを行う。
Claims (25)
- データバッファを処理するためのコンピューティングデバイスであって:
バッファ長を有する任意長のデータバッファと、各データセグメントがゼロ超かつ前記バッファ長より小さいセグメント長を有する複数のデータセグメントとにアクセスし;
前記データセグメントをデータレジスタに直接読み出すことであって、前記データレジスタは複数のデータ経路を有しており、各データセグメントを異なるデータ経路に直接読み出し;
シリアルデータ処理アルゴリズムを前記データ経路の各々に対して実質的に並行に実行して、各データ経路について結果を生成し;
前記の結果を組み合わせて前記シリアルデータ処理アルゴリズムの出力を形成する;
データバッファ処理モジュール
を備える、コンピューティングデバイス。 - 前記データバッファ処理モジュールは、暗号ハッシュアルゴリズムに対する拡張として具現化される、
請求項1に記載のコンピューティングデバイス。 - 前記データバッファ処理モジュールは、当該コンピューティングデバイスのマイクロプロセッサのシングルコアにおける実行のために構成される、
請求項1に記載のコンピューティングデバイス。 - 前記データバッファ処理モジュールは、前記シングルコアのシングルスレッドにおける実行のために構成される、
請求項3に記載のコンピューティングデバイス。 - 前記データバッファ処理モジュールは、当該コンピューティングデバイスの単一命令複数データ能力を有するプロセッサにおける実行のために構成される、
請求項1乃至4のいずれかに記載のコンピューティングデバイス。 - 前記データバッファ処理モジュールは、シングルスレッドのソフトウェアアプリケーションを用いる使用のために構成される、
請求項1乃至4のいずれかに記載のコンピューティングデバイス。 - 複数の命令を備えた1つ又は複数のマシン読取可能記憶媒体であって、前記複数の命令は、コンピューティングデバイスによって実行されていることに応答して、該コンピューティングデバイスに、
データバッファを複数のデータセグメントに分割することであって、各データセグメントが、ゼロ超かつ前記データバッファの長さより小さいセグメント長を有することと、
各データセグメントを、当該コンピューティングデバイスのデータレジスタの異なるデータ経路実行ユニットに直接読み出すことと、
暗号ハッシュアルゴリズムを前記データ経路実行ユニットの各々に対して実質的に並行に実行して、各データ経路実行ユニットの結果を得ることと、
前記データ経路実行ユニットにおいて得られた結果を連結することと、
前記暗号ハッシュアルゴリズムを前記連結した結果に対して実行して、前記暗号ハッシュアルゴリズムの出力を得ることと
を実行させる、1つ又は複数のマシン読取可能記憶媒体。 - 前記複数の命令は更に、前記コンピューティングデバイスに、前記データレジスタの幅及び前記暗号ハッシュアルゴリズムによって指定されるワードサイズに基づいて、前記セグメント長を定義させる、
請求項7に記載の1つ又は複数のマシン読取可能記憶媒体。 - 前記複数の命令は更に、前記コンピューティングデバイスに、インターリーブされる手法で前記複数のデータセグメントを作成させる、
請求項7に記載の1つ又は複数のマシン読取可能記憶媒体。 - 前記複数の命令は更に、前記コンピューティングデバイスに、前記暗号ハッシュアルゴリズムに関連付けられるブロックサイズを決定させ、前記データバッファの長さが前記ブロックサイズの倍数となるように、前記データバッファをパディングさせる、
請求項7乃至9のいずれかに記載の1つ又は複数のマシン読取可能記憶媒体。 - 前記複数の命令は更に、前記コンピューティングデバイスに、前記データバッファの長さが前記データセグメントを掛けたブロックサイズと等しくなるように、固定のパターンのデータビットを前記データバッファに付加させる、
請求項10に記載の1つ又は複数のマシン読取可能記憶媒体。 - 前記複数の命令は更に、前記コンピューティングデバイスに、前記コンピューティングデバイスのマイクロプロセッサの特性に基づいて、前記データセグメントの数を決定させる、
請求項7乃至9のいずれかに記載の1つ又は複数のマシン読取可能記憶媒体。 - 前記複数の命令は更に、前記コンピューティングデバイスに、シリアルデータ処理アルゴリズムの特性に基づいて、前記データセグメントの数を決定させる、
請求項7乃至9のいずれかに記載の1つ又は複数のマシン読取可能記憶媒体。 - 前記暗号ハッシュアルゴリズムは、セキュアハッシュアルゴリズム又はMD5アルゴリズムを備える、
請求項7乃至9のいずれかに記載の1つ又は複数のマシン読取可能記憶媒体。 - 任意長のデータバッファを処理するための方法であって、
前記データバッファを複数のデータセグメントとして定義するステップであって、各データセグメントは、ゼロ超かつ前記データバッファの長さより小さいセグメント長を有する、ステップと、
前記データセグメントをデータレジスタにストリーミングするステップであって、該データレジスタは複数のデータ経路実行ユニットを有し、各データセグメントは、単一のデータポインタを使用して異なるデータ経路実行ユニットにストリーミングされる、ステップと、
シリアルデータ処理アルゴリズムを前記データ経路実行ユニットの各々において実質的に並行に実行して、各データ経路実行ユニットについて結果を得るステップと、
前記の結果を組み合わせて、前記シリアルデータ処理アルゴリズムの出力を形成するステップと
を含む、方法。 - 前記データレジスタの幅及び前記シリアルデータ処理アルゴリズムによって指定されるワードサイズに基づいて、前記セグメント長を決定するステップを備える、
請求項15に記載の方法。 - 前記データバッファを複数のデータセグメントとして定義するステップは、前記データバッファを、インターリーブされる手法で前記複数のデータセグメントへと分割するステップを含む、
請求項15に記載の方法。 - 前記データバッファは複数のデータワードを備え、各ワードは複数のデータビットを備え、当該方法は、各データセグメントがデータワードのアレイを備えるように、前記データバッファ内の各データワードを、異なるデータセグメントに割り当てるステップを含む、
請求項17に記載の方法。 - 各結果は、複数のデータワードを備え、各データワードは複数のデータビットを備え、前記の組み合わせる処理は、前記の結果を前記データワードでインターリーブすることを含む、
請求項15乃至18のいずれかに記載の方法。 - 各データセグメントに対してハッシュダイジェストを生成するステップを更に含む、
請求項15乃至18のいずれかに記載の方法。 - 前記ハッシュダイジェストを組み合わせて、新たなデータバッファを形成するステップと、該新たなデータバッファに対して暗号ハッシュ関数を実行するステップとを更に含む、
請求項20に記載の方法。 - 前記シリアルデータ処理アルゴリズムに関連付けられるブロックサイズを決定するステップと、前記データバッファの長さが前記ブロックサイズの倍数となるように前記データバッファをパディングするステップとを更に含む、
請求項15乃至18のいずれかに記載の方法。 - 前記データバッファの長さが、前記データセグメントの数を掛けた前記ブロックサイズと等しくなるように、固定のパターンのデータビットを前記データバッファに付加するステップを更に含む、
請求項22に記載の方法。 - 前記の組み合わせる処理は、前記の結果を連結することと、該連結された結果に対して前記シリアルデータ処理アルゴリズムを実行することとを含む、
請求項15乃至18のいずれかに記載の方法。 - コンピューティングデバイスのマイクロプロセッサの特性又は前記シリアルデータ処理アルゴリズムの特性に基づいて、前記データセグメントの数を決定するステップを更に含む、
請求項15乃至18のいずれかに記載の方法。
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